説明

半導体装置の作製方法

【課題】電気特性の制御された酸化物半導体層を用いて作製された抵抗素子及び薄膜トランジスタを利用した論理回路、並びに該論理回路を利用した半導体装置を提供する。
【解決手段】抵抗素子354に適用される酸化物半導体層905上にシラン(SiH)及びアンモニア(NH)などの水素化合物を含むガスを用いたプラズマCVD法によって形成された窒化シリコン層910が直接接するように設けられ、且つ薄膜トランジスタ355に適用される酸化物半導体層906には、バリア層として機能する酸化シリコン層909を介して、窒化シリコン層910が設けられる。そのため、酸化物半導体層905には、酸化物半導体層906よりも高濃度に水素が導入される。結果として、抵抗素子354に適用される酸化物半導体層905の抵抗値が、薄膜トランジスタ355に適用される酸化物半導体層906の抵抗値よりも低くなる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体特性を示す金属酸化物を用いて形成される素子で構成される駆動回路、
及び該駆動回路を利用した半導体装置に関する。なお、半導体装置とは半導体特性を利用
することで機能しうる装置全般を指し、表示装置、半導体回路および電子機器は全て半導
体装置である。
【背景技術】
【0002】
金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知
られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられて
いる。
【0003】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物は化合
物半導体の一種である。化合物半導体とは、2種以上の原子がイオン結合により結合して
できる半導体である。一般的に、金属酸化物は絶縁体となる。しかし、金属酸化物を構成
する元素の組み合わせによっては、静電引力が弱く半導体となることが知られている。
【0004】
例えば、金属酸化物の中で、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛な
どは半導体特性を示すことが知られている。このような金属酸化物で構成される透明半導
体層をチャネル形成領域とする薄膜トランジスタが開示されている(特許文献1乃至4、
非特許文献1)。
【0005】
ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば
、ホモロガス相を有するInGaO(ZnO)(m:自然数)は公知の材料である(
非特許文献2乃至4)。
【0006】
そして、上記のようなIn−Ga−Zn系酸化物を薄膜トランジスタのチャネル形成領
域として適用可能であることが確認されている(特許文献5、非特許文献5及び6)。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開昭60−198861号公報
【特許文献2】特開平8−264794号公報
【特許文献3】特表平11−505377号公報
【特許文献4】特開2000−150900号公報
【特許文献5】特開2004−103957号公報
【非特許文献】
【0008】
【非特許文献1】M. W. Prins, K. O. Grosse−Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf、「A ferroelectric transparent thin−film transistor」、 Appl. Phys. Lett.、17 June 1996、 Vol.68 p.3650−3652
【非特許文献2】M. Nakamura, N. Kimizuka, and T. Mohri、「The Phase Relations in the In2O3−Ga2ZnO4−ZnO System at 1350℃」、J. Solid State Chem.、1991、Vol.93, p.298−315
【非特許文献3】N. Kimizuka, M. Isobe, and M. Nakamura、「Syntheses and Single−Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3,4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7,8,9, and 16) in the In2O3−ZnGa2O4−ZnO System」、 J. Solid State Chem.、1995、Vol.116, p.170−178
【非特許文献4】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、InFeO3(ZnO)m(m:自然数)とその同型化合物の合成および結晶構造」、固体物理、1993年、Vol.28、No.5、p.317−327
【非特許文献5】K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono、「Thin−film transistor fabricated in single−crystalline transparent oxide semiconductor」、SCIENCE、2003、Vol.300、p.1269−1272
【非特許文献6】K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono、「Room−temperature fabrication of transparent flexible thin−film transistors using amorphous oxide semiconductors」、NATURE、2004、Vol.432 p.488−492
【発明の概要】
【発明が解決しようとする課題】
【0009】
半導体特性を示す金属酸化物(以下、酸化物半導体ともいう)を利用した薄膜トランジ
スタを、アクティブマトリクス型表示装置(液晶ディスプレイ、エレクトロルミネセンス
ディスプレイ、または電子ペーパー等)へ適用することが検討されている。アクティブマ
トリクス型表示装置は、マトリクス状に配置された数十万から数百万の画素と、画素にパ
ルス信号を入力する駆動回路と、を有する。
【0010】
アクティブマトリクス型表示装置において、薄膜トランジスタは各画素に設けられ、駆
動回路からのパルス信号が入力されることによってオン、オフの切り換えを行うスイッチ
ング素子として機能し、映像の表示を可能にしている。また、薄膜トランジスタは駆動回
路を構成する素子としても用いられている。
【0011】
画素部を駆動するための駆動回路は、薄膜トランジスタ、容量素子、抵抗素子といった
素子を含んで構成される。
【0012】
本発明の一態様は、酸化物半導体を用いて作製される能動素子及び受動素子によって構
成される論理回路及び当該論理回路を有する半導体装置を提供することを目的の一とする

【課題を解決するための手段】
【0013】
本発明の一態様は、エンハンスメント型薄膜トランジスタ及び抵抗素子を有する。薄膜
トランジスタ及び抵抗素子は、酸化物半導体層を用いて形成される。さらに、薄膜トラン
ジスタに適用される酸化物半導体層の水素濃度を、抵抗素子に適用される酸化物半導体層
の水素濃度よりも低くする。これにより、抵抗素子に適用される酸化物半導体層の抵抗値
が、薄膜トランジスタに適用される酸化物半導体層の抵抗値よりも低くなることを特徴と
する。
【0014】
本発明の一態様は、酸化物半導体層を用いて形成された薄膜トランジスタ及び抵抗素子
を有し、抵抗素子に適用される酸化物半導体層上には、シラン(SiH)及びアンモニ
ア(NH)などの水素化合物を含むガスを用いたプラズマCVD法によって形成された
窒化シリコン層が直接接するように設けられ、且つ薄膜トランジスタに適用される酸化物
半導体層上には、バリア層として機能する酸化シリコン層を介して、前述した窒化シリコ
ン層が設けられる。そのため、抵抗素子に適用される酸化物半導体層中には、薄膜トラン
ジスタに適用される酸化物半導体層よりも高濃度に水素が導入される。結果として、抵抗
素子に適用される酸化物半導体層の抵抗値が、薄膜トランジスタに適用される酸化物半導
体層の抵抗値よりも低くなることを特徴とする。
【0015】
すなわち、本発明の一態様は、第1の酸化物半導体層を抵抗成分に適用した抵抗素子と
、第1の酸化物半導体層よりも水素濃度が低い第2の酸化物半導体層をチャネル形成領域
に適用した薄膜トランジスタと、第2の酸化物半導体層上に設けられた酸化シリコン層と
、第1の酸化物半導体層及び前記酸化シリコン層上に設けられた窒化シリコン層と、を有
する論理回路である。
【0016】
さらに、抵抗素子の抵抗成分及び薄膜トランジスタのチャネル形成領域に適用される酸
化物半導体層と、導電体である配線との間に低抵抗化された酸化物半導体層を設ける構成
も本発明の一態様である。
【0017】
すなわち、本発明の一態様は、上記の構成において、抵抗素子の一方の端子又は他方の
端子及び前記第1の酸化物半導体層に接する第3の酸化物半導体層と、薄膜トランジスタ
の第1端子及び第2の酸化物半導体層に接する第4の酸化物半導体層と、薄膜トランジス
タの第2端子及び第2の酸化物半導体層に接する第5の酸化物半導体層と、を有し、第3
の酸化物半導体層乃至第5の酸化物半導体層が、第2の酸化物半導体層よりも抵抗値が低
い論理回路である。
【0018】
また、本発明の一態様は、高濃度に窒素を含有する酸化物半導体層を用いて形成された
抵抗素子及び薄膜トランジスタを有する。さらに、薄膜トランジスタ上には、バリア層と
して機能する酸化シリコン層が設けられる。この段階で、水素原子の供給源となる物質を
含む雰囲気下において200℃〜600℃の熱処理、代表的には250℃〜500℃の熱
処理を行う。酸化物半導体層中の窒素は、酸化物半導体層を構成する原子が膜中で密に充
填するのを阻害すると共に、水素の膜中への拡散、固溶を促進する効果を有するため、該
熱処理により、抵抗素子に適用される高濃度に窒素を含有する酸化物半導体層に、薄膜ト
ランジスタに適用される酸化物半導体層よりも高濃度に水素が導入される。結果として、
抵抗素子に適用される高濃度に窒素を含有する酸化物半導体層の抵抗値が、薄膜トランジ
スタに適用される高濃度に窒素を含有する酸化物半導体層の抵抗値よりも低くなる。
【0019】
すなわち、本発明の一態様は、高濃度に窒素を含有する第1の酸化物半導体層を抵抗成
分に適用した抵抗素子と、第1の酸化物半導体層よりも水素濃度が低い、高濃度に窒素を
含有した第2の酸化物半導体層をチャネル形成領域に適用した薄膜トランジスタと、を有
する論理回路である。
【0020】
なお、高濃度に窒素を含有する酸化物半導体層とは、酸素(O)に対する窒素(N)の
割合(N/O)が0.05以上0.8以下の範囲、好ましくは、0.1以上0.5以下と
なる酸化物半導体層のことをいう。
【0021】
さらに、抵抗素子に適用される高濃度に窒素を含有する酸化物半導体層上に、シラン(
SiH)及びアンモニア(NH)などの水素化合物を含むガスを用いたプラズマCV
D法によって形成された窒化シリコン層を、直接接するように設ける構成も本発明の一形
態である。
【0022】
すなわち、本発明の一態様は、上記の構成において、第2の酸化物半導体層上に設けら
れた酸化シリコン層と、第1の酸化物半導体層及び酸化シリコン層上に設けられた窒化シ
リコン層と、を有する論理回路である。
【0023】
なお、本書類(明細書、特許請求の範囲又は図面など)において、「膜」とは、基板全
面に形成されたものであって、後にフォトリソグラフィ工程等によって所望の形状に加工
されるものが、加工前の状態にあるものをいう。そして、「層」とは、「膜」からフォト
リソグラフィ工程等により所望の形状に加工、形成されたもの、及び基板全面に形成する
ことを目的としたもののことをいう。
【0024】
また、本書類(明細書、特許請求の範囲又は図面など)において、AとBとが接続され
ている、とは、AとBとが直接接続されているものの他、電気的に接続されているものを
含むものとする。ここで、AとBとが電気的に接続されているとは、AとBとの間に何ら
かの電気的作用を有する対象物が存在するとき、対象物を介してAとBとが概ね同一ノー
ドとなる場合を表すものとする。
【0025】
具体的には、トランジスタのようなスイッチング素子を介してAとBとが接続され、該
スイッチング素子の導通によって、AとBとが概ね同電位となる場合や、抵抗素子を介し
てAとBとが接続され、該抵抗素子の両端に発生する電位差が、AとBとを含む回路の動
作に影響しない程度となっている場合など、回路動作を考えた場合、AとBとが同一ノー
ドとして捉えて差し支えない状態である場合を表す。
【0026】
なお、薄膜トランジスタのソース端子及びドレイン端子は、薄膜トランジスタの構造や
動作条件等によって替わるため、いずれがソース端子又はドレイン端子であるかを特定す
ることが困難である。そこで、本書類(明細書、特許請求の範囲又は図面など)において
は、ソース端子及びドレイン端子の一方を第1端子、ソース端子及びドレイン端子の他方
を第2端子と表記し、区別することとする。
【発明の効果】
【0027】
本発明の一態様によれば、抵抗素子の抵抗成分に適用される酸化物半導体層の水素濃度
を、薄膜トランジスタのチャネル形成領域に適用される酸化物半導体層の水素濃度よりも
高くすることができる。そのため、酸化物半導体層の抵抗値を選択的に低下させることが
できる。これにより、薄膜トランジスタの作製工程及び抵抗素子の作製工程を別個に設け
る必要がなく、作製プロセスが低減された論理回路、及び該論理回路を具備する半導体装
置を提供することができる。
【図面の簡単な説明】
【0028】
【図1】半導体装置の一構成例を示す図である。
【図2】駆動回路の一構成例を示すブロック図である。
【図3】(A)、(B)駆動回路の一構成例を示す回路図である。
【図4】駆動回路のタイミングチャートの一例を示す図である。
【図5】駆動回路の一構成例を示す回路図である。
【図6】駆動回路の一構成例を示す回路図である。
【図7】駆動回路の一構成例を示すブロック図である。
【図8】駆動回路の一構成例を示すレイアウト図である。
【図9】駆動回路の一構成例を示すレイアウト図である。
【図10】駆動回路の一構成例を示すレイアウト図である。
【図11】(A)〜(C)駆動回路の一構成例を示す図である。
【図12】(A)、(B)駆動回路の一構成例を示す図である。
【図13】(A)、(B)駆動回路の一構成例を示す図である。
【図14】(A)、(B)駆動回路の一構成例を示す図である。
【図15】(A)〜(C)駆動回路の作製工程の一例を示す図である。
【図16】(A)〜(C)駆動回路の作製工程の一例を示す図である。
【図17】駆動回路の一構成例を示す図である。
【図18】(A)〜(C)駆動回路の作製工程の一例を示す図である。
【図19】(A)、(B)駆動回路の作製工程の一例を示す図である。
【図20】(A)、(B)駆動回路の一構成例を示す回路図、(C)駆動回路のタイミングチャートの一例を示す図である。
【図21】半導体装置の一構成例を示す図である。
【図22】保護回路の一構成例を示す回路図である。
【図23】半導体装置の画素の一構成例を示す回路図である。
【図24】半導体装置の一構成例を示す図である。
【図25】半導体装置の一構成例を示す図である。
【図26】半導体装置の一構成例を示す図である。
【図27】半導体装置の一例を示す図である。
【図28】半導体装置の一例を示す図である。
【発明を実施するための形態】
【0029】
以下に開示される発明の実施の形態について図面を用いて例示する。但し、開示される
発明は以下の実施の形態に限定されず、その発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。し
たがって、開示される発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。以下に例示する実施の形態において、同じものを指す符号は異なる図面間で共
通して用いる場合がある。
【0030】
(実施の形態1)
本実施の形態では、図1乃至図16を用いて、酸化物半導体を用いて作製した駆動回路
を具備する表示装置の一例について説明する。具体的には、表示装置の画素部を駆動する
ための駆動回路であるソース線駆動回路及びゲート線駆動回路の一例として、エンハンス
メント型薄膜トランジスタと抵抗素子を組み合わせて形成されるインバータ(以下、ER
MOS回路という)を有する駆動回路について説明する。なお、本実施の形態では単極性
の駆動回路を構成する薄膜トランジスタとして、nチャネル型の薄膜トランジスタを適用
した例について示す。
【0031】
なお、表示装置とは、発光素子または液晶素子等の表示素子を有する装置のことを言う
。表示装置は、複数の画素を駆動させる周辺駆動回路を含んでいても良い。また、複数の
画素を駆動させる周辺駆動回路は、複数の画素と同一基板上に形成される。また、表示装
置は、フレキシブルプリント基板(Flexible Print Circuit:F
PC)を含んでもよい。さらに、表示装置は、フレキシブルプリント基板(FPC)など
を介して接続され、ICチップ、抵抗素子、容量素子、インダクタ、トランジスタなどが
取り付けられたプリント配線基板(PWB)を含んでいても良い。さらに、表示装置は、
偏光板または位相差板などの光学シート、照明装置、筐体、音声入出力装置、又は光セン
サなどを含んでいても良い。
【0032】
図1には、表示装置の全体図について示している。基板100上に、ソース線駆動回路
101、第1のゲート線駆動回路102A、第2のゲート線駆動回路102B、および画
素部103を一体形成している。画素部103において、点線枠110で囲まれた部分が
1画素である。図1の例では、ゲート線駆動回路として、第1のゲート線駆動回路102
A、第2のゲート線駆動回路102Bを示したが、いずれか一方のみであってもよい。ま
た、表示装置の画素では、薄膜トランジスタによって表示素子の制御を行っている。ソー
ス線駆動回路101、第1のゲート線駆動回路102A、第2のゲート線駆動回路102
Bを駆動する信号(クロック信号、スタートパルス等)は、フレキシブルプリント基板(
Flexible Print Circuit:FPC)104A、104Bを介して
、外部より入力される。
【0033】
画素部を駆動するためのソース線駆動回路、ゲート線駆動回路は、薄膜トランジスタ、
容量素子、抵抗素子などによって構成されるインバータ回路などの論理回路を有する。を
用いて構成する。単極性の薄膜トランジスタを用いてインバータ回路を形成する場合、エ
ンハンスメント型薄膜トランジスタ及びデプレッション型薄膜トランジスタを組み合わせ
て形成する場合(以下、EDMOS回路という)と、エンハンスメント型薄膜トランジス
タ同士で形成する場合(以下、EEMOS回路という)と、ERMOS回路と、がある。
なお、nチャネル型薄膜トランジスタのしきい値電圧が正の場合は、エンハンスメント型
トランジスタと定義し、nチャネル型薄膜トランジスタのしきい値電圧が負の場合は、デ
プレッション型トランジスタと定義し、本明細書を通してこの定義に従うものとする。
【0034】
画素部に設ける薄膜トランジスタとして、しきい値電圧が正であるエンハンスメント型
トランジスタを適用すると、ゲート端子とソース端子の間にかかる電圧によって流れる電
流を、デプレッション型トランジスタより小さくすることができ、低消費電力化を図るこ
とができる。また、画素部を駆動するための駆動回路に利用される薄膜トランジスタとし
て、画素部と同じエンハンスメント型の薄膜トランジスタを用いることが好ましい。イン
バータ回路の薄膜トランジスタとしてエンハンスメント型の薄膜トランジスタを用いるこ
とにより、画素部及び駆動回路を作製する際のトランジスタの種類が一種類となるため、
作製工程を低減することができる。なお、エンハンスメント型トランジスタは、酸化物半
導体を用いており、その電気特性は、ゲート電圧が−20Vから20Vにおいて、オンオ
フ比が10以上であるため、ソース端子及びドレイン端子間のリーク電流が少なく、低
消費電力駆動を実現することができる。
【0035】
なお、本書類(明細書、特許請求の範囲又は図面など)中で用いる酸化物半導体は、I
nMO(ZnO)(m>0)で表記される薄膜を形成し、その薄膜を利用して半導体
素子を作製する。なお、Mは、ガリウム(Ga)、鉄(Fe)、ニッケル(Ni)、マン
ガン(Mn)及びコバルト(Co)から選ばれた一の金属元素又は複数の金属元素を示す
。例えばMとして、ガリウム(Ga)の場合があることの他、ガリウム(Ga)とニッケ
ル(Ni)又はガリウム(Ga)と鉄(Fe)など、ガリウム(Ga)以外の上記金属元
素が含まれる場合がある。また、上記酸化物半導体において、Mとして含まれる金属元素
の他に、不純物元素として鉄(Fe)、ニッケル(Ni)その他の遷移金属元素、又は該
遷移金属の酸化物が含まれているものがある。加えて、上記酸化物半導体中に含まれるナ
トリウム(Na)は、5×1018(atoms/cm)以下、好ましくは1×10
(atoms/cm)以下であるものとする。本書類(明細書、特許請求の範囲又は
図面など)中においてはこの薄膜をIn−Ga−Zn−O系非単結晶膜とも呼ぶ。
【0036】
誘導結合プラズマ質量分析法(Inductively Coupled Plasm
a Mass Spectrometry:ICP−MS分析法)による代表的な測定例
を表1に示す。モル数比をIn:Ga:ZnO=1:1:1としたターゲッ
ト(In:Ga:Zn=1:1:0.5)を用い、圧力0.4Pa、直流(DC)電源5
00W、アルゴンガス流量を10sccm、酸素を5sccmとした条件1で得られる酸
化物半導体膜は、InGa0.94Zn0.403.31である。また、前述の条件か
ら成膜雰囲気条件のみをアルゴンガス流量40sccm、酸素を0sccmと変更した条
件2で得られる酸化物半導体膜は、InGa0.95Zn0.413.33である。
【0037】
【表1】

【0038】
また、測定方法をラザフォード後方散乱分析法(Rutherford Backsc
attering Spectrometry:RBS分析法)に変えて定量化した結果
を表2に示す。
【0039】
【表2】

【0040】
条件1の試料をRBS分析で測定した結果、酸化物半導体膜は、InGa0.92Zn
0.453.86である。また、条件2の試料をRBS分析で測定した結果、酸化物半
導体膜は、InGa0.93Zn0.443.49である。
【0041】
In−Ga−Zn−O系非単結晶膜の結晶構造は、スパッタ法で成膜した後、200℃
〜500℃、代表的には300〜400℃で10分〜100分の熱処理を行っても、アモ
ルファス構造がXRD(X線回折)の分析では観察される。また、薄膜トランジスタの電
気特性もゲート電圧が−20Vから20Vにおいて、オンオフ比が10以上、移動度が
10以上のものを作製することができる。このような電気特性を有する酸化物半導体層を
用いて作製した薄膜トランジスタは、アモルファスシリコンを用いて作製した薄膜トラン
ジスタに比べ高い移動度を有し、シフトレジスタで構成される駆動回路を高速駆動させる
ことができる。
【0042】
次にERMOS回路を用いたゲート線駆動回路及びソース線駆動回路の回路図について
一例を示し、説明する。
【0043】
まず、インバータ回路としてERMOS回路を用いたソース線駆動回路の構成について
説明を行う。
【0044】
図2は、図1に示した表示装置におけるソース線駆動回路101の構成を示した図であ
る。ソース線駆動回路は、クロック信号用レベルシフタ201、スタートパルス用レベル
シフタ202、シフトレジスタ251を構成するパルス出力回路203、NAND回路2
04、バッファ205、サンプリングスイッチ206を有しており、外部より入力される
信号は、第1のクロック信号(CLK1)、第2のクロック信号(CLK2)、スタート
パルス(SP)、アナログ映像信号(Video)である。この中で、第1のクロック信
号(CLK1)、第2のクロック信号(CLK2)、およびスタートパルス(SP)に関
しては、外部から低電圧振幅の信号として入力された直後、レベルシフタ201または2
02によって振幅変換を受け、高電圧振幅の信号として駆動回路に入力される。
【0045】
また、本実施の形態の表示装置におけるソース線駆動回路は、シフトレジスタ中の1段
のパルス出力回路より出力されるサンプリングパルスが、サンプリングスイッチ206を
駆動することによって、ソース信号線12列分のアナログ映像信号を同時にサンプリング
しているものを説明する。なお、他にも走査方向を切り替えるための走査方向切り替え信
号等を入力する構成としても良い。また本実施の形態では、クロック信号として第1のク
ロック信号(CLK1)、第2のクロック信号(CLK2)の2相のクロック信号により
駆動する例を示すが、2相以外のクロック信号の入力により駆動回路を駆動する構成とし
てもよい。
【0046】
図3(A)、(B)に、シフトレジスタ251が有する複数のパルス出力回路203の
構成を示す。パルス出力回路300は、スタートパルスSPが入力される端子に接続され
た第1のスイッチ301と、第1のスイッチ301を介して入力される信号を反転して出
力する第1のインバータ回路302と、第1のインバータ回路302から出力された信号
を反転して出力する第2のインバータ回路303及び第3のインバータ回路305と、第
2のインバータ回路303から出力された信号が入力される端子に接続された第2のスイ
ッチ304と、で構成される。
【0047】
図3(A)に示した回路図において、点線で示したブロックが1段分のサンプリングパ
ルスを出力するパルス出力回路350であり、図3(A)のシフトレジスタは、N段(N
は自然数)のパルス出力回路によって構成されている。N段のパルス出力回路からは、そ
れぞれの第3のインバータ回路305の出力端子より、出力信号out1乃至outNが
出力される。なお、上記説明した1段目の次段のパルス出力回路では、第1のスイッチ3
01と第2のスイッチ304との間で、入力される第1のクロック信号と第2のクロック
信号とを入力する配線が切り替わって接続される。以下3段目以降、交互に第1のクロッ
ク信号と第2のクロック信号とを入力する配線が、第1のスイッチ301と第2のスイッ
チ304との間に交互に切り替わって接続される。
【0048】
図3(B)は、パルス出力回路の回路構成を詳細に示したものである。パルス出力回路
本体は、薄膜トランジスタ351、353、355、356、358、及び抵抗素子35
2、354、357を有する。また奇数段目のパルス出力回路331及び偶数段目のパル
ス出力回路332は、第1のクロック信号(CLK1)を供給するための配線359、及
び第2のクロック信号(CLK2)を供給するための配線360に接続されている。以下
に、1段目のパルス出力回路331を例に挙げ、半導体素子の具体的な接続関係について
述べる。
【0049】
薄膜トランジスタ351の第1端子は、スタートパルスSPが入力される端子に接続さ
れ、ゲート端子は、配線359に接続される。
【0050】
抵抗素子352の一方の端子は、高電源電位VDDが供給される配線(高電源電位線と
もいう)に接続される。
【0051】
薄膜トランジスタ353の第1端子は、抵抗素子352の他方の端子に接続され、ゲー
ト端子は、薄膜トランジスタ351の第2端子に接続され、第2端子は、低電源電位VS
Sが供給される配線(低電源電位線ともいう)に接続される。
【0052】
抵抗素子354の一方の端子は、高電源電位線に接続される。
【0053】
薄膜トランジスタ355の第1端子は、抵抗素子354の他方の端子に接続され、ゲー
ト端子は抵抗素子352の他方の端子及び薄膜トランジスタ353の第1端子に接続され
、第2端子は、低電源電位線に接続される。
【0054】
薄膜トランジスタ356の第1端子は、抵抗素子354の他方の端子及び薄膜トランジ
スタ355の第1端子に接続され、ゲート端子は、配線360に接続され、第2端子は、
薄膜トランジスタ351の第2端子及び薄膜トランジスタ353のゲート端子に接続され
る。
【0055】
抵抗素子357の一方の端子は、高電源電位線に接続され、他方の端子は、2段目のパ
ルス出力回路332における薄膜トランジスタ351の第1端子に接続される。
【0056】
薄膜トランジスタ358の第1端子は、抵抗素子357の他方の端子及び2段目のパル
ス出力回路332における薄膜トランジスタ351の第1端子に接続され、ゲート端子は
、抵抗素子352の他方の端子、薄膜トランジスタ353の第1端子、及び薄膜トランジ
スタ355のゲート端子に接続され、第2端子は低電源電位線に接続される。
【0057】
2段目のパルス出力回路も1段目のパルス出力回路と配線359と配線360の接続が
逆になる点を除いて同じ構成となる。3段目以降の奇数段目のパルス出力回路331及び
偶数段目のパルス出力回路332もこれに準じて順次接続される。
【0058】
図3(B)において、薄膜トランジスタ351は、図3(A)で示した第1のスイッチ
301に相当する。抵抗素子352及び薄膜トランジスタ353は、図3(A)で示した
第1のインバータ回路302に相当し、第1のインバータ回路302はERMOS回路で
ある。抵抗素子354及び薄膜トランジスタ355は、図3(A)で示した第2のインバ
ータ回路303に相当し、第2のインバータ回路303はERMOS回路である。薄膜ト
ランジスタ356は、図3(A)で示した第2のスイッチ304に相当する。抵抗素子3
57及び薄膜トランジスタ358は、図3(A)で示した第3のインバータ回路305に
相当し、第3のインバータ回路305はERMOS回路である。
【0059】
なお、薄膜トランジスタ351、356は、薄膜トランジスタ353、355、358
と同様に、エンハンスメント型トランジスタで構成することが好ましい。スイッチとして
エンハンスメント型トランジスタを用いることにより、トランジスタのオフ電流を低減す
ることができるため、低消費電力化が図れるとともに、作製工程を低減させることができ
る。
【0060】
ここで、図4に示すタイミングチャートを参照し、図3(A)、(B)で示した回路の
回路動作について説明する。なお、図4では説明のため、図3(B)で示す回路でのノー
ドとして1段目のパルス出力回路において、薄膜トランジスタ351の第2端子をノード
A(図3(B)及び図4中、Aと示す)、抵抗素子352の他方の端子をノードB(図3
(B)及び図4中、Bと示す)、抵抗素子354の他方の端子をノードC(図3(B)及
び図4中、Cと示す)、抵抗素子357の他方の端子をノードout1(図3(B)及び
図4中、out1と示す)とする。
【0061】
また、図3(B)で示す回路でのノードとして2段目のパルス出力回路において、薄膜
トランジスタ351の第2端子をノードD(図3(B)及び図4中、Dと示す)、抵抗素
子352の他方の端子をノードE(図3(B)及び図4中、Eと示す)、抵抗素子354
の他方の端子をノードF(図3(B)及び図4中、Fと示す)、抵抗素子357の他方の
端子をノードout2(図3(B)及び図4中、out2と示す)とする。また図3(B
)で示す回路でのノードとして3段目のパルス出力回路において、薄膜トランジスタ35
1の第2端子をノードG(図3(B)及び図4中、Gと示す)とする。
【0062】
図4中、期間T1で、スタートパルスSPがHレベル、第1のクロック信号(CLK1
)がHレベル、第2のクロック信号(CLK2)がLレベルの際の動作について説明する

【0063】
第1のクロック信号(CLK1)がHレベルになることで、1段目のパルス出力回路の
薄膜トランジスタ351がオン状態となる。
【0064】
そして、スタートパルスの電圧レベルであるHレベルが、ノードAの電圧レベルをHレ
ベルに上昇させる。
【0065】
そして、ノードAの電圧レベルがHレベルに上昇することにより、1段目のパルス出力
回路の薄膜トランジスタ353がオン状態になる。
【0066】
そして、低電源電位の電圧レベルであるLレベルが、ノードBの電圧レベルをLレベル
に下降させる。
【0067】
そして、ノードBの電圧レベルがLレベルに下降することにより、1段目のパルス出力
回路の薄膜トランジスタ355及び薄膜トランジスタ358がオフ状態となる。
【0068】
そして、1段目のパルス出力回路の薄膜トランジスタ355がオフ状態になることによ
り、高電源電位の電圧レベルであるHレベルが、ノードCの電圧レベルをHレベルに上昇
させる。また、1段目のパルス出力回路の薄膜トランジスタ358がオフ状態になること
により、高電源電位の電圧レベルであるHレベルが、ノードout1の電圧レベルをHレ
ベルに上昇させる。
【0069】
なお、第2のクロック信号(CLK2)は、Lレベルであるため、1段目のパルス出力
回路の薄膜トランジスタ356及び2段目のパルス出力回路の薄膜トランジスタ351は
オフ状態となる。
【0070】
次に図4中、期間T2で、スタートパルスSPがLレベル、第1のクロック信号(CL
K1)がLレベル、第2のクロック信号がHレベルの際の動作について説明する。
【0071】
第1のクロック信号がLレベルになることで、1段目のパルス出力回路の薄膜トランジ
スタ351がオフ状態となる。一方、第2のクロック信号(CLK2)は、Hレベルであ
るため、1段目のパルス出力回路の薄膜トランジスタ356はオン状態となる。そのため
、期間T1でHレベルにあったノードCの電圧レベルにより、ノードAの電圧レベルがH
レベルを保持することとなる。
【0072】
そして、1段目のパルス出力回路の各ノードは、期間T1と同じレベルを保持すること
となる。
【0073】
一方、第2のクロック信号(CLK2)がHレベルになることで、2段目のパルス出力
回路の薄膜トランジスタ351がオン状態となる。
【0074】
そして、ノードout1の電圧レベルであるHレベルが、ノードDの電圧レベルをHレ
ベルに上昇させる。
【0075】
そして、ノードDの電圧レベルがHレベルに上昇することにより、2段目のパルス出力
回路の薄膜トランジスタ353がオン状態になる。
【0076】
そして、低電源電位の電圧レベルであるLレベルが、ノードEの電圧レベルをLレベル
に下降させる。
【0077】
そして、ノードEの電圧レベルがLレベルに下降することにより、2段目のパルス出力
回路の薄膜トランジスタ355及び2段目のパルス出力回路の薄膜トランジスタ358が
オフ状態となる。
【0078】
そして、2段目のパルス出力回路の薄膜トランジスタ355がオフ状態になることによ
り、高電源電位の電圧レベルであるHレベルが、ノードFの電圧レベルをHレベルに上昇
させる。また、2段目のパルス出力回路の薄膜トランジスタ358がオフ状態となること
により、高電源電位の電圧レベルであるHレベルが、ノードout2の電圧レベルをHレ
ベルに上昇させる。
【0079】
なお、第1のクロック信号(CLK1)は、Lレベルであるため、2段目のパルス出力
回路の薄膜トランジスタ356及び3段目のパルス出力回路の薄膜トランジスタ351は
オフ状態となる。
【0080】
次に図4中、期間T3で、スタートパルスSPがLレベル、第1のクロック信号(CL
K1)がHレベル、第2のクロック信号がLレベルの際の動作について説明する。
【0081】
第1のクロック信号がHレベルになることで、1段目のパルス出力回路の薄膜トランジ
スタ351がオン状態となる。一方、第2のクロック信号(CLK2)は、Lレベルであ
るため、1段目のパルス出力回路の薄膜トランジスタ356はオフ状態となる。そのため
、ノードAの電圧レベルがLレベルに下降することとなる。
【0082】
そして、ノードAの電圧レベルがLレベルに下降することにより、1段目のパルス出力
回路の薄膜トランジスタ353がオフ状態になる。
【0083】
そして、高電源電位の電圧レベルであるHレベルが、ノードBの電圧レベルをHレベル
に上昇させる。
【0084】
そして、ノードBの電圧レベルがHレベルに上昇することにより、1段目のパルス出力
回路の薄膜トランジスタ355及び1段目のパルス出力回路の薄膜トランジスタ358が
オン状態となる。
【0085】
そして、1段目のパルス出力回路の薄膜トランジスタ355がオン状態になることによ
り、低電源電位の電圧レベルであるLレベルが、ノードCの電圧レベルをLレベルに下降
させ、1段目のパルス出力回路の薄膜トランジスタ358がオン状態になることにより、
低電源電位の電圧レベルであるLレベルが、ノードout1の電圧レベルをLレベルに下
降させる。
【0086】
なお、第2のクロック信号(CLK2)は、Lレベルであるため、1段目のパルス出力
回路の薄膜トランジスタ356はオフ状態となる。
【0087】
また、期間T2での1段目のパルス出力回路と同様に、第2のクロック信号がLレベル
になることで、2段目のパルス出力回路の薄膜トランジスタ351がオフ状態となる。一
方、第1のクロック信号(CLK1)は、Hレベルであるため、2段目のパルス出力回路
の薄膜トランジスタ356はオン状態となる。そのため、期間T2でHレベルにあったノ
ードFの電圧レベルにより、ノードDの電圧レベルがHレベルを保持することとなる。
【0088】
そして、2段目のパルス出力回路の各ノードは、期間T2と同じレベルを保持すること
となる。
【0089】
一方、第1のクロック信号(CLK1)がHレベルになることで、3段目のパルス出力
回路の薄膜トランジスタ351がオン状態となる。
【0090】
そして、ノードout2の電圧レベルであるHレベルが、ノードGの電圧レベルをHレ
ベルに上昇させる。
【0091】
そして、ノードGの電圧レベルがHレベルに上昇することにより、3段目のパルス出力
回路の薄膜トランジスタ353がオン状態になる。
【0092】
以下、順次トランジスタのオン、オフが制御されることにより、シフトレジスタとして
駆動することができる。
【0093】
なお、図3(A)、(B)で説明したパルス出力回路において、ノードAとノードCと
の間に薄膜トランジスタ356(第2のスイッチ304)が設けられた構成について示し
ている。これは、抵抗素子354によりノードCの電圧レベルが高電圧電位VDDから電
圧降下することを考慮したためである。薄膜トランジスタ356(第2のスイッチ304
)によって、ノードAとノードCとの接続を切り離して駆動することによって、ノードA
の電位による薄膜トランジスタ353の駆動能力を高めることができるため好適である。
なお、薄膜トランジスタ356(第2のスイッチ304)を設けない構成としても、本実
施の形態の回路は駆動し得る。
【0094】
また、ソース線駆動回路の構成では、各パルス出力回路から出力される信号の否定論理
積(NAND)をとって、各ソース線を駆動するための信号を生成している。そのため、
ソース線駆動回路においては、ソース線の数より多いパルス出力回路を設けておいて、ソ
ース線に出力するための信号を生成する構成とすることが好ましい。
【0095】
図5(A)は、図2で示したクロック信号用レベルシフタ201の構成例を示している
。なお、図5(A)には第1のクロック信号(CLK1)用レベルシフタ及び第2のクロ
ック信号(CLK2)用レベルシフタの構成は同じであるため、第1のクロック信号(C
LK1)用レベルシフタのみを示している。図5(A)では、第1のクロック信号(CL
K1)がERMOS回路によって振幅変換され(Stage1)、以後にバッファ段(S
tage2、Stage3)を設ける構成をとっている。
【0096】
図5(A)に示した回路の動作について説明する。なお、ここで用いている電源の電位
は、VSS、VDD0、VDDの3電位であり、VSS<VDD0<VDDとする。第1
のクロック信号(CLK1)の振幅をソース線駆動回路入力部でレベルシフトする構成と
することで、低消費電力化及びノイズの減少を図ることができる。
【0097】
信号入力部(CLK in1)より、Lレベル/Hレベル=VSS/VDD0の振幅を
有する第1の入力クロック信号(CLK1)が入力される。
【0098】
第1の入力クロック信号がHレベルのとき、薄膜トランジスタ602がオン状態になる
。ここで、薄膜トランジスタ602のオン抵抗は、抵抗素子601の抵抗値よりも十分に
低く設計しておく。よってノードαは、Lレベルとなる。
【0099】
ノードαがLレベルのとき、薄膜トランジスタ604がオフ状態になる。ここで、薄膜
トランジスタ604のオフ抵抗は、抵抗素子603の抵抗値よりも十分に高く設計してお
く。よってノードβは、Hレベルとなり、且つHレベルはVDDと同程度になる。以上に
より、振幅変換が完了する。
【0100】
図5(A)で説明するレベルシフタは、振幅変換後のパルスに対する負荷を考慮して、
レベルシフタ回路(Stage1)の後に、バッファ段を設けている(Stage2、S
tage3)。Stage2、Stage3においても同様の動作によって、最終的に信
号出力部にパルスが出力される。
【0101】
なお、図5(A)には、第1のクロック信号(CLK1)用のレベルシフタについて示
したが、スタートパルス(SP)用のレベルシフタも構成は同じである。
【0102】
図5(B)は、クロック信号の振幅変換の様子を示したものである。入力信号の振幅は
、Lレベル/Hレベル=VSS/VDD0であり、出力信号の振幅は、Lレベル/Hレベ
ル=VSS/VDDとなっている。
【0103】
図5(C)は、スタートパルス(SP)の振幅変換の様子を示したものである。入力信
号の振幅は、クロック信号と同様、Lレベル/Hレベル=VSS/VDD0、出力信号の
振幅は、Lレベル/Hレベル=VSS/VDDとなっている。
【0104】
図6(A)は、図2で示した2入力型のNAND回路204を示している。NAND回
路204の構成は、ERMOS回路と類似である。具体的には、ERMOS回路における
信号入力部が2入力となり、薄膜トランジスタ702、703が直列配置されている点の
みが異なる。
【0105】
信号入力部(In1)および信号入力部(In2)に、ともにHレベルが入力されると
、薄膜トランジスタ702、703がオン状態となるため、信号出力部(Out)にはL
レベルが現れる。
【0106】
一方、信号入力部(In1)および信号入力部(In2)のいずれか一方あるいは両方
にLレベルが入力されると、信号出力部(Out)には電位VDDのHレベルが現れる。
【0107】
図6(B)は、図2で示したバッファ205を示している。バッファ205はERMO
S回路(Stage1〜4)によって構成されている。ERMOS回路の動作に関しては
レベルシフタ回路の項で説明したので、ここでは前述の説明を援用する。
【0108】
図6(C)は、図2で示したサンプリングスイッチ206を示している。サンプリング
スイッチ206は、信号入力部(25)より、サンプリングパルスが入力され、並列配置
された12個の薄膜トランジスタ731が同時に制御される。12個の薄膜トランジスタ
731の入力電極(1)〜(12)に、アナログ映像信号が入力され、サンプリングパル
スが入力されたときの映像信号の電位を、ソース信号線に書き込む働きをする。
【0109】
図7は図1で示した表示装置における、ゲート線駆動回路の回路構成を示した図である
。クロック信号用レベルシフタ751、スタートパルス用レベルシフタ752、シフトレ
ジスタ781を構成するパルス出力回路753、NAND回路754、バッファ755を
有する。
【0110】
ゲート線駆動回路には、第1のクロック信号(CLK1)、第2のクロック信号(CL
K2)、スタートパルス(SP)が入力される。これらの入力信号は、外部から低電圧振
幅の信号として入力された直後、クロック信号用レベルシフタ751、スタートパルス用
レベルシフタ752によって振幅変換を受け、高電圧振幅の信号として駆動回路に入力さ
れる。
【0111】
なお、クロック信号用レベルシフタ751、スタートパルス用レベルシフタ752、パ
ルス出力回路753、NAND回路754、及びバッファ755の構成および動作に関し
ては、ソース線駆動回路に用いたものと同様であるので、ここでは前述の説明を援用する

【0112】
次に、図3(B)に示したパルス出力回路のレイアウト図の例を図8乃至図10に示す
。なお、図8乃至図10では、複数段形成されるパルス出力回路のうち、1段目にあたる
パルス出力回路について示すものである。
【0113】
図8乃至図10のパルス出力回路は、電源線801、電源線802、制御信号線803
、制御信号線804、制御信号線805、薄膜トランジスタ351、353、355、3
56、358、及び抵抗素子352、354、357で構成される。
【0114】
図8乃至図10中では、酸化物半導体層806、第1の配線層807、第2の配線層8
08、コンタクトホール809について示している。なお、第1の配線層807は、薄膜
トランジスタのゲート端子を含む層であり、第2の配線層808は、薄膜トランジスタの
ソース端子及びドレイン端子(第1端子及び第2端子)を含む層である。
【0115】
また、図8乃至図10中での各回路素子の接続関係については、図3(B)と同様であ
る。つまり、電源線801は高電源電位VDDが供給される配線(高電源電位線ともいう
)であり、電源線802は、低電源電位VSSが供給される配線(低電源電位線ともいう
)であり、制御信号線803は、スタートパルス(SP)が供給される配線であり、制御
信号線804は、第1のクロック信号が供給される配線であり、制御信号線805は、第
2のクロック信号が供給される配線である。
【0116】
図8に示したERMOS回路の抵抗素子352、354、357には、長方形形状の酸
化物半導体層を適用している。そのため、図8に示した抵抗素子352、354、357
は、電流経路の幅が広く、高い電流駆動能力を示す抵抗素子である。図9、図10に示し
たERMOS回路の抵抗素子352、354、357には、メアンダ形状(蛇行形状)の
酸化物半導体層を適用している。メアンダ形状にすることによって、抵抗素子352、3
54、357の抵抗値を増加させることが可能である。
【0117】
なお、図8乃至図10のパルス出力回路のレイアウト図において、薄膜トランジスタ3
51、353、355、356、358のチャネル領域の形状をU字型にしてもよい。ま
た、図8中では各薄膜トランジスタのサイズを同サイズとして示しているが、後段の負荷
の大きさに応じて薄膜トランジスタの大きさを適宜変更しても良い。
【0118】
次に、図8乃至図10で説明したレイアウト図における抵抗素子354及び薄膜トラン
ジスタ355によって構成されるインバータ回路の構造について図11(A)〜(C)を
用いて説明する。なお、図11(A)〜(C)に示される抵抗素子354及び薄膜トラン
ジスタ355は、それぞれ図8乃至図10中の点線A−B、及びC−Dに対応する断面図
について示すものである。
【0119】
図11(A)は、図8中の点線A−B、及びC−Dに対応する断面図である。図11(
A)において、抵抗素子354は、第1の酸化物半導体層905を抵抗成分として利用し
ている。また、第1の酸化物半導体層905の一端が第1の配線層807に含まれる第1
の配線901と絶縁層903に設けられたコンタクトホール904を介して接続され、他
端が第2の配線層808に含まれる第2の配線907と接続されている。
【0120】
図11(A)において、薄膜トランジスタ355は基板上のゲート端子902、ゲート
絶縁層として機能するゲート端子902上の絶縁層903、チャネル形成領域となる絶縁
層903上の第2の酸化物半導体層906、ソース端子及びドレイン端子(第1端子及び
第2端子)として機能する第2の酸化物半導体層906上の第2の配線907及び第3の
配線908を有する。
【0121】
なお、第1の配線901は、抵抗素子354にとっては一方の端子である。また、第2
の配線907は、抵抗素子354にとっては他方の端子であり、薄膜トランジスタ355
にとっては第1端子であり、且つ両者を接続する配線でもある。同様に、第3の配線90
8は、薄膜トランジスタ355にとっては第2端子であり、且つ低電源電位VSSが供給
される配線(低電圧電位線ともいう)でもある。別言すると、接続配線および低(高)電
源電位線の一部が、各薄膜トランジスタの第1端子または第2端子として利用されている

【0122】
また、図11(A)において、第1の酸化物半導体層905及び第2の酸化物半導体層
906の膜厚は一様ではない。具体的には、第2の配線907及び第3の配線908と重
畳する領域に該当する第1の酸化物半導体層905及び第2の酸化物半導体層906の膜
厚が、該領域に該当しない第1の酸化物半導体層905及び第2の酸化物半導体層906
の膜厚よりも厚い。これは、第2の配線907及び第3の配線908を形成する際のエッ
チングにおいて、第1の酸化物半導体層905及び第2の酸化物半導体層906の一部も
エッチングされるためである。
【0123】
図11(B)は、図9中の点線A−B、及びC−Dに対応する断面図である。図11(
B)において、抵抗素子354は、メアンダ形状に形成された第1の酸化物半導体層90
5を抵抗成分として利用している。また、第1の酸化物半導体層905の一端が第1の配
線901と絶縁層903に設けられたコンタクトホール904を介して接続され、他端が
第2の配線907と接続されている。薄膜トランジスタの構造は、図11(A)で説明し
た薄膜トランジスタと同一であるため、前述の説明を援用する。
【0124】
図11(C)は、図10中の点線A−B、及びC−Dに対応する断面図である。図11
(C)において、抵抗素子354は、メアンダ形状に形成された第1の酸化物半導体層9
05を抵抗成分として利用している。また、第1の酸化物半導体層905の一端が第2の
配線層808に含まれる第4の配線912と接続され、他端が第2の配線層808に含ま
れる第2の配線907と接続されている。薄膜トランジスタの構造は、図11(A)で説
明した薄膜トランジスタと同一であるため、前述の説明を援用する。図11(C)に示し
た抵抗素子354は、第1の酸化物半導体層905上に直接第4の配線912が形成され
るため、第1の酸化物半導体層と第4の配線の間に良好な接合を形成することができる。
【0125】
次に、図11(A)〜(C)に示したERMOS回路の具体的な材料構成について説明
する。
【0126】
図11(A)〜(C)において、基板900にはバリウムホウケイ酸ガラスやアルミノ
ホウケイ酸ガラスなどのガラス基板等を用いることができる。第1の配線901及びゲー
ト端子902の材料は、アルミニウム(Al)や銅(Cu)などの低抵抗導電性材料で形
成することができる。また、アルミニウム(Al)を耐熱性導電性材料と組み合わせて形
成することもできる。耐熱性導電性材料としては、チタン(Ti)、タンタル(Ta)、
タングステン(W)、モリブデン(Mo)、クロム(Cr)、ネオジム(Nd)、スカン
ジウム(Sc)から選ばれた元素、または上述した元素を成分とする合金か、上述した元
素を組み合わせた合金膜、または上述した元素を成分とする窒化物を適用することができ
る。
【0127】
絶縁層903は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シ
リコン膜、酸化アルミニウム膜、酸化タンタル膜などの絶縁膜で形成することができる。
また、これらの絶縁膜からなる積層構造として形成しても良い。なお、酸化窒化シリコン
膜とは、その組成として、窒素よりも酸素の含有量が多いものであり、濃度範囲として酸
素が55〜65原子%、窒素が1〜20原子%、シリコンが25〜35原子%、水素が0
.1〜10原子%の範囲において、合計100原子%となるように各元素を任意の濃度で
含むものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含
有量が多いものであり、濃度範囲として酸素が15〜30原子%、窒素が20〜35原子
%、Siが25〜35原子%、水素が15〜25原子%の範囲において、合計100原子
%となるように各元素を任意の濃度で含むものをいう。
【0128】
第1の酸化物半導体層905及び第2の酸化物半導体層906は、InMO(ZnO
(m>0)で表記される薄膜から形成する。なお、Mは、ガリウム(Ga)、鉄(F
e)、ニッケル(Ni)、マンガン(Mn)、またはコバルト(Co)から選ばれた一の
金属元素又は複数の金属元素を示す。例えばMとして、ガリウム(Ga)の場合があるこ
との他、ガリウム(Ga)およびニッケル(Ni)、またはガリウム(Ga)および鉄(
Fe)など、ガリウム(Ga)以外の上記金属元素が含まれる場合がある。また、上記酸
化物半導体層において、Mとして含まれる金属元素の他に、不純物元素として鉄(Fe)
、ニッケル(Ni)その他の遷移金属元素、又は該遷移金属の酸化物が含まれているもの
がある。加えて、上記酸化物半導体層に含まれるナトリウム(Na)は、5×1018
atoms/cm)以下、好ましくは1×1018(atoms/cm)以下である
ものとする。
【0129】
第2の配線907及び第3の配線908の材料としては、アルミニウム(Al)、クロ
ム(Cr)、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(
W)から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合
わせた合金膜等が挙げられる。また、これらの材料からなる積層構造として形成してもよ
い。
【0130】
酸化シリコン層909は、スパッタ法により成膜された酸化シリコン膜から形成される
。基板全面に成膜される窒化シリコン層910は、シラン(SiH)及びアンモニア(
NH)などの水素化合物を含むガスを用いたプラズマCVD法によって形成される。そ
のため、窒化シリコン層910は高濃度に水素を含有する。
【0131】
また、図12(A)に示すように、第1の酸化物半導体層905及び第2の酸化物半導
体層906と、第2の配線907及び第3の配線908との間にバッファ層911a〜9
11cを設けることもできる。
【0132】
なお、上述したバッファ層911a〜911cとは、第1の酸化物半導体層905及び
第2の酸化物半導体層906を形成する成膜条件とは異なる成膜条件で成膜されるIn−
Ga−Zn−O系非単結晶膜を基に形成され、低抵抗な酸化物半導体層である。また、以
下の文章では便宜上、後に第1の酸化物半導体層905及び第2の酸化物半導体層906
が形成される酸化物半導体膜を第1の酸化物半導体膜と表記し、後にバッファ層911a
〜911cが形成される酸化物半導体膜を第2の酸化物半導体膜と表記する。
【0133】
例えば、スパッタ法によって酸化物半導体膜の成膜を行う場合、成膜に用いられるスパ
ッタガスの酸素濃度を変化させることによって、酸化物半導体膜の抵抗値を変化させるこ
とができる。具体的には、スパッタガスの酸素濃度を高くすることによって、酸化物半導
体膜の抵抗値を高くすることができる。スパッタ法による第1の酸化物半導体膜及び第2
の酸化物半導体膜の成膜条件の一は、第1の酸化物半導体膜の成膜に用いられるスパッタ
ガスとしてアルゴンガス流量を10sccm、酸素ガス流量を5sccmとし、第2の酸
化物半導体膜の成膜に用いられるスパッタガスとしてアルゴンガス流量を40sccmと
した条件である。なお、バッファ層911a〜911cは、n型の導電型を有し、活性化
エネルギー(ΔE)が0.1eV以下である。なお、In−Ga−Zn−O系非単結晶膜
を基に形成されるバッファ層911a〜911cは、少なくともアモルファス成分を含ん
でいるものとする。バッファ層911a〜911cは非晶質構造の中に結晶粒(ナノクリ
スタル)を含む場合がある。このバッファ層911a〜911c中の結晶粒(ナノクリス
タル)は直径1nm〜10nm、代表的には2nm〜4nm程度である。
【0134】
第1の酸化物半導体層905及び第2の酸化物半導体層906よりも低抵抗なバッファ
層911a〜911cを設けることにより、導電体である第2の配線907と第1の酸化
物半導体層905、導電体である第2の配線907及び第3の配線908と第2の酸化物
半導体層906との間に、ショットキー接合と比べて良好な接合を形成し、熱的にも安定
動作を示すことができる。また、薄膜トランジスタ355ではバッファ層911b、91
1cを設けることにより、高いドレイン電圧でも良好な移動度を保持することができる。
【0135】
また、図12(B)に示すように第1の酸化物半導体層905および第2の酸化物半導
体層906の上下にバッファ層911a、911b、911c、911d、911eを設
けることも出来る。
【0136】
バッファ層911dを設けることにより、導電体である第1の配線901と第1の酸化
物半導体層905との間に、ショットキー接合と比べて良好な接合を形成し、熱的にも安
定動作をさせることができる。
【0137】
次に、図11(A)〜(C)、図12(A)、(B)で示した薄膜トランジスタとは異
なる構造の薄膜トランジスタを図13(A)、(B)に示し、説明する。なお、図13(
A)、(B)では、図8のA−B線及びC−D線に対応する抵抗素子及び薄膜トランジス
タの断面構造を示し、図11(A)、(B)、(C)と同じものについては、同じ符号を
付している。
【0138】
図13(A)において、第2の酸化物半導体層906上には、酸化シリコン層であるチ
ャネル保護層1001が設けられ、チャネル保護層1001及び第2の酸化物半導体層9
06上に第2の配線907及び第3の配線908が設けられた構造になっている。さらに
、第2の配線907、第3の配線908、及びチャネル保護層1001上に窒化シリコン
層910が設けられている。また、図13(B)で示すように、第1の酸化物半導体層9
05及び第2の酸化物半導体層906と、第2の配線907及び第3の配線908のそれ
ぞれの間にバッファ層911a、911b、911cを設ける構成とすることもできる。
【0139】
図11(A)〜(C)、図12(A)、(B)、図13(A)、(B)では、逆スタガ
型の薄膜トランジスタについて説明したが、本実施の形態の薄膜トランジスタの構成は逆
スタガ型に限らない。一例としては、コプラナー型の薄膜トランジスタにおいても同様の
効果を奏するものである。図14(A)、(B)に断面構造の一例について示し、説明す
る。なお、図14(A)、(B)では、図8のA−B線及びC−D線に対応する抵抗素子
及び薄膜トランジスタの断面構造を示し、図11(A)、(B)、(C)と同じ構成のも
のについては、同じ符号を付している。
【0140】
図14(A)において、第1の酸化物半導体層905の一端は、第1の配線901上に
設けられ、第1の酸化物半導体層905の他端及び第2の酸化物半導体層906の一端は
、第2の配線907上に設けられ、第2の酸化物半導体層906の他端は、第3の配線9
08上に設けられた構造になっている。さらに、第2の酸化物半導体層906上には、酸
化シリコン層909及び窒化シリコン層910の積層が設けられ、第1の酸化物半導体層
905上には、窒化シリコン層910のみが設けられている。また、図14(B)で示す
ように、第2の配線907及び第3の配線908と、絶縁層903との間にバッファ層1
010a、1010bを設ける構成とすることもできる。
【0141】
図11(A)〜(C)、図12(A)、(B)、図13(A)、(B)、図14(A)
、(B)では、第1の酸化物半導体層905に直接接するように、シラン(SiH)及
びアンモニア(NH)などの水素化合物を含むガスを用いたプラズマCVD法によって
形成された窒化シリコン層910を設ける。
【0142】
上述した構造を有するERMOS回路は、窒化シリコン層910が直接接する第1の酸
化物半導体層905を抵抗成分とする抵抗素子と、酸化シリコン層909(チャネル保護
層1001)を介して窒化シリコン層910が設けられた第2の酸化物半導体層906を
チャネル形成領域とする薄膜トランジスタと、を有する。そのため、第1の酸化物半導体
層905には、第2の酸化物半導体層906よりも高濃度に水素を導入することができる
。その結果、第1の酸化物半導体層905の抵抗値を第2の酸化物半導体層906の抵抗
値よりも低くすることができる。
【0143】
次に、ERMOS回路の作製工程について、図15(A)〜(C)の断面図を用いて説
明する。なお、ここでは、図14(B)に示すERMOS回路の作製工程について示す。
【0144】
基板900上に、第1の導電膜を成膜する。第1の導電膜の成膜には、スパッタ法、真
空蒸着法、パルスレーザ堆積法、イオンプレーティング法などに代表される薄膜堆積法を
用いる。第1の導電膜の材料は、アルミニウム(Al)や銅(Cu)などの低抵抗導電性
材料で形成することできる。また、アルミニウム(Al)を耐熱性導電性材料と組み合わ
せて形成することもできる。耐熱性導電性材料としては、チタン(Ti)、タンタル(T
a)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、ネオジム(Nd)、
スカンジウム(Sc)から選ばれた元素、または上述した元素を成分とする合金か、上述
した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物を適用すること
ができる。次いで、第1のフォトリソグラフィ工程を行い、第1の導電膜上にレジストを
形成する。さらに、該レジストをマスクとして、第1の導電膜を選択的にエッチングし、
第1の配線901及びゲート端子902を形成する。
【0145】
次いで、第1の配線901及びゲート端子902を覆う絶縁膜を形成する。絶縁膜の成
膜には、スパッタ法、真空蒸着法、パルスレーザ堆積法、イオンプレーティング法、プラ
ズマCVD法などに代表される薄膜堆積法を用いる。絶縁膜として、酸化シリコン膜、窒
化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化タ
ンタル膜などの絶縁膜を用いることができる。また、これらの絶縁膜の積層構造として形
成しても良い。次いで、第2のフォトリソグラフィ工程を行い、絶縁膜上にレジストを形
成する。さらに、該レジストをマスクとして、絶縁膜を選択的にエッチングし、第1の配
線に達するコンタクトホール904が設けられた絶縁層903を形成する。ここまでの工
程を終えた段階の断面図が図15(A)に相当する。
【0146】
次いで、第2の酸化物半導体膜を成膜する。第2の酸化物半導体膜の成膜には、スパッ
タ法、真空蒸着法、パルスレーザ堆積法、イオンプレーティング法、プラズマCVD法な
どに代表される薄膜堆積法を用いる。スパッタ法による成膜を行う場合、In、G
、ZnOを焼結したターゲットを用いることが好ましい。スパッタガスにはアル
ゴンに代表される希ガスを用いる。スパッタ法による成膜条件の一は、In:Ga
:ZnO=1:1:1を混合、焼結したターゲットを用い、圧力0.4Pa、直流
(DC)電源500W、アルゴンガス流量を40sccmとするものである。
【0147】
次いで、第2の導電膜を成膜する。第2の導電膜の成膜には、スパッタ法、真空蒸着法
、パルスレーザ堆積法、イオンプレーティング法に代表される薄膜堆積法を用いる。なお
、第2の導電膜の材料としては、アルミニウム(Al)、クロム(Cr)、タンタル(T
a)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、ま
たは上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられ
る。また、これらの材料からなる積層構造として形成してもよい。
【0148】
次いで、第3のフォトリソグラフィ工程を行い、第2の導電膜上にレジストを形成する
。さらに、該レジストをマスクとして、第2の酸化物半導体膜及び第2の導電膜を選択的
にエッチングし、第2の配線907及び第3の配線908並びにバッファ層1010a、
1010bを形成する。この際のエッチング方法としてウェットエッチングまたはドライ
エッチングを用いる。例えば、第2の導電膜としてアルミニウム(Al)膜、又はアルミ
ニウム合金膜を用いる場合は、燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチン
グを行うことができる。同様に、第2の導電膜としてチタン(Ti)膜、又はチタン合金
膜を用いる場合には、アンモニア過水(過酸化水素:アンモニア:水=5:2:2)を用
いたウェットエッチングを行うことができる。
【0149】
次いで、第1の酸化物半導体膜を成膜する。第1の酸化物半導体膜の成膜には、スパッ
タ法、真空蒸着法、パルスレーザ蒸着法、イオンプレーティング法などに代表される薄膜
堆積法を用いる。第1の酸化物半導体膜は、第2の酸化物半導体膜と比べてスパッタガス
に含まれる酸素濃度が高い条件で成膜する、スパッタ法による成膜条件の一は、In
:Ga:ZnO=1:1:1を混合、焼結したターゲットを用い、圧力0.4P
a、直流(DC)電源500W、アルゴンガス流量を10sccm、酸素ガス流量を5s
ccmである。
【0150】
また、第1の酸化物半導体膜を成膜する前に、アルゴンガスを導入してプラズマを発生
させる逆スパッタ処理を行い、絶縁層903、第1の配線901、第2の配線907、及
び第3の配線908に付着しているゴミを除去することが好ましい。さらに、逆スパッタ
処理をアルゴンに酸素を加えた雰囲気下で行うことにより、導電体である第1の配線90
1、第2の配線907、及び第3の配線908の表面が酸化され、第2の酸化物半導体膜
との接触界面近傍を高抵抗化することができる。そのため、後に形成される薄膜トランジ
スタのオフ電流の値を低下させることができる。なお、逆スパッタ処理とは、ターゲット
側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基
板にプラズマを形成して表面を改質する処理方法である。
【0151】
次いで、第4のフォトリソグラフィ工程を行い、第1の酸化物半導体膜上にレジストを
形成する。さらに、該レジストをマスクとして、第1の酸化物半導体膜を選択的にエッチ
ングし、第1の酸化物半導体層905及び第2の酸化物半導体層906を形成する。ここ
までの工程を終えた段階の断面図が図15(B)に相当する。
【0152】
次いで、酸化シリコン膜をスパッタ法により成膜する。例えば、酸化シリコン膜は、シ
リコンをターゲットとしアルゴン及び酸素を含有するスパッタガスを用いて成膜すること
ができる。また、酸化シリコンをターゲットとし、アルゴンをスパッタガスとして用いて
酸化シリコン膜を成膜することもできる。次いで、第5のフォトリソグラフィ工程を行い
、酸化シリコン膜上にレジストを形成する。さらに、該レジストをマスクとして、酸化シ
リコン膜を選択的にエッチングし、第2の酸化物半導体層906上に酸化シリコン層90
9を形成する。
【0153】
次いで、基板全面にパッシベーション膜としての機能を有する窒化シリコン層910を
成膜する。該窒化シリコン層910は、シラン(SiH)及びアンモニア(NH)な
どの水素化合物を含むガスを用いたプラズマCVD法で形成され、高濃度に水素を含有す
る窒化シリコン層である。
【0154】
次いで、200℃〜600℃、代表的には250℃〜500℃の熱処理を行う。例えば
、炉に入れ、窒素雰囲気下で350℃、1時間の熱処理を行う。ここまでの工程を終えた
段階の断面図が図15(C)に相当する。
【0155】
以上により、酸化物半導体層を用いて抵抗素子354及び薄膜トランジスタ355を作
製することができる。
【0156】
なお、上述した工程順序は一例であって特に限定されない。図16に、図15とは異な
る作製工程の例を示し、説明する。
【0157】
基板900上に、第1の導電膜を成膜する。次いで、第1のフォトリソグラフィ工程を
行い、第1の導電膜上にレジストを形成する。さらに、該レジストをマスクとして、第1
の導電膜を選択的にエッチングし、第1の配線901及びゲート端子902を形成する。
【0158】
次いで、第1の配線901及びゲート端子902を覆う絶縁膜を成膜する。次いで、第
2の酸化物半導体膜を成膜する。次いで、第2の導電膜を成膜する。次いで、第2のフォ
トリソグラフィ工程を行い、第2の導電膜上にレジストを形成する。さらに、該レジスト
をマスクとして、第2の導電膜及び第2の酸化物半導体膜を選択的にエッチングし、第2
の配線907及び第3の配線908並びにバッファ層1010a、1010bを形成する
。ここまでの工程を終えた段階の断面図が図16(A)に相当する。
【0159】
次いで、第3のフォトリソグラフィ工程を行い、絶縁膜上にレジストを形成する。さら
に、該レジストをマスクとして、絶縁膜を選択的にエッチングし、第1の配線901に達
するコンタクトホール904が設けられた絶縁層903を形成する。
【0160】
次いで、第1の酸化物半導体膜を成膜する。次いで、第4のフォトリソグラフィ工程を
行い、第1の酸化物半導体膜上にレジストを形成する。さらに該レジストをマスクとして
、第1の酸化物半導体膜を選択的にエッチングし、第1の酸化物半導体層905及び第2
の酸化物半導体層906を形成する。ここまでの工程を終えた段階の断面図が図16(B
)に相当する。
【0161】
次いで、スパッタ法を用いて、酸化シリコン膜を成膜する。次いで、第5のフォトリソ
グラフィ工程を行い、酸化シリコン膜上にレジストを形成する。さらに、該レジストをマ
スクとして、酸化シリコン膜を選択的にエッチングし、第2の酸化物半導体層906を覆
う酸化シリコン層909を形成する。
【0162】
次いで、シラン(SiH)及びアンモニア(NH)などの水素化合物を含むガスを
用いたプラズマCVD法を用いて、基板全面にパッシベーション膜としての機能を有する
窒化シリコン層910を成膜する。
【0163】
次いで、窒素雰囲気下で200℃〜600℃の熱処理を行う。ここまでの工程を終えた
段階の断面図が図16(C)に相当する。
【0164】
以上により、酸化物半導体層を用いて形成された抵抗素子354及び薄膜トランジスタ
355を作製することができる。加えて、図16(A)〜(C)で説明する工程において
は、コンタクトホール904を形成した後、第1の酸化物半導体膜を成膜することができ
る。そのため、コンタクトホールの底面が曝される工程数を少なくすることができ、第1
の配線901の材料選択の自由度を広げることができる。
【0165】
本実施の形態で説明した抵抗素子及び薄膜トランジスタは、酸化物半導体層を用いて形
成される。そのため、当該抵抗素子及び薄膜トランジスタを有する駆動回路は良好な動特
性を有する。また、抵抗素子に適用される第1の酸化物半導体層上には、シラン(SiH
)及びアンモニア(NH)などの水素化合物を含むガスを用いたプラズマCVD法に
より形成される窒化シリコン層が、第1の酸化物半導体層に直接接するように設けられ、
且つ薄膜トランジスタに適用される第2の酸化物半導体層上には、バリア層となる酸化シ
リコン層を介して、窒化シリコン層が設けられる。そのため、高濃度に水素を含有する窒
化シリコン層と直接接する第1の酸化物半導体層には、第2の酸化物半導体層よりも高濃
度に水素が導入される。その結果、第1の酸化物半導体層の抵抗値を第2の酸化物半導体
層の抵抗値よりも低くすることができる。これにより、薄膜トランジスタの作製工程及び
抵抗素子の作製工程を別個に設ける必要がなく、作製工程が低減された駆動回路を提供す
ることができる。
【0166】
(実施の形態2)
本実施の形態では、実施の形態1とは異なる抵抗素子及び薄膜トランジスタの一例につ
いて図17を用いて説明する。なお、図17は、実施の形態1で説明した図8のA−B線
及びC−D線に対応する抵抗素子及び薄膜トランジスタの断面構造を示している。
【0167】
基板900上に第1の配線901、及びゲート端子902を設ける。さらに、第1の配
線901及びゲート端子902上に絶縁層903を設ける。なお、基板900、第1の配
線901、ゲート端子902、及び絶縁層903の材料は、実施の形態1で説明した材料
を適用することができるため、本実施の形態では実施の形態1の説明を援用する。
【0168】
絶縁層903上に、第1の配線901と重なる高濃度に窒素を含有する第1の酸化物半
導体層2001、及びゲート端子902と重なる高濃度に窒素を含有する第2の酸化物半
導体層2002を設ける。なお、第1の配線901は絶縁層903に形成されたコンタク
トホール904において高濃度に窒素を含有する第1の酸化物半導体層2001と接して
いる。
【0169】
なお、高濃度に窒素を含有する第1の酸化物半導体層2001及び高濃度に窒素を含有
する第2の酸化物半導体層2002は、実施の形態1で示した第1の酸化物半導体膜及び
第2の酸化物半導体膜とは異なる成膜条件で形成される酸化物半導体膜から形成される窒
素濃度の高い酸化物半導体層である。具体的には、酸化物半導体層中の酸素(O)に対す
る窒素(N)の割合(N/O)が0.05以上0.8以下の範囲、好ましくは、0.1以
上0.5以下の範囲となる酸化物半導体層である。
【0170】
例えば、高濃度に窒素を含有する酸化物半導体膜をスパッタ法によって成膜する場合、
窒素ガスを含むスパッタガスを用いて成膜すればよい。スパッタ法による成膜条件の一は
、In:Ga:ZnO=1:1:1としたターゲット(In:Ga:Zn=
1:1:0.5)を用い、圧力0.4Pa、直流(DC)電源500W、アルゴンガス流
量を35sccm、窒素ガス流量を5sccmとするものである。なお、パルス直流(D
C)電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。次いで、
高濃度に窒素を含有する酸化物半導体膜からフォトリソグラフィ工程によって、高濃度に
窒素を含有する第1の酸化物半導体層2001及び高濃度に窒素を含有する第2の酸化物
半導体層2002を形成する。
【0171】
次いで、第2の配線907及び第3の配線908を設ける。第2の配線907は、高濃
度に窒素を含有する第1の酸化物半導体層2001の一端及び高濃度に窒素を含有する第
2の酸化物半導体層2002の一端を覆い、第3の配線908は、高濃度に窒素を含有す
る第2の酸化物半導体層2002の他端を覆っている。なお、第2の配線907及び第3
の配線908は、実施の形態1で説明した材料を適用することができるため、本実施の形
態では実施の形態1の説明を援用する。
【0172】
次いで、高濃度に窒素を含有する第2の酸化物半導体層2002上に、酸化シリコン層
909を設ける。酸化シリコン層は、スパッタ法により成膜された酸化シリコン膜を選択
的にエッチングすることにより形成される。該酸化シリコン膜は、シリコンをターゲット
とし、アルゴン及び酸素を含有するスパッタガスを用いて成膜する、あるいは、酸化シリ
コンをターゲットとし、アルゴンをスパッタガスとして用いることによって成膜すること
ができる。
【0173】
この段階で、水素原子の供給源となる物質を含む雰囲気下において、200℃〜600
℃、代表的には250℃〜500℃の熱処理を行う。該熱処理条件の一は、350℃、1
時間の熱処理である。なお、水素原子の供給源となる物質を含む雰囲気としては、水素と
、アルゴン等の希ガスとの混合雰囲気などを適用することができる。
【0174】
酸化物半導体層中の窒素は、酸化物半導体層を構成する原子が膜中で密に充填するのを
阻害すると共に、水素の膜中への拡散、固溶を促進する効果を有する。そのため、当該熱
処理によって、高濃度に窒素を含有する第1の酸化物半導体層2001に水素が導入され
る。その結果、高濃度に窒素を含有する第1の酸化物半導体層2001の水素濃度が、高
濃度に窒素を含有する第2の酸化物半導体層2002の水素濃度よりも高くなる。つまり
、高濃度に窒素を含有する第1の酸化物半導体層2001の抵抗値を、高濃度に窒素を含
有する第2の酸化物半導体層2002の抵抗値よりも低くすることが出来る。
【0175】
さらに、基板全面にシラン(SiH)及びアンモニア(NH)などの水素化合物を
含むガスを用いたプラズマCVD法によって形成される窒化シリコン層910を形成する
。該窒化シリコン層910は高濃度に水素を含有する窒化シリコンである。そのため、該
窒化シリコン層910と直接接する高濃度に窒素を含有する第1の酸化物半導体層200
1の水素濃度をさらに高め、低抵抗化を計ることができる。
【0176】
以上により、低抵抗化された高濃度に窒素を含有する第1の酸化物半導体層2001を
用いた抵抗素子354、及び高抵抗値を維持する高濃度に窒素を含有する第2の酸化物半
導体層2002を用いた薄膜トランジスタ355を形成することができる。
【0177】
なお、本実施の形態では、図8のA−B線に対応する抵抗素子の断面構造について示し
たが、図9及び図10に示したように、高濃度に窒素を含有する第1の酸化物半導体層を
メアンダ形状(蛇行形状)とすることも可能である。また、図10に示したように、高濃
度に窒素を含有する酸化物半導体層の両端上に配線層を形成することも可能である。
【0178】
また、本実施の形態では、チャネルエッチ型の薄膜トランジスタの断面構造について示
したが、チャネルストップ型の薄膜トランジスタとすることも可能である。また、本実施
の形態では、逆スタガ型の薄膜トランジスタについて示したが、コプラナー型の薄膜トラ
ンジスタとすることも可能である。
【0179】
本実施の形態で説明した抵抗素子及び薄膜トランジスタは、高濃度に窒素を含有する酸
化物半導体層を用いて形成される。そのため、当該抵抗素子及び当該薄膜トランジスタを
有する駆動回路は良好な動特性を有する。また、水素原子の供給源となる物質を含む雰囲
気下において、200℃〜600℃、代表的には250℃〜500℃の熱処理を行うこと
によって、抵抗素子に適用される高濃度に窒素を含有する第1の酸化物半導体層に水素が
導入される。そのため、高濃度に窒素を含有する第1の酸化物半導体層には、高濃度に窒
素を含有する第2の酸化物半導体層よりも高濃度に水素が導入される。その結果、高濃度
に窒素を含有する第1の酸化物半導体層の抵抗値を、高濃度に窒素を含有する第2の酸化
物半導体層の抵抗値よりも低くすることができる。これにより、薄膜トランジスタの作製
工程及び抵抗素子の作製工程を別個に設ける必要がなく、作製工程が低減された駆動回路
を提供することができる。
【0180】
(実施の形態3)
本実施の形態では、実施の形態1で説明した酸化物半導体層及び実施の形態2で説明し
た高濃度に窒素を含有する酸化物半導体層を用いて作製される抵抗素子及び薄膜トランジ
スタについて、図18(A)〜(C)及び図19(A)、(B)を用いて説明する。なお
、図18(A)〜(C)及び図19(A)、(B)は、図8のA−B線及びC−D線に対
応する抵抗素子及び薄膜トランジスタの断面構造を示している。
【0181】
具体的には、本実施の形態では、実施の形態2で述べた高濃度に窒素を含有する酸化物
半導体層を、実施の形態1で述べたバッファ層の代わりに適用する構成について、図18
(A)〜(C)及び図19(A)、(B)を用いて説明する。
【0182】
まず、基板900上に第1の導電膜を成膜する。第1の導電膜の成膜方法には、スパッ
タ法、真空蒸着法、パルスレーザ蒸着法、イオンプレーティング法に代表される薄膜堆積
法を用いる。次いで、第1のフォトリソグラフィ工程を行い、第1の導電膜上にレジスト
を形成する。さらに、該レジストをマスクとして、第1の導電膜を選択的にエッチングし
、第1の配線901及びゲート端子902を形成する。次いで、第1の配線901及びゲ
ート端子902を覆う絶縁膜を形成する。絶縁膜の成膜には、スパッタ法、真空蒸着法、
パルスレーザ堆積法、イオンプレーティング法、プラズマCVD法などに代表される薄膜
堆積法を用いる。次いで、第2のフォトリソグラフィ工程を行い、絶縁膜上のレジストを
形成する。さらに、該レジストをマスクとして、絶縁膜を選択的にエッチングし、コンタ
クトホール904が設けられた絶縁層903を形成する。なお、第1の配線901、ゲー
ト端子902、及び絶縁層903の材料は、実施の形態1で説明した材料を適用すること
ができるため、本実施の形態では実施の形態1の説明を援用する。ここまでの工程を終え
た段階の断面図が図18(A)に対応する。
【0183】
次いで、酸化物半導体膜950を成膜する。酸化物半導体膜950の成膜には、スパッ
タ法、真空蒸着法、パルスレーザ堆積法、イオンプレーティング法、プラズマCVD法な
どに代表される薄膜堆積法を用いる。スパッタ法による成膜を行う場合、In、G
、ZnOを焼結したターゲットを用いることが好ましい。スパッタ法による成膜
条件の一は、In:Ga:ZnO=1:1:1を混合、焼結したターゲット
を用い、圧力0.4Pa、直流(DC)電源500W、アルゴンガス流量を10sccm
、酸素ガス流量を5sccmである。
【0184】
次いで、高濃度に窒素を含有する酸化物半導体膜951を成膜する。高濃度に窒素を含
有する酸化物半導体膜951の成膜には、スパッタ法、真空蒸着法、パルスレーザ蒸着法
、イオンプレーティング法などに代表される薄膜堆積法を用いる。スパッタ法による成膜
を行う場合、In、Ga、ZnOを焼結したターゲットを用いることが好ま
しい。スパッタ法による高濃度に窒素を含有する酸化物半導体膜951の成膜条件の一は
、In:Ga:ZnO=1:1:1を混合、焼結したターゲットを用い、圧
力0.4Pa、直流(DC)電源500W、アルゴンガス流量を35sccm、窒素ガス
流量を5sccmである。ここまでの工程を終えた段階の断面図が図18(B)に対応す
る。
【0185】
次いで、第3のフォトリソグラフィ工程を行い、高濃度に窒素を含有する酸化物半導体
膜951上にレジストを形成する。さらに、該レジストをマスクとして、酸化物半導体膜
950及び高濃度に窒素を含有する酸化物半導体膜951を選択的にエッチングし、第1
の酸化物半導体層960及び高濃度に窒素を含有する第1の酸化物半導体層961の積層
、並びに第2の酸化物半導体層962及び高濃度に窒素を含有する第2の酸化物半導体層
963の積層を形成する。ここまでの工程を終えた段階の断面図が図18(C)に対応す
る。
【0186】
この段階で、水素原子の供給源となる物質を含む雰囲気中において、200℃〜600
℃、代表的には250℃〜500℃の熱処理を行う。該熱処理条件の一は、350℃、1
時間の熱処理である。なお、水素原子の供給源となる物質を含む雰囲気としては、水素と
、アルゴン等の希ガスとの混合雰囲気などを適用することができる。
【0187】
酸化物半導体層中の窒素は、酸化物半導体層を構成する原子が膜中で密に充填するのを
阻害すると共に、水素の膜中への拡散、固溶を促進する効果を有する。そのため、当該熱
処理によって、高濃度に窒素を含有する第1の酸化物半導体層961及び高濃度に窒素を
含有する第2の酸化物半導体層963に水素が導入される。その結果、高濃度に窒素を含
有する第1の酸化物半導体層961及び高濃度に窒素を含有する第2の酸化物半導体層9
63の抵抗値を低下させることが出来る。
【0188】
次いで、第2の導電膜を成膜する。第2の導電膜の成膜には、スパッタ法、真空蒸着法
パルスレーザ蒸着法、イオンプレーティング法などに代表される薄膜堆積法を用いる。次
いで、第4のフォトリソグラフィ工程を行い、第2の導電膜上にレジストを形成する。さ
らに、該レジストをマスクとして、第2の導電膜を選択的にエッチングし、第2の配線9
07及び第3の配線908を形成する。なお、第2の配線907、第3の配線908の材
料は、実施の形態1で説明した材料を適用することができるため、本実施の形態では実施
の形態1の説明を援用する。また、当該エッチング工程において、第2の配線907及び
第3の配線908と重畳しない領域の高濃度に窒素を含有する酸化物半導体層は、エッチ
ングされ、除去される。また、当該領域の酸化物半導体層も一部エッチングされ、酸化物
半導体層964、966及び高濃度に窒素を含有する酸化物半導体層965、967、9
68が形成される。ここまでの工程を終えた段階の断面図が図19(A)に相当する。
【0189】
次いで、酸化シリコン膜をスパッタ法により成膜する。例えば、酸化シリコン膜は、シ
リコンをターゲットとしアルゴン及び酸素を含有するスパッタガスを用いて成膜すること
ができる。また、酸化シリコンをターゲットとし、アルゴンをスパッタガスとして用いて
酸化シリコン膜を成膜することもできる。次いで、第5のフォトリソグラフィ工程によっ
て、酸化シリコン膜上にレジストを形成する。さらに、該レジストをマスクとして、酸化
シリコン膜を選択的にエッチングし、酸化シリコン層909を形成する。
【0190】
次いで、パッシベーション膜としての機能を有する窒化シリコン層910を成膜する。
該窒化シリコン層910は、シラン(SiH)及びアンモニア(NH)などの水素化
合物を含むガスを用いたプラズマCVD法で形成する。以上の工程により抵抗素子354
及び薄膜トランジスタ355が形成される。ここまでの工程を終えた段階の断面図が図1
9(B)に相当する。
【0191】
本実施の形態で示した抵抗素子354及び薄膜トランジスタ355は、酸化物半導体層
と導電体である配線層との間に、水素が導入され低抵抗化した高濃度に窒素を含有する酸
化物半導体層965、967、968が形成される。そのため、酸化物半導体層と配線層
との接合が、ショットキー接合に比べて良好な接合となり、熱的にも安定動作を示すこと
ができる。また、薄膜トランジスタ355では、高濃度に窒素を含有する酸化物半導体層
967、968が形成されることにより、高いドレイン電圧でも良好な移動度を保持する
ことができる。
【0192】
なお、上述した作製工程では、酸化物半導体層のエッチング工程後に高濃度に窒素を含
有する酸化物半導体層に水素を導入する熱処理を行う例を示したが、該熱処理は、高濃度
に窒素を含有する酸化物半導体膜の成膜後で、第2の導電膜の成膜前であれば、いつ行っ
ても構わない。例えば、高濃度に窒素を含有する酸化物半導体膜の成膜後に次工程として
当該熱処理を行うことも可能である。
【0193】
なお、本実施の形態では、図8のA−B線に対応する抵抗素子の断面構造について示し
たが、図9及び図10に示したように、酸化物半導体層をメアンダ形状(蛇行形状)とす
ることも可能である。また、図10に示したように、高濃度に窒素を含有する酸化物半導
体層の両端上に配線層を形成することも可能である。
【0194】
また、本実施の形態では、チャネルエッチ型の薄膜トランジスタの断面構造について示
したが、チャネルストップ型の薄膜トランジスタとすることも可能である。また、本実施
の形態では、逆スタガ型の薄膜トランジスタについて示したが、コプラナー型の薄膜トラ
ンジスタとすることも可能である。
【0195】
本実施の形態で説明した抵抗素子及び薄膜トランジスタは、酸化物半導体層及び高濃度
に窒素を含有する酸化物半導体層を用いて形成される。そのため、当該抵抗素子及び当該
薄膜トランジスタを有する駆動回路は良好な動特性を有する。また、抵抗素子に適用され
る第1の酸化物半導体層上には、シラン(SiH)及びアンモニア(NH)などの水
素化合物を含むガスを用いたプラズマCVD法により形成される窒化シリコン層が、第1
の酸化物半導体層に直接接するように設けられ、且つ薄膜トランジスタに適用される第2
の酸化物半導体層上には、バリア層となる酸化シリコン層を介して、窒化シリコン層が設
けられる。そのため、高濃度に水素を含有する窒化シリコン層と直接接する第1の酸化物
半導体層には、第2の酸化物半導体層よりも高濃度に水素が導入される。その結果、第1
の酸化物半導体層の抵抗値を第2の酸化物半導体層の抵抗値よりも低くすることができる
。これにより、薄膜トランジスタの作製工程及び抵抗素子の作製工程を別個に設ける必要
がなく、作製工程が低減された駆動回路を提供することができる。
【0196】
(実施の形態4)
本実施の形態では、ダイナミック回路によって構成されるシフトレジスタを有する駆動
回路の構成例について、図20(A)〜(C)を用いて説明する。
【0197】
図20(A)に示すパルス出力回路1400は、スタートパルス(SP)が入力端子よ
り入力されるインバータ回路1401と、インバータ回路1401の出力端子に一方の端
子が接続されたスイッチ1402と、スイッチ1402の他方の端子に接続された容量素
子1403と、で構成される。なお、奇数段目のパルス出力回路のスイッチ1402は、
第1のクロック信号(CLK1)によってオン、オフが制御される。また、偶数段目のパ
ルス出力回路のスイッチ1402は、第2のクロック信号(CLK2)によってオン、オ
フが制御される。
【0198】
図20(B)は、パルス出力回路の回路構成を詳細に示したものである。パルス出力回
路1400は、薄膜トランジスタ1411、1413、抵抗素子1412、容量素子14
14を有する。また、奇数段目のパルス出力回路は、第1のクロック信号(CLK1)を
供給するための配線1415に接続され、偶数段目のパルス出力回路は、第2のクロック
信号(CLK2)を供給するための配線1416に接続されている。パルス出力回路14
00において、薄膜トランジスタ1411及び抵抗素子1412は、図20(A)で示し
たインバータ回路1401に相当し、ERMOS回路である。また、薄膜トランジスタ1
413は、図17(A)で示したスイッチ1402に相当し、容量素子1414は、図2
0(A)で示した容量素子1403に相当する。なお、薄膜トランジスタ1413は、薄
膜トランジスタ1411と同様に、エンハンスメント型トランジスタで構成することが好
ましい。スイッチとしてエンハンスメント型トランジスタを用いることにより、トランジ
スタのオフ電流を低減することができるため、低消費電力化が図れるとともに、作製工程
を低減することができる。
【0199】
ここで、図20(A)、(B)で示した回路の回路動作について、図20(C)にタイ
ミングチャートを示す。なお、図20(C)では、説明のため、図20(B)中の回路の
ノードについてA乃至Eの符号を付して説明するものとする。
【0200】
まず、第1のクロック信号(CLK1)がHレベルにあって第2のクロック信号(CL
K2)がLレベルの状態について説明する。
【0201】
スタートパルス(SP)に応じて、反転した信号がノードAに現れる。ノードBの信号
は、第1のクロック信号(CLK1)がHレベルであるためノードAと等しくなる。そし
て、ノードBの信号は、次段のインバータ回路によって反転され、ノードCにはノードB
の信号が反転した信号が現れる。ノードCの信号は、第2のクロック信号(CLK2)が
Lレベルにあってスイッチが閉じているため、ノードDには現れない。
【0202】
次に、第1のクロック信号(CLK1)がLレベルにあって第2のクロック信号(CL
K2)がHレベルの状態について説明する。
【0203】
ノードCの信号はノードDに移り、ノードDにノードCの信号が反映されて現れる。そ
して、ノードDの信号は、インバータ回路によって反転され、ノードEにはノードDの信
号が反転した信号が現れる。そして第1のクロック信号(CLK1)及び第2のクロック
信号(CLK2)を交互にHレベルとすることで、シフトレジスタとして機能させること
ができる。
【0204】
なお、本実施の形態で示すパルス出力回路を具備するシフトレジスタは、ソース線駆動
回路、及びゲート線駆動回路に用いることができる。なおシフトレジスタより出力される
信号は、論理回路等を介して出力し、所望の信号を得る構成としても良い。
【0205】
本実施の形態で説明したダイナミック回路は、ERMOS回路を有する。該ERMOS
回路は、実施の形態1乃至3で述べた抵抗素子及び薄膜トランジスタによって構成される
。そのため、当該ダイナミック回路は良好な動特性を有する。
【0206】
(実施の形態5)
本実施の形態では、保護回路が設けられた表示装置の一例について図21及び図22を
用いて説明する。
【0207】
図21には、表示装置の全体図について示している。基板500上に、ソース線駆動回
路501、第1のゲート線駆動回路502A、第2のゲート線駆動回路502B、および
画素部503を一体形成している。画素部503において、点線枠510で囲まれた部分
が1画素である。図21の例では、ゲート線駆動回路として、第1のゲート線駆動回路5
02A及び第2のゲート線駆動回路502Bを示したが、いずれか一方のみであってもよ
い。また、表示装置の画素では、薄膜トランジスタによって表示素子の制御を行っている
。ソース線駆動回路501、第1のゲート線駆動回路502A、第2のゲート線駆動回路
502Bを駆動する信号(クロック信号、スタートパルス等)は、フレキシブルプリント
基板(Flexible Print Circuit:FPC)504A、504Bを
介して、外部より入力される。
【0208】
さらに、ソース線駆動回路501及び第1のゲート線駆動回路502Aと画素部のそれ
ぞれの間には保護回路550、551が設けられている。また、保護回路550、551
は、ソース線駆動回路501及び第1のゲート線駆動回路502Aから画素部503に延
びた配線と接続している。保護回路550、551は、信号や電源電圧と共にノイズが入
力された場合であっても、ノイズによる後段の回路の誤動作、又は半導体素子の劣化若し
くは破壊の防止が可能である。そのため、信頼性及び歩留まりを向上させることができる

【0209】
次に、図21に示した保護回路550、551の具体的な回路構成の例について、図2
2(A)、(B)を参照して説明する。
【0210】
図22(A)に示す保護回路は、保護ダイオードとして機能するダイオード接続された
n型薄膜トランジスタ560〜567と、抵抗素子568と、を有する。なお、ダイオー
ド接続されたn型薄膜トランジスタは、ゲート端子及び第1端子側がアノードであり、第
2端子側がカソードである。
【0211】
ダイオード接続されたn型薄膜トランジスタ560のアノードは、低電源電位VSSが
供給される配線に接続されている。ダイオード接続されたn型薄膜トランジスタ561の
アノードは、ダイオード接続されたn型薄膜トランジスタ560のカソードに接続され、
カソードは、配線569に接続されている。また、ダイオード接続されたn型薄膜トラン
ジスタ562のアノードは配線569に接続されている。ダイオード接続されたn型薄膜
トランジスタ563のアノードは、ダイオード接続されたn型薄膜トランジスタ562の
カソードに接続され、カソードは、高電源電位VDDに接続されている。ダイオード接続
されたn型薄膜トランジスタ564乃至ダイオード接続されたn型薄膜トランジスタ56
7は、ダイオード接続されたn型薄膜トランジスタ560乃至ダイオード接続されたn型
薄膜トランジスタ563と同様に接続されている。抵抗素子568は、入力電位Vinが
入力される端子及び出力電位Voutが出力される端子に直列に接続されている。
【0212】
図22(A)に示した保護回路の動作について以下に説明する。
【0213】
駆動回路からの入力電位Vinが異常に高い場合、具体的には、入力電位Vinが高電
源電位VDD及びダイオード接続されたn型薄膜トランジスタ562、563の順方向電
圧降下の和以上に高い場合、ダイオード接続されたn型薄膜トランジスタ562、563
が導通し、配線569の電位は、高電圧電位VDD及びダイオード接続されたn型薄膜ト
ランジスタ562、563の順方向電圧降下の和に準じる電位を示すことになる。
【0214】
一方、駆動回路からの入力電位Vinが異常に低い場合、具体的には、低電源電位VS
Sからダイオード接続されたn型薄膜トランジスタ560、561の順方向電圧降下分以
下に低い場合、ダイオード接続されたn型薄膜トランジスタ560、561が導通し、配
線569の電位は、低電圧電位VSSからダイオード接続されたn型薄膜トランジスタ5
60、561の順方向電圧降下分低下した電位に準じる電位を示すことになる。
【0215】
そのため、保護回路は、出力電位Voutをある一定範囲内に収めることができる。
【0216】
なお、本実施の形態ではダイオード接続されたn型薄膜トランジスタ560乃至ダイオ
ード接続されたn型薄膜トランジスタ563と同様に接続されたダイオード接続されたn
型薄膜トランジスタ564乃至ダイオード接続されたn型薄膜トランジスタ567を設け
る構成を示している。ダイオード接続されたn型薄膜トランジスタ564乃至ダイオード
接続されたn型薄膜トランジスタ567を設けることにより、駆動回路からの入力電位V
inが異常に高い又は低い場合の電流の経路を増加させることができる。したがって、表
示装置の信頼性をさらに向上させることができる。
【0217】
また、抵抗素子568は、配線569の電位の急激な変動を緩和し、画素部の半導体素
子の劣化又は破壊を防止することができる。
【0218】
図22(B)に示す保護回路は、抵抗素子570と、抵抗素子571と、ダイオード接
続されたn型薄膜トランジスタ572と、を有する。抵抗素子570、抵抗素子571、
及びダイオード接続されたn型薄膜トランジスタ572は、配線573に直列に接続され
ている。
【0219】
抵抗素子570及び抵抗素子571によって、配線573の電位の急激な変動を緩和し
、画素部の半導体素子の劣化又は破壊を防止することができる。また、ダイオード接続さ
れたn型薄膜トランジスタ572によって、電位の変動により配線573に逆方向バイア
スの電流が流れることを防止することができる。
【0220】
なお、抵抗素子のみを配線に直列に接続する場合、配線の電位の急激な変動を緩和し、
画素部の半導体素子の劣化又は破壊を防止することができる。また、ダイオード接続され
たn型薄膜トランジスタのみを配線に直列に接続する場合、電位の変動により配線に逆方
向バイアスの電流が流れるのを防ぐことができる。
【0221】
なお、本実施の形態の保護回路は図22(A)、(B)に示す構成に限定されるもので
はない。同様の働きをする回路構成であれば、適宜設計変更が可能である。
【0222】
本実施の形態で説明した保護回路は、実施の形態1乃至3で述べた抵抗素子及び薄膜ト
ランジスタを有する。そのため、当該保護回路は良好な動特性を有する。
【0223】
(実施の形態6)
本実施の形態では、実施の形態1乃至3で示した抵抗素子及び薄膜トランジスタを有す
る半導体装置として、発光表示装置の例を示す。ここではエレクトロルミネッセンスを利
用する発光素子を有する発光表示装置について示す。エレクトロルミネッセンスを利用す
る発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、
一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。
【0224】
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正
孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキ
ャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形
成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよ
うな発光素子は、電流励起型の発光素子と呼ばれる。
【0225】
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに
分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を
有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−
アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み
、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を
利用する局在型発光である。ここでは、発光素子として有機EL素子を用いて説明する。
【0226】
適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチ
ャネル形成領域に適用したnチャネル型の薄膜トランジスタを含む画素について示す。
【0227】
図23は、画素構成の一例を示す図である。図23における画素6400は、薄膜トラ
ンジスタ6401、6402、発光素子6403を有している。薄膜トランジスタ640
1はゲート端子がゲート線6406に接続され、第1端子がソース線6405に接続され
ている。薄膜トランジスタ6402は、ゲート端子が薄膜トランジスタ6401の第2端
子に接続され、第1端子が電源線6407に接続され、第2端子が発光素子6403の第
1電極(画素電極)に接続されている。なお、電源線6407には、高電源電位VDDが
設定されている。
【0228】
発光素子6403の第2電極は共通電極6408に相当する。共通電極6408は、同
一基板上に形成される共通電位線と電気的に接続される。なお、発光素子6403の第2
電極(共通電極6408)には低電源電位VSSが設定されている。例えば、低電源電位
VSSとして、GND、0Vなどが設定することができる。また、電源線6407に設定
される高電源電位VDDと、第2電極に設定される低電源電位VSSとの電位差を発光素
子6403に印加して、電流を流して発光素子6403を発光させるため、高電源電位V
DDと低電源電位VSSとの電位差が発光素子6403の順方向しきい値電圧以上となる
ようにそれぞれの電位を設定する。
【0229】
次に、発光素子の構成について、図24を用いて説明する。なお、本実施の形態では、
発光表示装置の薄膜トランジスタとして図12(A)で示した薄膜トランジスタを適用す
る例を示すが、本実施の形態で示す発光表示装置の薄膜トランジスタには、実施の形態1
乃至3で示した薄膜トランジスタのいずれも適用可能である。
【0230】
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。
そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を
取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反
対側の面から発光を取り出す両面射出構造の発光素子があり、図23で述べた画素構成は
どの射出構造の発光素子にも適用することができる。
【0231】
上面射出構造の発光素子について図24(A)を用いて説明する。
【0232】
図24(A)に、薄膜トランジスタ7001がn型で、発光素子7002から発せられ
る光が陽極7005側に抜ける場合の、画素の断面図を示す。図24(A)では、発光素
子7002の陰極7003と薄膜トランジスタ7001が電気的に接続されており、陰極
7003上に発光層7004、陽極7005が順に積層されている。陰極7003は仕事
関数が小さく、なおかつ光を反射する導電層であれば様々な材料を用いることができる。
例えば、Ca、Al、CaF、MgAg、AlLi等が望ましい。そして発光層7004
は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちら
でも良い。複数の層で構成されている場合、陰極7003上に電子注入層、電子輸送層、
発光層、ホール輸送層、ホール注入層の順に積層する。なお、これらの層を全て設ける必
要はない。陽極7005は光を透過する透光性を有する導電性材料を用いて形成し、例え
ば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸
化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、イン
ジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物な
どの透光性を有する導電性酸化物を用いても良い。
【0233】
陰極7003及び陽極7005で発光層7004を挟んでいる領域が発光素子7002
に相当する。図24(A)に示した画素の場合、発光素子7002から発せられる光は、
矢印で示すように陽極7005側に射出する。
【0234】
次に、下面射出構造の発光素子について図24(B)を用いて説明する。薄膜トランジ
スタ7011がn型で、発光素子7012から発せられる光が陰極7013側に射出する
場合の、画素の断面図を示す。図24(B)では、薄膜トランジスタ7011と電気的に
接続された透光性を有する導電層7017上に、発光素子7012の陰極7013が成膜
されており、陰極7013上に発光層7014、陽極7015が順に積層されている。な
お、陽極7015が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽する
ための遮蔽層7016が成膜されていてもよい。陰極7013は、図24(A)の場合と
同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただし
その膜厚は、光を透過する程度(好ましくは、5nm〜30nm程度)とする。例えば2
0nmの膜厚を有するアルミニウムを、陰極7013として用いることができる。そして
発光層7014は、図24(A)と同様に、単数の層で構成されていても、複数の層が積
層されるように構成されていてもどちらでも良い。陽極7015は光を透過する必要はな
いが、図24(A)と同様に、透光性を有する導電性材料を用いて形成することができる
。そして遮蔽層7016は、例えば光を反射する金属等を用いることができるが、金属に
限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
【0235】
陰極7013及び陽極7015で、発光層7014を挟んでいる領域が発光素子701
2に相当する。図24(B)に示した画素の場合、発光素子7012から発せられる光は
、矢印で示すように陰極7013側に射出する。
【0236】
次に、両面射出構造の発光素子について、図24(C)を用いて説明する。図24(C
)では、薄膜トランジスタ7021と電気的に接続された透光性を有する導電層7027
上に、発光素子7022の陰極7023が成膜されており、陰極7023上に発光層70
24、陽極7025が順に積層されている。陰極7023は、図24(A)の場合と同様
に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその
膜厚は、光を透過する程度とする。例えば20nmの膜厚を有するAlを、陰極7023
として用いることができる。そして発光層7024は、図24(A)と同様に、単数の層
で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽
極7025は、図24(A)と同様に、光を透過する透光性を有する導電性材料を用いて
形成することができる。
【0237】
陰極7023と、発光層7024と、陽極7025とが重なっている部分が発光素子7
022に相当する。図24(C)に示した画素の場合、発光素子7022から発せられる
光は、矢印で示すように陽極7025側と陰極7023側の両方に射出する。
【0238】
なお、ここでは、発光素子として有機EL素子について述べたが、発光素子として無機
EL素子を設けることも可能である。
【0239】
次に、表示装置の一形態に相当する発光表示パネル(発光パネルともいう)の外観及び
断面について、図25を用いて説明する。図25(A)は、第1の基板上に形成された薄
膜トランジスタ及び発光素子を、第2の基板との間にシール材によって封止した、パネル
の上面図であり、図25(B)は、図25(A)のE−Fにおける断面図に相当する。
【0240】
第1の基板4501上に設けられた画素部4502、ソース線駆動回路4503a、4
503b及びゲート線駆動回路4504a、4504bを囲むようにして、シール材45
05が設けられている。また画素部4502、ソース線駆動回路4503a、4503b
、及びゲート線駆動回路4504a、4504bの上に第2の基板4506が設けられて
いる。よって画素部4502、ソース線駆動回路4503a、4503b、及びゲート線
駆動回路4504a、4504bは、第1の基板4501とシール材4505と第2の基
板4506とによって、充填材4507と共に密封されている。このように外気に曝され
ないように気密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬
化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。
【0241】
また、第1の基板4501上に設けられた画素部4502は、ソース線駆動回路450
3a、4503b及びゲート線駆動回路4504a、4504bと同様に、酸化物半導体
を用いて作製した薄膜トランジスタを有しており、図25(B)では、画素部4502に
含まれる薄膜トランジスタ4510と、ソース線駆動回路4503aに含まれる薄膜トラ
ンジスタ4509とを例示している。
【0242】
なお、薄膜トランジスタ4509、4510には、図12(A)に示した構造を有する
薄膜トランジスタを適用する例を示すが、本実施の形態で示す発光表示装置の薄膜トラン
ジスタには、実施の形態1乃至3で示した薄膜トランジスタのいずれも適用可能である。
【0243】
また4511は発光素子に相当し、発光素子4511が有する画素電極である第1の電
極層4517は、薄膜トランジスタ4510のソース電極層またはドレイン電極層と電気
的に接続されている。なお発光素子4511の構成は、第1の電極層4517、電界発光
層4512、第2の電極層4513の積層構造であるが、本実施の形態に示した構成に限
定されない。発光素子4511から取り出す光の方向などに合わせて、発光素子4511
の構成は適宜変えることができる。
【0244】
隔壁4520は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する
。特に感光性の材料を用い、第1の電極層4517上に開口部を形成し、その開口部の側
壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【0245】
電界発光層4512は、単数の層で構成されていても、複数の層が積層されるように構
成されていてもどちらでも良い。
【0246】
発光素子4511に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極
層4513及び隔壁4520上に保護膜を形成してもよい。保護膜としては、窒化シリコ
ン層、窒化酸化シリコン層、DLC層等を形成することができる。
【0247】
また、ソース線駆動回路4503a、4503b、ゲート線駆動回路4504a、45
04b、または画素部4502に与えられる各種信号及び電位は、FPC4518a、4
518bから供給されている。
【0248】
本実施の形態では、接続端子電極4515が、発光素子4511が有する第1の電極層
4517と同じ導電膜から形成され、端子電極4516は、薄膜トランジスタ4509、
4510が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
【0249】
接続端子電極4515は、FPC4518aが有する端子と、異方性導電膜4519を
介して電気的に接続されている。
【0250】
発光素子4511からの光の取り出し方向に位置する基板には、第2の基板は透光性で
なければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムま
たはアクリルフィルムのような透光性を有する材料を用いる。
【0251】
また、充填材4507としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化
樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル
、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはE
VA(エチレンビニルアセテート)を用いることができる。本実施の形態は充填材として
窒素を用いた。
【0252】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板(楕円偏光板を含む)
、位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けても
よい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸によ
り反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【0253】
ソース線駆動回路4503a、4503b及びゲート線駆動回路4504a、4504
bは、別途用意された基板上に形成された駆動回路で実装されていてもよい。また、ソー
ス線駆動回路のみ、或いは一部、又はゲート線駆動回路のみ、或いは一部のみを別途形成
して実装しても良く、本実施の形態は図25の構成に限定されない。
【0254】
本実施の形態で示した発光表示装置は、実施の形態1乃至3で示した抵抗素子及び薄膜
トランジスタを有する。そのため、当該発光表示装置は良好な動特性を有する。
【0255】
(実施の形態7)
本実施の形態では、実施の形態1乃至3で示した抵抗素子及び薄膜トランジスタを有す
る半導体装置として、電子ペーパーの例を示す。
【0256】
図26には、アクティブマトリクス型の電子ペーパーを示す。図26の電子ペーパーは
、ツイストボール表示方式を用いている。ツイストボール表示方式とは、白と黒に塗り分
けられた球形粒子を表示素子に用い、電極層である第1の電極層及び第2の電極層の間に
配置し、第1の電極層及び第2の電極層に電位差を生じさせての球形粒子の向きを制御す
ることにより、表示を行う方法である。
【0257】
第1の基板580に設けられた薄膜トランジスタ581はボトムゲート構造の薄膜トラ
ンジスタであり、第1端子又は第2端子によって第1の電極層587と、絶縁層585に
形成する開口で接しており電気的に接続している。第1の電極層587と第2の電極層5
88との間には黒色領域590a及び白色領域590bを有し、周りに液体で満たされて
いるキャビティ594を含む球形粒子589が第1の基板580及び第2の基板596の
間に設けられており、球形粒子589の周囲は樹脂等の充填材595で充填されている(
図26参照。)。本実施の形態においては、第1の電極層587が画素電極に相当し、第
2の電極層588が共通電極に相当する。
【0258】
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液
体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径10μm〜2
00μm程度のマイクロカプセルを用いる。第1の電極層と第2の電極層との間に設けら
れるマイクロカプセルは、第1の電極層と第2の電極層によって、電場が与えられると、
白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。こ
の原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれて
いる。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要
であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。ま
た、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能
であるため、電波発信源から表示機能付き半導体装置(単に表示装置、又は表示装置を具
備する半導体装置ともいう)を遠ざけた場合であっても、表示された像を保存しておくこ
とが可能となる。
【0259】
本実施の形態で示した電子ペーパーは、実施の形態1乃至3に示した抵抗素子及び薄膜
トランジスタを有する。そのため、電子ペーパーは良好な動特性を有する。
【0260】
(実施の形態8)
本実施の形態においては、実施の形態1乃至3で示した抵抗素子及び薄膜トランジスタ
を有する半導体装置として、電子機器の例について説明する。
【0261】
図27(A)は携帯型遊技機であり、筐体9630、表示部9631、スピーカ963
2、操作キー9633、接続端子9634、記録媒体読込部9635、等を有することが
できる。図27(A)に示す携帯型遊技機は、記録媒体に記録されているプログラム又は
データを読み出して表示部に表示する機能、他の携帯型遊技機と無線通信を行って情報を
共有する機能、等を有することができる。なお、図27(A)に示す携帯型遊技機が有す
る機能はこれに限定されず、様々な機能を有することができる。
【0262】
図27(B)はデジタルカメラであり、筐体9640、表示部9641、スピーカ96
42、操作キー9643、接続端子9644、シャッターボタン9645、受像部964
6等を有することができる。図27(B)に示すテレビ受像機能付きデジタルカメラは、
静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する
機能、アンテナから様々な情報を取得する機能、撮影した画像、又はアンテナから取得し
た情報を保存する機能、撮影した画像、又はアンテナから取得した情報を表示部に表示す
る機能、等を有することができる。なお、図27(B)に示すテレビ受像機能付きデジタ
ルカメラが有する機能はこれに限定されず、様々な機能を有することができる。
【0263】
図27(C)はテレビ受像器であり、筐体9650、表示部9651、スピーカ965
2、操作キー9653、接続端子9654等を有することができる。図27(C)に示す
テレビ受像機は、テレビ用電波を処理して画像信号に変換する機能、画像信号を処理して
表示に適した信号に変換する機能、画像信号のフレーム周波数を変換する機能、等を有す
ることができる。なお、図27(C)に示すテレビ受像機が有する機能はこれに限定され
ず、様々な機能を有することができる。
【0264】
図28(A)はコンピュータであり、筐体9660、表示部9661、スピーカ966
2、操作キー9663、接続端子9664、ポインティングデバイス9665、外部接続
ポート9666等を有することができる。図28(A)に示すコンピュータは、様々な情
報(静止画、動画、テキスト画像など)を表示部に表示する機能、様々なソフトウェア(
プログラム)によって処理を制御する機能、無線通信又は有線通信などの通信機能、通信
機能を用いて様々なコンピュータネットワークに接続する機能、通信機能を用いて様々な
データの送信又は受信を行う機能、等を有することができる。なお、図28(A)に示す
コンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
【0265】
次に、図28(B)は携帯電話であり、筐体9670、表示部9671、スピーカ96
72、操作キー9673、マイクロフォン9674等を有することができる。図28(B
)に示した携帯電話は、様々な情報(静止画、動画、テキスト画像など)を表示する機能
、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作
又は編集する機能、様々なソフトウェア(プログラム)によって処理を制御する機能、等
を有することができる。なお、図28(B)に示した携帯電話が有する機能はこれに限定
されず、様々な機能を有することができる。
【0266】
本実施の形態で示した電子機器は、実施の形態1乃至3に示した抵抗素子及び薄膜トラ
ンジスタを有する。そのため、電子機器は良好な動特性を有する。
【符号の説明】
【0267】
100 基板
101 ソース線駆動回路
102A ゲート線駆動回路
102B ゲート線駆動回路
103 画素部
104A FPC
104B FPC
201 クロック信号用レベルシフタ
202 スタートパルス用レベルシフタ
203 パルス出力回路
204 NAND回路
205 バッファ
206 サンプリングスイッチ
251 シフトレジスタ
300 パルス出力回路
301 スイッチ
302 インバータ回路
303 インバータ回路
304 スイッチ
305 インバータ回路
331 パルス出力回路
332 パルス出力回路
350 パルス出力回路
351 薄膜トランジスタ
352 抵抗素子
353 薄膜トランジスタ
354 抵抗素子
355 薄膜トランジスタ
356 薄膜トランジスタ
357 抵抗素子
358 薄膜トランジスタ
359 配線
360 配線
500 基板
501 ソース線駆動回路
502A ゲート線駆動回路
502B ゲート線駆動回路
503 画素部
504A FPC
504B FPC
550 保護回路
551 保護回路
560 薄膜トランジスタ
561 薄膜トランジスタ
562 薄膜トランジスタ
563 薄膜トランジスタ
564 薄膜トランジスタ
565 薄膜トランジスタ
566 薄膜トランジスタ
567 薄膜トランジスタ
568 抵抗素子
569 配線
570 抵抗素子
571 抵抗素子
572 薄膜トランジスタ
573 配線
580 基板
581 薄膜トランジスタ
585 絶縁層
587 電極層
588 電極層
589 球形粒子
590a 黒色領域
590b 白色領域
594 キャビティ
595 充填材
596 基板
601 抵抗素子
602 薄膜トランジスタ
603 抵抗素子
604 薄膜トランジスタ
605 抵抗素子
606 薄膜トランジスタ
607 抵抗素子
608 薄膜トランジスタ
701 抵抗素子
702 薄膜トランジスタ
703 薄膜トランジスタ
730 容量素子
731 薄膜トランジスタ
721 薄膜トランジスタ
751 クロック信号用レベルシフタ
752 スタートパルス用レベルシフタ
753 パルス出力回路
754 NAND回路
755 バッファ
781 シフトレジスタ
801 電源線
802 電源線
803 制御信号線
804 制御信号線
805 制御信号線
806 酸化物半導体層
807 配線層
808 配線層
809 コンタクトホール
900 基板
901 第1の配線
902 ゲート端子
903 絶縁層
904 コンタクトホール
905 酸化物半導体層
906 酸化物半導体層
907 配線
908 配線
909 酸化シリコン層
910 窒化シリコン層
911a バッファ層
911b バッファ層
911c バッファ層
911d バッファ層
911e バッファ層
912 配線
950 酸化物半導体膜
951 酸化物半導体膜
960 酸化物半導体層
961 酸化物半導体層
962 酸化物半導体層
963 酸化物半導体層
964 酸化物半導体層
965 酸化物半導体層
966 酸化物半導体層
967 酸化物半導体層
968 酸化物半導体層
1001 チャネル保護層
1010a バッファ層
1010b バッファ層
1400 パルス出力回路
1401 インバータ回路
1402 スイッチ
1403 容量素子
1411 薄膜トランジスタ
1412 抵抗素子
1413 薄膜トランジスタ
1414 容量素子
1415 配線
1416 配線
2001 酸化物半導体層
2002 酸化物半導体層
4501 基板
4502 画素部
4503a ソース線駆動回路
4503b ソース線駆動回路
4504a ゲート線駆動回路
4504b ゲート線駆動回路
4505 シール材
4506 基板
4507 充填材
4509 薄膜トランジスタ
4510 薄膜トランジスタ
4511 発光素子
4512 電界発光層
4513 電極層
4515 接続端子電極
4516 端子電極
4517 電極層
4518a FPC
4518b FPC
4519 異方性導電膜
4520 隔壁
6400 画素
6401 薄膜トランジスタ
6402 薄膜トランジスタ
6403 発光素子
6405 ソース線
6406 ゲート線
6407 電源線
6408 共通電極
7001 薄膜トランジスタ
7002 発光素子
7003 陰極
7004 発光層
7005 陽極
7011 薄膜トランジスタ
7012 発光素子
7013 陰極
7014 発光層
7015 陽極
7016 遮蔽層
7017 導電層
7021 薄膜トランジスタ
7022 発光素子
7023 陰極
7024 発光層
7025 陽極
7027 導電層
9630 筐体
9631 表示部
9632 スピーカ
9633 操作キー
9634 接続端子
9635 記録媒体読込部
9640 筐体
9641 表示部
9642 スピーカ
9643 操作キー
9644 接続端子
9645 シャッターボタン
9646 受像部
9650 筐体
9651 表示部
9652 スピーカ
9653 操作キー
9654 接続端子
9660 筐体
9661 表示部
9662 スピーカ
9663 操作キー
9664 接続端子
9665 ポインティングデバイス
9666 外部接続ポート
9670 筐体
9671 表示部
9672 スピーカ
9673 操作キー
9674 マイクロフォン

【特許請求の範囲】
【請求項1】
酸化物半導体膜を形成し、
前記酸化物半導体膜をエッチング加工することによって、第1の酸化物半導体層と、第2の酸化物半導体層と、を形成し、
前記第1の酸化物半導体層及び前記第2の酸化物半導体層の上方に、酸化珪素を含む第1の絶縁膜を形成し、
前記第1の絶縁膜をエッチング加工することによって、第1の絶縁層を形成し、
前記第1の絶縁層の上方に、窒化珪素を含む第2の絶縁膜を形成した後、熱処理を行う半導体装置の作製方法であって、
前記第1の絶縁層は、前記第2の酸化物半導体層と重なる領域を有し、
前記第1の酸化物半導体層は、前記第1の絶縁層と重ならない領域を有し、
当該領域において、前記第2の絶縁膜と、前記第1の酸化物半導体層と、が接する領域を有することを特徴とする半導体装置の作製方法。
【請求項2】
酸化物半導体膜を形成し、
前記酸化物半導体膜をエッチング加工することによって、第1の酸化物半導体層と、第2の酸化物半導体層と、を形成し、
前記第1の酸化物半導体層及び前記第2の酸化物半導体層の上方に、窒化珪素を含む絶縁膜を形成した後、熱処理を行う半導体装置の作製方法であって、
前記窒化珪素を含む絶縁膜は、前記第1の酸化物半導体層と接する領域を有し、且つ、前記第2の酸化物半導体層と接しないように設けられることを特徴とする半導体装置の作製方法。
【請求項3】
請求項1または請求項2において、
前記酸化物半導体膜は、インジウムと、ガリウムと、亜鉛と、酸素と、を含むターゲットを用いたスパッタリング法によって形成されることを特徴とする半導体装置の作製方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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【図28】
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【公開番号】特開2013−62517(P2013−62517A)
【公開日】平成25年4月4日(2013.4.4)
【国際特許分類】
【出願番号】特願2012−232501(P2012−232501)
【出願日】平成24年10月22日(2012.10.22)
【分割の表示】特願2009−284307(P2009−284307)の分割
【原出願日】平成21年12月15日(2009.12.15)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】