半導体装置の製造方法、半導体装置
【課題】微細な溝部の内部に隙間無く導電材料を埋め込み、導電性に優れた配線を得ることが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】溝部１２を除いた基体１１の一面１１ａ、即ち溝部１２の頂面にエッチングカバー層１４を形成する。エッチングカバー層１４は、例えば、Ｔａ，Ｔｉまたはこれらを含む合金から構成される。エッチングカバー層１４の形成は、例えば、スパッタリング法を用いることが好ましい。
【解決手段】溝部１２を除いた基体１１の一面１１ａ、即ち溝部１２の頂面にエッチングカバー層１４を形成する。エッチングカバー層１４は、例えば、Ｔａ，Ｔｉまたはこれらを含む合金から構成される。エッチングカバー層１４の形成は、例えば、スパッタリング法を用いることが好ましい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置に関し、詳しくは微細な配線を高精度に形成する技術に関する。
【背景技術】
【０００２】
従来、基板に形成した半導体素子等の微細な配線材料として、アルミニウムやアルミニウム合金が用いられていた。しかし、アルミニウムは融点が低く、かつ耐マイグレーション性に劣るため、半導体素子の高集積化、高速化への対応が困難であった。
【０００３】
このため、近年は配線材料として、銅が用いられるようになっている。銅はアルミニウムより融点が高く、かつ電気抵抗率も低いため、ＬＳＩ配線材料として有力である。例えば、特許文献１には、絶縁層に溝を形成し、この溝の内部に銅を埋め込み、その後、溝からはみ出した余分な銅を除去することにより、微細な溝内に銅配線を形成する方法が提案されている。
【０００４】
絶縁層などの基体に溝を形成する際に、この溝の底面に基体材料の自然酸化膜が形成されることがある。このような自然酸化膜を除去せず溝内に銅配線を形成すると、銅配線の導電率など電気的特性が劣化する懸念がある。このため、溝の内部に銅を埋め込む工程の前に、予め溝の底部に生じた酸化膜をスパッタリング法などによって除去することが行われている。
【０００５】
しかしながら、溝の底部に生じた酸化膜をスパッタリング法などによって除去する際に、溝の頂面領域も削られてしまい、テーパー形状になってしまうことがあった。溝の頂面領域がテーパー形状になってしまうと、溝の内部に銅を埋め込んだ際に、形成された銅配線の内部に空洞が生じ、断線や導電率の低下をもたらすという課題があった。
【０００６】
図６は、従来の半導体装置の製造方法の一例を示す断面図である。
基体１００の一面１００ａ側に微細な銅配線を形成する際には、まず、基体１００の一面１００ａから所定深さの溝部１０１をドライエッチング等で形成する（図６（ａ）参照）。この時、溝部１０１の底面１０１ａには、基体１００の構成材料の酸化物からなる自然酸化膜１０２が形成される。
【０００７】
次に、この溝部１０１の底面１０１ａに生じた自然酸化膜１０２を除去するために、例えばＡｒガスを用いたドライエッチングを行う（図６（ｂ）参照）。この時、基体１００の一面１００ａ、即ち溝部１０１の頂面領域Ｔ１もドライエッチングによって角部が削り取られ、テーパー状（肩削れ形状）になってしまう。
【０００８】
このように溝部１０１の頂面領域Ｔ１がテーパー状になった状態で、溝部１０１を埋める銅配線の構成材となるシード層１０３を形成すると、テーパー状の頂面領域Ｔ１によって斜め上方向にシード層１０３が過剰に堆積する（図６中のＣ部）。そして、溝部１０１の開口端付近が閉塞ないし狭められる（図６（ｃ）参照）。この状態で、リフローによってシード層１０３を溶融させて溝部１０１に銅配線１０５を形成すると、銅配線１０５の内部に空洞Ｅが生じてしまう（図６（ｄ）参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特公平６−１０３６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は上記課題を解決するためになされたものであり、微細な溝部の内部に隙間無く導電材料を埋め込み、導電性に優れた配線を得ることが可能な半導体装置の製造方法および半導体装置を提供する。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は次のような半導体装置の製造方法、半導体装置を提供する。
即ち、本発明の半導体装置の製造方法は、基体の一面から掘り込まれた溝部の一面にエッチングカバー層を形成するカバー層形成工程と、前記溝部の底面に堆積した前記基体の自然酸化膜を除去する酸化膜除去工程と、少なくとも該溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、前記バリア層の内側領域に導電材料を埋め込む埋込工程と、を少なくとも備え、
前記エッチングカバー層はＴａまたはＴｉ、前記導電材料はＣｕからなることを特徴とする。
【００１２】
前記カバー層形成工程および前記酸化膜除去工程は、同一の高周波スパッタリング装置を用いて、印加する高周波バイアス値を変化させることによって行うことを特徴とする。
また、前記埋込工程は、前記バリア層を覆う前記導電材料からなるシード層を形成し、該シード層をリフロー法によって溶融させる工程であることを特徴とする。
【００１３】
前記埋込工程は、前記バリア層を覆うように前記導電材料をスパッタリング法によって積層させる工程であることを特徴とする。
前記バリア層は、Ｔａ，Ｔｉ，Ｗ，Ｒｕ，Ｖ，Ｃｏ，Ｎｂのうち、少なくとも一種を含む材料からなることを特徴とする。
【００１４】
前記基体は、半導体基板と、該半導体基板の一面に形成された絶縁層とからなることを特徴とする。
【００１５】
本発明の半導体装置は、前記各項記載の半導体装置の製造方法を用いて製造したことを特徴とする。
【発明の効果】
【００１６】
本発明の半導体装置の製造方法、半導体装置によれば、溝部の底面に形成された酸化膜を除去する際に、基体の一面、即ち溝部の頂面をエッチングカバー層で覆ったので、溝部の底面にある酸化膜だけが選択的に除去され、基体の一面がエッチングされることを防止できる。よって、酸化膜をエッチング除去する際に溝部の頂面がテーパー状に削られた、いわゆる肩崩れ形状になることを確実に防止する。
これにより、溝部の内側に空洞を生じさせること無く緻密に導電材料を埋め込むことができ、導電性に優れた配線を得ることが可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明の半導体装置の一例を示す要部拡大断面図である。
【図２】本発明の半導体装置の製造方法を段階的に示した要部拡大断面図である。
【図３】本発明の半導体装置の製造方法を段階的に示した要部拡大断面図である。
【図４】成膜装置（スパッタリング装置）の一例を示す概略構成図である。
【図５】成膜装置のＲＦバイアスと成膜レートとの関係を示すグラフである。
【図６】従来の半導体装置の製造方法の一例を示す要部拡大断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明に係る半導体装置の製造方法、半導体装置について、図面に基づき説明する。なお、本実施形態は発明の趣旨をより良く理解させるために、一例を挙げて説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
【００１９】
（半導体装置）
図１は、本発明の半導体装置の一例を示す要部拡大断面図である。
半導体装置１０は、基体１１を備えている。基体１１は、絶縁性基板、例えばガラス基板、樹脂基板などから構成される。なお、この基体１１の一部に、例えば半導体素子等が形成されていてもよい。
【００２０】
基体１１の一面１１ａには、溝部（トレンチ）１２が形成されている。溝部１２は、例えば、基体１１の一面１１ａから基体１１の厚み方向に掘り下げられた幅が細く、かつ深い微細な溝からなる。溝部１２の底部の幅Ｗは、例えば２０ｎｍ〜５０ｎｍ程度になるように形成される。また、溝部１２の深さＤは、例えば８０ｎｍ〜２００ｎｍ程度になるように形成される。このような溝部１２の内側領域に、例えば半導体素子の回路配線を構成する導電体が形成される。
【００２１】
溝部１２には、内壁面を覆うように、バリア層（バリアメタル）１３が形成されている。バリア層１３は、例えば、Ｔａ（タンタル）窒化物、Ｔａ珪化物、Ｔａ炭化物、Ｔｉ（チタン）窒化物、Ｔｉ珪化物、Ｔｉ炭化物、Ｗ（タングステン）窒化物、Ｗ珪化物、Ｗ炭化物、Ｒｕ（ルテニウム）、およびＲｕ酸化物、Ｖ（バナジウム）酸化物、Ｃｏ（コバルト）酸化物、Ｎｂ（ニオブ）酸化物などから構成される。
バリア層（バリアメタル）１３は、厚みｔ１が例えば１ｎｍ〜３ｎｍ程度になるように形成される。
【００２２】
溝部１２におけるバリア層１３の内側領域には、導電材料からなる導電体１５が形成されている。導電体１５は、Ｃｕ（銅）から構成されている。この導電体１５は、バリア層１３の内側にシード層１６を形成し、このシード層１６を溶融（リフロー）することによって、あるいはメッキ成長法によって、溝部１２を埋め込む導電体１５を形成する。あるいは、バリア層１３の内側領域に、スパッタリング法によって導電材料を堆積させて導電体１５を形成する。導電体１５は、例えば、基体１１に形成された半導体素子の回路配線となる。
【００２３】
（半導体装置の製造方法）
図２、図３は、本発明の半導体装置の製造方法を段階的に示した要部拡大断面図である。
本発明の半導体装置を製造する際には、まず、基体１１を用意する（図２（ａ）参照）。基体１１としては、絶縁性基板、半導体基板が用いられる。絶縁性基板として、例えば、ガラス基板、樹脂基板が挙げられる。また、半導体基板としては、例えば、シリコンウェーハ、ＳｉＣウェーハなどが挙げられる。基体１１には、例えば、予め半導体素子（図示略）が形成されている。
【００２４】
次に、この基体１１の一面１１ａに、所定の深さの溝部１２を形成する（図２（ｂ）参照：溝部形成工程）。溝部１２は、例えば、半導体素子の回路配線を象ったパターンとなるように形成される。基体１１の一面１１ａに溝部１２を形成する方法としては、例えば、フォトリソグラフィーによるエッチング加工や、レーザー光による加工を用いることができる。
【００２５】
このような溝部１２の底面１２ａには、基体１１の構成材料が酸化された酸化膜（自然酸化膜）１９が形成されることがある。このような酸化膜１９をそのまま残した状態で溝部１２に導電体を埋め込むと、導電特性が劣化したり導電体が酸化される原因となるため、後述する酸化膜除去工程で取り除く必要がある。
【００２６】
次に、溝部１２を除いた基体１１の一面１１ａ、即ち溝部１２の頂面にエッチングカバー層１４を形成する（図２（ｃ）参照：カバー層形成工程）。エッチングカバー層１４は、例えば、Ｔａ，Ｔｉまたはこれらを含む合金から構成される。エッチングカバー層１４の形成は、例えば、スパッタリング法を用いることが好ましい。また、エッチングカバー層１４は、厚みｔ２が例えば１ｎｍ〜５ｎｍ程度になるように形成される。
【００２７】
図４は、エッチングカバー層の形成に用いるスパッタリング装置（成膜装置）の一例を示している。
スパッタリング装置（成膜装置）１は、真空槽２と、真空槽２内部にそれぞれ配置された基板ホルダ７およびターゲット５とを有している。
【００２８】
真空槽２には真空排気系９とガス供給系４とが接続されており、真空槽２内部を真空排気し、真空排気しながらガス供給系４からスパッタガスと、化学構造中に窒素又は酸素を含む反応ガスを導入し（例えば反応ガスが酸素の場合、流量が０．１ｓｃｃｍ以上５ｓｃｃｍ以下）、真空槽２内部に大気圧よりも低い成膜雰囲気（例えば全圧が１０−４Ｐａ以上１０−１Ｐａ以下）を形成する。
【００２９】
そして、基体１１に溝部１２が形成された一面１１ａ側をターゲット５に向けた状態で基板ホルダ７に保持させておく。真空槽２の外部にはスパッタ電源８とバイアス電源６がそれぞれ配置され、ターゲット５はスパッタ電源８に、基板ホルダ７はバイアス電源６にそれぞれ接続されている。
【００３０】
真空槽２の外部に磁界形成手段３が配置されており、真空槽２を接地電位に置き、真空槽２内部の成膜雰囲気を維持しながら、ターゲット５に負電圧を印加するとターゲット５はマグネトロンスパッタされる。ターゲット５は、上述したエッチングカバー層１４の形成材料が主成分とされる。
そして、ターゲット５がマグネトロンスパッタされると、エッチングカバー層の形成材料、即ちＴａやＴｉがスパッタ粒子として放出される。
【００３１】
放出されたスパッタ粒子と、反応ガスは基体１１の一面１１ａ、即ち溝部１２の頂面を覆うエッチングカバー層１４が形成される。なお、スパッタリング装置１の成膜条件を適切に制御することによって、溝部１２の内側、特に底面１２ａにはエッチングカバー層１４が堆積されないようにすることができる。溝部１２の内側にエッチングカバー層１４を堆積させないためには、例えば、基板ホルダ７に接続されたバイアス電源６の投入電力をゼロにするなどの制御を行えばよい。
【００３２】
次に、溝部１２の底面１２ａに形成された酸化膜１９を除去する（図２（ｄ）参照：酸化膜除去工程）。酸化膜１９を除去する方法としては、例えば、前工程であるカバー層形成工程で用いたスパッタリング装置（成膜装置）１を用いることができる。
【００３３】
図５は、スパッタリング装置（成膜装置）において、印加するＲＦバイアスと成膜レートとの関係を示すグラフである。このグラフによれば、スパッタリング装置（成膜装置）１のＲＦバイアスが４８０Ｗ付近で成膜レートが０となり、それよりもＲＦバイアスを低くすることによって、成膜レートが上昇していく。一方、ＲＦバイアスを４８０Ｗ付近よりも高くすることによって、成膜レートはマイナスに転じる。これは即ち、成膜対象物（基体）をエッチングすることになる。
このように、スパッタリング装置１のＲＦバイアスを変化させることによって、成膜対象物（基体）に成膜を行ったり、あるいは逆にエッチングを行うことができる。
【００３４】
このように、スパッタリング装置（成膜装置）１を用いて、溝部１２の底面１２ａに形成された酸化膜１９をエッチング除去する際に、基体１１の一面１１ａ、即ち溝部１２の頂面がエッチングカバー層１４で覆われているために、溝部１２の底面１２ａにある酸化膜１９だけが選択的に除去され、基体１１の一面１１ａがエッチングされることを防止する。
【００３５】
基体１１の一面１１ａ、即ち溝部１２の頂面をエッチングカバー層１４で覆うことによって、酸化膜１９をエッチング除去する際に溝部１２の頂面がテーパー状に削られた、いわゆる肩崩れ形状になることを確実に防止できる。
【００３６】
次に、溝部１２の内壁面を含む基体１１の一面１１ａに、所定の厚みのバリア層（バリアメタル）１３を形成する（図３（ａ）参照：バリア層形成工程）。バリア層（バリアメタル）１３は、例えば、Ｔａ、Ｔｉ、Ｗ、Ｒｕ、Ｖ、Ｃｏ、Ｎｂのうちの少なくとも１種を含む材料を用いて形成する。バリア層１３の形成は、例えば、スパッタリング法を用いることが好ましい。
【００３７】
バリア層（バリアメタル）１３は、スパッタリング法によって形成される。例えば、図４に示すスパッタリング装置（成膜装置）１を用いて、溝部１２の内壁面を覆うように成膜する。バリア層（バリアメタル）１３は、厚みｔ１が例えば１ｎｍ〜５ｎｍ程度になるように形成される。
【００３８】
次に、バリア層（バリアメタル）１３を覆うようにシード層１６を形成する（図３（ｂ）参照）。このシード層１６は、次工程においてリフローされ、溝部１２に埋め込まれる導電材料となる。シード層１６は、Ｃｕから構成される。シード層１６は、例えば厚みが３ｎｍ〜８ｎｍ程度になるように形成される。
【００３９】
このようなシード層１６の形成にあたって、基体１１の一面１１ａ、即ち溝部１２の頂面がエッチングカバー層１４によって覆われて角部が肩崩れしていないので、溝部１２の開口面付近にシード層１６が過剰に堆積して溝部１２の開口面付近を狭めたり閉塞してしまう懸念が無い。従って、溝部１２の内部にほぼ均一な厚みでシード層１６の形成することが可能になる。
【００４０】
次に、シード層１６を形成した基体１１を、シード層１６の溶融温度以上に加熱してリフローを行う（図３（ｃ）参照：埋込工程）。これにより、シード層１６は溶融して溝部１２の内側、即ちバリア層（バリアメタル）１３の内側領域がＣｕからなる導電材料Ｍによって埋め込まれる。
【００４１】
このような埋込工程において、エッチングカバー層１４によってシード層１６が溝部１２の内部にほぼ均一な厚みで形成されているため、溶融した導電材料Ｍの内部に空洞が残留することが無く、溝部１２の内部に隙間無く導電材料Ｍを埋め込むことができる。
【００４２】
この後、溝部１２を除いた基体１１の一面１１ａに積層されているエッチングカバー層１４、バリア層１３および導電材料Ｍを除去する（図３（ｄ）参照）。これによって、それぞれの溝部１２ごとに、溝部１２を埋め込む導電体１５、即ち回路配線が形成される。
【００４３】
なお、溝部１２の内側に導電材料を埋め込む埋込工程は、上述したように、シード層１６を形成して、このシード層１６をリフロー法によって溶融する以外にも、例えば、スパッタリング法やメッキ成長法によって導電材料を埋め込むこともできる。
スパッタリング法によって導電材料を埋め込む場合、図５に示すスパッタリング装置（成膜装置）を用いてターゲット５をＣｕとして、溝部１２の内側領域を含む基体１１の一面１１ａ側にＣｕからなる導電材料を堆積させる。
【００４４】
このようなスパッタリング法によって導電材料を埋め込む場合であっても、酸化膜１９をエッチング除去する際にエッチングカバー層１４によって溝部１２の頂面がテーパー状に削られた、いわゆる肩崩れ形状になることを防止できるので、堆積されるＣｕを溝部１２の内側に均一に空洞を生じさせること無く堆積させることが可能になる。
【符号の説明】
【００４５】
１０ 半導体装置、１１ 基体、１２ 溝部（トレンチ）、１３ バリア層（バリアメタル）、１４ エッチングカバー層、１５ 導電体（回路配線）、１６ シード層。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置に関し、詳しくは微細な配線を高精度に形成する技術に関する。
【背景技術】
【０００２】
従来、基板に形成した半導体素子等の微細な配線材料として、アルミニウムやアルミニウム合金が用いられていた。しかし、アルミニウムは融点が低く、かつ耐マイグレーション性に劣るため、半導体素子の高集積化、高速化への対応が困難であった。
【０００３】
このため、近年は配線材料として、銅が用いられるようになっている。銅はアルミニウムより融点が高く、かつ電気抵抗率も低いため、ＬＳＩ配線材料として有力である。例えば、特許文献１には、絶縁層に溝を形成し、この溝の内部に銅を埋め込み、その後、溝からはみ出した余分な銅を除去することにより、微細な溝内に銅配線を形成する方法が提案されている。
【０００４】
絶縁層などの基体に溝を形成する際に、この溝の底面に基体材料の自然酸化膜が形成されることがある。このような自然酸化膜を除去せず溝内に銅配線を形成すると、銅配線の導電率など電気的特性が劣化する懸念がある。このため、溝の内部に銅を埋め込む工程の前に、予め溝の底部に生じた酸化膜をスパッタリング法などによって除去することが行われている。
【０００５】
しかしながら、溝の底部に生じた酸化膜をスパッタリング法などによって除去する際に、溝の頂面領域も削られてしまい、テーパー形状になってしまうことがあった。溝の頂面領域がテーパー形状になってしまうと、溝の内部に銅を埋め込んだ際に、形成された銅配線の内部に空洞が生じ、断線や導電率の低下をもたらすという課題があった。
【０００６】
図６は、従来の半導体装置の製造方法の一例を示す断面図である。
基体１００の一面１００ａ側に微細な銅配線を形成する際には、まず、基体１００の一面１００ａから所定深さの溝部１０１をドライエッチング等で形成する（図６（ａ）参照）。この時、溝部１０１の底面１０１ａには、基体１００の構成材料の酸化物からなる自然酸化膜１０２が形成される。
【０００７】
次に、この溝部１０１の底面１０１ａに生じた自然酸化膜１０２を除去するために、例えばＡｒガスを用いたドライエッチングを行う（図６（ｂ）参照）。この時、基体１００の一面１００ａ、即ち溝部１０１の頂面領域Ｔ１もドライエッチングによって角部が削り取られ、テーパー状（肩削れ形状）になってしまう。
【０００８】
このように溝部１０１の頂面領域Ｔ１がテーパー状になった状態で、溝部１０１を埋める銅配線の構成材となるシード層１０３を形成すると、テーパー状の頂面領域Ｔ１によって斜め上方向にシード層１０３が過剰に堆積する（図６中のＣ部）。そして、溝部１０１の開口端付近が閉塞ないし狭められる（図６（ｃ）参照）。この状態で、リフローによってシード層１０３を溶融させて溝部１０１に銅配線１０５を形成すると、銅配線１０５の内部に空洞Ｅが生じてしまう（図６（ｄ）参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特公平６−１０３６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は上記課題を解決するためになされたものであり、微細な溝部の内部に隙間無く導電材料を埋め込み、導電性に優れた配線を得ることが可能な半導体装置の製造方法および半導体装置を提供する。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は次のような半導体装置の製造方法、半導体装置を提供する。
即ち、本発明の半導体装置の製造方法は、基体の一面から掘り込まれた溝部の一面にエッチングカバー層を形成するカバー層形成工程と、前記溝部の底面に堆積した前記基体の自然酸化膜を除去する酸化膜除去工程と、少なくとも該溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、前記バリア層の内側領域に導電材料を埋め込む埋込工程と、を少なくとも備え、
前記エッチングカバー層はＴａまたはＴｉ、前記導電材料はＣｕからなることを特徴とする。
【００１２】
前記カバー層形成工程および前記酸化膜除去工程は、同一の高周波スパッタリング装置を用いて、印加する高周波バイアス値を変化させることによって行うことを特徴とする。
また、前記埋込工程は、前記バリア層を覆う前記導電材料からなるシード層を形成し、該シード層をリフロー法によって溶融させる工程であることを特徴とする。
【００１３】
前記埋込工程は、前記バリア層を覆うように前記導電材料をスパッタリング法によって積層させる工程であることを特徴とする。
前記バリア層は、Ｔａ，Ｔｉ，Ｗ，Ｒｕ，Ｖ，Ｃｏ，Ｎｂのうち、少なくとも一種を含む材料からなることを特徴とする。
【００１４】
前記基体は、半導体基板と、該半導体基板の一面に形成された絶縁層とからなることを特徴とする。
【００１５】
本発明の半導体装置は、前記各項記載の半導体装置の製造方法を用いて製造したことを特徴とする。
【発明の効果】
【００１６】
本発明の半導体装置の製造方法、半導体装置によれば、溝部の底面に形成された酸化膜を除去する際に、基体の一面、即ち溝部の頂面をエッチングカバー層で覆ったので、溝部の底面にある酸化膜だけが選択的に除去され、基体の一面がエッチングされることを防止できる。よって、酸化膜をエッチング除去する際に溝部の頂面がテーパー状に削られた、いわゆる肩崩れ形状になることを確実に防止する。
これにより、溝部の内側に空洞を生じさせること無く緻密に導電材料を埋め込むことができ、導電性に優れた配線を得ることが可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明の半導体装置の一例を示す要部拡大断面図である。
【図２】本発明の半導体装置の製造方法を段階的に示した要部拡大断面図である。
【図３】本発明の半導体装置の製造方法を段階的に示した要部拡大断面図である。
【図４】成膜装置（スパッタリング装置）の一例を示す概略構成図である。
【図５】成膜装置のＲＦバイアスと成膜レートとの関係を示すグラフである。
【図６】従来の半導体装置の製造方法の一例を示す要部拡大断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明に係る半導体装置の製造方法、半導体装置について、図面に基づき説明する。なお、本実施形態は発明の趣旨をより良く理解させるために、一例を挙げて説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
【００１９】
（半導体装置）
図１は、本発明の半導体装置の一例を示す要部拡大断面図である。
半導体装置１０は、基体１１を備えている。基体１１は、絶縁性基板、例えばガラス基板、樹脂基板などから構成される。なお、この基体１１の一部に、例えば半導体素子等が形成されていてもよい。
【００２０】
基体１１の一面１１ａには、溝部（トレンチ）１２が形成されている。溝部１２は、例えば、基体１１の一面１１ａから基体１１の厚み方向に掘り下げられた幅が細く、かつ深い微細な溝からなる。溝部１２の底部の幅Ｗは、例えば２０ｎｍ〜５０ｎｍ程度になるように形成される。また、溝部１２の深さＤは、例えば８０ｎｍ〜２００ｎｍ程度になるように形成される。このような溝部１２の内側領域に、例えば半導体素子の回路配線を構成する導電体が形成される。
【００２１】
溝部１２には、内壁面を覆うように、バリア層（バリアメタル）１３が形成されている。バリア層１３は、例えば、Ｔａ（タンタル）窒化物、Ｔａ珪化物、Ｔａ炭化物、Ｔｉ（チタン）窒化物、Ｔｉ珪化物、Ｔｉ炭化物、Ｗ（タングステン）窒化物、Ｗ珪化物、Ｗ炭化物、Ｒｕ（ルテニウム）、およびＲｕ酸化物、Ｖ（バナジウム）酸化物、Ｃｏ（コバルト）酸化物、Ｎｂ（ニオブ）酸化物などから構成される。
バリア層（バリアメタル）１３は、厚みｔ１が例えば１ｎｍ〜３ｎｍ程度になるように形成される。
【００２２】
溝部１２におけるバリア層１３の内側領域には、導電材料からなる導電体１５が形成されている。導電体１５は、Ｃｕ（銅）から構成されている。この導電体１５は、バリア層１３の内側にシード層１６を形成し、このシード層１６を溶融（リフロー）することによって、あるいはメッキ成長法によって、溝部１２を埋め込む導電体１５を形成する。あるいは、バリア層１３の内側領域に、スパッタリング法によって導電材料を堆積させて導電体１５を形成する。導電体１５は、例えば、基体１１に形成された半導体素子の回路配線となる。
【００２３】
（半導体装置の製造方法）
図２、図３は、本発明の半導体装置の製造方法を段階的に示した要部拡大断面図である。
本発明の半導体装置を製造する際には、まず、基体１１を用意する（図２（ａ）参照）。基体１１としては、絶縁性基板、半導体基板が用いられる。絶縁性基板として、例えば、ガラス基板、樹脂基板が挙げられる。また、半導体基板としては、例えば、シリコンウェーハ、ＳｉＣウェーハなどが挙げられる。基体１１には、例えば、予め半導体素子（図示略）が形成されている。
【００２４】
次に、この基体１１の一面１１ａに、所定の深さの溝部１２を形成する（図２（ｂ）参照：溝部形成工程）。溝部１２は、例えば、半導体素子の回路配線を象ったパターンとなるように形成される。基体１１の一面１１ａに溝部１２を形成する方法としては、例えば、フォトリソグラフィーによるエッチング加工や、レーザー光による加工を用いることができる。
【００２５】
このような溝部１２の底面１２ａには、基体１１の構成材料が酸化された酸化膜（自然酸化膜）１９が形成されることがある。このような酸化膜１９をそのまま残した状態で溝部１２に導電体を埋め込むと、導電特性が劣化したり導電体が酸化される原因となるため、後述する酸化膜除去工程で取り除く必要がある。
【００２６】
次に、溝部１２を除いた基体１１の一面１１ａ、即ち溝部１２の頂面にエッチングカバー層１４を形成する（図２（ｃ）参照：カバー層形成工程）。エッチングカバー層１４は、例えば、Ｔａ，Ｔｉまたはこれらを含む合金から構成される。エッチングカバー層１４の形成は、例えば、スパッタリング法を用いることが好ましい。また、エッチングカバー層１４は、厚みｔ２が例えば１ｎｍ〜５ｎｍ程度になるように形成される。
【００２７】
図４は、エッチングカバー層の形成に用いるスパッタリング装置（成膜装置）の一例を示している。
スパッタリング装置（成膜装置）１は、真空槽２と、真空槽２内部にそれぞれ配置された基板ホルダ７およびターゲット５とを有している。
【００２８】
真空槽２には真空排気系９とガス供給系４とが接続されており、真空槽２内部を真空排気し、真空排気しながらガス供給系４からスパッタガスと、化学構造中に窒素又は酸素を含む反応ガスを導入し（例えば反応ガスが酸素の場合、流量が０．１ｓｃｃｍ以上５ｓｃｃｍ以下）、真空槽２内部に大気圧よりも低い成膜雰囲気（例えば全圧が１０−４Ｐａ以上１０−１Ｐａ以下）を形成する。
【００２９】
そして、基体１１に溝部１２が形成された一面１１ａ側をターゲット５に向けた状態で基板ホルダ７に保持させておく。真空槽２の外部にはスパッタ電源８とバイアス電源６がそれぞれ配置され、ターゲット５はスパッタ電源８に、基板ホルダ７はバイアス電源６にそれぞれ接続されている。
【００３０】
真空槽２の外部に磁界形成手段３が配置されており、真空槽２を接地電位に置き、真空槽２内部の成膜雰囲気を維持しながら、ターゲット５に負電圧を印加するとターゲット５はマグネトロンスパッタされる。ターゲット５は、上述したエッチングカバー層１４の形成材料が主成分とされる。
そして、ターゲット５がマグネトロンスパッタされると、エッチングカバー層の形成材料、即ちＴａやＴｉがスパッタ粒子として放出される。
【００３１】
放出されたスパッタ粒子と、反応ガスは基体１１の一面１１ａ、即ち溝部１２の頂面を覆うエッチングカバー層１４が形成される。なお、スパッタリング装置１の成膜条件を適切に制御することによって、溝部１２の内側、特に底面１２ａにはエッチングカバー層１４が堆積されないようにすることができる。溝部１２の内側にエッチングカバー層１４を堆積させないためには、例えば、基板ホルダ７に接続されたバイアス電源６の投入電力をゼロにするなどの制御を行えばよい。
【００３２】
次に、溝部１２の底面１２ａに形成された酸化膜１９を除去する（図２（ｄ）参照：酸化膜除去工程）。酸化膜１９を除去する方法としては、例えば、前工程であるカバー層形成工程で用いたスパッタリング装置（成膜装置）１を用いることができる。
【００３３】
図５は、スパッタリング装置（成膜装置）において、印加するＲＦバイアスと成膜レートとの関係を示すグラフである。このグラフによれば、スパッタリング装置（成膜装置）１のＲＦバイアスが４８０Ｗ付近で成膜レートが０となり、それよりもＲＦバイアスを低くすることによって、成膜レートが上昇していく。一方、ＲＦバイアスを４８０Ｗ付近よりも高くすることによって、成膜レートはマイナスに転じる。これは即ち、成膜対象物（基体）をエッチングすることになる。
このように、スパッタリング装置１のＲＦバイアスを変化させることによって、成膜対象物（基体）に成膜を行ったり、あるいは逆にエッチングを行うことができる。
【００３４】
このように、スパッタリング装置（成膜装置）１を用いて、溝部１２の底面１２ａに形成された酸化膜１９をエッチング除去する際に、基体１１の一面１１ａ、即ち溝部１２の頂面がエッチングカバー層１４で覆われているために、溝部１２の底面１２ａにある酸化膜１９だけが選択的に除去され、基体１１の一面１１ａがエッチングされることを防止する。
【００３５】
基体１１の一面１１ａ、即ち溝部１２の頂面をエッチングカバー層１４で覆うことによって、酸化膜１９をエッチング除去する際に溝部１２の頂面がテーパー状に削られた、いわゆる肩崩れ形状になることを確実に防止できる。
【００３６】
次に、溝部１２の内壁面を含む基体１１の一面１１ａに、所定の厚みのバリア層（バリアメタル）１３を形成する（図３（ａ）参照：バリア層形成工程）。バリア層（バリアメタル）１３は、例えば、Ｔａ、Ｔｉ、Ｗ、Ｒｕ、Ｖ、Ｃｏ、Ｎｂのうちの少なくとも１種を含む材料を用いて形成する。バリア層１３の形成は、例えば、スパッタリング法を用いることが好ましい。
【００３７】
バリア層（バリアメタル）１３は、スパッタリング法によって形成される。例えば、図４に示すスパッタリング装置（成膜装置）１を用いて、溝部１２の内壁面を覆うように成膜する。バリア層（バリアメタル）１３は、厚みｔ１が例えば１ｎｍ〜５ｎｍ程度になるように形成される。
【００３８】
次に、バリア層（バリアメタル）１３を覆うようにシード層１６を形成する（図３（ｂ）参照）。このシード層１６は、次工程においてリフローされ、溝部１２に埋め込まれる導電材料となる。シード層１６は、Ｃｕから構成される。シード層１６は、例えば厚みが３ｎｍ〜８ｎｍ程度になるように形成される。
【００３９】
このようなシード層１６の形成にあたって、基体１１の一面１１ａ、即ち溝部１２の頂面がエッチングカバー層１４によって覆われて角部が肩崩れしていないので、溝部１２の開口面付近にシード層１６が過剰に堆積して溝部１２の開口面付近を狭めたり閉塞してしまう懸念が無い。従って、溝部１２の内部にほぼ均一な厚みでシード層１６の形成することが可能になる。
【００４０】
次に、シード層１６を形成した基体１１を、シード層１６の溶融温度以上に加熱してリフローを行う（図３（ｃ）参照：埋込工程）。これにより、シード層１６は溶融して溝部１２の内側、即ちバリア層（バリアメタル）１３の内側領域がＣｕからなる導電材料Ｍによって埋め込まれる。
【００４１】
このような埋込工程において、エッチングカバー層１４によってシード層１６が溝部１２の内部にほぼ均一な厚みで形成されているため、溶融した導電材料Ｍの内部に空洞が残留することが無く、溝部１２の内部に隙間無く導電材料Ｍを埋め込むことができる。
【００４２】
この後、溝部１２を除いた基体１１の一面１１ａに積層されているエッチングカバー層１４、バリア層１３および導電材料Ｍを除去する（図３（ｄ）参照）。これによって、それぞれの溝部１２ごとに、溝部１２を埋め込む導電体１５、即ち回路配線が形成される。
【００４３】
なお、溝部１２の内側に導電材料を埋め込む埋込工程は、上述したように、シード層１６を形成して、このシード層１６をリフロー法によって溶融する以外にも、例えば、スパッタリング法やメッキ成長法によって導電材料を埋め込むこともできる。
スパッタリング法によって導電材料を埋め込む場合、図５に示すスパッタリング装置（成膜装置）を用いてターゲット５をＣｕとして、溝部１２の内側領域を含む基体１１の一面１１ａ側にＣｕからなる導電材料を堆積させる。
【００４４】
このようなスパッタリング法によって導電材料を埋め込む場合であっても、酸化膜１９をエッチング除去する際にエッチングカバー層１４によって溝部１２の頂面がテーパー状に削られた、いわゆる肩崩れ形状になることを防止できるので、堆積されるＣｕを溝部１２の内側に均一に空洞を生じさせること無く堆積させることが可能になる。
【符号の説明】
【００４５】
１０ 半導体装置、１１ 基体、１２ 溝部（トレンチ）、１３ バリア層（バリアメタル）、１４ エッチングカバー層、１５ 導電体（回路配線）、１６ シード層。
【特許請求の範囲】
【請求項１】
基体の一面から掘り込まれた溝部の一面にエッチングカバー層を形成するカバー層形成工程と、
前記溝部の底面に堆積した前記基体の自然酸化膜を除去する酸化膜除去工程と、
少なくとも該溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、
前記バリア層の内側領域に導電材料を埋め込む埋込工程と、を少なくとも備え、
前記エッチングカバー層はＴａまたはＴｉ、前記導電材料はＣｕからなることを特徴とする半導体装置の製造方法。
【請求項２】
前記カバー層形成工程および前記酸化膜除去工程は、同一の高周波スパッタリング装置を用いて、印加する高周波バイアス値を変化させることによって行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記埋込工程は、前記バリア層を覆う前記導電材料からなるシード層を形成し、該シード層をリフロー法によって溶融させる工程であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記埋込工程は、前記バリア層を覆うように前記導電材料をスパッタリング法によって積層させる工程であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記バリア層は、Ｔａ，Ｔｉ，Ｗ，Ｒｕ，Ｖ，Ｃｏ，Ｎｂのうち、少なくとも一種を含む材料からなることを特徴とする請求項１ないし４いずれか１項記載の半導体装置の製造方法。
【請求項６】
前記基体は、半導体基板と、該半導体基板の一面に形成された絶縁層とからなることを特徴とする請求項１ないし５いずれか１項記載の半導体装置の製造方法。
【請求項７】
請求項１ないし６いずれか１項記載の半導体装置の製造方法を用いて製造したことを特徴とする半導体装置。
【請求項１】
基体の一面から掘り込まれた溝部の一面にエッチングカバー層を形成するカバー層形成工程と、
前記溝部の底面に堆積した前記基体の自然酸化膜を除去する酸化膜除去工程と、
少なくとも該溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、
前記バリア層の内側領域に導電材料を埋め込む埋込工程と、を少なくとも備え、
前記エッチングカバー層はＴａまたはＴｉ、前記導電材料はＣｕからなることを特徴とする半導体装置の製造方法。
【請求項２】
前記カバー層形成工程および前記酸化膜除去工程は、同一の高周波スパッタリング装置を用いて、印加する高周波バイアス値を変化させることによって行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記埋込工程は、前記バリア層を覆う前記導電材料からなるシード層を形成し、該シード層をリフロー法によって溶融させる工程であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記埋込工程は、前記バリア層を覆うように前記導電材料をスパッタリング法によって積層させる工程であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記バリア層は、Ｔａ，Ｔｉ，Ｗ，Ｒｕ，Ｖ，Ｃｏ，Ｎｂのうち、少なくとも一種を含む材料からなることを特徴とする請求項１ないし４いずれか１項記載の半導体装置の製造方法。
【請求項６】
前記基体は、半導体基板と、該半導体基板の一面に形成された絶縁層とからなることを特徴とする請求項１ないし５いずれか１項記載の半導体装置の製造方法。
【請求項７】
請求項１ないし６いずれか１項記載の半導体装置の製造方法を用いて製造したことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−７７６３１（Ｐ２０１３−７７６３１Ａ）
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１１−２１５３４９（Ｐ２０１１−２１５３４９）
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（０００２３１４６４）株式会社アルバック (1,740)
【Ｆターム（参考）】
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（０００２３１４６４）株式会社アルバック (1,740)
【Ｆターム（参考）】
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