半導体装置の製造方法およびメッキ処理装置

【課題】一つの半導体基板に形成された複数品種の半導体素子に対し、それぞれの品種に対応したメッキ処理を施すこと。
【解決手段】複数の品種に対応して複数の半導体素子形成領域が画定された半導体基板上に、前記複数の半導体素子形成領域に対応し且つ相互に独立したメッキ処理治具を当接し、前記複数の半導体素子形成領域のそれぞれに対して独立にメッキ処理を施す。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、1枚の半導体基板に異なる品種の半導体素子を形成する半導体装置の製造方法、及びこれに適用されるメッキ処理装置に関する。
【背景技術】
【0002】
電子機器に於ける機能の拡大に伴い、当該電子機器に搭載される半導体装置に対しても、より多くの機能を備えることが要求されている。そして、当該機能の増加に対応して、一つの電子機器の使用される期間(時間)も短縮され、製品寿命が短縮される傾向にある。
【0003】
この為、適用される半導体装置は、機能がそれぞれ異なる多種類の半導体装置が用いられるが、その数量は多くを必要としない場合がある。
【0004】
従って、当該半導体装置の製造に際しては、所謂、多品種・少量生産となる場合がある。
【0005】
この様な多品種・少量生産に対応する為の半導体装置の製造法として、1枚の半導体基板(半導体ウェハ)に、異なる機能を有する半導体素子、即ち異なる品種の半導体素子を一括して造り込むことにより、生産効率を高めることができる可能性がある。
【0006】
例えば直径300mmのシリコン(Si)半導体基板に、ゲート長が90nmのMIS型論理素子と、ゲート長が180nmのMIS型高出力素子、或いはゲート長が110nmのMIS型電源用素子を形成することができれば、それぞれの半導体素子毎に異なる半導体基板を適用する場合よりも、短時間に且つ低い製造コストをもって製造することができる可能性がある。。
【0007】
この様に、1枚の半導体基板上に、機能の異なる複数種の半導体素子を形成する際には、それぞれの半導体素子に対応して、例えばバンプ電極からなる外部接続用電極を異なるピッチをもって形成する。
【0008】
ところで、半導体素子の電極にバンプ電極を形成するためにメッキ法を用いることが開示されている(例えば、特許文献1)。
【0009】
一方、ウェハ(半導体基板)上に電解メッキ法によりバンプを形成する際、メッキ槽内にウェハとアノードとを縦に、且つ対向させて配置し、当該メッキ槽内にメッキ液を導入してメッキ処理を行なうことが開示されている(例えば、特許文献2)。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開2003−253485号公報
【特許文献2】登録実用新案第3103542号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
1枚の半導体基板に、複数品種の半導体素子を形成しようとする場合、電極の配置されるピッチが、100μm、200μm、或いは300μmと、品種毎に異なる場合がある。このような場合には、外部接続用電極となるバンプ電極の大きさも品種毎に異なるのが一般的である。
【0012】
当該バンプ電極は、一般に電解メッキ法あるいは無電解メッキ法により形成される。
【0013】
従って、複数品種の半導体素子が形成された半導体基板に対して電解メッキ法あるいは無電解メッキ法によりバンプ電極を形成しようとすると、バンプ電極の高さが、例えば300μmピッチの品種において所定値になるメッキ処理条件をもって工程を実行した場合、100μmピッチの品種においてはバンプ電極が相互に短絡を生じてしまう。
【0014】
一方、100μmピッチの品種において所定のバンプ電極高さが実現されるメッキ処理条件をもって工程を実行した場合には、300μmピッチの品種において、バンプ電極の高さが所定値に満たないというような問題が発生する。
【0015】
上記先行技術文献には、かかる問題を解決する手段については開示されていない。
【0016】
即ち、1枚の半導体基板に、複数品種の半導体素子を形成しようとする場合、異なる品種毎に適切なピッチ、高さをもって、外部接続用電極などの電極を形成することができる方法ならびにこれを可能とする製造装置が存在しなかった。
【課題を解決するための手段】
【0017】
本発明によれば、複数の品種に対応して複数の半導体素子形成領域が画定された半導体基板の一方の主面に、前記複数の半導体素子形成領域に対応し且つ相互に独立したメッキ処理治具を当接し、当該メッキ処理治具と前記半導体基板の主面との間に形成された空間に処理液を導入して、前記複数の半導体素子形成領域のそれぞれに対して独立にメッキ処理を施す半導体装置の製造方法が提供される。
【発明の効果】
【0018】
本発明によれば、一枚の半導体基板上に形成された複数品種の半導体素子に対して、それぞれの品種に適した寸法を有する電極を、一括して形成することが可能となり、半導体装置の多品種・少量生産の効率、製造歩留りを大きく向上することができる。
【図面の簡単な説明】
【0019】
【図1】半導体基板上に形成される半導体素子の例を示す断面図である。
【図2】複数種の半導体素子が形成された半導体基板の一例を示す平面図である。
【図3A】半導体装置の製造工程を示す断面図(その1)である。
【図3B】半導体装置の製造工程を示す断面図(その2)である。
【図3C】半導体装置の製造工程を示す断面図(その3)である。
【図3D】半導体装置の製造工程を示す断面図(その4)である。
【図3E】半導体装置の製造工程を示す断面図(その5)である。
【図3F】半導体装置の製造工程を示す断面図(その6)である。
【図3G】半導体装置の製造工程を示す断面図(その7)である。
【図4】第1の実施形態に於ける処理治具を、被処理半導体基板と共に透視した平面図である。
【図5】図4に示す処理治具の、図4中、線A−B,線A−Cに沿った断面図である。
【図6】図4に示す処理治具を含む電解メッキ処理装置の構成を示す図である。
【図7】図4に示す処理治具を用いた、バリアメタル膜の形成工程を示す図である。
【図8】図4に示す処理治具を用いた、はんだ合金層の形成工程を示す図である。
【図9】図7,図8の工程により、一つの半導体基板上に形成されたメッキ金属層を示す断面図である。
【図10】図9に示されるメッキ金属層から得られるバンプ電極を示す断面図である。
【図11】第2の実施形態に於ける被処理半導体基板の構成を示す平面図である。
【図12】第2の実施形態によるに於ける処理治具を、被処理半導体基板と共に透視した平面図である。
【図13】第3の実施形態による処理治具の装着機構を示す図(その1)である。
【図14】第3の実施形態による処理治具の装着機構を示す図(その2)である。
【発明を実施するための形態】
【0020】
[第1の実施形態]
第1の実施形態について、図面を用いて説明する。
【0021】
半導体基板に形成される半導体素子の一例を、図1に示す。
【0022】
当該図1は、シリコン(Si)半導体基板21の一方の主面に形成された、所謂MOS型半導体素子を示している。
【0023】
当該MOS型半導体素子は、CMOS(相補)型半導体素子であり、半導体基板21の一方の主面に形成された素子分離領域21Iにより画成されたところの素子領域21Aに形成されたpチャネル型MOSトランジスタ20Pと、同じく素子分離領域21Iにより画成されたところの素子領域21Bに形成されたnチャネル型MOSトランジスタ20Nとを有している。
【0024】
pチャネル型MOSトランジスタ20Pは、半導体基板21の一方の主面に形成されたシリコン酸窒化膜よりなるゲート絶縁膜22Aと、その上に形成されたp+型のポリシリコンゲート電極23Aとを具備している。
【0025】
また素子領域21Aにおいて、半導体基板21中、前記ゲート電極23Aの両側に、p型ソースエクステンション領域21a、ならびにp型ドレインエクステンション領域21bを具備している。
【0026】
そして、ポリシリコンゲート電極23Aの両側壁面には側壁絶縁膜23Wが形成されており、素子領域21A中、半導体基板21のエクステンション領域に重畳して、p+型拡散領域よりなるソース領域21e、ドレイン領域21fが配置されている。
【0027】
一方、前記nチャネル型MOSトランジスタ20Nは、半導体基板21の一方の主面に形成されたシリコン酸窒化膜よりなるゲート絶縁膜22Bと、その上に形成されたn+型のポリシリコンゲート電極23Nとを具備している。
【0028】
また素子領域21Bにおいて、半導体基板21中、前記ゲート電極23Bの両側に、n型ソースエクステンション領域21cとn型ドレインエクステンション領域21dとを具備している。
【0029】
そして、ポリシリコンゲート電極23Bの両側壁面には側壁絶縁膜23Vが形成されており、素子領域21B中、半導体基板21のエクステンション領域に重畳して、n+型拡散領域よりなるソース領域21g、ドレイン領域21hが配設されている。
【0030】
尚、当該CMOS(相補)型半導体素子領域を覆って、半導体基板上に配設される絶縁層、ゲート電極、スース領域ならびにドレイン領域に接続される電極・配線層、及びパッシベーション層などの表示は省略している。
【0031】
この様な構成を有するCMOS(相補)型半導体素子が多数個組み合わされて、更に必要に応じて受動素子が含まれて、所望の機能を有する電子回路が形成される。
【0032】
一個の半導体素子は、当該電子回路を少なくとも一つ具備して、所謂半導体集積回路素子として形成されている。
【0033】
具備する電子回路の機能により、当該半導体集積回路素子の機能が特定され、異なる電子回路を含む半導体集積回路素子は、互いに異なる機能を有し、異なる品種とされる。
【0034】
即ち、半導体記憶素子、電源回路用素子、論理回路素子或いは高出力用素子として、それぞれ別個の半導体集積回路素子とされる。
【0035】
また、異なる機能を有する電子回路が一つの半導体基板に集積されて、多機能を有する半導体集積回路素子とされる。
【0036】
本実施形態にあっては、図2に示される如く、一枚の半導体基板21の一方の主面に、周知の半導体素子製造プロセスを経て、異なる4種の半導体素子が形成されている。
【0037】
即ち、領域域20Aには第1の品種の半導体素子(例えばアナログ回路素子)が複数個形成され、第2の品種の半導体素子(例えば半導体記憶素子)が領域20Bに複数個形成され、第3の品種の半導体素子(例えば論理回路素子)が品種領域20Cに複数個形成されている。そして、品種領域20Dには、第4の品種の半導体素子(例えばマイクロプロセッサ)が複数個形成されている。
【0038】
これらの半導体素子は、それぞれの品種毎に、外形寸法の他、ゲート電極のゲート長、各層の膜厚などが異なる。
【0039】
この様に、一枚の半導体基板に複数種の半導体素子を形成することにより、少量・多品種の半導体装置の製造が行なわれる。
【0040】
本実施形態にあっては、この様に、機能の異なる複数種の半導体素子、即ち異なる品種の半導体素子が形成された一枚の半導体基板に対してめっき処理を施し、外部接続用電極となるバンプ電極を形成する際、異なる品種(複数種)の半導体素子のそれぞれに対応して、以下の製造工程を実施し、当該バンプ電極を形成する。
【0041】
当該バンプ電極の製造工程を、図3A乃至図3Gに示す。
【0042】
ここでは、シリコン(Si)半導体基板21に於いて、その一方の主面に形成された電極部を示している。
【0043】
尚、当該半導体基板21の一方の主面には、前記pチャネル型MOSトランジスタ20P、nチャネル型MOSトランジスタ20Nなどの能動素子、容量素子などの受動素子、ならびにこれらの機能素子を相互に接続するアルミニウム(Al)或いは銅(Cu)からなる配線層、及び当該配線層間を絶縁する層間絶縁層などが形成されているが、ここでは図示することを省略している。
【0044】
当該半導体基板21の一方の主面に於いては、前記配線層に接続されたパッド電極25が形成されており、これを覆って窒化シリコン(SiN)膜からなるパッシベーション膜26が配設されている。かかる状態を図3Aに示す。
【0045】
当該パッシベーション膜26には、パッド電極25を露出する開口部が形成されており、当該パッシベーション膜26上ならびに開口部において表出されたパッド電極25を覆って、銅(Cu)シード層27が、チタン(Ti)密着層(図示せず)を介して配設されている。
【0046】
当該チタン(Ti)層、ならびに銅(Cu)シード層27は、スパッタリング法により形成される。
【0047】
次いで、前記銅(Cu)シード層27上にフォトレジスト層Rを選択的に形成し、前記銅(Cu)シード層27のうち、前記パッド電極25上に位置する部位を選択的に露出する。かかる状態を図3Bに示す。
【0048】
次いで、前記フォトレジスト層Rをマスクとし、且つ前記銅(Cu)シード層27をカソード電極として用いた電気メッキ法により、当該フォトレジスト層Rに覆われない銅(Cu)シード層27上に、ニッケル(Ni)層28を被着する。かかる状態を図3Cに示す。
【0049】
当該ニッケル(Ni)膜28は、バリア層として機能する。
【0050】
しかる後、前記フォトレジスト層Rをマスクとし、且つ前記銅(Cu)シード層27をカソード電極として用いた電気メッキ法により、前記ニッケル(Ni)層28上からフォトレジスト層Rの上表面に連続して、はんだ合金層29を被着する。かかる状態を図3Dに示す。
【0051】
次いで、前記フォトレジスト層Rを除去する。かかる状態を図3Eに示す。
【0052】
次いで、前記はんだ合金層29をマスクとする選択エッチングにより、銅(Cu)シード層27の露出部を、その下に在るチタン(Ti)密着層と共に除去する。かかる状態を図3Fに示す。
【0053】
しかる後、前記はんだ合金層29に対してリフロー処理を施し、略球状のはんだバンプ29Buを形成する。かかる状態を図3Gに示す。
【0054】
この様な製造工程を経て形成されるはんだバンプ29Buからなるバンプ電極は、半導体素子の品種により、その外形寸法、及び/或いは配設ピッチが異なる。
【0055】
即ち、前記品種領域20Aに形成される第1の半導体素子であって、180nmのゲート長G1と、3.0nmの厚さのゲート絶縁膜22A,22Bを有する場合には、パッド電極25は1μmの厚さに形成され、パッシベーション膜26は2μmの厚さに形成される。
【0056】
またチタン(Ti)密着膜は100nmの厚さに形成され、銅(Cu)シード層27は250nmの厚さに形成され、更にニッケル(Ni)バリア膜28は3.5μmの厚さに形成される。
【0057】
そして、はんだ合金層29は、図3Dに示す段階(メッキによる被着段階)おいて、例えば45μmの厚さに形成される。
【0058】
一方、前記品種領域20Bに形成される第2の半導体素子であって、110nmのゲート長G1と、1.8nmの厚さのゲート絶縁膜22A,22Bを有する場合には、パッド電極25は1μmの厚さに形成され、パッシベーション膜26は2μmの厚さに形成されまる。
【0059】
また、チタン(Ti)密着膜は100nmの厚さに形成され、銅(Cu)シード層27は250nmの厚さに形成され、更にニッケル(Ni)バリア膜28は2.0μmの厚さに形成される。
【0060】
そして、はんだ合金層29は、図3Dに示す段階(メッキによる被着段階)おいて、例えば35μmの厚さに形成される。
【0061】
そして、前記品種領域20Cに形成される第3の半導体素子であって、90nmのゲート長G1と、1.8nmの厚さのゲート絶縁膜22A,22Bを有する場合には、パッド電極25は1.0μmの厚さに形成され、パッシベーション膜26は2.0μmの厚さに形成される。
【0062】
また、チタン(Ti)密着膜は100nmの厚さに形成され、銅(Cu)シード層27は250nmの厚さに形成され、更にニッケル(Ni)バリア膜28は5.0μmの厚さに形成される。
【0063】
そして、はんだ合金層29は、図3Dに示す段階(メッキによる被着段階)おいて、例えば12μmの厚さに形成される。
【0064】
更に、前記品種領域20Dに形成される第4の半導体素子であって、65nmのゲート長G1と、1.7nmの厚さのゲート絶縁膜22A,22Bを有する場合には、パッド電極25は1.0μmの厚さに形成され、パッシベーション膜26は2.0μmの厚さに形成される。
【0065】
また、チタン(Ti)密着膜は100nmの膜厚に形成され、銅(Cu)シード層27は250nmの厚さに形成され、更にニッケル(Ni)バリア膜28は3.0μmの厚さに形成される。
【0066】
そして、はんだ合金層29は、図3Dに示す段階(メッキによる被着段階)おいて、例えば55μmの厚さに形成される。
【0067】
この様に、一枚の半導体基板21上に、異なる品種の半導体素子を形成しようとする場合、はんだ合金層29の高さが品種毎に異なる。
【0068】
従って、当該品種毎に、少なくともはんだ合金層29の形成する為のメッキ処理条件を異ならしめることがある。
【0069】
本実施形態にあっては、前記半導体基板21に対してメッキ処理を実施する処理装置として、
当該半導体基板21に形成された複数の品種領域に対応してメッキ浴を構成する処理治具を具備したメッキ処理装置を適用する。
【0070】
当該処理治具の構成を、図4ならびに図5に示す。
【0071】
図4は、当該メッキ処理治具を透視して半導体基板21の一方の主面(半導体素子形成面、被処理面)を見た状態を示し、図5は、図4に於ける線A−B、線A−Cに沿った断面を示している。
【0072】
図5に示される様に、被処理基板である半導体基板21は、その直径方向がほぼ垂直になるよう立てて配置され、その一方の主面に対向して処理治具100が装着される。かかる状態に於いてメッキ処理が実施される。
【0073】
図4に於いて、「上」および「下」の表示は、半導体基板21が、その直径方向がほぼ垂直になるよう立てて配置された状態における、上下関係を示している。
【0074】
図4に示される様に、当該半導体基板21の一方の主面には、四つの品種領域20A,20B,20C,20Dが画成されている。
【0075】
そして、当該半導体基板21の被処理面に対向して、処理治具100が装着されている。
【0076】
当該処理治具100は、当該半導体基板21に於ける品種領域20A,20B,20C,20Dにそれぞれに対応して、相互に隔離され、独立してメッキ処理が可能なメッキ処理部(以下、セル部と称する)100A、セル部100B、セル部100Cならびにセル部100Dを具備している。
【0077】
本実施形態にあっては、当該セル部は、被処理半導体基板21に対向する部位がそれぞれ扇状の形態を有し、対応する品種領域のそれぞれを独立して覆っている。
【0078】
セル部100Aでは前記品種領域20Aに対してのメッキ処理が、セル部100Bでは品種領域20Bに対してのメッキ処理が、更にセル部100Cでは品種領域20Dに対してのメッキ処理が実施される。
【0079】
同様に、セル部100Dでは品種領域20Dに対してのメッキ処理が実施される。
【0080】
前記セル部のそれぞれは、例えばポリ塩化ビニルあるいはテフロン樹脂などの弾力性を有する樹脂材料から形成され、上面100Tと、側壁部100sideとを具備している。
【0081】
当該処理治具100の上面100T(立てて配置された半導体基板21に対向して配置された場合には側面)には、セル部100A,セル部100B,セル部100C,セル100Dのそれぞれに於いて、メッキ液の導入口100Ainとメッキ液の排出口100Aoutが配設されている。即ち、各セルに於いて、メッキ液の導入口100Ainは前記処理治具100が立設された場合に下方に位置するように、またメッキ液の排出口100Aoutは上方に位置するよう配設されている。
【0082】
また、各セル部の外側側壁、すなわち処理治具100の側壁部100sideの一部を形成する面には、当該処理治具100の立設状態に於ける下端部近傍に位置して、メッキ液を排出するドレインポートが配設されている。
【0083】
即ち、セル部100Aにあってはドレインポート100Adが、またセル部100Bあってはドレインポート100Abが配設されている。同様に、セル部100Cにあってはドレインポート100Cdが、またセル部100Dあってはドレインポート100Dbが配設されている。
【0084】
この様な、メッキ液の導入口100Ainならびにメッキ液の排出口100Aoutの配設により、各セル部においてその下部に位置するメッキ液導入口100Ainから導入されたメッキ液はそのセル部を満たし、上部に位置するメッキ液排出口100Aoutから排出される。
【0085】
即ち、セル部100Aにおいて、メッキ液は、セル部100Aの下部、ドレインポート100Adに対応する高さに配置された導入口100Ainから導入され、セル部100Aを満たして、上部に配置された排出口100Aoutから排出される。
【0086】
セル部100Bにおいて、メッキ液は、セル部100Bの下部、ドレインポート100Bdに対応する高さに形成された導入口100Binから導入され、セル部100Bを満たして、上部に配設された排出口100Boutから排出される。
【0087】
同様に、セル部100Cにおいて、メッキ液は、セル部100Cの下部、ドレインポート100Cdに対応する高さに形成された導入口100Cinから導入され、セル部100Cを満たして、上部に在る排出口100Coutから排出される。
【0088】
そして、セル部100Dにおいて、メッキ液は、セル部100Dの下部、ドレインポート100Ddに対応する高さに形成された導入口100Dinから導入され、セル部100Dを満たして、上部に配設された排出口100Doutから排出される。
【0089】
この様に、セル部に対して、メッキ液が当該セル部の下部から導入され、当該セル部の上部から排出されることにより、当該セル部と被処理半導体基板21との間に形成される空間は、当該メッキ液によりほぼ満たされる。
【0090】
従って、メッキ処理中にあっては、被処理半導体基板21に於けるメッキ処理対象部位にメッキ液が接触しないという状態を生じない。
【0091】
尚、ドレインポート100Ad,100Bd,100Cd或いは100Ddは、それぞれ対応するセル部100A,セル部100B,セル部100C或いはセル部100Dと被処理半導体基板21とにより形成された空間内に収容されているメッキ液を交換する場合、或いは所定のメッキ処理が終了した時など、当該メッキ液を排出する際に適用される。
【0092】
従って、メッキ処理の実行中は、当該ドレインポートを介してメッキ液は排出されない。
【0093】
図5に示されるように、前記セル部100A,セル部100Dは、それぞれセル壁100a,セル壁100dにより画定されており、当該セル壁の間に配設された接合部材100Rにより固着されている。
【0094】
当該接合部材100Rとしては、シリコーンゴム等の弾力性を有する材料が適用される。
【0095】
図示されないが、セル部100B,セル部100Cも、同様にセル壁100b,セル壁100cを有し、接合部材100Rにより接合されて、処理治具100が形成されている。
【0096】
またセル部100A乃至セル部100Dの上面(側面)を覆って、支持部材100Sが配設され、セル部100A乃至セル部100Dの各々は、当該記支持部材100Sに、接合部材100Rにより固着されて一体的に支持されている。
【0097】
前記セル部100それぞれに於けるメッキ液導入口ならびにメッキ液排出口はそれぞれ、当該記支持部材100Sを貫通して配設されている。
【0098】
また、前記セル部100Aに於ける壁100a,セル部100Dに於ける壁100dのそれぞれの下端部には、ナイフエッジ100Ak,ナイフエッジ100Dkが形成されており、当該処理治具100を、半導体基板21上に被着されているフォトレジスト膜Rに押圧した場合、ナイフエッジ100Ak,ナイフエッジ100Dkが当該フォト前記レジスト膜R中に侵入し、セル部100Aと被処理半導体基板21との間、セル部100Dと被処理半導体基板21との間に、それぞれ独立した空間が形成される。
【0099】
当該ナイフエッジは、セル部100Bに於ける壁100b、セル部100Cに於ける壁100cにも形成されており、それぞれ被処理半導体基板21との間に空間が形成される。
【0100】
尚、前記半導体基板21の一方の主面に於ける半導体素子領域には、pチャネル型MOSトランジスタ20P、nチャネル型MOSトランジスタ20Nなどの能動素子、容量素子などの受動素子、ならびにこれらの機能素子を相互に接続するアルミニウム(Al)或いは銅(Cu)からなる配線層、当該配線層間を絶縁する層間絶縁層、ならびにパッシベーション膜、銅(Cu)シード層などが形成されているが、図5に於いては図示することを省略している。
【0101】
以下、図6乃至図10にあっても、同様である。
【0102】
前記処理治具100を含む、メッキ処理装置の全体構成を図6に示す。
【0103】
前述の如く、被処理半導体基板21がほぼ垂直に立った状態(立設状態)に於いてめっき処理がなされるが、当該図6にあっては、メッキ処理装置全体の構成を示すことから、当該被処理半導体基板21を横に配した状態をもって示している。
【0104】
尚、当該図6にあっては、被処理半導体基板21の一方の主面に形成されるフォトレジスト層Rについては、その形成状態を粗に表している。
【0105】
図6を参照するに、被処理半導体基板21上を覆って、処理治具100が、そのナイフエッジ100Ak,100Dkが、被処理半導体基板21上のフォトレジストパターンRに食い込んだ状態をもって配置されている。
【0106】
即ち、当該ナイフエッジのフォトレジスト膜Rへの侵入により、各セル部と被処理半導体基板21との間には、閉じた空間が独立して形成されている。
【0107】
当該処理治具100にあって、セル部100Aに於けるメッキ液導入口100Ainは、メッキ液供給ライン150Aiおよびポンプ160Aを介してメッキ液タンク150Aに接続され、またメッキ液排出口100Aoutは、メッキ液回収ライン150Aoおよびポンプ161Aを介して、メッキ液タンク150Aに接続されている。
【0108】
同様にセル部100Dに於けるメッキ液導入口100Dinは、メッキ液供給ライン150Diおよびポンプ160Dを介してメッキ液タンク150Dに接続され、またメッキ液排出口100Doutは、メッキ液回収ライン150Diおよびポンプ161Dを介してメッキ液タンク150Dに接続されている。
【0109】
これにより、セル部100Aはメッキ液タンク150Aからのメッキ液により充填され、当該メッキ液はセル100Aとメッキ液タンク150Aとの間を、ポンプ160Aおよび161Aにより循環する。
【0110】
同様にセル部100Dはメッキ液タンク150Dからのメッキ液により充填され、当該メッキ液は前記セル100Dとメッキ液タンク150Dとの間を前記ポンプ160Dおよび161Dにより循環する。
【0111】
尚、ここでは図示されていないセル部100B,セル部100Cにおいても、同様に、メッキ液導入口ならびにメッキ液排出口は、それぞれ対応するメッキ液タンク150に接続され、メッキ液の充填、ならびに当該メッキ液のセル100Aとメッキ液タンク150Aとの間の循環が行なわれる。
【0112】
そして、前記セル部100A,セル部100Dのそれぞれには、前記被処理半導体基板21の主面に対向する如く、板状のアノードANが配設されている。
【0113】
図示されていないセル部100B,セル部100Cにおいても同様に、板状のアノードANが配設されている。
【0114】
即ち、前記セル部100A,セル部100B,セル部100Cならびにセル部100Dのそれぞれと、被処理半導体基板21とをもって形成された空間は、それぞれが独立したメッキ液受容部、メッキ処理部を形成している。
【0115】
形成されたメッキ液受容部のそれぞれに、所望のメッキ液を充填した状態に於いて、被処理半導体基板21の主面上に配設されている銅(Cu)シード層27をメッキ電源170の負極を接続し、一方アノードANにメッキ電源170の正極を接続する。
【0116】
そして、セル部100Aに於いては、可変抵抗器170Aおよび電流計171Aを介してメッキ電流を供給することにより、前記半導体基板21の領域20Aに於いて、所望の金属膜の電気メッキ処理がなされる。
【0117】
同様にセル部100Dにおいては、アノードANに可変抵抗器170Dおよび電流計171Dを介してメッキ電流を供給することにより、前記半導体基板21の領域20Dに於いて、所望の金属膜の電気メッキ処理がなされる。
【0118】
この時、前記セル部100Aではメッキ電流密度を1A/cm2に設定し、低い成膜速度で金属膜を成膜し、一方、セル部100Dではメッキ電流密度を例えば3A/cm2に設定して、大きな成膜速度で所望の金属膜を成膜する。
【0119】
そして、必要に応じて、セル部100Aとセル部100Dとの間に於いて、メッキ液の組成、メッキ液温度、或いはpH値を変えることが可能である。
【0120】
他のセル部100B及びセル部100Cに於いても、同様にメッキ電流の電流密度を選択して、必要な電気メッキ処理がなされる。勿論、必要に応じて、各セル部の間に於いて、メッキ液の組成、メッキ液温度、或いはpH値が選択される。
【0121】
即ち、本実施態様にあっては、半導体基板21の被処理面に対応して、それぞれ独立したメッキ処理条件を設定することができるセル部を配置して、メッキ処理を行なう。
【0122】
従って、前記図3Cに示したニッケル(Ni)膜28、あるいは図3Dに示したはんだ合金層29などのメッキ成膜処理を、品種領域20A乃至品種領域20Dの各々において、独立した条件をもって、且つ平行して実行することができる。
【0123】
これにより、図7,図8に示されるように、1枚の半導体基板21に形成された複数の品種領域20A,20Dに、異なる高さ(厚さ)を有するはんだ合金層29を形成することができる。
【0124】
図7は、前記図3Cの工程に対応しており、セル部100A、セル部100DではフォトレジストパターンRをマスクとして、ニッケル(Ni)バリア膜28が、それぞれの膜厚t1,膜厚t2に形成されている。
【0125】
また図8は、前記図3Dの工程に対応しており、セル部100A,セル部100DにおいてフォトレジストパターンRをマスクとして、はんだ合金層29が、それぞれの高さH1および高さH2をもって形成されている。
【0126】
ここでニッケル(Ni)バリア膜28の膜厚t1は膜厚t2よりも大きく、またはんだ合金層29の高さH1は高さH2よりも大きい。
【0127】
即ち、品種毎にニッケル(Ni)バリア膜28の膜厚、そしてはんだ合金層29の半導体基板21上における高さが異なり、また、一枚の半導体基板21上に於けるセル100A〜100D間に於いて、高さの異なるはんだ合金層29が同時に形成されている。
【0128】
異なる高さを有するはんだ合金層29であることから、そのリフロー処理により、品種領域20Aと20Dとの間に於いては、互いに高さの異なるバンプ電極29Buが形成される。
【0129】
同様に、半導体基板21上に於ける他の品種領域20B,20Cにおいても、それぞれ必要な高さ(厚さ)を有するはんだ合金層29を形成することができ、もって所望の高さを有するバンプ電極29Buが形成される。
【0130】
なお、上記メッキ処理に於いて、セル部100A,セル部100B,セル部100C,セル部100D間において、メッキ電流を流すタイミングを異ならしめる、或いはメッキ処理持続時間を異ならしめることも、必要に応じて採用することができる。
【0131】
これにより、形成されるメッキ金属層、即ちはんだ合金層29、あるいはバンプ電極29Buの高さを、品種領域20A〜20D毎に、調整することができる。
【0132】
尚、図6に示されるメッキ処理装置にあっては、セル部100Aのドレインポート100Adがメッキ液タンク150Aにバルブを備えたポンプ162Aを介して接続され、またセル部100Dのドレインポート100Ddはメッキ液タンク150Dにバルブを備えたポンプ162Dを介して接続されている。
【0133】
従って、例えば、前記図3Cに示される電解メッキ工程の後、図3Dに示される電解メッキ工程を行うような場合に於いては、セル部100Aと被処理半導体基板21との間に於ける空間、あるいはセル部100Dと被処理半導体基板21との間の空間に導入されているメッキ液を入れ替える。
【0134】
かかる場合には、ポンプ162A,ポンプ162Dのバルブを開き、さらにポンプ162A,ポンプ162Dを駆動して、セル部100Aあるいはセル部100D中のメッキ液を、タンク150Aあるいはタンク150Dに回収することにより、当該セル部100Aと被処理半導体基板21との間の空間内、ならびにセル部100Dと被処理半導体基板21との間の空間内を空にする。
【0135】
これにより、当該空間内へのメッキ液の導入を可能とする。
【0136】
セル部100B,セル部100Cに於いても同様である。
【0137】
セル部100A、セル部100Dに於いて、被処理半導体基板21上にニッケル(Ni)層を形成する状態を図7に示す。これは、前記図3Cに示す工程に対応している。
【0138】
即ち、フォトレジストパターンRをマスクとして、セル部100Aに於いては、膜厚t1のニッケル(Ni)層28が形成され、一方、セル部100Dに於いては、膜厚t2のニッケル(Ni)層28が形成されている。
【0139】
即ち、セル部100A、セル部100Dに於いて、メッキ処理条件を変えることにより、異なる膜厚を有するニッケル(Ni)層28が形成されている。
【0140】
また、当該セル部100A、セル部100Dに於いて、被処理半導体基板21上に於いて前記ニッケル(Ni)層28上に、はんだ合金層を形成する状態を図8に示す。これは、前記図3Dに示す工程に対応している。
【0141】
即ち、前記フォトレジストパターンRをマスクとして用い、セル部100Aに於いては、当該フォトレジストパターンRに於ける開孔内を充填し、且つ当該フォトレジストパターンR上に高さH1を有してはんだ合金層29が形成され、一方、セル部100Dに於いては、フォトレジストパターンRに於ける開孔内を充填し、且つ当該フォトレジストパターンR上に高さH2を有してはんだ合金層29が形成されている。
【0142】
即ち、セル部100A、セル部100Dに於いて、メッキ処理条件を変えることにより、異なる膜厚を有するはんだ合金層29が形成されている。
【0143】
尚、これらの図7及び図8に於いては、前記図3に示したところのパッド電極、パッシベーション膜、ならびに銅(Cu)シード層の表示を省略している。
【0144】
この様に、電解メッキ法により、被処理半導体基板21の主面上に形成された電極は、前記フォトレジスト層Rを除去すると、図9に概略的に示される形態を有する。
【0145】
即ち、被処理半導体基板21に於ける異なる品種領域に於いて、ニッケル(Ni)層28とその上に形成されたはんだ合金層29は、異なる厚さ(高さ)を有して形成される。
【0146】
そして、当該はんだ合金層29のリフロー処理を実施することにより、当該被処理半導体基板21に於ける異なる品種領域には、半導体素子の品種毎に異なる大きさを有するバンプ電極29Buが形成される。かかる状態を、図10に示す。
【0147】
当該バンプ電極29Buが形成された半導体基板21に対しては、個々の半導体素子について電気的試験が行なわれた後、ダイシング処理が施されて、当該半導体基板21は、半導体素子個片に分割される。
【0148】
[第2の実施形態]
前記被処理半導体基板21における品種毎の領域の設定は、当該半導体基板21に形成される半導体素子の機能・構造(形態)、品種数ならびにその数量などに応じて適宜選択される。
【0149】
従って、例えば図11に示す如く設定される場合もある。
【0150】
即ち、半導体基板21上には、それぞれ異なる品種の半導体素子が、領域20E〜20Jに分離して形成されている。
【0151】
この様に、半導体素子形成領域20E〜20Jが配設された半導体基板21に対しては、図12に示すように、当該半導体素子形成領域20E〜20Jのそれぞれに対応するセル部200が設定された処理治具が適用される。
【0152】
各々のセル部200E〜200Jには、それぞれメッキ液の導入口20Einおよび排出口20Eout,導入口20Finおよび排出口20Fout,導入口20Ginおよび排出口20Gout,導入口20Hinおよび排出口20Hout,導入口20Iinおよび排出口20Ioutが配設されている。
【0153】
また、各セル部の下端近傍にはドレインポートが配設されている。(図示せず)
前記メッキ液導入口には、前記ライン150Aiなどのメッキ液供給ラインが接続され、メッキ液排出口には、前記ライン150Aoなどのメッキ液回収ラインが接続される。
【0154】
そして、メッキ液供給ラインを系有して導入され、当該セル部と被処理半導体基板21との間の空間を満たしたメッキ液が、回収ラインへと排出されることでメッキ液が循環される。
【0155】
これにより、前記図6に示される電解メッキ処理装置と同様、めっき処理装置として機能する。
【0156】
尚、本実施形態における他の構成、および作用は、前記第1の実施形態と同様であることから説明を省略する。
【0157】
[第3の実施形態]
前記第1の実施形態に於ける処理装置100、或いは第2の実施形態における処理装置200を、被処理半導体基板21の主面(複数種の半導体素子が形成された面)に当接させる機構と、めっき処理に至る動作を、図13ならびに図14を用いて説明する。
【0158】
図13に示される様に、被処理半導体基板21は、ほぼ垂直に設定された基台300の側面に、保持基板301と押圧機構302をもって保持される。
【0159】
即ち、当該被処理半導体基板21は、その主面(複数種の半導体素子が形成された面)の周縁部が、押圧機構302によって、保持基板301に押圧されることにより、縦状に、即ちその直径方向に立った状態をもって保持される。
【0160】
当該押圧機構302は、被処理半導体基板21の周縁部に於いて、当該半導体基板21の主面上に配設されている銅(Cu)シード層に接し、これを押圧する。
【0161】
従って、当該押圧機構302を導電性部材により構成して、或いは当該押圧機構302内部に銅(Cu)シード層に接する電極を配置して、銅(Cu)シード層を押圧することにより、当該銅(Cu)シード層を接地(グランド)電位に接続することが可能である。
【0162】
一方、処理治具100(或いは処理治具200)は、前記基台300から延在し、ピボット303Pにより枢回自在に支持されたアーム303に配設された保持部304上に、エッジ部を上にした状態をもって保持される。
【0163】
そして、矢印Sをもって示す様に、アーム303を枢動させることにより、処理治具100を被処理半導体基板21の主面に対向せしめる。
【0164】
更に、当該アーム303をもって、処理治具100を被処理半導体基板21に押圧し、当該処理治具100に於ける各セル部のエッジ部を、被処理半導体基板21の表面に於けるフォトレジスト膜R中に圧入する。
【0165】
かかる状態において、前記アーム303を逆方向に枢動させて保持部304を退避させ、処理治具100を支持部(図示せず)により保持する。
【0166】
かかる状態を、図14に示す。
【0167】
しかる後、各セル部と被処理半導体基板21との間に形成されている空間内に、めっき液を導入して当該空間内をメッキ液により充填しつつ、当該メッキ液を流動させた状態に於いて、アノードに所定の正電圧を印可し、所望の電解メッキ処理を行なう。
【0168】
当該電解メッキ処理が終了したならば、ドレインポートからメッキ液を排出する。
【0169】
しかる後、前記アーム303を枢動させ、保持部304を用いて、前記処理治具100を被処理半導体基板21から分離する。
【0170】
なお以上の説明に於いては、電解メッキ処理を行う場合について説明したが、本実施形態は電解メッキ処理に限定されるものではなく、無電解メッキ処理を行う場合にも適用することができる。
【0171】
無電解メッキ処理においても、各セル部における処理条件を選択することにより、1枚の半導体基板に於けるそれぞれの半導体品種領域に対して最適なメッキ処理を行うことが可能である。
【0172】
また以上の説明は、シリコン(Si)半導体基板に形成された複数種の半導体素子に対するメッキ処理について説明したが、本実施形態はこれに限定されるものではない。
【0173】
板状或いは平面状の部材、例えばガラス基板、絶縁性基板、或いは化合物半導体基板などに対してメッキ処理を施す場合にも適用することができる。
【0174】
以上、本発明に於ける好ましい実施形態について説明したが、本発明はかかる実施形態に限定されるものではなく、様々な変形・変更が可能である。
【符号の説明】
【0175】
20A〜20I 品種領域
20P,40P,60P,80P pチャネルMOSトランジスタ
20N,40N,60N,80N nチャネルMOSトランジスタ
21 半導体基板
21A,21B,41A,41B,61A,61B,81A,81B 素子領域
21I,41I,61I,81I 素子分離領域
21a〜21h,41a〜41h,61a〜61h,81a〜81h 拡散領域
22A,22B,42A,42B,62A,62B,82A,82B ゲート絶縁膜
23A,23B,43A,43B,63A,63B,83A,83B ゲート電極
23W,43W,63W,83W ゲート側壁絶縁膜
25 パッド電極
26 パッシベーション膜
27 銅(Cu)シード層
28 ニッケル(Ni)バリア膜
29 はんだ合金層
29Bu バンプ電極
100,200 処理治具
100A〜100D セル部
100R 接合部材
100S 支持部材
100side 側壁
100T 上面
100Ad〜100Dd ドレインポート
100Al〜100Dk ナイフエッジ
100a〜100d セル壁
150A,150D メッキ液タンク
150Ai,150Di メッキ液供給ライン
150Ao,150Do メッキ液回収ライン
160A,160D,161A,161D,162A,162D ポンプ
170 電源
170A、170D 可変抵抗器
171A,171D 電流計
300 基台
301 ウェハ保持部
302 ウェハ保持機構
303 アーム
303P ピボット
304 処理治具保持部

【特許請求の範囲】
【請求項1】
複数の品種に対応して複数の半導体素子形成領域が画定された半導体基板の一方の主面に、前記複数の半導体素子形成領域に対応し且つ相互に独立したメッキ処理治具を当接し、
当該メッキ処理治具と前記半導体基板の主面との間に形成された空間に処理液を導入して、前記複数の半導体素子形成領域のそれぞれに対して独立にメッキ処理を施すことを特徴とする半導体装置の製造方法。
【請求項2】
複数品種の半導体素子を、当該半導体素子の品種に対応して、半導体基板の一方の主面の複数の領域に形成する工程と、
前記半導体基板の一方の主面に、前記複数の半導体素子形成領域に対応し且つ相互に独立したメッキ処理治具を当接し、当該メッキ処理治具と前記半導体基板の主面との間に形成された空間に処理液を導入して、前記複数の半導体素子形成領域のそれぞれに対して独立にメッキ処理を施す工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項3】
前記メッキ処理は、電解メッキ処理或いは無電解メッキ処理であることを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
前記複数の半導体素子形成領域におけるメッキ処理は同時に実行されることを特徴とする請求項1〜3のうち、いずれか一項記載の半導体装置の製造方法。
【請求項5】
前記複数の半導体素子形成領域の各々において異なる処理条件でメッキ処理を施すことを特徴とする請求項1〜4のうち、いずれか一項記載の半導体装置の製造方法。
【請求項6】
被メッキ処理体に画定された複数の被メッキ処理領域にメッキ処理を施すためのメッキ処理装置において、
前記被メッキ処理領域に対応する個数のメッキ処理部を有する処理治具と、
前記処理治具を前記メッキ処理領域に当接する当接機構と、
前記それぞれのメッキ処理部に処理液を供給する供給機構と、
を含むことを特徴とするメッキ処理装置。
【請求項7】
前記処理液がメッキ液であることを特徴する請求項6記載のメッキ処理装置。
【請求項8】
前記それぞれのメッキ処理部が独立して動作することを特徴とする請求項7記載のメッキ処理装置。

【図1】
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【図2】
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【図3A】
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【図3B】
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【図3C】
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【図3D】
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【図3E】
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【図3F】
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【図3G】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【公開番号】特開2010−236054(P2010−236054A)
【公開日】平成22年10月21日(2010.10.21)
【国際特許分類】
【出願番号】特願2009−87540(P2009−87540)
【出願日】平成21年3月31日(2009.3.31)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.テフロン
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】