半導体装置の製造方法および半導体装置
【課題】貫通電極を有する３次元構造の半導体装置の製造歩留まりを向上させることのできる技術を提供する。
【解決手段】ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間で、第１バンプ電極５０が形成されていない領域に、スペーサ４９と第２バンプ電極５０ａとを積層した支持部を形成することによって、ウエハＷ３のたわみを防いで、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間隔をウエハ面内で均一に保つ。これにより、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間の接着剤５１の未充填箇所の生成を防ぐ。
【解決手段】ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間で、第１バンプ電極５０が形成されていない領域に、スペーサ４９と第２バンプ電極５０ａとを積層した支持部を形成することによって、ウエハＷ３のたわみを防いで、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間隔をウエハ面内で均一に保つ。これにより、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間の接着剤５１の未充填箇所の生成を防ぐ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に３次元構造の半導体装置の製造方法および半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
３次元構造の半導体装置は、半導体活性層を多層に積み重ねた構造に３次元的に半導体素子を集積することにより、２次元構造の半導体装置が直面する種々の障壁、例えば微細化におけるリソグラフィ技術の限界、配線の微細化や配線長増大による配線抵抗の増大や寄生効果の増大、またそれに伴う動作速度の飽和傾向、素子寸法の微細化による高電界効果等を回避し、集積度の向上を維持する有力な構造として注目されている。
【０００３】
３次元構造の半導体装置については、例えば特開平１１−２６１０００号公報（特許文献１）または特開２００２−３３４９６７号公報（特許文献２）に記載があり、半導体素子が形成された半導体基板を貼り合せることにより３次元構造の半導体装置を製造する方法が開示されている。また、これらの文献には、所望の半導体基板の主裏面間を貫通する溝内に垂直相互接続体または埋込接続電極と称する貫通電極を形成し、半導体基板の主裏面間を導通可能なようにする構成が開示されている。
【０００４】
また、特開２００６−１６５０２５号公報（特許文献３）または特開２００３−１７５５８号公報（特許文献４）には、半導体基板中に貫通電極を備えた半導体装置および貫通電極の形成方法が開示されている。
【０００５】
また、特開２００７−２８１３９３号公報（特許文献５）には、導電性材料からなる突起電極と、突起電極よりも大きな高さをもつダミーの突起部とを基板上に有しており、突起部を利用して間隙を決定し、突起部の内側領域において電子部品の表面に付着された電気絶縁材によって所定の間隙を正確に保持する半導体装置が開示されている。
【特許文献１】特開平１１−２６１０００号公報
【特許文献２】特開２００２−３３４９６７号公報
【特許文献３】特開２００６−１６５０２５号公報
【特許文献４】特開２００３−１７５５８号公報
【特許文献５】特開２００７−２８１３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
複数枚のチップが積層されて構成される３次元構造の半導体装置では、上に位置するチップとこれに対向して下に位置するチップとの間において互いの信号を伝達する手段の一つとして貫通電極が用いられている。また、上に位置するチップとこれに対向して下に位置するチップとの間隔は、例えば５〜３０μｍ程度であり、その間には、両チップを貼り合わせる接着剤として機能する樹脂が充填されている。
【０００７】
しかしながら、貫通電極を有する３次元構造の半導体装置については、その製造過程において、以下に説明する種々の技術的課題が存在する。
【０００８】
上記貫通電極は半導体装置の回路構成に依存して局在することから、多数の貫通電極が配置された領域と、貫通電極が配置されない領域とが存在する。貫通電極が配置された領域では、上に位置するウエハとこれに対向して下に位置するウエハとの間隔は貫通電極の長さで決まる。しかし、貫通電極が配置されていない領域では、上に位置するウエハの厚さが、例えば３０μｍ程度と薄いため、上に位置するウエハがたわむことによって、上に位置するウエハとこれに対向して下に位置するウエハとの間隔が、貫通電極が配置された領域の上に位置するウエハとこれに対向して下に位置するウエハとの間隔よりも２０％程度狭くなる。このため、上に位置するウエハとこれに対向して下に位置するウエハとの間隔にばらつきが生じてしまう。
【０００９】
上に位置するウエハとこれに対向して下に位置するウエハとの間隔が狭いところでは樹脂が注入されにくくなり、上に位置するウエハとこれに対向して下に位置するウエハとの間に樹脂が充填されない箇所が形成されてしまう。複数枚のウエハを積層して貼り合わせた後に、積層した複数枚のウエハは、例えばダイシングにより個々の積層した複数枚のチップに個片化されて半導体装置が形成されるが、その時、樹脂が充填されない箇所では、上に位置するチップとこれに対向して下に位置するチップとが分離して、半導体装置が破壊するという問題が発生する。
【００１０】
本発明の目的は、貫通電極を有する３次元構造の半導体装置の製造歩留まりを向上させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１３】
この実施の形態は、複数枚の半導体ウエハを貼り合わせ、各々の半導体ウエハの半導体チップに形成された集積回路同士を互いに電気的に接続することにより所望の集積回路を形成する半導体装置の製造方法である。まず、第２ウエハの主面上に最上層配線を覆う表面保護膜を形成した後、表面保護膜を加工して最上層配線の一部を露出させる。続いて、第２ウエハの主面上に絶縁膜を形成した後、この絶縁膜を加工して最上層配線が露出していない領域の表面保護膜上に絶縁膜からなるスペーサを形成する。続いて、同一工程で第２ウエハの主面上の露出した最上層配線上に第１バンプ電極を、スペーサ上に第２バンプ電極を形成する。その後、第２ウエハの主面上に形成された第１バンプ電極に、第１ウエハの裏面から突出する貫通電極を物理的に接触させ、さらに第１ウエハの裏面と第２ウエハの主面上の表面保護膜との間に樹脂を充填するものである。
【００１４】
また、この実施の形態は、複数枚の半導体ウエハを貼り合わせ、各々の半導体ウエハの半導体チップに形成された集積回路同士を互いに電気的に接続することにより所望の集積回路を形成する半導体装置の製造方法である。まず、第２ウエハの主面上に最上層配線を覆う表面保護膜を形成した後、表面保護膜を加工して第１バンプ電極が形成される領域の表面保護膜の厚さを第１バンプ電極が形成されない領域の表面保護膜の厚さよりも薄くし、さらに表面保護膜を加工して第１バンプ電極が形成される領域の最上層配線の一部を露出させる。続いて、同一工程で第２ウエハの主面上の露出した最上層配線上に第１バンプ電極を最上層配線が露出していない表面保護膜上に第２バンプ電極を形成する。その後、第２ウエハの主面上に形成された第１バンプ電極に、第１ウエハの裏面から突出する貫通電極を物理的に接触させ、さらに第１ウエハの裏面と第２ウエハの主面上の表面保護膜との間に樹脂を充填するものである。
【００１５】
また、この実施の形態は、複数枚の半導体チップが貼り合わされ、各々の半導体チップに形成された集積回路同士が互いに電気的に接続されてなる所望の集積回路を備える半導体装置である。この半導体装置は、主面上に形成された複数の第１集積回路と、裏面から突出する貫通電極とを含む第１チップと、主面上に形成された複数の第２集積回路と、複数の第２集積回路のいずれかに電気的に接続されて主面上に形成された複数層の配線と、最上層配線の一部を露出して主面上に形成された表面保護膜と、表面保護膜上に形成されたスペーサと、表面保護膜から露出する最上層配線と電気的に接続して形成された第１バンプ電極と、スペーサ上に形成された第２バンプ電極とを含む第２チップとを有し、第１チップの裏面から突出する貫通電極が第２チップの主面上の第１バンプ電極と物理的に接触しており、第１チップの裏面と第２チップの主面上の表面保護膜との間に樹脂が充填されているものである。
【００１６】
また、この実施の形態は、複数枚の半導体チップが貼り合わされ、各々の半導体チップに形成された集積回路同士が互いに電気的に接続されてなる所望の集積回路を備える半導体装置である。この半導体装置は、主面上に形成された複数の第１集積回路と、裏面から突出する貫通電極とを含む第１チップと、主面上に形成された複数の第２集積回路と、複数の第２集積回路のいずれかに電気的に接続されて主面上に形成された複数層の配線と、最上層配線の一部を露出して主面上に形成された表面保護膜と、表面保護膜から露出する最上層配線と電気的に接続して形成された第１バンプ電極と、表面保護膜上に形成された第２バンプ電極とを含む第２チップとを有し、第１バンプ電極が形成された領域の表面保護膜の厚さは、第２バンプ電極が形成される領域の表面保護膜の厚さよりも薄く、第１チップの裏面から突出する貫通電極が第２チップの主面上の第１バンプ電極と物理的に接触しており、第１チップの裏面と第２チップの主面上の表面保護膜との間に樹脂が充填されているものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
上に位置するウエハ（第１ウエハ）とこれに対向して下に位置するウエハ（第２ウエハ）との間隔をウエハ面内で均一に保つことができるので、上に位置するウエハとこれに対向して下に位置するウエハとの間に接着剤である樹脂を余すところなく充填することができる。これにより、積層した複数枚のウエハを積層した複数枚のチップに個片化して半導体装置を形成しても、積層されたチップの分離を防ぐことができるので、貫通電極を有する３次元構造の半導体装置の製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
本実施の形態１の半導体装置は、互いに異なる集積回路が形成された３枚の半導体チップ（以下、単にチップという）Ｃ１，Ｃ２，Ｃ３を積層して貼り合わせた３次元構造を有している。図１は、この半導体装置を配線基板１に実装してモールド樹脂２で封止したパッケージの一例を示す断面図である。
【００２３】
配線基板１に実装された３枚のチップＣ１，Ｃ２，Ｃ３のうち、最下層のチップＣ１は、接着剤３を介して配線基板１に接着されている。また、中間層のチップＣ２は、接着剤３を介してチップＣ１に接着されており、最上層のチップＣ３は、接着剤３を介してチップＣ２に接着されている。後に詳しく説明するが、最下層のチップＣ１に形成された集積回路と中間層のチップＣ２に形成された集積回路は、チップＣ２に形成された複数の貫通電極４を介して電気的に接続され、中間層のチップＣ２に形成された集積回路と最上層のチップＣ３に形成された集積回路は、チップＣ３に形成された複数の貫通電極４を介して電気的に接続されている。すなわち、本実施の形態１の半導体装置は、チップＣ１，Ｃ２，Ｃ３に形成された集積回路を貫通電極４を介して互いに接続することによって、所望のシステムを実現している。
【００２４】
上記チップＣ１，Ｃ２，Ｃ３と配線基板１は、最上層のチップＣ３に形成された複数のボンディングパッド５と配線基板１上に形成された複数の電極６との間にボンディングされた複数本の金（Ａｕ）ワイヤ７を介して電気的に接続されている。電極６は、配線基板１内の銅（Ｃｕ）配線８を介して、配線基板１の裏面の半田バンプ９に電気的に接続されている。半田バンプ９は、図１に示すパッケージをマザーボードなどに実装する際の外部接続端子を構成している。
【００２５】
図２は、本実施の形態１の半導体装置の製造工程を示すフロー図である。この半導体装置の製造工程は、半導体ウエハ（以下、単にウエハという）Ｗ１，Ｗ２，Ｗ３に互いに異なる集積回路を形成し、ウエハＷ２，Ｗ３に導電部を形成する工程と、ウエハＷ１，Ｗ２にバンプ電極を形成する工程と、ウエハＷ３の裏面を研磨して導電部を露出させることによって貫通電極４を形成する工程と、ウエハＷ２，Ｗ３を貼り合わせ、ウエハＷ３に備わる貫通電極４とウエハＷ２に備わるバンプ電極とを介して集積回路同士を電気的に接続する工程と、ウエハＷ２，Ｗ３間に接着剤を注入する工程と、ウエハＷ２の裏面を研磨して導電部を露出させることによって貫通電極４を形成する工程と、ウエハＷ１，（Ｗ２＋Ｗ３）を貼り合わせ、ウエハＷ２に備わる貫通電極４とウエハＷ１に備わるバンプ電極とを介して集積回路同士を電気的に接続する工程と、ウエハＷ１，（Ｗ２＋Ｗ３）間に接着剤を注入する工程と、ウエハＷ１，Ｗ２，Ｗ３をダイシングすることによって、３次元構造のチップＣ１，Ｃ２，Ｃ３を形成する工程と、チップＣ１，Ｃ２，Ｃ３をパッケージング（基板実装、ワイヤボンディング、樹脂封止）する工程とに大別される。
【００２６】
以下、３枚のウエハＷ１，Ｗ２，Ｗ３を用いた半導体装置の製造方法を工程順に説明する。
【００２７】
まず、図３〜図２１を用いて、ウエハに集積回路と導電部とを形成する工程およびウエハにバンプ電極を形成する工程について説明する。ここでの説明では、貼り合わせた時に中間に位置するウエハＷ２を用いる。
【００２８】
図３に示すように、単結晶シリコンからなる厚さ７８０μｍ程度のウエハＷ２を用意する。そして、このウエハＷ２を熱処理してその主面（集積回路を形成する面）に厚さ１０ｎｍ程度の薄い酸化シリコン膜２０を形成し、続いて酸化シリコン膜２０上にＣＶＤ(Chemical Vapor Deposition)法で窒化シリコン膜２１を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで素子分離溝形成領域の窒化シリコン膜２１と酸化シリコン膜２０とを除去する。ウエハＷ２と窒化シリコン膜２１との間に形成する酸化シリコン膜２０は、ウエハＷ２と窒化シリコン膜２１との界面に生じる応力を緩和し、この応力に起因してウエハＷ２の表面に転位などの欠陥が発生するのを防ぐためのバッファ層である。
【００２９】
次に、図４に示すように、窒化シリコン膜２１をマスクにしたドライエッチングにより、素子分離溝形成領域のウエハＷ２に深さ３５０ｎｍ程度の素子分離溝２２を形成し、後に貫通電極４を形成する領域の近傍のウエハＷ２に深さ３５０ｎｍ程度の溝２３を形成する。溝２３の平面形状は、例えば図５に示すような四角枠状とする。
【００３０】
次に、図６に示すように、ウエハＷ２を熱処理することによって、素子分離溝２２および溝２３の内壁に酸化シリコン膜２４ａを形成した後、ウエハＷ２の主面上にＣＶＤ法で酸化シリコン膜２４を堆積し、続いて素子分離溝２２および溝２３のそれぞれの外部の酸化シリコン膜２４をＣＭＰ(Chemical Mechanical Polishing)法で研磨、除去することによって、素子分離溝２２の内部および溝２３の内部に酸化シリコン膜２４を残す。
【００３１】
次に、窒化シリコン膜２１をエッチングして除去した後、図７に示すように、ウエハＷ２の主面上にＣＶＤ法で窒化シリコン膜２５を堆積する。続いて、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで溝２３の上部の窒化シリコン膜２５、溝２３の内部の酸化シリコン膜２４および溝２３の下方のウエハＷ２を順次エッチングすることにより、溝２３の内側に、例えば深さ４０μｍ程度の絶縁溝２６Ａを形成する。図８に示すように、絶縁溝２６Ａは、溝２３に沿って形成し、その幅を溝２３の幅よりも狭くする。絶縁溝２６Ａの幅は、例えば２μｍ程度である。
【００３２】
次に、図９に示すように、ウエハＷ２を１０００℃程度で熱処理することによって、絶縁溝２６Ａの内壁に酸化シリコン膜２７を形成する。続いて、図１０に示すように、ウエハＷ２の主面上にＣＶＤ法で多結晶シリコン膜２８を堆積した後、絶縁溝２６Ａの外部の多結晶シリコン膜２８をエッチバックで除去することにより、絶縁溝２６Ａの内部に多結晶シリコン膜２８を残す。このとき、絶縁溝２６Ａの内部の多結晶シリコン膜２８は、その表面の高さをウエハＷ２の表面よりも低くする。
【００３３】
次に、ウエハＷ２の主面上にＣＶＤ法で酸化シリコン膜を堆積した後、絶縁溝２６Ａの外部の酸化シリコン膜をＣＭＰ法で研磨、除去することにより、図１１に示すように、絶縁溝２６Ａの内部の多結晶シリコン膜２８上に酸化シリコン膜からなるキャップ絶縁膜２９を形成する。ここまでの工程により、多結晶シリコン膜２８の周囲を酸化シリコン膜２７とキャップ絶縁膜２９とで囲んだ絶縁部２６Ｃが完成する。絶縁部２６Ｃは、後の工程でウエハＷ２の主面に形成する集積回路素子と導電部（貫通電極４）とを電気的に分離するために形成する。また、絶縁溝２６Ａの内壁に酸化シリコン膜２７を形成する際には、ウエハＷ２を１０００℃程度で熱処理するので、絶縁部２６Ｃは、集積回路素子よりも先に形成しておくことが望ましい。
【００３４】
次に、窒化シリコン膜２５をエッチングして除去した後、図１２に示すように、ウエハＷ２の素子形成領域にｎ型不純物とｐ型不純物とをイオン注入することによって、ｎ型ウエル３０とｐ型ウエル３１とを形成する。
【００３５】
次に、ウエハＷ２の表面をウエットエッチングして酸化シリコン膜２０を除去し、続いてウエハＷ２を熱処理してその表面にゲート絶縁膜３２を形成した後、図１３に示すように、周知のＭＩＳ（Metal Insulator Semiconductor）トランジスタ形成プロセスに従ってｐ型ウエル３１にｎチャネル型ＭＩＳトランジスタＱｎを形成し、ｎ型ウエル３０にｐチャネル型ＭＩＳトランジスタＱｐを形成する。
【００３６】
ｎチャネル型ＭＩＳトランジスタＱｎは、主としてゲート絶縁膜３２、ゲート電極３３およびｎ型半導体領域（ソース、ドレイン）３４で構成され、ｐチャネル型ＭＩＳトランジスタＱｐは、主としてゲート絶縁膜３２、ゲート電極３３およびｐ型半導体領域（ソース、ドレイン）３５で構成される。ｎチャネル型ＭＩＳトランジスタＱｎのゲート電極３３は、例えばゲート絶縁膜３２上にＣＶＤ法でｎ型多結晶シリコン膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでｎ型多結晶シリコン膜をパターニングすることによって形成する。同様に、ｐチャネル型ＭＩＳトランジスタＱｐのゲート電極３３は、例えばゲート絶縁膜３２上にＣＶＤ法でｐ型多結晶シリコン膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでｐ型多結晶シリコン膜をパターニングすることによって形成する。ｎ型半導体領域（ソース、ドレイン）３４は、ｐ型ウエル３１にｎ型不純物（例えばリン（Ｐ））をイオン注入して形成し、ｐ型半導体領域（ソース、ドレイン）３５は、ｎ型ウエル３０にｐ型不純物（例えばホウ素（Ｂ））をイオン注入して形成する。
【００３７】
次に、図１４に示すように、ウエハＷ２の主面上にＣＶＤ法で酸化シリコン膜３６を堆積し、続いて酸化シリコン膜３６をＣＭＰ法で研磨してその表面を平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜３６とその下部のウエハＷ２とをドライエッチングすることにより、絶縁部２６Ｃから離間してその内側に、絶縁部２６Ｃに取り囲まれるように導電溝４Ａを形成する。導電溝４Ａの内部には、後の工程で貫通電極４が形成される。ウエハＷ２の主面から導電溝４Ａの底部までの深さは、絶縁溝２６Ａのそれとほぼ同じ（４０μｍ程度）である。
【００３８】
図１５に示すように、導電溝４Ａの平面形状は長方形であり、その長辺は、例えば５．６μｍ程度、短辺は、例えば１．７μｍ程度である。この場合、導電溝４Ａの短辺方向におけるアスペクト比は２０以上となる。導電溝４Ａは、ウエハＷ２から得られるチップ（Ｃ２）１個当たり数千個ずつ形成される。また、特に限定はされないが、本実施の形態１では、このような長方形の導電溝４Ａを１個の絶縁部２６Ｃの内側に２個ずつ並べて配置し、これら２個の導電溝４Ａを同一の集積回路に接続する構成を採用している。
【００３９】
次に、図１６に示すように、ウエハＷ２の主面上にスパッタリング法で厚さ１００ｎｍ程度の窒化チタン（ＴｉＮ）膜４０を堆積する。窒化チタン膜４０は酸化シリコン膜３６と導電膜との接着性を向上させる機能がある。続いて、導電溝４Ａの内部を含むウエハＷ２の主面上にＣＶＤ法で厚さ２０〜３０ｎｍ程度の窒化チタン膜４２を堆積する。窒化チタン膜４２は、次の工程で堆積するタングステン（Ｗ）膜とウエハＷ２（シリコン（Ｓｉ））との反応を防ぐバリア層として機能する。次に、窒化チタン膜４２上にＣＶＤ法でタングステン膜４３を堆積して、導電溝４Ａの内部にタングステン膜４３を埋め込む。その後、エッチバック法またはＣＭＰ法で導電溝４Ａの外側のタングステン膜４３および窒化チタン膜４２を除去して、図１７に示すように、導電溝４Ａの内部にタングステンを主成分とする導電膜（窒化チタン膜４２およびタングステン膜４３）が充填された導電部４Ｃを形成する。
【００４０】
次に、図１８に示すように、酸化シリコン膜３６上にＣＶＤ法で酸化シリコン膜３７を形成した後、酸化シリコン膜３７上にｎチャネル型ＭＩＳトランジスタＱｎとｐチャネル型ＭＩＳトランジスタＱｐとを接続する第１層アルミニウム（Ａｌ）配線３８を形成する。また同時に、導電溝４Ａの内部のタングステン膜４３とＭＩＳトランジスタの一部（例えばｐチャネル型ＭＩＳトランジスタＱｐ）とを接続する第１層アルミニウム配線３９を形成する。第１層アルミニウム配線３８、３９を形成するには、酸化シリコン膜３７上にスパッタリング法でアルミニウム合金膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチング法でアルミニウム合金膜をパターニングする。
【００４１】
次に、図１９に示すように、第１層アルミニウム配線３８、３９の上層に酸化シリコン膜からなる第１層間絶縁膜４４、第２層アルミニウム配線４５、酸化シリコン膜からなる第２層間絶縁膜４６、第３層アルミニウム配線４７、酸化シリコン膜と窒化シリコン膜との積層膜からなる表面保護膜４８を順次形成する。続いて、フォトレジスト膜（図示せず）をマスクにしたドライエッチング法で表面保護膜４８パターニングして、第３層アルミニウム配線４７の一部を露出させる。
【００４２】
次に、図２０に示すように、ウエハＷ２の主面上に有機絶縁膜、例えばポリイミド樹脂膜を塗布した後、有機絶縁膜をパターニングして、第３層アルミニウム配線４７が露出していない表面保護膜４８上に有機絶縁膜からなるスペーサ４９を形成する。スペーサ４９は、ウエハＷ２の主面上の表面保護膜４８と後の製造工程でウエハＷ２の主面上に積層されるウエハＷ３の裏面との間隔とがウエハ面内で均一となるように上記間隔を調整するために設けられる。すなわち、このスペーサ４９の厚さは、ウエハＷ２の主面上の表面保護膜４８と後の製造工程でウエハＷ２の主面上に積層されるウエハＷ３の裏面との間隔、ウエハ３の裏面から突出する貫通電極４の長さ、および後の製造工程で第３層アルミニウム配線４７に接続して形成される第１バンプ電極の厚さなどによって決めることができる。
【００４３】
次に、図２１に示すように、露出した第３層アルミニウム配線４７に接続する第１バンプ電極５０を形成する。第１バンプ電極５０は、例えばマスク蒸着法で形成され、主にインジウム半田等の低硬度の材料、あるいは温度などの条件により低硬度となりうる金属または合金膜によって構成されて下層の配線と電気的に接続されている。同時に、スペーサ４９上にも第２バンプ電極５０ａを形成する。この第２バンプ電極５０ａは、ウエハＷ２に形成された素子とは電気的に接続されておらず、素子の動作には何ら寄与しない。
【００４４】
次に、図２２〜図２６を用いて、ウエハＷ３の裏面を研磨する工程、ウエハＷ２，Ｗ３を貼り合わせる工程、ウエハＷ２，Ｗ３間に接着剤を注入する工程およびウエハＷ２の裏面を研磨する工程について説明する。
【００４５】
上記と同様の方法で集積回路および導電部４Ｃ等が形成されたウエハＷ３を準備する。但し、ウエハＷ３は最上層に位置することから、第１バンプ電極５０は形成されていない。
【００４６】
次に、図２２に示すように、ウエハＷ３の裏面を、例えばＣＭＰ法などにより研磨して所定の厚さまで薄く加工する。研磨を実施したこの段階では、導電溝４Ａおよび絶縁溝２６ＡはウエハＷ３の裏面には露出させない。これは、研磨により導電溝４Ａの内部に充填した導電膜（窒化チタン膜４２およびタングステン膜４３）が破壊されるのを防ぐためと、ウエハＷ３に物理的なダメージ層が残留しないように、後の製造工程で非物理的な方法によりウエハＷ３を薄く加工する余裕を残すためである。
【００４７】
次に、図２３に示すように、ウエハＷ３の裏面を、例えばフッ酸と硝酸との混合溶液、またはそれに類するシリコンエッチング溶液を用いたウエットエッチング法により、エッチングする。ウエットエッチング法に代えてドライエッチング法によりウエハＷ３の裏面を選択的にエッチングしてもよい。これにより、ウエハＷ３の厚さを、例えば３０μｍ程度とし、ウエハＷ３の裏面から導電部４Ｃを突出させて貫通電極４を形成し、絶縁部２６Ｃを突出させて貫通分離部２６を形成する。
【００４８】
次に、図２４に示すように、ウエハＷ２とウエハＷ３とを接近させて、ウエハＷ３に形成された貫通電極４とウエハＷ２に形成された第１バンプ電極５０とを物理的に接触させる。この際、第１バンプ電極５０に貫通電極４を刺すことにより、ウエハＷ２に形成された素子とウエハＷ３形成された素子との電気的接続を確保する。また、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間で、貫通電極４が形成されていない領域には、スペーサ４９上に第２バンプ電極５０ａが積層された支持部が形成されている。スペーサ４９と第２バンプ電極５０ａとを積層した厚さが、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間隔とほぼ同じになるようにスペーサ４９の厚さは設定されているので、貫通電極４が形成されていない領域であってもウエハＷ３がたわむことがなく、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間隔をウエハ面内で均一に保つことができる。
【００４９】
次に、図２５に示すように、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間に、充填材としての機能も有する接着剤５１を充填し、ウエハＷ２とウエハＷ３とを固定する。ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間隔がウエハ面内で均一であることから、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間に接着剤５１が入りやすく、接着剤５１の未充填箇所の形成を防ぐことができるので、物理的な強度を確保することができる。接着剤５１には絶縁性を持つ樹脂、例えばエポキシ樹脂などの熱硬化樹脂などを用いることができるが、これと同等の接着性、強度および絶縁性を有する材料であれば材質は問わない。
【００５０】
次に、図２６に示すように、ウエハＷ２の裏面を前述したウエハＷ３と同様にして研磨することにより、ウエハＷ２の厚さを、例えば３０μｍ程度とし、ウエハＷ２の裏面から導電部４Ｃを突出させて貫通電極４を形成し、絶縁部２６Ｃを突出させて貫通分離部２６を形成する。
【００５１】
次に、図２７を用いて、ウエハＷ１とウエハＷ２，Ｗ３を貼り合わせる工程およびウエハＷ１，Ｗ２間に接着剤を注入する工程について説明する。
【００５２】
上記と同様の方法で集積回路および第１バンプ電極５０が形成されたウエハＷ１を準備する。ウエハＷ１は最下層に位置することから、導電部４Ｃは形成されていない。
【００５３】
さらに、図２７に示すように、上記と同様の方法でウエハＷ１の主面上に、すでに積層して貼り合わせてあるウエハＷ２，Ｗ３を接近させて、ウエハＷ２に形成された貫通電極４とウエハＷ１に形成された第１バンプ電極５０とを物理的に接触させる。続いて、ウエハ１の主面上の表面保護膜４８とウエハＷ２の裏面との間に充填材としての機能も有する接着剤５１を充填し、ウエハＷ１とウエハＷ２，Ｗ３とを固定する。その後、これらのウエハＷ１，Ｗ２，Ｗ３をダイシングして３次元構造のチップＣ１，Ｃ２，Ｃ３に個片化し、これを配線基板１に実装してモールド樹脂２で封止することにより、前記図１に示すパッケージが完成する。
【００５４】
なお、本実施の形態１では、１つのスペーサ４９上に１つの第２バンプ電極５０ａを形成したが、これに限定されるものではなく、例えば１つのスペーサ４９上に複数の第２バンプ電極５０ａを形成してもよく、または２つ以上のスペーサ４９に跨って１つの第２バンプ電極５０ａを形成してもよい。
【００５５】
このように、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間で、ウエハＷ１の第３層アルミニウム配線４７に接続する第１バンプ電極５０が形成されていない領域に、スペーサ４９と第２バンプ電極５０ａとを積層した支持部を形成することにより、ウエハＷ２のたわみを防いで、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間隔をウエハ面内で均一に保つことができる。同様にして、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間隔をウエハ面内で均一に保つことができる。これによって、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間またはウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間に接着剤５１を余すところなく充填できるので、ウエハＷ１，Ｗ２，Ｗ３を積層して貼り合わせた後に、積層したウエハＷ１，Ｗ２，Ｗ３を積層したチップＣ１，Ｃ２，Ｃ３に個片化して半導体装置を形成しても、積層したチップＣ１，Ｃ２，Ｃ３の分離を防ぐことができる。
【００５６】
（実施の形態２）
本発明の実施の形態２による半導体装置を示す半導体ウエハの要部断面図を図２８に示す。
【００５７】
前述した実施の形態１では、例えばウエハＷ１（下に位置するウエハ）とウエハＷ２（上に位置するウエハ）とを積層して貼り合わせた場合、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間で、ウエハＷ１の第３層アルミニウム配線４７に接続する第１バンプ電極５０が形成されていない領域に、スペーサ４９と第２バンプ電極５０ａとを積層した支持部を形成することにより、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間隔をウエハ面内で均一に保っている。
【００５８】
しかしながら、本実施の形態２では、ウエハＷ１とウエハＷ２とを積層して貼り合わせた場合、ウエハＷ１の第３層アルミニウム配線４７に接続する第１バンプ電極５０が形成されていない領域に、ウエハＷ１の第３層アルミニウム配線４７に接続する第１バンプ電極５０が形成されている領域よりも厚い表面保護膜４８をウエハＷ１に形成し、さらにウエハＷ１の第３層アルミニウム配線４７に接続する第１バンプ電極５０が形成されていない領域の表面保護膜４８上に第２バンプ電極５０ａを形成する。これによって、ウエハＷ２の裏面から貫通電極４が突出していない領域に、相対的に厚い表面保護膜４８と第２バンプ電極５０ａとを積層した支持部を形成することができるので、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間隔をウエハ面内で均一に保つことができる。また、本実施の形態２では、前述した実施の形態１で用いたスペーサ４９を形成する必要がないので、前述した実施の形態１よりも製造コストを低減することができる。
【００５９】
膜厚が厚い領域と膜厚が薄い領域とを有する上記表面保護膜４８は、例えば第３層アルミニウム配線４７が形成されたウエハＷ１の主面上にＣＶＤ法で表面保護膜４８を形成し、第１バンプ電極５０が形成される領域の表面保護膜４８を薄く加工した後、第１バンプ電極５０が形成される領域の第３層アルミニウム配線４７が露出するように表面保護膜４８を加工することにより形成することができる。あるいは、第１バンプ電極５０が形成される領域の第３層アルミニウム配線４７が露出するように、表面保護膜４８を加工した後、第１バンプ電極５０が形成される領域の表面保護膜４８を薄く加工してもよい。
【００６０】
（実施の形態３）
本発明の実施の形態３による半導体装置を示す半導体ウエハの要部断面図を図２９に示す。ここでは、積層して貼り合わせたウエハＷ１とウエハＷ２とを用いて説明する。
【００６１】
前述した実施の形態１では、貫通電極４から離間した位置に貫通電極４を取り囲むように、貫通分離部２６を形成している。
【００６２】
しかしながら、本実施の形態３では、貫通分離部２６の内部に多結晶シリコン膜２８を貫通してタングステンを主成分とする導電膜からなる貫通電極４が形成されている。貫通分離部２６は、貫通孔２６ａの側面を覆うように形成された酸化シリコン膜２７と、この酸化シリコン膜２７の側面を覆うように形成された多結晶シリコン膜２８と、この多結晶シリコン膜２８の上面を覆うように形成されたキャップ絶縁膜２９とを有している。貫通電極４は、導電溝４Ａの内側に形成された窒化チタン膜４２およびタングステン膜４３とを有している。貫通分離部２６の内部に貫通電極４を形成することにより、貫通分離部２６を用いてウエハＷ２と貫通電極４との電気的な絶縁を行うことができ、かつ、貫通電極４を構成する導電膜からの汚染の拡散を抑えて素子の電気的特性の劣化を防止することができる。
【００６３】
このように貫通分離部２６の内部に貫通電極４が形成された構造であっても、前述した実施の形態１と同様に、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間で、貫通電極４が形成されていない領域に、スペーサ４９と第２バンプ電極５０ａとが積層された支持部を形成することにより、ウエハＷ２のたわみを防いで、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間隔をウエハ面内で均一に保つことができる。
【００６４】
貫通分離部２６の内部に形成される貫通電極４は、例えば以下に説明する製造方法により形成することができる。
【００６５】
まず、図３０に示すように、ウエハＷ２の主面に素子分離溝２２および溝２３を形成した後、素子分離溝２２および溝２３の内部に酸化シリコン膜２４を埋め込む。
【００６６】
次に、図３１に示すように、ウエハＷ２の主面上に絶縁膜、例えば窒化シリコン膜２５をＣＶＤ法で堆積した後、レジストパターン（図示は省略）をマスクとして、そこから露出する窒化シリコン膜２５、酸化シリコン膜２４およびウエハＷ２を順にエッチング除去することにより、ウエハＷ２の主面に絶縁溝２６Ａを形成する。この絶縁溝２６Ａは、前述した貫通孔２６ａを形成することになる溝であり、ウエハＷ２の主面からウエハＷ２の厚さ方向の途中の位置であって溝２３の深さよりも深い位置まで延びるように形成されている。
【００６７】
続いて、ウエハＷ２に対して熱酸化処理を施すことにより、絶縁溝２６Ａの内壁（側面および底面）のウエハＷ２の露出面に絶縁膜、例えば酸化シリコン膜２７を形成する。この絶縁膜は、熱酸化処理により形成された酸化シリコン膜２７に限定されるものではなく、例えばＣＶＤ法で形成される酸化シリコン、窒化シリコン、酸窒化シリコンなどを絶縁膜に用いることもできる。
【００６８】
続いて、ウエハＷ２の主面上に、絶縁溝２６Ａが充填されるように埋込膜、例えば多結晶シリコン膜２８をＣＶＤ法で堆積する。続いて、多結晶シリコン膜２８を異方性のドライエッチング法によってエッチバックすることにより、絶縁溝２６Ａの外部の余分な多結晶シリコン膜２８を除去し、絶縁溝２６Ａ内のみに多結晶シリコン膜２８を残すようにする。
【００６９】
続いて、ウエハＷ２の主面上に、多結晶シリコン膜２８の上部の窪みが埋め込まれるように、例えば酸化シリコンからなるキャップ絶縁膜２９をＣＶＤ法で堆積する。続いて、キャップ絶縁膜２９をＣＭＰ法で研磨することにより、多結晶シリコン膜２８の上部の窪みの外部の余分なキャップ絶縁膜２９を除去し、多結晶シリコン膜２８の上部の窪み内のみにキャップ絶縁膜２９を残すようにする。このようにして多結晶シリコン膜２８の上面をキャップ絶縁膜２９により覆う。その後、窒化シリコン膜２５をウエットエッチング法によって除去する。
【００７０】
次に、図３２に示すように、ウエハＷ２の主面の素子形成領域に集積回路素子を形成する。集積回路を構成する集積回路素子の例としては、ＭＩＳトランジスタ、バイポーラトランジスタやダイオード等のような能動素子がある。また、上記集積回路素子の他の例としては、抵抗、キャパシタおよびインダクタ等のような受動素子がある。ここでは、素子として、ｎチャネル型ＭＩＳトランジスタが例示されており、前述した実施の形態１に例示したｎチャネル型ＭＩＳトランジスタＱｎと同様の製造方法により形成することができる。
【００７１】
次に、図３３に示すように、ウエハＷ２の主面上に酸化シリコン膜３６をＣＶＤ法で堆積した後、レジストパターン（図示は省略）をマスクとして、そこから露出する酸化シリコン膜３６、キャップ絶縁膜２９および多結晶シリコン膜２８を順にエッチング除去する。これにより、ウエハＷ２の主面に導電溝４Ａを形成する。この導電溝４Ａは、ウエハＷ２の主面の酸化シリコン膜３６の上面からウエハＷ２の厚さ方向に、絶縁溝２６Ａ内の底面の酸化シリコン膜２７まで延びるように形成されている。
【００７２】
続いて、ウエハＷ２の主面上に窒化チタン膜４２をスパッタリング法で堆積した後、タングステン膜４３をＣＶＤ法で堆積し、窒化チタン膜４２およびタングステン膜４３により導電溝４Ａを埋め込む。続いて、タングステン膜４３および窒化チタン膜４２をＣＭＰ法で研磨することにより、導電溝４Ａの外部の余分なタングステン膜４３および窒化チタン膜４２を除去し、導電溝４Ａ内のみにタングステン膜４３および窒化チタン膜４２を残すようにする。このようにして導電溝４Ａ内にタングステン膜４３および窒化チタン膜４２が埋め込まれて導電部４Ｃを形成する。導電部４Ｃは貫通電極４を形成する部分であり、この導電部４Ｃの構成はウエハＷ２の主裏面間を貫通していないことを除いて貫通電極４と同じである。
【００７３】
次に、図３４に示すように、配線層を形成する。ここでは、配線層として、３層配線構成の配線層が例示されており、前述した実施の形態１に例示した配線層と同様の製造方法により形成することができる。さらに、前述した実施の形態１と同様にして、表面保護膜４８上にスペーサ４９を形成し、続いて露出した第３層アルミニウム配線４７に接続する第１バンプ電極５０を形成し、スペーサ４９上に第２バンプ電極５０ａを形成する。
【００７４】
次に、図３５に示すように、ウエハＷ２の裏面を、例えばＣＭＰ法で研磨して所定の厚さまで薄く加工した後、ウエハＷ２の裏面を、例えばフッ酸と硝酸との混合溶液、またはそれに類するシリコンエッチング溶液を用いたウエットエッチング法により、エッチングする。ウエットエッチング法に代えてドライエッチング法によりウエハＷ２の裏面を選択的にエッチングしてもよい。エッチングを実施したこの段階では、酸化シリコン膜２７は露出しているが、導電部４Ｃは酸化シリコン膜２７により覆われている。続いて、露出した酸化シリコン膜２７をエッチング法により除去する。これにより、貫通孔２６ａの側面を覆う酸化シリコン膜２７、多結晶シリコン膜２８およびキャップ絶縁膜２９からなる貫通分離部２６が形成され、さらにその内部に形成されて裏面から突出する貫通電極４を形成する。
【００７５】
なお、本実施の形態３は、前述した実施の形態１で説明したスペーサ４９と第２バンプ電極５０ａとを積層した支持部を有する半導体装置に適用した場合について説明したが、前述した実施の形態２で説明した相対的に厚く形成された表面保護膜４８上に第２バンプ電極５０ａを積層した支持部を有する半導体装置にも適用できることは言うまでもない。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７７】
本発明は、複数枚のチップを積層して貼り合わせた３次元構造の半導体装置に適用することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態１による半導体装置を配線基板に実装して樹脂封止したパッケージの一例を示す断面図である。
【図２】本発明の実施の形態１による半導体装置の製造工程を示すフロー図である。
【図３】本発明の実施の形態１による半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図４】図３に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図５】溝の平面形状を示す半導体ウエハの要部平面図である。
【図６】図４に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図７】図６に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図８】絶縁溝の平面形状を示す半導体ウエハの要部平面図である。
【図９】図７に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１０】図９に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１５】導電溝の平面形状を示す半導体ウエハの要部平面図である。
【図１６】図１４に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２８】本発明の実施の形態２による半導体装置を示す半導体ウエハの要部断面図である。
【図２９】本発明の実施の形態３による半導体装置を示す半導体ウエハの要部断面図である。
【図３０】本発明の実施の形態３による半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【符号の説明】
【００７９】
１ 配線基板
２ モールド樹脂
３ 接着剤
４ 貫通電極
４Ａ 導電溝
４Ｃ 導電部
５ ボンディングパッド
６ 電極
７ ワイヤ
８ 配線
９ 半田バンプ
２０ 酸化シリコン膜
２１ 窒化シリコン膜
２２ 素子分離溝
２３ 溝
２４，２４ａ 酸化シリコン膜
２５ 窒化シリコン膜
２６ 貫通分離部
２６Ａ 絶縁溝
２６Ｃ 絶縁部
２６ａ 貫通孔
２７ 酸化シリコン膜
２８ 多結晶シリコン膜
２９ キャップ絶縁膜
３０ ｎ型ウエル
３１ ｐ型ウエル
３２ ゲート絶縁膜
３３ ゲート電極
３４ ｎ型半導体領域（ソース、ドレイン）
３５ ｐ型半導体領域（ソース、ドレイン）
３６，３７ 酸化シリコン膜
３８，３９ 第１層アルミニウム配線
４０ 窒化チタン膜
４２ 窒化チタン膜
４３ タングステン膜
４４ 第１層間絶縁膜
４５ 第２層アルミニウム配線
４６ 第２層間絶縁膜
４７ 第３層アルミニウム配線
４８ 表面保護膜
４９ スペーサ
５０ 第１バンプ電極
５０ａ 第２バンプ電極
５１ 接着剤
Ｃ１，Ｃ２，Ｃ３ 半導体チップ
Ｑｎ ｎチャネル型ＭＩＳトランジスタ
Ｑｐ ｐチャネル型ＭＩＳトランジスタ
Ｗ１，Ｗ２，Ｗ３ 半導体ウエハ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に３次元構造の半導体装置の製造方法および半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
３次元構造の半導体装置は、半導体活性層を多層に積み重ねた構造に３次元的に半導体素子を集積することにより、２次元構造の半導体装置が直面する種々の障壁、例えば微細化におけるリソグラフィ技術の限界、配線の微細化や配線長増大による配線抵抗の増大や寄生効果の増大、またそれに伴う動作速度の飽和傾向、素子寸法の微細化による高電界効果等を回避し、集積度の向上を維持する有力な構造として注目されている。
【０００３】
３次元構造の半導体装置については、例えば特開平１１−２６１０００号公報（特許文献１）または特開２００２−３３４９６７号公報（特許文献２）に記載があり、半導体素子が形成された半導体基板を貼り合せることにより３次元構造の半導体装置を製造する方法が開示されている。また、これらの文献には、所望の半導体基板の主裏面間を貫通する溝内に垂直相互接続体または埋込接続電極と称する貫通電極を形成し、半導体基板の主裏面間を導通可能なようにする構成が開示されている。
【０００４】
また、特開２００６−１６５０２５号公報（特許文献３）または特開２００３−１７５５８号公報（特許文献４）には、半導体基板中に貫通電極を備えた半導体装置および貫通電極の形成方法が開示されている。
【０００５】
また、特開２００７−２８１３９３号公報（特許文献５）には、導電性材料からなる突起電極と、突起電極よりも大きな高さをもつダミーの突起部とを基板上に有しており、突起部を利用して間隙を決定し、突起部の内側領域において電子部品の表面に付着された電気絶縁材によって所定の間隙を正確に保持する半導体装置が開示されている。
【特許文献１】特開平１１−２６１０００号公報
【特許文献２】特開２００２−３３４９６７号公報
【特許文献３】特開２００６−１６５０２５号公報
【特許文献４】特開２００３−１７５５８号公報
【特許文献５】特開２００７−２８１３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
複数枚のチップが積層されて構成される３次元構造の半導体装置では、上に位置するチップとこれに対向して下に位置するチップとの間において互いの信号を伝達する手段の一つとして貫通電極が用いられている。また、上に位置するチップとこれに対向して下に位置するチップとの間隔は、例えば５〜３０μｍ程度であり、その間には、両チップを貼り合わせる接着剤として機能する樹脂が充填されている。
【０００７】
しかしながら、貫通電極を有する３次元構造の半導体装置については、その製造過程において、以下に説明する種々の技術的課題が存在する。
【０００８】
上記貫通電極は半導体装置の回路構成に依存して局在することから、多数の貫通電極が配置された領域と、貫通電極が配置されない領域とが存在する。貫通電極が配置された領域では、上に位置するウエハとこれに対向して下に位置するウエハとの間隔は貫通電極の長さで決まる。しかし、貫通電極が配置されていない領域では、上に位置するウエハの厚さが、例えば３０μｍ程度と薄いため、上に位置するウエハがたわむことによって、上に位置するウエハとこれに対向して下に位置するウエハとの間隔が、貫通電極が配置された領域の上に位置するウエハとこれに対向して下に位置するウエハとの間隔よりも２０％程度狭くなる。このため、上に位置するウエハとこれに対向して下に位置するウエハとの間隔にばらつきが生じてしまう。
【０００９】
上に位置するウエハとこれに対向して下に位置するウエハとの間隔が狭いところでは樹脂が注入されにくくなり、上に位置するウエハとこれに対向して下に位置するウエハとの間に樹脂が充填されない箇所が形成されてしまう。複数枚のウエハを積層して貼り合わせた後に、積層した複数枚のウエハは、例えばダイシングにより個々の積層した複数枚のチップに個片化されて半導体装置が形成されるが、その時、樹脂が充填されない箇所では、上に位置するチップとこれに対向して下に位置するチップとが分離して、半導体装置が破壊するという問題が発生する。
【００１０】
本発明の目的は、貫通電極を有する３次元構造の半導体装置の製造歩留まりを向上させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１３】
この実施の形態は、複数枚の半導体ウエハを貼り合わせ、各々の半導体ウエハの半導体チップに形成された集積回路同士を互いに電気的に接続することにより所望の集積回路を形成する半導体装置の製造方法である。まず、第２ウエハの主面上に最上層配線を覆う表面保護膜を形成した後、表面保護膜を加工して最上層配線の一部を露出させる。続いて、第２ウエハの主面上に絶縁膜を形成した後、この絶縁膜を加工して最上層配線が露出していない領域の表面保護膜上に絶縁膜からなるスペーサを形成する。続いて、同一工程で第２ウエハの主面上の露出した最上層配線上に第１バンプ電極を、スペーサ上に第２バンプ電極を形成する。その後、第２ウエハの主面上に形成された第１バンプ電極に、第１ウエハの裏面から突出する貫通電極を物理的に接触させ、さらに第１ウエハの裏面と第２ウエハの主面上の表面保護膜との間に樹脂を充填するものである。
【００１４】
また、この実施の形態は、複数枚の半導体ウエハを貼り合わせ、各々の半導体ウエハの半導体チップに形成された集積回路同士を互いに電気的に接続することにより所望の集積回路を形成する半導体装置の製造方法である。まず、第２ウエハの主面上に最上層配線を覆う表面保護膜を形成した後、表面保護膜を加工して第１バンプ電極が形成される領域の表面保護膜の厚さを第１バンプ電極が形成されない領域の表面保護膜の厚さよりも薄くし、さらに表面保護膜を加工して第１バンプ電極が形成される領域の最上層配線の一部を露出させる。続いて、同一工程で第２ウエハの主面上の露出した最上層配線上に第１バンプ電極を最上層配線が露出していない表面保護膜上に第２バンプ電極を形成する。その後、第２ウエハの主面上に形成された第１バンプ電極に、第１ウエハの裏面から突出する貫通電極を物理的に接触させ、さらに第１ウエハの裏面と第２ウエハの主面上の表面保護膜との間に樹脂を充填するものである。
【００１５】
また、この実施の形態は、複数枚の半導体チップが貼り合わされ、各々の半導体チップに形成された集積回路同士が互いに電気的に接続されてなる所望の集積回路を備える半導体装置である。この半導体装置は、主面上に形成された複数の第１集積回路と、裏面から突出する貫通電極とを含む第１チップと、主面上に形成された複数の第２集積回路と、複数の第２集積回路のいずれかに電気的に接続されて主面上に形成された複数層の配線と、最上層配線の一部を露出して主面上に形成された表面保護膜と、表面保護膜上に形成されたスペーサと、表面保護膜から露出する最上層配線と電気的に接続して形成された第１バンプ電極と、スペーサ上に形成された第２バンプ電極とを含む第２チップとを有し、第１チップの裏面から突出する貫通電極が第２チップの主面上の第１バンプ電極と物理的に接触しており、第１チップの裏面と第２チップの主面上の表面保護膜との間に樹脂が充填されているものである。
【００１６】
また、この実施の形態は、複数枚の半導体チップが貼り合わされ、各々の半導体チップに形成された集積回路同士が互いに電気的に接続されてなる所望の集積回路を備える半導体装置である。この半導体装置は、主面上に形成された複数の第１集積回路と、裏面から突出する貫通電極とを含む第１チップと、主面上に形成された複数の第２集積回路と、複数の第２集積回路のいずれかに電気的に接続されて主面上に形成された複数層の配線と、最上層配線の一部を露出して主面上に形成された表面保護膜と、表面保護膜から露出する最上層配線と電気的に接続して形成された第１バンプ電極と、表面保護膜上に形成された第２バンプ電極とを含む第２チップとを有し、第１バンプ電極が形成された領域の表面保護膜の厚さは、第２バンプ電極が形成される領域の表面保護膜の厚さよりも薄く、第１チップの裏面から突出する貫通電極が第２チップの主面上の第１バンプ電極と物理的に接触しており、第１チップの裏面と第２チップの主面上の表面保護膜との間に樹脂が充填されているものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
上に位置するウエハ（第１ウエハ）とこれに対向して下に位置するウエハ（第２ウエハ）との間隔をウエハ面内で均一に保つことができるので、上に位置するウエハとこれに対向して下に位置するウエハとの間に接着剤である樹脂を余すところなく充填することができる。これにより、積層した複数枚のウエハを積層した複数枚のチップに個片化して半導体装置を形成しても、積層されたチップの分離を防ぐことができるので、貫通電極を有する３次元構造の半導体装置の製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
本実施の形態１の半導体装置は、互いに異なる集積回路が形成された３枚の半導体チップ（以下、単にチップという）Ｃ１，Ｃ２，Ｃ３を積層して貼り合わせた３次元構造を有している。図１は、この半導体装置を配線基板１に実装してモールド樹脂２で封止したパッケージの一例を示す断面図である。
【００２３】
配線基板１に実装された３枚のチップＣ１，Ｃ２，Ｃ３のうち、最下層のチップＣ１は、接着剤３を介して配線基板１に接着されている。また、中間層のチップＣ２は、接着剤３を介してチップＣ１に接着されており、最上層のチップＣ３は、接着剤３を介してチップＣ２に接着されている。後に詳しく説明するが、最下層のチップＣ１に形成された集積回路と中間層のチップＣ２に形成された集積回路は、チップＣ２に形成された複数の貫通電極４を介して電気的に接続され、中間層のチップＣ２に形成された集積回路と最上層のチップＣ３に形成された集積回路は、チップＣ３に形成された複数の貫通電極４を介して電気的に接続されている。すなわち、本実施の形態１の半導体装置は、チップＣ１，Ｃ２，Ｃ３に形成された集積回路を貫通電極４を介して互いに接続することによって、所望のシステムを実現している。
【００２４】
上記チップＣ１，Ｃ２，Ｃ３と配線基板１は、最上層のチップＣ３に形成された複数のボンディングパッド５と配線基板１上に形成された複数の電極６との間にボンディングされた複数本の金（Ａｕ）ワイヤ７を介して電気的に接続されている。電極６は、配線基板１内の銅（Ｃｕ）配線８を介して、配線基板１の裏面の半田バンプ９に電気的に接続されている。半田バンプ９は、図１に示すパッケージをマザーボードなどに実装する際の外部接続端子を構成している。
【００２５】
図２は、本実施の形態１の半導体装置の製造工程を示すフロー図である。この半導体装置の製造工程は、半導体ウエハ（以下、単にウエハという）Ｗ１，Ｗ２，Ｗ３に互いに異なる集積回路を形成し、ウエハＷ２，Ｗ３に導電部を形成する工程と、ウエハＷ１，Ｗ２にバンプ電極を形成する工程と、ウエハＷ３の裏面を研磨して導電部を露出させることによって貫通電極４を形成する工程と、ウエハＷ２，Ｗ３を貼り合わせ、ウエハＷ３に備わる貫通電極４とウエハＷ２に備わるバンプ電極とを介して集積回路同士を電気的に接続する工程と、ウエハＷ２，Ｗ３間に接着剤を注入する工程と、ウエハＷ２の裏面を研磨して導電部を露出させることによって貫通電極４を形成する工程と、ウエハＷ１，（Ｗ２＋Ｗ３）を貼り合わせ、ウエハＷ２に備わる貫通電極４とウエハＷ１に備わるバンプ電極とを介して集積回路同士を電気的に接続する工程と、ウエハＷ１，（Ｗ２＋Ｗ３）間に接着剤を注入する工程と、ウエハＷ１，Ｗ２，Ｗ３をダイシングすることによって、３次元構造のチップＣ１，Ｃ２，Ｃ３を形成する工程と、チップＣ１，Ｃ２，Ｃ３をパッケージング（基板実装、ワイヤボンディング、樹脂封止）する工程とに大別される。
【００２６】
以下、３枚のウエハＷ１，Ｗ２，Ｗ３を用いた半導体装置の製造方法を工程順に説明する。
【００２７】
まず、図３〜図２１を用いて、ウエハに集積回路と導電部とを形成する工程およびウエハにバンプ電極を形成する工程について説明する。ここでの説明では、貼り合わせた時に中間に位置するウエハＷ２を用いる。
【００２８】
図３に示すように、単結晶シリコンからなる厚さ７８０μｍ程度のウエハＷ２を用意する。そして、このウエハＷ２を熱処理してその主面（集積回路を形成する面）に厚さ１０ｎｍ程度の薄い酸化シリコン膜２０を形成し、続いて酸化シリコン膜２０上にＣＶＤ(Chemical Vapor Deposition)法で窒化シリコン膜２１を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで素子分離溝形成領域の窒化シリコン膜２１と酸化シリコン膜２０とを除去する。ウエハＷ２と窒化シリコン膜２１との間に形成する酸化シリコン膜２０は、ウエハＷ２と窒化シリコン膜２１との界面に生じる応力を緩和し、この応力に起因してウエハＷ２の表面に転位などの欠陥が発生するのを防ぐためのバッファ層である。
【００２９】
次に、図４に示すように、窒化シリコン膜２１をマスクにしたドライエッチングにより、素子分離溝形成領域のウエハＷ２に深さ３５０ｎｍ程度の素子分離溝２２を形成し、後に貫通電極４を形成する領域の近傍のウエハＷ２に深さ３５０ｎｍ程度の溝２３を形成する。溝２３の平面形状は、例えば図５に示すような四角枠状とする。
【００３０】
次に、図６に示すように、ウエハＷ２を熱処理することによって、素子分離溝２２および溝２３の内壁に酸化シリコン膜２４ａを形成した後、ウエハＷ２の主面上にＣＶＤ法で酸化シリコン膜２４を堆積し、続いて素子分離溝２２および溝２３のそれぞれの外部の酸化シリコン膜２４をＣＭＰ(Chemical Mechanical Polishing)法で研磨、除去することによって、素子分離溝２２の内部および溝２３の内部に酸化シリコン膜２４を残す。
【００３１】
次に、窒化シリコン膜２１をエッチングして除去した後、図７に示すように、ウエハＷ２の主面上にＣＶＤ法で窒化シリコン膜２５を堆積する。続いて、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで溝２３の上部の窒化シリコン膜２５、溝２３の内部の酸化シリコン膜２４および溝２３の下方のウエハＷ２を順次エッチングすることにより、溝２３の内側に、例えば深さ４０μｍ程度の絶縁溝２６Ａを形成する。図８に示すように、絶縁溝２６Ａは、溝２３に沿って形成し、その幅を溝２３の幅よりも狭くする。絶縁溝２６Ａの幅は、例えば２μｍ程度である。
【００３２】
次に、図９に示すように、ウエハＷ２を１０００℃程度で熱処理することによって、絶縁溝２６Ａの内壁に酸化シリコン膜２７を形成する。続いて、図１０に示すように、ウエハＷ２の主面上にＣＶＤ法で多結晶シリコン膜２８を堆積した後、絶縁溝２６Ａの外部の多結晶シリコン膜２８をエッチバックで除去することにより、絶縁溝２６Ａの内部に多結晶シリコン膜２８を残す。このとき、絶縁溝２６Ａの内部の多結晶シリコン膜２８は、その表面の高さをウエハＷ２の表面よりも低くする。
【００３３】
次に、ウエハＷ２の主面上にＣＶＤ法で酸化シリコン膜を堆積した後、絶縁溝２６Ａの外部の酸化シリコン膜をＣＭＰ法で研磨、除去することにより、図１１に示すように、絶縁溝２６Ａの内部の多結晶シリコン膜２８上に酸化シリコン膜からなるキャップ絶縁膜２９を形成する。ここまでの工程により、多結晶シリコン膜２８の周囲を酸化シリコン膜２７とキャップ絶縁膜２９とで囲んだ絶縁部２６Ｃが完成する。絶縁部２６Ｃは、後の工程でウエハＷ２の主面に形成する集積回路素子と導電部（貫通電極４）とを電気的に分離するために形成する。また、絶縁溝２６Ａの内壁に酸化シリコン膜２７を形成する際には、ウエハＷ２を１０００℃程度で熱処理するので、絶縁部２６Ｃは、集積回路素子よりも先に形成しておくことが望ましい。
【００３４】
次に、窒化シリコン膜２５をエッチングして除去した後、図１２に示すように、ウエハＷ２の素子形成領域にｎ型不純物とｐ型不純物とをイオン注入することによって、ｎ型ウエル３０とｐ型ウエル３１とを形成する。
【００３５】
次に、ウエハＷ２の表面をウエットエッチングして酸化シリコン膜２０を除去し、続いてウエハＷ２を熱処理してその表面にゲート絶縁膜３２を形成した後、図１３に示すように、周知のＭＩＳ（Metal Insulator Semiconductor）トランジスタ形成プロセスに従ってｐ型ウエル３１にｎチャネル型ＭＩＳトランジスタＱｎを形成し、ｎ型ウエル３０にｐチャネル型ＭＩＳトランジスタＱｐを形成する。
【００３６】
ｎチャネル型ＭＩＳトランジスタＱｎは、主としてゲート絶縁膜３２、ゲート電極３３およびｎ型半導体領域（ソース、ドレイン）３４で構成され、ｐチャネル型ＭＩＳトランジスタＱｐは、主としてゲート絶縁膜３２、ゲート電極３３およびｐ型半導体領域（ソース、ドレイン）３５で構成される。ｎチャネル型ＭＩＳトランジスタＱｎのゲート電極３３は、例えばゲート絶縁膜３２上にＣＶＤ法でｎ型多結晶シリコン膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでｎ型多結晶シリコン膜をパターニングすることによって形成する。同様に、ｐチャネル型ＭＩＳトランジスタＱｐのゲート電極３３は、例えばゲート絶縁膜３２上にＣＶＤ法でｐ型多結晶シリコン膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでｐ型多結晶シリコン膜をパターニングすることによって形成する。ｎ型半導体領域（ソース、ドレイン）３４は、ｐ型ウエル３１にｎ型不純物（例えばリン（Ｐ））をイオン注入して形成し、ｐ型半導体領域（ソース、ドレイン）３５は、ｎ型ウエル３０にｐ型不純物（例えばホウ素（Ｂ））をイオン注入して形成する。
【００３７】
次に、図１４に示すように、ウエハＷ２の主面上にＣＶＤ法で酸化シリコン膜３６を堆積し、続いて酸化シリコン膜３６をＣＭＰ法で研磨してその表面を平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜３６とその下部のウエハＷ２とをドライエッチングすることにより、絶縁部２６Ｃから離間してその内側に、絶縁部２６Ｃに取り囲まれるように導電溝４Ａを形成する。導電溝４Ａの内部には、後の工程で貫通電極４が形成される。ウエハＷ２の主面から導電溝４Ａの底部までの深さは、絶縁溝２６Ａのそれとほぼ同じ（４０μｍ程度）である。
【００３８】
図１５に示すように、導電溝４Ａの平面形状は長方形であり、その長辺は、例えば５．６μｍ程度、短辺は、例えば１．７μｍ程度である。この場合、導電溝４Ａの短辺方向におけるアスペクト比は２０以上となる。導電溝４Ａは、ウエハＷ２から得られるチップ（Ｃ２）１個当たり数千個ずつ形成される。また、特に限定はされないが、本実施の形態１では、このような長方形の導電溝４Ａを１個の絶縁部２６Ｃの内側に２個ずつ並べて配置し、これら２個の導電溝４Ａを同一の集積回路に接続する構成を採用している。
【００３９】
次に、図１６に示すように、ウエハＷ２の主面上にスパッタリング法で厚さ１００ｎｍ程度の窒化チタン（ＴｉＮ）膜４０を堆積する。窒化チタン膜４０は酸化シリコン膜３６と導電膜との接着性を向上させる機能がある。続いて、導電溝４Ａの内部を含むウエハＷ２の主面上にＣＶＤ法で厚さ２０〜３０ｎｍ程度の窒化チタン膜４２を堆積する。窒化チタン膜４２は、次の工程で堆積するタングステン（Ｗ）膜とウエハＷ２（シリコン（Ｓｉ））との反応を防ぐバリア層として機能する。次に、窒化チタン膜４２上にＣＶＤ法でタングステン膜４３を堆積して、導電溝４Ａの内部にタングステン膜４３を埋め込む。その後、エッチバック法またはＣＭＰ法で導電溝４Ａの外側のタングステン膜４３および窒化チタン膜４２を除去して、図１７に示すように、導電溝４Ａの内部にタングステンを主成分とする導電膜（窒化チタン膜４２およびタングステン膜４３）が充填された導電部４Ｃを形成する。
【００４０】
次に、図１８に示すように、酸化シリコン膜３６上にＣＶＤ法で酸化シリコン膜３７を形成した後、酸化シリコン膜３７上にｎチャネル型ＭＩＳトランジスタＱｎとｐチャネル型ＭＩＳトランジスタＱｐとを接続する第１層アルミニウム（Ａｌ）配線３８を形成する。また同時に、導電溝４Ａの内部のタングステン膜４３とＭＩＳトランジスタの一部（例えばｐチャネル型ＭＩＳトランジスタＱｐ）とを接続する第１層アルミニウム配線３９を形成する。第１層アルミニウム配線３８、３９を形成するには、酸化シリコン膜３７上にスパッタリング法でアルミニウム合金膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチング法でアルミニウム合金膜をパターニングする。
【００４１】
次に、図１９に示すように、第１層アルミニウム配線３８、３９の上層に酸化シリコン膜からなる第１層間絶縁膜４４、第２層アルミニウム配線４５、酸化シリコン膜からなる第２層間絶縁膜４６、第３層アルミニウム配線４７、酸化シリコン膜と窒化シリコン膜との積層膜からなる表面保護膜４８を順次形成する。続いて、フォトレジスト膜（図示せず）をマスクにしたドライエッチング法で表面保護膜４８パターニングして、第３層アルミニウム配線４７の一部を露出させる。
【００４２】
次に、図２０に示すように、ウエハＷ２の主面上に有機絶縁膜、例えばポリイミド樹脂膜を塗布した後、有機絶縁膜をパターニングして、第３層アルミニウム配線４７が露出していない表面保護膜４８上に有機絶縁膜からなるスペーサ４９を形成する。スペーサ４９は、ウエハＷ２の主面上の表面保護膜４８と後の製造工程でウエハＷ２の主面上に積層されるウエハＷ３の裏面との間隔とがウエハ面内で均一となるように上記間隔を調整するために設けられる。すなわち、このスペーサ４９の厚さは、ウエハＷ２の主面上の表面保護膜４８と後の製造工程でウエハＷ２の主面上に積層されるウエハＷ３の裏面との間隔、ウエハ３の裏面から突出する貫通電極４の長さ、および後の製造工程で第３層アルミニウム配線４７に接続して形成される第１バンプ電極の厚さなどによって決めることができる。
【００４３】
次に、図２１に示すように、露出した第３層アルミニウム配線４７に接続する第１バンプ電極５０を形成する。第１バンプ電極５０は、例えばマスク蒸着法で形成され、主にインジウム半田等の低硬度の材料、あるいは温度などの条件により低硬度となりうる金属または合金膜によって構成されて下層の配線と電気的に接続されている。同時に、スペーサ４９上にも第２バンプ電極５０ａを形成する。この第２バンプ電極５０ａは、ウエハＷ２に形成された素子とは電気的に接続されておらず、素子の動作には何ら寄与しない。
【００４４】
次に、図２２〜図２６を用いて、ウエハＷ３の裏面を研磨する工程、ウエハＷ２，Ｗ３を貼り合わせる工程、ウエハＷ２，Ｗ３間に接着剤を注入する工程およびウエハＷ２の裏面を研磨する工程について説明する。
【００４５】
上記と同様の方法で集積回路および導電部４Ｃ等が形成されたウエハＷ３を準備する。但し、ウエハＷ３は最上層に位置することから、第１バンプ電極５０は形成されていない。
【００４６】
次に、図２２に示すように、ウエハＷ３の裏面を、例えばＣＭＰ法などにより研磨して所定の厚さまで薄く加工する。研磨を実施したこの段階では、導電溝４Ａおよび絶縁溝２６ＡはウエハＷ３の裏面には露出させない。これは、研磨により導電溝４Ａの内部に充填した導電膜（窒化チタン膜４２およびタングステン膜４３）が破壊されるのを防ぐためと、ウエハＷ３に物理的なダメージ層が残留しないように、後の製造工程で非物理的な方法によりウエハＷ３を薄く加工する余裕を残すためである。
【００４７】
次に、図２３に示すように、ウエハＷ３の裏面を、例えばフッ酸と硝酸との混合溶液、またはそれに類するシリコンエッチング溶液を用いたウエットエッチング法により、エッチングする。ウエットエッチング法に代えてドライエッチング法によりウエハＷ３の裏面を選択的にエッチングしてもよい。これにより、ウエハＷ３の厚さを、例えば３０μｍ程度とし、ウエハＷ３の裏面から導電部４Ｃを突出させて貫通電極４を形成し、絶縁部２６Ｃを突出させて貫通分離部２６を形成する。
【００４８】
次に、図２４に示すように、ウエハＷ２とウエハＷ３とを接近させて、ウエハＷ３に形成された貫通電極４とウエハＷ２に形成された第１バンプ電極５０とを物理的に接触させる。この際、第１バンプ電極５０に貫通電極４を刺すことにより、ウエハＷ２に形成された素子とウエハＷ３形成された素子との電気的接続を確保する。また、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間で、貫通電極４が形成されていない領域には、スペーサ４９上に第２バンプ電極５０ａが積層された支持部が形成されている。スペーサ４９と第２バンプ電極５０ａとを積層した厚さが、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間隔とほぼ同じになるようにスペーサ４９の厚さは設定されているので、貫通電極４が形成されていない領域であってもウエハＷ３がたわむことがなく、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間隔をウエハ面内で均一に保つことができる。
【００４９】
次に、図２５に示すように、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間に、充填材としての機能も有する接着剤５１を充填し、ウエハＷ２とウエハＷ３とを固定する。ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間隔がウエハ面内で均一であることから、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間に接着剤５１が入りやすく、接着剤５１の未充填箇所の形成を防ぐことができるので、物理的な強度を確保することができる。接着剤５１には絶縁性を持つ樹脂、例えばエポキシ樹脂などの熱硬化樹脂などを用いることができるが、これと同等の接着性、強度および絶縁性を有する材料であれば材質は問わない。
【００５０】
次に、図２６に示すように、ウエハＷ２の裏面を前述したウエハＷ３と同様にして研磨することにより、ウエハＷ２の厚さを、例えば３０μｍ程度とし、ウエハＷ２の裏面から導電部４Ｃを突出させて貫通電極４を形成し、絶縁部２６Ｃを突出させて貫通分離部２６を形成する。
【００５１】
次に、図２７を用いて、ウエハＷ１とウエハＷ２，Ｗ３を貼り合わせる工程およびウエハＷ１，Ｗ２間に接着剤を注入する工程について説明する。
【００５２】
上記と同様の方法で集積回路および第１バンプ電極５０が形成されたウエハＷ１を準備する。ウエハＷ１は最下層に位置することから、導電部４Ｃは形成されていない。
【００５３】
さらに、図２７に示すように、上記と同様の方法でウエハＷ１の主面上に、すでに積層して貼り合わせてあるウエハＷ２，Ｗ３を接近させて、ウエハＷ２に形成された貫通電極４とウエハＷ１に形成された第１バンプ電極５０とを物理的に接触させる。続いて、ウエハ１の主面上の表面保護膜４８とウエハＷ２の裏面との間に充填材としての機能も有する接着剤５１を充填し、ウエハＷ１とウエハＷ２，Ｗ３とを固定する。その後、これらのウエハＷ１，Ｗ２，Ｗ３をダイシングして３次元構造のチップＣ１，Ｃ２，Ｃ３に個片化し、これを配線基板１に実装してモールド樹脂２で封止することにより、前記図１に示すパッケージが完成する。
【００５４】
なお、本実施の形態１では、１つのスペーサ４９上に１つの第２バンプ電極５０ａを形成したが、これに限定されるものではなく、例えば１つのスペーサ４９上に複数の第２バンプ電極５０ａを形成してもよく、または２つ以上のスペーサ４９に跨って１つの第２バンプ電極５０ａを形成してもよい。
【００５５】
このように、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間で、ウエハＷ１の第３層アルミニウム配線４７に接続する第１バンプ電極５０が形成されていない領域に、スペーサ４９と第２バンプ電極５０ａとを積層した支持部を形成することにより、ウエハＷ２のたわみを防いで、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間隔をウエハ面内で均一に保つことができる。同様にして、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間隔をウエハ面内で均一に保つことができる。これによって、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間またはウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間に接着剤５１を余すところなく充填できるので、ウエハＷ１，Ｗ２，Ｗ３を積層して貼り合わせた後に、積層したウエハＷ１，Ｗ２，Ｗ３を積層したチップＣ１，Ｃ２，Ｃ３に個片化して半導体装置を形成しても、積層したチップＣ１，Ｃ２，Ｃ３の分離を防ぐことができる。
【００５６】
（実施の形態２）
本発明の実施の形態２による半導体装置を示す半導体ウエハの要部断面図を図２８に示す。
【００５７】
前述した実施の形態１では、例えばウエハＷ１（下に位置するウエハ）とウエハＷ２（上に位置するウエハ）とを積層して貼り合わせた場合、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間で、ウエハＷ１の第３層アルミニウム配線４７に接続する第１バンプ電極５０が形成されていない領域に、スペーサ４９と第２バンプ電極５０ａとを積層した支持部を形成することにより、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間隔をウエハ面内で均一に保っている。
【００５８】
しかしながら、本実施の形態２では、ウエハＷ１とウエハＷ２とを積層して貼り合わせた場合、ウエハＷ１の第３層アルミニウム配線４７に接続する第１バンプ電極５０が形成されていない領域に、ウエハＷ１の第３層アルミニウム配線４７に接続する第１バンプ電極５０が形成されている領域よりも厚い表面保護膜４８をウエハＷ１に形成し、さらにウエハＷ１の第３層アルミニウム配線４７に接続する第１バンプ電極５０が形成されていない領域の表面保護膜４８上に第２バンプ電極５０ａを形成する。これによって、ウエハＷ２の裏面から貫通電極４が突出していない領域に、相対的に厚い表面保護膜４８と第２バンプ電極５０ａとを積層した支持部を形成することができるので、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間隔をウエハ面内で均一に保つことができる。また、本実施の形態２では、前述した実施の形態１で用いたスペーサ４９を形成する必要がないので、前述した実施の形態１よりも製造コストを低減することができる。
【００５９】
膜厚が厚い領域と膜厚が薄い領域とを有する上記表面保護膜４８は、例えば第３層アルミニウム配線４７が形成されたウエハＷ１の主面上にＣＶＤ法で表面保護膜４８を形成し、第１バンプ電極５０が形成される領域の表面保護膜４８を薄く加工した後、第１バンプ電極５０が形成される領域の第３層アルミニウム配線４７が露出するように表面保護膜４８を加工することにより形成することができる。あるいは、第１バンプ電極５０が形成される領域の第３層アルミニウム配線４７が露出するように、表面保護膜４８を加工した後、第１バンプ電極５０が形成される領域の表面保護膜４８を薄く加工してもよい。
【００６０】
（実施の形態３）
本発明の実施の形態３による半導体装置を示す半導体ウエハの要部断面図を図２９に示す。ここでは、積層して貼り合わせたウエハＷ１とウエハＷ２とを用いて説明する。
【００６１】
前述した実施の形態１では、貫通電極４から離間した位置に貫通電極４を取り囲むように、貫通分離部２６を形成している。
【００６２】
しかしながら、本実施の形態３では、貫通分離部２６の内部に多結晶シリコン膜２８を貫通してタングステンを主成分とする導電膜からなる貫通電極４が形成されている。貫通分離部２６は、貫通孔２６ａの側面を覆うように形成された酸化シリコン膜２７と、この酸化シリコン膜２７の側面を覆うように形成された多結晶シリコン膜２８と、この多結晶シリコン膜２８の上面を覆うように形成されたキャップ絶縁膜２９とを有している。貫通電極４は、導電溝４Ａの内側に形成された窒化チタン膜４２およびタングステン膜４３とを有している。貫通分離部２６の内部に貫通電極４を形成することにより、貫通分離部２６を用いてウエハＷ２と貫通電極４との電気的な絶縁を行うことができ、かつ、貫通電極４を構成する導電膜からの汚染の拡散を抑えて素子の電気的特性の劣化を防止することができる。
【００６３】
このように貫通分離部２６の内部に貫通電極４が形成された構造であっても、前述した実施の形態１と同様に、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間で、貫通電極４が形成されていない領域に、スペーサ４９と第２バンプ電極５０ａとが積層された支持部を形成することにより、ウエハＷ２のたわみを防いで、ウエハＷ１の主面上の表面保護膜４８とウエハＷ２の裏面との間隔をウエハ面内で均一に保つことができる。
【００６４】
貫通分離部２６の内部に形成される貫通電極４は、例えば以下に説明する製造方法により形成することができる。
【００６５】
まず、図３０に示すように、ウエハＷ２の主面に素子分離溝２２および溝２３を形成した後、素子分離溝２２および溝２３の内部に酸化シリコン膜２４を埋め込む。
【００６６】
次に、図３１に示すように、ウエハＷ２の主面上に絶縁膜、例えば窒化シリコン膜２５をＣＶＤ法で堆積した後、レジストパターン（図示は省略）をマスクとして、そこから露出する窒化シリコン膜２５、酸化シリコン膜２４およびウエハＷ２を順にエッチング除去することにより、ウエハＷ２の主面に絶縁溝２６Ａを形成する。この絶縁溝２６Ａは、前述した貫通孔２６ａを形成することになる溝であり、ウエハＷ２の主面からウエハＷ２の厚さ方向の途中の位置であって溝２３の深さよりも深い位置まで延びるように形成されている。
【００６７】
続いて、ウエハＷ２に対して熱酸化処理を施すことにより、絶縁溝２６Ａの内壁（側面および底面）のウエハＷ２の露出面に絶縁膜、例えば酸化シリコン膜２７を形成する。この絶縁膜は、熱酸化処理により形成された酸化シリコン膜２７に限定されるものではなく、例えばＣＶＤ法で形成される酸化シリコン、窒化シリコン、酸窒化シリコンなどを絶縁膜に用いることもできる。
【００６８】
続いて、ウエハＷ２の主面上に、絶縁溝２６Ａが充填されるように埋込膜、例えば多結晶シリコン膜２８をＣＶＤ法で堆積する。続いて、多結晶シリコン膜２８を異方性のドライエッチング法によってエッチバックすることにより、絶縁溝２６Ａの外部の余分な多結晶シリコン膜２８を除去し、絶縁溝２６Ａ内のみに多結晶シリコン膜２８を残すようにする。
【００６９】
続いて、ウエハＷ２の主面上に、多結晶シリコン膜２８の上部の窪みが埋め込まれるように、例えば酸化シリコンからなるキャップ絶縁膜２９をＣＶＤ法で堆積する。続いて、キャップ絶縁膜２９をＣＭＰ法で研磨することにより、多結晶シリコン膜２８の上部の窪みの外部の余分なキャップ絶縁膜２９を除去し、多結晶シリコン膜２８の上部の窪み内のみにキャップ絶縁膜２９を残すようにする。このようにして多結晶シリコン膜２８の上面をキャップ絶縁膜２９により覆う。その後、窒化シリコン膜２５をウエットエッチング法によって除去する。
【００７０】
次に、図３２に示すように、ウエハＷ２の主面の素子形成領域に集積回路素子を形成する。集積回路を構成する集積回路素子の例としては、ＭＩＳトランジスタ、バイポーラトランジスタやダイオード等のような能動素子がある。また、上記集積回路素子の他の例としては、抵抗、キャパシタおよびインダクタ等のような受動素子がある。ここでは、素子として、ｎチャネル型ＭＩＳトランジスタが例示されており、前述した実施の形態１に例示したｎチャネル型ＭＩＳトランジスタＱｎと同様の製造方法により形成することができる。
【００７１】
次に、図３３に示すように、ウエハＷ２の主面上に酸化シリコン膜３６をＣＶＤ法で堆積した後、レジストパターン（図示は省略）をマスクとして、そこから露出する酸化シリコン膜３６、キャップ絶縁膜２９および多結晶シリコン膜２８を順にエッチング除去する。これにより、ウエハＷ２の主面に導電溝４Ａを形成する。この導電溝４Ａは、ウエハＷ２の主面の酸化シリコン膜３６の上面からウエハＷ２の厚さ方向に、絶縁溝２６Ａ内の底面の酸化シリコン膜２７まで延びるように形成されている。
【００７２】
続いて、ウエハＷ２の主面上に窒化チタン膜４２をスパッタリング法で堆積した後、タングステン膜４３をＣＶＤ法で堆積し、窒化チタン膜４２およびタングステン膜４３により導電溝４Ａを埋め込む。続いて、タングステン膜４３および窒化チタン膜４２をＣＭＰ法で研磨することにより、導電溝４Ａの外部の余分なタングステン膜４３および窒化チタン膜４２を除去し、導電溝４Ａ内のみにタングステン膜４３および窒化チタン膜４２を残すようにする。このようにして導電溝４Ａ内にタングステン膜４３および窒化チタン膜４２が埋め込まれて導電部４Ｃを形成する。導電部４Ｃは貫通電極４を形成する部分であり、この導電部４Ｃの構成はウエハＷ２の主裏面間を貫通していないことを除いて貫通電極４と同じである。
【００７３】
次に、図３４に示すように、配線層を形成する。ここでは、配線層として、３層配線構成の配線層が例示されており、前述した実施の形態１に例示した配線層と同様の製造方法により形成することができる。さらに、前述した実施の形態１と同様にして、表面保護膜４８上にスペーサ４９を形成し、続いて露出した第３層アルミニウム配線４７に接続する第１バンプ電極５０を形成し、スペーサ４９上に第２バンプ電極５０ａを形成する。
【００７４】
次に、図３５に示すように、ウエハＷ２の裏面を、例えばＣＭＰ法で研磨して所定の厚さまで薄く加工した後、ウエハＷ２の裏面を、例えばフッ酸と硝酸との混合溶液、またはそれに類するシリコンエッチング溶液を用いたウエットエッチング法により、エッチングする。ウエットエッチング法に代えてドライエッチング法によりウエハＷ２の裏面を選択的にエッチングしてもよい。エッチングを実施したこの段階では、酸化シリコン膜２７は露出しているが、導電部４Ｃは酸化シリコン膜２７により覆われている。続いて、露出した酸化シリコン膜２７をエッチング法により除去する。これにより、貫通孔２６ａの側面を覆う酸化シリコン膜２７、多結晶シリコン膜２８およびキャップ絶縁膜２９からなる貫通分離部２６が形成され、さらにその内部に形成されて裏面から突出する貫通電極４を形成する。
【００７５】
なお、本実施の形態３は、前述した実施の形態１で説明したスペーサ４９と第２バンプ電極５０ａとを積層した支持部を有する半導体装置に適用した場合について説明したが、前述した実施の形態２で説明した相対的に厚く形成された表面保護膜４８上に第２バンプ電極５０ａを積層した支持部を有する半導体装置にも適用できることは言うまでもない。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７７】
本発明は、複数枚のチップを積層して貼り合わせた３次元構造の半導体装置に適用することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態１による半導体装置を配線基板に実装して樹脂封止したパッケージの一例を示す断面図である。
【図２】本発明の実施の形態１による半導体装置の製造工程を示すフロー図である。
【図３】本発明の実施の形態１による半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図４】図３に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図５】溝の平面形状を示す半導体ウエハの要部平面図である。
【図６】図４に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図７】図６に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図８】絶縁溝の平面形状を示す半導体ウエハの要部平面図である。
【図９】図７に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１０】図９に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１５】導電溝の平面形状を示す半導体ウエハの要部平面図である。
【図１６】図１４に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図２８】本発明の実施の形態２による半導体装置を示す半導体ウエハの要部断面図である。
【図２９】本発明の実施の形態３による半導体装置を示す半導体ウエハの要部断面図である。
【図３０】本発明の実施の形態３による半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す半導体ウエハの要部断面図である。
【符号の説明】
【００７９】
１ 配線基板
２ モールド樹脂
３ 接着剤
４ 貫通電極
４Ａ 導電溝
４Ｃ 導電部
５ ボンディングパッド
６ 電極
７ ワイヤ
８ 配線
９ 半田バンプ
２０ 酸化シリコン膜
２１ 窒化シリコン膜
２２ 素子分離溝
２３ 溝
２４，２４ａ 酸化シリコン膜
２５ 窒化シリコン膜
２６ 貫通分離部
２６Ａ 絶縁溝
２６Ｃ 絶縁部
２６ａ 貫通孔
２７ 酸化シリコン膜
２８ 多結晶シリコン膜
２９ キャップ絶縁膜
３０ ｎ型ウエル
３１ ｐ型ウエル
３２ ゲート絶縁膜
３３ ゲート電極
３４ ｎ型半導体領域（ソース、ドレイン）
３５ ｐ型半導体領域（ソース、ドレイン）
３６，３７ 酸化シリコン膜
３８，３９ 第１層アルミニウム配線
４０ 窒化チタン膜
４２ 窒化チタン膜
４３ タングステン膜
４４ 第１層間絶縁膜
４５ 第２層アルミニウム配線
４６ 第２層間絶縁膜
４７ 第３層アルミニウム配線
４８ 表面保護膜
４９ スペーサ
５０ 第１バンプ電極
５０ａ 第２バンプ電極
５１ 接着剤
Ｃ１，Ｃ２，Ｃ３ 半導体チップ
Ｑｎ ｎチャネル型ＭＩＳトランジスタ
Ｑｐ ｐチャネル型ＭＩＳトランジスタ
Ｗ１，Ｗ２，Ｗ３ 半導体ウエハ
【特許請求の範囲】
【請求項１】
第１面上に集積回路が形成され、前記第１面と反対側の第２面から突出する貫通電極が形成された第１ウエハと、第１面上に集積回路が形成され、最上層配線に電気的に接続して第１バンプ電極が形成された第２ウエハとを積層して貼り合わせる工程を有する半導体装置の製造方法であって、
（ａ）前記第２ウエハの前記第１面上に前記最上層配線を覆う表面保護膜を形成する工程と、
（ｂ）前記表面保護膜を加工して前記最上層配線の一部を露出させる工程と、
（ｃ）前記（ｂ）工程の後、前記第２ウエハの前記第１面上に絶縁膜を形成する工程と、
（ｄ）前記第２ウエハの前記第１面上に形成された前記第１バンプ電極に、前記第１ウエハの前記第２面から突出する前記貫通電極を物理的に接触させる工程と、
（ｅ）前記第１ウエハの前記第２面と前記第２ウエハの前記第１面上の前記表面保護膜との間に樹脂を充填する工程とからなるプロセスにおいて、
（ｆ）前記（ｃ）工程の前記絶縁膜を加工して前記最上層配線が露出していない領域の前記表面保護膜上に前記絶縁膜からなるスペーサを形成する工程と、
（ｇ）前記（ｆ）工程の後、同一工程で前記第２ウエハの前記第１面上の露出した前記最上層配線上に前記第１バンプ電極を形成し、前記スペーサ上に第２バンプ電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記絶縁膜はポリイミド樹脂膜であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、１つの前記スペーサ上に１つまたは２つ以上の前記第２バンプ電極を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、２つ以上の前記スペーサ上に１つの前記第２バンプ電極を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記スペーサと前記第２バンプ電極とを積層した厚さは、前記第１ウエハの前記第２面と前記第２ウエハの前記第１面上の前記表面保護膜との間隔とほぼ同じであることを特徴とする半導体装置の製造方法。
【請求項６】
第１面上に集積回路が形成され、前記第１面と反対側の第２面から突出する貫通電極が形成された第１ウエハと、第１面上に集積回路が形成され、最上層配線に電気的に接続して第１バンプ電極が形成された第２ウエハとを積層して貼り合わせる工程を有する半導体装置の製造方法であって、
（ａ）前記第２ウエハの前記第１面上に前記最上層配線を覆う表面保護膜を形成する工程と、
（ｂ）前記表面保護膜を加工して前記第１バンプ電極が形成される領域の前記最上層配線の一部を露出させる工程と、
（ｃ）前記第２ウエハの前記第１面上に形成された前記第１バンプ電極に、前記第１ウエハの前記第２面から突出する前記貫通電極を物理的に接触させる工程と、
（ｄ）前記第１ウエハの前記第２面と前記第２ウエハの前記第１面上の前記表面保護膜との間に樹脂を充填する工程とからなるプロセスにおいて、
（ｅ）前記（ａ）工程の前記表面保護膜を加工して前記第１バンプ電極が形成される領域の前記表面保護膜の厚さを前記第１バンプ電極が形成されない領域の前記表面保護膜の厚さよりも薄くする工程と、
（ｆ）同一工程で前記第２ウエハの前記第１面上の露出した前記最上層配線上に前記第１バンプ電極を形成し、前記最上層配線が露出していない領域の前記表面保護膜上に第２バンプ電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１または６記載の半導体装置の製造方法において、前記第１ウエハの前記第２面と前記第２ウエハの前記第１面上の前記表面保護膜との間隔は５〜３０μｍであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１または６記載の半導体装置の製造方法において、前記表面保護膜は、酸化シリコン膜、窒化シリコン膜、または酸化シリコン膜上に窒化シリコン膜を形成した積層膜からなることを特徴とする半導体装置の製造方法。
【請求項９】
第１面上に形成された複数の第１集積回路と、前記第１面と反対側の第２面から突出する貫通電極とを含む第１チップと、
第１面上に形成された複数の第２集積回路と、前記複数の第２集積回路のいずれかに電気的に接続されて前記第１面上に形成された複数層の配線と、最上層配線の一部を露出して前記第１面上に形成された表面保護膜と、前記表面保護膜上に形成されたスペーサと、前記表面保護膜から露出する前記最上層配線と電気的に接続して形成された第１バンプ電極と、前記スペーサ上に形成された第２バンプ電極とを含む第２チップとを有し、
前記第１チップの前記第２面から突出する前記貫通電極が前記第２チップの前記第１面上の前記第１バンプ電極と物理的に接触しており、前記第１チップの前記第２面と前記第２チップの前記第１面上の前記表面保護膜との間に樹脂が充填されていることを特徴とする半導体装置。
【請求項１０】
第１面上に形成された複数の第１集積回路と、前記第１面と反対側の第２面から突出する貫通電極とを含む第１チップと、
第１面上に形成された複数の第２集積回路と、前記複数の第２集積回路のいずれかに電気的に接続されて前記第１面上に形成された複数層の配線と、最上層配線の一部を露出して前記第１面上に形成された表面保護膜と、前記表面保護膜から露出する前記最上層配線と電気的に接続して形成された第１バンプ電極と、前記表面保護膜上に形成された第２バンプ電極とを含む第２チップとを有し、
前記第１バンプ電極が形成された領域の前記表面保護膜の厚さは、前記第２バンプ電極が形成された領域の前記表面保護膜の厚さよりも薄く、
前記第１チップの前記第２面から突出する前記貫通電極が前記第２チップの前記第１バンプ電極と物理的に接触しており、前記第１チップの前記第２面と前記第２チップの前記第１面上の前記表面保護膜との間に樹脂が充填されていることを特徴とする半導体装置。
【請求項１】
第１面上に集積回路が形成され、前記第１面と反対側の第２面から突出する貫通電極が形成された第１ウエハと、第１面上に集積回路が形成され、最上層配線に電気的に接続して第１バンプ電極が形成された第２ウエハとを積層して貼り合わせる工程を有する半導体装置の製造方法であって、
（ａ）前記第２ウエハの前記第１面上に前記最上層配線を覆う表面保護膜を形成する工程と、
（ｂ）前記表面保護膜を加工して前記最上層配線の一部を露出させる工程と、
（ｃ）前記（ｂ）工程の後、前記第２ウエハの前記第１面上に絶縁膜を形成する工程と、
（ｄ）前記第２ウエハの前記第１面上に形成された前記第１バンプ電極に、前記第１ウエハの前記第２面から突出する前記貫通電極を物理的に接触させる工程と、
（ｅ）前記第１ウエハの前記第２面と前記第２ウエハの前記第１面上の前記表面保護膜との間に樹脂を充填する工程とからなるプロセスにおいて、
（ｆ）前記（ｃ）工程の前記絶縁膜を加工して前記最上層配線が露出していない領域の前記表面保護膜上に前記絶縁膜からなるスペーサを形成する工程と、
（ｇ）前記（ｆ）工程の後、同一工程で前記第２ウエハの前記第１面上の露出した前記最上層配線上に前記第１バンプ電極を形成し、前記スペーサ上に第２バンプ電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記絶縁膜はポリイミド樹脂膜であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、１つの前記スペーサ上に１つまたは２つ以上の前記第２バンプ電極を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、２つ以上の前記スペーサ上に１つの前記第２バンプ電極を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記スペーサと前記第２バンプ電極とを積層した厚さは、前記第１ウエハの前記第２面と前記第２ウエハの前記第１面上の前記表面保護膜との間隔とほぼ同じであることを特徴とする半導体装置の製造方法。
【請求項６】
第１面上に集積回路が形成され、前記第１面と反対側の第２面から突出する貫通電極が形成された第１ウエハと、第１面上に集積回路が形成され、最上層配線に電気的に接続して第１バンプ電極が形成された第２ウエハとを積層して貼り合わせる工程を有する半導体装置の製造方法であって、
（ａ）前記第２ウエハの前記第１面上に前記最上層配線を覆う表面保護膜を形成する工程と、
（ｂ）前記表面保護膜を加工して前記第１バンプ電極が形成される領域の前記最上層配線の一部を露出させる工程と、
（ｃ）前記第２ウエハの前記第１面上に形成された前記第１バンプ電極に、前記第１ウエハの前記第２面から突出する前記貫通電極を物理的に接触させる工程と、
（ｄ）前記第１ウエハの前記第２面と前記第２ウエハの前記第１面上の前記表面保護膜との間に樹脂を充填する工程とからなるプロセスにおいて、
（ｅ）前記（ａ）工程の前記表面保護膜を加工して前記第１バンプ電極が形成される領域の前記表面保護膜の厚さを前記第１バンプ電極が形成されない領域の前記表面保護膜の厚さよりも薄くする工程と、
（ｆ）同一工程で前記第２ウエハの前記第１面上の露出した前記最上層配線上に前記第１バンプ電極を形成し、前記最上層配線が露出していない領域の前記表面保護膜上に第２バンプ電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１または６記載の半導体装置の製造方法において、前記第１ウエハの前記第２面と前記第２ウエハの前記第１面上の前記表面保護膜との間隔は５〜３０μｍであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１または６記載の半導体装置の製造方法において、前記表面保護膜は、酸化シリコン膜、窒化シリコン膜、または酸化シリコン膜上に窒化シリコン膜を形成した積層膜からなることを特徴とする半導体装置の製造方法。
【請求項９】
第１面上に形成された複数の第１集積回路と、前記第１面と反対側の第２面から突出する貫通電極とを含む第１チップと、
第１面上に形成された複数の第２集積回路と、前記複数の第２集積回路のいずれかに電気的に接続されて前記第１面上に形成された複数層の配線と、最上層配線の一部を露出して前記第１面上に形成された表面保護膜と、前記表面保護膜上に形成されたスペーサと、前記表面保護膜から露出する前記最上層配線と電気的に接続して形成された第１バンプ電極と、前記スペーサ上に形成された第２バンプ電極とを含む第２チップとを有し、
前記第１チップの前記第２面から突出する前記貫通電極が前記第２チップの前記第１面上の前記第１バンプ電極と物理的に接触しており、前記第１チップの前記第２面と前記第２チップの前記第１面上の前記表面保護膜との間に樹脂が充填されていることを特徴とする半導体装置。
【請求項１０】
第１面上に形成された複数の第１集積回路と、前記第１面と反対側の第２面から突出する貫通電極とを含む第１チップと、
第１面上に形成された複数の第２集積回路と、前記複数の第２集積回路のいずれかに電気的に接続されて前記第１面上に形成された複数層の配線と、最上層配線の一部を露出して前記第１面上に形成された表面保護膜と、前記表面保護膜から露出する前記最上層配線と電気的に接続して形成された第１バンプ電極と、前記表面保護膜上に形成された第２バンプ電極とを含む第２チップとを有し、
前記第１バンプ電極が形成された領域の前記表面保護膜の厚さは、前記第２バンプ電極が形成された領域の前記表面保護膜の厚さよりも薄く、
前記第１チップの前記第２面から突出する前記貫通電極が前記第２チップの前記第１バンプ電極と物理的に接触しており、前記第１チップの前記第２面と前記第２チップの前記第１面上の前記表面保護膜との間に樹脂が充填されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１０−１１４３５０（Ｐ２０１０−１１４３５０Ａ）
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願番号】特願２００８−２８７４７８（Ｐ２００８−２８７４７８）
【出願日】平成２０年１１月１０日（２００８．１１．１０）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
【Ｆターム（参考）】
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願日】平成２０年１１月１０日（２００８．１１．１０）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
【Ｆターム（参考）】
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