半導体装置の製造方法および半導体装置
【課題】配線信頼性が向上される。
【解決手段】半導体基板上に配線層11と層間絶縁膜12とが順に形成され、層間絶縁膜12にトレンチ溝13とトレンチ溝13中に配線層11に達するビア孔14とが形成され、トレンチ溝13内、ビア孔14内および層間絶縁膜12上に、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくはこれらの合金である金属膜15が成膜され、スパッタ法を用いて、ビア孔14の底部の金属膜15をエッチングするとともに、トレンチ溝13の底部および側壁とビア孔14の側壁に、タンタル、タングステンのいずれか、もしくはこれらの合金である金属膜16が成膜されて、さらに、ビア孔14の側壁にそれぞれの金属によって新たな金属膜が生成され、ビア孔14とトレンチ溝13とを導電性材料17aで埋め込んだ配線層が形成されるようになる。
【解決手段】半導体基板上に配線層11と層間絶縁膜12とが順に形成され、層間絶縁膜12にトレンチ溝13とトレンチ溝13中に配線層11に達するビア孔14とが形成され、トレンチ溝13内、ビア孔14内および層間絶縁膜12上に、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくはこれらの合金である金属膜15が成膜され、スパッタ法を用いて、ビア孔14の底部の金属膜15をエッチングするとともに、トレンチ溝13の底部および側壁とビア孔14の側壁に、タンタル、タングステンのいずれか、もしくはこれらの合金である金属膜16が成膜されて、さらに、ビア孔14の側壁にそれぞれの金属によって新たな金属膜が生成され、ビア孔14とトレンチ溝13とを導電性材料17aで埋め込んだ配線層が形成されるようになる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置の製造方法および半導体装置に関し、特に、多層配線構造を備える半導体装置の製造方法および半導体装置に関する。
【背景技術】
【0002】
近年、トランジスタ寸法の微細化による高性能化および高集積化の要求にともなって、ワンチップに搭載するトランジスタの数が増加している。トランジスタ数が数千個を超えてくると、1層だけの金属配線ではすべての接続が不可能となる。また、同様にチップサイズが増大するため、回路ブロック間の配線長は長くなり、配線を通した電気信号の伝搬遅延が大きくなる。
【0003】
これらを解消するために、金属配線間を、ビア孔を介して相互接続する多層配線構造が利用されている。また、金属配線材料として、低抵抗の銅(Cu)が採用されている。Cu配線を形成する場合、Cuの拡散を防止するためのバリア層を、層間絶縁膜とCu配線との間に形成する必要がある。
【0004】
以下に、多層配線構造を有する半導体装置の製造方法に関する2つの従来例について説明する。
従来例1として、図11,12は、従来の多層配線構造を有する半導体装置の製造方法の断面模式図である。図11,12は非特許文献1に開示されたCu多層配線構造を有する半導体装置について示している。
【0005】
まず、絶縁層101aにハードマスク膜を用いて開口したトレンチ溝の全面に成膜されたCuの拡散防止層(バリア層)であるタンタル(Ta)膜101cの全面に、さらにCu層101dを埋め込み、CMP(Chemical Mechanical Polishing)法を用いて配線層101を形成する。
【0006】
配線層101上に、さらに、Cuバリア絶縁膜102aを介して、層間絶縁膜102を成膜する。
この層間絶縁膜102に、ハードマスク膜102bを用いて、ビア孔103およびトレンチ溝104からなる開口部を形成する。
【0007】
そして、ビア孔103、トレンチ溝104およびハードマスク膜102bの全面にバリア層として、Ta膜105を成膜する。なお、Ta膜105の成膜には、ロングスロースパッタ法を用いて、ターゲット電源を1kWから18kW、基板バイアスが0W、平坦部すなわちトレンチ溝104が形成されていないハードマスク膜102b上において、堆積速度(Vd)が1nm/secおよびエッチング速度(Ve)が0nm/secの条件で、Ta膜105の膜厚が15nmとなるように成膜した(以上、図11(A))。
【0008】
次に、Taターゲットを用いてスパッタしながら、ビア孔103の底部に堆積したTa膜105をスパッタエッチングする工程を行う。すなわち、ビア孔103の底部に成膜されたTa膜105を、Taイオン106やアルゴン(Ar)イオン(不図示)などでエッチングする。これは、Ta膜105の成膜をスパッタ法で行いつつ、同時にTaイオン106やArイオンで、堆積したTa膜105や下地の一部をスパッタエッチングするものである。エッチングによって、ビア孔103の底部から飛散したTaイオンがビア孔103とトレンチ溝104との側壁に付着して、ビア孔103の底部のTa膜105が除去される。さらに、ビア孔103の底部のCu層101dの一部も除去してもよい。なお、このエッチングは、スパッタ法を用いて、ターゲット電源を1kWから5kW、基板バイアスを200Wから400Wとし、平坦部すなわちハードマスク膜102b上におけるTa膜105のVdとVeとの比(Vd/Ve)を、Vd/Ve≦1となるように、例えば、Vdを0.7nm/secおよびVeを0.9nm/secとして、スパッタを行う(以上、図11(B))。この条件においては、ビア孔103の底部において集中的にTa膜105のスパッタエッチングが行われ、図11(B)に示すような形状を得ることができる。ここでビア孔103に形成されたTa膜105を除去するのは、シート抵抗を抑えるためである。
【0009】
なお、エッチングによって除去されるビア孔103の底部のTa膜105は、完全に除去されずに、多少残ったままでもよい。この場合、ビア孔103の底部の膜厚は、トレンチ溝104の底部の膜厚よりも薄くなる。また、エッチングで使用するイオンは、ここではArイオンの場合を例としてあげたが、Taと反応しない、例えば、ヘリウム(He)、キセノン(Xe)などでも同様にエッチングを行うことが可能である。
【0010】
次に、ビア孔103の底部のTa膜105の除去後、シードCu膜107aを、スパッタ法を用いて成膜する(以上、図12(A))。
そして、シードCu膜107a上に、Cu層107をメッキ法を用いて、ビア孔103およびトレンチ溝104を埋め込む(以上、図12(B))。
【0011】
最後に、ハードマスク膜102b上のCu層107およびTa膜105を、CMP法を用いて除去し、多層配線構造を備える半導体装置が形成される(以上、図12(C))。
なお、参考までに、このようにして形成された多層配線構造を備える半導体装置を評価した結果を以下に説明する。
【0012】
まず、上記方法によって形成された多層配線構造を備える半導体装置に対して、STEM(Scanning Transmission Electron Microscopy:走査透過型電子顕微鏡)にて観察を行った結果について説明する。
【0013】
図13は、Cu多層配線構造を有する半導体装置の断面のSTEMの観察写真である。なお、図11,12の断面模式図のトレンチ溝104の形状はT字状であるのに対し、図13では、L字を逆さまにしたような形状となっている。そして、ビア孔103の直径は100nm、トレンチ溝104の幅(紙面垂直方向)は100nmである。
【0014】
上記の方法によって、図13から、配線層101上に、Cu層107が形成されており、Cu層107の周りにTa膜105が成膜されていることを確認することができる。
主にTaイオン106を用いて、ビア孔103およびトレンチ溝104の底部のTa膜105をエッチングしたため、結果的にはビア孔103の底部にTa膜105が多少残り、ビア孔103の底部のTa膜105の膜厚がトレンチ溝104のそれよりも極端に薄くなっており、また、ビア孔103の底部下の配線層101もエッチングされて、窪みが生じている。そして、ビア孔103の底部に堆積したTa膜105がエッチングされると、エッチングされたTa膜105の飛散がビア孔103の側壁に付着する。
【0015】
次に、上記方法によって形成された多層配線構造を備える半導体装置に対して、XRD(X-Ray Diffraction:X線回折)を行った結果について説明する。
図14は、従来の多層配線構造を有する半導体装置を構成するタンタル層に対するXRDを行った結果を示すグラフである。
【0016】
図14から示されるように、層間絶縁膜102上のTa膜105は結晶性を示すとともに、Ta膜105はα相であることがわかる。
次に、従来例2として、層間絶縁膜に形成したビア孔およびトレンチ溝の開口部にチタン(Ti)層およびTa層を積層させ、その上にCuを埋め込んだ配線の形成工程の場合について説明する。
【0017】
図15は、従来の多層配線構造を有する半導体装置の別の製造方法の断面模式図である。なお、図15において、図11,12と同じ構成要素には同様の符号番号としている。
まず、絶縁層101aにハードマスク膜101bを用いて開口したトレンチ溝全体に成膜されたTi膜101eおよびTa膜101c全面に、さらにCu層101dを埋め込むことで配線層101を形成する。ここで、Ti膜101eを形成するのは、Ta膜101cと層間絶縁膜102との密着性の向上が期待されるからである。
【0018】
配線層101上に、さらに、Cuバリア絶縁膜102aを介して、層間絶縁膜102を成膜する。
この層間絶縁膜102に、ハードマスク膜102bを用いて、ビア孔103およびトレンチ溝104からなる開口部を形成する。
【0019】
そして、ビア孔103、トレンチ溝104およびハードマスク膜102bの全面にTi膜108を成膜する。なお、Ti膜108の成膜には、ロングスロースパッタ法を用いて、ターゲット電源を1kWから18kW、基板バイアスが0Wから500W、Vdが2.0nm/secおよびVeが0.3nm/secの条件で、Ti膜108の膜厚が13nmとなるように成膜した。
【0020】
さらに、Ti膜108の全面にTa膜105を成膜する。なお、Ta膜105の成膜には、ロングスロースパッタ法を用いて、ターゲット電源を1kWから18kW、基板バイアスが0Wから500W、Vdが1.4nm/secおよびVeが0.8nm/secの条件で、Ta膜105の膜厚が10nmとなるように成膜した。ちなみに、Vd/Ve>1であるために、ビア孔103およびトレンチ溝104の底部はほとんどエッチングされずに成膜されることになる(以上、図15(A))。
【0021】
次に、成膜されたTa膜105上に、シードCu膜107aを、スパッタ法を用いて成膜する。
そして、シードCu膜107a全面を覆うように、Cu層107をメッキ堆積させて、ビア孔103およびトレンチ溝104を埋め込む(以上、図15(B))。
【0022】
最後に、ハードマスク膜102b上のCu層107、Ti膜108およびTa膜105を、CMP法を用いて除去し、多層膜構造を備える半導体装置が形成される。
このようにして形成された多層配線構造を備える半導体装置を評価した結果を以下に参考までに説明する。
【0023】
次に、上記方法によって形成された多層配線構造を有する半導体装置に対して、XRDを行った場合について説明する。
図16は、従来の多層配線構造を有する別の半導体装置を構成するタンタル層およびチタン層に対するXRDを行った結果を示すグラフである。
【0024】
Ti膜108上にTa膜105を成膜した場合、図16に示されるように、Ta膜105の結晶性がα相になる(例えば、非特許文献2参照。)。
以上のような製造方法によって、多層配線構造を備える半導体装置が得られる。
【先行技術文献】
【非特許文献】
【0025】
【非特許文献1】H.サカイ(H. Sakai)、N.オオツカ(N. Ohtsuka)、T.タビラ(T. Tabira)、T.コウノ(T. Kouno)、M.ナカイシ(M. Nakaishi)、M.ミヤジマ(M. Miyajima)、“Nobel PVD process of barrier metal for Cu interconnects extendable to 45nm node and beyond"、アドバンスドメタライゼーションコンファレンス(Advanced Metallization Conference (AMC))、サンディエゴ(San Diego)、2006年10月17−19日、p.33−p.34
【非特許文献2】G.S.チェン(G. S. Chen)、P.Y.リー(P. Y. Lee)、S.T.チェン(S. T. Chen)、“Phase formation behavior and diffusion barrier property of reactively sputtered tantalum-based thin films used in semiconductor metallization”、シンソリッドフィルムズ(Thin Solid Films)、1999年、353、p.264−p.273
【発明の概要】
【発明が解決しようとする課題】
【0026】
しかし、上記従来例1,2の半導体装置の製造方法では、ビア孔へのシードCu層の埋め込み性が悪いという問題点があった。
本発明はこのような点に鑑みてなされたものであり、配線信頼性が向上された半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0027】
本発明では上記課題を解決するために、半導体基板上に第1の配線層を形成する工程と、前記第1の配線層上に層間絶縁膜を形成する工程と、前記層間絶縁膜にトレンチ溝および前記トレンチ溝中にあって前記第1の配線層に達するビア孔を形成する工程と、前記トレンチ溝内、前記ビア孔内および前記層間絶縁膜上に第1の金属からなる第1の金属膜を成膜する第1の成膜工程と、スパッタ法を用いて、前記ビア孔の底部の前記第1の金属膜をエッチングするとともに、前記トレンチ溝の底部および側壁と前記ビア孔の側壁とに第2の金属からなる第2の金属膜を成膜する第2の成膜工程と、前記ビア孔と前記トレンチ溝とを銅で埋め込んで第2の配線層を形成する工程と、を有し、前記第1の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくはこれらの合金であり、前記第2の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であることを特徴とする半導体装置の製造方法が提供される。
【0028】
また、本発明では上記課題を解決するために、半導体基板上に形成された第1の配線層と、前記第1の配線層上に形成された層間絶縁膜と、前記層間絶縁膜に形成されたトレンチ溝と、前記トレンチ溝中に形成された前記第1の配線層に達するビア孔と、前記トレンチ溝の底部および側壁と前記ビア孔の側壁とに成膜された第1の金属からなる第1の金属膜と、前記トレンチ溝の底部および側壁と前記ビア孔の側壁とに成膜された第2の金属からなる第2の金属膜と、前記ビア孔の側壁に成膜された、前記第1の金属と前記第2の金属とを有する第3の金属膜と、前記ビア孔と前記トレンチ溝とに埋め込まれた銅からなる第2の配線層と、を有し、前記第1の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくはこれらの合金であり、前記第2の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であることを特徴とする半導体装置が提供される。
【発明の効果】
【0029】
このような半導体装置の製造方法および半導体装置では、第1の金属膜の元素の、埋め込まれた第2の配線層の銅中への拡散が防止され、抵抗増加を抑制することができ、また、第1の金属膜の元素と銅の元素とが反応して、銅のつきまわりが向上するために配線信頼性を向上させることができる。
【図面の簡単な説明】
【0030】
【図1】本発明の半導体装置の製造方法の概要についての断面模式図である。
【図2】本発明の実施の形態における半導体装置の製造方法の断面模式図(その1)である。
【図3】本発明の実施の形態における半導体装置の製造方法の断面模式図(その2)である。
【図4】本実施の形態における半導体装置の抵抗値を示したグラフである。
【図5】実施の形態における多層配線構造を有する半導体装置の断面のSTEMの観察写真である。
【図6】銅およびチタン、銅およびタンタルの相図である。
【図7】ビア孔のアスペクト比に対するシードCuの膜厚のグラフである。
【図8】本実施の形態におけるEDX分析が行われるビア孔の断面模式図である。
【図9】FIB加工が行われたビア孔の断面のSTEMによる観察写真である。
【図10】本実施の形態におけるトレンチ溝のEDX分析結果である。
【図11】従来の多層配線構造を有する半導体装置の製造方法の断面模式図(その1)である。
【図12】従来の多層配線構造を有する半導体装置の製造方法の断面模式図(その2)である。
【図13】Cu多層配線構造を有する半導体装置の断面のSTEMの観察写真である。
【図14】従来の多層配線構造を有する半導体装置を構成するタンタル層に対するXRDを行った結果を示すグラフである。
【図15】従来の多層配線構造を有する半導体装置の別の製造方法の断面模式図である。
【図16】従来の多層配線構造を有する別の半導体装置を構成するタンタル層およびチタン層に対するXRDを行った結果を示すグラフである。
【発明を実施するための形態】
【0031】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されない。
まず、本発明の概要について説明し、その後に本発明の実施の形態について説明する。
【0032】
図1は、本発明の半導体装置の製造方法の概要についての断面模式図である。
本発明の半導体装置10の製造方法では、まず、半導体基板上に形成した絶縁層に導電性材料を埋め込んで配線層11を形成する。
【0033】
配線層11上に、層間絶縁膜12を成膜し、トレンチ溝13と、トレンチ溝13中に、配線層11に達するビア孔14を形成する。
そして、トレンチ溝13、ビア孔14および層間絶縁膜12の表面に金属膜15として例えばTi膜を成膜する(以上、図1(A))。
【0034】
次に、スパッタ法を用いて、ビア孔14の底部の金属膜15をエッチングしながら、金属膜15の表面上に、金属膜16としてバリア層である例えばTa膜を成膜する。この工程において、ビア孔14の底部の金属膜15をエッチングしながら金属膜16を成膜するために、ビア孔14の底部には、金属膜16はほとんど成膜されず、金属膜15は除去され、配線層11もエッチングされる(以上、図1(B))。但し、金属膜15を完全に排除せずに部分的に除去してもよい。
【0035】
最後に、ビア孔14およびトレンチ溝13を導電性材料17aで埋め込み金属配線とする。そして、導電性材料17aの上部と金属膜16と金属膜15とをCMPで除去することで、多層配線構造を備える半導体装置10を得ることができる(以上、図1(C))。
【0036】
なお、上記製造方法では、金属膜15の成膜後、ビア孔14の底部の金属膜15をエッチングしながら、金属膜16を成膜したが、金属膜15上に、金属膜16を成膜した後に、ビア孔14の底部の金属膜15および金属膜16をエッチングするようにしてもよい。
【0037】
以上のような半導体装置10の製造方法では、ビア孔14の底部の金属膜15をエッチングしながら、金属膜15上に、金属膜16を成膜することによって、ビア孔14の側壁の金属膜16上にエッチングで飛散した金属膜15と金属膜16との元素によって金属合金膜が形成される。また、金属膜15上に、金属膜16を成膜した後で、ビア孔14の底部の金属膜15および金属膜16をエッチングした場合でも同様に、金属合金膜が形成される。
【0038】
次に、本発明の実施の形態について、図面を参照してより詳細に説明する。
本発明の実施の形態では、2種目の金属膜の形成後に、エッチングを行う場合を例にあげる。
【0039】
図2,3は、本発明の実施の形態における半導体装置の製造方法の断面模式図である。
まず、絶縁層21aをエッチングして、絶縁層21aにトレンチ溝を形成する。
次いで、全面にTi膜21bおよびTa膜21cを順に成膜し、さらに、Ti膜21bおよびTa膜21cを覆うように、Cu層21dを積層させる。
【0040】
そして、CMP法によって、配線層21が形成される。
配線層21上に、Cuバリア絶縁膜22c、層間絶縁膜22a、層間絶縁膜22bおよびハードマスク膜22dを順に成膜する。
【0041】
次いで、層間絶縁膜22aおよび層間絶縁膜22bを開口して、トレンチ溝23およびビア孔24を形成する。層間絶縁膜22aおよび層間絶縁膜22bは異なる層であっても、同一の材料からなる単一層であってもよい。
【0042】
トレンチ溝23、ビア孔24およびハードマスク膜22dの全面にTi膜25を成膜する。なお、Ti膜25の成膜には、例えば、ロングスロースパッタ法を用いて、ターゲット電源を1kWから18kW、基板バイアスが0Wから500W、Vdが2.0nm/secおよびVeが0.3nm/secの条件で、Ti膜25の膜厚が13nmとなるように成膜した(図2(A))。
【0043】
さらに、Ti膜25の全面にTa膜26を成膜する。なお、Ta膜26の成膜には、例えば、ロングスロースパッタ法を用いて、ターゲット電源を1kWから18kW、基板バイアスが0W、平坦部分、すなわち、トレンチ溝23が形成されていない領域におけるVdが1.0nm/secおよびVeが0nm/secの条件で、Ta膜26の膜厚が10nmとなるように成膜した(図2(B))。
【0044】
次に、Taターゲットを用いたスパッタ法により、ビア孔24の底部に成膜されたTi膜25およびTa膜26を、Taイオン26aやArイオン(不図示)などでエッチングする。例えば、ターゲット電源を1kWから5kW、基板バイアスが200Wから400W、平坦部分、すなわち、トレンチ溝23が形成されていない領域におけるVdが0.7nm/secおよびVeが0.9nm/sec、すなわち、Vd/Ve≦1の条件でスパッタを行った。
【0045】
このような条件においては、ビア孔24の底部において集中的にスパッタエッチングがなされ、ビア孔24の底部に形成されたTi膜25およびTa膜26が除去される。すなわち、平坦部でのVd/Ve比よりも、ビア孔24の底部でのVd/Ve比が小さくなる条件を選べばよい。この場合はビア孔24のアスペクト比や他の条件によっても変化するものであり、その意味において、上記したスパッタ条件は一例である。そして、ビア孔24の底部から飛散したTa膜26およびTi膜25と、ターゲットから飛散したTaイオン26aとが、ビア孔24の側壁にチタンタンタル(TiTa)膜27として堆積する(図3(A))。
【0046】
図3(A)に示すように、Cuのバリア層であるTa膜26が、トレンチ溝23の側壁と底面、ビア孔24の側壁に形成される。更に、ビア孔24の側壁のTa膜26上には、TiTa膜27が形成される。トレンチ溝23の底部および側壁にはTa膜26が形成されるのでTi膜25は、後に形成されるCu層29に直接接触しない。このため、Ti元素が、金属配線のCu層29中へ拡散することを防ぐことができ、Ti元素に起因した抵抗上昇を防ぐことができる。
【0047】
なお、ビア孔24の底部のエッチングによって、ビア孔24の底部に成膜したTi膜25は完全に除去されずに多少残ることもある。この場合、ビア孔24の底部の膜厚は、トレンチ溝23の底部の膜厚よりも薄くなる。一方、エッチングで使用するイオンは、ここではArイオンの場合を例としてあげたが、Taと反応しない、例えば、He、Xeなどでも同様にエッチングを行うことが可能である。
【0048】
次に、トレンチ溝23およびビア孔24の開口部全面に、後に形成する金属配線のCu層29を形成する時に電極の役割をするシードCu膜28を、スパッタ法を用いて成膜する。この時、ビア孔24の側壁にはTaTi膜27が形成されており、シードCu膜28のCu元素とTaTi膜27のTi元素とが反応するために、シードCu膜28とビア孔24の側壁との付き回りが良くなる(図3(B))。
【0049】
最後に、Cu層29をメッキ堆積させて、ビア孔24およびトレンチ溝23を埋め込み、ハードマスク膜22d上のCu層29、Ta膜26およびTi膜25を、CMP法を用いて除去し、多層配線構造を有する半導体装置20が形成される(図3(C))。
【0050】
この工程を用いた場合、ビア孔24の側壁のTa膜26上にTiTa膜27を形成することができ、シードCu膜28のビア孔24内への形成が容易になる。また、TiTa膜27をビア孔24の内壁に集中的に形成することができるため、トレンチ溝23内部に形成された金属配線のCu層29にTiが拡散してCu層29の抵抗が上昇することを抑えるという効果も得られる。
【0051】
本実施の形態では、Ti膜25状にTa膜26を、例えば、10nm成膜した後に、Taターゲットを用いてVd/Ve≦1となる条件でビア孔24の底部のエッチングを行ったが、Ti膜25上にTa膜26を堆積させずに、Taターゲットを用いてVd/Ve≦1となる条件でビア孔24の底部のエッチングを行うという別の実施の形態も考えられる。この場合も、ビア孔24の側壁にTiTa膜27を堆積させることができる。また、いずれの実施の形態においても、ビア孔24の底部のエッチング後に、さらにTa膜を3nmから7nm、例えば、5nmスパッタで堆積させてもよい。この追加のTa膜の成膜は、トレンチ溝23の側壁および底部に形成されるTa膜26の膜厚の20%程度である(例えば、トレンチ溝23の底部に5nmを堆積させた場合には、ビア孔24の側壁は追加のTa膜が1nm程度堆積する。)。このように、ビア孔24の側壁に堆積するTa膜は非常に薄いため、TiTa膜27によるCuの付き回り特性向上という効果が阻害されることはない。なお、この追加のTa膜の成膜プロセスは、図1から図3で説明した実施の形態に適用してもよい。この場合は、Ti膜25およびTa膜26の成膜工程、ビア孔24の底部のスパッタエッチング工程、追加のTa膜の成膜工程、Cu層29の形成工程とで構成されることになる。
【0052】
次に、図3に示された半導体装置20の抵抗値について以下に説明する。
図4は、本実施の形態における半導体装置の抵抗値を示したグラフである。
図4は、従来例1、従来例2および本実施の形態における半導体装置について、x軸はチェーン抵抗の値[Ω]を示し、y軸は抵抗値に対する累積確率[%]を示している。そして、図4(A)は、ウェハが完成した直後、すなわち、ウェハプロセスアウト直後、図4(B)は、ウェハプロセスアウト後、100℃から250℃の高温環境にて400時間から600時間放置した後、それぞれの場合について示している。
【0053】
図4(A)のウェハプロセスアウト後では、従来例2の半導体装置のチェーン抵抗は、従来例1と本実施の形態と比較して、高い。一方、従来例1と本実施の形態との半導体装置では、ともに安定したチェーン抵抗であることがわかる。
【0054】
その後、高温環境にて400時間から600時間放置すると、図4(B)に示すように、従来例2のチェーン抵抗はより高くなり、従来例1についても、チェーン抵抗が高まることがわかる。一方、本実施の形態の半導体装置のチェーン抵抗は、依然、安定して、ウェハプロセスアウト直後からほとんど変化がないことがわかった。
【0055】
すなわち、本実施の形態の製造方法によって、トレンチ溝23の底部のTa膜26によってTi膜25がシードCu膜28やCu層29へ直接露出されず、Ti元素のシードCu膜28やCu層29中への拡散が防がれて、Ti元素による抵抗の増加を抑制することが可能になった。さらに、本実施の形態の製造方法によって、ビア孔24の側壁部に生成されたTiTa膜27のTi元素と、シードCu膜28aのCu元素とが反応してCuTi膜28aが生成され、シードCu膜28aとTiTa膜27との付き回りが向上し、配線信頼性が向上した。
【0056】
以下に、このような結果を示す理由について、半導体装置20の評価結果に合わせて説明する。
まず、上記実施の形態による製造方法によって形成された半導体装置20に対して、STEMにて観察を行った結果について説明する。なお、以下、これまでに用いた構成要素の場合は、同じ符号を用いて説明する。
【0057】
図5は、実施の形態における多層配線構造を有する半導体装置の断面のSTEMの観察写真である。なお、図2,3の断面模式図のトレンチ溝23とビア孔24とを合わせた断面形状はT字状であるのに対し、図5では、L字を逆さまにしたような形状となっている。そして、ビア孔24の直径は100nm、トレンチ溝23の幅(紙面垂直方向)は100nmである。さらに、成膜したTi膜25の膜厚が、図5(A)は13nm、図5(B)は10nmの場合をそれぞれ示している。
【0058】
図5(A)では、主にTaイオン26aによりビア孔24の底部のTa膜26とTi膜25とをエッチングするため、ビア孔24の底部のTa膜26の膜厚が、トレンチ溝23の底部のTa膜26の膜厚よりも極端に薄くなっていることを確認することができる。
【0059】
一方、図5(B)でも、同様に、ビア孔24の底部にTa膜26が残存するが、Ti膜25が13nmの場合(図5(A))と比べて、ビア孔24の底部が深くエッチングされており、ビア孔24の底部のTa膜26の膜厚はトレンチ溝23の底部のTa膜26の膜厚よりも極端に薄くなっており、配線層21の上面にもCu層29が形成されていることを確認することができる。
【0060】
したがって、トレンチ溝23の底部にはTa膜26が成膜されており、Ti膜25の、シードCu膜28aおよびCu層29への露出が防がれていることが確認できる。
次に、TaおよびTiのCuとの関係を説明する。
【0061】
図6は、銅およびチタン、銅およびタンタルの相図である。
図6(A)は、CuとTiとの相図を示したグラフであって、これによれば、TiはCuと比較的反応しやすいことがわかる。一方、図6(B)は、CuとTaとの相図を示したグラフであって、これによれば、TaはCuと反応しにくいことがわかる。
【0062】
このことから、TiとCuとは反応しやすいため、例えば、Ti膜25にシードCu膜28が直接成膜されると、Ti元素の拡散が生じることが予想され、Ti元素とCu元素とが反応すると、ビア孔24および金属配線のCu層29において抵抗が高くなることが予想される。ところが、本実施の形態では、既に説明したように、Ta膜26がバリアとなって、Ti膜25のTi元素のCu層29中での拡散が防止されて、抵抗の増加は生じない。なお、ビア孔24の側壁の生成されたTiTa膜27には、Ti元素が存在するため、シードCu膜28とビア孔24の側壁との付き回りが良くなる。以下にこの点について説明する。
【0063】
次に、これらのアスペクト比に対するシードCu膜の成膜膜厚について説明する。
図7は、ビア孔のアスペクト比に対するシードCuの膜厚のグラフである。
図7は、x軸は、ビア孔のアスペクト比を示し、y軸は、ビア孔の側壁に成膜されたシードCu膜の膜厚を示している。
【0064】
これによれば、アスペクト比が1.5以下のビア孔では、従来例1と本実施の形態においては同じ結果であった。一方、アスペクト比が2.5のビア孔では、本実施の形態の方が従来例1よりもシードCu膜の膜厚が厚く形成されていることが示された。ビア孔の側壁のシードCu膜が厚く形成されると、埋め込み性能が向上するので、本実施の形態は高い埋め込み性能を有する。また、この埋め込み性能が低いと、ビア孔内にボイド(空孔)が生じ、配線信頼性が低くなるので、本実施の形態は配線信頼性が高いことがわかる。
【0065】
次に、本実施の形態のビア孔の断面のEDX(Energy Dispersive X-ray:エネルギー分散型X線分析装置)による分析について説明する。
図8は、本実施の形態におけるEDX分析が行われるビア孔の断面模式図である。なお、図8では、シードCu膜28およびCu層29の成膜および形成は省略するものとする。
【0066】
一般に、図8(A)に示すように、半導体装置に形成されたビア孔の開口部の平面の断面は円形である。ところが、EDX分析を行うためのFIB(Focused Ion Beam:集積イオンビーム)加工を施すと、ビア孔の開口部の曲率部によって観察結果に干渉が生じる。そこで、ここでは、図8(B)に示すように、開口部の平面の断面が四角形であると仮定して、FIB加工を施してEDX観察を行った。また、本発明の実施の形態では、トレンチ溝23のTa膜26が残るように、ビア孔24の底部をエッチングしたが、本サンプルでは、ビア孔をトレンチ溝に近似してEDX分析することを目的とする為、トレンチ溝23のTa膜26が残らないようにトレンチ溝23の底部にエッチングを行った。なお、70nmの幅のトレンチ溝23を形成し、Ti膜25を20nm成膜する。Ti膜25上に、さらに、Ta膜26を成膜している。Ta膜26の成膜には、ロングスロースパッタ法を用いて、ターゲット電源を1kWから18kW、基板バイアスが0W、Vdが1nm/secおよびVeが0nm/secの条件で、Ta膜26の膜厚が3nmとなるように成膜した。そして、底部に成膜されたTa膜26とTi膜25とをエッチングする。この条件は、ターゲット電力を1kWから5kW、基板バイアス電力を200Wから400W、Ta膜Vd=0.7nm/sec、Ve=0.9nm/secで、成膜時間を40秒間とした。
【0067】
そして、FIB加工を行ったビア孔の断面のSTEM観察結果について示す。
図9は、FIB加工が行われたビア孔の断面のSTEMによる観察写真である。
既に説明したように、ビア孔をトレンチ溝に近似しているために、図9(A)に示すような形状となっている。また、図9(A)の底部の拡大写真が図9(B)である。図9(B)の底部では、エッチングされていることがわかる。
【0068】
次に、このようにFIB加工が行われたトレンチ溝の底部のEDX分析について説明する。
図10は、本実施の形態におけるトレンチ溝のEDX分析結果である。なお、EDX分析によって、さまざまな元素の存在を確認することができるが、ここでは、Ti元素およびTa元素に着目することとする。
【0069】
図10(A)は、図9(B)の拡大図であって、EDX分析結果のグラフを各膜の成分に対応して記載している。また、図10(B)および図10(C)では、x軸は、FIB加工保護用SOG膜からの距離、y軸は、分析器の検出器でカウントした個数を示している。同じ元素で比べて、カウントした個数が大きい程、その原子量が多いことになる。なお、図10(C)は、図10(B)における低カウント個数領域を示している。
【0070】
特に、図10(B)によると、FIB加工保護用SOG膜からの距離が遠くなると、まず、TiTa膜27の存在が確認できる。さらに、x軸の増加方向に進むと、Ta元素のピークが現れ、Ta膜26の存在が確認できる。また、Ta元素が減少し、Ti元素のピークが現れ、Ti膜25の存在が確認できる。そして、Ti元素およびTa元素ともに減少し、層間絶縁膜22aが存在することがわかる。
【0071】
以上、本実施の形態による半導体装置の評価結果から、トレンチ溝の底部に成膜されたTi膜を覆うTa膜の構成を保持しつつ、ビア孔の底部に成膜されたTi膜とTa膜とだけをエッチングし、ビア孔の側壁上のTiTa膜が生成されることがわかる。したがって、トレンチ溝を埋め込むCu層へのTi元素の混入による抵抗上昇を抑制し、ビア孔の底部の高抵抗膜であるTi膜およびTa膜を除去し、ビア孔の側壁に生成されたTiTa膜によって、メッキ堆積した時の埋め込み性能が向上してボイド(空孔)の発生を抑制し、さらに、メッキ堆積後の工程によってかかる熱履歴によって、Ti元素がCuの粒界面に偏析し、ビア孔でのボイド(空孔)の拡散やグレイン成長を抑え、配線間信頼性を高めることができる。
【0072】
なお、実施の形態において、Ti膜にはTi元素のほか、Cuと反応性がよい、例えば、ジルコニウム(Zr)、マンガン(Mn)または、Ti、Zr、Mnのうちの2種の合金であってもよい。また、Ta膜の他、Cu拡散防止性の特性を持つ、例えば、タングステン(W)または、TaおよびWの合金であってもよい。その他、本実施の形態を構成可能な材料系の組合せにしても同様の効果が得られる。
【0073】
(付記1) 半導体基板上に第1の配線層を形成する工程と、
前記第1の配線層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にトレンチ溝および前記トレンチ溝中にあって前記第1の配線層に達するビア孔を形成する工程と、
前記トレンチ溝と前記ビア孔と前記層間絶縁膜との表面に第1の金属からなる第1の金属膜を成膜する第1の成膜工程と、
スパッタ法を用いて、前記ビア孔の底部の前記第1の金属膜をエッチングするとともに、全面に第2の金属からなる第2の金属膜を成膜する第2の成膜工程と、
前記ビア孔と前記トレンチ溝とを導電性材料で埋め込んで第2の配線層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0074】
(付記2) 前記第1の成膜工程後、前記第2の成膜工程の前に、全面に前記第2の金属からなる第3の金属膜を成膜する第3の成膜工程を有することを特徴とする付記1記載の半導体装置の製造方法。
【0075】
(付記3) 前記第2の成膜工程における堆積速度とエッチング速度との比を、堆積速度/エッチング速度とすると、前記ビア孔の底部における堆積速度/エッチング速度が他の領域における堆積速度/エッチング速度よりも小さい条件で、前記第2の成膜工程を行うことを特徴とする付記1または2記載の半導体装置の製造方法。
【0076】
(付記4) 前記第2の成膜工程により、前記ビア孔の側壁に前記第1の金属と前記第2の金属とを有する第4の金属膜が形成されることを特徴とする付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
【0077】
(付記5) 前記第2の成膜工程において、アルゴン、ヘリウムまたはキセノンを用いることを特徴とする付記1乃至4のいずれか1項に記載の半導体装置の製造方法。
(付記6) 前記第1の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくは、これらの合金であることを特徴とする付記1乃至5のいずれか1項に記載の半導体装置の製造方法。
【0078】
(付記7) 前記第2の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であることを特徴とする付記1乃至6のいずれか1項に記載の半導体装置の製造方法。
【0079】
(付記8) 前記導電性材料は銅であることを特徴とする付記1乃至7のいずれか1項に記載の半導体装置の製造方法。
(付記9) 前記導電性材料を埋め込む工程は、シード銅膜を形成し、前記シード銅膜上に、メッキ法を用いて銅配線膜を堆積することを特徴とする付記8記載の半導体装置の製造方法。
【0080】
(付記10) 前記シード銅膜はスパッタ法によって成膜されることを特徴とする付記9記載の半導体装置の製造方法。
(付記11) 前記第2の成膜工程後、前記第2の配線層を形成する工程の前に、前記第2の金属からなる第5の金属膜をスパッタ法により全面に堆積する工程をさらに有することを特徴とする付記1乃至10のいずれか1項に記載の半導体装置の製造方法。
【0081】
(付記12) 半導体基板上に形成された第1の配線層と、
前記第1の配線層上に形成された層間絶縁膜と、
前記層間絶縁膜に形成されたトレンチ溝と、
前記トレンチ溝中に形成された前記第1の配線層に達するビア孔と、
前記トレンチ溝の底部および側壁と前記ビア孔の側壁との表面に成膜された第1の金属からなる第1の金属膜と、
前記トレンチ溝の底部および側壁と前記ビア孔の側壁との表面に成膜された第2の金属からなる第2の金属膜と、
前記ビア孔の側壁に成膜された、前記第1の金属と前記第2の金属とを有する第3の金属膜と、
前記ビア孔と前記トレンチ溝とに埋め込まれた第2の配線層と、
を有することを特徴とする半導体装置。
【0082】
(付記13) 前記第1の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくは、これらの合金であることを特徴とする付記12記載の半導体装置。
(付記14) 前記第2の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であることを特徴とする付記12または13に記載の半導体装置。
【0083】
(付記15) 前記導電性材料は銅であることを特徴とする付記12乃至14のいずれか1項に記載の半導体装置。
【符号の説明】
【0084】
10 半導体装置
11 配線層
12 層間絶縁膜
13 トレンチ溝
14 ビア孔
15,16 金属膜
17a 導電性材料
【技術分野】
【0001】
本発明は半導体装置の製造方法および半導体装置に関し、特に、多層配線構造を備える半導体装置の製造方法および半導体装置に関する。
【背景技術】
【0002】
近年、トランジスタ寸法の微細化による高性能化および高集積化の要求にともなって、ワンチップに搭載するトランジスタの数が増加している。トランジスタ数が数千個を超えてくると、1層だけの金属配線ではすべての接続が不可能となる。また、同様にチップサイズが増大するため、回路ブロック間の配線長は長くなり、配線を通した電気信号の伝搬遅延が大きくなる。
【0003】
これらを解消するために、金属配線間を、ビア孔を介して相互接続する多層配線構造が利用されている。また、金属配線材料として、低抵抗の銅(Cu)が採用されている。Cu配線を形成する場合、Cuの拡散を防止するためのバリア層を、層間絶縁膜とCu配線との間に形成する必要がある。
【0004】
以下に、多層配線構造を有する半導体装置の製造方法に関する2つの従来例について説明する。
従来例1として、図11,12は、従来の多層配線構造を有する半導体装置の製造方法の断面模式図である。図11,12は非特許文献1に開示されたCu多層配線構造を有する半導体装置について示している。
【0005】
まず、絶縁層101aにハードマスク膜を用いて開口したトレンチ溝の全面に成膜されたCuの拡散防止層(バリア層)であるタンタル(Ta)膜101cの全面に、さらにCu層101dを埋め込み、CMP(Chemical Mechanical Polishing)法を用いて配線層101を形成する。
【0006】
配線層101上に、さらに、Cuバリア絶縁膜102aを介して、層間絶縁膜102を成膜する。
この層間絶縁膜102に、ハードマスク膜102bを用いて、ビア孔103およびトレンチ溝104からなる開口部を形成する。
【0007】
そして、ビア孔103、トレンチ溝104およびハードマスク膜102bの全面にバリア層として、Ta膜105を成膜する。なお、Ta膜105の成膜には、ロングスロースパッタ法を用いて、ターゲット電源を1kWから18kW、基板バイアスが0W、平坦部すなわちトレンチ溝104が形成されていないハードマスク膜102b上において、堆積速度(Vd)が1nm/secおよびエッチング速度(Ve)が0nm/secの条件で、Ta膜105の膜厚が15nmとなるように成膜した(以上、図11(A))。
【0008】
次に、Taターゲットを用いてスパッタしながら、ビア孔103の底部に堆積したTa膜105をスパッタエッチングする工程を行う。すなわち、ビア孔103の底部に成膜されたTa膜105を、Taイオン106やアルゴン(Ar)イオン(不図示)などでエッチングする。これは、Ta膜105の成膜をスパッタ法で行いつつ、同時にTaイオン106やArイオンで、堆積したTa膜105や下地の一部をスパッタエッチングするものである。エッチングによって、ビア孔103の底部から飛散したTaイオンがビア孔103とトレンチ溝104との側壁に付着して、ビア孔103の底部のTa膜105が除去される。さらに、ビア孔103の底部のCu層101dの一部も除去してもよい。なお、このエッチングは、スパッタ法を用いて、ターゲット電源を1kWから5kW、基板バイアスを200Wから400Wとし、平坦部すなわちハードマスク膜102b上におけるTa膜105のVdとVeとの比(Vd/Ve)を、Vd/Ve≦1となるように、例えば、Vdを0.7nm/secおよびVeを0.9nm/secとして、スパッタを行う(以上、図11(B))。この条件においては、ビア孔103の底部において集中的にTa膜105のスパッタエッチングが行われ、図11(B)に示すような形状を得ることができる。ここでビア孔103に形成されたTa膜105を除去するのは、シート抵抗を抑えるためである。
【0009】
なお、エッチングによって除去されるビア孔103の底部のTa膜105は、完全に除去されずに、多少残ったままでもよい。この場合、ビア孔103の底部の膜厚は、トレンチ溝104の底部の膜厚よりも薄くなる。また、エッチングで使用するイオンは、ここではArイオンの場合を例としてあげたが、Taと反応しない、例えば、ヘリウム(He)、キセノン(Xe)などでも同様にエッチングを行うことが可能である。
【0010】
次に、ビア孔103の底部のTa膜105の除去後、シードCu膜107aを、スパッタ法を用いて成膜する(以上、図12(A))。
そして、シードCu膜107a上に、Cu層107をメッキ法を用いて、ビア孔103およびトレンチ溝104を埋め込む(以上、図12(B))。
【0011】
最後に、ハードマスク膜102b上のCu層107およびTa膜105を、CMP法を用いて除去し、多層配線構造を備える半導体装置が形成される(以上、図12(C))。
なお、参考までに、このようにして形成された多層配線構造を備える半導体装置を評価した結果を以下に説明する。
【0012】
まず、上記方法によって形成された多層配線構造を備える半導体装置に対して、STEM(Scanning Transmission Electron Microscopy:走査透過型電子顕微鏡)にて観察を行った結果について説明する。
【0013】
図13は、Cu多層配線構造を有する半導体装置の断面のSTEMの観察写真である。なお、図11,12の断面模式図のトレンチ溝104の形状はT字状であるのに対し、図13では、L字を逆さまにしたような形状となっている。そして、ビア孔103の直径は100nm、トレンチ溝104の幅(紙面垂直方向)は100nmである。
【0014】
上記の方法によって、図13から、配線層101上に、Cu層107が形成されており、Cu層107の周りにTa膜105が成膜されていることを確認することができる。
主にTaイオン106を用いて、ビア孔103およびトレンチ溝104の底部のTa膜105をエッチングしたため、結果的にはビア孔103の底部にTa膜105が多少残り、ビア孔103の底部のTa膜105の膜厚がトレンチ溝104のそれよりも極端に薄くなっており、また、ビア孔103の底部下の配線層101もエッチングされて、窪みが生じている。そして、ビア孔103の底部に堆積したTa膜105がエッチングされると、エッチングされたTa膜105の飛散がビア孔103の側壁に付着する。
【0015】
次に、上記方法によって形成された多層配線構造を備える半導体装置に対して、XRD(X-Ray Diffraction:X線回折)を行った結果について説明する。
図14は、従来の多層配線構造を有する半導体装置を構成するタンタル層に対するXRDを行った結果を示すグラフである。
【0016】
図14から示されるように、層間絶縁膜102上のTa膜105は結晶性を示すとともに、Ta膜105はα相であることがわかる。
次に、従来例2として、層間絶縁膜に形成したビア孔およびトレンチ溝の開口部にチタン(Ti)層およびTa層を積層させ、その上にCuを埋め込んだ配線の形成工程の場合について説明する。
【0017】
図15は、従来の多層配線構造を有する半導体装置の別の製造方法の断面模式図である。なお、図15において、図11,12と同じ構成要素には同様の符号番号としている。
まず、絶縁層101aにハードマスク膜101bを用いて開口したトレンチ溝全体に成膜されたTi膜101eおよびTa膜101c全面に、さらにCu層101dを埋め込むことで配線層101を形成する。ここで、Ti膜101eを形成するのは、Ta膜101cと層間絶縁膜102との密着性の向上が期待されるからである。
【0018】
配線層101上に、さらに、Cuバリア絶縁膜102aを介して、層間絶縁膜102を成膜する。
この層間絶縁膜102に、ハードマスク膜102bを用いて、ビア孔103およびトレンチ溝104からなる開口部を形成する。
【0019】
そして、ビア孔103、トレンチ溝104およびハードマスク膜102bの全面にTi膜108を成膜する。なお、Ti膜108の成膜には、ロングスロースパッタ法を用いて、ターゲット電源を1kWから18kW、基板バイアスが0Wから500W、Vdが2.0nm/secおよびVeが0.3nm/secの条件で、Ti膜108の膜厚が13nmとなるように成膜した。
【0020】
さらに、Ti膜108の全面にTa膜105を成膜する。なお、Ta膜105の成膜には、ロングスロースパッタ法を用いて、ターゲット電源を1kWから18kW、基板バイアスが0Wから500W、Vdが1.4nm/secおよびVeが0.8nm/secの条件で、Ta膜105の膜厚が10nmとなるように成膜した。ちなみに、Vd/Ve>1であるために、ビア孔103およびトレンチ溝104の底部はほとんどエッチングされずに成膜されることになる(以上、図15(A))。
【0021】
次に、成膜されたTa膜105上に、シードCu膜107aを、スパッタ法を用いて成膜する。
そして、シードCu膜107a全面を覆うように、Cu層107をメッキ堆積させて、ビア孔103およびトレンチ溝104を埋め込む(以上、図15(B))。
【0022】
最後に、ハードマスク膜102b上のCu層107、Ti膜108およびTa膜105を、CMP法を用いて除去し、多層膜構造を備える半導体装置が形成される。
このようにして形成された多層配線構造を備える半導体装置を評価した結果を以下に参考までに説明する。
【0023】
次に、上記方法によって形成された多層配線構造を有する半導体装置に対して、XRDを行った場合について説明する。
図16は、従来の多層配線構造を有する別の半導体装置を構成するタンタル層およびチタン層に対するXRDを行った結果を示すグラフである。
【0024】
Ti膜108上にTa膜105を成膜した場合、図16に示されるように、Ta膜105の結晶性がα相になる(例えば、非特許文献2参照。)。
以上のような製造方法によって、多層配線構造を備える半導体装置が得られる。
【先行技術文献】
【非特許文献】
【0025】
【非特許文献1】H.サカイ(H. Sakai)、N.オオツカ(N. Ohtsuka)、T.タビラ(T. Tabira)、T.コウノ(T. Kouno)、M.ナカイシ(M. Nakaishi)、M.ミヤジマ(M. Miyajima)、“Nobel PVD process of barrier metal for Cu interconnects extendable to 45nm node and beyond"、アドバンスドメタライゼーションコンファレンス(Advanced Metallization Conference (AMC))、サンディエゴ(San Diego)、2006年10月17−19日、p.33−p.34
【非特許文献2】G.S.チェン(G. S. Chen)、P.Y.リー(P. Y. Lee)、S.T.チェン(S. T. Chen)、“Phase formation behavior and diffusion barrier property of reactively sputtered tantalum-based thin films used in semiconductor metallization”、シンソリッドフィルムズ(Thin Solid Films)、1999年、353、p.264−p.273
【発明の概要】
【発明が解決しようとする課題】
【0026】
しかし、上記従来例1,2の半導体装置の製造方法では、ビア孔へのシードCu層の埋め込み性が悪いという問題点があった。
本発明はこのような点に鑑みてなされたものであり、配線信頼性が向上された半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0027】
本発明では上記課題を解決するために、半導体基板上に第1の配線層を形成する工程と、前記第1の配線層上に層間絶縁膜を形成する工程と、前記層間絶縁膜にトレンチ溝および前記トレンチ溝中にあって前記第1の配線層に達するビア孔を形成する工程と、前記トレンチ溝内、前記ビア孔内および前記層間絶縁膜上に第1の金属からなる第1の金属膜を成膜する第1の成膜工程と、スパッタ法を用いて、前記ビア孔の底部の前記第1の金属膜をエッチングするとともに、前記トレンチ溝の底部および側壁と前記ビア孔の側壁とに第2の金属からなる第2の金属膜を成膜する第2の成膜工程と、前記ビア孔と前記トレンチ溝とを銅で埋め込んで第2の配線層を形成する工程と、を有し、前記第1の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくはこれらの合金であり、前記第2の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であることを特徴とする半導体装置の製造方法が提供される。
【0028】
また、本発明では上記課題を解決するために、半導体基板上に形成された第1の配線層と、前記第1の配線層上に形成された層間絶縁膜と、前記層間絶縁膜に形成されたトレンチ溝と、前記トレンチ溝中に形成された前記第1の配線層に達するビア孔と、前記トレンチ溝の底部および側壁と前記ビア孔の側壁とに成膜された第1の金属からなる第1の金属膜と、前記トレンチ溝の底部および側壁と前記ビア孔の側壁とに成膜された第2の金属からなる第2の金属膜と、前記ビア孔の側壁に成膜された、前記第1の金属と前記第2の金属とを有する第3の金属膜と、前記ビア孔と前記トレンチ溝とに埋め込まれた銅からなる第2の配線層と、を有し、前記第1の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくはこれらの合金であり、前記第2の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であることを特徴とする半導体装置が提供される。
【発明の効果】
【0029】
このような半導体装置の製造方法および半導体装置では、第1の金属膜の元素の、埋め込まれた第2の配線層の銅中への拡散が防止され、抵抗増加を抑制することができ、また、第1の金属膜の元素と銅の元素とが反応して、銅のつきまわりが向上するために配線信頼性を向上させることができる。
【図面の簡単な説明】
【0030】
【図1】本発明の半導体装置の製造方法の概要についての断面模式図である。
【図2】本発明の実施の形態における半導体装置の製造方法の断面模式図(その1)である。
【図3】本発明の実施の形態における半導体装置の製造方法の断面模式図(その2)である。
【図4】本実施の形態における半導体装置の抵抗値を示したグラフである。
【図5】実施の形態における多層配線構造を有する半導体装置の断面のSTEMの観察写真である。
【図6】銅およびチタン、銅およびタンタルの相図である。
【図7】ビア孔のアスペクト比に対するシードCuの膜厚のグラフである。
【図8】本実施の形態におけるEDX分析が行われるビア孔の断面模式図である。
【図9】FIB加工が行われたビア孔の断面のSTEMによる観察写真である。
【図10】本実施の形態におけるトレンチ溝のEDX分析結果である。
【図11】従来の多層配線構造を有する半導体装置の製造方法の断面模式図(その1)である。
【図12】従来の多層配線構造を有する半導体装置の製造方法の断面模式図(その2)である。
【図13】Cu多層配線構造を有する半導体装置の断面のSTEMの観察写真である。
【図14】従来の多層配線構造を有する半導体装置を構成するタンタル層に対するXRDを行った結果を示すグラフである。
【図15】従来の多層配線構造を有する半導体装置の別の製造方法の断面模式図である。
【図16】従来の多層配線構造を有する別の半導体装置を構成するタンタル層およびチタン層に対するXRDを行った結果を示すグラフである。
【発明を実施するための形態】
【0031】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されない。
まず、本発明の概要について説明し、その後に本発明の実施の形態について説明する。
【0032】
図1は、本発明の半導体装置の製造方法の概要についての断面模式図である。
本発明の半導体装置10の製造方法では、まず、半導体基板上に形成した絶縁層に導電性材料を埋め込んで配線層11を形成する。
【0033】
配線層11上に、層間絶縁膜12を成膜し、トレンチ溝13と、トレンチ溝13中に、配線層11に達するビア孔14を形成する。
そして、トレンチ溝13、ビア孔14および層間絶縁膜12の表面に金属膜15として例えばTi膜を成膜する(以上、図1(A))。
【0034】
次に、スパッタ法を用いて、ビア孔14の底部の金属膜15をエッチングしながら、金属膜15の表面上に、金属膜16としてバリア層である例えばTa膜を成膜する。この工程において、ビア孔14の底部の金属膜15をエッチングしながら金属膜16を成膜するために、ビア孔14の底部には、金属膜16はほとんど成膜されず、金属膜15は除去され、配線層11もエッチングされる(以上、図1(B))。但し、金属膜15を完全に排除せずに部分的に除去してもよい。
【0035】
最後に、ビア孔14およびトレンチ溝13を導電性材料17aで埋め込み金属配線とする。そして、導電性材料17aの上部と金属膜16と金属膜15とをCMPで除去することで、多層配線構造を備える半導体装置10を得ることができる(以上、図1(C))。
【0036】
なお、上記製造方法では、金属膜15の成膜後、ビア孔14の底部の金属膜15をエッチングしながら、金属膜16を成膜したが、金属膜15上に、金属膜16を成膜した後に、ビア孔14の底部の金属膜15および金属膜16をエッチングするようにしてもよい。
【0037】
以上のような半導体装置10の製造方法では、ビア孔14の底部の金属膜15をエッチングしながら、金属膜15上に、金属膜16を成膜することによって、ビア孔14の側壁の金属膜16上にエッチングで飛散した金属膜15と金属膜16との元素によって金属合金膜が形成される。また、金属膜15上に、金属膜16を成膜した後で、ビア孔14の底部の金属膜15および金属膜16をエッチングした場合でも同様に、金属合金膜が形成される。
【0038】
次に、本発明の実施の形態について、図面を参照してより詳細に説明する。
本発明の実施の形態では、2種目の金属膜の形成後に、エッチングを行う場合を例にあげる。
【0039】
図2,3は、本発明の実施の形態における半導体装置の製造方法の断面模式図である。
まず、絶縁層21aをエッチングして、絶縁層21aにトレンチ溝を形成する。
次いで、全面にTi膜21bおよびTa膜21cを順に成膜し、さらに、Ti膜21bおよびTa膜21cを覆うように、Cu層21dを積層させる。
【0040】
そして、CMP法によって、配線層21が形成される。
配線層21上に、Cuバリア絶縁膜22c、層間絶縁膜22a、層間絶縁膜22bおよびハードマスク膜22dを順に成膜する。
【0041】
次いで、層間絶縁膜22aおよび層間絶縁膜22bを開口して、トレンチ溝23およびビア孔24を形成する。層間絶縁膜22aおよび層間絶縁膜22bは異なる層であっても、同一の材料からなる単一層であってもよい。
【0042】
トレンチ溝23、ビア孔24およびハードマスク膜22dの全面にTi膜25を成膜する。なお、Ti膜25の成膜には、例えば、ロングスロースパッタ法を用いて、ターゲット電源を1kWから18kW、基板バイアスが0Wから500W、Vdが2.0nm/secおよびVeが0.3nm/secの条件で、Ti膜25の膜厚が13nmとなるように成膜した(図2(A))。
【0043】
さらに、Ti膜25の全面にTa膜26を成膜する。なお、Ta膜26の成膜には、例えば、ロングスロースパッタ法を用いて、ターゲット電源を1kWから18kW、基板バイアスが0W、平坦部分、すなわち、トレンチ溝23が形成されていない領域におけるVdが1.0nm/secおよびVeが0nm/secの条件で、Ta膜26の膜厚が10nmとなるように成膜した(図2(B))。
【0044】
次に、Taターゲットを用いたスパッタ法により、ビア孔24の底部に成膜されたTi膜25およびTa膜26を、Taイオン26aやArイオン(不図示)などでエッチングする。例えば、ターゲット電源を1kWから5kW、基板バイアスが200Wから400W、平坦部分、すなわち、トレンチ溝23が形成されていない領域におけるVdが0.7nm/secおよびVeが0.9nm/sec、すなわち、Vd/Ve≦1の条件でスパッタを行った。
【0045】
このような条件においては、ビア孔24の底部において集中的にスパッタエッチングがなされ、ビア孔24の底部に形成されたTi膜25およびTa膜26が除去される。すなわち、平坦部でのVd/Ve比よりも、ビア孔24の底部でのVd/Ve比が小さくなる条件を選べばよい。この場合はビア孔24のアスペクト比や他の条件によっても変化するものであり、その意味において、上記したスパッタ条件は一例である。そして、ビア孔24の底部から飛散したTa膜26およびTi膜25と、ターゲットから飛散したTaイオン26aとが、ビア孔24の側壁にチタンタンタル(TiTa)膜27として堆積する(図3(A))。
【0046】
図3(A)に示すように、Cuのバリア層であるTa膜26が、トレンチ溝23の側壁と底面、ビア孔24の側壁に形成される。更に、ビア孔24の側壁のTa膜26上には、TiTa膜27が形成される。トレンチ溝23の底部および側壁にはTa膜26が形成されるのでTi膜25は、後に形成されるCu層29に直接接触しない。このため、Ti元素が、金属配線のCu層29中へ拡散することを防ぐことができ、Ti元素に起因した抵抗上昇を防ぐことができる。
【0047】
なお、ビア孔24の底部のエッチングによって、ビア孔24の底部に成膜したTi膜25は完全に除去されずに多少残ることもある。この場合、ビア孔24の底部の膜厚は、トレンチ溝23の底部の膜厚よりも薄くなる。一方、エッチングで使用するイオンは、ここではArイオンの場合を例としてあげたが、Taと反応しない、例えば、He、Xeなどでも同様にエッチングを行うことが可能である。
【0048】
次に、トレンチ溝23およびビア孔24の開口部全面に、後に形成する金属配線のCu層29を形成する時に電極の役割をするシードCu膜28を、スパッタ法を用いて成膜する。この時、ビア孔24の側壁にはTaTi膜27が形成されており、シードCu膜28のCu元素とTaTi膜27のTi元素とが反応するために、シードCu膜28とビア孔24の側壁との付き回りが良くなる(図3(B))。
【0049】
最後に、Cu層29をメッキ堆積させて、ビア孔24およびトレンチ溝23を埋め込み、ハードマスク膜22d上のCu層29、Ta膜26およびTi膜25を、CMP法を用いて除去し、多層配線構造を有する半導体装置20が形成される(図3(C))。
【0050】
この工程を用いた場合、ビア孔24の側壁のTa膜26上にTiTa膜27を形成することができ、シードCu膜28のビア孔24内への形成が容易になる。また、TiTa膜27をビア孔24の内壁に集中的に形成することができるため、トレンチ溝23内部に形成された金属配線のCu層29にTiが拡散してCu層29の抵抗が上昇することを抑えるという効果も得られる。
【0051】
本実施の形態では、Ti膜25状にTa膜26を、例えば、10nm成膜した後に、Taターゲットを用いてVd/Ve≦1となる条件でビア孔24の底部のエッチングを行ったが、Ti膜25上にTa膜26を堆積させずに、Taターゲットを用いてVd/Ve≦1となる条件でビア孔24の底部のエッチングを行うという別の実施の形態も考えられる。この場合も、ビア孔24の側壁にTiTa膜27を堆積させることができる。また、いずれの実施の形態においても、ビア孔24の底部のエッチング後に、さらにTa膜を3nmから7nm、例えば、5nmスパッタで堆積させてもよい。この追加のTa膜の成膜は、トレンチ溝23の側壁および底部に形成されるTa膜26の膜厚の20%程度である(例えば、トレンチ溝23の底部に5nmを堆積させた場合には、ビア孔24の側壁は追加のTa膜が1nm程度堆積する。)。このように、ビア孔24の側壁に堆積するTa膜は非常に薄いため、TiTa膜27によるCuの付き回り特性向上という効果が阻害されることはない。なお、この追加のTa膜の成膜プロセスは、図1から図3で説明した実施の形態に適用してもよい。この場合は、Ti膜25およびTa膜26の成膜工程、ビア孔24の底部のスパッタエッチング工程、追加のTa膜の成膜工程、Cu層29の形成工程とで構成されることになる。
【0052】
次に、図3に示された半導体装置20の抵抗値について以下に説明する。
図4は、本実施の形態における半導体装置の抵抗値を示したグラフである。
図4は、従来例1、従来例2および本実施の形態における半導体装置について、x軸はチェーン抵抗の値[Ω]を示し、y軸は抵抗値に対する累積確率[%]を示している。そして、図4(A)は、ウェハが完成した直後、すなわち、ウェハプロセスアウト直後、図4(B)は、ウェハプロセスアウト後、100℃から250℃の高温環境にて400時間から600時間放置した後、それぞれの場合について示している。
【0053】
図4(A)のウェハプロセスアウト後では、従来例2の半導体装置のチェーン抵抗は、従来例1と本実施の形態と比較して、高い。一方、従来例1と本実施の形態との半導体装置では、ともに安定したチェーン抵抗であることがわかる。
【0054】
その後、高温環境にて400時間から600時間放置すると、図4(B)に示すように、従来例2のチェーン抵抗はより高くなり、従来例1についても、チェーン抵抗が高まることがわかる。一方、本実施の形態の半導体装置のチェーン抵抗は、依然、安定して、ウェハプロセスアウト直後からほとんど変化がないことがわかった。
【0055】
すなわち、本実施の形態の製造方法によって、トレンチ溝23の底部のTa膜26によってTi膜25がシードCu膜28やCu層29へ直接露出されず、Ti元素のシードCu膜28やCu層29中への拡散が防がれて、Ti元素による抵抗の増加を抑制することが可能になった。さらに、本実施の形態の製造方法によって、ビア孔24の側壁部に生成されたTiTa膜27のTi元素と、シードCu膜28aのCu元素とが反応してCuTi膜28aが生成され、シードCu膜28aとTiTa膜27との付き回りが向上し、配線信頼性が向上した。
【0056】
以下に、このような結果を示す理由について、半導体装置20の評価結果に合わせて説明する。
まず、上記実施の形態による製造方法によって形成された半導体装置20に対して、STEMにて観察を行った結果について説明する。なお、以下、これまでに用いた構成要素の場合は、同じ符号を用いて説明する。
【0057】
図5は、実施の形態における多層配線構造を有する半導体装置の断面のSTEMの観察写真である。なお、図2,3の断面模式図のトレンチ溝23とビア孔24とを合わせた断面形状はT字状であるのに対し、図5では、L字を逆さまにしたような形状となっている。そして、ビア孔24の直径は100nm、トレンチ溝23の幅(紙面垂直方向)は100nmである。さらに、成膜したTi膜25の膜厚が、図5(A)は13nm、図5(B)は10nmの場合をそれぞれ示している。
【0058】
図5(A)では、主にTaイオン26aによりビア孔24の底部のTa膜26とTi膜25とをエッチングするため、ビア孔24の底部のTa膜26の膜厚が、トレンチ溝23の底部のTa膜26の膜厚よりも極端に薄くなっていることを確認することができる。
【0059】
一方、図5(B)でも、同様に、ビア孔24の底部にTa膜26が残存するが、Ti膜25が13nmの場合(図5(A))と比べて、ビア孔24の底部が深くエッチングされており、ビア孔24の底部のTa膜26の膜厚はトレンチ溝23の底部のTa膜26の膜厚よりも極端に薄くなっており、配線層21の上面にもCu層29が形成されていることを確認することができる。
【0060】
したがって、トレンチ溝23の底部にはTa膜26が成膜されており、Ti膜25の、シードCu膜28aおよびCu層29への露出が防がれていることが確認できる。
次に、TaおよびTiのCuとの関係を説明する。
【0061】
図6は、銅およびチタン、銅およびタンタルの相図である。
図6(A)は、CuとTiとの相図を示したグラフであって、これによれば、TiはCuと比較的反応しやすいことがわかる。一方、図6(B)は、CuとTaとの相図を示したグラフであって、これによれば、TaはCuと反応しにくいことがわかる。
【0062】
このことから、TiとCuとは反応しやすいため、例えば、Ti膜25にシードCu膜28が直接成膜されると、Ti元素の拡散が生じることが予想され、Ti元素とCu元素とが反応すると、ビア孔24および金属配線のCu層29において抵抗が高くなることが予想される。ところが、本実施の形態では、既に説明したように、Ta膜26がバリアとなって、Ti膜25のTi元素のCu層29中での拡散が防止されて、抵抗の増加は生じない。なお、ビア孔24の側壁の生成されたTiTa膜27には、Ti元素が存在するため、シードCu膜28とビア孔24の側壁との付き回りが良くなる。以下にこの点について説明する。
【0063】
次に、これらのアスペクト比に対するシードCu膜の成膜膜厚について説明する。
図7は、ビア孔のアスペクト比に対するシードCuの膜厚のグラフである。
図7は、x軸は、ビア孔のアスペクト比を示し、y軸は、ビア孔の側壁に成膜されたシードCu膜の膜厚を示している。
【0064】
これによれば、アスペクト比が1.5以下のビア孔では、従来例1と本実施の形態においては同じ結果であった。一方、アスペクト比が2.5のビア孔では、本実施の形態の方が従来例1よりもシードCu膜の膜厚が厚く形成されていることが示された。ビア孔の側壁のシードCu膜が厚く形成されると、埋め込み性能が向上するので、本実施の形態は高い埋め込み性能を有する。また、この埋め込み性能が低いと、ビア孔内にボイド(空孔)が生じ、配線信頼性が低くなるので、本実施の形態は配線信頼性が高いことがわかる。
【0065】
次に、本実施の形態のビア孔の断面のEDX(Energy Dispersive X-ray:エネルギー分散型X線分析装置)による分析について説明する。
図8は、本実施の形態におけるEDX分析が行われるビア孔の断面模式図である。なお、図8では、シードCu膜28およびCu層29の成膜および形成は省略するものとする。
【0066】
一般に、図8(A)に示すように、半導体装置に形成されたビア孔の開口部の平面の断面は円形である。ところが、EDX分析を行うためのFIB(Focused Ion Beam:集積イオンビーム)加工を施すと、ビア孔の開口部の曲率部によって観察結果に干渉が生じる。そこで、ここでは、図8(B)に示すように、開口部の平面の断面が四角形であると仮定して、FIB加工を施してEDX観察を行った。また、本発明の実施の形態では、トレンチ溝23のTa膜26が残るように、ビア孔24の底部をエッチングしたが、本サンプルでは、ビア孔をトレンチ溝に近似してEDX分析することを目的とする為、トレンチ溝23のTa膜26が残らないようにトレンチ溝23の底部にエッチングを行った。なお、70nmの幅のトレンチ溝23を形成し、Ti膜25を20nm成膜する。Ti膜25上に、さらに、Ta膜26を成膜している。Ta膜26の成膜には、ロングスロースパッタ法を用いて、ターゲット電源を1kWから18kW、基板バイアスが0W、Vdが1nm/secおよびVeが0nm/secの条件で、Ta膜26の膜厚が3nmとなるように成膜した。そして、底部に成膜されたTa膜26とTi膜25とをエッチングする。この条件は、ターゲット電力を1kWから5kW、基板バイアス電力を200Wから400W、Ta膜Vd=0.7nm/sec、Ve=0.9nm/secで、成膜時間を40秒間とした。
【0067】
そして、FIB加工を行ったビア孔の断面のSTEM観察結果について示す。
図9は、FIB加工が行われたビア孔の断面のSTEMによる観察写真である。
既に説明したように、ビア孔をトレンチ溝に近似しているために、図9(A)に示すような形状となっている。また、図9(A)の底部の拡大写真が図9(B)である。図9(B)の底部では、エッチングされていることがわかる。
【0068】
次に、このようにFIB加工が行われたトレンチ溝の底部のEDX分析について説明する。
図10は、本実施の形態におけるトレンチ溝のEDX分析結果である。なお、EDX分析によって、さまざまな元素の存在を確認することができるが、ここでは、Ti元素およびTa元素に着目することとする。
【0069】
図10(A)は、図9(B)の拡大図であって、EDX分析結果のグラフを各膜の成分に対応して記載している。また、図10(B)および図10(C)では、x軸は、FIB加工保護用SOG膜からの距離、y軸は、分析器の検出器でカウントした個数を示している。同じ元素で比べて、カウントした個数が大きい程、その原子量が多いことになる。なお、図10(C)は、図10(B)における低カウント個数領域を示している。
【0070】
特に、図10(B)によると、FIB加工保護用SOG膜からの距離が遠くなると、まず、TiTa膜27の存在が確認できる。さらに、x軸の増加方向に進むと、Ta元素のピークが現れ、Ta膜26の存在が確認できる。また、Ta元素が減少し、Ti元素のピークが現れ、Ti膜25の存在が確認できる。そして、Ti元素およびTa元素ともに減少し、層間絶縁膜22aが存在することがわかる。
【0071】
以上、本実施の形態による半導体装置の評価結果から、トレンチ溝の底部に成膜されたTi膜を覆うTa膜の構成を保持しつつ、ビア孔の底部に成膜されたTi膜とTa膜とだけをエッチングし、ビア孔の側壁上のTiTa膜が生成されることがわかる。したがって、トレンチ溝を埋め込むCu層へのTi元素の混入による抵抗上昇を抑制し、ビア孔の底部の高抵抗膜であるTi膜およびTa膜を除去し、ビア孔の側壁に生成されたTiTa膜によって、メッキ堆積した時の埋め込み性能が向上してボイド(空孔)の発生を抑制し、さらに、メッキ堆積後の工程によってかかる熱履歴によって、Ti元素がCuの粒界面に偏析し、ビア孔でのボイド(空孔)の拡散やグレイン成長を抑え、配線間信頼性を高めることができる。
【0072】
なお、実施の形態において、Ti膜にはTi元素のほか、Cuと反応性がよい、例えば、ジルコニウム(Zr)、マンガン(Mn)または、Ti、Zr、Mnのうちの2種の合金であってもよい。また、Ta膜の他、Cu拡散防止性の特性を持つ、例えば、タングステン(W)または、TaおよびWの合金であってもよい。その他、本実施の形態を構成可能な材料系の組合せにしても同様の効果が得られる。
【0073】
(付記1) 半導体基板上に第1の配線層を形成する工程と、
前記第1の配線層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にトレンチ溝および前記トレンチ溝中にあって前記第1の配線層に達するビア孔を形成する工程と、
前記トレンチ溝と前記ビア孔と前記層間絶縁膜との表面に第1の金属からなる第1の金属膜を成膜する第1の成膜工程と、
スパッタ法を用いて、前記ビア孔の底部の前記第1の金属膜をエッチングするとともに、全面に第2の金属からなる第2の金属膜を成膜する第2の成膜工程と、
前記ビア孔と前記トレンチ溝とを導電性材料で埋め込んで第2の配線層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0074】
(付記2) 前記第1の成膜工程後、前記第2の成膜工程の前に、全面に前記第2の金属からなる第3の金属膜を成膜する第3の成膜工程を有することを特徴とする付記1記載の半導体装置の製造方法。
【0075】
(付記3) 前記第2の成膜工程における堆積速度とエッチング速度との比を、堆積速度/エッチング速度とすると、前記ビア孔の底部における堆積速度/エッチング速度が他の領域における堆積速度/エッチング速度よりも小さい条件で、前記第2の成膜工程を行うことを特徴とする付記1または2記載の半導体装置の製造方法。
【0076】
(付記4) 前記第2の成膜工程により、前記ビア孔の側壁に前記第1の金属と前記第2の金属とを有する第4の金属膜が形成されることを特徴とする付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
【0077】
(付記5) 前記第2の成膜工程において、アルゴン、ヘリウムまたはキセノンを用いることを特徴とする付記1乃至4のいずれか1項に記載の半導体装置の製造方法。
(付記6) 前記第1の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくは、これらの合金であることを特徴とする付記1乃至5のいずれか1項に記載の半導体装置の製造方法。
【0078】
(付記7) 前記第2の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であることを特徴とする付記1乃至6のいずれか1項に記載の半導体装置の製造方法。
【0079】
(付記8) 前記導電性材料は銅であることを特徴とする付記1乃至7のいずれか1項に記載の半導体装置の製造方法。
(付記9) 前記導電性材料を埋め込む工程は、シード銅膜を形成し、前記シード銅膜上に、メッキ法を用いて銅配線膜を堆積することを特徴とする付記8記載の半導体装置の製造方法。
【0080】
(付記10) 前記シード銅膜はスパッタ法によって成膜されることを特徴とする付記9記載の半導体装置の製造方法。
(付記11) 前記第2の成膜工程後、前記第2の配線層を形成する工程の前に、前記第2の金属からなる第5の金属膜をスパッタ法により全面に堆積する工程をさらに有することを特徴とする付記1乃至10のいずれか1項に記載の半導体装置の製造方法。
【0081】
(付記12) 半導体基板上に形成された第1の配線層と、
前記第1の配線層上に形成された層間絶縁膜と、
前記層間絶縁膜に形成されたトレンチ溝と、
前記トレンチ溝中に形成された前記第1の配線層に達するビア孔と、
前記トレンチ溝の底部および側壁と前記ビア孔の側壁との表面に成膜された第1の金属からなる第1の金属膜と、
前記トレンチ溝の底部および側壁と前記ビア孔の側壁との表面に成膜された第2の金属からなる第2の金属膜と、
前記ビア孔の側壁に成膜された、前記第1の金属と前記第2の金属とを有する第3の金属膜と、
前記ビア孔と前記トレンチ溝とに埋め込まれた第2の配線層と、
を有することを特徴とする半導体装置。
【0082】
(付記13) 前記第1の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくは、これらの合金であることを特徴とする付記12記載の半導体装置。
(付記14) 前記第2の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であることを特徴とする付記12または13に記載の半導体装置。
【0083】
(付記15) 前記導電性材料は銅であることを特徴とする付記12乃至14のいずれか1項に記載の半導体装置。
【符号の説明】
【0084】
10 半導体装置
11 配線層
12 層間絶縁膜
13 トレンチ溝
14 ビア孔
15,16 金属膜
17a 導電性材料
【特許請求の範囲】
【請求項1】
半導体基板上に第1の配線層を形成する工程と、
前記第1の配線層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にトレンチ溝および前記トレンチ溝中にあって前記第1の配線層に達するビア孔を形成する工程と、
前記トレンチ溝内、前記ビア孔内および前記層間絶縁膜上に第1の金属からなる第1の金属膜を成膜する第1の成膜工程と、
スパッタ法を用いて、前記ビア孔の底部の前記第1の金属膜をエッチングするとともに、前記トレンチ溝の底部および側壁と前記ビア孔の側壁とに第2の金属からなる第2の金属膜を成膜する第2の成膜工程と、
前記ビア孔と前記トレンチ溝とを銅で埋め込んで第2の配線層を形成する工程と、
を有し、
前記第1の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくはこれらの合金であり、
前記第2の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であること、
を特徴とする半導体装置の製造方法。
【請求項2】
前記第1の成膜工程後、前記第2の成膜工程の前に、全面に前記第2の金属からなる第3の金属膜を成膜する第3の成膜工程を有することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記第2の成膜工程における堆積速度とエッチング速度との比を、堆積速度/エッチング速度とすると、前記ビア孔の底部における堆積速度/エッチング速度が他の領域における堆積速度/エッチング速度よりも小さい条件で、前記第2の成膜工程を行うことを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
前記第2の成膜工程により、前記ビア孔の側壁に前記第1の金属と前記第2の金属とを有する第4の金属膜が形成されることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
【請求項5】
前記第2の成膜工程後、前記第2の配線層を形成する工程の前に、前記第2の金属からなる第5の金属膜をスパッタ法により前記第2の金属膜上に堆積する工程をさらに有することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【請求項6】
半導体基板上に形成された第1の配線層と、
前記第1の配線層上に形成された層間絶縁膜と、
前記層間絶縁膜に形成されたトレンチ溝と、
前記トレンチ溝中に形成された前記第1の配線層に達するビア孔と、
前記トレンチ溝の底部および側壁と前記ビア孔の側壁とに成膜された第1の金属からなる第1の金属膜と、
前記トレンチ溝の底部および側壁と前記ビア孔の側壁とに成膜された第2の金属からなる第2の金属膜と、
前記ビア孔の側壁に成膜された、前記第1の金属と前記第2の金属とを有する第3の金属膜と、
前記ビア孔と前記トレンチ溝とに埋め込まれた銅からなる第2の配線層と、
を有し、
前記第1の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくはこれらの合金であり、
前記第2の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であること、
を特徴とする半導体装置。
【請求項7】
前記第3の金属膜と前記第2の配線層との間に形成された、前記第1の金属と前記銅とからなる第4の金属膜を有することを特徴とする請求項6に記載の半導体装置。
【請求項1】
半導体基板上に第1の配線層を形成する工程と、
前記第1の配線層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にトレンチ溝および前記トレンチ溝中にあって前記第1の配線層に達するビア孔を形成する工程と、
前記トレンチ溝内、前記ビア孔内および前記層間絶縁膜上に第1の金属からなる第1の金属膜を成膜する第1の成膜工程と、
スパッタ法を用いて、前記ビア孔の底部の前記第1の金属膜をエッチングするとともに、前記トレンチ溝の底部および側壁と前記ビア孔の側壁とに第2の金属からなる第2の金属膜を成膜する第2の成膜工程と、
前記ビア孔と前記トレンチ溝とを銅で埋め込んで第2の配線層を形成する工程と、
を有し、
前記第1の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくはこれらの合金であり、
前記第2の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であること、
を特徴とする半導体装置の製造方法。
【請求項2】
前記第1の成膜工程後、前記第2の成膜工程の前に、全面に前記第2の金属からなる第3の金属膜を成膜する第3の成膜工程を有することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記第2の成膜工程における堆積速度とエッチング速度との比を、堆積速度/エッチング速度とすると、前記ビア孔の底部における堆積速度/エッチング速度が他の領域における堆積速度/エッチング速度よりも小さい条件で、前記第2の成膜工程を行うことを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
前記第2の成膜工程により、前記ビア孔の側壁に前記第1の金属と前記第2の金属とを有する第4の金属膜が形成されることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
【請求項5】
前記第2の成膜工程後、前記第2の配線層を形成する工程の前に、前記第2の金属からなる第5の金属膜をスパッタ法により前記第2の金属膜上に堆積する工程をさらに有することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【請求項6】
半導体基板上に形成された第1の配線層と、
前記第1の配線層上に形成された層間絶縁膜と、
前記層間絶縁膜に形成されたトレンチ溝と、
前記トレンチ溝中に形成された前記第1の配線層に達するビア孔と、
前記トレンチ溝の底部および側壁と前記ビア孔の側壁とに成膜された第1の金属からなる第1の金属膜と、
前記トレンチ溝の底部および側壁と前記ビア孔の側壁とに成膜された第2の金属からなる第2の金属膜と、
前記ビア孔の側壁に成膜された、前記第1の金属と前記第2の金属とを有する第3の金属膜と、
前記ビア孔と前記トレンチ溝とに埋め込まれた銅からなる第2の配線層と、
を有し、
前記第1の金属は、チタン、ジルコニウムおよびマンガンのうちのいずれか、もしくはこれらの合金であり、
前記第2の金属は、タンタル、タングステンのいずれか、もしくはこれらの合金であること、
を特徴とする半導体装置。
【請求項7】
前記第3の金属膜と前記第2の配線層との間に形成された、前記第1の金属と前記銅とからなる第4の金属膜を有することを特徴とする請求項6に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2012−212909(P2012−212909A)
【公開日】平成24年11月1日(2012.11.1)
【国際特許分類】
【出願番号】特願2012−136650(P2012−136650)
【出願日】平成24年6月18日(2012.6.18)
【分割の表示】特願2007−119144(P2007−119144)の分割
【原出願日】平成19年4月27日(2007.4.27)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成24年11月1日(2012.11.1)
【国際特許分類】
【出願日】平成24年6月18日(2012.6.18)
【分割の表示】特願2007−119144(P2007−119144)の分割
【原出願日】平成19年4月27日(2007.4.27)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
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