説明

半導体装置の製造方法

【課題】 少ない工程でアライメントマークとして利用できる段差を形成することが出来る、半導体装置の製造方法を提供する。
【解決手段】 基板の表面又は基板上に形成した第1の膜の表面に、複数の凹部を形成する第1の工程と、凹部の内部に選択的に第2の膜を形成する第2の工程と、少なくとも1つの凹部及びその近傍を含む第1の領域に局所的エッチングを行って、第1の領域内の第2の膜の表面とその近傍との間に段差を形成する第3の工程とを備える。段差が形成された位置をアライメントマークとして利用する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、更に詳細には、アライメントマークとなる段差を形成する技術に関する。
【0002】
半導体装置製造のフォトリソグラフィ工程では、半導体基板上に形成された段差の位置をレーザ光等で検出することによって、フォトマスクの位置合せが行われる。従来、この位置合せ用の段差には、半導体基板の表面の一部を選択酸化することによって形成した、素子分離用のLOCOS(Local oxidation of silicon)の段差が利用されていた。
【0003】
ところが、近年、半導体装置の微細化の要請によって、素子分離にSTI(Shallow Trench Isolation)構造が用いられるようになって来ている。STI構造は、半導体基板の表面にトレンチ(溝)を形成し、トレンチの内部に絶縁膜を埋め込んだ後、半導体基板の表面を平坦化することによって形成される。STIでは、この平坦化が行われることによって、このままではフォトマスクの位置合せに必要な段差が形成されない。そこで、STIを有する半導体装置の製造に際しては、素子形成領域とは別にアライメントマーク部を設け、アライメントマーク部内にアライメントマークとなる段差を形成している。
【0004】
図5(a)〜(d)、図6(e)、(f)、及び、図7(g)〜(i)は、STI及び溝型のアライメントマークとなる段差の形成を行う、従来の半導体装置の製造工程を順次に示している。先ず、熱酸化により、シリコン基板11の主表面に酸化膜を10nm成長させて、パッド酸化膜12を形成する。次いで、LP(Low Pressure)-CVD(Chemical Vapor Deposition)法を用いて、パッド酸化膜12上に窒化シリコン膜13を100nm程度成長させる。
【0005】
次いで、ウエハの全面にフォトレジスト14を塗布する。引き続き、フォトリソグラフィ法を用いて、素子部21においてSTIを形成する領域(素子分離領域)23、及びアライメントマーク部22においてアライメントマークとなる段差を形成する領域(マーク形成領域)24のフォトレジスト14を除去する(図5(a))。
【0006】
次いで、フォトレジスト14をマスクとするプラズマエッチングを行い、素子分離領域23及びマーク形成領域24の窒化シリコン膜13を除去する。引き続き、アッシングによりフォトレジスト14を除去する。更に、窒化シリコン膜13をマスクとするプラズマエッチングを行い、素子分離領域23及びマーク形成領域24のパッド酸化膜12を除去すると共に、シリコン基板11に深さが250nmのトレンチ15を形成する。その後、エッチングダメージを除去するために、トレンチ15の側壁に対して酸化処理等を行う(図5(b))。
【0007】
次いで、図5(c)に示すように、HDP(High Density Plasma)−CVD法を用いて、酸化シリコン膜16を400nm成膜し、トレンチ15を埋め込む。引き続き、図5(d)に示すように、セリア砥粒から成るスラリを用い、窒化シリコン膜13をストッパとしてCMP(Chemical Mechanical Polishing)を行い、素子分離領域23及びマーク形成領域24以外の領域の酸化シリコン膜16を除去し、窒化シリコン膜13を露出させる。
【0008】
次いで、全面にフォトレジスト19を塗布する。引き続き、図6(e)に示すように、フォトリソグラフィ法を用いて、アライメントマーク部22におけるフォトレジスト19を除去する。更に、図6(f)に符号Bで示すように、ドライエッチング法を用いて、アライメントマーク部22における酸化シリコン膜16の一部及び窒化シリコン膜13をエッチングする。その後、図7(g)に示すように、アッシング処理により、フォトレジスト19を除去する。
【0009】
次いで、図7(h)に示すように、リン酸を用いたウェットエッチングにより、窒化シリコン膜13を除去する。引き続き、各種のイオン注入等を行う。
【0010】
次いで、図7(i)に示すように、フッ酸系のエッチングによってパッド酸化膜12を除去する。エッチングに際しては、酸化シリコン膜16の一部も除去されるが、素子部21において、素子分離領域23の上面とそれ以外の領域の上面とがほぼ同じ高さになるように制御する。上記工程によって、素子分離領域23にSTI17を形成することが出来る。また、マーク形成領域24では、酸化シリコン膜16の一部が更に除去されて、酸化シリコン膜16の上面とシリコン基板11の上面との間でアライメントマーク18として利用するのに必要な段差を形成することが出来る。アライメントマーク18は、この例では、後のゲート電極のパターニング工程で用いられるフォトマスクの位置合せに利用される。以下、様々な公知の工程を経ることによって半導体装置を製造することが出来る。
【0011】
フォトレジストを用いて、アライメントマークとなる段差を形成する半導体装置の製造方法については、例えば特許文献1に記載されている。なお、フォトリソグラフィ工程で形成されるレジストマスクの寸法精度を確認するために形成される、重ね合わせ測定用マークも同様の工程を経ることによって形成される。
【特許文献1】特開2002−134701号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
ところで、半導体装置の製造においては、製造工程を簡素化して、半導体装置製造のTATを短縮すると共に、コストを削減する必要がある。上記アライメントマークとなる段差の形成に際しては、そのための専用フォトレジスト工程が用いられており、このフォトレジスト工程によって製造プロセスが煩雑である。本発明は、上記に鑑み、少ない工程でアライメントマークとして利用できる段差を形成することが出来る、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0013】
上記目的を達成するため、本発明の第1発明に係る半導体装置の製造方法は、基板の表面又は基板上に形成した第1の膜の表面に、複数の凹部を形成する第1の工程と、
前記凹部の内部に選択的に第2の膜を形成する第2の工程と、
少なくとも1つの凹部及びその近傍を含む第1の領域に局所的エッチングを行って、前記第1の領域内の第2の膜の表面とその近傍との間に段差を形成する第3の工程とを備え、
前記段差が形成された位置をアライメントマークとして利用することを特徴としている。
【0014】
また、本発明の第2発明に係る半導体装置の製造方法は、基板上に形成した第1の膜の表面に、底面が基板内部に達する複数の凹部を形成する第1の工程と、
前記凹部の内部に選択的に第2の膜を形成する第2の工程と、
少なくとも1つの凹部及びその近傍を含む第1の領域に局所的エッチングを行って、前記第1の領域と他の領域との間に段差を形成する工程と、
前記第1の領域及び他の領域の第1の膜を除去する工程と、
前記第2の膜をエッチバックして、前記第1の領域内の前記第2の膜の表面が基板表面よりも低くなる段差を形成し、かつ、前記他の領域内の前記第2の膜の表面と基板表面とがほぼ同じ高さになるように形成する工程とを備え、
前記第1の領域内の段差が形成された位置をアライメントマークとして利用することを特徴としている。
【発明の効果】
【0015】
本発明の第1発明によれば、局所的なエッチング工程のみを追加するだけで、他の領域内で、凹部の内部に形成された第2の膜の良好な埋め込み形状を維持したまま、第1の領域内で、第2の膜の表面とその近傍との間に段差を形成することが出来る。これによって、アライメントマークとして利用する段差の形成のための専用のフォトレジスト工程が不要となり、段差の形成に要する工程を大幅に簡素化することが出来る。従って、半導体装置製造のTATを短縮し、コストを削減することが出来る。なお、「基板上に形成した第1の膜」には、基板の表面上に形成した膜と、基板上に下地膜や多層配線等の下地構造を介して形成した膜の双方が含まれる。
【0016】
本発明の第1発明では、前記第2の工程と前記第3の工程との間に、少なくとも第2の膜をエッチバックする第4の工程を備えることが出来る。また、前記第1の膜が絶縁膜であり、前記第2の膜が、該第1の膜内に形成された導電膜であるとすることが出来る。或いは、第1の膜及び第2の膜が、相互に異なる材料で構成される絶縁膜であるとすることも出来る。
【0017】
本発明の第2発明によれば、局所的なエッチング工程のみを追加するだけで、他の領域内で、第2の膜の表面と基板表面とがほぼ同じ高さになるように形成し、第1の領域内で、第2の膜の表面が基板表面よりも低い段差を形成することが出来る。これによって、本発明の第1発明と同様の効果を得ることが出来る。本発明の第2発明では、前記第1の膜が窒化シリコン膜及び酸化シリコン膜を含み、前記第2の膜が酸化シリコン膜であるとすることが出来る。
【0018】
本発明の好適な実施態様では、前記局所的なエッチング工程では、フッ素ラジカルを局所的に照射する。なお、本発明でアライメントマークとは、フォトリソグラフィ工程におけるフォトマスクの位置合せに利用される狭義のアライメントマークと、重ね合わせ測定用マークとを含む。また、凹部は、例えば溝又はスルーホールとして構成される。
【発明を実施するための最良の形態】
【0019】
以下、図面を参照し、本発明に係る実施形態に基づいて本発明を更に詳細に説明する。図1(a)〜(d)、及び、図2(e)〜(g)は、本発明の第1実施形態に係る半導体装置の製造工程を順次に示している。本実施形態に係る半導体装置の製造方法では、STI及び溝型のアライメントマークとなる段差の形成を行う。
【0020】
先ず、熱酸化により、シリコン基板11の主表面に酸化膜を10nm成長させて、パッド酸化膜12を形成する。次いで、LP−CVD法を用いて、パッド酸化膜12上に、窒化シリコン膜13を100nm程度成長させる。引き続き、窒化シリコン膜13上にフォトレジスト14を塗布した後、フォトリソグラフィ法を用いて、素子分離領域23及びマーク形成領域24におけるフォトレジスト14を除去する(図1(a))。
【0021】
次いで、フォトレジスト14をマスクとするプラズマエッチングを行い、素子分離領域23及びマーク形成領域24の窒化シリコン膜13を除去する。引き続き、アッシングによりフォトレジスト14を除去する。更に、窒化シリコン膜13をマスクとするプラズマエッチングを行い、素子分離領域23及びマーク形成領域24のパッド酸化膜12を除去すると共に、シリコン基板11に深さ250nmのトレンチ15を形成する。このプラズマエッチングにより、窒化シリコン膜13の一部も除去され、70nmの厚みになる。その後、エッチングダメージを除去するために、トレンチ15の側壁に対して酸化処理等を行う(図1(b))。
【0022】
次いで、図1(c)に示すように、HDP−CVD法を用いて、絶縁膜として酸化シリコン膜16を400nm成膜し、トレンチ15を埋め込む。引き続き、図1(d)に示すように、セリア砥粒から成るスラリを用い、窒化シリコン膜13をストッパとしてCMPを行い、素子分離領域23及びマーク形成領域24以外の領域の酸化シリコン膜16を除去し、窒化シリコン膜13を露出させる。セリア砥粒から成るスラリは、日立化成工業株式会社、セイミケミカル株式会社、及び昭和電工株式会社等の各社が製造している。
【0023】
次いで、局所エッチング装置を用いて、図2(e)に符号Aで示すように、アライメントマーク部22に対する局所エッチングを行い、アライメントマーク部22の酸化シリコン膜16の一部及び窒化シリコン膜13を除去する。局所エッチングは、フッ素ラジカルの照射によって行う。引き続き、図2(f)に示すように、リン酸を用いたウェットエッチングにより、残存する窒化シリコン膜13を除去する。その後、各種のイオン注入等を行う。
【0024】
次いで、図2(g)に示すように、フッ酸系のエッチングによって、パッド酸化膜12を除去する。エッチングに際しては、酸化シリコン膜16の一部も除去されるが、素子部21において、素子分離領域23の上面とそれ以外の領域の上面とがほぼ同じ高さになるように制御する。素子分離領域23の上面とそれ以外の領域の上面との間に段差が存在すると、後のフォトリソグラフィ工程で形成されるパターンの寸法、又はトランジスタ特性に悪影響が生じる可能性があるからである。
【0025】
上記工程によって、素子分離領域23にSTI17を形成することが出来る。また、マーク形成領域24では、酸化シリコン膜16の一部が更に除去されて、酸化シリコン膜16の上面とシリコン基板11の上面との間でアライメントマーク18として利用するのに必要な段差が形成できる。以下、様々な公知の工程を経ることによって本実施形態の半導体装置10を製造する。
【0026】
図3に、図2(e)の局所エッチング工程で用いられる局所エッチング装置の一例について示す。局所エッチング装置40は、半導体装置10を載せるステージ41と、ステージ41をXYZ方向に駆動するステージ駆動機構42と、これらステージ41及びステージ駆動機構42を収容するチャンバ43と、チャンバ43の壁に配設された真空排気管44とを備える。真空排気管44は、チャンバ43内のガスを排気して、チャンバ43内を真空にするために配設されている。
【0027】
局所エッチング装置40は、また、反応ガスを供給するガス供給管45と、放電によってプラズマを発生させるプラズマ発生部46と、プラズマ発生部46で発生したプラズマをチャンバ43内に導入し、ステージ41上の半導体装置10表面に対して噴出するノズル47と、チャンバ43内のガスを排気する排気管48とを備える。このような局所エッチング装置としては、例えばスピードファム株式会社が提供するDCP(Dry Chemical Planarization)装置を用いることが出来る。
【0028】
本実施形態における局所エッチング工程では、ガス供給管45から反応ガスとしてSF6等のガスを導入し、プラズマ発生部46でフッ素ラジカルを発生させる。また、ステージ駆動機構42がステージ41を駆動させることにより、半導体装置10上のアライメントマーク部22に対してフッ素ラジカルを局所的に噴出して、アライメントマーク部22を局所的にエッチングすることが出来る。フッ素ラジカルによる局所エッチングの方法については、特開2000−124189号公報、特開2000−124193号公報、及び特開2002−252210号公報等に記載されている。なお、局所エッチングには、特開平5−82480号公報及び特開平5−90215号公報に記載されている、集束イオンビームを用いることも出来る。
【0029】
本実施形態の半導体装置の製造方法によれば、STIを製造する製造プロセスに加えて、局所エッチング工程のみを追加するだけで、アライメントマーク18として利用するのに必要な段差が形成できる。従って、従来の半導体装置の製造方法に比して、アライメントマーク18となる段差の形成のための専用のフォトレジスト工程が不要となり、アライメントマーク18となる段差の形成に要する工程を大幅に簡素化することが出来る。これによって、半導体装置製造のTATを短縮し、コストを削減することが出来る。
【0030】
図4(a)〜(c)に、本発明の第2実施形態に係る半導体装置の製造工程を順次に示す。本実施形態に係る半導体装置の製造方法では、下地層上に形成された層間絶縁膜に、コンタクトプラグ及び溝型のアライメントマークとなる段差の形成を行う。
【0031】
図4(a)に示す製造段階において、下地層31上に、絶縁膜として酸化シリコン膜32が成膜されている。コンタクトプラグを形成する領域(プラグ形成領域)25及びアライメントマークとなる段差を形成する領域(マーク形成領域)26の酸化シリコン膜32にはスルーホール33が形成されている。スルーホール33内及び酸化シリコン膜32上に、導電材として、不純物がドープされたポリシリコン34が成膜されている。
【0032】
先ず、図4(b)に示すように、酸化シリコン膜32をストッパとするCMPを行い、酸化シリコン膜32上のポリシリコン34を除去する。これによって、素子部21では、スルーホール33内に埋め込まれたコンタクトプラグ35を形成することが出来る。本工程のポリシリコン34の除去に際しては、エッチバックを行っても構わない。
【0033】
次いで、図4(c)に符号Aで示すように、局所エッチング装置を用いて、アライメントマーク部22に対する局所エッチングを行う。局所エッチングによって、アライメントマーク部22では、ポリシリコン34と酸化シリコン膜32との間のエッチングレート差によって、ポリシリコン34の上面と酸化シリコン膜32の上面との間でアライメントマーク36として利用するのに必要な段差が形成できる。アライメントマーク36は、後のフォトグラフィ工程で用いられるフォトマスクの位置合せに利用される。以下、様々な工程を経ることによって本実施形態の半導体装置を製造することが出来る。
【0034】
本実施形態によれば、図4(a)においてマーク形成領域26のスルーホール33はポリシリコン34によって完全に埋まっているため、図4(b)に示したエッチバックを行うだけでは、マーク形成領域26に段差が形成されない。しかし、図4(c)に示した局所エッチングを行うことによって、素子部21において、スルーホール33内のコンタクトプラグ35の良好な埋め込み形状を維持したまま、アライメントマーク部22において、アライメントマーク36として利用するのに必要な段差が形成できる。また、アライメントマーク36となる段差は、ポリシリコン34の厚さに関係なく形成することが出来る。なお、本実施形態では、マーク形成領域26のポリシリコン34の上面が酸化シリコン膜32の上面よりも低い段差を形成したが、絶縁膜や導電材の材料、又はエッチングガスの選択によって、マーク形成領域26のスルーホール33内に埋め込まれた材料の上面が、マーク形成領域26の近傍よりも高い段差を形成することも出来る。
【0035】
なお、第1実施形態及び第2実施形態では、狭義のアライメントマークとなる段差の形成について説明したが、重ね合わせ測定用マークとなる段差についても、これらの実施形態と同様の製造プロセスを経ることによって形成することが出来る。
【0036】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【0037】
【図1】図1(a)〜(d)は、第1実施形態に係る半導体装置の製造工程を順次に示す断面図である。
【図2】図2(e)〜(g)は、第1実施形態に係る半導体装置の図1に後続する製造工程を順次に示す断面図である。
【図3】局所エッチング装置の構成を示す断面図である。
【図4】図4(a)〜(c)は、第2実施形態に係る半導体装置の製造工程を順次に示す断面図である。
【図5】図5(a)〜(d)は、従来の半導体装置の製造工程を順次に示す断面図である。
【図6】図6(e)、(f)は、従来の半導体装置の図5に後続する製造工程を順次に示す断面図である。
【図7】図7(g)〜(i)は、従来の半導体装置の図6に後続する製造工程を順次に示す断面図である。
【符号の説明】
【0038】
10:半導体装置
11:シリコン基板
12:パッド酸化膜
13:窒化シリコン膜
14:フォトレジスト
15:トレンチ
16:酸化シリコン膜
17:STI
18:アライメントマーク
19:フォトレジスト
21:素子部
22:アライメントマーク部
23:素子分離領域
24:マーク形成領域
25:プラグ形成領域
26:マーク形成領域
31:下地層
32:酸化シリコン膜
33:スルーホール
34:ポリシリコン
35:コンタクトプラグ
36:アライメントマーク
40:局所エッチング装置
41:ステージ
42:ステージ駆動機構
43:チャンバ
44:真空排気管
45:ガス供給管
46:プラズマ発生器
47:ノズル
48:排気管

【特許請求の範囲】
【請求項1】
基板の表面又は基板上に形成した第1の膜の表面に、複数の凹部を形成する第1の工程と、
前記凹部の内部に選択的に第2の膜を形成する第2の工程と、
少なくとも1つの凹部及びその近傍を含む第1の領域に局所的エッチングを行って、前記第1の領域内の第2の膜の表面とその近傍との間に段差を形成する第3の工程とを備え、
前記段差が形成された位置をアライメントマークとして利用することを特徴とする半導体装置の製造方法。
【請求項2】
前記第2の工程と前記第3の工程との間に、少なくとも第2の膜をエッチバックする第4の工程を備えることを特徴とする、請求項1に記載の半導体装置の製造方法。
【請求項3】
前記第1の膜が絶縁膜であり、前記第2の膜が、該第1の膜内に形成された導電膜であることを特徴とする、請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
基板上に形成した第1の膜の表面に、底面が基板内部に達する複数の凹部を形成する第1の工程と、
前記凹部の内部に選択的に第2の膜を形成する第2の工程と、
少なくとも1つの凹部及びその近傍を含む第1の領域に局所的エッチングを行って、前記第1の領域と他の領域との間に段差を形成する工程と、
前記第1の領域及び他の領域の第1の膜を除去する工程と、
前記第2の膜をエッチバックして、前記第1の領域内の前記第2の膜の表面が基板表面よりも低くなる段差を形成し、かつ、前記他の領域内の前記第2の膜の表面と基板表面とがほぼ同じ高さになるように形成する工程とを備え、
前記第1の領域内の段差が形成された位置をアライメントマークとして利用することを特徴とする半導体装置の製造方法。
【請求項5】
前記第1の膜が窒化シリコン膜及び酸化シリコン膜を含み、前記第2の膜が酸化シリコン膜であることを特徴とする、請求項4に記載の半導体装置の製造方法。
【請求項6】
前記局所的なエッチング工程では、フッ素ラジカルを局所的に照射することを特徴とする、請求項1〜5の何れか一に記載の半導体装置の製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【公開番号】特開2006−13359(P2006−13359A)
【公開日】平成18年1月12日(2006.1.12)
【国際特許分類】
【出願番号】特願2004−191767(P2004−191767)
【出願日】平成16年6月29日(2004.6.29)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】