半導体装置の製造方法
【課題】コリメータを備えるスパッタリング装置の生産効率を向上させることのできる技術を提供する。
【解決手段】上部シールド１３の上部折曲部１３ａと下部折曲部１３ｂとの上下垂直位置の距離を相対的に短く、上部シールド１３の下縁部の内径を相対的に広くして、ターゲット３と上部シールド１３との間の隙間量を相対的に広くし、さらに台座リング１５の内径を相対的に広く、台座リング１５の高さを相対的に低くして、パッキングプレート１１（ターゲット３）と台座リング１５との間の隙間量を相対的に広くすることにより、ターゲット３と上部シールド１３との接触またはパッキングプレート１１（ターゲット３）と台座リング１５との接触を回避する。
【解決手段】上部シールド１３の上部折曲部１３ａと下部折曲部１３ｂとの上下垂直位置の距離を相対的に短く、上部シールド１３の下縁部の内径を相対的に広くして、ターゲット３と上部シールド１３との間の隙間量を相対的に広くし、さらに台座リング１５の内径を相対的に広く、台座リング１５の高さを相対的に低くして、パッキングプレート１１（ターゲット３）と台座リング１５との間の隙間量を相対的に広くすることにより、ターゲット３と上部シールド１３との接触またはパッキングプレート１１（ターゲット３）と台座リング１５との接触を回避する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、物理的成膜手段、例えばスパッタリング法によって半導体ウエハ上に薄膜を成膜する工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）の微細化により必要となった半導体ウエハ上のパターンの深い孔への薄膜配線形成に対して、従来のスパッタリング法では半導体ウエハの主面（回路形成面）に対して斜めに入射するスパッタ粒子が含まれるため、孔の底まで十分に膜が堆積する前に、孔の入口付近を成膜物質が塞いでしまう問題点があった。これを解決するために、いくつかの技術が開発されており、その１つとしてコリメートスパッタリング法がある。コリメートスパッタリング法は、ターゲットと半導体ウエハとの間に格子状に孔のあいたコリメータ（整合板）を設置し、斜め入射成分を除去するものである。
【０００３】
例えばコリメータを用いて半導体ウエハに成膜するスパッタリング方法において、コリメータと半導体ウエハとの間に電圧を印加させながら成膜することで、コリメータから半導体ウエハ方向に発生した電界により、コリメータを斜めに通過したスパッタ粒子を半導体ウエハの法線方向に偏向させて堆積させる技術が特開平８−２０３８２８号公報（特許文献１）に開示されている。
【０００４】
また、スパッタリング装置に、筒状の上部シールドおよび中間シールドをターゲットとコリメータとの間およびコリメータとペディスタルとの間にそれぞれ設けることにより、ターゲットに対して影となる部分の形成を制御して、コリメータの通過後に指向性を失ったスパッタ粒子による発塵しやすい低密度で脆弱な膜の形成の可能性を低くする技術が特開平１０−１７６２６７号公報（特許文献２）に開示されている。
【０００５】
また、マグネトロン上にターゲットを配し、ターゲットに対向して被加工物の基板を配置し、ターゲットと基板との間に、基板の法線方向に進行するスパッタ粒子を選択的に通過させるコリメータを配置してスパッタ蒸着を行うスパッタリング法において、処理ガスにＡｒより比重の大きなガスを用いて、ターゲット面の垂直方向に強い指向性をもたせる技術が特許第２７０７９５１号明細書（特許文献３）に開示されている。
【特許文献１】特開平８−２０３８２８号公報
【特許文献２】特開平１０−１７６２６７号公報
【特許文献３】特許第２７０７９５１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、コリメータを用いたスパッタリング法については、以下に説明する種々の技術的課題が存在する。
【０００７】
コリメータを備えるスパッタリング装置（以下、単にコリメートスパッタ装置と記す）においては、指向性のあるスパッタ粒子が高いエネルギーを持って到達しない部分が真空チャンバ内に存在する。この部分は、例えばチャンバ内壁であり、スパッタ粒子がガスの拡散により低いエネルギーを持ってチャンバ内壁に到達し、付着したスパッタ粒子により密度の低い膜が形成される。このような膜は付着力が小さいために剥離しやすく、真空チャンバ内において発塵源となる。
【０００８】
そこで、真空チャンバ内のチャンバ内壁にスパッタ粒子が付着するのを防ぐために、例えばターゲットとコリメータとの間には、チャンバ内壁を保護するための筒状の上部シールドが設けられている（例えば上記特許文献３参照）。上部シールドの上縁部は台座リングによってアダプタリングにねじ止めされ、また上部シールドの下縁部はコリメータから一定の隙間をもって離間された状態で、コリメータの上面近傍まで延びており、上部シールドがターゲットを囲むようにしている。
【０００９】
ところが、上記コリメートスパッタ装置では、ターゲットと上部シールドとの間またはターゲットと台座リングとの間の隙間量が少なく、さらに付着した膜を取り除くための洗浄または加熱により上部シールドが変形するため、例えばコリメートスパッタ装置のメンテナンス作業を行う度に上記隙間量が変わり、ターゲットと上部シールドまたはターゲットと台座リングとが接触するという問題が生じている。この接触は、メンテナンス作業を終えた後、真空チャンバ内を真空排気して所定の真空度まで減圧し、さらに真空チャンバ内を放電させることによって、初めて異常放電として確認されるものである。このため、ターゲットと上部シールドまたはターゲットと台座リングとの接触を確認するまでに多大な時間を要してしまう。また、ターゲットと上部シールドとの間またはターゲットと台座リングとの間の隙間量を修正するためには、再度真空チャンバ内を大気圧に戻し、上記隙間量を調整した後、真空チャンバ内を真空排気して所定の真空度まで減圧し、さらに真空チャンバ内を放電させることによって確認しなければならず、コリメートスパッタ装置の稼動停止時間が長くなり、生産効率が低下してしまう。
【００１０】
本発明の目的は、コリメータを備えるスパッタリング装置の生産効率を向上させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明は、上部シールドの上部折曲部と下部折曲部との上下垂直位置の距離を相対的に短く、上部シールドの下縁部の内径を相対的に広くして、ターゲットの周縁と上部シールドの下部折曲部との隙間を広くし、さらに台座リングの内径を相対的に広く、台座リングの高さを相対的に低くして、ターゲットと台座リングの内側端部との隙間および台座リングの上面とその上部に位置するターゲットとの隙間を相対的に広くすることにより、ターゲットと上部シールドとの間またはターゲットと台座リングとの間の隙間量を相対的に広くする。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
ターゲットと上部シールドまたはターゲットと台座リングとの接触が回避されて、真空チャンバ内を放電させた時の異常放電を防ぐことができる。これにより、メンテナンス作業後の真空チャンバ内の立ち上げ作業における無駄な時間を排除することができるので、スパッタリング装置の稼動停止時間が短くなり、生産効率が向上する。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
さらに、以下の実施の形態において、ウエハとは、集積回路の製造に用いるシリコン単結晶基板（一般にほぼ平面円形状）、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。また、以下の実施の形態において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin-Film-Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００１９】
さらに、以下の実施の形態において、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略す。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
本実施の形態である半導体装置の製造方法で使用するコリメートスパッタ装置の構成の一例を図１〜図５を用いて説明する。図１はコリメートスパッタ装置の構成を示す概略図、図２はコリメータ部分の拡大図、図３は上部シールド部分の拡大図、図４は台座リング部分の拡大図、図５はターゲット部分の拡大図である。
【００２２】
図１に示すように、コリメートスパッタ装置１は、チタン（Ｔｉ）膜の成膜用の装置であり、真空チャンバ２と、その上部開口部に配置されたチタン製のターゲット３とを備えている。真空チャンバ２の内部には、ターゲット３と同軸にウエハステージ４が配置されており、その上面でウエハ５を支持するように構成されている。ウエハ５は、例えば直径が６インチの平面略円形状の半導体の薄板である。ウエハステージ４の下面には昇降機構を有する駆動軸がベロー６によって保護された状態で接続され、ウエハステージ４が上下運動可能となっている。
【００２３】
さらに、真空チャンバ２は、導電性材料のチャンバ本体７と、チャンバ本体７のノッチ８に着脱可能に取り付けられる環状のアダプタリング９とを備えている。このアダプタリング９は導電性材料からなり、例えばステンレス鋼（ＳＵＳ３０４）、アルミニウム（Ａｌ）またはチタン等から作られている。アダプタリング９の上面にはセラミックリング１０を介して、ターゲット３を備えるパッキングプレート１１が載置され、着脱可能に固定されている。このパッキングプレート１１は導電性材料からなり、例えばアルミニウム等から作られており、ターゲット３とパッキングプレート１１とは電気的に接続されている。また、本実施の形態では、ターゲット３が凸形状のパッキングプレート１１の先端部に備わっているが、パッキングプレート１１のほぼ全面にターゲット材料を備えてもよく、またはパッキングプレート１１のほぼ全部をターゲット材料で構成してもよい。
【００２４】
また、真空チャンバ２には、プロセスガスの供給手段としてアルゴン（Ａｒ）ガス供給源および窒素（Ｎ2）ガス供給源が接続されており、さらに真空チャンバ２内を真空とするための真空ポンプが接続されている。なお、部材間にはＯ（オー）リングが設けられて真空チャンバ２の気密性を保つようにしてもよい。また、セラミックリング１０によりチャンバ本体７等から絶縁されているターゲット３には、直流電源の負端子が電気配線により接続されており、直流電源の正端子は真空チャンバ２に接続されると共に接地されている。
【００２５】
また、真空チャンバ２は、コリメータ１２を備えている。コリメータ１２は、例えば蜂の巣状に配列された断面六角形の孔を備えたチタン製の円板状プレート１２ａと、その外周部に取り付けられた支持枠１２ｂとからなり、ターゲット３とウエハステージ４との間において、それらと平行かつ同軸に配列されるようになっている。
【００２６】
また、真空チャンバ２には、チャンバ内壁面がスパッタ粒子により被覆されるのを防止するために、筒状の上部シールド１３および筒状の下部シールド１４が設けられている。これら上部シールド１３および下部シールド１４は導電性材料、例えばステンレス鋼から作られている。
【００２７】
まず、上部シールド１３について説明する。上部シールド１３はアダプタリング９とコリメータ１２との間のチャンバ内壁面を保護するためのものである。上部シールド１３は、少なくとも２箇所の折曲部（上部折曲部１３ａおよび下部折曲部１３ｂ）で曲げられて、ターゲット３に平行な上縁部とターゲット３に垂直な下縁部とを有している。上部シールド１３の上縁部はアダプタリング９の上面に台座リング１５を用いて固定されており、また、上部シールド１３の下縁部はコリメータ１２から一定の隙間をもって離隔された状態でコリメータ１２の上面近傍まで延びており、上部シールド１３がターゲット３を囲むようにしている。
【００２８】
図２に、コリメータ部分の拡大図を示す。（ａ）は本実施の形態であるコリメータ部分、（ｂ）は本発明者が検討したコリメータ部分である。
【００２９】
本発明者によってこれまで検討されたコリメータ部分は、上部シールド１３ｗの内径をΦ２９０.１ｍｍとし、コリメータ１２ｗの円板状プレート１２ａｗの端部と上部シールド１３ｗとの距離を０.９５ｍｍとしていたが、本実施の形態であるコリメータ部分では、コリメータ１２の円板状プレート１２ａの端部とアダプタリング９の内側端部との間のほぼ中心に上部シールド１３が位置するように、上部シールド１３の内径を、例えばΦ２９２〜２９５ｍｍ程度と広くし、コリメータ１２の円板状プレート１２ａの端部と上部シールド１３との距離を、例えば１.９ｍｍ程度と広くする。これにより、本実施の形態では、上部シールド部分の各部寸法を、例えば図３に示すように設定することができる。
【００３０】
図３に、上部シールド部分の拡大図を示す。（ａ）は本実施の形態である上部シールド部分、（ｂ）は本発明者が検討した上部シールド部分である。
【００３１】
本発明者によってこれまで検討された上部シールド部分は、上部シールド１３ｗの上部折曲部１３ａｗと下部折曲部１３ｂｗとの上下垂直位置の距離を２９.４７ｍｍとし、上部シールド１３ｗの下縁部の内径をΦ２９０.１ｍｍとしていた。これに対し、本実施の形態である上部シールド部分では、上部シールド１３の上部折曲部１３ａと下部折曲部１３ｂとの上下垂直位置の距離を、例えば２７.６〜２２.４ｍｍ程度と短くし、上部シールド１３の下縁部の内径を、例えばΦ２９２〜Φ２９５ｍｍ程度と広くする。
【００３２】
さらに、本実施の形態では、台座リング部分の各部寸法を、例えば以下のように設定する。
【００３３】
図４に、台座リング部分の拡大図を示す。（ａ）は本実施の形態である台座リング部分、（ｂ）は本発明者が検討した台座リング部分である。
【００３４】
本発明者によってこれまで検討された台座リング部分は、台座リング１５ｗの内側端部を上部シールド１３ｗの上縁部の内側端部よりも内側に設けて、台座リング１５ｗの内径をΦ３０６.８３ｍｍとしていた。これに対し、本実施の形態である台座リング部分では、台座リング１５の内側端部を上部シールド１３の上縁部の内側端部と同じ位置または外側に設け、台座リング１５の内径を、例えばΦ３０９〜Φ３１２.２ｍｍ程度と広くする。さらに、本発明者によってこれまで検討された台座リング部分では、台座リング１５ｗの高さを５.１ｍｍとしていたが、本実施の形態である台座リング部分では、台座リング１５の高さを、例えば４.０ｍｍ程度と低くする。台座リング１５の高さを４.０ｍｍよりも低くすると、スパッタ粒子の回り込みが生じ、また取り付けねじ部の締め付け力が低下するため、４〜４.３ｍｍ程度の範囲が好ましい。
【００３５】
以上のように、上部シールド部分および台座リング部分の各部寸法を設定することにより、本実施の形態では、例えば図５に示すようにターゲット３と上部シールド１３との間の隙間量およびパッキングプレート１１と台座リング１５との間の隙間量を相対的に広くすることができる。なお、パッキングプレート１１およびそれに固定されるターゲット３の形状として、例えば台座リング１５に隣接する部分がパッキングプレート１１のみの場合（例えば本実施の形態の図１）、パッキングプレート１１およびターゲット３の場合、またはターゲット３のみの場合が考えられるが、以下の説明ではこれら全ての場合を含むものとし、例えばパッキングプレート（またはターゲット）と記載する。また、台座リング１５に隣接する部分がパッキングプレート１１のみであっても、パッキングプレート１１は導電性材料であることから、パッキングプレート１１と台座リング１５との接触により、異常放電が容易に生じてしまう。
【００３６】
図５に、ターゲット部分の拡大図を示す。（ａ）に、本実施の形態であるターゲットと上部シールドおよびパッキングプレート（またはターゲット）と台座リングとの隙間関係をまとめ、（ｂ）に、本発明者が検討したターゲットと上部シールドおよびパッキングプレート（またはターゲット）と台座リングとの隙間関係をまとめる。
【００３７】
前記図３を用いて説明したように、本実施の形態では、本発明者が検討したこれまでの上部シールド部分よりも上部シールド１３の上部折曲部１３ａと下部折曲部１３ｂとの上下垂直位置の距離を短くして、上部シールド１３の下縁部の内径を広げることにより、ターゲット３の周縁と上部シールド１３の下部折曲部との隙間Ｓ１を、本発明者が検討したこれまでの１.２ｍｍ（Ｓ１ｗ）から、例えば１.８〜３.６ｍｍ程度へ広げることができる。さらに、前記図４を用いて説明したように、本実施の形態では、本発明者が検討したこれまでの台座リング部分よりも台座リング１５の内径を広げることにより、パッキングプレート１１（またはターゲット３）と台座リング１５の内側端部との隙間Ｓ２を本発明者が検討したこれまでの１.６ｍｍ（Ｓ２ｗ）から、例えば２.７〜４.３ｍｍ程度へ広げることができる。さらに、前記図４を用いて説明したように、本実施の形態では、本発明者が検討したこれまでの台座リング部分よりも台座リング１５の高さを低くすることにより、台座リング１５の上面と、その上部に位置するパッキングプレート１１（またはターゲット３）との隙間Ｓ３を本発明者が検討したこれまでの１.６５ｍｍ（Ｓ３ｗ）から、例えば２.４５〜２.７５ｍｍ程度へ広げることができる。
【００３８】
なお、本実施の形態では、ターゲット３の周辺部に位置する上部シールド１３および台座リング１５の各部寸法を変更することにより、ターゲット３の周縁と上部シールド１３の下部折曲部との隙間Ｓ１、パッキングプレート１１（またはターゲット３）と台座リング１５の内側端部との隙間Ｓ２または台座リング１５の上面と、その上部に位置するパッキングプレート１１（またはターゲット３）との隙間Ｓ３を広げたが、ターゲット３またはパッキングプレート１１の各部寸法を変更して上記隙間を広げることは可能である。しかし、パッキングプレート１１は上部シールド１３または台座リング１５よりも高価であり、通常は、パッキングプレート１１の形状を規格化（標準化）することで、その価格を下げている。このため、本願においては、ターゲット３およびパッキングプレート１１の寸法を変更することなく、ターゲット３と上部シールド１３との接触またはパッキングプレート１１（またはターゲット３）と台座リング１５との接触を防止し、コリメートスパッタ装置１の処理能力の向上をさせることのできる技術を提案した。
【００３９】
次に、下部シールド１４について説明する。前記図１に示すように、下部シールド１４は、上昇して成膜処理が可能な位置にあるウエハステージ４とコリメータ１２との間のチャンバ内壁面を保護するためのものである。下部シールド１４の上部はねじ止めされ、コリメータ１２を囲むようにしてウエハステージ４の周囲まで延びている。下部シールド１４の自由縁部は上方に折り返されており、この部分は、ウエハステージ４が下降された際、クランプリング１６を支持するようになっている。クランプリング１６は、ウエハ５を処理する際、ウエハステージ４が上昇されたときにウエハ５をウエハステージ４に押さえ付け、ガス加熱のため、ウエハ５の裏面に圧力が均等に加わるようにするためのものである。また、この下部シールド１４の上部に開口部が設けられており、そこから真空ポンプにより下部シールド１４が取り囲んでいる空間が真空排気される。
【００４０】
また、チャンバ本体７、アダプタリング９、コリメータ１２、上部シールド１３および下部シールド１４は互いに電気的に接続されている。これに対して、ウエハステージ４はチャンバ本体７と電気的に絶縁されている。
【００４１】
このように、本実施の形態によれば、上部シールド１３の上部折曲部１３ａと下部折曲部１３ｂとの上下垂直位置の距離を相対的に短くし（例えば２７.６〜２２.４ｍｍ程度）、上部シールド１３の下縁部の内径を相対的に広くする（例えばΦ２９２〜Φ２９５ｍｍ程度）ことにより、ターゲット３と上部シールド１３との間の隙間量を相対的に広くすることができ、さらに、台座リング１５の内径を相対的に広くし（例えばΦ３０９〜Φ３１２.２ｍｍ程度）、台座リング１５の高さを相対的に低くする（例えば４.０〜４.３ｍｍ程度）ことにより、パッキングプレート１１（またはターゲット３）と台座リング１５との間の隙間量を相対的に広くすることができる。これにより、ターゲット３と上部シールド１３との接触またはパッキングプレート１１（またはターゲット３）と台座リング１５との接触が回避され、真空チャンバ２内を放電させた時の異常放電を防ぐことができる。
【００４２】
例えば、コリメートスパッタ装置１のメンテナンス作業を終えた後、真空チャンバ２の立ち上げ作業は以下のように行われる。まず、メンテナンス作業を行う（例えば１００分程度）。続いて真空チャンバ２内を真空排気して所定の真空度まで減圧し（例えば７０分程度）、さらに真空チャンバ２内を加熱した後（例えば１２０分程度）、真空チャンバ２内を放電させる（例えば９０分程度）。この放電では、製品用のウエハ５上に堆積されるチタン膜と同じレシピを用いてウエハステージ４の上面に載置されたダミーウエハ上にチタン膜を形成する。メンテナンス作業後のコリメータ１２、上部シールド１３、下部シールド１４およびクランプリング１６などのシールド類には残留分子が付着しており、この残留分子は加熱だけで除去することが難しい。このため、製品用のウエハ５上に堆積されるチタン膜と同じレシピを用いてスパッタリングを行い、ダミーウエハ上にチタン膜を形成すると同時に、シールド類にチタン膜を付着させ、残留分子をチタン膜で閉じこめることにより清浄な真空度を生成する。
【００４３】
その後、コリメートスパッタ装置１のＱＣ（Quality Control）が行われる（例えば１３０分程度）。ＱＣでは、ダミーウエハ上に成膜されたチタン膜の膜厚、抵抗値および反射率などが規格値に入っているか、ダミーウエハ上の異物の数が規格値に入っているかなどが確認される。これら全てが規格値内であれば製品用のウエハが着工される。なお、このＱＣは、メンテナンス作業後だけでなく1回／２日程度の頻度で行ってもよい。
【００４４】
ターゲット３と上部シールド１３あるいはパッキングプレート１１（またはターゲット３）と台座リング１５とが接触した場合は、ＱＣ前の放電において異常放電が発生する。すなわち、上記接触は、メンテナンス作業、真空チャンバ２内の減圧および真空チャンバ２内の加熱を終えた後に発見されるものであり、異常放電が発見されると、再びメンテナンス作業、真空チャンバ２内の減圧および真空チャンバ２内の加熱の一連の作業が行われることになり、重なる作業による約２９０分（１００分程度＋７０分程度＋１２０分程度）の無駄な時間を要してしまう。
【００４５】
しかしながら、前述したように、本実施の形態では、ターゲット３と上部シールド１３あるいはパッキングプレート１１（またはターゲット３）と台座リング１５との接触を回避して、真空チャンバ２内を放電させた時の異常放電を防ぐことができるので、真空チャンバ２内の立ち上げ作業における上記無駄な時間を排除することができる。
【００４６】
本発明者によってこれまで検討されたコリメートスパッタ装置１では、メンテナンス作業を、例えば１ヶ月に６〜７回程度行っており、そのうち、例えば４回の異常放電が発生していた。本発明により異常放電が無くなると、
２９０分／回×４回／月＝１１６０分／月（１９.３時間／月）
の無駄な時間を排除することができる。さらにこの無駄な時間の排除により、コリメートスパッタ装置１の稼動停止時間が短くなり、生産効率が向上する。例えば本発明者により、１台のコリメートスパッタ装置１の処理能力が、３４２.７枚／日から３４４.５枚／日へ向上することが確かめられている。
【００４７】
本発明は、コリメートスパッタ装置１に限定されるものではなく、コリメータを備えないスパッタ装置にも適用することができる。次に、本実施の形態である半導体装置の製造方法で使用するスパッタリング装置（以下、単にスパッタ装置と記す）の他の例を説明する。図６は、例えばアルミニウム膜を成膜するスパッタ装置の構成を示す概略図である。
【００４８】
スパッタ装置１７は、アルミニウム膜の成膜用の装置であり、コリメータ１２および下部シールド１３が設置されていないことを除けば、前記図１に示したコリメートスパッタ装置１とほぼ同様の構成である。スパッタ装置１７は、真空チャンバ２の上部開口部に配置されたアルミニウム製のターゲット１８を備え、さらに、筒状の上部シールド１９は、少なくとも２箇所の折曲部（上部折曲部１９ａおよび下部折曲部１９ｂ）で曲げられて、ターゲット１８に平行な上縁部とターゲット１８に垂直な下縁部とを有しており、その上縁部を台座リング２０で押さえることによりアダプタリング９の上面に固定されている。上部シールド１９は、ターゲット１８を囲むようにしてウエハステージ４の周囲まで延びている。また、上部シールド１９の自由縁部は上方に折り返されており、この部分は、ウエハステージ４が下降された際、クランプリング１６を支持するようになっている。
【００４９】
前記コリメートスパッタ装置１と同様に、上部シールド１９の上部折曲部１９ａと下部折曲部１９ｂとの上下垂直位置の距離を相対的に短くし、上部シールド１９の下縁部の内径を相対的に広することにより、ターゲット１８と上部シールド１９との間の隙間量を相対的に広くし、さらに、台座リング２０の内径を相対的に広くし、台座リング２０の高さを相対的に低くするとすることにより、パッキングプレート１１（またはターゲット１８）と台座リング２０との間の隙間量を相対的に広くしている。これにより、ターゲット１８と上部シールド１９あるいはパッキングプレート１１（またはターゲット１８）と台座リング２０との接触を回避することができる。さらに、このスパッタ装置１７にはコリメータが備わっていないので、コリメータによる上部シールド１９の寸法の制約が無く、前記コリメートスパッタ装置１よりも、上記隙間量を大きくすることが可能である。
【００５０】
次に、本実施の形態におけるコリメートスパッタ装置を使用して半導体集積回路装置を製造する工程を図７〜図１２を用いて工程順に説明する。ここでは、デュアルゲート構成のＣＭＯＳ（Complementary Metal Oxide Semiconductor）型集積回路を例示する。
【００５１】
まず、図７に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、単に基板と記す）２１の主面に素子分離溝２２を形成する。素子分離溝２２は、素子分離領域の基板２１をエッチングして形成され、その後、素子分離溝２２の内部を含む基板１上にＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン膜２３を堆積し、続いて素子分離溝２２の外部の不要な酸化シリコン膜２３をＣＭＰ（Chemical Mechanical Polishing）法によって除去する。
【００５２】
次に、基板２１の一部にボロン（Ｂ）をイオン注入し、他の一部にリン（Ｐ）をイオン注入することによって、ｐ型ウェル２４およびｎ型ウェル２５を形成した後、基板２１をスチーム酸化することによって、ｐ型ウェル２４およびｎ型ウェル２５のそれぞれの表面にゲート酸化膜２６を形成する。
【００５３】
次に、図８に示すように、ｐ型ウェル２４およびｎ型ウェル２５のそれぞれの上部にゲート電極２７を形成する。ゲート電極２７を形成するには、例えばゲート酸化膜２６の上部にＣＶＤ法により多結晶シリコン膜を堆積した後、ｐ型ウェル２４の上部の多結晶シリコン膜にリンをイオン注入し、ｎ型ウェル２５の上部の多結晶シリコン膜にボロンをイオン注入した後、レジストパターンをマスクにしたドライエッチングにより多結晶シリコン膜をパターニングする。
【００５４】
次に、ゲート電極２７をマスクとしてｐ型ウェル２４にリンまたはヒ素（Ａｓ）をイオン注入することによって低不純物濃度のｎ-型半導体領域２８を形成し、ゲート電極２７をマスクとしてｎ型ウェル２５にボロンをイオン注入することによって低不純物濃度のｐ-型半導体領域２９を形成する。
【００５５】
次に、図９に示すように、基板２１上にＣＶＤ法により堆積した窒化シリコン膜を異方的にエッチングすることによって、ゲート電極２７の側壁にサイドウォール３０を形成すると共に、基板２１（ｎ-型半導体領域２８、ｐ-型半導体領域２９）の表面を露出させる。続いて、ゲート電極２７およびサイドウォール３０をマスクとしてｐ型ウェル２４にリンまたはヒ素をイオン注入することによって、ｎＭＩＳＱｎのソース、ドレインを構成する高不純物濃度のｎ+型半導体領域３１を形成し、ゲート電極２７およびサイドウォール３０をマスクとしてｎ型ウェル２５にボロンをイオン注入することによって、ｐＭＩＳＱｐのソース、ドレインを構成する高不純物濃度のｐ+型半導体領域３２を形成する。
【００５６】
次に、基板２１の表面をバッファードフッ酸によりバッチ洗浄した後、例えばサリサイド方式によってゲート電極２７およびソース、ドレイン（ｎ+型半導体領域３１、ｐ+型半導体領域３２）のそれぞれの表面に、例えばコバルトダイシリサイド（ＣｏＳｉ2）またはニッケルダイシリサイド（ＮｉＳｉ2）を主成分とするシリサイド層３３を形成する。ここまでの工程により、ｎＭＩＳＱｎおよびｐＭＩＳＱｐが完成する。
【００５７】
その後、図１０に示すように、基板２１上にＣＶＤ法により窒化シリコン膜３４および酸化シリコン膜３５を堆積し、続いてソース、ドレイン（ｎ+型半導体領域３１、ｐ+型半導体領域３２）のそれぞれの上部の酸化シリコン膜３５および窒化シリコン膜３４を順次ドライエッチングしてコンタクトホール３６を形成した後、コンタクトホール３６の内部を含む酸化シリコン膜３５上に、バリア層として機能するチタン膜３７を堆積する。
【００５８】
上記チタン膜３７は、例えば前述したコリメータスパッタ装置１を用いて堆積することができる。以下に、前記図１に記載したコリメータスパッタ装置１を用いてチタン膜３７を成膜する一連の動作を説明する。まず、真空ポンプを作動させて真空チャンバ２内を所定の真空度まで減圧した後、アルゴンガス供給源から所定流量でアルゴンガスを真空チャンバ２内に導入する。次いで、ウエハステージ４の上面にウエハ５（基板２１）を載置し、ウエハステージ４を上昇させて処理位置に配置する。続いて、直流電源を投入してターゲット３に負のバイアスをかけると、ターゲット３とウエハステージ４との間（より詳細にはターゲット３とコリメータ１２との間）にプラズマが発生し、プラズマ中の正のアルゴンイオンが、負に耐電しているターゲット３を衝撃する。アルゴンイオンがターゲット３に衝突すると、ターゲット３からターゲット原子、すなわちチタンからなる粒子がはじき出される。このチタンはウエハ５（基板２１）上に堆積されてチタン膜３７を形成する。
【００５９】
この成膜工程において、ターゲット３とウエハステージ４との間には、接地されたコリメータ１２が配置されているため、ターゲット３からウエハステージ４へ向かうチタン粒子のうち実質的に垂直方向に進む粒子のみがコリメータ１２の円板状プレート１２ａの孔を通過する。従って、ウエハ５（基板２１）上にチタン粒子が付着して成膜するときには、ウエハ５（基板２１）のコンタクトホール３６の内部のカバレッジ率が高くなる。
【００６０】
一方、垂直方向成分以外のチタン粒子は指向性を失い、例えばチャンバ内壁等に付着して真空チャンバ２における発塵源となるが、コリメートスパッタ装置１では、上部シールド１３の下縁部がコリメータ１２の支持枠１２ｂの上面周縁部まで延びている。また円板状プレート１２ａを通過してもアルゴンとの衝突などにより指向性を失い、拡散する恐れがあるが、下部シールド１４がコリメータ１２を囲むようにしてウエハステージ４の周囲まで延びているので、真空チャンバ２内のチャンバ内壁にチタン粒子が付着するのを防ぐことができる。
【００６１】
次に、図１１に示すように、コンタクトホール３６の内部を含む酸化シリコン膜３５上に、例えばＣＶＤ法によりタングステン（Ｗ）膜を堆積した後、例えばＣＭＰ法またはドライエッチング法によりコンタクトホール３６の内部以外のタングステン膜を除去し、コンタクトホール３６の内部にプラグ３８を形成する。
【００６２】
次に、図１２に示すように、スパッタリング法により、例えばチタン膜、アルミニウム膜およびチタン膜を順次成膜する。アルミニウム膜の形成には、前記図６に示したコリメートスパッタ装置１７を用いることができる。その後、レジストパターンをマスクとしたドライエッチングにより半導体素子間の配線金属膜としてアルミ合金膜を形成し、第１層配線３９を形成する。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６４】
例えば、前記実施の形態では、６インチのウエハに適用した例を説明したが、１２インチなど様々な大きさのウエハに適用することができる。
【００６５】
また、前記実施の形態では、ＣＭＯＳ型集積回路の製造工程におけるチタン膜３７の形成に適用した場合について説明したが、例えばサリサイド方式における金属膜（例えばコバルト膜、ニッケル膜またはコバルトニッケル膜）の形成等にも適用することができる。さらに、プリント配線基板に成膜する場合、液晶表示装置の製造方法において液晶パネルに成膜する場合または磁気ディスクまたはコンパクトディスクに成膜する場合等の成膜技術全般に適用することができる。
【産業上の利用可能性】
【００６６】
本発明の半導体装置の製造方法は、物理的成膜手段を使用した枚葉式の成膜装置、特にコリメータを使用し、ターゲットとコリメータとの間にチャンバ内壁を保護するための筒状の上部シールドが設けられたスパッタリング装置に適用することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施の形態であるチタン膜の形成に用いるコリメートスパッタ装置の概略断面図である。
【図２】本発明の一実施の形態であるコリメートスパッタ装置に備わるコリメータ部の拡大図を示す。
【図３】本発明の一実施の形態であるコリメートスパッタ装置に備わる上部シールド部分の拡大図を示す。
【図４】本発明の一実施の形態であるコリメートスパッタ装置に備わる台座リング部分の拡大図を示す。
【図５】本発明の一実施の形態であるコリメートスパッタ装置に備わるターゲット部分の拡大図を示す。
【図６】本発明の一実施の形態であるアルミニウム膜の形成に用いるスパッタ装置の概略断面図である。
【図７】本発明の一実施の形態である半導体装置の製造工程の一例を示す半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【符号の説明】
【００６８】
１ コリメートスパッタ装置
２ 真空チャンバ
３ ターゲット
３ｗ ターゲット
４ ウエハステージ
５ ウエハ
６ ベロー
７ チャンバ本体
８ ノッチ
９ アダプタリング
１０ セラミックリング
１１ パッキングプレート
１２ コリメータ
１２ａ 円板状プレート
１２ｂ 支持枠
１２ｗ コリメータ
１２ａｗ 円板状プレート
１３ 上部シールド
１３ａ 上部折曲部
１３ｂ 下部折曲部
１３ｗ 上部シールド
１３ａｗ 上部折曲部
１３ｂｗ 下部折曲部
１４ 下部シールド
１５ 台座リング
１５ｗ 台座リング
１６ クランプリング
１７ スパッタ装置
１８ ターゲット
１９ 上部シールド
１９ａ 上部折曲部
１９ｂ 下部折曲部
２０ 台座リング
２１ 半導体基板
２２ 素子分離溝
２３ 酸化シリコン膜
２４ ｐ型ウェル
２５ ｎ型ウェル
２６ ゲート酸化膜
２７ ゲート電極
２８ ｎ-型半導体領域
２９ ｐ-型半導体領域
３０ サイドウォール
３１ ｎ+型半導体領域
３２ ｐ+型半導体領域
３３ シリサイド層
３４ 窒化シリコン膜
３５ 酸化シリコン膜
３６ コンタクトホール
３７ チタン膜
３８ プラグ
３９ 第１層配線
Ｑｎ ｎチャネル型ＭＩＳ・ＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳ・ＦＥＴ
Ｓ１ 隙間
Ｓ２ 隙間
Ｓ３ 隙間
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、物理的成膜手段、例えばスパッタリング法によって半導体ウエハ上に薄膜を成膜する工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）の微細化により必要となった半導体ウエハ上のパターンの深い孔への薄膜配線形成に対して、従来のスパッタリング法では半導体ウエハの主面（回路形成面）に対して斜めに入射するスパッタ粒子が含まれるため、孔の底まで十分に膜が堆積する前に、孔の入口付近を成膜物質が塞いでしまう問題点があった。これを解決するために、いくつかの技術が開発されており、その１つとしてコリメートスパッタリング法がある。コリメートスパッタリング法は、ターゲットと半導体ウエハとの間に格子状に孔のあいたコリメータ（整合板）を設置し、斜め入射成分を除去するものである。
【０００３】
例えばコリメータを用いて半導体ウエハに成膜するスパッタリング方法において、コリメータと半導体ウエハとの間に電圧を印加させながら成膜することで、コリメータから半導体ウエハ方向に発生した電界により、コリメータを斜めに通過したスパッタ粒子を半導体ウエハの法線方向に偏向させて堆積させる技術が特開平８−２０３８２８号公報（特許文献１）に開示されている。
【０００４】
また、スパッタリング装置に、筒状の上部シールドおよび中間シールドをターゲットとコリメータとの間およびコリメータとペディスタルとの間にそれぞれ設けることにより、ターゲットに対して影となる部分の形成を制御して、コリメータの通過後に指向性を失ったスパッタ粒子による発塵しやすい低密度で脆弱な膜の形成の可能性を低くする技術が特開平１０−１７６２６７号公報（特許文献２）に開示されている。
【０００５】
また、マグネトロン上にターゲットを配し、ターゲットに対向して被加工物の基板を配置し、ターゲットと基板との間に、基板の法線方向に進行するスパッタ粒子を選択的に通過させるコリメータを配置してスパッタ蒸着を行うスパッタリング法において、処理ガスにＡｒより比重の大きなガスを用いて、ターゲット面の垂直方向に強い指向性をもたせる技術が特許第２７０７９５１号明細書（特許文献３）に開示されている。
【特許文献１】特開平８−２０３８２８号公報
【特許文献２】特開平１０−１７６２６７号公報
【特許文献３】特許第２７０７９５１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、コリメータを用いたスパッタリング法については、以下に説明する種々の技術的課題が存在する。
【０００７】
コリメータを備えるスパッタリング装置（以下、単にコリメートスパッタ装置と記す）においては、指向性のあるスパッタ粒子が高いエネルギーを持って到達しない部分が真空チャンバ内に存在する。この部分は、例えばチャンバ内壁であり、スパッタ粒子がガスの拡散により低いエネルギーを持ってチャンバ内壁に到達し、付着したスパッタ粒子により密度の低い膜が形成される。このような膜は付着力が小さいために剥離しやすく、真空チャンバ内において発塵源となる。
【０００８】
そこで、真空チャンバ内のチャンバ内壁にスパッタ粒子が付着するのを防ぐために、例えばターゲットとコリメータとの間には、チャンバ内壁を保護するための筒状の上部シールドが設けられている（例えば上記特許文献３参照）。上部シールドの上縁部は台座リングによってアダプタリングにねじ止めされ、また上部シールドの下縁部はコリメータから一定の隙間をもって離間された状態で、コリメータの上面近傍まで延びており、上部シールドがターゲットを囲むようにしている。
【０００９】
ところが、上記コリメートスパッタ装置では、ターゲットと上部シールドとの間またはターゲットと台座リングとの間の隙間量が少なく、さらに付着した膜を取り除くための洗浄または加熱により上部シールドが変形するため、例えばコリメートスパッタ装置のメンテナンス作業を行う度に上記隙間量が変わり、ターゲットと上部シールドまたはターゲットと台座リングとが接触するという問題が生じている。この接触は、メンテナンス作業を終えた後、真空チャンバ内を真空排気して所定の真空度まで減圧し、さらに真空チャンバ内を放電させることによって、初めて異常放電として確認されるものである。このため、ターゲットと上部シールドまたはターゲットと台座リングとの接触を確認するまでに多大な時間を要してしまう。また、ターゲットと上部シールドとの間またはターゲットと台座リングとの間の隙間量を修正するためには、再度真空チャンバ内を大気圧に戻し、上記隙間量を調整した後、真空チャンバ内を真空排気して所定の真空度まで減圧し、さらに真空チャンバ内を放電させることによって確認しなければならず、コリメートスパッタ装置の稼動停止時間が長くなり、生産効率が低下してしまう。
【００１０】
本発明の目的は、コリメータを備えるスパッタリング装置の生産効率を向上させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明は、上部シールドの上部折曲部と下部折曲部との上下垂直位置の距離を相対的に短く、上部シールドの下縁部の内径を相対的に広くして、ターゲットの周縁と上部シールドの下部折曲部との隙間を広くし、さらに台座リングの内径を相対的に広く、台座リングの高さを相対的に低くして、ターゲットと台座リングの内側端部との隙間および台座リングの上面とその上部に位置するターゲットとの隙間を相対的に広くすることにより、ターゲットと上部シールドとの間またはターゲットと台座リングとの間の隙間量を相対的に広くする。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
ターゲットと上部シールドまたはターゲットと台座リングとの接触が回避されて、真空チャンバ内を放電させた時の異常放電を防ぐことができる。これにより、メンテナンス作業後の真空チャンバ内の立ち上げ作業における無駄な時間を排除することができるので、スパッタリング装置の稼動停止時間が短くなり、生産効率が向上する。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
さらに、以下の実施の形態において、ウエハとは、集積回路の製造に用いるシリコン単結晶基板（一般にほぼ平面円形状）、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。また、以下の実施の形態において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin-Film-Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００１９】
さらに、以下の実施の形態において、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略す。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
本実施の形態である半導体装置の製造方法で使用するコリメートスパッタ装置の構成の一例を図１〜図５を用いて説明する。図１はコリメートスパッタ装置の構成を示す概略図、図２はコリメータ部分の拡大図、図３は上部シールド部分の拡大図、図４は台座リング部分の拡大図、図５はターゲット部分の拡大図である。
【００２２】
図１に示すように、コリメートスパッタ装置１は、チタン（Ｔｉ）膜の成膜用の装置であり、真空チャンバ２と、その上部開口部に配置されたチタン製のターゲット３とを備えている。真空チャンバ２の内部には、ターゲット３と同軸にウエハステージ４が配置されており、その上面でウエハ５を支持するように構成されている。ウエハ５は、例えば直径が６インチの平面略円形状の半導体の薄板である。ウエハステージ４の下面には昇降機構を有する駆動軸がベロー６によって保護された状態で接続され、ウエハステージ４が上下運動可能となっている。
【００２３】
さらに、真空チャンバ２は、導電性材料のチャンバ本体７と、チャンバ本体７のノッチ８に着脱可能に取り付けられる環状のアダプタリング９とを備えている。このアダプタリング９は導電性材料からなり、例えばステンレス鋼（ＳＵＳ３０４）、アルミニウム（Ａｌ）またはチタン等から作られている。アダプタリング９の上面にはセラミックリング１０を介して、ターゲット３を備えるパッキングプレート１１が載置され、着脱可能に固定されている。このパッキングプレート１１は導電性材料からなり、例えばアルミニウム等から作られており、ターゲット３とパッキングプレート１１とは電気的に接続されている。また、本実施の形態では、ターゲット３が凸形状のパッキングプレート１１の先端部に備わっているが、パッキングプレート１１のほぼ全面にターゲット材料を備えてもよく、またはパッキングプレート１１のほぼ全部をターゲット材料で構成してもよい。
【００２４】
また、真空チャンバ２には、プロセスガスの供給手段としてアルゴン（Ａｒ）ガス供給源および窒素（Ｎ2）ガス供給源が接続されており、さらに真空チャンバ２内を真空とするための真空ポンプが接続されている。なお、部材間にはＯ（オー）リングが設けられて真空チャンバ２の気密性を保つようにしてもよい。また、セラミックリング１０によりチャンバ本体７等から絶縁されているターゲット３には、直流電源の負端子が電気配線により接続されており、直流電源の正端子は真空チャンバ２に接続されると共に接地されている。
【００２５】
また、真空チャンバ２は、コリメータ１２を備えている。コリメータ１２は、例えば蜂の巣状に配列された断面六角形の孔を備えたチタン製の円板状プレート１２ａと、その外周部に取り付けられた支持枠１２ｂとからなり、ターゲット３とウエハステージ４との間において、それらと平行かつ同軸に配列されるようになっている。
【００２６】
また、真空チャンバ２には、チャンバ内壁面がスパッタ粒子により被覆されるのを防止するために、筒状の上部シールド１３および筒状の下部シールド１４が設けられている。これら上部シールド１３および下部シールド１４は導電性材料、例えばステンレス鋼から作られている。
【００２７】
まず、上部シールド１３について説明する。上部シールド１３はアダプタリング９とコリメータ１２との間のチャンバ内壁面を保護するためのものである。上部シールド１３は、少なくとも２箇所の折曲部（上部折曲部１３ａおよび下部折曲部１３ｂ）で曲げられて、ターゲット３に平行な上縁部とターゲット３に垂直な下縁部とを有している。上部シールド１３の上縁部はアダプタリング９の上面に台座リング１５を用いて固定されており、また、上部シールド１３の下縁部はコリメータ１２から一定の隙間をもって離隔された状態でコリメータ１２の上面近傍まで延びており、上部シールド１３がターゲット３を囲むようにしている。
【００２８】
図２に、コリメータ部分の拡大図を示す。（ａ）は本実施の形態であるコリメータ部分、（ｂ）は本発明者が検討したコリメータ部分である。
【００２９】
本発明者によってこれまで検討されたコリメータ部分は、上部シールド１３ｗの内径をΦ２９０.１ｍｍとし、コリメータ１２ｗの円板状プレート１２ａｗの端部と上部シールド１３ｗとの距離を０.９５ｍｍとしていたが、本実施の形態であるコリメータ部分では、コリメータ１２の円板状プレート１２ａの端部とアダプタリング９の内側端部との間のほぼ中心に上部シールド１３が位置するように、上部シールド１３の内径を、例えばΦ２９２〜２９５ｍｍ程度と広くし、コリメータ１２の円板状プレート１２ａの端部と上部シールド１３との距離を、例えば１.９ｍｍ程度と広くする。これにより、本実施の形態では、上部シールド部分の各部寸法を、例えば図３に示すように設定することができる。
【００３０】
図３に、上部シールド部分の拡大図を示す。（ａ）は本実施の形態である上部シールド部分、（ｂ）は本発明者が検討した上部シールド部分である。
【００３１】
本発明者によってこれまで検討された上部シールド部分は、上部シールド１３ｗの上部折曲部１３ａｗと下部折曲部１３ｂｗとの上下垂直位置の距離を２９.４７ｍｍとし、上部シールド１３ｗの下縁部の内径をΦ２９０.１ｍｍとしていた。これに対し、本実施の形態である上部シールド部分では、上部シールド１３の上部折曲部１３ａと下部折曲部１３ｂとの上下垂直位置の距離を、例えば２７.６〜２２.４ｍｍ程度と短くし、上部シールド１３の下縁部の内径を、例えばΦ２９２〜Φ２９５ｍｍ程度と広くする。
【００３２】
さらに、本実施の形態では、台座リング部分の各部寸法を、例えば以下のように設定する。
【００３３】
図４に、台座リング部分の拡大図を示す。（ａ）は本実施の形態である台座リング部分、（ｂ）は本発明者が検討した台座リング部分である。
【００３４】
本発明者によってこれまで検討された台座リング部分は、台座リング１５ｗの内側端部を上部シールド１３ｗの上縁部の内側端部よりも内側に設けて、台座リング１５ｗの内径をΦ３０６.８３ｍｍとしていた。これに対し、本実施の形態である台座リング部分では、台座リング１５の内側端部を上部シールド１３の上縁部の内側端部と同じ位置または外側に設け、台座リング１５の内径を、例えばΦ３０９〜Φ３１２.２ｍｍ程度と広くする。さらに、本発明者によってこれまで検討された台座リング部分では、台座リング１５ｗの高さを５.１ｍｍとしていたが、本実施の形態である台座リング部分では、台座リング１５の高さを、例えば４.０ｍｍ程度と低くする。台座リング１５の高さを４.０ｍｍよりも低くすると、スパッタ粒子の回り込みが生じ、また取り付けねじ部の締め付け力が低下するため、４〜４.３ｍｍ程度の範囲が好ましい。
【００３５】
以上のように、上部シールド部分および台座リング部分の各部寸法を設定することにより、本実施の形態では、例えば図５に示すようにターゲット３と上部シールド１３との間の隙間量およびパッキングプレート１１と台座リング１５との間の隙間量を相対的に広くすることができる。なお、パッキングプレート１１およびそれに固定されるターゲット３の形状として、例えば台座リング１５に隣接する部分がパッキングプレート１１のみの場合（例えば本実施の形態の図１）、パッキングプレート１１およびターゲット３の場合、またはターゲット３のみの場合が考えられるが、以下の説明ではこれら全ての場合を含むものとし、例えばパッキングプレート（またはターゲット）と記載する。また、台座リング１５に隣接する部分がパッキングプレート１１のみであっても、パッキングプレート１１は導電性材料であることから、パッキングプレート１１と台座リング１５との接触により、異常放電が容易に生じてしまう。
【００３６】
図５に、ターゲット部分の拡大図を示す。（ａ）に、本実施の形態であるターゲットと上部シールドおよびパッキングプレート（またはターゲット）と台座リングとの隙間関係をまとめ、（ｂ）に、本発明者が検討したターゲットと上部シールドおよびパッキングプレート（またはターゲット）と台座リングとの隙間関係をまとめる。
【００３７】
前記図３を用いて説明したように、本実施の形態では、本発明者が検討したこれまでの上部シールド部分よりも上部シールド１３の上部折曲部１３ａと下部折曲部１３ｂとの上下垂直位置の距離を短くして、上部シールド１３の下縁部の内径を広げることにより、ターゲット３の周縁と上部シールド１３の下部折曲部との隙間Ｓ１を、本発明者が検討したこれまでの１.２ｍｍ（Ｓ１ｗ）から、例えば１.８〜３.６ｍｍ程度へ広げることができる。さらに、前記図４を用いて説明したように、本実施の形態では、本発明者が検討したこれまでの台座リング部分よりも台座リング１５の内径を広げることにより、パッキングプレート１１（またはターゲット３）と台座リング１５の内側端部との隙間Ｓ２を本発明者が検討したこれまでの１.６ｍｍ（Ｓ２ｗ）から、例えば２.７〜４.３ｍｍ程度へ広げることができる。さらに、前記図４を用いて説明したように、本実施の形態では、本発明者が検討したこれまでの台座リング部分よりも台座リング１５の高さを低くすることにより、台座リング１５の上面と、その上部に位置するパッキングプレート１１（またはターゲット３）との隙間Ｓ３を本発明者が検討したこれまでの１.６５ｍｍ（Ｓ３ｗ）から、例えば２.４５〜２.７５ｍｍ程度へ広げることができる。
【００３８】
なお、本実施の形態では、ターゲット３の周辺部に位置する上部シールド１３および台座リング１５の各部寸法を変更することにより、ターゲット３の周縁と上部シールド１３の下部折曲部との隙間Ｓ１、パッキングプレート１１（またはターゲット３）と台座リング１５の内側端部との隙間Ｓ２または台座リング１５の上面と、その上部に位置するパッキングプレート１１（またはターゲット３）との隙間Ｓ３を広げたが、ターゲット３またはパッキングプレート１１の各部寸法を変更して上記隙間を広げることは可能である。しかし、パッキングプレート１１は上部シールド１３または台座リング１５よりも高価であり、通常は、パッキングプレート１１の形状を規格化（標準化）することで、その価格を下げている。このため、本願においては、ターゲット３およびパッキングプレート１１の寸法を変更することなく、ターゲット３と上部シールド１３との接触またはパッキングプレート１１（またはターゲット３）と台座リング１５との接触を防止し、コリメートスパッタ装置１の処理能力の向上をさせることのできる技術を提案した。
【００３９】
次に、下部シールド１４について説明する。前記図１に示すように、下部シールド１４は、上昇して成膜処理が可能な位置にあるウエハステージ４とコリメータ１２との間のチャンバ内壁面を保護するためのものである。下部シールド１４の上部はねじ止めされ、コリメータ１２を囲むようにしてウエハステージ４の周囲まで延びている。下部シールド１４の自由縁部は上方に折り返されており、この部分は、ウエハステージ４が下降された際、クランプリング１６を支持するようになっている。クランプリング１６は、ウエハ５を処理する際、ウエハステージ４が上昇されたときにウエハ５をウエハステージ４に押さえ付け、ガス加熱のため、ウエハ５の裏面に圧力が均等に加わるようにするためのものである。また、この下部シールド１４の上部に開口部が設けられており、そこから真空ポンプにより下部シールド１４が取り囲んでいる空間が真空排気される。
【００４０】
また、チャンバ本体７、アダプタリング９、コリメータ１２、上部シールド１３および下部シールド１４は互いに電気的に接続されている。これに対して、ウエハステージ４はチャンバ本体７と電気的に絶縁されている。
【００４１】
このように、本実施の形態によれば、上部シールド１３の上部折曲部１３ａと下部折曲部１３ｂとの上下垂直位置の距離を相対的に短くし（例えば２７.６〜２２.４ｍｍ程度）、上部シールド１３の下縁部の内径を相対的に広くする（例えばΦ２９２〜Φ２９５ｍｍ程度）ことにより、ターゲット３と上部シールド１３との間の隙間量を相対的に広くすることができ、さらに、台座リング１５の内径を相対的に広くし（例えばΦ３０９〜Φ３１２.２ｍｍ程度）、台座リング１５の高さを相対的に低くする（例えば４.０〜４.３ｍｍ程度）ことにより、パッキングプレート１１（またはターゲット３）と台座リング１５との間の隙間量を相対的に広くすることができる。これにより、ターゲット３と上部シールド１３との接触またはパッキングプレート１１（またはターゲット３）と台座リング１５との接触が回避され、真空チャンバ２内を放電させた時の異常放電を防ぐことができる。
【００４２】
例えば、コリメートスパッタ装置１のメンテナンス作業を終えた後、真空チャンバ２の立ち上げ作業は以下のように行われる。まず、メンテナンス作業を行う（例えば１００分程度）。続いて真空チャンバ２内を真空排気して所定の真空度まで減圧し（例えば７０分程度）、さらに真空チャンバ２内を加熱した後（例えば１２０分程度）、真空チャンバ２内を放電させる（例えば９０分程度）。この放電では、製品用のウエハ５上に堆積されるチタン膜と同じレシピを用いてウエハステージ４の上面に載置されたダミーウエハ上にチタン膜を形成する。メンテナンス作業後のコリメータ１２、上部シールド１３、下部シールド１４およびクランプリング１６などのシールド類には残留分子が付着しており、この残留分子は加熱だけで除去することが難しい。このため、製品用のウエハ５上に堆積されるチタン膜と同じレシピを用いてスパッタリングを行い、ダミーウエハ上にチタン膜を形成すると同時に、シールド類にチタン膜を付着させ、残留分子をチタン膜で閉じこめることにより清浄な真空度を生成する。
【００４３】
その後、コリメートスパッタ装置１のＱＣ（Quality Control）が行われる（例えば１３０分程度）。ＱＣでは、ダミーウエハ上に成膜されたチタン膜の膜厚、抵抗値および反射率などが規格値に入っているか、ダミーウエハ上の異物の数が規格値に入っているかなどが確認される。これら全てが規格値内であれば製品用のウエハが着工される。なお、このＱＣは、メンテナンス作業後だけでなく1回／２日程度の頻度で行ってもよい。
【００４４】
ターゲット３と上部シールド１３あるいはパッキングプレート１１（またはターゲット３）と台座リング１５とが接触した場合は、ＱＣ前の放電において異常放電が発生する。すなわち、上記接触は、メンテナンス作業、真空チャンバ２内の減圧および真空チャンバ２内の加熱を終えた後に発見されるものであり、異常放電が発見されると、再びメンテナンス作業、真空チャンバ２内の減圧および真空チャンバ２内の加熱の一連の作業が行われることになり、重なる作業による約２９０分（１００分程度＋７０分程度＋１２０分程度）の無駄な時間を要してしまう。
【００４５】
しかしながら、前述したように、本実施の形態では、ターゲット３と上部シールド１３あるいはパッキングプレート１１（またはターゲット３）と台座リング１５との接触を回避して、真空チャンバ２内を放電させた時の異常放電を防ぐことができるので、真空チャンバ２内の立ち上げ作業における上記無駄な時間を排除することができる。
【００４６】
本発明者によってこれまで検討されたコリメートスパッタ装置１では、メンテナンス作業を、例えば１ヶ月に６〜７回程度行っており、そのうち、例えば４回の異常放電が発生していた。本発明により異常放電が無くなると、
２９０分／回×４回／月＝１１６０分／月（１９.３時間／月）
の無駄な時間を排除することができる。さらにこの無駄な時間の排除により、コリメートスパッタ装置１の稼動停止時間が短くなり、生産効率が向上する。例えば本発明者により、１台のコリメートスパッタ装置１の処理能力が、３４２.７枚／日から３４４.５枚／日へ向上することが確かめられている。
【００４７】
本発明は、コリメートスパッタ装置１に限定されるものではなく、コリメータを備えないスパッタ装置にも適用することができる。次に、本実施の形態である半導体装置の製造方法で使用するスパッタリング装置（以下、単にスパッタ装置と記す）の他の例を説明する。図６は、例えばアルミニウム膜を成膜するスパッタ装置の構成を示す概略図である。
【００４８】
スパッタ装置１７は、アルミニウム膜の成膜用の装置であり、コリメータ１２および下部シールド１３が設置されていないことを除けば、前記図１に示したコリメートスパッタ装置１とほぼ同様の構成である。スパッタ装置１７は、真空チャンバ２の上部開口部に配置されたアルミニウム製のターゲット１８を備え、さらに、筒状の上部シールド１９は、少なくとも２箇所の折曲部（上部折曲部１９ａおよび下部折曲部１９ｂ）で曲げられて、ターゲット１８に平行な上縁部とターゲット１８に垂直な下縁部とを有しており、その上縁部を台座リング２０で押さえることによりアダプタリング９の上面に固定されている。上部シールド１９は、ターゲット１８を囲むようにしてウエハステージ４の周囲まで延びている。また、上部シールド１９の自由縁部は上方に折り返されており、この部分は、ウエハステージ４が下降された際、クランプリング１６を支持するようになっている。
【００４９】
前記コリメートスパッタ装置１と同様に、上部シールド１９の上部折曲部１９ａと下部折曲部１９ｂとの上下垂直位置の距離を相対的に短くし、上部シールド１９の下縁部の内径を相対的に広することにより、ターゲット１８と上部シールド１９との間の隙間量を相対的に広くし、さらに、台座リング２０の内径を相対的に広くし、台座リング２０の高さを相対的に低くするとすることにより、パッキングプレート１１（またはターゲット１８）と台座リング２０との間の隙間量を相対的に広くしている。これにより、ターゲット１８と上部シールド１９あるいはパッキングプレート１１（またはターゲット１８）と台座リング２０との接触を回避することができる。さらに、このスパッタ装置１７にはコリメータが備わっていないので、コリメータによる上部シールド１９の寸法の制約が無く、前記コリメートスパッタ装置１よりも、上記隙間量を大きくすることが可能である。
【００５０】
次に、本実施の形態におけるコリメートスパッタ装置を使用して半導体集積回路装置を製造する工程を図７〜図１２を用いて工程順に説明する。ここでは、デュアルゲート構成のＣＭＯＳ（Complementary Metal Oxide Semiconductor）型集積回路を例示する。
【００５１】
まず、図７に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、単に基板と記す）２１の主面に素子分離溝２２を形成する。素子分離溝２２は、素子分離領域の基板２１をエッチングして形成され、その後、素子分離溝２２の内部を含む基板１上にＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン膜２３を堆積し、続いて素子分離溝２２の外部の不要な酸化シリコン膜２３をＣＭＰ（Chemical Mechanical Polishing）法によって除去する。
【００５２】
次に、基板２１の一部にボロン（Ｂ）をイオン注入し、他の一部にリン（Ｐ）をイオン注入することによって、ｐ型ウェル２４およびｎ型ウェル２５を形成した後、基板２１をスチーム酸化することによって、ｐ型ウェル２４およびｎ型ウェル２５のそれぞれの表面にゲート酸化膜２６を形成する。
【００５３】
次に、図８に示すように、ｐ型ウェル２４およびｎ型ウェル２５のそれぞれの上部にゲート電極２７を形成する。ゲート電極２７を形成するには、例えばゲート酸化膜２６の上部にＣＶＤ法により多結晶シリコン膜を堆積した後、ｐ型ウェル２４の上部の多結晶シリコン膜にリンをイオン注入し、ｎ型ウェル２５の上部の多結晶シリコン膜にボロンをイオン注入した後、レジストパターンをマスクにしたドライエッチングにより多結晶シリコン膜をパターニングする。
【００５４】
次に、ゲート電極２７をマスクとしてｐ型ウェル２４にリンまたはヒ素（Ａｓ）をイオン注入することによって低不純物濃度のｎ-型半導体領域２８を形成し、ゲート電極２７をマスクとしてｎ型ウェル２５にボロンをイオン注入することによって低不純物濃度のｐ-型半導体領域２９を形成する。
【００５５】
次に、図９に示すように、基板２１上にＣＶＤ法により堆積した窒化シリコン膜を異方的にエッチングすることによって、ゲート電極２７の側壁にサイドウォール３０を形成すると共に、基板２１（ｎ-型半導体領域２８、ｐ-型半導体領域２９）の表面を露出させる。続いて、ゲート電極２７およびサイドウォール３０をマスクとしてｐ型ウェル２４にリンまたはヒ素をイオン注入することによって、ｎＭＩＳＱｎのソース、ドレインを構成する高不純物濃度のｎ+型半導体領域３１を形成し、ゲート電極２７およびサイドウォール３０をマスクとしてｎ型ウェル２５にボロンをイオン注入することによって、ｐＭＩＳＱｐのソース、ドレインを構成する高不純物濃度のｐ+型半導体領域３２を形成する。
【００５６】
次に、基板２１の表面をバッファードフッ酸によりバッチ洗浄した後、例えばサリサイド方式によってゲート電極２７およびソース、ドレイン（ｎ+型半導体領域３１、ｐ+型半導体領域３２）のそれぞれの表面に、例えばコバルトダイシリサイド（ＣｏＳｉ2）またはニッケルダイシリサイド（ＮｉＳｉ2）を主成分とするシリサイド層３３を形成する。ここまでの工程により、ｎＭＩＳＱｎおよびｐＭＩＳＱｐが完成する。
【００５７】
その後、図１０に示すように、基板２１上にＣＶＤ法により窒化シリコン膜３４および酸化シリコン膜３５を堆積し、続いてソース、ドレイン（ｎ+型半導体領域３１、ｐ+型半導体領域３２）のそれぞれの上部の酸化シリコン膜３５および窒化シリコン膜３４を順次ドライエッチングしてコンタクトホール３６を形成した後、コンタクトホール３６の内部を含む酸化シリコン膜３５上に、バリア層として機能するチタン膜３７を堆積する。
【００５８】
上記チタン膜３７は、例えば前述したコリメータスパッタ装置１を用いて堆積することができる。以下に、前記図１に記載したコリメータスパッタ装置１を用いてチタン膜３７を成膜する一連の動作を説明する。まず、真空ポンプを作動させて真空チャンバ２内を所定の真空度まで減圧した後、アルゴンガス供給源から所定流量でアルゴンガスを真空チャンバ２内に導入する。次いで、ウエハステージ４の上面にウエハ５（基板２１）を載置し、ウエハステージ４を上昇させて処理位置に配置する。続いて、直流電源を投入してターゲット３に負のバイアスをかけると、ターゲット３とウエハステージ４との間（より詳細にはターゲット３とコリメータ１２との間）にプラズマが発生し、プラズマ中の正のアルゴンイオンが、負に耐電しているターゲット３を衝撃する。アルゴンイオンがターゲット３に衝突すると、ターゲット３からターゲット原子、すなわちチタンからなる粒子がはじき出される。このチタンはウエハ５（基板２１）上に堆積されてチタン膜３７を形成する。
【００５９】
この成膜工程において、ターゲット３とウエハステージ４との間には、接地されたコリメータ１２が配置されているため、ターゲット３からウエハステージ４へ向かうチタン粒子のうち実質的に垂直方向に進む粒子のみがコリメータ１２の円板状プレート１２ａの孔を通過する。従って、ウエハ５（基板２１）上にチタン粒子が付着して成膜するときには、ウエハ５（基板２１）のコンタクトホール３６の内部のカバレッジ率が高くなる。
【００６０】
一方、垂直方向成分以外のチタン粒子は指向性を失い、例えばチャンバ内壁等に付着して真空チャンバ２における発塵源となるが、コリメートスパッタ装置１では、上部シールド１３の下縁部がコリメータ１２の支持枠１２ｂの上面周縁部まで延びている。また円板状プレート１２ａを通過してもアルゴンとの衝突などにより指向性を失い、拡散する恐れがあるが、下部シールド１４がコリメータ１２を囲むようにしてウエハステージ４の周囲まで延びているので、真空チャンバ２内のチャンバ内壁にチタン粒子が付着するのを防ぐことができる。
【００６１】
次に、図１１に示すように、コンタクトホール３６の内部を含む酸化シリコン膜３５上に、例えばＣＶＤ法によりタングステン（Ｗ）膜を堆積した後、例えばＣＭＰ法またはドライエッチング法によりコンタクトホール３６の内部以外のタングステン膜を除去し、コンタクトホール３６の内部にプラグ３８を形成する。
【００６２】
次に、図１２に示すように、スパッタリング法により、例えばチタン膜、アルミニウム膜およびチタン膜を順次成膜する。アルミニウム膜の形成には、前記図６に示したコリメートスパッタ装置１７を用いることができる。その後、レジストパターンをマスクとしたドライエッチングにより半導体素子間の配線金属膜としてアルミ合金膜を形成し、第１層配線３９を形成する。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６４】
例えば、前記実施の形態では、６インチのウエハに適用した例を説明したが、１２インチなど様々な大きさのウエハに適用することができる。
【００６５】
また、前記実施の形態では、ＣＭＯＳ型集積回路の製造工程におけるチタン膜３７の形成に適用した場合について説明したが、例えばサリサイド方式における金属膜（例えばコバルト膜、ニッケル膜またはコバルトニッケル膜）の形成等にも適用することができる。さらに、プリント配線基板に成膜する場合、液晶表示装置の製造方法において液晶パネルに成膜する場合または磁気ディスクまたはコンパクトディスクに成膜する場合等の成膜技術全般に適用することができる。
【産業上の利用可能性】
【００６６】
本発明の半導体装置の製造方法は、物理的成膜手段を使用した枚葉式の成膜装置、特にコリメータを使用し、ターゲットとコリメータとの間にチャンバ内壁を保護するための筒状の上部シールドが設けられたスパッタリング装置に適用することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施の形態であるチタン膜の形成に用いるコリメートスパッタ装置の概略断面図である。
【図２】本発明の一実施の形態であるコリメートスパッタ装置に備わるコリメータ部の拡大図を示す。
【図３】本発明の一実施の形態であるコリメートスパッタ装置に備わる上部シールド部分の拡大図を示す。
【図４】本発明の一実施の形態であるコリメートスパッタ装置に備わる台座リング部分の拡大図を示す。
【図５】本発明の一実施の形態であるコリメートスパッタ装置に備わるターゲット部分の拡大図を示す。
【図６】本発明の一実施の形態であるアルミニウム膜の形成に用いるスパッタ装置の概略断面図である。
【図７】本発明の一実施の形態である半導体装置の製造工程の一例を示す半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【符号の説明】
【００６８】
１ コリメートスパッタ装置
２ 真空チャンバ
３ ターゲット
３ｗ ターゲット
４ ウエハステージ
５ ウエハ
６ ベロー
７ チャンバ本体
８ ノッチ
９ アダプタリング
１０ セラミックリング
１１ パッキングプレート
１２ コリメータ
１２ａ 円板状プレート
１２ｂ 支持枠
１２ｗ コリメータ
１２ａｗ 円板状プレート
１３ 上部シールド
１３ａ 上部折曲部
１３ｂ 下部折曲部
１３ｗ 上部シールド
１３ａｗ 上部折曲部
１３ｂｗ 下部折曲部
１４ 下部シールド
１５ 台座リング
１５ｗ 台座リング
１６ クランプリング
１７ スパッタ装置
１８ ターゲット
１９ 上部シールド
１９ａ 上部折曲部
１９ｂ 下部折曲部
２０ 台座リング
２１ 半導体基板
２２ 素子分離溝
２３ 酸化シリコン膜
２４ ｐ型ウェル
２５ ｎ型ウェル
２６ ゲート酸化膜
２７ ゲート電極
２８ ｎ-型半導体領域
２９ ｐ-型半導体領域
３０ サイドウォール
３１ ｎ+型半導体領域
３２ ｐ+型半導体領域
３３ シリサイド層
３４ 窒化シリコン膜
３５ 酸化シリコン膜
３６ コンタクトホール
３７ チタン膜
３８ プラグ
３９ 第１層配線
Ｑｎ ｎチャネル型ＭＩＳ・ＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳ・ＦＥＴ
Ｓ１ 隙間
Ｓ２ 隙間
Ｓ３ 隙間
【特許請求の範囲】
【請求項１】
チャンバ本体と、前記チャンバ本体の上部に着脱可能に設けられたアダプタリングと、前記アダプタリングに着脱可能に設けられ、パッキングプレートに支持されてウエハの主面に対向するように設けられたターゲットと、少なくとも上部および下部の２箇所の折曲部で曲げられて前記ターゲットに平行な上縁部と前記ターゲットに垂直な下縁部とを有し、前記ターゲットを囲む筒状の上部シールドと、前記上部シールドの上縁部を前記アダプタリングに固定する台座リングとを備えるスパッタリング装置によって前記ウエハの主面に膜を形成する工程を含む半導体装置の製造方法であって、
前記ターゲットの周縁と前記上部シールドの下部折曲部との隙間が１.８〜３.６ｍｍ程度であることを特徴とする半導体装置の製造方法。
【請求項２】
チャンバ本体と、前記チャンバ本体の上部に着脱可能に設けられたアダプタリングと、前記アダプタリングに着脱可能に設けられ、パッキングプレートに支持されてウエハの主面に対向するように設けられたターゲットと、少なくとも２箇所の折曲部で曲げられて前記ターゲットに平行な上縁部と前記ターゲットに垂直な下縁部とを有し、前記ターゲットを囲む筒状の上部シールドと、前記上部シールドの上縁部を前記アダプタリングに固定する台座リングとを備えるスパッタリング装置によって前記ウエハの主面に膜を形成する工程を含む半導体装置の製造方法であって、
前記台座リングの内側端部が前記上部シールドの上縁部の内側端部と同じ位置または外側に設けられ、前記ターゲットまたは前記パッキングプレートと前記台座リングの内側端部との隙間が２.７〜４.３ｍｍ程度であることを特徴とする半導体装置の製造方法。
【請求項３】
チャンバ本体と、前記チャンバ本体の上部に着脱可能に設けられたアダプタリングと、前記アダプタリングに着脱可能に設けられ、パッキングプレートに支持されてウエハの主面に対向するように設けられたターゲットと、少なくとも２箇所の折曲部で曲げられて前記ターゲットに平行な上縁部と前記ターゲットに垂直な下縁部とを有し、前記ターゲットを囲む筒状の上部シールドと、前記上部シールドの上縁部を前記アダプタリングに固定する台座リングとを備えるスパッタリング装置によって前記ウエハの主面に膜を形成する工程を含む半導体装置の製造方法であって、
前記台座リングの上面と前記台座リングの上部に位置する前記ダーゲットまたは前記パッキングプレートとの隙間が２.４５〜２.７５ｍｍ程度であることを特徴とする半導体装置の製造方法。
【請求項４】
チャンバ本体と、前記チャンバ本体の上部に着脱可能に設けられたアダプタリングと、前記アダプタリングに着脱可能に設けられ、パッキングプレートに支持されてウエハの主面に対向するように設けられたターゲットと、孔が形成された円板状プレートを中央部に有し、その外周部に前記アダプタリングに支持される支持枠が取り付けられて、前記ウエハと前記ターゲットとの間に配置されたコリメータと、少なくとも２箇所の折曲部で曲げられて前記ターゲットに平行な上縁部と前記ターゲットに垂直な下縁部とを有し、前記ターゲットを囲む筒状の上部シールドと、前記上部シールドの上縁部を前記アダプタリングに固定する台座リングとを備えるスパッタリング装置によって前記ウエハの主面に膜を形成する工程を含む半導体装置の製造方法であって、
前記上部シールドの下端が前記コリメータの前記円板状プレートの端部とアダプタリングの内側端部との間のほぼ中心に位置することを特徴とする半導体装置の製造方法。
【請求項１】
チャンバ本体と、前記チャンバ本体の上部に着脱可能に設けられたアダプタリングと、前記アダプタリングに着脱可能に設けられ、パッキングプレートに支持されてウエハの主面に対向するように設けられたターゲットと、少なくとも上部および下部の２箇所の折曲部で曲げられて前記ターゲットに平行な上縁部と前記ターゲットに垂直な下縁部とを有し、前記ターゲットを囲む筒状の上部シールドと、前記上部シールドの上縁部を前記アダプタリングに固定する台座リングとを備えるスパッタリング装置によって前記ウエハの主面に膜を形成する工程を含む半導体装置の製造方法であって、
前記ターゲットの周縁と前記上部シールドの下部折曲部との隙間が１.８〜３.６ｍｍ程度であることを特徴とする半導体装置の製造方法。
【請求項２】
チャンバ本体と、前記チャンバ本体の上部に着脱可能に設けられたアダプタリングと、前記アダプタリングに着脱可能に設けられ、パッキングプレートに支持されてウエハの主面に対向するように設けられたターゲットと、少なくとも２箇所の折曲部で曲げられて前記ターゲットに平行な上縁部と前記ターゲットに垂直な下縁部とを有し、前記ターゲットを囲む筒状の上部シールドと、前記上部シールドの上縁部を前記アダプタリングに固定する台座リングとを備えるスパッタリング装置によって前記ウエハの主面に膜を形成する工程を含む半導体装置の製造方法であって、
前記台座リングの内側端部が前記上部シールドの上縁部の内側端部と同じ位置または外側に設けられ、前記ターゲットまたは前記パッキングプレートと前記台座リングの内側端部との隙間が２.７〜４.３ｍｍ程度であることを特徴とする半導体装置の製造方法。
【請求項３】
チャンバ本体と、前記チャンバ本体の上部に着脱可能に設けられたアダプタリングと、前記アダプタリングに着脱可能に設けられ、パッキングプレートに支持されてウエハの主面に対向するように設けられたターゲットと、少なくとも２箇所の折曲部で曲げられて前記ターゲットに平行な上縁部と前記ターゲットに垂直な下縁部とを有し、前記ターゲットを囲む筒状の上部シールドと、前記上部シールドの上縁部を前記アダプタリングに固定する台座リングとを備えるスパッタリング装置によって前記ウエハの主面に膜を形成する工程を含む半導体装置の製造方法であって、
前記台座リングの上面と前記台座リングの上部に位置する前記ダーゲットまたは前記パッキングプレートとの隙間が２.４５〜２.７５ｍｍ程度であることを特徴とする半導体装置の製造方法。
【請求項４】
チャンバ本体と、前記チャンバ本体の上部に着脱可能に設けられたアダプタリングと、前記アダプタリングに着脱可能に設けられ、パッキングプレートに支持されてウエハの主面に対向するように設けられたターゲットと、孔が形成された円板状プレートを中央部に有し、その外周部に前記アダプタリングに支持される支持枠が取り付けられて、前記ウエハと前記ターゲットとの間に配置されたコリメータと、少なくとも２箇所の折曲部で曲げられて前記ターゲットに平行な上縁部と前記ターゲットに垂直な下縁部とを有し、前記ターゲットを囲む筒状の上部シールドと、前記上部シールドの上縁部を前記アダプタリングに固定する台座リングとを備えるスパッタリング装置によって前記ウエハの主面に膜を形成する工程を含む半導体装置の製造方法であって、
前記上部シールドの下端が前記コリメータの前記円板状プレートの端部とアダプタリングの内側端部との間のほぼ中心に位置することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−３７１２０（Ｐ２００６−３７１２０Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２１４１１７（Ｐ２００４−２１４１１７）
【出願日】平成１６年７月２２日（２００４．７．２２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月２２日（２００４．７．２２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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