半導体装置の製造方法
【課題】結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化を可能とした半導体装置の製造方法を提供する。
【解決手段】バルクの基板上に第1半導体層(SiGe)11、第2半導体層(Si)12をエピ成長させ、そこに第1半導体層11の底面以上の深さの溝を形成する。この溝を埋め込むようにして、支持体41を成膜した後、当該支持体41を素子領域の形にドライエッチし、連続して第2半導体層12/第1半導体層11をドライエッチする。そして、この状態で第1半導体層11をフッ硝酸で選択的にエッチングすると、支持体41に第2半導体層12がぶらさがった形で第2半導体層12下に空洞部が形成される。その後、例えば熱酸化により空洞部をSiO2膜で埋めることでSOI構造を形成する。本発明では、この支持体41に圧縮応力の膜を使用する。
【解決手段】バルクの基板上に第1半導体層(SiGe)11、第2半導体層(Si)12をエピ成長させ、そこに第1半導体層11の底面以上の深さの溝を形成する。この溝を埋め込むようにして、支持体41を成膜した後、当該支持体41を素子領域の形にドライエッチし、連続して第2半導体層12/第1半導体層11をドライエッチする。そして、この状態で第1半導体層11をフッ硝酸で選択的にエッチングすると、支持体41に第2半導体層12がぶらさがった形で第2半導体層12下に空洞部が形成される。その後、例えば熱酸化により空洞部をSiO2膜で埋めることでSOI構造を形成する。本発明では、この支持体41に圧縮応力の膜を使用する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化を可能とした技術に関する。
【背景技術】
【0002】
SOI基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。バルクウエーハ上にSOI構造を形成する方法としては、例えば、基板上にSiGe層、Si層をエピ成長させ、そこにSiGe層の底面以上の深さの溝(支持体用)を形成する。この溝を埋め込むようにして、支持体としてCVD酸化膜を成膜した後、当該支持体を素子領域の形にドライエッチし、連続してSi層/SiGe層もドライエッチする。この状態でSiGe層をフッ硝酸で選択的にエッチングすると、支持体にSi層がぶらさがった形でSi層の下に空洞部が形成される。その後、例えば熱酸化により空洞部をSiO2膜で埋めることでSOI構造となる。このような方法はSBSI法と呼ばれており、例えば特許文献1、非特許文献1にそれぞれ開示されている。
【特許文献1】特開2005−354024号公報
【特許文献2】特開2004−119938号公報
【非特許文献1】T.Sakai et al.“Separation by BondingSi Islands(SBSI) for LSI Application”,Second International SiGe Technology and Device Meeting,Meeting Abstract,pp.230−231,May(2004)
【発明の開示】
【発明が解決しようとする課題】
【0003】
ところで、上記のSBSI法では、SiGe層のエッチング時に、SiGe層だけでなくSi層や支持体もエッチングされる。そのため、大面積のSOI構造を形成するためには、SiGe層のエッチングレートをできるだけ高くする必要がある。SiGe層のエッチングレートを高めるためには、SiGe層中のGe濃度が高くする方法がある。
しかしながら、SiGe層のGe濃度を高濃度化すると当該SiGe層の結晶格子が大きくなり、その結果、SiGe層とSi層との間で結晶格子の大きさの差が顕著となる。
つまり、SiGe層のGe濃度を高濃度化するほど、SiGe層/Si層界面で結晶格子のギャップが大きくなり、SiGe層は圧縮応力がかかった状態で成膜される。そして、このような圧縮応力が増大するとSiGe層に結晶欠陥が発生しやすくなる、という傾向があった。上記のSBSI法では、結晶欠陥の発生を抑えるために、SiGe層中のGe濃度を低めに抑えざるを得ず、SiGe層のエッチングレートをさらに高めることはできていなかった(問題点1)。
【0004】
また、図22(a)〜(c)に示すように、SBSI法では、基板201上にSiGe層211、213とSi層212、214とを交互に複数層に亘ってエピ成長することによって、多層のSOI構造を形成することが可能である。しかしながら、SiGe層211、213のエッチングレートは、支持体241からの力学的ストレスの影響によって上下で異なっていた。多くの場合、上層のSiGe層213は下層のSiGe層211よりもエッチングレートが低くなる傾向があり、SiGe層211、213のエッチング後にSi層212はどちらか一方の空洞部側につぶれやすい、という問題があった(問題点2)。
【0005】
そこで、この発明はこのような問題点1、2に鑑みてなされたものであって、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化を可能とした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【0006】
〔発明1〕 上記目的を達成するために、発明1の半導体装置の製造方法は、半導体基板上に第1半導体層と第2半導体層とを順次積層する工程と、前記第2半導体層及び前記第1半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記第2半導体層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第2半導体層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記第2半導体層及び前記第1半導体層を順次、選択的にエッチングして、前記第2半導体層下から前記第1半導体層を露出させる第2溝を形成する工程と、前記第2半導体層よりも前記第1半導体層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1半導体層をエッチングすることによって、前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含み、前記支持体には、前記第1半導体層と同一方向に応力がはたらく膜を使用することを特徴とするものである。
【0007】
このような構成であれば、第2半導体層側から第1半導体層が受ける外力の方向と、第1半導体層の内部ではたらく応力(即ち、第1半導体層の応力)の方向とが一致するので、第1半導体層の応力を低減することが可能である。例えば、第1半導体層がシリコンゲルマニウム(SiGe)の場合には、支持体に圧縮応力の膜を使用することで第1半導体層の圧縮応力を低減することができる。また、本発明者が行った実験結果から、SiGeの圧縮応力を低減すると、SiGeのエッチングレートが高くなることが確認された。従って、第1半導体層のGe濃度を高濃度化することなく、第1半導体層のエッチングレートを高めることができる。これにより、従来の技術と比べて、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化が可能となる。
【0008】
〔発明2〕 発明2の半導体装置の製造方法は、半導体基板上にシリコンゲルマニウム(SiGe)層とシリコン(Si)層とを順次積層する工程と、前記Si層及び前記SiGe層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記Si層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該Si層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記Si層及び前記SiGe層を順次、選択的にエッチングして、前記Si層下から前記SiGe層を露出させる第2溝を形成する工程と、前記Si層よりも前記SiGe層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記SiGe層をエッチングすることによって、前記半導体基板と前記Si層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含み、前記支持体には圧縮応力の膜を使用することを特徴とするものである。
ここで、SiGe層の内部ではたらく応力(即ち、SiGe層の応力)は、圧縮応力である。
【0009】
発明2の半導体装置の製造方法によれば、Si層側からSiGe層が受ける外力の方向と、SiGe層の内部ではたらく応力(圧縮応力)の方向とが一致するので、SiGe層の圧縮応力を低減することが可能である。従って、SiGe層のGe濃度を高濃度化することなく、SiGe層のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化が可能となる。
【0010】
〔発明3〕 発明3の半導体装置の製造方法は、半導体基板上に第1半導体層と、第2半導体層と、第3半導体層及び第4半導体層を順次積層する工程と、前記第4半導体層と、前記第3半導体層と、前記第2半導体層及び前記第1半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記第2半導体層及び前記第4半導体層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第4半導体層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層を順次、選択的にエッチングして、前記第4半導体層下から前記第3半導体層を露出させると共に、前記第2半導体層下から前記第1半導体層を露出させる第2溝を形成する工程と、前記第2半導体層及び前記第4半導体層よりも前記第1半導体層及び前記第3半導体層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1半導体層と前記第3半導体層とをエッチングすることによって、前記半導体基板と前記第2半導体層との間に第1空洞部を形成すると共に、前記第2半導体層と前記第4半導体層との間に第2空洞部を形成する工程と、前記第1空洞部内に第1絶縁層を形成すると共に、前記第2空洞部内に第2絶縁層を形成する工程と、を含み、前記支持体には、前記第3半導体層と同一方向に応力がはたらく膜を使用することを特徴とするものである。
【0011】
このような構成であれば、第4半導体層側から第3半導体層が受ける外力の方向と、第3半導体層の内部ではたらく応力(即ち、第3半導体層の応力)の方向とが一致するので、第3半導体層の応力を低減することが可能である。例えば、第1半導体層と第3半導体層とが共にSiGeの場合には、支持体に圧縮応力の膜を使用することで、第3半導体層の圧縮応力を低減することができる。従って、第3半導体層のGe濃度を高濃度化することなく、第3半導体層のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化が可能となる。
また、第3半導体層のエッチングレートを第1半導体層のエッチングレートに近づけることが可能となるので、第1、第3半導体層のエッチング後に第2半導体層がどちらか一方の空洞部側へつぶれてしまうといった問題を回避することが可能となる。
【0012】
〔発明4〕 発明4の半導体装置の製造方法は、半導体基板上に第1シリコンゲルマニウム(SiGe)層と、第1シリコン(Si)層と、第2SiGe層及び第2Si層を順次積層する工程と、前記第2Si層と、前記第2SiGe層と、前記第1Si層及び前記第1SiGe層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記第1Si層及び前記第2Si層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第2Si層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記第2Si層、前記第2SiGe層、前記第1Si層及び前記第1SiGe層を順次、選択的にエッチングして、前記第2Si層下から前記第2SiGe層を露出させると共に、前記第1Si層下から前記第1SiGe層を露出させる第2溝を形成する工程と、前記第1Si層及び前記第2Si層よりも前記第1SiGe層及び前記第2SiGe層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1SiGe層と前記第2SiGe層とをエッチングすることによって、前記半導体基板と前記第1Si層との間に第1空洞部を形成すると共に、前記第1Si層と前記第2Si層との間に第2空洞部を形成する工程と、前記第1空洞部内に第1絶縁層を形成すると共に、前記第2空洞部内に第2絶縁層を形成する工程と、を含み、前記支持体には圧縮応力の膜を使用することを特徴とするものである。
【0013】
このような構成であれば、第2Si層側から第2SiGe層が受ける外力の方向と、第2SiGe層の内部ではたらく応力(圧縮応力)の方向とが一致するので、第2SiGe層の圧縮応力を低減することができる。従って、第2SiGe層のGe濃度を高濃度化することなく、第2SiGe層のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化が可能となる。
また、第2SiGe層のエッチングレートを第1SiGe層のエッチングレートに近づけることが可能となるので、第1、第2SiGe層のエッチング後に第1Si層がどちらか一方の空洞部側へつぶれてしまうといった問題を回避することが可能となる。
【0014】
〔発明5〕 発明5の半導体装置の製造方法は、発明4の半導体装置の製造方法において、前記支持体を形成する工程では、前記第2SiGe層の応力と前記第1SiGe層の応力とが同一の大きさとなるように当該支持体の応力又はその厚さの少なくとも一方を調整する、ことを特徴とするものである。
このような構成であれば、第2SiGe層と第1SiGe層との間でGe濃度に差をつけなくても、第2SiGe層と第1SiGe層のそれぞれのエッチングレートを同じ値に近づけることが可能となる。
【0015】
〔発明6〕 発明6の半導体装置の製造方法は、半導体基板上に第1半導体層と、第2半導体層と、第3半導体層及び第4半導体層を順次積層する工程と、前記第4半導体層と、前記第3半導体層と、前記第2半導体層及び前記第1半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記第2半導体層及び前記第4半導体層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第4半導体層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層を順次、選択的にエッチングして、前記第4半導体層下から前記第3半導体層を露出させると共に、前記第2半導体層下から前記第1半導体層を露出させる第2溝を形成する工程と、前記第2半導体層及び前記第4半導体層よりも前記第1半導体層及び前記第3半導体層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1半導体層と前記第3半導体層とをエッチングすることによって、前記半導体基板と前記第2半導体層との間に第1空洞部を形成すると共に、前記第2半導体層と前記第4半導体層との間に第2空洞部を形成する工程と、前記第1空洞部内に第1絶縁層を形成すると共に、前記第2空洞部内に第2絶縁層を形成する工程と、を含み、前記支持体には、応力が0(ゼロ)の膜を使用することを特徴とするものである。
【0016】
このような構成であれば、支持体に引っ張り応力の膜を使用する場合と比べて、第4半導体層に加わる外力を小さくすることができ、第3半導体層の応力を増加させないようにすることができる。例えば、第1半導体層と第3半導体層とが共にSiGeの場合には、支持体に引っ張り応力の膜を使用する場合と比べて、第3半導体層と第1半導体層との間で圧縮応力の差を小さくすることができ、第3半導体層のエッチングレートを第1半導体層のエッチングレートに近づけることができる。このため、SiGeのエッチング後に第2半導体層がどちらか一方の空洞部側へつぶれてしまうといった問題を回避することが可能であり、製造歩留りの向上に寄与することができる。
【発明を実施するための最良の形態】
【0017】
以下、本発明の実施の形態を図面を参照しながら説明する。
(1)第1実施形態
図1(a)〜図9(a)は、本発明の第1実施形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図9(b)は、図1(a)〜図9(a)をA1−A1´〜A9−A9´線でそれぞれ切断したときの断面図、図1(c)〜図9(c)は、図1(a)〜図9(a)をB1−B1´〜B9−B9´線でそれぞれ切断したときの断面図である。
【0018】
図1(a)〜(c)に示すように、まず始めに、単結晶の半導体基板1上に、単結晶の第1半導体層11と、単結晶の第2半導体層12とを順次積層する。これら第1半導体層11及び第2半導体層12は、例えばエピタキシャル成長法で形成する。第1半導体層11は、半導体基板1及び第2半導体層12よりもエッチングレート(即ち、エッチング速度)が大きな材質を用いる。ここで、エッチングレートとは、図6(a)〜(c)に示す空洞部37を形成する際の単位時間当たりのエッチング量のことである。
【0019】
図1(a)〜(c)において、半導体基板1、第1半導体層11及び第2半導体層12の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。この実施の形態では、例えば、半導体基板1の材質はSiであり、第1半導体層11の材質はSiGeであり、第2半導体層12の材質はSiである。第1半導体層11及び第2半導体層12の膜厚は、例えば1〜200nm程度とする。
【0020】
次に、図1(a)〜(c)に示すように、第2半導体層12の熱酸化により、第2半導体層12の表面に下地酸化膜21を形成する。ここでは、SiGe中のGeが拡散しない温度で第2半導体層12の熱酸化を行う。また、下地酸化膜21の形成方法は熱酸化に限られることはない。例えば、下地酸化膜21として、SiO2膜を400℃程度でCVD成膜しても良い。400℃程度のCVDであれば、Geはほとんど拡散しない。
そして、CVDなどの方法により、下地酸化膜21上の全面に酸化防止膜23を形成する。酸化防止膜23は、例えばシリコン窒化膜である。酸化防止膜23がシリコン窒化膜である場合には、第2半導体層12の酸化防止としての機能のほかに、CMP(化学的機械研磨)による平坦化プロセスのストッパー層として機能させることもできる。
【0021】
次に、図2(a)〜(c)に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、酸化防止膜23、下地酸化膜21、第2半導体層12及び第1半導体層11をパターニングすることにより、半導体基板1の表面を露出させる溝31を形成する。なお、溝31を形成するエッチング工程では、半導体基板1の表面でエッチングを止めるようにしてもよいし、半導体基板1をオーバーエッチングして半導体基板1に凹部を形成するようにしてもよい。また、溝31の配置位置は第2半導体層12における素子分離領域の一部に対応させる。
【0022】
次に、図3(a)〜(c)に示すように、溝31を介して第1半導体層11をエッチングすることによって、溝31の内壁に凹部33を形成する。なお、半導体基板1及び第2半導体層12がSi、第1半導体層11がSiGeの場合、第1半導体層11のエッチング液として、例えばフッ硝酸(フッ酸、硝酸、水の混合液)を用いる。これにより、半導体基板1及び第2半導体層12のオーバーエッチングを抑制しつつ、第1半導体層11を削ることが可能となる。
【0023】
次に、図4(a)〜(c)に示すように、CVDなどの方法により基板全面が覆われるようにして溝31内に埋め込まれた支持体41を成膜する。ここで、支持体41は、溝31内における第1半導体層11及び第2半導体層12の側壁にも成膜され、溝31の内壁に面した凹部33は埋め込まれる。つまり、第2半導体層12は、支持体41によって、その側面だけでなく上下方向から挟まれるように支持される。これにより、支持体41は、第1半導体層11が除去された時に第2半導体層12を半導体基板1上で支持することができる。
【0024】
なお、基板全体を覆うように形成された支持体41は、第2半導体層12の撓み等を抑制して、平坦性を保ったまま第2半導体層12を支持する必要がある。そのため、その機械的な強度を確保する意味で、400nm以上の膜厚にすることが好ましい。支持体41の材質としては、例えば、シリコン酸化膜などの絶縁体を用いる。
また、本発明の第1実施形態では、支持体41として、第1半導体層11と同一方向に応力がはたらく膜を使用する。即ち、第1半導体層がSiGeで構成されている場合、SiGeには外側へ広がろうとする応力(即ち、圧縮応力)がはたらくので、これに対応して支持体41に圧縮応力の膜を使用する。ここで、応力とは、固体物質に外力を加えたときに当該外力に抗して固体物質中の単位面積に作用する力である。
【0025】
図19(a)及び(b)に示すように、応力には、力のベクトルが固体物質の内側へ向いている引張り応力と、力のベクトルが固体物質の外側へ向いている圧縮応力とがある。固体物質の内部で圧縮応力がはたらく膜(即ち、圧縮応力の膜)の形成方法としては、例えば特許文献2(特開2004−119938号公報)に開示されているような方法がある。本発明では、このような従来技術を用いて圧縮応力の膜を形成することが可能である。
【0026】
即ち、支持体41として、圧縮応力のシリコン酸化膜を形成する場合には、カソードカップリング型プラズマCVD装置の下部電極上にシリコン基板を載置し、RF電圧を印加しながら、処理室に第1反応ガス及び第2反応ガスを導入する。このうち第1反応ガスは例えばテトラエトキシシラン(TEOS)であり、第2反応ガスは例えばテトラメトキシゲルマニウムである。特許文献2の選択図で示されているように、シリコン酸化膜の堆積過程で第2反応ガスの流量比を調整することにより、当該シリコン酸化膜を圧縮応力の膜とすることが可能である。
【0027】
また、このような方法以外にも、シリコン酸化膜の応力を制御する方法として、CVD形成プラズマのRF電力を変化させることにより応力を制御する方法、高応力と低応力の二重層を形成することにより応力を制御する方法、酸化シリコン膜中にハロゲン元素を導入することにより、膜の応力を低減させる方法、ゲルマニウムやホウ素、リン等を含む物質をドーピングすることによって酸化シリコンの熱膨張係数を増加させる方法、などがある。本発明では、これらの方法を用いて圧縮応力の膜を形成しても良い。
【0028】
次に、図5(a)〜(c)に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体41、酸化防止膜23、下地酸化膜21、第2半導体層12及び第1半導体層11をパターニングすることにより、半導体基板1の表面を露出させる溝35を形成する。なお、溝35を形成するエッチング工程では、半導体基板1の表面でエッチングを止めるようにしてもよいし、半導体基板1をオーバーエッチングして半導体基板1に凹部を形成するようにしてもよい。また、溝35の配置位置は第2半導体層12における素子分離領域の一部に対応させ、その向きは例えば前に形成した溝の形成方向と平面視で概略直交する方向とする。
次に、図6(a)〜(c)に示すように、溝35を介してエッチングガスまたはエッチング液を第1半導体層11に接触させることにより、第1半導体層11をエッチング除去し、半導体基板1と第2半導体層12との間に空洞部37を形成する。
【0029】
ここで、溝31内には支持体41が設けられているので、第1半導体層11が除去された場合においても、第2半導体層12を半導体基板1上で支持することが可能である。また、溝31とは別に溝35が設けられていることにより、第2半導体層12下の第1半導体層11にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層12の品質を損なうことなく、半導体基板1と第2半導体層12との間に空洞部37を形成することが可能となる。
なお、半導体基板1及び第2半導体層12がSi、第1半導体層11がSiGeの場合、第1半導体層11のエッチング液として例えばフッ硝酸を用いる。これにより、半導体基板1及び第2半導体層12のオーバーエッチングを抑制しつつ、第1半導体層11を除去することが可能となる。
【0030】
次に、図7(a)〜(c)に示すように、半導体基板1を熱酸化して、空洞部37の少なくとも壁面に絶縁膜43を形成する。そして、図8(a)〜(c)に示すように、CVDなどの方法により、基板全面に絶縁膜45を成膜して溝内を埋め込む。この絶縁膜45の形成によって、絶縁膜43による空洞部37の埋め込みも補完される。なお、絶縁膜43の材質は、半導体基板1及び第2半導体層12がSiの場合はシリコン酸化膜となる。また、CVDなどの方法により成膜される絶縁膜45の材質としては、例えば、シリコン酸化膜の他、シリコン窒化膜などを用いるようにしてもよい。
【0031】
次に、基板全面を覆う絶縁膜45を例えばCMPにより平坦化して、酸化防止膜23上から絶縁膜45を取り除く。上述したように、酸化防止膜23がシリコン窒化膜である場合には、酸化防止膜23がCMPによる平坦化プロセスのストッパー層として機能する。次に、酸化防止膜23と下地酸化膜21とをエッチングして除去する。酸化防止膜23がシリコン窒化膜である場合にはエッチング液として例えば熱リン酸を使用し、下地酸化膜21がシリコン酸化膜である場合にはエッチング液として例えば希フッ酸を使用する。これにより、図9(a)〜(c)に示すように、第2半導体層12の表面が露出する。
【0032】
その後、第2半導体層12の表面の熱酸化を行うことにより、第2半導体層12の表面にゲート絶縁膜(図示せず)を形成する。そして、CVDなどの方法により、ゲート絶縁膜が形成された第2半導体層12上に多結晶シリコン層を形成する。さらに、フォトリソグラフィー技術及びエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層12上にゲート電極(図示せず)を形成する。
【0033】
次に、ゲート電極をマスクとして、As、P、Bなどの不純物を第2半導体層12内にイオン注入することにより、ゲート電極の両側の第2半導体層12に低濃度不純物導入層からなるLDD層を形成する。そして、CVDなどの方法により、LDD層が形成された第2半導体層12上に絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極の側壁にサイドウォール(図示せず)を形成する。さらに、ゲート電極及びサイドウォールをマスクとして、As、P、Bなどの不純物を第2半導体層12内にイオン注入することにより、サイドウォール側方の第2半導体層12に高濃度不純物導入層からなるソース層及びドレイン層(図示せず)を形成する。これにより、SOI構造を有するトランジスタ(即ち、SOIトランジスタ)を完成させる。
【0034】
このように、本発明の第1実施形態によれば、第1半導体層11がSiGeで、第2半導体層12がSiの場合、SiGeには外側へ広がろうとする応力(即ち、圧縮応力)がはたらくので、支持体41に圧縮応力の膜を使用する。このような構成であれば、図20に示すように支持体41は外側へ広がろうとし、支持体41が外側へ広がろうとすることによって、第2半導体層12には外側へ引っ張るような外力f1がはたらく。そして、第2半導体層12が外側へ引っ張られることによって、第1半導体層11にも外側へ引っ張るような外力f2がはたらく。
【0035】
つまり、第2半導体層12側から第1半導体層11が受ける外力f2の方向と、第1半導体層11の内部ではたらく応力(圧縮応力)の方向とが一致するので、第1半導体層11の圧縮応力を低減することが可能である。従って、第1半導体層11のGe濃度を高濃度化することなく、第1半導体層11のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化が可能となる。
【0036】
(2)第2実施形態
図10(a)〜図18(a)は、本発明の第2実施形態に係る半導体装置の製造方法を示す平面図、図10(b)〜図18(b)は、図10(a)〜図18(a)をA10−A10´〜A18−A18´線でそれぞれ切断したときの断面図、図10(c)〜図18(c)は、図10(a)〜図18(a)をB10−B18´〜B10−B18´線でそれぞれ切断したときの断面図である。
【0037】
図10(a)〜(c)に示すように、まず始めに、単結晶の半導体基板101上に単結晶の第1半導体層111と、単結晶の第2半導体層112とを順次積層する。次に、第2半導体層112上に単結晶の第3半導体層113と、単結晶の第4半導体層114とを順次積層する。これら第1半導体層111と、第2半導体層112と、第3半導体層113及び第4半導体層114は、例えばエピタキシャル成長法で形成する。
第1半導体層111及び第3半導体層113は、半導体基板101、第2半導体層112及び第4半導体層114よりもエッチングレート(即ち、エッチング速度)が大きな材質を用いる。ここで、エッチングレートとは、図15(a)〜(c)に示す空洞部137、138を形成する際の単位時間当たりのエッチング量のことである。
【0038】
図10(a)〜(c)において、半導体基板101、第1半導体層111、第2半導体層112、第3半導体層113及び第4半導体層114の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。この実施の形態では、例えば、半導体基板101の材質はSiであり、第1半導体層111及び第3半導体層113の材質はSiGeであり、第2半導体層112及び第4半導体層114の材質はSiである。第1半導体層111、第2半導体層112、第3半導体層113及び第4半導体層114の膜厚は、例えば1〜200nm程度とする。
【0039】
次に、図10(a)〜(c)に示すように、第4半導体層114の熱酸化により第4半導体層114の表面に下地酸化膜121を形成する。そして、CVDなどの方法により、下地酸化膜121上の全面に酸化防止膜123を形成する。酸化防止膜123は、例えばシリコン窒化膜である。酸化防止膜123がシリコン窒化膜である場合には、第4半導体層114の酸化防止としての機能のほかに、CMP(化学的機械研磨)による平坦化プロセスのストッパー層として機能させることもできる。
【0040】
次に、図11(a)〜(c)に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、酸化防止膜123、下地酸化膜121、第4半導体層114、第3半導体層113、第2半導体層112及び第1半導体層111をパターニングすることにより、半導体基板101の表面を露出させる溝131を形成する。なお、溝131を形成するエッチング工程では、半導体基板101の表面でエッチングを止めるようにしてもよいし、半導体基板101をオーバーエッチングして半導体基板101に凹部を形成するようにしてもよい。また、溝131の配置位置は第4半導体層114における素子分離領域の一部に対応させる。
【0041】
次に、図12(a)〜(c)に示すように、溝131を介して第1半導体層111と第3半導体層113とをエッチングすることによって、溝131の内壁に凹部133、134を形成する。なお、半導体基板101、第2半導体層112及び第4半導体層114がSi、第1半導体層111及び第3半導体層113がSiGeの場合、第1半導体層111及び第3半導体層113のエッチング液として、例えばフッ硝酸(フッ酸、硝酸、水の混合液)を用いる。これにより、半導体基板101、第2半導体層112及び第4半導体層114のオーバーエッチングを抑制しつつ、第1半導体層111及び第3半導体層113を削ることが可能となる。
【0042】
次に、図13(a)〜(c)に示すように、CVDなどの方法により基板全面が覆われるようにして溝内131に埋め込まれた支持体141を成膜する。ここで、支持体141は、溝内131における第1半導体層111、第2半導体層112、第3半導体層113及び第4半導体層114の側壁にも成膜され、溝131の内壁に面した凹部133、134は埋め込まれる。つまり、第2半導体層112及び第4半導体層114は、支持体141によって、その側面だけでなく上下方向から挟まれるように支持される。これにより、支持体141は、第1半導体層111及び第3半導体層113が除去された時に第2半導体層112及び第4半導体層114を半導体基板101上で支持することができる。
【0043】
なお、基板全体を覆うように形成された支持体141は、第2半導体層112及び第4半導体層114の撓み等を抑制して、平坦性を保ったまま第4半導体層114を支持する必要がある。そのため、その機械的な強度を確保する意味で、400nm以上の膜厚にすることが好ましい。支持体141の材質としては、例えば、シリコン酸化膜などの絶縁体を用いる。
また、本実施の第2実施形態では、支持体141として、第1半導体層11と同一方向に応力がはたらく膜を使用する。即ち、第1半導体層がSiGeで構成されている場合、SiGeには圧縮応力がはたらくので、これに対応して支持体141には圧縮応力の膜を使用する。圧縮応力の膜の形成方法は、例えば、第1実施形態で説明した通りである。
【0044】
次に、図14(a)〜(c)に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体141、酸化防止膜123、下地酸化膜121、第4半導体層114、第3半導体層113、第2半導体層112及び第1半導体層111をパターニングすることにより、半導体基板101の表面を露出させる溝135を形成する。なお、溝135を形成するエッチング工程では、半導体基板101の表面でエッチングを止めるようにしてもよいし、半導体基板101をオーバーエッチングして半導体基板101に凹部を形成するようにしてもよい。また、溝135の配置位置は第4半導体層114における素子分離領域の一部に対応させ、その向きは例えば前に形成した溝の形成方向と平面視で概略直交する方向とする。
【0045】
次に、図15(a)〜(c)に示すように、溝135を介してエッチングガスまたはエッチング液を第1半導体層111及び第3半導体層113に接触させることにより、第1半導体層111及び第3半導体層113をエッチング除去し、半導体基板101と第2半導体層112との間に空洞部137を形成するとともに、第2半導体層112と第4半導体層114との間に空洞部138を形成する。
【0046】
ここで、溝内131には支持体141が設けられているので、第1半導体層111及び第3半導体層113が除去された場合においても、第2半導体層112及び第4半導体層114を半導体基板101上で支持することが可能である。また、溝131とは別に溝135が設けられていることにより、第1半導体層111及び第3半導体層113にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層112及び第4半導体層114の品質を損なうことなく、半導体基板101と第2半導体層112との間に空洞部137を形成するとともに、第2半導体層112と第4半導体層114との間に空洞部138を形成することが可能となる。
【0047】
なお、半導体基板101、第2半導体層112及び第4半導体層114がSi、第1半導体層111及び第3半導体層113がSiGeの場合、第1半導体層111及び第3半導体層113のエッチング液として例えばフッ硝酸を用いる。これにより、半導体基板101、第2半導体層112及び第4半導体層114のオーバーエッチングを抑制しつつ、第1半導体層111及び第3半導体層113を除去することが可能となる。
【0048】
次に、図16(a)〜(c)に示すように、半導体基板101を熱酸化して、空洞部137の少なくとも壁面に絶縁膜143を形成すると共に、空洞部138の少なくとも壁面に絶縁膜144を形成する。そして、図17(a)〜(c)に示すように、CVDなどの方法により、基板全面に絶縁膜145を成膜して溝135内を埋め込む。この絶縁膜145の形成によって、絶縁膜143、144による空洞部137、138の埋め込みも補完される。なお、絶縁膜143、144の材質は、半導体基板101、第2半導体層112及び第4半導体層114がSiの場合はシリコン酸化膜となる。また、CVDなどの方法により成膜される絶縁膜145の材質としては、例えば、シリコン酸化膜の他、シリコン窒化膜などを用いるようにしてもよい。
【0049】
次に、基板全面を覆う絶縁膜を例えばCMPにより平坦化して、酸化防止膜123上から絶縁膜145を取り除く。上述したように、酸化防止膜123がシリコン窒化膜である場合には、酸化防止膜123がCMPによる平坦化プロセスのストッパー層として機能する。次に、酸化防止膜123と下地酸化膜121とをエッチングして除去する。酸化防止膜123がシリコン窒化膜である場合にはエッチング液として例えば熱リン酸を使用し、下地酸化膜121がシリコン酸化膜である場合にはエッチング液として例えば希フッ酸を使用する。これにより、図18(a)〜(c)に示すように、第4半導体層114の表面が露出する。
【0050】
また、ここでは、酸化防止膜123を除去した後で、第2半導体層112にリン又はボロン等の不純物をイオン注入する。これにより、第2半導体層112に導電性を持たせることができ、第2半導体層112をバックゲート電極や、ダブルゲート電極の一方として使用することが可能となる。第2半導体層112にp型層とn型層とを作り分ける場合には、レジストパターン等を用いて選択的にイオン注入を行う。また、p型層とn型層の作り分けを行わない(即ち、基板全体で、第2半導体層112にp型層またはn型層のどちらか一方のみを形成する)場合には、レジストパターンを形成することなく、基板全面にリン又はボロンをイオン注入する。
【0051】
なお、このイオン注入工程は下地酸化膜121を除去する前に行うことが好ましい。これにより、第4半導体層114の表面付近の結晶欠陥をできるだけ少なくすることが可能である。さらに、このイオン注入工程では、不純物の注入ピークが絶縁膜143と第2半導体層112との界面となるようにその注入エネルギーを調整することが好ましい。これにより、絶縁膜144に対する不純物の導入量をできるだけ少なくすることが可能である。
【0052】
これ以降の工程は、例えば、第1実施形態と同じである。即ち、第4半導体層114の表面にゲート絶縁膜(図示せず)を形成し、その上にゲート電極(図示せず)を形成する。次に、ゲート電極の両側の第2半導体層112に低濃度不純物導入層からなるLDD層を形成する。そして、ゲート電極の側壁にサイドウォール(図示せず)を形成し、ゲート電極及びサイドウォールをマスクとして、As、P、Bなどの不純物を第2半導体層112内にイオン注入する。これにより、サイドウォール側方の第2半導体層112に高濃度不純物導入層からなるソース層及びドレイン層(図示せず)を形成し、トランジスタを完成させる。
【0053】
このように、本発明の第2実施形態によれば、第1半導体層111及び第3半導体層113がSiGeで、第2半導体層112及び第4半導体層114がSiの場合、SiGeには圧縮応力がはたらくので、支持体141に圧縮応力の膜を使用する。このような構成であれば、支持体141は外側へ広がろうとし、支持体141が外側へ広がろうとすることによって、第4半導体層114には外側へ引っ張るような外力がはたらく。そして、第4半導体層114が外側へ引っ張られることによって、第3半導体層113にも外側へ引っ張るような外力がはたらく。
【0054】
つまり、第4半導体層114側から第3半導体層113が受ける外力の方向と、第3半導体層113の内部ではたらく応力(圧縮応力)の方向とが一致するので、第3半導体層113の圧縮応力を低減することが可能である。従って、第3半導体層113のGe濃度を高濃度化することなく、第3半導体層113のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化が可能となる。
【0055】
また、第3半導体層113のエッチングレートを第1半導体層111のエッチングレートに近づけることが可能となる。従って、SiGeのエッチング後に第2半導体層112が空洞部137、138のどちらか一方の側へつぶれてしまうといった問題を回避することが可能であり、製造歩留りの向上に寄与することができる。
なお、この第2実施形態では、第1半導体層111及び第3半導体層113がSiGeで、第2半導体層112及び第4半導体層114がSiの場合、支持体141に圧縮応力の膜を使用することについて説明した。しかしながら、この第2実施形態では、支持体141に圧縮応力の膜を使用するだけでなく、さらに、第3半導体層113と第1半導体層111のそれぞれの圧縮応力が同一の大きさとなるように、支持体141の応力又はその厚さの少なくとも一方を調整するようにしても良い。
【0056】
図21は、支持体141の応力と、支持体141の応力に影響を与える因子Aとの相関を示す概念図である。例えば、特許文献2で開示されている方法(即ち、カソードカップリング型プラズマCVD装置のチャンバ内に第1反応ガスとしてTEOSを、第2反応ガスとしてテトラメトキシゲルマニウムをそれぞれ導入して、シリコン酸化膜を形成する方法)を利用して圧縮応力の膜を形成する場合には、第2反応ガスの流量比がシリコン酸化膜の膜応力に影響を与える因子Aとなる。
【0057】
第3半導体層113と第1半導体層111のそれぞれの圧縮応力が同一の大きさとなるように、支持体141の応力を調整する方法としては、例えば実験で、特許文献2で開示されている方法を用いて支持体141を形成する。
このとき、支持体141の膜厚を一定値とした状態で因子A(ここでは、第2反応ガスの流量比)をいくつかの値に設定し、支持体141の応力と因子Aとの相関を求める。また、これと前後して、第3半導体層113と第1半導体層111のそれぞれの圧縮応力が同一の大きさとなるときの、支持体141の圧縮応力の特定値yも求めておく。そして、図21に示すように、支持体141の圧縮応力がyとなるときの因子Aの特定値xを算出する。このような実験は、支持体141を実際に形成してその圧縮応力を実際に測定することで行っても良いし、シミュレーションで行っても良い。
【0058】
半導体装置の製造工程では、支持体141の膜厚目標値を実験と同一の値に設定すると共に、因子A(例えば、第2反応ガスの流量比)を特定値Xに設定し、この条件で支持体141を形成する。このような構成であれば、第3半導体層113と第1半導体層111のそれぞれの圧縮応力がほぼ同一の大きさとなるので、第3半導体層113と第1半導体層111との間でGe濃度に差をつけなくても、これらのエッチングレートを同じ値に近づけることが可能となる。
一方、支持体141の厚さを調整することによって、第3半導体層113と第1半導体層111のそれぞれの圧縮応力を同一の大きさにする場合は、図21の横軸を支持体141の膜厚とし、図21の縦軸を(支持体141が下層に及ぼす)外力の大きさとして、その相関を求める実験を行う。
【0059】
即ち、この実験では、支持体141の圧縮応力を一定値とした状態で、因子A(ここでは、支持体141の膜厚)をいくつかの値に設定し、支持体141が及ぼす外力の大きさと因子Aとの相関を求める。また、これと前後して、第3半導体層113と第1半導体層111のそれぞれの圧縮応力が同一の大きさとなるときの、外力の特定値yも求めておく。そして、外力がyとなるときの因子Aの特定値xを求める。このような実験は、支持体141を実際に形成して外力を実際に測定することで行っても良いし、シミュレーションで行っても良い。圧縮応力の膜は、その膜厚が厚くなるほど下層に与える外力が大きくなる傾向がある。
【0060】
半導体装置の製造工程では、支持体141の圧縮応力が実験と同一の値となり、且つ因子A(ここでは、支持体141の膜厚)が特定値Xとなるように、支持体141を形成する。このような構成であっても、第3半導体層113と第1半導体層111のそれぞれの圧縮応力がほぼ同一の大きさとなる。従って、第3半導体層113と第1半導体層111との間でGe濃度に差をつけなくても、これらのエッチングレートを同じ値に近づけることが可能となる。
【0061】
(3)第3実施形態
第2実施形態では、第1半導体層111と第3半導体層113がSiGeで、第2半導体層112と第4半導体層114がSiであるときに、支持体141に圧縮応力の膜を使用することについて説明した。しかしながら、本発明では支持体141に応力0(ゼロ)の膜を使用しても良い。
【0062】
このような構成であれば、支持体141に引っ張り応力の膜を使用する場合と比べて、第4半導体層(Si)114に加わる外力を小さくすることができ、第3半導体層(SiGe)113の圧縮応力を増加させないようにすることができる。従って、支持体141に引っ張り応力の膜を使用する場合と比べて、第3半導体層113と第1半導体層111との間で圧縮応力の差を小さくすることができ、第3半導体層113のエッチングレートを第1半導体層111のエッチングレートに近づけることができる。このため、SiGeエッチング後に第1半導体層111が空洞部137、138のどちらか一方の側へつぶれてしまうといった問題を回避することが可能であり、製造歩留りの向上に寄与することができる。
【図面の簡単な説明】
【0063】
【図1】第1実施形態に係る半導体装置の製造方法を示す図(その1)。
【図2】第1実施形態に係る半導体装置の製造方法を示す図(その2)。
【図3】第1実施形態に係る半導体装置の製造方法を示す図(その3)。
【図4】第1実施形態に係る半導体装置の製造方法を示す図(その4)。
【図5】第1実施形態に係る半導体装置の製造方法を示す図(その5)。
【図6】第1実施形態に係る半導体装置の製造方法を示す図(その6)。
【図7】第1実施形態に係る半導体装置の製造方法を示す図(その7)。
【図8】第1実施形態に係る半導体装置の製造方法を示す図(その8)。
【図9】第1実施形態に係る半導体装置の製造方法を示す図(その9)。
【図10】第2実施形態に係る半導体装置の製造方法を示す図(その1)。
【図11】第2実施形態に係る半導体装置の製造方法を示す図(その2)。
【図12】第2実施形態に係る半導体装置の製造方法を示す図(その3)。
【図13】第2実施形態に係る半導体装置の製造方法を示す図(その4)。
【図14】第2実施形態に係る半導体装置の製造方法を示す図(その5)。
【図15】第2実施形態に係る半導体装置の製造方法を示す図(その6)。
【図16】第2実施形態に係る半導体装置の製造方法を示す図(その7)。
【図17】第2実施形態に係る半導体装置の製造方法を示す図(その8)。
【図18】第2実施形態に係る半導体装置の製造方法を示す図(その9)。
【図19】引張り応力と圧縮応力とを示す概念図。
【図20】外力f1、f2を示す概念図。
【図21】支持体141の応力と因子Aとの相関を示す概念図。
【図22】従来例とその問題点を示す図。
【符号の説明】
【0064】
1、101 半導体基板 11、111 第1半導体層(SiGe層、第1SiGe層)、12、112 第2半導体層(Si層、第1Si層)、113 第3半導体層(第2SiGe層)、114 第4半導体層(第2Si層)、21、121 下地酸化膜、23、123 酸化防止膜、31、131 溝(第1溝)、33、133、134 凹部、35、135溝(第2溝)、37 空洞部 137 空洞部(第1空洞部)、138 空洞部(第2空洞部)、41、141 支持体、43 絶縁膜(絶縁層)、143 絶縁膜(第1絶縁層)、144 絶縁膜(第2絶縁層)、45、145 絶縁膜
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化を可能とした技術に関する。
【背景技術】
【0002】
SOI基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。バルクウエーハ上にSOI構造を形成する方法としては、例えば、基板上にSiGe層、Si層をエピ成長させ、そこにSiGe層の底面以上の深さの溝(支持体用)を形成する。この溝を埋め込むようにして、支持体としてCVD酸化膜を成膜した後、当該支持体を素子領域の形にドライエッチし、連続してSi層/SiGe層もドライエッチする。この状態でSiGe層をフッ硝酸で選択的にエッチングすると、支持体にSi層がぶらさがった形でSi層の下に空洞部が形成される。その後、例えば熱酸化により空洞部をSiO2膜で埋めることでSOI構造となる。このような方法はSBSI法と呼ばれており、例えば特許文献1、非特許文献1にそれぞれ開示されている。
【特許文献1】特開2005−354024号公報
【特許文献2】特開2004−119938号公報
【非特許文献1】T.Sakai et al.“Separation by BondingSi Islands(SBSI) for LSI Application”,Second International SiGe Technology and Device Meeting,Meeting Abstract,pp.230−231,May(2004)
【発明の開示】
【発明が解決しようとする課題】
【0003】
ところで、上記のSBSI法では、SiGe層のエッチング時に、SiGe層だけでなくSi層や支持体もエッチングされる。そのため、大面積のSOI構造を形成するためには、SiGe層のエッチングレートをできるだけ高くする必要がある。SiGe層のエッチングレートを高めるためには、SiGe層中のGe濃度が高くする方法がある。
しかしながら、SiGe層のGe濃度を高濃度化すると当該SiGe層の結晶格子が大きくなり、その結果、SiGe層とSi層との間で結晶格子の大きさの差が顕著となる。
つまり、SiGe層のGe濃度を高濃度化するほど、SiGe層/Si層界面で結晶格子のギャップが大きくなり、SiGe層は圧縮応力がかかった状態で成膜される。そして、このような圧縮応力が増大するとSiGe層に結晶欠陥が発生しやすくなる、という傾向があった。上記のSBSI法では、結晶欠陥の発生を抑えるために、SiGe層中のGe濃度を低めに抑えざるを得ず、SiGe層のエッチングレートをさらに高めることはできていなかった(問題点1)。
【0004】
また、図22(a)〜(c)に示すように、SBSI法では、基板201上にSiGe層211、213とSi層212、214とを交互に複数層に亘ってエピ成長することによって、多層のSOI構造を形成することが可能である。しかしながら、SiGe層211、213のエッチングレートは、支持体241からの力学的ストレスの影響によって上下で異なっていた。多くの場合、上層のSiGe層213は下層のSiGe層211よりもエッチングレートが低くなる傾向があり、SiGe層211、213のエッチング後にSi層212はどちらか一方の空洞部側につぶれやすい、という問題があった(問題点2)。
【0005】
そこで、この発明はこのような問題点1、2に鑑みてなされたものであって、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化を可能とした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【0006】
〔発明1〕 上記目的を達成するために、発明1の半導体装置の製造方法は、半導体基板上に第1半導体層と第2半導体層とを順次積層する工程と、前記第2半導体層及び前記第1半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記第2半導体層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第2半導体層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記第2半導体層及び前記第1半導体層を順次、選択的にエッチングして、前記第2半導体層下から前記第1半導体層を露出させる第2溝を形成する工程と、前記第2半導体層よりも前記第1半導体層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1半導体層をエッチングすることによって、前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含み、前記支持体には、前記第1半導体層と同一方向に応力がはたらく膜を使用することを特徴とするものである。
【0007】
このような構成であれば、第2半導体層側から第1半導体層が受ける外力の方向と、第1半導体層の内部ではたらく応力(即ち、第1半導体層の応力)の方向とが一致するので、第1半導体層の応力を低減することが可能である。例えば、第1半導体層がシリコンゲルマニウム(SiGe)の場合には、支持体に圧縮応力の膜を使用することで第1半導体層の圧縮応力を低減することができる。また、本発明者が行った実験結果から、SiGeの圧縮応力を低減すると、SiGeのエッチングレートが高くなることが確認された。従って、第1半導体層のGe濃度を高濃度化することなく、第1半導体層のエッチングレートを高めることができる。これにより、従来の技術と比べて、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化が可能となる。
【0008】
〔発明2〕 発明2の半導体装置の製造方法は、半導体基板上にシリコンゲルマニウム(SiGe)層とシリコン(Si)層とを順次積層する工程と、前記Si層及び前記SiGe層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記Si層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該Si層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記Si層及び前記SiGe層を順次、選択的にエッチングして、前記Si層下から前記SiGe層を露出させる第2溝を形成する工程と、前記Si層よりも前記SiGe層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記SiGe層をエッチングすることによって、前記半導体基板と前記Si層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含み、前記支持体には圧縮応力の膜を使用することを特徴とするものである。
ここで、SiGe層の内部ではたらく応力(即ち、SiGe層の応力)は、圧縮応力である。
【0009】
発明2の半導体装置の製造方法によれば、Si層側からSiGe層が受ける外力の方向と、SiGe層の内部ではたらく応力(圧縮応力)の方向とが一致するので、SiGe層の圧縮応力を低減することが可能である。従って、SiGe層のGe濃度を高濃度化することなく、SiGe層のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化が可能となる。
【0010】
〔発明3〕 発明3の半導体装置の製造方法は、半導体基板上に第1半導体層と、第2半導体層と、第3半導体層及び第4半導体層を順次積層する工程と、前記第4半導体層と、前記第3半導体層と、前記第2半導体層及び前記第1半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記第2半導体層及び前記第4半導体層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第4半導体層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層を順次、選択的にエッチングして、前記第4半導体層下から前記第3半導体層を露出させると共に、前記第2半導体層下から前記第1半導体層を露出させる第2溝を形成する工程と、前記第2半導体層及び前記第4半導体層よりも前記第1半導体層及び前記第3半導体層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1半導体層と前記第3半導体層とをエッチングすることによって、前記半導体基板と前記第2半導体層との間に第1空洞部を形成すると共に、前記第2半導体層と前記第4半導体層との間に第2空洞部を形成する工程と、前記第1空洞部内に第1絶縁層を形成すると共に、前記第2空洞部内に第2絶縁層を形成する工程と、を含み、前記支持体には、前記第3半導体層と同一方向に応力がはたらく膜を使用することを特徴とするものである。
【0011】
このような構成であれば、第4半導体層側から第3半導体層が受ける外力の方向と、第3半導体層の内部ではたらく応力(即ち、第3半導体層の応力)の方向とが一致するので、第3半導体層の応力を低減することが可能である。例えば、第1半導体層と第3半導体層とが共にSiGeの場合には、支持体に圧縮応力の膜を使用することで、第3半導体層の圧縮応力を低減することができる。従って、第3半導体層のGe濃度を高濃度化することなく、第3半導体層のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化が可能となる。
また、第3半導体層のエッチングレートを第1半導体層のエッチングレートに近づけることが可能となるので、第1、第3半導体層のエッチング後に第2半導体層がどちらか一方の空洞部側へつぶれてしまうといった問題を回避することが可能となる。
【0012】
〔発明4〕 発明4の半導体装置の製造方法は、半導体基板上に第1シリコンゲルマニウム(SiGe)層と、第1シリコン(Si)層と、第2SiGe層及び第2Si層を順次積層する工程と、前記第2Si層と、前記第2SiGe層と、前記第1Si層及び前記第1SiGe層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記第1Si層及び前記第2Si層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第2Si層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記第2Si層、前記第2SiGe層、前記第1Si層及び前記第1SiGe層を順次、選択的にエッチングして、前記第2Si層下から前記第2SiGe層を露出させると共に、前記第1Si層下から前記第1SiGe層を露出させる第2溝を形成する工程と、前記第1Si層及び前記第2Si層よりも前記第1SiGe層及び前記第2SiGe層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1SiGe層と前記第2SiGe層とをエッチングすることによって、前記半導体基板と前記第1Si層との間に第1空洞部を形成すると共に、前記第1Si層と前記第2Si層との間に第2空洞部を形成する工程と、前記第1空洞部内に第1絶縁層を形成すると共に、前記第2空洞部内に第2絶縁層を形成する工程と、を含み、前記支持体には圧縮応力の膜を使用することを特徴とするものである。
【0013】
このような構成であれば、第2Si層側から第2SiGe層が受ける外力の方向と、第2SiGe層の内部ではたらく応力(圧縮応力)の方向とが一致するので、第2SiGe層の圧縮応力を低減することができる。従って、第2SiGe層のGe濃度を高濃度化することなく、第2SiGe層のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化が可能となる。
また、第2SiGe層のエッチングレートを第1SiGe層のエッチングレートに近づけることが可能となるので、第1、第2SiGe層のエッチング後に第1Si層がどちらか一方の空洞部側へつぶれてしまうといった問題を回避することが可能となる。
【0014】
〔発明5〕 発明5の半導体装置の製造方法は、発明4の半導体装置の製造方法において、前記支持体を形成する工程では、前記第2SiGe層の応力と前記第1SiGe層の応力とが同一の大きさとなるように当該支持体の応力又はその厚さの少なくとも一方を調整する、ことを特徴とするものである。
このような構成であれば、第2SiGe層と第1SiGe層との間でGe濃度に差をつけなくても、第2SiGe層と第1SiGe層のそれぞれのエッチングレートを同じ値に近づけることが可能となる。
【0015】
〔発明6〕 発明6の半導体装置の製造方法は、半導体基板上に第1半導体層と、第2半導体層と、第3半導体層及び第4半導体層を順次積層する工程と、前記第4半導体層と、前記第3半導体層と、前記第2半導体層及び前記第1半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記第2半導体層及び前記第4半導体層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第4半導体層が覆われるようにして該半導体基板上に形成する工程と、前記支持体、前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層を順次、選択的にエッチングして、前記第4半導体層下から前記第3半導体層を露出させると共に、前記第2半導体層下から前記第1半導体層を露出させる第2溝を形成する工程と、前記第2半導体層及び前記第4半導体層よりも前記第1半導体層及び前記第3半導体層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1半導体層と前記第3半導体層とをエッチングすることによって、前記半導体基板と前記第2半導体層との間に第1空洞部を形成すると共に、前記第2半導体層と前記第4半導体層との間に第2空洞部を形成する工程と、前記第1空洞部内に第1絶縁層を形成すると共に、前記第2空洞部内に第2絶縁層を形成する工程と、を含み、前記支持体には、応力が0(ゼロ)の膜を使用することを特徴とするものである。
【0016】
このような構成であれば、支持体に引っ張り応力の膜を使用する場合と比べて、第4半導体層に加わる外力を小さくすることができ、第3半導体層の応力を増加させないようにすることができる。例えば、第1半導体層と第3半導体層とが共にSiGeの場合には、支持体に引っ張り応力の膜を使用する場合と比べて、第3半導体層と第1半導体層との間で圧縮応力の差を小さくすることができ、第3半導体層のエッチングレートを第1半導体層のエッチングレートに近づけることができる。このため、SiGeのエッチング後に第2半導体層がどちらか一方の空洞部側へつぶれてしまうといった問題を回避することが可能であり、製造歩留りの向上に寄与することができる。
【発明を実施するための最良の形態】
【0017】
以下、本発明の実施の形態を図面を参照しながら説明する。
(1)第1実施形態
図1(a)〜図9(a)は、本発明の第1実施形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図9(b)は、図1(a)〜図9(a)をA1−A1´〜A9−A9´線でそれぞれ切断したときの断面図、図1(c)〜図9(c)は、図1(a)〜図9(a)をB1−B1´〜B9−B9´線でそれぞれ切断したときの断面図である。
【0018】
図1(a)〜(c)に示すように、まず始めに、単結晶の半導体基板1上に、単結晶の第1半導体層11と、単結晶の第2半導体層12とを順次積層する。これら第1半導体層11及び第2半導体層12は、例えばエピタキシャル成長法で形成する。第1半導体層11は、半導体基板1及び第2半導体層12よりもエッチングレート(即ち、エッチング速度)が大きな材質を用いる。ここで、エッチングレートとは、図6(a)〜(c)に示す空洞部37を形成する際の単位時間当たりのエッチング量のことである。
【0019】
図1(a)〜(c)において、半導体基板1、第1半導体層11及び第2半導体層12の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。この実施の形態では、例えば、半導体基板1の材質はSiであり、第1半導体層11の材質はSiGeであり、第2半導体層12の材質はSiである。第1半導体層11及び第2半導体層12の膜厚は、例えば1〜200nm程度とする。
【0020】
次に、図1(a)〜(c)に示すように、第2半導体層12の熱酸化により、第2半導体層12の表面に下地酸化膜21を形成する。ここでは、SiGe中のGeが拡散しない温度で第2半導体層12の熱酸化を行う。また、下地酸化膜21の形成方法は熱酸化に限られることはない。例えば、下地酸化膜21として、SiO2膜を400℃程度でCVD成膜しても良い。400℃程度のCVDであれば、Geはほとんど拡散しない。
そして、CVDなどの方法により、下地酸化膜21上の全面に酸化防止膜23を形成する。酸化防止膜23は、例えばシリコン窒化膜である。酸化防止膜23がシリコン窒化膜である場合には、第2半導体層12の酸化防止としての機能のほかに、CMP(化学的機械研磨)による平坦化プロセスのストッパー層として機能させることもできる。
【0021】
次に、図2(a)〜(c)に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、酸化防止膜23、下地酸化膜21、第2半導体層12及び第1半導体層11をパターニングすることにより、半導体基板1の表面を露出させる溝31を形成する。なお、溝31を形成するエッチング工程では、半導体基板1の表面でエッチングを止めるようにしてもよいし、半導体基板1をオーバーエッチングして半導体基板1に凹部を形成するようにしてもよい。また、溝31の配置位置は第2半導体層12における素子分離領域の一部に対応させる。
【0022】
次に、図3(a)〜(c)に示すように、溝31を介して第1半導体層11をエッチングすることによって、溝31の内壁に凹部33を形成する。なお、半導体基板1及び第2半導体層12がSi、第1半導体層11がSiGeの場合、第1半導体層11のエッチング液として、例えばフッ硝酸(フッ酸、硝酸、水の混合液)を用いる。これにより、半導体基板1及び第2半導体層12のオーバーエッチングを抑制しつつ、第1半導体層11を削ることが可能となる。
【0023】
次に、図4(a)〜(c)に示すように、CVDなどの方法により基板全面が覆われるようにして溝31内に埋め込まれた支持体41を成膜する。ここで、支持体41は、溝31内における第1半導体層11及び第2半導体層12の側壁にも成膜され、溝31の内壁に面した凹部33は埋め込まれる。つまり、第2半導体層12は、支持体41によって、その側面だけでなく上下方向から挟まれるように支持される。これにより、支持体41は、第1半導体層11が除去された時に第2半導体層12を半導体基板1上で支持することができる。
【0024】
なお、基板全体を覆うように形成された支持体41は、第2半導体層12の撓み等を抑制して、平坦性を保ったまま第2半導体層12を支持する必要がある。そのため、その機械的な強度を確保する意味で、400nm以上の膜厚にすることが好ましい。支持体41の材質としては、例えば、シリコン酸化膜などの絶縁体を用いる。
また、本発明の第1実施形態では、支持体41として、第1半導体層11と同一方向に応力がはたらく膜を使用する。即ち、第1半導体層がSiGeで構成されている場合、SiGeには外側へ広がろうとする応力(即ち、圧縮応力)がはたらくので、これに対応して支持体41に圧縮応力の膜を使用する。ここで、応力とは、固体物質に外力を加えたときに当該外力に抗して固体物質中の単位面積に作用する力である。
【0025】
図19(a)及び(b)に示すように、応力には、力のベクトルが固体物質の内側へ向いている引張り応力と、力のベクトルが固体物質の外側へ向いている圧縮応力とがある。固体物質の内部で圧縮応力がはたらく膜(即ち、圧縮応力の膜)の形成方法としては、例えば特許文献2(特開2004−119938号公報)に開示されているような方法がある。本発明では、このような従来技術を用いて圧縮応力の膜を形成することが可能である。
【0026】
即ち、支持体41として、圧縮応力のシリコン酸化膜を形成する場合には、カソードカップリング型プラズマCVD装置の下部電極上にシリコン基板を載置し、RF電圧を印加しながら、処理室に第1反応ガス及び第2反応ガスを導入する。このうち第1反応ガスは例えばテトラエトキシシラン(TEOS)であり、第2反応ガスは例えばテトラメトキシゲルマニウムである。特許文献2の選択図で示されているように、シリコン酸化膜の堆積過程で第2反応ガスの流量比を調整することにより、当該シリコン酸化膜を圧縮応力の膜とすることが可能である。
【0027】
また、このような方法以外にも、シリコン酸化膜の応力を制御する方法として、CVD形成プラズマのRF電力を変化させることにより応力を制御する方法、高応力と低応力の二重層を形成することにより応力を制御する方法、酸化シリコン膜中にハロゲン元素を導入することにより、膜の応力を低減させる方法、ゲルマニウムやホウ素、リン等を含む物質をドーピングすることによって酸化シリコンの熱膨張係数を増加させる方法、などがある。本発明では、これらの方法を用いて圧縮応力の膜を形成しても良い。
【0028】
次に、図5(a)〜(c)に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体41、酸化防止膜23、下地酸化膜21、第2半導体層12及び第1半導体層11をパターニングすることにより、半導体基板1の表面を露出させる溝35を形成する。なお、溝35を形成するエッチング工程では、半導体基板1の表面でエッチングを止めるようにしてもよいし、半導体基板1をオーバーエッチングして半導体基板1に凹部を形成するようにしてもよい。また、溝35の配置位置は第2半導体層12における素子分離領域の一部に対応させ、その向きは例えば前に形成した溝の形成方向と平面視で概略直交する方向とする。
次に、図6(a)〜(c)に示すように、溝35を介してエッチングガスまたはエッチング液を第1半導体層11に接触させることにより、第1半導体層11をエッチング除去し、半導体基板1と第2半導体層12との間に空洞部37を形成する。
【0029】
ここで、溝31内には支持体41が設けられているので、第1半導体層11が除去された場合においても、第2半導体層12を半導体基板1上で支持することが可能である。また、溝31とは別に溝35が設けられていることにより、第2半導体層12下の第1半導体層11にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層12の品質を損なうことなく、半導体基板1と第2半導体層12との間に空洞部37を形成することが可能となる。
なお、半導体基板1及び第2半導体層12がSi、第1半導体層11がSiGeの場合、第1半導体層11のエッチング液として例えばフッ硝酸を用いる。これにより、半導体基板1及び第2半導体層12のオーバーエッチングを抑制しつつ、第1半導体層11を除去することが可能となる。
【0030】
次に、図7(a)〜(c)に示すように、半導体基板1を熱酸化して、空洞部37の少なくとも壁面に絶縁膜43を形成する。そして、図8(a)〜(c)に示すように、CVDなどの方法により、基板全面に絶縁膜45を成膜して溝内を埋め込む。この絶縁膜45の形成によって、絶縁膜43による空洞部37の埋め込みも補完される。なお、絶縁膜43の材質は、半導体基板1及び第2半導体層12がSiの場合はシリコン酸化膜となる。また、CVDなどの方法により成膜される絶縁膜45の材質としては、例えば、シリコン酸化膜の他、シリコン窒化膜などを用いるようにしてもよい。
【0031】
次に、基板全面を覆う絶縁膜45を例えばCMPにより平坦化して、酸化防止膜23上から絶縁膜45を取り除く。上述したように、酸化防止膜23がシリコン窒化膜である場合には、酸化防止膜23がCMPによる平坦化プロセスのストッパー層として機能する。次に、酸化防止膜23と下地酸化膜21とをエッチングして除去する。酸化防止膜23がシリコン窒化膜である場合にはエッチング液として例えば熱リン酸を使用し、下地酸化膜21がシリコン酸化膜である場合にはエッチング液として例えば希フッ酸を使用する。これにより、図9(a)〜(c)に示すように、第2半導体層12の表面が露出する。
【0032】
その後、第2半導体層12の表面の熱酸化を行うことにより、第2半導体層12の表面にゲート絶縁膜(図示せず)を形成する。そして、CVDなどの方法により、ゲート絶縁膜が形成された第2半導体層12上に多結晶シリコン層を形成する。さらに、フォトリソグラフィー技術及びエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層12上にゲート電極(図示せず)を形成する。
【0033】
次に、ゲート電極をマスクとして、As、P、Bなどの不純物を第2半導体層12内にイオン注入することにより、ゲート電極の両側の第2半導体層12に低濃度不純物導入層からなるLDD層を形成する。そして、CVDなどの方法により、LDD層が形成された第2半導体層12上に絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極の側壁にサイドウォール(図示せず)を形成する。さらに、ゲート電極及びサイドウォールをマスクとして、As、P、Bなどの不純物を第2半導体層12内にイオン注入することにより、サイドウォール側方の第2半導体層12に高濃度不純物導入層からなるソース層及びドレイン層(図示せず)を形成する。これにより、SOI構造を有するトランジスタ(即ち、SOIトランジスタ)を完成させる。
【0034】
このように、本発明の第1実施形態によれば、第1半導体層11がSiGeで、第2半導体層12がSiの場合、SiGeには外側へ広がろうとする応力(即ち、圧縮応力)がはたらくので、支持体41に圧縮応力の膜を使用する。このような構成であれば、図20に示すように支持体41は外側へ広がろうとし、支持体41が外側へ広がろうとすることによって、第2半導体層12には外側へ引っ張るような外力f1がはたらく。そして、第2半導体層12が外側へ引っ張られることによって、第1半導体層11にも外側へ引っ張るような外力f2がはたらく。
【0035】
つまり、第2半導体層12側から第1半導体層11が受ける外力f2の方向と、第1半導体層11の内部ではたらく応力(圧縮応力)の方向とが一致するので、第1半導体層11の圧縮応力を低減することが可能である。従って、第1半導体層11のGe濃度を高濃度化することなく、第1半導体層11のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化が可能となる。
【0036】
(2)第2実施形態
図10(a)〜図18(a)は、本発明の第2実施形態に係る半導体装置の製造方法を示す平面図、図10(b)〜図18(b)は、図10(a)〜図18(a)をA10−A10´〜A18−A18´線でそれぞれ切断したときの断面図、図10(c)〜図18(c)は、図10(a)〜図18(a)をB10−B18´〜B10−B18´線でそれぞれ切断したときの断面図である。
【0037】
図10(a)〜(c)に示すように、まず始めに、単結晶の半導体基板101上に単結晶の第1半導体層111と、単結晶の第2半導体層112とを順次積層する。次に、第2半導体層112上に単結晶の第3半導体層113と、単結晶の第4半導体層114とを順次積層する。これら第1半導体層111と、第2半導体層112と、第3半導体層113及び第4半導体層114は、例えばエピタキシャル成長法で形成する。
第1半導体層111及び第3半導体層113は、半導体基板101、第2半導体層112及び第4半導体層114よりもエッチングレート(即ち、エッチング速度)が大きな材質を用いる。ここで、エッチングレートとは、図15(a)〜(c)に示す空洞部137、138を形成する際の単位時間当たりのエッチング量のことである。
【0038】
図10(a)〜(c)において、半導体基板101、第1半導体層111、第2半導体層112、第3半導体層113及び第4半導体層114の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。この実施の形態では、例えば、半導体基板101の材質はSiであり、第1半導体層111及び第3半導体層113の材質はSiGeであり、第2半導体層112及び第4半導体層114の材質はSiである。第1半導体層111、第2半導体層112、第3半導体層113及び第4半導体層114の膜厚は、例えば1〜200nm程度とする。
【0039】
次に、図10(a)〜(c)に示すように、第4半導体層114の熱酸化により第4半導体層114の表面に下地酸化膜121を形成する。そして、CVDなどの方法により、下地酸化膜121上の全面に酸化防止膜123を形成する。酸化防止膜123は、例えばシリコン窒化膜である。酸化防止膜123がシリコン窒化膜である場合には、第4半導体層114の酸化防止としての機能のほかに、CMP(化学的機械研磨)による平坦化プロセスのストッパー層として機能させることもできる。
【0040】
次に、図11(a)〜(c)に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、酸化防止膜123、下地酸化膜121、第4半導体層114、第3半導体層113、第2半導体層112及び第1半導体層111をパターニングすることにより、半導体基板101の表面を露出させる溝131を形成する。なお、溝131を形成するエッチング工程では、半導体基板101の表面でエッチングを止めるようにしてもよいし、半導体基板101をオーバーエッチングして半導体基板101に凹部を形成するようにしてもよい。また、溝131の配置位置は第4半導体層114における素子分離領域の一部に対応させる。
【0041】
次に、図12(a)〜(c)に示すように、溝131を介して第1半導体層111と第3半導体層113とをエッチングすることによって、溝131の内壁に凹部133、134を形成する。なお、半導体基板101、第2半導体層112及び第4半導体層114がSi、第1半導体層111及び第3半導体層113がSiGeの場合、第1半導体層111及び第3半導体層113のエッチング液として、例えばフッ硝酸(フッ酸、硝酸、水の混合液)を用いる。これにより、半導体基板101、第2半導体層112及び第4半導体層114のオーバーエッチングを抑制しつつ、第1半導体層111及び第3半導体層113を削ることが可能となる。
【0042】
次に、図13(a)〜(c)に示すように、CVDなどの方法により基板全面が覆われるようにして溝内131に埋め込まれた支持体141を成膜する。ここで、支持体141は、溝内131における第1半導体層111、第2半導体層112、第3半導体層113及び第4半導体層114の側壁にも成膜され、溝131の内壁に面した凹部133、134は埋め込まれる。つまり、第2半導体層112及び第4半導体層114は、支持体141によって、その側面だけでなく上下方向から挟まれるように支持される。これにより、支持体141は、第1半導体層111及び第3半導体層113が除去された時に第2半導体層112及び第4半導体層114を半導体基板101上で支持することができる。
【0043】
なお、基板全体を覆うように形成された支持体141は、第2半導体層112及び第4半導体層114の撓み等を抑制して、平坦性を保ったまま第4半導体層114を支持する必要がある。そのため、その機械的な強度を確保する意味で、400nm以上の膜厚にすることが好ましい。支持体141の材質としては、例えば、シリコン酸化膜などの絶縁体を用いる。
また、本実施の第2実施形態では、支持体141として、第1半導体層11と同一方向に応力がはたらく膜を使用する。即ち、第1半導体層がSiGeで構成されている場合、SiGeには圧縮応力がはたらくので、これに対応して支持体141には圧縮応力の膜を使用する。圧縮応力の膜の形成方法は、例えば、第1実施形態で説明した通りである。
【0044】
次に、図14(a)〜(c)に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体141、酸化防止膜123、下地酸化膜121、第4半導体層114、第3半導体層113、第2半導体層112及び第1半導体層111をパターニングすることにより、半導体基板101の表面を露出させる溝135を形成する。なお、溝135を形成するエッチング工程では、半導体基板101の表面でエッチングを止めるようにしてもよいし、半導体基板101をオーバーエッチングして半導体基板101に凹部を形成するようにしてもよい。また、溝135の配置位置は第4半導体層114における素子分離領域の一部に対応させ、その向きは例えば前に形成した溝の形成方向と平面視で概略直交する方向とする。
【0045】
次に、図15(a)〜(c)に示すように、溝135を介してエッチングガスまたはエッチング液を第1半導体層111及び第3半導体層113に接触させることにより、第1半導体層111及び第3半導体層113をエッチング除去し、半導体基板101と第2半導体層112との間に空洞部137を形成するとともに、第2半導体層112と第4半導体層114との間に空洞部138を形成する。
【0046】
ここで、溝内131には支持体141が設けられているので、第1半導体層111及び第3半導体層113が除去された場合においても、第2半導体層112及び第4半導体層114を半導体基板101上で支持することが可能である。また、溝131とは別に溝135が設けられていることにより、第1半導体層111及び第3半導体層113にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層112及び第4半導体層114の品質を損なうことなく、半導体基板101と第2半導体層112との間に空洞部137を形成するとともに、第2半導体層112と第4半導体層114との間に空洞部138を形成することが可能となる。
【0047】
なお、半導体基板101、第2半導体層112及び第4半導体層114がSi、第1半導体層111及び第3半導体層113がSiGeの場合、第1半導体層111及び第3半導体層113のエッチング液として例えばフッ硝酸を用いる。これにより、半導体基板101、第2半導体層112及び第4半導体層114のオーバーエッチングを抑制しつつ、第1半導体層111及び第3半導体層113を除去することが可能となる。
【0048】
次に、図16(a)〜(c)に示すように、半導体基板101を熱酸化して、空洞部137の少なくとも壁面に絶縁膜143を形成すると共に、空洞部138の少なくとも壁面に絶縁膜144を形成する。そして、図17(a)〜(c)に示すように、CVDなどの方法により、基板全面に絶縁膜145を成膜して溝135内を埋め込む。この絶縁膜145の形成によって、絶縁膜143、144による空洞部137、138の埋め込みも補完される。なお、絶縁膜143、144の材質は、半導体基板101、第2半導体層112及び第4半導体層114がSiの場合はシリコン酸化膜となる。また、CVDなどの方法により成膜される絶縁膜145の材質としては、例えば、シリコン酸化膜の他、シリコン窒化膜などを用いるようにしてもよい。
【0049】
次に、基板全面を覆う絶縁膜を例えばCMPにより平坦化して、酸化防止膜123上から絶縁膜145を取り除く。上述したように、酸化防止膜123がシリコン窒化膜である場合には、酸化防止膜123がCMPによる平坦化プロセスのストッパー層として機能する。次に、酸化防止膜123と下地酸化膜121とをエッチングして除去する。酸化防止膜123がシリコン窒化膜である場合にはエッチング液として例えば熱リン酸を使用し、下地酸化膜121がシリコン酸化膜である場合にはエッチング液として例えば希フッ酸を使用する。これにより、図18(a)〜(c)に示すように、第4半導体層114の表面が露出する。
【0050】
また、ここでは、酸化防止膜123を除去した後で、第2半導体層112にリン又はボロン等の不純物をイオン注入する。これにより、第2半導体層112に導電性を持たせることができ、第2半導体層112をバックゲート電極や、ダブルゲート電極の一方として使用することが可能となる。第2半導体層112にp型層とn型層とを作り分ける場合には、レジストパターン等を用いて選択的にイオン注入を行う。また、p型層とn型層の作り分けを行わない(即ち、基板全体で、第2半導体層112にp型層またはn型層のどちらか一方のみを形成する)場合には、レジストパターンを形成することなく、基板全面にリン又はボロンをイオン注入する。
【0051】
なお、このイオン注入工程は下地酸化膜121を除去する前に行うことが好ましい。これにより、第4半導体層114の表面付近の結晶欠陥をできるだけ少なくすることが可能である。さらに、このイオン注入工程では、不純物の注入ピークが絶縁膜143と第2半導体層112との界面となるようにその注入エネルギーを調整することが好ましい。これにより、絶縁膜144に対する不純物の導入量をできるだけ少なくすることが可能である。
【0052】
これ以降の工程は、例えば、第1実施形態と同じである。即ち、第4半導体層114の表面にゲート絶縁膜(図示せず)を形成し、その上にゲート電極(図示せず)を形成する。次に、ゲート電極の両側の第2半導体層112に低濃度不純物導入層からなるLDD層を形成する。そして、ゲート電極の側壁にサイドウォール(図示せず)を形成し、ゲート電極及びサイドウォールをマスクとして、As、P、Bなどの不純物を第2半導体層112内にイオン注入する。これにより、サイドウォール側方の第2半導体層112に高濃度不純物導入層からなるソース層及びドレイン層(図示せず)を形成し、トランジスタを完成させる。
【0053】
このように、本発明の第2実施形態によれば、第1半導体層111及び第3半導体層113がSiGeで、第2半導体層112及び第4半導体層114がSiの場合、SiGeには圧縮応力がはたらくので、支持体141に圧縮応力の膜を使用する。このような構成であれば、支持体141は外側へ広がろうとし、支持体141が外側へ広がろうとすることによって、第4半導体層114には外側へ引っ張るような外力がはたらく。そして、第4半導体層114が外側へ引っ張られることによって、第3半導体層113にも外側へ引っ張るような外力がはたらく。
【0054】
つまり、第4半導体層114側から第3半導体層113が受ける外力の方向と、第3半導体層113の内部ではたらく応力(圧縮応力)の方向とが一致するので、第3半導体層113の圧縮応力を低減することが可能である。従って、第3半導体層113のGe濃度を高濃度化することなく、第3半導体層113のエッチングレートを高めることができる。これにより、結晶欠陥の発生を抑制しつつ、SOI構造のさらなる大面積化が可能となる。
【0055】
また、第3半導体層113のエッチングレートを第1半導体層111のエッチングレートに近づけることが可能となる。従って、SiGeのエッチング後に第2半導体層112が空洞部137、138のどちらか一方の側へつぶれてしまうといった問題を回避することが可能であり、製造歩留りの向上に寄与することができる。
なお、この第2実施形態では、第1半導体層111及び第3半導体層113がSiGeで、第2半導体層112及び第4半導体層114がSiの場合、支持体141に圧縮応力の膜を使用することについて説明した。しかしながら、この第2実施形態では、支持体141に圧縮応力の膜を使用するだけでなく、さらに、第3半導体層113と第1半導体層111のそれぞれの圧縮応力が同一の大きさとなるように、支持体141の応力又はその厚さの少なくとも一方を調整するようにしても良い。
【0056】
図21は、支持体141の応力と、支持体141の応力に影響を与える因子Aとの相関を示す概念図である。例えば、特許文献2で開示されている方法(即ち、カソードカップリング型プラズマCVD装置のチャンバ内に第1反応ガスとしてTEOSを、第2反応ガスとしてテトラメトキシゲルマニウムをそれぞれ導入して、シリコン酸化膜を形成する方法)を利用して圧縮応力の膜を形成する場合には、第2反応ガスの流量比がシリコン酸化膜の膜応力に影響を与える因子Aとなる。
【0057】
第3半導体層113と第1半導体層111のそれぞれの圧縮応力が同一の大きさとなるように、支持体141の応力を調整する方法としては、例えば実験で、特許文献2で開示されている方法を用いて支持体141を形成する。
このとき、支持体141の膜厚を一定値とした状態で因子A(ここでは、第2反応ガスの流量比)をいくつかの値に設定し、支持体141の応力と因子Aとの相関を求める。また、これと前後して、第3半導体層113と第1半導体層111のそれぞれの圧縮応力が同一の大きさとなるときの、支持体141の圧縮応力の特定値yも求めておく。そして、図21に示すように、支持体141の圧縮応力がyとなるときの因子Aの特定値xを算出する。このような実験は、支持体141を実際に形成してその圧縮応力を実際に測定することで行っても良いし、シミュレーションで行っても良い。
【0058】
半導体装置の製造工程では、支持体141の膜厚目標値を実験と同一の値に設定すると共に、因子A(例えば、第2反応ガスの流量比)を特定値Xに設定し、この条件で支持体141を形成する。このような構成であれば、第3半導体層113と第1半導体層111のそれぞれの圧縮応力がほぼ同一の大きさとなるので、第3半導体層113と第1半導体層111との間でGe濃度に差をつけなくても、これらのエッチングレートを同じ値に近づけることが可能となる。
一方、支持体141の厚さを調整することによって、第3半導体層113と第1半導体層111のそれぞれの圧縮応力を同一の大きさにする場合は、図21の横軸を支持体141の膜厚とし、図21の縦軸を(支持体141が下層に及ぼす)外力の大きさとして、その相関を求める実験を行う。
【0059】
即ち、この実験では、支持体141の圧縮応力を一定値とした状態で、因子A(ここでは、支持体141の膜厚)をいくつかの値に設定し、支持体141が及ぼす外力の大きさと因子Aとの相関を求める。また、これと前後して、第3半導体層113と第1半導体層111のそれぞれの圧縮応力が同一の大きさとなるときの、外力の特定値yも求めておく。そして、外力がyとなるときの因子Aの特定値xを求める。このような実験は、支持体141を実際に形成して外力を実際に測定することで行っても良いし、シミュレーションで行っても良い。圧縮応力の膜は、その膜厚が厚くなるほど下層に与える外力が大きくなる傾向がある。
【0060】
半導体装置の製造工程では、支持体141の圧縮応力が実験と同一の値となり、且つ因子A(ここでは、支持体141の膜厚)が特定値Xとなるように、支持体141を形成する。このような構成であっても、第3半導体層113と第1半導体層111のそれぞれの圧縮応力がほぼ同一の大きさとなる。従って、第3半導体層113と第1半導体層111との間でGe濃度に差をつけなくても、これらのエッチングレートを同じ値に近づけることが可能となる。
【0061】
(3)第3実施形態
第2実施形態では、第1半導体層111と第3半導体層113がSiGeで、第2半導体層112と第4半導体層114がSiであるときに、支持体141に圧縮応力の膜を使用することについて説明した。しかしながら、本発明では支持体141に応力0(ゼロ)の膜を使用しても良い。
【0062】
このような構成であれば、支持体141に引っ張り応力の膜を使用する場合と比べて、第4半導体層(Si)114に加わる外力を小さくすることができ、第3半導体層(SiGe)113の圧縮応力を増加させないようにすることができる。従って、支持体141に引っ張り応力の膜を使用する場合と比べて、第3半導体層113と第1半導体層111との間で圧縮応力の差を小さくすることができ、第3半導体層113のエッチングレートを第1半導体層111のエッチングレートに近づけることができる。このため、SiGeエッチング後に第1半導体層111が空洞部137、138のどちらか一方の側へつぶれてしまうといった問題を回避することが可能であり、製造歩留りの向上に寄与することができる。
【図面の簡単な説明】
【0063】
【図1】第1実施形態に係る半導体装置の製造方法を示す図(その1)。
【図2】第1実施形態に係る半導体装置の製造方法を示す図(その2)。
【図3】第1実施形態に係る半導体装置の製造方法を示す図(その3)。
【図4】第1実施形態に係る半導体装置の製造方法を示す図(その4)。
【図5】第1実施形態に係る半導体装置の製造方法を示す図(その5)。
【図6】第1実施形態に係る半導体装置の製造方法を示す図(その6)。
【図7】第1実施形態に係る半導体装置の製造方法を示す図(その7)。
【図8】第1実施形態に係る半導体装置の製造方法を示す図(その8)。
【図9】第1実施形態に係る半導体装置の製造方法を示す図(その9)。
【図10】第2実施形態に係る半導体装置の製造方法を示す図(その1)。
【図11】第2実施形態に係る半導体装置の製造方法を示す図(その2)。
【図12】第2実施形態に係る半導体装置の製造方法を示す図(その3)。
【図13】第2実施形態に係る半導体装置の製造方法を示す図(その4)。
【図14】第2実施形態に係る半導体装置の製造方法を示す図(その5)。
【図15】第2実施形態に係る半導体装置の製造方法を示す図(その6)。
【図16】第2実施形態に係る半導体装置の製造方法を示す図(その7)。
【図17】第2実施形態に係る半導体装置の製造方法を示す図(その8)。
【図18】第2実施形態に係る半導体装置の製造方法を示す図(その9)。
【図19】引張り応力と圧縮応力とを示す概念図。
【図20】外力f1、f2を示す概念図。
【図21】支持体141の応力と因子Aとの相関を示す概念図。
【図22】従来例とその問題点を示す図。
【符号の説明】
【0064】
1、101 半導体基板 11、111 第1半導体層(SiGe層、第1SiGe層)、12、112 第2半導体層(Si層、第1Si層)、113 第3半導体層(第2SiGe層)、114 第4半導体層(第2Si層)、21、121 下地酸化膜、23、123 酸化防止膜、31、131 溝(第1溝)、33、133、134 凹部、35、135溝(第2溝)、37 空洞部 137 空洞部(第1空洞部)、138 空洞部(第2空洞部)、41、141 支持体、43 絶縁膜(絶縁層)、143 絶縁膜(第1絶縁層)、144 絶縁膜(第2絶縁層)、45、145 絶縁膜
【特許請求の範囲】
【請求項1】
半導体基板上に第1半導体層と第2半導体層とを順次積層する工程と、
前記第2半導体層及び前記第1半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記第2半導体層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第2半導体層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記第2半導体層及び前記第1半導体層を順次、選択的にエッチングして、前記第2半導体層下から前記第1半導体層を露出させる第2溝を形成する工程と、
前記第2半導体層よりも前記第1半導体層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1半導体層をエッチングすることによって、前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含み、
前記支持体には、前記第1半導体層と同一方向に応力がはたらく膜を使用することを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板上にシリコンゲルマニウム(SiGe)層とシリコン(Si)層とを順次積層する工程と、
前記Si層及び前記SiGe層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記Si層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該Si層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記Si層及び前記SiGe層を順次、選択的にエッチングして、前記Si層下から前記SiGe層を露出させる第2溝を形成する工程と、
前記Si層よりも前記SiGe層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記SiGe層をエッチングすることによって、前記半導体基板と前記Si層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含み、
前記支持体には圧縮応力の膜を使用することを特徴とする半導体装置の製造方法。
【請求項3】
半導体基板上に第1半導体層と、第2半導体層と、第3半導体層及び第4半導体層を順次積層する工程と、
前記第4半導体層と、前記第3半導体層と、前記第2半導体層及び前記第1半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記第2半導体層及び前記第4半導体層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第4半導体層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層を順次、選択的にエッチングして、前記第4半導体層下から前記第3半導体層を露出させると共に、前記第2半導体層下から前記第1半導体層を露出させる第2溝を形成する工程と、
前記第2半導体層及び前記第4半導体層よりも前記第1半導体層及び前記第3半導体層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1半導体層と前記第3半導体層とをエッチングすることによって、前記半導体基板と前記第2半導体層との間に第1空洞部を形成すると共に、前記第2半導体層と前記第4半導体層との間に第2空洞部を形成する工程と、
前記第1空洞部内に第1絶縁層を形成すると共に、前記第2空洞部内に第2絶縁層を形成する工程と、を含み、
前記支持体には、前記第3半導体層と同一方向に応力がはたらく膜を使用することを特徴とする半導体装置の製造方法。
【請求項4】
半導体基板上に第1シリコンゲルマニウム(SiGe)層と、第1シリコン(Si)層と、第2SiGe層及び第2Si層を順次積層する工程と、
前記第2Si層と、前記第2SiGe層と、前記第1Si層及び前記第1SiGe層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記第1Si層及び前記第2Si層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第2Si層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記第2Si層、前記第2SiGe層、前記第1Si層及び前記第1SiGe層を順次、選択的にエッチングして、前記第2Si層下から前記第2SiGe層を露出させると共に、前記第1Si層下から前記第1SiGe層を露出させる第2溝を形成する工程と、
前記第1Si層及び前記第2Si層よりも前記第1SiGe層及び前記第2SiGe層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1SiGe層と前記第2SiGe層とをエッチングすることによって、前記半導体基板と前記第1Si層との間に第1空洞部を形成すると共に、前記第1Si層と前記第2Si層との間に第2空洞部を形成する工程と、
前記第1空洞部内に第1絶縁層を形成すると共に、前記第2空洞部内に第2絶縁層を形成する工程と、を含み、
前記支持体には圧縮応力の膜を使用することを特徴とする半導体装置の製造方法。
【請求項5】
前記支持体を形成する工程では、
前記第2SiGe層の応力と前記第1SiGe層の応力とが同一の大きさとなるように当該支持体の応力又はその厚さの少なくとも一方を調整する、ことを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
半導体基板上に第1半導体層と、第2半導体層と、第3半導体層及び第4半導体層を順次積層する工程と、
前記第4半導体層と、前記第3半導体層と、前記第2半導体層及び前記第1半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記第2半導体層及び前記第4半導体層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第4半導体層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層を順次、選択的にエッチングして、前記第4半導体層下から前記第3半導体層を露出させると共に、前記第2半導体層下から前記第1半導体層を露出させる第2溝を形成する工程と、
前記第2半導体層及び前記第4半導体層よりも前記第1半導体層及び前記第3半導体層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1半導体層と前記第3半導体層とをエッチングすることによって、前記半導体基板と前記第2半導体層との間に第1空洞部を形成すると共に、前記第2半導体層と前記第4半導体層との間に第2空洞部を形成する工程と、
前記第1空洞部内に第1絶縁層を形成すると共に、前記第2空洞部内に第2絶縁層を形成する工程と、を含み、
前記支持体には、応力が0(ゼロ)の膜を使用することを特徴とする半導体装置の製造方法。
【請求項1】
半導体基板上に第1半導体層と第2半導体層とを順次積層する工程と、
前記第2半導体層及び前記第1半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記第2半導体層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第2半導体層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記第2半導体層及び前記第1半導体層を順次、選択的にエッチングして、前記第2半導体層下から前記第1半導体層を露出させる第2溝を形成する工程と、
前記第2半導体層よりも前記第1半導体層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1半導体層をエッチングすることによって、前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含み、
前記支持体には、前記第1半導体層と同一方向に応力がはたらく膜を使用することを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板上にシリコンゲルマニウム(SiGe)層とシリコン(Si)層とを順次積層する工程と、
前記Si層及び前記SiGe層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記Si層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該Si層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記Si層及び前記SiGe層を順次、選択的にエッチングして、前記Si層下から前記SiGe層を露出させる第2溝を形成する工程と、
前記Si層よりも前記SiGe層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記SiGe層をエッチングすることによって、前記半導体基板と前記Si層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含み、
前記支持体には圧縮応力の膜を使用することを特徴とする半導体装置の製造方法。
【請求項3】
半導体基板上に第1半導体層と、第2半導体層と、第3半導体層及び第4半導体層を順次積層する工程と、
前記第4半導体層と、前記第3半導体層と、前記第2半導体層及び前記第1半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記第2半導体層及び前記第4半導体層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第4半導体層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層を順次、選択的にエッチングして、前記第4半導体層下から前記第3半導体層を露出させると共に、前記第2半導体層下から前記第1半導体層を露出させる第2溝を形成する工程と、
前記第2半導体層及び前記第4半導体層よりも前記第1半導体層及び前記第3半導体層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1半導体層と前記第3半導体層とをエッチングすることによって、前記半導体基板と前記第2半導体層との間に第1空洞部を形成すると共に、前記第2半導体層と前記第4半導体層との間に第2空洞部を形成する工程と、
前記第1空洞部内に第1絶縁層を形成すると共に、前記第2空洞部内に第2絶縁層を形成する工程と、を含み、
前記支持体には、前記第3半導体層と同一方向に応力がはたらく膜を使用することを特徴とする半導体装置の製造方法。
【請求項4】
半導体基板上に第1シリコンゲルマニウム(SiGe)層と、第1シリコン(Si)層と、第2SiGe層及び第2Si層を順次積層する工程と、
前記第2Si層と、前記第2SiGe層と、前記第1Si層及び前記第1SiGe層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記第1Si層及び前記第2Si層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第2Si層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記第2Si層、前記第2SiGe層、前記第1Si層及び前記第1SiGe層を順次、選択的にエッチングして、前記第2Si層下から前記第2SiGe層を露出させると共に、前記第1Si層下から前記第1SiGe層を露出させる第2溝を形成する工程と、
前記第1Si層及び前記第2Si層よりも前記第1SiGe層及び前記第2SiGe層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1SiGe層と前記第2SiGe層とをエッチングすることによって、前記半導体基板と前記第1Si層との間に第1空洞部を形成すると共に、前記第1Si層と前記第2Si層との間に第2空洞部を形成する工程と、
前記第1空洞部内に第1絶縁層を形成すると共に、前記第2空洞部内に第2絶縁層を形成する工程と、を含み、
前記支持体には圧縮応力の膜を使用することを特徴とする半導体装置の製造方法。
【請求項5】
前記支持体を形成する工程では、
前記第2SiGe層の応力と前記第1SiGe層の応力とが同一の大きさとなるように当該支持体の応力又はその厚さの少なくとも一方を調整する、ことを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
半導体基板上に第1半導体層と、第2半導体層と、第3半導体層及び第4半導体層を順次積層する工程と、
前記第4半導体層と、前記第3半導体層と、前記第2半導体層及び前記第1半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記第2半導体層及び前記第4半導体層を前記半導体基板上で支持する支持体を、前記第1溝が埋め込まれ且つ当該第4半導体層が覆われるようにして該半導体基板上に形成する工程と、
前記支持体、前記第4半導体層、前記第3半導体層、前記第2半導体層及び前記第1半導体層を順次、選択的にエッチングして、前記第4半導体層下から前記第3半導体層を露出させると共に、前記第2半導体層下から前記第1半導体層を露出させる第2溝を形成する工程と、
前記第2半導体層及び前記第4半導体層よりも前記第1半導体層及び前記第3半導体層の方がエッチングされ易い特定のエッチング条件で、前記第2溝を介して前記第1半導体層と前記第3半導体層とをエッチングすることによって、前記半導体基板と前記第2半導体層との間に第1空洞部を形成すると共に、前記第2半導体層と前記第4半導体層との間に第2空洞部を形成する工程と、
前記第1空洞部内に第1絶縁層を形成すると共に、前記第2空洞部内に第2絶縁層を形成する工程と、を含み、
前記支持体には、応力が0(ゼロ)の膜を使用することを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2007−324292(P2007−324292A)
【公開日】平成19年12月13日(2007.12.13)
【国際特許分類】
【出願番号】特願2006−151441(P2006−151441)
【出願日】平成18年5月31日(2006.5.31)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【出願人】(304021417)国立大学法人東京工業大学 (1,821)
【Fターム(参考)】
【公開日】平成19年12月13日(2007.12.13)
【国際特許分類】
【出願日】平成18年5月31日(2006.5.31)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【出願人】(304021417)国立大学法人東京工業大学 (1,821)
【Fターム(参考)】
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