半導体装置の製造方法
【課題】ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供する。
【解決手段】半導体基板１１の第１領域１３、第２領域、１４にｎ型、ｐ型ゲート電極膜３４、３７を形成する工程と、ゲート電極膜３４、３７上に第１保護膜３８および第２保護膜３９を形成する工程と、第２保護膜３９に、ゲート電極サイズＬ１、Ｌ２より大きいサイズＬ３のゲート電極パターンを形成する工程と、第２保護膜３９ｂに選択的に燐イオンを注入し、熱酸化速度が第２保護膜３９ａより大きくなるようにする工程と、第２保護膜３９ａ、３９ｂを熱酸化し、生成した第１および第２酸化膜４２、４３を選択的にエッチングして、ゲート電極パターンをスリム化する工程と、スリム化された第２保護膜３９ａ、３９ｂを用いてサイズＬ１、Ｌ２のゲート電極１８、２３を形成する工程と、を具備する。
【解決手段】半導体基板１１の第１領域１３、第２領域、１４にｎ型、ｐ型ゲート電極膜３４、３７を形成する工程と、ゲート電極膜３４、３７上に第１保護膜３８および第２保護膜３９を形成する工程と、第２保護膜３９に、ゲート電極サイズＬ１、Ｌ２より大きいサイズＬ３のゲート電極パターンを形成する工程と、第２保護膜３９ｂに選択的に燐イオンを注入し、熱酸化速度が第２保護膜３９ａより大きくなるようにする工程と、第２保護膜３９ａ、３９ｂを熱酸化し、生成した第１および第２酸化膜４２、４３を選択的にエッチングして、ゲート電極パターンをスリム化する工程と、スリム化された第２保護膜３９ａ、３９ｂを用いてサイズＬ１、Ｌ２のゲート電極１８、２３を形成する工程と、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴って、チップサイズの増大を抑制するために絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）の微細化が求められている。
微細化による短チャンネル効果を抑制し従来の閾値電圧を維持するために、ＣＭＯＳ半導体装置では、ｐ＋ポリシリコンゲート電極を有するｐ−ＭＯＳトランジスタとｎ＋ポリシリコンゲート電極を有するｎ−ＭＯＳトランジスタとを同一半導体基板に形成した所謂デュアルゲート構造が用いられている。
【０００３】
然しながら、高濃度のｐ＋ポリシリコンゲート電極およびｎ＋ポリシリコンゲート電極を得るために、予めポリシリコン膜にｐ型およびｎ型不純物を高濃度にドープする場合に、高濃度にドープされたポリシリコン膜は導電型によりＲＩＥ（Reactive Ion Etching）のエッチング速度が異なるため、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとで、得られるゲート電極の寸法や形状にばらつきが生じるという問題がある。
【０００４】
その結果、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとに特性のばらつきが生じ、特性が安定したＣＭＯＳ半導体装置が得られないという問題がある。従って、微細化が妨げられるという問題がある。
【０００５】
これに対して、ｐ型およびｎ型不純物が高濃度にドープされたポリシリコン膜の不純物濃度が高い領域と低い領域とで、エッチング条件を変更する方法が知られている（例えば、特許文献１参照。）。
【０００６】
特許文献１に開示された半導体装置の製造方法は、不純物濃度が高い上部領域を第２のエッチング条件よりサイドエッチングの入りにくい第１のエッチング条件（ＣＦ系を含むガス）でエッチング加工し、不純物濃度が低い下部領域を第２のエッチング条件（ハロゲン／Ｏ２系を含むガス）でエッチング加工している。
【０００７】
これにより、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとで、形状差が小さく、寸法差の少ないゲート電極形状を得ている。
【０００８】
然しながら、特許文献１に開示された半導体装置の製造方法は、プロセスの途中でエッチング条件を切り替えているので、切り替えるタイミングのばらつきにより、所望のゲート電極形状が得られない恐れがある。
【特許文献１】特開２００４−２６６２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の一態様の半導体装置の製造方法では、半導体基板の主面の第１領域にゲート絶縁膜を介してｎ型ゲート電極膜を形成し、第２領域にゲート絶縁膜を介してｐ型ゲート電極膜を形成する工程と、前記第１および第２領域における前記ゲート電極膜上に第１保護膜を形成し、前記第１保護膜上に前記第１保護膜と異なる第２保護膜を形成する工程と、前記第１および第２領域における前記第２保護膜にゲート電極サイズより大きいサイズを有するゲート電極パターンを形成する工程と、前記ゲート電極パターンを形成した後、前記第２領域における前記第２保護膜に選択的にイオンを注入し、前記第２領域における前記第２保護膜の熱酸化速度が前記第１領域における前記第２保護膜の熱酸化速度より大きくなるようにする工程と、前記イオンを注入した後、前記第１および第２領域における前記第２保護膜を熱酸化し、生成した酸化膜を選択的にエッチングして、前記ゲート電極パターンをスリム化する工程と、前記第１および第２領域におけるスリム化された前記ゲート電極パターンを有する前記第２保護膜をマスクとして、前記第１および第２領域における前記第１保護膜をエッチングする工程と、前記第１および第２領域における前記第１保護膜をマスクとして、前記第１および第２領域における前記ゲート電極膜をエッチングしてゲート電極を形成する工程と、を具備することを特徴としている。
【００１１】
本発明の別態様の半導体装置の製造方法では、半導体基板の主面の第１領域にゲート絶縁膜を介してｎ型ゲート電極膜を形成し、第２領域にゲート絶縁膜を介してｐ型ゲート電極膜を形成する工程と、前記第１および第２領域における前記ゲート電極膜上に第１保護膜を形成し、前記第１保護膜上に前記第１保護膜と異なる第２保護膜を形成する工程と、前記第１および第２領域における前記第２保護膜にゲート電極サイズより大きいサイズを有するゲート電極パターンを形成する工程と、前記ゲート電極パターンを形成した後、前記第１領域における前記第２保護膜にイオンを選択的に注入し、前記第１領域における前記第２保護膜のエッチング速度が前記第２領域における前記第２保護膜のエッチング速度より小さくなるようにする工程と、前記イオンを注入した後、前記第１および第２領域における前記第２保護膜を所定時間エッチングして、前記ゲート電極パターンをスリム化する工程と、前記第１および第２領域におけるスリム化された前記ゲート電極パターンを有する前記第２保護膜をマスクとして、前記第１および第２領域における前記第１保護膜をエッチングする工程と、前記第１および第２領域における前記第１保護膜をマスクとして、前記第１および第２領域における前記ゲート電極膜をエッチングしてゲート電極を形成する工程と、を具備することを特徴としている。
【発明の効果】
【００１２】
本発明によれば、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１４】
本発明の実施例１に係る半導体装置の製造方法について図１乃至図４を用いて説明する。図１は半導体装置を示す断面図、図２乃至図４は半導体装置の製造工程を順に示す断面図である。
【００１５】
図１に示すように、本実施例の半導体装置１０は、半導体基板、例えばｎ型シリコン基板１１にＳＴＩ（Shallow Trench Isolation）１２により絶縁分離されたｐ型ウェル領域（第１領域）１３およびｎ型ウェル領域（第２領域）１４と、ｐ型ウェル領域１３に形成されたｎ−ＭＯＳトランジスタ１５と、ｎ型ウェル領域１４に形成されたｐ−ＭＯＳトランジスタ１６とを具備している。
【００１６】
ｎ−ＭＯＳトランジスタ１５は、ゲート絶縁膜１７と、ｎ＋ポリシリコン第１ゲート電極１８と、ｎ＋ポリシリコン第１ゲート電極１８の両側に形成されたソース領域２０およびドレイン領域２１とを有している。
【００１７】
同様に、ｐ−ＭＯＳトランジスタ１６は、ゲート絶縁膜２２と、ｐ＋ポリシリコン第２ゲート電極２３と、ｐ＋ポリシリコン第２ゲート電極２３の両側に形成されたソース領域２５およびドレイン領域２６とを有している。
【００１８】
ｎ＋ポリシリコン第１ゲート電極１８とｐ＋ポリシリコン第２ゲート電極２３は、ゲート電極サイズ、例えばゲート長Ｌ１、Ｌ２がそれぞれ３０ｎｍ、ゲート高さがそれぞれ１３０ｎｍ程度であり、その形状は略等しく形成されている。
【００１９】
以後、ｎ＋ポリシリコン第１ゲート電極１８を単に第１ゲート電極１８、ｐ＋ポリシリコン第２ゲート電極２３を単に第２ゲート電極２３とも称する。
【００２０】
次に、半導体装置１０の製造方法について図２乃至図４を用いて詳しく説明する。
始めに、ｎ型シリコン基板１１にトレンチを形成し、トレンチ内部に絶縁物を埋め込んで形成したＳＴＩ１２により電気的に分離されたｐ型ウェル領域１３およびｎ型ウェル領域１４を形成する。
【００２１】
次に、図２（ａ）に示すように、ｎ型シリコン基板１１上に、ゲート絶縁膜１７、２２として、例えば熱酸化法により厚さ１．５ｎｍ程度のシリコン酸化膜を形成し、ゲート電極膜として、例えばＣＶＤ（Chemical Vapor Deposition）法により厚さ１３０ｎｍ程度のアンドープポリシリコン膜３１を形成する。
【００２２】
次に、図２（ｂ）に示すように、アンドープポリシリコン膜３１上にフォトリソグラフィ法によりｐ型ウェル領域１３に対向する位置に開口３２を有するレジスト膜３３を形成し、レジスト膜３３をマスクとしてアンドープポリシリコン膜３１に燐イオン（Ｐ＋）を、例えば加速電圧１ｋｅＶ、ドーズ量１Ｅ１５ｃｍ−２程度注入する。
【００２３】
これにより、ｐ型ウェル領域１３におけるアンドープポリシリコン膜３１には、Ｐイオンの注入プロファイルに応じた不純物濃度プロファイルを有するｎ＋ゲート電極膜３４が形成される。
【００２４】
次に、図２（ｃ）に示すように、ｎ＋ゲート電極膜３４上にフォトリソグラフィ法によりｎ型ウェル領域１４に対向する位置に開口３５を有するフォトレジスト膜３６を形成し、フォトレジスト膜３６をマスクとしてアンドープポリシリコン膜３１にホウ素イオン（Ｂ＋）を、例えば加速電圧３ｋｅＶ、ドーズ量４Ｅ１５ｃｍ−２程度注入する。
【００２５】
これによりｎ型ウェル領域１４におけるアンドープポリシリコン膜３１にはＢイオンの注入プロファイルに応じた不純物濃度プロファイルを有するｐ＋ゲート電極膜３７が形成される。
【００２６】
次に、図３（ａ）に示すように、第１および第２領域１３、１４におけるゲート電極膜３４、３７上に第１保護膜として、例えば厚さ６０ｎｍ程度のシリコン窒化膜３８を形成する。
次に、シリコン窒化膜３８上に、第２保護膜として、例えば厚さ４０ｎｍ程度のアモルファスシリコン膜３９を形成する。
【００２７】
次に、図３（ｂ）に示すように、アモルファスシリコン膜３９上に、反射防止膜（図示せず）を介してレジスト膜４０を形成し、ＡｒＦエキシマレーザ光を用いた投影露光法を用いて、レジスト膜４０にゲート電極サイズより大きいサイズを有するゲート電極パターンを形成する。ゲート電極パターンサイズＬ３は、例えばゲート長Ｌ１、Ｌ２＝３０ｎｍより大きい４２ｎｍ、厚さは２８０ｎｍ程度である。
【００２８】
具体的には、例えばフォトリソグラフィ法により、レジスト膜４０にサイズが６０〜８０ｎｍのゲート電極パターンを形成し、Ｏ２系プラズマエッチングにより、反射防止膜を除去する過程でレジスト膜４０をスリミングして、サイズが４２ｎｍのゲート電極パターンを形成する。
【００２９】
次に、図３（ｃ）に示すように、フォトレジスト膜４０が有するゲート電極パターンを、アモルファスシリコン膜３９に転写するために、ＩＣＰ（Inductively Coupled Plasma）型ＲＩＥ（Reactive Ion Etching）装置を用い、以下のエッチング条件に従い、反射防止膜およびアモルファスシリコン膜３９をエッチングする。
【００３０】
反射防止膜のエッチングは、例えば圧力１０ｍＴ、ＣＦ４／Ｏ２＝５０／５０ｓｃｃｍ、上部電極に印加するソースパワーを３５０Ｗ、下部電極に印加するバイアスパワーを３０Ｗで行う。
アモルファスシリコン膜３９のエッチングは、例えば圧力６ｍＴ、ＨＢｒ／ＣＦ４／Ｃｌ２＝５０／１２０／１０ｓｃｃｍ、上部電極に印加するソースパワーを６００Ｗ、下部電極に印加するバイアスパワーを１５０Ｗで行う。
【００３１】
次に、例えば圧力９０ｍＴ、ＨＢｒ／Ｏ２＝１５０／４ｓｃｃｍ、上部電極に印加するソースパワーを８００Ｗ、下部電極に印加するバイアスパワーを１００Ｗとして、アモルファスシリコン膜３９の残渣を除去する。
【００３２】
次に、アッシャーを用いて、レジスト膜４０を灰化し、硫酸と過酸化水素の混合液（ＳＨ液）により、エッチング後の付着物を除去する。
【００３３】
これにより、ゲート電極サイズより大きいサイズを有するゲート電極パターンを備えたアモルファスシリコン膜３９ａ、３９ｂが形成される。
【００３４】
次に、図４（ａ）に示すように、ｐ型ウェル領域１３をレジスト膜４１で被覆し、ｎ型ウェル領域１４に燐イオン（Ｐ＋）を、例えば加速電圧１ｋｅＶ、ドーズ量１Ｅ１５ｃｍ−２程度注入する。
次に、アッシャーを用いて、レジスト膜４１を灰化し、硫酸と過酸化水素の混合液（ＳＨ液）により、付着物を除去する。
これにより、ｎ型ウェル領域１４におけるアモルファスシリコン膜３９ｂにのみ燐（Ｐ）がドープされる。
【００３５】
次に、図４（ｂ）に示すように、まずｐ型ウェル領域１３およびｎ型ウェル領域１４におけるアモルファスシリコン膜３９ａ、３９ｂを、例えば６５０℃、７０ｓｅｃ程度で、熱酸化する。燐（Ｐ）がドープされたアモルファスシリコン膜３９ｂは、アンドープのアモルファスシリコン膜３９ａより熱酸化速度が大きくなる。
【００３６】
その結果、ｐ型ウェル領域１３における熱酸化速度の小さいアモルファスシリコン膜３９ａには、膜厚が０．７５ｎｍ程度の薄い第１酸化膜４２が形成される。
一方、ｎ型ウェル領域１４における熱酸化速度の大きいアモルファスシリコン膜３９ｂには、膜厚が１．５ｎｍ程度の厚い第２酸化膜４３が形成される。
【００３７】
次に、フッ酸を含むエッチング液を用いて、第１酸化膜４２および第２酸化膜４３をエッチングすることにより、ｐ型ウェル領域１３におけるアモルファスシリコン膜３９ａは１．５ｎｍスリム化され、ｎ型ウェル領域１４におけるアモルファスシリコン膜３９ｂは３ｎｍスリム化される。
【００３８】
次に、上述した熱酸化工程とエッチング工程をトータル４回繰り返すことにより、ｐ型ウェル領域１３におけるアモルファスシリコン膜３９ａのゲート電極パターンサイズＬ４は、第１ゲート電極１８のゲート電極サイズＬ１＝３０ｎｍより６ｎｍ大きい、３６ｎｍとなる。
【００３９】
一方、ｎ型ウェル領域１４におけるアモルファスシリコン膜３９ｂのゲート電極パターンサイズＬ５は、第２ゲート電極２３のゲート電極サイズＬ２＝３０ｎｍに略等しくなる。本明細書では、アモルファスシリコン膜３９ｂのゲート電極パターンサイズＬ５が、第２ゲート電極２３のゲート電極サイズＬ２に略等しいとは、後述するｐ＋ゲート電極膜３７を異方性エッチングしたときに、ゲート電極サイズＬ２の第２ゲート電極２３が得られることを意味している。
【００４０】
また、図中において、δ１は第１酸化膜４２のトータルの膜厚を示し、δ２は第２酸化膜４３のトータルの膜厚を示している。
【００４１】
次に、図４（ｃ）に示すように、ｐ型ウェル領域１３におけるゲート電極パターンサイズＬ４が３６ｎｍのアモルファスシリコン膜３９ａ、およびｎ型ウェル領域１４におけるゲート電極パターンサイズＬ５が３０ｎｍのアモルファスシリコン膜３９ｂをマスクとして、ＩＣＰ型ＲＩＥ装置によりシリコン窒化膜３８をエッチングする。
【００４２】
シリコン窒化膜３８のエッチングは、例えば圧力２０ｍＴ、ＣＨ３Ｆ／Ｏ２／Ｈｅ＝８０／３０／１００ｓｃｃｍ、上部電極に印加するソースパワーを４００Ｗ、下部電極に印加するバイアスパワーを２００Ｗで行う。
【００４３】
次に、図４（ｄ）に示すように、ｐ型ウェル領域１３およびｎ型ウェル領域１４におけるシリコン窒化膜３８ａ、３８ｂをマスクとして、ＩＣＰ型ＲＩＥ装置によりｎ＋ゲート電極膜３４およびｐ＋ゲート電極膜３７をエッチングする。
【００４４】
ｎ＋ゲート電極膜３４およびｐ＋ゲート電極膜３７の上部のエッチングは、例えば圧力６ｍＴ、ＨＢｒ／ＣＦ４／Ｃｌ２＝１５０／２０／１０ｓｃｃｍ、上部電極に印加するソースパワーを６００Ｗ、下部電極に印加するバイアスパワーを１５０Ｗで行う。
【００４５】
次に、ｎ＋ゲート電極膜３４およびｐ＋ゲート電極膜３７の下部のエッチングは例えば、圧力１５ｍＴ、ＨＢｒ／Ｏ２＝１５０／４ｓｃｃｍ、上部電極に印加するソースパワーを５００Ｗ、下部電極に印加するバイアスパワーを４５Ｗで行う。
【００４６】
次に、例えば圧力９０ｍＴ、ＨＢｒ／Ｏ２＝１５０／４ｓｃｃｍ、上部電極に印加するソースパワーを８００Ｗ、下部電極に印加するバイアスパワーを１００Ｗとして、ｎ＋ゲート電極膜３４およびｐ＋ゲート電極膜３７の残渣を除去する。
【００４７】
これにより、エッチング速度の小さいｐ＋ゲート電極膜３７は、サイドエッチングされることなく、ほぼ垂直にエッチングされる。その結果、所定のゲート長Ｌ２を有するｐ＋ゲート電極２３が得られる。
【００４８】
一方、エッチング速度の大きいｎ＋ゲート電極膜３４は、サイドエッチングされながら、ほぼ垂直にエッチングされる。その結果、所定のゲート長Ｌ１を有するｎ＋ゲート電極１８が得られる。
【００４９】
これにより、ｎ＋ゲート電極膜３４とｐ＋ゲート電極膜３７とのエッチング速度の差によるゲート電極形状のばらつきが防止され、形状の揃ったｎ＋ゲート電極１８、ｐ＋ゲート電極２３を得ることが可能である。
【００５０】
図５は、燐およびホウ素が高濃度に注入されたポリシリコン膜のＩＣＰ型ＲＩＥ装置によるエッチング速度を示す図で、図中のａは燐が高濃度に注入されたポリシリコン膜、ｂはホウ素が高濃度に注入されたポリシリコン膜、ｃは比較としてアンドープポリシリコン膜の場合である。
【００５１】
図５に示すように、実験によれば、燐が高濃度に注入されたポリシリコン膜ａのエッチング速度はホウ素が高濃度に注入されたポリシリコン膜ｂより１．２倍程度大きな値が得られた。
【００５２】
また、燐が高濃度に注入されたポリシリコン膜ａのエッチング速度はアンドープポリシリコン膜ｃより大きく、ホウ素が高濃度に注入されたポリシリコン膜ｂのエッチング速度はアンドープポリシリコン膜ｃより小さくなる結果が得られた。
【００５３】
更に、実験によれば、ポリシリコン膜中の燐の濃度が１Ｅ１８ｃｍ−３を越えるあたりから、ポリシリコン膜のエッチング速度が大きくなる結果が得られた。
これから、ｎ＋ゲート電極膜３４の表面から不純物濃度が略１Ｅ１８ｃｍ−３になるまでの領域を上部とし、それより深い領域を下部と規定する。
【００５４】
例えば、アンドープポリシリコン膜３１に燐を加速電圧５ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２程度イオン注入した場合に、ピーク不純物濃度が〜Ｅ２１ｃｍ−３台、不純物濃度が１Ｅ１８ｃｍ−３になる深さが３０ｎｍ程度の注入プロファイルが得られるので、ここでは、表面から深さ３０ｎｍまでの領域を上部とし、深さ３０ｎｍ以上の領域を下部としている。
【００５５】
次に、周知のプロセスにより、ｐ型ウェル領域１３にソース領域２０およびドレイン領域２１を形成し、ｎ型ウェル領域１４にソース領域２５およびドレイン領域２６を形成する。
【００５６】
次に、第１および第２ゲート電極１８、２３の下を除いたゲート絶縁膜１７、２２をそれぞれ除去し、第１および第２ゲート電極１８、２３、ソース領域２０、２５およびドレイン領域２１、２６上にニッケル（Ｎｉ）膜を、例えばスパッタリング法により形成し、熱処理することによりＮｉシリサイド層（図示せず）を形成する。
【００５７】
これにより、ｎ＋ポリシリコン第１ゲート電極１８とｐ＋ポリシリコン第２ゲート電極２３とのゲート電極形状のばらつきが防止され、特性の揃ったｐ−ＭＯＳトランジスタ１５とｎ−ＭＯＳトランジスタ１６を有するＣＭＯＳ半導体装置１０が得られる。
【００５８】
以上説明したように、本実施例によれば、エッチング速度の大きいｎ＋ゲート電極膜３４上にゲート長Ｌ１より大きいゲート電極パターンサイズＬ４のシリコン窒化膜３８ａを形成し、エッチング速度の小さいｐ＋ゲート電極膜３７上にゲート長Ｌ２に略等しいゲート電極パターンサイズＬ５のシリコン窒化膜３８ｂを形成している。
【００５９】
その結果、ｎ＋ゲート電極膜３４がサイドエッチングされ、ゲート電極パターンサイズＬ４より小さいゲート長Ｌ１を有する第１ゲート電極１８が得られる。
ｐ＋ゲート電極膜３７はサイドエッチングされることなく、ゲート電極パターンサイズＬ５に略等しいゲート長Ｌ２を有する第２ゲート電極２３が得られる。
【００６０】
従って、ゲート電極形状のばらつきが少なく、特性の揃ったｐ−ＭＯＳトランジスタ１５とｎ−ＭＯＳトランジスタ１６を有するＣＭＯＳ半導体装置１０を安定して製造することができる。
また、微細化によりチップサイズが小さく、集積度の高い半導体装置を提供することができる。
【００６１】
ここでは、ｎ＋ゲート電極膜３４またはｐ＋ゲート電極膜３７を、アンドープポリシリコン膜３１にｎ型不純物またはｐ型不純物をイオン注入して形成した場合について説明したが、予めｎ型不純物またはｐ型不純物がドープされたドープドポリシリコン膜を各領域でパターン形成することで得たものであっても構わない。
【００６２】
ｎ＋ゲート電極膜３４およびｐ＋ゲート電極膜３７がポリシリコン膜である場合について説明したが、シリコン・ゲルマニウム化合物（ＳｉＧｅ）膜とすることもできる。
この場合、例えばゲート絶縁膜１７、２２上にＳｉＨ４ガスとＧｅＨ４ガスを用いたＣＶＤ法により、例えばＧｅの組成が２０ａｔｍ％程度の多結晶シリコン・ゲルマニウム（ＳｉＧｅ）化合物膜を形成する。
【００６３】
シリコン・ゲルマニウム化合物は、キャリアの移動度がポリシリコンより大きいためゲート抵抗をより低減させることができるので、ゲート電極の空乏化の抑制が容易になり、ｐ−ＭＯＳトランジスタおよびｎ−ＭＯＳトランジスタの特性が向上する利点がある。
【００６４】
シリコン・ゲルマニウム化合物膜のゲルマニウムの組成は２０ａｔｍ％に限らず、所望の特性が得られる範囲で自由に設定することができる。
また、ゲート電極膜がシリコン・ゲルマニウム化合物膜に炭素（Ｃ）を添加したＳｉＧｅＣ膜であっても構わない。
【実施例２】
【００６５】
図６は本発明の実施例２に係る半導体装置の製造工程の要部を、順に示す断面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
本実施例が実施例１と異なる点は、第１領域における第２保護膜にホウ素イオンを選択的に注入したことにある。
【００６６】
即ち、図６（ａ）に示すように、ｎ型ウェル領域１４をレジスト膜４４で被覆し、ｐ型ウェル領域１３にホウ素イオン（Ｂ＋）を、例えば加速電圧１ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２程度注入する。
これにより、ｐ型ウェル領域１３におけるアモルファスシリコン膜３９ａにのみホウ素（Ｂ）がドープされる。
次にアッシャーを用いて、レジスト膜４４を灰化し、硫酸と過酸化水素の混合液（ＳＨ液）により、付着物を除去する。
【００６７】
ここで、ｐ型ウェル領域１３およびｎ型ウェル領域１４におけるアモルファスシリコン膜３９ａ、３９ｂのゲート電極パターンサイズＬ６を３６ｎｍに設定しておく。
【００６８】
次に、図６（ｂ）に示すように、ｎ型ウェル領域１４におけるホウ素（Ｂ）がドープされていないアモルファスシリコン膜３９ｂを選択的にエッチングするエッチング液、例えば水酸化２−ヒドロキシエチルトリメチルアンモニウムを含む水溶液を用いて、ｐ型ウェル領域１３およびｎ型ウェル領域１４におけるアモルファスシリコン膜３９ａ、３９ｂをウェットエッチングする。
【００６９】
実験によれば、水酸化２−ヒドロキシエチルトリメチルアンモニウムを０．０５ｗｔ％含む水溶液に対して、アンドープアモルファスシリコン膜３９ｂのエッチング速度が６ｎｍ／ｍｉｎ程度であるのに対して、Ｂがドープされたアモルファスシリコン膜３９ａのエッチング速度が０．０３ｎｍ／ｍｉｎ程度と、エッチング速度が約２００倍異なることが判明している。
【００７０】
従って、ｐ型ウェル領域１３およびｎ型ウェル領域１４におけるアモルファスシリコン膜３９ａ、３９ｂを３０ｓｅｃ程度エッチングすることにより、ｐ型ウェル領域１３におけるＢがドープされたアモルファスシリコン膜３９ａはほとんどエッチングされない（エッチング量δ３〜０．０１５ｎｍ）ので、ゲート電極パターンサイズＬ４はエッチング前のゲート電極パターンサイズＬ６をほぼ維持することができる。
一方、ｎ型ウェル領域１４におけるアンドープアモルファスシリコン膜３９ｂはエッチングされる（エッチング量δ４〜３ｎｍ）ので、ゲート電極パターンサイズＬ５はゲート電極パターンサイズＬ６より６ｎｍ程度細くなり、第２ゲート電極２３のゲート長Ｌ２に略等しくすることができる。
【００７１】
次に、ｐ型ウェル領域１３およびｎ型ウェル領域１４におけるアモルファスシリコン膜３９ａ、３９ｂをマスクとして、ＩＣＰ型ＲＩＥ装置によりシリコン窒化膜３８をエッチングする。
【００７２】
次に、図４（ｄ）と同様にしてｐ型ウェル領域１３およびｎ型ウェル領域１４におけるシリコン窒化膜３８ａ、３８ｂをマスクとして、ＩＣＰ型ＲＩＥ装置によりｎ＋ゲート電極膜３４およびｐ＋ゲート電極膜３７をエッチングする。
【００７３】
これにより、エッチング速度の小さいｐ＋ゲート電極膜３７は、サイドエッチングされることなく、ほぼ垂直にエッチングされる。その結果、所定のゲート長Ｌ２を有するｐ＋ゲート電極２３が得られる。
【００７４】
一方、エッチング速度の大きいｎ＋ゲート電極膜３４は、サイドエッチングされながら、ほぼ垂直にエッチングされる。その結果、所定のゲート長Ｌ１を有するｎ＋ゲート電極１８が得られる。
【００７５】
これにより、ｎ＋ゲート電極膜３４とｐ＋ゲート電極膜３７とのエッチング速度の差によるゲート電極形状のばらつきが防止され、形状の揃ったｎ＋ゲート電極１８、ｐ＋ゲート電極２３を得ることが可能である。
【００７６】
以上説明したように、本実施例の半導体装置の製造方法によれば、ｐ型ウェル領域１３におけるアモルファスシリコン膜３９ａにのみホウ素（Ｂ）をドープして、アモルファスシリコン膜３９ａのエッチング速度がアモルファスシリコン膜３９ｂのエッチング速度より小さくなるようにしているので、熱酸化工程が不要になる利点がある。
【００７７】
ここでは、Ｂがドープされていないアモルファスシリコン膜３９ｂを選択的にエッチングするエッチング液として、水酸化２−ヒドロキシエチルトリメチルアンモニウムを含むエッチング液を用いる場合について説明したが、基本的にアルカリ性の薬液であれば、Ｂがドープされていないアモルファスシリコン膜３９ｂとＢがドープされているアモルファスシリコン膜３９ａとでエッチング速度が異なるので、目的のエッチング選択比が得られる範囲において使用することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図３】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例１に係るポリシリコン膜のエッチング速度を示す図。
【図６】本発明の実施例２に係る半導体装置の製造工程の要部を示す断面図。
【符号の説明】
【００７９】
１０ 半導体装置
１１ ｎ型シリコン基板
１２ ＳＴＩ
１３ ｐ型ウェル領域（第１領域）
１４ ｎ型ウェル領域（第２領域）
１５ ｎ―ＭＯＳトランジスタ
１６ ｐ―ＭＯＳトランジスタ
１７、２２ ゲート絶縁膜
１８ 第１ゲート電極
２０、２５ ソース領域
２１、２６ ドレイン領域
２３ 第２ゲート電極
３１ アンドープポリシリコン膜
３２、３５ 開口
３３、３６、４０、４１、４４ レジスト膜
３４ ｎ＋ゲート電極膜
３７ ｐ＋ゲート電極膜
３８ シリコン窒化膜（第１保護膜）
３９ アモルファスシリコン膜（第２保護膜）
４２ 第１酸化膜
４３ 第２酸化膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴って、チップサイズの増大を抑制するために絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）の微細化が求められている。
微細化による短チャンネル効果を抑制し従来の閾値電圧を維持するために、ＣＭＯＳ半導体装置では、ｐ＋ポリシリコンゲート電極を有するｐ−ＭＯＳトランジスタとｎ＋ポリシリコンゲート電極を有するｎ−ＭＯＳトランジスタとを同一半導体基板に形成した所謂デュアルゲート構造が用いられている。
【０００３】
然しながら、高濃度のｐ＋ポリシリコンゲート電極およびｎ＋ポリシリコンゲート電極を得るために、予めポリシリコン膜にｐ型およびｎ型不純物を高濃度にドープする場合に、高濃度にドープされたポリシリコン膜は導電型によりＲＩＥ（Reactive Ion Etching）のエッチング速度が異なるため、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとで、得られるゲート電極の寸法や形状にばらつきが生じるという問題がある。
【０００４】
その結果、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとに特性のばらつきが生じ、特性が安定したＣＭＯＳ半導体装置が得られないという問題がある。従って、微細化が妨げられるという問題がある。
【０００５】
これに対して、ｐ型およびｎ型不純物が高濃度にドープされたポリシリコン膜の不純物濃度が高い領域と低い領域とで、エッチング条件を変更する方法が知られている（例えば、特許文献１参照。）。
【０００６】
特許文献１に開示された半導体装置の製造方法は、不純物濃度が高い上部領域を第２のエッチング条件よりサイドエッチングの入りにくい第１のエッチング条件（ＣＦ系を含むガス）でエッチング加工し、不純物濃度が低い下部領域を第２のエッチング条件（ハロゲン／Ｏ２系を含むガス）でエッチング加工している。
【０００７】
これにより、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとで、形状差が小さく、寸法差の少ないゲート電極形状を得ている。
【０００８】
然しながら、特許文献１に開示された半導体装置の製造方法は、プロセスの途中でエッチング条件を切り替えているので、切り替えるタイミングのばらつきにより、所望のゲート電極形状が得られない恐れがある。
【特許文献１】特開２００４−２６６２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の一態様の半導体装置の製造方法では、半導体基板の主面の第１領域にゲート絶縁膜を介してｎ型ゲート電極膜を形成し、第２領域にゲート絶縁膜を介してｐ型ゲート電極膜を形成する工程と、前記第１および第２領域における前記ゲート電極膜上に第１保護膜を形成し、前記第１保護膜上に前記第１保護膜と異なる第２保護膜を形成する工程と、前記第１および第２領域における前記第２保護膜にゲート電極サイズより大きいサイズを有するゲート電極パターンを形成する工程と、前記ゲート電極パターンを形成した後、前記第２領域における前記第２保護膜に選択的にイオンを注入し、前記第２領域における前記第２保護膜の熱酸化速度が前記第１領域における前記第２保護膜の熱酸化速度より大きくなるようにする工程と、前記イオンを注入した後、前記第１および第２領域における前記第２保護膜を熱酸化し、生成した酸化膜を選択的にエッチングして、前記ゲート電極パターンをスリム化する工程と、前記第１および第２領域におけるスリム化された前記ゲート電極パターンを有する前記第２保護膜をマスクとして、前記第１および第２領域における前記第１保護膜をエッチングする工程と、前記第１および第２領域における前記第１保護膜をマスクとして、前記第１および第２領域における前記ゲート電極膜をエッチングしてゲート電極を形成する工程と、を具備することを特徴としている。
【００１１】
本発明の別態様の半導体装置の製造方法では、半導体基板の主面の第１領域にゲート絶縁膜を介してｎ型ゲート電極膜を形成し、第２領域にゲート絶縁膜を介してｐ型ゲート電極膜を形成する工程と、前記第１および第２領域における前記ゲート電極膜上に第１保護膜を形成し、前記第１保護膜上に前記第１保護膜と異なる第２保護膜を形成する工程と、前記第１および第２領域における前記第２保護膜にゲート電極サイズより大きいサイズを有するゲート電極パターンを形成する工程と、前記ゲート電極パターンを形成した後、前記第１領域における前記第２保護膜にイオンを選択的に注入し、前記第１領域における前記第２保護膜のエッチング速度が前記第２領域における前記第２保護膜のエッチング速度より小さくなるようにする工程と、前記イオンを注入した後、前記第１および第２領域における前記第２保護膜を所定時間エッチングして、前記ゲート電極パターンをスリム化する工程と、前記第１および第２領域におけるスリム化された前記ゲート電極パターンを有する前記第２保護膜をマスクとして、前記第１および第２領域における前記第１保護膜をエッチングする工程と、前記第１および第２領域における前記第１保護膜をマスクとして、前記第１および第２領域における前記ゲート電極膜をエッチングしてゲート電極を形成する工程と、を具備することを特徴としている。
【発明の効果】
【００１２】
本発明によれば、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１４】
本発明の実施例１に係る半導体装置の製造方法について図１乃至図４を用いて説明する。図１は半導体装置を示す断面図、図２乃至図４は半導体装置の製造工程を順に示す断面図である。
【００１５】
図１に示すように、本実施例の半導体装置１０は、半導体基板、例えばｎ型シリコン基板１１にＳＴＩ（Shallow Trench Isolation）１２により絶縁分離されたｐ型ウェル領域（第１領域）１３およびｎ型ウェル領域（第２領域）１４と、ｐ型ウェル領域１３に形成されたｎ−ＭＯＳトランジスタ１５と、ｎ型ウェル領域１４に形成されたｐ−ＭＯＳトランジスタ１６とを具備している。
【００１６】
ｎ−ＭＯＳトランジスタ１５は、ゲート絶縁膜１７と、ｎ＋ポリシリコン第１ゲート電極１８と、ｎ＋ポリシリコン第１ゲート電極１８の両側に形成されたソース領域２０およびドレイン領域２１とを有している。
【００１７】
同様に、ｐ−ＭＯＳトランジスタ１６は、ゲート絶縁膜２２と、ｐ＋ポリシリコン第２ゲート電極２３と、ｐ＋ポリシリコン第２ゲート電極２３の両側に形成されたソース領域２５およびドレイン領域２６とを有している。
【００１８】
ｎ＋ポリシリコン第１ゲート電極１８とｐ＋ポリシリコン第２ゲート電極２３は、ゲート電極サイズ、例えばゲート長Ｌ１、Ｌ２がそれぞれ３０ｎｍ、ゲート高さがそれぞれ１３０ｎｍ程度であり、その形状は略等しく形成されている。
【００１９】
以後、ｎ＋ポリシリコン第１ゲート電極１８を単に第１ゲート電極１８、ｐ＋ポリシリコン第２ゲート電極２３を単に第２ゲート電極２３とも称する。
【００２０】
次に、半導体装置１０の製造方法について図２乃至図４を用いて詳しく説明する。
始めに、ｎ型シリコン基板１１にトレンチを形成し、トレンチ内部に絶縁物を埋め込んで形成したＳＴＩ１２により電気的に分離されたｐ型ウェル領域１３およびｎ型ウェル領域１４を形成する。
【００２１】
次に、図２（ａ）に示すように、ｎ型シリコン基板１１上に、ゲート絶縁膜１７、２２として、例えば熱酸化法により厚さ１．５ｎｍ程度のシリコン酸化膜を形成し、ゲート電極膜として、例えばＣＶＤ（Chemical Vapor Deposition）法により厚さ１３０ｎｍ程度のアンドープポリシリコン膜３１を形成する。
【００２２】
次に、図２（ｂ）に示すように、アンドープポリシリコン膜３１上にフォトリソグラフィ法によりｐ型ウェル領域１３に対向する位置に開口３２を有するレジスト膜３３を形成し、レジスト膜３３をマスクとしてアンドープポリシリコン膜３１に燐イオン（Ｐ＋）を、例えば加速電圧１ｋｅＶ、ドーズ量１Ｅ１５ｃｍ−２程度注入する。
【００２３】
これにより、ｐ型ウェル領域１３におけるアンドープポリシリコン膜３１には、Ｐイオンの注入プロファイルに応じた不純物濃度プロファイルを有するｎ＋ゲート電極膜３４が形成される。
【００２４】
次に、図２（ｃ）に示すように、ｎ＋ゲート電極膜３４上にフォトリソグラフィ法によりｎ型ウェル領域１４に対向する位置に開口３５を有するフォトレジスト膜３６を形成し、フォトレジスト膜３６をマスクとしてアンドープポリシリコン膜３１にホウ素イオン（Ｂ＋）を、例えば加速電圧３ｋｅＶ、ドーズ量４Ｅ１５ｃｍ−２程度注入する。
【００２５】
これによりｎ型ウェル領域１４におけるアンドープポリシリコン膜３１にはＢイオンの注入プロファイルに応じた不純物濃度プロファイルを有するｐ＋ゲート電極膜３７が形成される。
【００２６】
次に、図３（ａ）に示すように、第１および第２領域１３、１４におけるゲート電極膜３４、３７上に第１保護膜として、例えば厚さ６０ｎｍ程度のシリコン窒化膜３８を形成する。
次に、シリコン窒化膜３８上に、第２保護膜として、例えば厚さ４０ｎｍ程度のアモルファスシリコン膜３９を形成する。
【００２７】
次に、図３（ｂ）に示すように、アモルファスシリコン膜３９上に、反射防止膜（図示せず）を介してレジスト膜４０を形成し、ＡｒＦエキシマレーザ光を用いた投影露光法を用いて、レジスト膜４０にゲート電極サイズより大きいサイズを有するゲート電極パターンを形成する。ゲート電極パターンサイズＬ３は、例えばゲート長Ｌ１、Ｌ２＝３０ｎｍより大きい４２ｎｍ、厚さは２８０ｎｍ程度である。
【００２８】
具体的には、例えばフォトリソグラフィ法により、レジスト膜４０にサイズが６０〜８０ｎｍのゲート電極パターンを形成し、Ｏ２系プラズマエッチングにより、反射防止膜を除去する過程でレジスト膜４０をスリミングして、サイズが４２ｎｍのゲート電極パターンを形成する。
【００２９】
次に、図３（ｃ）に示すように、フォトレジスト膜４０が有するゲート電極パターンを、アモルファスシリコン膜３９に転写するために、ＩＣＰ（Inductively Coupled Plasma）型ＲＩＥ（Reactive Ion Etching）装置を用い、以下のエッチング条件に従い、反射防止膜およびアモルファスシリコン膜３９をエッチングする。
【００３０】
反射防止膜のエッチングは、例えば圧力１０ｍＴ、ＣＦ４／Ｏ２＝５０／５０ｓｃｃｍ、上部電極に印加するソースパワーを３５０Ｗ、下部電極に印加するバイアスパワーを３０Ｗで行う。
アモルファスシリコン膜３９のエッチングは、例えば圧力６ｍＴ、ＨＢｒ／ＣＦ４／Ｃｌ２＝５０／１２０／１０ｓｃｃｍ、上部電極に印加するソースパワーを６００Ｗ、下部電極に印加するバイアスパワーを１５０Ｗで行う。
【００３１】
次に、例えば圧力９０ｍＴ、ＨＢｒ／Ｏ２＝１５０／４ｓｃｃｍ、上部電極に印加するソースパワーを８００Ｗ、下部電極に印加するバイアスパワーを１００Ｗとして、アモルファスシリコン膜３９の残渣を除去する。
【００３２】
次に、アッシャーを用いて、レジスト膜４０を灰化し、硫酸と過酸化水素の混合液（ＳＨ液）により、エッチング後の付着物を除去する。
【００３３】
これにより、ゲート電極サイズより大きいサイズを有するゲート電極パターンを備えたアモルファスシリコン膜３９ａ、３９ｂが形成される。
【００３４】
次に、図４（ａ）に示すように、ｐ型ウェル領域１３をレジスト膜４１で被覆し、ｎ型ウェル領域１４に燐イオン（Ｐ＋）を、例えば加速電圧１ｋｅＶ、ドーズ量１Ｅ１５ｃｍ−２程度注入する。
次に、アッシャーを用いて、レジスト膜４１を灰化し、硫酸と過酸化水素の混合液（ＳＨ液）により、付着物を除去する。
これにより、ｎ型ウェル領域１４におけるアモルファスシリコン膜３９ｂにのみ燐（Ｐ）がドープされる。
【００３５】
次に、図４（ｂ）に示すように、まずｐ型ウェル領域１３およびｎ型ウェル領域１４におけるアモルファスシリコン膜３９ａ、３９ｂを、例えば６５０℃、７０ｓｅｃ程度で、熱酸化する。燐（Ｐ）がドープされたアモルファスシリコン膜３９ｂは、アンドープのアモルファスシリコン膜３９ａより熱酸化速度が大きくなる。
【００３６】
その結果、ｐ型ウェル領域１３における熱酸化速度の小さいアモルファスシリコン膜３９ａには、膜厚が０．７５ｎｍ程度の薄い第１酸化膜４２が形成される。
一方、ｎ型ウェル領域１４における熱酸化速度の大きいアモルファスシリコン膜３９ｂには、膜厚が１．５ｎｍ程度の厚い第２酸化膜４３が形成される。
【００３７】
次に、フッ酸を含むエッチング液を用いて、第１酸化膜４２および第２酸化膜４３をエッチングすることにより、ｐ型ウェル領域１３におけるアモルファスシリコン膜３９ａは１．５ｎｍスリム化され、ｎ型ウェル領域１４におけるアモルファスシリコン膜３９ｂは３ｎｍスリム化される。
【００３８】
次に、上述した熱酸化工程とエッチング工程をトータル４回繰り返すことにより、ｐ型ウェル領域１３におけるアモルファスシリコン膜３９ａのゲート電極パターンサイズＬ４は、第１ゲート電極１８のゲート電極サイズＬ１＝３０ｎｍより６ｎｍ大きい、３６ｎｍとなる。
【００３９】
一方、ｎ型ウェル領域１４におけるアモルファスシリコン膜３９ｂのゲート電極パターンサイズＬ５は、第２ゲート電極２３のゲート電極サイズＬ２＝３０ｎｍに略等しくなる。本明細書では、アモルファスシリコン膜３９ｂのゲート電極パターンサイズＬ５が、第２ゲート電極２３のゲート電極サイズＬ２に略等しいとは、後述するｐ＋ゲート電極膜３７を異方性エッチングしたときに、ゲート電極サイズＬ２の第２ゲート電極２３が得られることを意味している。
【００４０】
また、図中において、δ１は第１酸化膜４２のトータルの膜厚を示し、δ２は第２酸化膜４３のトータルの膜厚を示している。
【００４１】
次に、図４（ｃ）に示すように、ｐ型ウェル領域１３におけるゲート電極パターンサイズＬ４が３６ｎｍのアモルファスシリコン膜３９ａ、およびｎ型ウェル領域１４におけるゲート電極パターンサイズＬ５が３０ｎｍのアモルファスシリコン膜３９ｂをマスクとして、ＩＣＰ型ＲＩＥ装置によりシリコン窒化膜３８をエッチングする。
【００４２】
シリコン窒化膜３８のエッチングは、例えば圧力２０ｍＴ、ＣＨ３Ｆ／Ｏ２／Ｈｅ＝８０／３０／１００ｓｃｃｍ、上部電極に印加するソースパワーを４００Ｗ、下部電極に印加するバイアスパワーを２００Ｗで行う。
【００４３】
次に、図４（ｄ）に示すように、ｐ型ウェル領域１３およびｎ型ウェル領域１４におけるシリコン窒化膜３８ａ、３８ｂをマスクとして、ＩＣＰ型ＲＩＥ装置によりｎ＋ゲート電極膜３４およびｐ＋ゲート電極膜３７をエッチングする。
【００４４】
ｎ＋ゲート電極膜３４およびｐ＋ゲート電極膜３７の上部のエッチングは、例えば圧力６ｍＴ、ＨＢｒ／ＣＦ４／Ｃｌ２＝１５０／２０／１０ｓｃｃｍ、上部電極に印加するソースパワーを６００Ｗ、下部電極に印加するバイアスパワーを１５０Ｗで行う。
【００４５】
次に、ｎ＋ゲート電極膜３４およびｐ＋ゲート電極膜３７の下部のエッチングは例えば、圧力１５ｍＴ、ＨＢｒ／Ｏ２＝１５０／４ｓｃｃｍ、上部電極に印加するソースパワーを５００Ｗ、下部電極に印加するバイアスパワーを４５Ｗで行う。
【００４６】
次に、例えば圧力９０ｍＴ、ＨＢｒ／Ｏ２＝１５０／４ｓｃｃｍ、上部電極に印加するソースパワーを８００Ｗ、下部電極に印加するバイアスパワーを１００Ｗとして、ｎ＋ゲート電極膜３４およびｐ＋ゲート電極膜３７の残渣を除去する。
【００４７】
これにより、エッチング速度の小さいｐ＋ゲート電極膜３７は、サイドエッチングされることなく、ほぼ垂直にエッチングされる。その結果、所定のゲート長Ｌ２を有するｐ＋ゲート電極２３が得られる。
【００４８】
一方、エッチング速度の大きいｎ＋ゲート電極膜３４は、サイドエッチングされながら、ほぼ垂直にエッチングされる。その結果、所定のゲート長Ｌ１を有するｎ＋ゲート電極１８が得られる。
【００４９】
これにより、ｎ＋ゲート電極膜３４とｐ＋ゲート電極膜３７とのエッチング速度の差によるゲート電極形状のばらつきが防止され、形状の揃ったｎ＋ゲート電極１８、ｐ＋ゲート電極２３を得ることが可能である。
【００５０】
図５は、燐およびホウ素が高濃度に注入されたポリシリコン膜のＩＣＰ型ＲＩＥ装置によるエッチング速度を示す図で、図中のａは燐が高濃度に注入されたポリシリコン膜、ｂはホウ素が高濃度に注入されたポリシリコン膜、ｃは比較としてアンドープポリシリコン膜の場合である。
【００５１】
図５に示すように、実験によれば、燐が高濃度に注入されたポリシリコン膜ａのエッチング速度はホウ素が高濃度に注入されたポリシリコン膜ｂより１．２倍程度大きな値が得られた。
【００５２】
また、燐が高濃度に注入されたポリシリコン膜ａのエッチング速度はアンドープポリシリコン膜ｃより大きく、ホウ素が高濃度に注入されたポリシリコン膜ｂのエッチング速度はアンドープポリシリコン膜ｃより小さくなる結果が得られた。
【００５３】
更に、実験によれば、ポリシリコン膜中の燐の濃度が１Ｅ１８ｃｍ−３を越えるあたりから、ポリシリコン膜のエッチング速度が大きくなる結果が得られた。
これから、ｎ＋ゲート電極膜３４の表面から不純物濃度が略１Ｅ１８ｃｍ−３になるまでの領域を上部とし、それより深い領域を下部と規定する。
【００５４】
例えば、アンドープポリシリコン膜３１に燐を加速電圧５ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２程度イオン注入した場合に、ピーク不純物濃度が〜Ｅ２１ｃｍ−３台、不純物濃度が１Ｅ１８ｃｍ−３になる深さが３０ｎｍ程度の注入プロファイルが得られるので、ここでは、表面から深さ３０ｎｍまでの領域を上部とし、深さ３０ｎｍ以上の領域を下部としている。
【００５５】
次に、周知のプロセスにより、ｐ型ウェル領域１３にソース領域２０およびドレイン領域２１を形成し、ｎ型ウェル領域１４にソース領域２５およびドレイン領域２６を形成する。
【００５６】
次に、第１および第２ゲート電極１８、２３の下を除いたゲート絶縁膜１７、２２をそれぞれ除去し、第１および第２ゲート電極１８、２３、ソース領域２０、２５およびドレイン領域２１、２６上にニッケル（Ｎｉ）膜を、例えばスパッタリング法により形成し、熱処理することによりＮｉシリサイド層（図示せず）を形成する。
【００５７】
これにより、ｎ＋ポリシリコン第１ゲート電極１８とｐ＋ポリシリコン第２ゲート電極２３とのゲート電極形状のばらつきが防止され、特性の揃ったｐ−ＭＯＳトランジスタ１５とｎ−ＭＯＳトランジスタ１６を有するＣＭＯＳ半導体装置１０が得られる。
【００５８】
以上説明したように、本実施例によれば、エッチング速度の大きいｎ＋ゲート電極膜３４上にゲート長Ｌ１より大きいゲート電極パターンサイズＬ４のシリコン窒化膜３８ａを形成し、エッチング速度の小さいｐ＋ゲート電極膜３７上にゲート長Ｌ２に略等しいゲート電極パターンサイズＬ５のシリコン窒化膜３８ｂを形成している。
【００５９】
その結果、ｎ＋ゲート電極膜３４がサイドエッチングされ、ゲート電極パターンサイズＬ４より小さいゲート長Ｌ１を有する第１ゲート電極１８が得られる。
ｐ＋ゲート電極膜３７はサイドエッチングされることなく、ゲート電極パターンサイズＬ５に略等しいゲート長Ｌ２を有する第２ゲート電極２３が得られる。
【００６０】
従って、ゲート電極形状のばらつきが少なく、特性の揃ったｐ−ＭＯＳトランジスタ１５とｎ−ＭＯＳトランジスタ１６を有するＣＭＯＳ半導体装置１０を安定して製造することができる。
また、微細化によりチップサイズが小さく、集積度の高い半導体装置を提供することができる。
【００６１】
ここでは、ｎ＋ゲート電極膜３４またはｐ＋ゲート電極膜３７を、アンドープポリシリコン膜３１にｎ型不純物またはｐ型不純物をイオン注入して形成した場合について説明したが、予めｎ型不純物またはｐ型不純物がドープされたドープドポリシリコン膜を各領域でパターン形成することで得たものであっても構わない。
【００６２】
ｎ＋ゲート電極膜３４およびｐ＋ゲート電極膜３７がポリシリコン膜である場合について説明したが、シリコン・ゲルマニウム化合物（ＳｉＧｅ）膜とすることもできる。
この場合、例えばゲート絶縁膜１７、２２上にＳｉＨ４ガスとＧｅＨ４ガスを用いたＣＶＤ法により、例えばＧｅの組成が２０ａｔｍ％程度の多結晶シリコン・ゲルマニウム（ＳｉＧｅ）化合物膜を形成する。
【００６３】
シリコン・ゲルマニウム化合物は、キャリアの移動度がポリシリコンより大きいためゲート抵抗をより低減させることができるので、ゲート電極の空乏化の抑制が容易になり、ｐ−ＭＯＳトランジスタおよびｎ−ＭＯＳトランジスタの特性が向上する利点がある。
【００６４】
シリコン・ゲルマニウム化合物膜のゲルマニウムの組成は２０ａｔｍ％に限らず、所望の特性が得られる範囲で自由に設定することができる。
また、ゲート電極膜がシリコン・ゲルマニウム化合物膜に炭素（Ｃ）を添加したＳｉＧｅＣ膜であっても構わない。
【実施例２】
【００６５】
図６は本発明の実施例２に係る半導体装置の製造工程の要部を、順に示す断面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
本実施例が実施例１と異なる点は、第１領域における第２保護膜にホウ素イオンを選択的に注入したことにある。
【００６６】
即ち、図６（ａ）に示すように、ｎ型ウェル領域１４をレジスト膜４４で被覆し、ｐ型ウェル領域１３にホウ素イオン（Ｂ＋）を、例えば加速電圧１ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２程度注入する。
これにより、ｐ型ウェル領域１３におけるアモルファスシリコン膜３９ａにのみホウ素（Ｂ）がドープされる。
次にアッシャーを用いて、レジスト膜４４を灰化し、硫酸と過酸化水素の混合液（ＳＨ液）により、付着物を除去する。
【００６７】
ここで、ｐ型ウェル領域１３およびｎ型ウェル領域１４におけるアモルファスシリコン膜３９ａ、３９ｂのゲート電極パターンサイズＬ６を３６ｎｍに設定しておく。
【００６８】
次に、図６（ｂ）に示すように、ｎ型ウェル領域１４におけるホウ素（Ｂ）がドープされていないアモルファスシリコン膜３９ｂを選択的にエッチングするエッチング液、例えば水酸化２−ヒドロキシエチルトリメチルアンモニウムを含む水溶液を用いて、ｐ型ウェル領域１３およびｎ型ウェル領域１４におけるアモルファスシリコン膜３９ａ、３９ｂをウェットエッチングする。
【００６９】
実験によれば、水酸化２−ヒドロキシエチルトリメチルアンモニウムを０．０５ｗｔ％含む水溶液に対して、アンドープアモルファスシリコン膜３９ｂのエッチング速度が６ｎｍ／ｍｉｎ程度であるのに対して、Ｂがドープされたアモルファスシリコン膜３９ａのエッチング速度が０．０３ｎｍ／ｍｉｎ程度と、エッチング速度が約２００倍異なることが判明している。
【００７０】
従って、ｐ型ウェル領域１３およびｎ型ウェル領域１４におけるアモルファスシリコン膜３９ａ、３９ｂを３０ｓｅｃ程度エッチングすることにより、ｐ型ウェル領域１３におけるＢがドープされたアモルファスシリコン膜３９ａはほとんどエッチングされない（エッチング量δ３〜０．０１５ｎｍ）ので、ゲート電極パターンサイズＬ４はエッチング前のゲート電極パターンサイズＬ６をほぼ維持することができる。
一方、ｎ型ウェル領域１４におけるアンドープアモルファスシリコン膜３９ｂはエッチングされる（エッチング量δ４〜３ｎｍ）ので、ゲート電極パターンサイズＬ５はゲート電極パターンサイズＬ６より６ｎｍ程度細くなり、第２ゲート電極２３のゲート長Ｌ２に略等しくすることができる。
【００７１】
次に、ｐ型ウェル領域１３およびｎ型ウェル領域１４におけるアモルファスシリコン膜３９ａ、３９ｂをマスクとして、ＩＣＰ型ＲＩＥ装置によりシリコン窒化膜３８をエッチングする。
【００７２】
次に、図４（ｄ）と同様にしてｐ型ウェル領域１３およびｎ型ウェル領域１４におけるシリコン窒化膜３８ａ、３８ｂをマスクとして、ＩＣＰ型ＲＩＥ装置によりｎ＋ゲート電極膜３４およびｐ＋ゲート電極膜３７をエッチングする。
【００７３】
これにより、エッチング速度の小さいｐ＋ゲート電極膜３７は、サイドエッチングされることなく、ほぼ垂直にエッチングされる。その結果、所定のゲート長Ｌ２を有するｐ＋ゲート電極２３が得られる。
【００７４】
一方、エッチング速度の大きいｎ＋ゲート電極膜３４は、サイドエッチングされながら、ほぼ垂直にエッチングされる。その結果、所定のゲート長Ｌ１を有するｎ＋ゲート電極１８が得られる。
【００７５】
これにより、ｎ＋ゲート電極膜３４とｐ＋ゲート電極膜３７とのエッチング速度の差によるゲート電極形状のばらつきが防止され、形状の揃ったｎ＋ゲート電極１８、ｐ＋ゲート電極２３を得ることが可能である。
【００７６】
以上説明したように、本実施例の半導体装置の製造方法によれば、ｐ型ウェル領域１３におけるアモルファスシリコン膜３９ａにのみホウ素（Ｂ）をドープして、アモルファスシリコン膜３９ａのエッチング速度がアモルファスシリコン膜３９ｂのエッチング速度より小さくなるようにしているので、熱酸化工程が不要になる利点がある。
【００７７】
ここでは、Ｂがドープされていないアモルファスシリコン膜３９ｂを選択的にエッチングするエッチング液として、水酸化２−ヒドロキシエチルトリメチルアンモニウムを含むエッチング液を用いる場合について説明したが、基本的にアルカリ性の薬液であれば、Ｂがドープされていないアモルファスシリコン膜３９ｂとＢがドープされているアモルファスシリコン膜３９ａとでエッチング速度が異なるので、目的のエッチング選択比が得られる範囲において使用することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図３】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例１に係るポリシリコン膜のエッチング速度を示す図。
【図６】本発明の実施例２に係る半導体装置の製造工程の要部を示す断面図。
【符号の説明】
【００７９】
１０ 半導体装置
１１ ｎ型シリコン基板
１２ ＳＴＩ
１３ ｐ型ウェル領域（第１領域）
１４ ｎ型ウェル領域（第２領域）
１５ ｎ―ＭＯＳトランジスタ
１６ ｐ―ＭＯＳトランジスタ
１７、２２ ゲート絶縁膜
１８ 第１ゲート電極
２０、２５ ソース領域
２１、２６ ドレイン領域
２３ 第２ゲート電極
３１ アンドープポリシリコン膜
３２、３５ 開口
３３、３６、４０、４１、４４ レジスト膜
３４ ｎ＋ゲート電極膜
３７ ｐ＋ゲート電極膜
３８ シリコン窒化膜（第１保護膜）
３９ アモルファスシリコン膜（第２保護膜）
４２ 第１酸化膜
４３ 第２酸化膜
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域にゲート絶縁膜を介してｎ型ゲート電極膜を形成し、第２領域にゲート絶縁膜を介してｐ型ゲート電極膜を形成する工程と、
前記第１および第２領域における前記ゲート電極膜上に第１保護膜を形成し、前記第１保護膜上に前記第１保護膜と異なる第２保護膜を形成する工程と、
前記第１および第２領域における前記第２保護膜にゲート電極サイズより大きいサイズを有するゲート電極パターンを形成する工程と、
前記ゲート電極パターンを形成した後、前記第２領域における前記第２保護膜に選択的にイオンを注入し、前記第２領域における前記第２保護膜の熱酸化速度が前記第１領域における前記第２保護膜の熱酸化速度より大きくなるようにする工程と、
前記イオンを注入した後、前記第１および第２領域における前記第２保護膜を熱酸化し、生成した酸化膜を選択的にエッチングして、前記ゲート電極パターンをスリム化する工程と、
前記第１および第２領域におけるスリム化された前記ゲート電極パターンを有する前記第２保護膜をマスクとして、前記第１および第２領域における前記第１保護膜をエッチングする工程と、
前記第１および第２領域における前記第１保護膜をマスクとして、前記第１および第２領域における前記ゲート電極膜をエッチングしてゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の主面の第１領域にゲート絶縁膜を介してｎ型ゲート電極膜を形成し、第２領域にゲート絶縁膜を介してｐ型ゲート電極膜を形成する工程と、
前記第１および第２領域における前記ゲート電極膜上に第１保護膜を形成し、前記第１保護膜上に前記第１保護膜と異なる第２保護膜を形成する工程と、
前記第１および第２領域における前記第２保護膜にゲート電極サイズより大きいサイズを有するゲート電極パターンを形成する工程と、
前記ゲート電極パターンを形成した後、前記第１領域における前記第２保護膜にイオンを選択的に注入し、前記第１領域における前記第２保護膜のエッチング速度が前記第２領域における前記第２保護膜のエッチング速度より小さくなるようにする工程と、
前記イオンを注入した後、前記第１および第２領域における前記第２保護膜を所定時間エッチングして、前記ゲート電極パターンをスリム化する工程と、
前記第１および第２領域におけるスリム化された前記ゲート電極パターンを有する前記第２保護膜をマスクとして、前記第１および第２領域における前記第１保護膜をエッチングする工程と、
前記第１および第２領域における前記第１保護膜をマスクとして、前記第１および第２領域における前記ゲート電極膜をエッチングしてゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前期第１保護膜がシリコン窒化膜であり、前記第２保護膜がシリコン膜であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１領域における前記スリム化されたゲート電極パターンサイズが前記ゲート電極サイズより大きく、且つ前記第２領域における前記スリム化されたゲート電極パターンサイズが前記ゲート電極サイズに略等しいことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第２保護膜のエッチングが、アルカリ性の薬液を用いたウェットエッチングであることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１】
半導体基板の主面の第１領域にゲート絶縁膜を介してｎ型ゲート電極膜を形成し、第２領域にゲート絶縁膜を介してｐ型ゲート電極膜を形成する工程と、
前記第１および第２領域における前記ゲート電極膜上に第１保護膜を形成し、前記第１保護膜上に前記第１保護膜と異なる第２保護膜を形成する工程と、
前記第１および第２領域における前記第２保護膜にゲート電極サイズより大きいサイズを有するゲート電極パターンを形成する工程と、
前記ゲート電極パターンを形成した後、前記第２領域における前記第２保護膜に選択的にイオンを注入し、前記第２領域における前記第２保護膜の熱酸化速度が前記第１領域における前記第２保護膜の熱酸化速度より大きくなるようにする工程と、
前記イオンを注入した後、前記第１および第２領域における前記第２保護膜を熱酸化し、生成した酸化膜を選択的にエッチングして、前記ゲート電極パターンをスリム化する工程と、
前記第１および第２領域におけるスリム化された前記ゲート電極パターンを有する前記第２保護膜をマスクとして、前記第１および第２領域における前記第１保護膜をエッチングする工程と、
前記第１および第２領域における前記第１保護膜をマスクとして、前記第１および第２領域における前記ゲート電極膜をエッチングしてゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の主面の第１領域にゲート絶縁膜を介してｎ型ゲート電極膜を形成し、第２領域にゲート絶縁膜を介してｐ型ゲート電極膜を形成する工程と、
前記第１および第２領域における前記ゲート電極膜上に第１保護膜を形成し、前記第１保護膜上に前記第１保護膜と異なる第２保護膜を形成する工程と、
前記第１および第２領域における前記第２保護膜にゲート電極サイズより大きいサイズを有するゲート電極パターンを形成する工程と、
前記ゲート電極パターンを形成した後、前記第１領域における前記第２保護膜にイオンを選択的に注入し、前記第１領域における前記第２保護膜のエッチング速度が前記第２領域における前記第２保護膜のエッチング速度より小さくなるようにする工程と、
前記イオンを注入した後、前記第１および第２領域における前記第２保護膜を所定時間エッチングして、前記ゲート電極パターンをスリム化する工程と、
前記第１および第２領域におけるスリム化された前記ゲート電極パターンを有する前記第２保護膜をマスクとして、前記第１および第２領域における前記第１保護膜をエッチングする工程と、
前記第１および第２領域における前記第１保護膜をマスクとして、前記第１および第２領域における前記ゲート電極膜をエッチングしてゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前期第１保護膜がシリコン窒化膜であり、前記第２保護膜がシリコン膜であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１領域における前記スリム化されたゲート電極パターンサイズが前記ゲート電極サイズより大きく、且つ前記第２領域における前記スリム化されたゲート電極パターンサイズが前記ゲート電極サイズに略等しいことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第２保護膜のエッチングが、アルカリ性の薬液を用いたウェットエッチングであることを特徴とする請求項２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００８−１８１９５７（Ｐ２００８−１８１９５７Ａ）
【公開日】平成２０年８月７日（２００８．８．７）
【国際特許分類】
【出願番号】特願２００７−１２６９９（Ｐ２００７−１２６９９）
【出願日】平成１９年１月２３日（２００７．１．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年８月７日（２００８．８．７）
【国際特許分類】
【出願日】平成１９年１月２３日（２００７．１．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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