説明

半導体装置の製造方法

【課題】層間絶縁膜表面のCMPのアライメントマークへの影響を排除し、アライメントマークの検出を精度良く確実に行うことができる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、素子分離絶縁膜3上に位置するアライメントマーク部31内のゲート積層膜35を選択的に除去する工程と、周囲がゲート積層膜35で囲まれたアライメントマーク部31内にアライメントマーク32を形成する工程と、半導体基板2の上面に第1の層間絶縁膜15を形成する工程と、アライメントマーク部31内の第1の層間絶縁膜15を選択的に除去する工程と、アライメントマーク32周囲の素子分離絶縁膜3を除去もしくは薄膜化する工程と、アライメントマーク32を用いてフォトリソグラフィーのアライメントを行い、第1の層間絶縁膜15上にパターンを形成する工程と、を有する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に半導体装置の製造プロセスにおけるフォトリソグラフィー工程で用いるアライメントマークの形成方法に関するものである。
【背景技術】
【0002】
DRAM(Dynamic Random Access Memory)等の半導体装置は、複数層の配線の形成や上下の配線を接続するためのコンタクトプラグの形成などを繰り返して製造される。例えば、コンタクトプラグを介して上下の配線を確実に接続するためには、下層配線とコンタクトプラグ、コンタクトプラグと上層配線の接続位置がずれないようにアライメント(位置合わせ)する必要がある。このアライメントを行うため、一般に、回路パターンが形成されたレチクル(露光マスク)と半導体基板の双方にアライメントマークが形成される。レチクル上のアライメントマークはレチクル作製時に予め形成されるが、半導体基板上のアライメントマークは例えばスクライブライン近傍の素子形成領域外に工程の進展に応じて形成される。
【0003】
ところで、近年、半導体装置の微細化に伴うCMP(Chemical Mechanical Polishing)技術による表面平坦化工程の多用化、透光性を持たない金属配線材料の多用化、アライメントマークを構成する層の薄膜化などの要因によって、半導体基板上のアライメントマークの検出が困難な状況となってきている。具体的には、アライメント時にはステッパ等の露光装置によってアライメントマークを光学的に読み取ることになる。このとき、アライメントマークとその周囲との段差が確保され、形状がある程度整っていないと、光学的な読み取りの精度が低下したり、場合によっては読み取りが不能になるという問題が生じてしまう。
【0004】
そこで、アライメントマークを確実に検出するための一つの手法が、下記の特許文献1に開示されている。特許文献1には、例えばMOSトランジスタのゲートと実質的に同じ構成であって、ゲートに対してビット線層をアライメントする際に用いるアライメントマークの例が記載されている。この構造では、半導体基板上の層間絶縁膜に基板表面を露出させる凹部(特許文献1ではマークホールと呼ばれる)が形成され、凹部の底面(半導体基板表面)上にゲートと同一構造のアライメントマークが形成されている。この構成によれば、層間絶縁膜の上面にCMP処理を施したとしても、アライメントマークが凹部の底面に位置しているので、アライメントマークがCMP処理の影響を受けることがなく、段差が確保されたアライメントマークを確実に検出することができる。
【特許文献1】特開2001−36036号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、通常用いられるアライメントマークは、寸法が例えば数μm×数十μmの矩形状パターンが複数本配列されたものである。したがって、この種のアライメントマークに特許文献1の技術を適用すると、層間絶縁膜の一部が開口した凹部の平面寸法が100μmを超えるような場合も考えられる。すると、開口寸法が広いためにいくらアライメントマークが凹部の底面に位置していると言っても、アライメントマークがCMP処理の影響を受け、ディッシングと呼ばれる研磨ムラにより段差が低くなったり、形状が歪んでしまう恐れがある。あるいは、開口寸法はそれ程広くないとしても、半導体装置の微細化に伴って層間絶縁膜の膜厚が薄くなった場合には、やはりアライメントマークがCMP処理の影響を受ける恐れがある。
【0006】
一方、特許文献1では、アライメントマークがある程度高いため、CMP処理の影響を受けやすいが、これをより薄膜化して層間絶縁膜の上面からアライメントマークの上面までの距離を稼げば、アライメントマークがCMP処理の影響を受けにくくなると考えられる。しかしながら、上述したように、アライメントマークの段差が低くなると、今度はアライメントマーク自体の検出が困難になるという問題が生じる。このように、CMP処理のアライメントマークへの影響を排除することと、アライメントマークを確実に検出することの双方を同時に満足するのは、従来の技術では困難であった。
【0007】
本発明は、上記の課題を解決するためになされたものであって、層間絶縁膜表面のCMP処理のアライメントマークへの影響を排除し、アライメントマークの検出を精度良く確実に行うことができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記の目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上の素子形成領域に半導体素子が形成され、素子形成領域外にフォトリソグラフィーで用いるアライメントマークが形成されてなる半導体装置の製造方法であって、半導体基板の上面に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の形成領域を含む前記半導体基板の上面に、後にゲート電極となるゲート積層膜を形成する工程と、前記素子分離絶縁膜上に位置するアライメントマーク形成領域内の前記ゲート積層膜を選択的に除去し、前記アライメントマーク形成領域の周囲に前記ゲート積層膜を残存させる工程と、前記半導体基板上面の素子形成領域に第1の導電膜からなるパターンを形成するとともに、周囲が前記ゲート積層膜で囲まれた前記アライメントマーク形成領域内に前記第1の導電膜からなるアライメントマークを形成する工程と、前記パターンおよび前記アライメントマークを形成した後、前記半導体基板の上面に層間絶縁膜を形成する工程と、前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去し、前記アライメントマーク形成領域の周囲の前記ゲート積層膜上に前記層間絶縁膜を残存させる工程と、前記アライメントマークの周囲の前記素子分離絶縁膜を除去もしくは薄膜化する工程と、前記アライメントマークを用いてフォトリソグラフィーのアライメントを行い、前記層間絶縁膜上に第2の導電膜からなるパターンを形成する工程と、を有することを特徴とする。
【0009】
また、前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去する工程において、前記アライメントマーク周囲の前記素子分離絶縁膜の除去もしくは薄膜化を、前記層間絶縁膜の選択的除去の後に連続して行うことが望ましい。
この構成によれば、アライメントマーク形成領域内の層間絶縁膜の選択的除去と連続してアライメントマーク周囲の素子分離絶縁膜の除去もしくは薄膜化を行うことによって、製造工程の合理化、短縮化を図ることができる。
【0010】
また、前記ゲート積層膜をパターニングして前記ゲート電極を形成するのと同時に、アライメントマーク形成領域内の前記ゲート積層膜を選択的に除去することが望ましい。
この構成によれば、アライメントマーク形成領域内の積層膜を選択的に除去する工程を別途設ける必要がなく、製造工程の合理化、短縮化を図ることができる。
【0011】
また、より具体的には、前記ゲート積層膜によりワード配線を形成し、前記第1の導電膜からなるパターンにより前記半導体基板上面の不純物拡散層に接続されるメモリセルコンタクトプラグを形成し、前記第2の導電膜からなるパターンにより前記メモリセルコンタクトプラグに接続されるビット配線コンタクトプラグを形成することができる。
この構成によれば、メモリセルコンタクトプラグに対して精度良くアライメントされたビット配線コンタクトプラグを形成することができる。
【0012】
また、前記層間絶縁膜を貫通して前記ビット配線コンタクトプラグを前記メモリセルコンタクトプラグに接続するためのコンタクトホールを形成するのと同時に、前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去することが望ましい。
この構成によれば、アライメントマーク形成領域内の層間絶縁膜を選択的に除去する工程を別途設ける必要がなく、製造工程の合理化、短縮化を図ることができる。
【発明の効果】
【0013】
本発明によれば、アライメントマーク形成領域の周囲にゲート積層膜と層間絶縁膜とが積層され、これらが選択的に除去されてできた凹部の底面(素子分離絶縁膜の上面)にアライメントマーク形成領域が形成されることになる。また、アライメントマーク自体は第1の導電膜で構成されている。したがって、層間絶縁膜の上面からアライメントマークの上面までの距離が十分にとれるため、層間絶縁膜の上面にCMP処理が施される際に、CMP処理の影響がアライメントマークに及びにくくなる。しかも、アライメントマーク周囲の素子分離絶縁膜が除去もしくは薄膜化されるため、アライメントマークとその周囲との段差を確保することができる。そのため、CMP処理のアライメントマークへの影響を排除しつつ、第2の導電膜のパターン形成時に第1の導電膜からなるアライメントマークの検出を精度良く確実に行うことができる。これにより、第1の導電膜と第2の導電膜の位置合わせ精度に優れた半導体装置を製造することができる。
【発明を実施するための最良の形態】
【0014】
以下、本発明の一実施の形態を図1〜図4を参照して説明する。
本実施形態の半導体装置はDRAMの例であり、ビット配線コンタクトプラグ形成工程のフォトリソグラフィーにおいて、メモリセルコンタクトプラグに対してビット配線コンタクトプラグをアライメントする際に用いるアライメントマークの例を挙げて説明する。
図1は本実施形態のDRAMのメモリセル部を示す断面図、図2は同、DRAMのアライメントマークのパターンを示す平面図、図3(a)〜(e)、図4(f)〜(i)は同、DRAMの製造プロセスを順を追って示す工程断面図である。なお、図3(a)〜(e)、図4(f)〜(i)は、図1に示したメモリセル部と、素子形成領域外に形成されるアライメントマーク部の断面構造を対比して示している。また、なお、図3(a)〜(e)、図4(f)〜(i)では便宜上、1本のアライメントマークのみを図示している。
【0015】
本実施形態のDRAMのメモリセル部1(素子形成領域)には、図1に示すように、半導体基板2の上面に酸化シリコン膜からなる素子分離絶縁膜3、不純物拡散層からなるソース4、ドレイン5が形成されている。半導体基板2の上面にゲート絶縁膜6が形成され、ゲート絶縁膜6上に多結晶シリコンからなる第1のシリコン膜7と、タングステン等からなる金属膜8と、窒化シリコン膜9と、酸化シリコン膜10と、サイドウォール絶縁膜11とを有するワード配線12が形成されている。そして、ソース4およびドレイン5に電気的に接続された第2のシリコン膜13からなるメモリセルコンタクトプラグ14が形成されている。複数のメモリセルコンタクトプラグ14を覆うように第1の層間絶縁膜15が形成されている。
【0016】
第1の層間絶縁膜15には上層のビット配線20をメモリセルコンタクトプラグ14に接続するためのビット配線コンタクトホール16が形成されている。ビット配線コンタクトホール16の内部は窒化チタン膜17およびタングステン膜18で充填され、これら窒化チタン膜17およびタングステン膜18がビット配線コンタクトプラグ19を構成する。なお、窒化チタン膜17の下にチタン膜を設けることもできる。ビット配線コンタクトプラグ19の上面にはタングステン膜等からなるビット配線20が形成されている。第1の層間絶縁膜15上には、ビット配線20を覆うように第2の層間絶縁膜21が形成され、第2の層間絶縁膜21および第1の層間絶縁膜15を貫通して上層のキャパシタ27をメモリセルコンタクトプラグ14に接続するための容量コンタクトプラグ22が形成されている。第2の層間絶縁膜21上に第3の層間絶縁膜23が形成され、第3の層間絶縁膜23に容量コンタクトプラグ22の上面を露出させる深孔23aが形成され、深孔23a内に下部電極24、誘電体膜25および上部電極26を有するキャパシタ27が形成されている。
【0017】
一方、DRAMを構成する各チップの周縁部(素子形成領域外)には、図2に示すように、アライメントマーク部31(アライメントマーク形成領域)が形成されている。この図に示すアライメントマーク部31には、メモリセルコンタクトプラグ14と同層で形成したアライメントマーク32が形成されている。アライメントマーク部31は、後述するゲート積層膜および第1の層間絶縁膜15が選択的に除去されてできた凹部33内の領域であり、平面形状は幅(長手方向の寸法)Lが180μmの矩形である。また、平面図には表れないが、本実施形態のアライメントマーク部31はもともと素子分離絶縁膜3が形成されていた領域上に形成されている点が大きな特徴である。このアライメントマーク部31の中に、複数本(この例では9本)の矩形状のアライメントマーク32が形成されている。各アライメントマーク32の幅(短手方向の寸法)Aは6μm、長さ(長手方向の寸法)Cは45μmであり、隣接するアライメントマーク32間の間隔Bは6μmである。上述のワード配線12やビット配線20の幅が0.1μm程度であることを考慮すると、アライメントマーク部31は極めて大きな面積を占めていることになる。
【0018】
以下、上記構成のDRAMの製造プロセスについて、図3(a)〜(e)、図4(f)〜(i)を用いて説明する。
まず最初に、図3(a)に示すように、p型単結晶シリコンからなる半導体基板2の上面の所定の領域に周知の方法により素子分離絶縁膜3を形成する。具体的には、半導体基板2の上面に酸化シリコン膜、窒化シリコン膜(ともに図示せず)を形成した後、フォトレジスト(図示せず)をマスクにして窒化シリコン膜、酸化シリコン膜および半導体基板2をドライエッチングすることにより、素子分離領域の半導体基板2に深さ250〜300nm程度の凹部2aを形成する。その後、半導体基板2上に膜厚300〜350nm程度の酸化シリコン膜を堆積し、窒化シリコン膜をストッパとしたCMP法により酸化シリコン膜の上面を平坦化する。これにより、半導体基板2に形成された素子分離領域の凹部2aが酸化シリコン膜で埋め込まれ、酸化シリコン膜からなる素子分離絶縁膜3が形成される。
【0019】
一般にメモリセル部内の素子分離領域の凹部内を絶縁膜で埋め込む場合、凹部がそれ程大きくないため、凹部の開口(平面)寸法の1/2以上の膜厚を持つ絶縁膜を形成すれば、凹部の側壁から成長した絶縁膜が中央で接触し、凹部の内部全体が絶縁膜で埋め込まれる。これに対して、本実施形態の場合、メモリセル部1内の素子分離絶縁膜形成領域の面積に比べてアライメントマーク部31の素子分離絶縁膜形成領域の面積がはるかに大きいため、メモリセル部1内の凹部2aの開口寸法の1/2程度の膜厚を持つ絶縁膜ではアライメントマーク部31の凹部2aが埋まらないことも考えられる。しかしながら、上述したように、凹部2aの深さに対して十分厚い膜厚の絶縁膜を形成した後、CMP法により平坦化するようにすれば、アライメントマーク部31側の凹部2aも絶縁膜で十分に埋め込むことができる。
【0020】
次に、図3(b)に示すように、半導体基板2の上面に、熱酸化法により膜厚4nmのゲート絶縁膜6を形成する。その後、モノシラン(SiH)を原料ガスとする周知のCVD(Chemical Vapor Deposition)法により膜厚70nmの第1のシリコン膜7を成膜する。第1のシリコン膜7は、例えばリン等のn型不純物が導入された多結晶シリコン膜である。次に、周知のスパッタ法によりタングステンシリサイド膜、窒化タングステン膜、タングステン膜の3層積層構造の金属膜(図面においてはこれら3層を1層として描く)を形成する。このとき、タングステンシリサイド膜の膜厚を5nm、窒化タングステン膜の膜厚を10nm、タングステン膜の膜厚を80nmとする。さらに、モノシランとアンモニア(NH)を原料ガスとする周知のプラズマCVD法により膜厚120nmの窒化シリコン膜9、モノシランと一酸化二窒素(NO)を原料ガスとする周知のプラズマCVD法により膜厚80nmの酸化シリコン膜10を成膜する。本明細書では、これらゲート絶縁膜6、第1のシリコン膜7、タングステン/窒化タングステン/タングステンシリサイド積層膜8(以下、W/WN/WSi膜と記す)、窒化シリコン膜9、酸化シリコン膜10を総称してゲート積層膜35と呼ぶ。
【0021】
次に、フォトリソグラフィー、ドライエッチング法を用いて酸化シリコン膜10、窒化シリコン膜9、W/WN/WSi膜8、第1のシリコン膜7、ゲート絶縁膜6をパターニングする。このとき、アライメントマーク部31においても、同様のパターニングを行い、図2に示した矩形状のパターンでゲート積層膜35を選択的に除去し、素子分離絶縁膜3の表面を露出させた状態の凹部33を形成する。さらに、全面に膜厚30nmの窒化シリコン膜を成膜した後、これをエッチバックして窒化シリコン膜からなるサイドウォール絶縁膜11を形成し、ワード配線12を形成する。また、図面には示していないが、サイドウォール絶縁膜11の形成前後でイオン注入法により半導体基板2表面にソース4、ドレイン5等の不純物拡散層を形成する。
【0022】
次に、ワード配線12を形成した後、図3(c)に示すように、CVD法により膜厚80nmの第2のシリコン膜13(第1の導電膜)を全面に成膜し、さらに膜厚120nmの酸化シリコン膜36を成膜する。第2のシリコン膜13は、例えばリン等のn型不純物が導入された多結晶シリコン膜である。このとき、アライメントマーク部31においては、素子分離絶縁膜3上に第2のシリコン膜13、酸化シリコン膜36が積層された状態となる。
【0023】
次に、図3(d)のメモリセル部31に示すように、フォトリソグラフィー、ドライエッチング法を用いて酸化シリコン膜36、第2のシリコン膜13をパターニングし、メモリセルコンタクトプラグ14を形成する。メモリセルコンタクトプラグ14の形成時には、最初にフォトリソグラフィーで形成したフォトレジストパターン(図示せず)をマスクにして酸化シリコン膜36をエッチングし、次に酸化シリコン膜36をマスクにして第2のシリコン膜13をエッチングする。酸化シリコン膜36のエッチングにはトリフロロメタン(CHF)のガスプラズマを、第2のシリコン膜13のエッチングには臭化水素(HBr)のガスプラズマを用いることができる。このとき、アライメントマーク部31においては、酸化シリコン膜36、第2のシリコン膜13のパターニングによって、第2のシリコン膜13上に酸化シリコン膜36が積層された構造のアライメントマーク32が形成される。
【0024】
次に、図3(e)に示すように、メモリセルコンタクトプラグ14およびアライメントマーク32を埋め込むように、全面にHDP(High Density Plasma)法で成膜した膜厚500nmの酸化シリコン膜からなる第1の層間絶縁膜15を形成した後、CMP法によりその表面を平坦化する。なお、第1の層間絶縁膜15を、酸化シリコン膜1層で構成することに代えて、基板側からHDP法による膜厚400nmの酸化シリコン膜、膜厚9nmのブランケット窒化膜、膜厚80nmのプラズマCVD法による酸化シリコン膜の積層膜で構成することもできる。また、メモリセルコンタクトプラグ14を一旦埋め込むように第1の層間絶縁膜15を形成した後、メモリセルコンタクトプラグ14の上面が露出するまでCMPを行い、再度その上に層間絶縁膜を形成しても良い。
【0025】
次に、図4(f)に示すように、フォトリソグラフィー、ドライエッチング法を用いて第1の層間絶縁膜15の一部を選択的に除去し、メモリセル部1にビット配線コンタクトホール16を形成するとともに、アライメントマーク部31には第1の層間絶縁膜15を除去した部分からなる凹部33を形成する。この工程におけるフォトリソグラフィー時には、アライメントマーク32は可視光に透明な第1の層間絶縁膜15で覆われているだけであるから、アライメントマーク32をビット配線コンタクトホール16を形成する露光工程のアライメントに用いることができる。
【0026】
また、このドライエッチングの際には、ビット配線コンタクトホール16がメモリセルコンタクトプラグ14の上面まで貫通する間にアライメントマーク部31においても第1の層間絶縁膜15がエッチングされるが、さらに、第1の層間絶縁膜15の膜厚分をエッチングする以上のオーバーエッチング(全エッチング分として800nm以上程度)を施す。これにより、アライメントマーク部31においては、第1の層間絶縁膜15に加えて、第1の層間絶縁膜15と同じく酸化シリコン膜からなる素子分離絶縁膜3がエッチングされる。アライメントマーク32の部分は、アライメントマーク32を構成する第2のシリコン膜13がマスクとなってエッチングが進行するので、第2のシリコン膜13の直下の素子分離絶縁膜3は残存し、その周囲の素子分離絶縁膜3が除去される。具体的には、オクタフロロシクロペンタン(C)とトリフロロメタンと酸素とアルゴンとを含むガスプラズマによるドライエッチングを用いれば良い。このガスプラズマであれば、シリコン膜に対して酸化シリコン膜を選択性良くエッチングすることができる。
【0027】
次に、図4(g)に示すように、メモリセル部1のビット配線コンタクトホール16を埋め込むように、膜厚25nmの窒化チタン膜17と、膜厚200nmのタングステン膜18(第2の導電膜)とを順次成膜する。窒化チタン膜17は四塩化チタン(TiCl)とアンモニアを原料ガスとするCVD法により形成するが、窒化チタン膜17の形成に先立ち、成膜初期に四塩化チタンのみを用いてチタンを形成し、メモリセルコンタクトプラグ14の表面にチタンシリサイドを形成するようにする(図面には示していない)。また、アライメントマーク部31の凹部33は面積が大きいため、上記膜厚のタングステン膜では凹部33が埋まることがなく、凹部33の内外に各膜やアライメントマーク32の形状を反映するように、窒化チタン膜17およびタングステン膜18が形成される。したがって、アライメントマーク32の段差も維持される。
【0028】
次に、図4(h)に示すように、CMP法を用いて第1の層間絶縁膜15上のタングステン膜18および窒化チタン膜17を除去するとともに、ビット配線コンタクトホール16内にはタングステン膜18および窒化チタン膜17を残存させ、メモリセル部1にビット配線コンタクトプラグ19を形成する。アライメントマーク部31においては、凹部33の内面に沿ってタングステン膜18および窒化チタン膜17が残存する。
【0029】
次に、図4(i)に示すように、全面に膜厚70nmのタングステン膜37を成膜する。その後、フォトリソグラフィー、ドライエッチング法を用いてタングステン膜37をパターニングし、ビット配線20を形成する。この際、窒化チタン膜17およびタングステン膜18によって段差が維持されたアライメントマーク32を、ビット配線20を形成する露光工程のアライメントに用いることができる。
【0030】
以降の工程は、周知の方法により、ビット配線20を覆うように第2の層間絶縁膜21を成膜し、第2の層間絶縁膜21および第1の層間絶縁膜15を貫通する容量コンタクトホールを形成した後、容量コンタクトホールを金属膜等で充填して容量コンタクトプラグ22を形成する。次に、第2の層間絶縁膜21上に第3の層間絶縁膜23を形成し、第3の層間絶縁膜23に容量コンタクトプラグ22の上面を露出させる深孔23aを形成し、深孔23a内に下部電極24、誘電体膜25および上部電極26を有するキャパシタ27を形成する。以上の工程により、本実施形態のDRAMが完成する。
【0031】
本実施形態の製造方法によれば、図4(f)に示したように、アライメントマーク部31の周囲にゲート積層膜35と第1の層間絶縁膜15とが積層され、これらが除去されてできた凹部33の底面にアライメントマーク32が形成される。また、アライメントマーク32自体はメモリセルコンタクトプラグ14を構成する第2のシリコン膜13のみで構成されており、アライメントマーク32の下層は素子分離絶縁膜3があるのみである。したがって、アライメントマーク32の高さが低く、第1の層間絶縁膜15の上面からアライメントマーク32の上面までの距離が十分にとれるため、第1の層間絶縁膜15にCMP処理が施される際にCMP処理の影響がアライメントマーク32にほとんど及ばない。しかも、アライメントマーク32周囲の素子分離絶縁膜3は除去されているので、アライメントマーク32とその周囲との段差は十分に確保されている。
【0032】
その結果、CMP処理のアライメントマーク32への影響を排除しつつ、アライメントマーク32の検出を精度良く確実に行うことができ、メモリセルコンタクトプラグ14に対して精度良く位置合わせされたビット配線コンタクトプラグ19を形成することができる。ここでは、メモリセルコンタクトプラグ14とビット配線コンタクトプラグ19とのアライメントに着目して説明したが、その他の各層に本実施形態のアライメントマーク32の構成を適用することができる。その場合、各レイヤー間の位置合わせ精度に優れ、信頼性に優れたDRAMを歩留まり良く製造することができる。
【0033】
図6は、本実施形態のアライメントマーク32を用いた場合のアライメントマーク検出用検出光のコントラストを評価した結果を示している。アライメントマークがないノイズレベルのコントラストを符号40で、アライメントマーク部分のコントラストを符号41で示す。この結果から、本実施形態のアライメントマーク32を用いた場合、半導体基板面内の中央部のチップ、周縁部のチップを問わず、同様な結果が得られ、各アライメントマーク32の段差に対応する明確な光コントラストが得られていることがわかった。これに対して、素子分離絶縁膜上ではなく、例えば半導体基板上にアライメントマークを形成した場合には、半導体基板面内の中央部に位置するチップでは、本実施形態と同様の結果を得ることができるものの、半導体基板の周縁部に位置するチップでは、少なからずCMPの影響を受ける結果となる。すなわち、アライメントマーク部分の光コントラストがノイズレベルまで低下してしまい、アライメントマークを十分に認識できないため、製造歩留まりが著しく低下する問題を回避するのが困難である。
【0034】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施形態ではアライメントマークの周囲の素子分離絶縁膜を(膜厚方向に)全て除去する例を示したが、この構成に代えて、アライメントマークの周囲の素子分離絶縁膜の一部を除去する構成でも良い。この場合、例えば図5(図4(f)の工程に相当する図)に示すように、アライメントマーク32の周囲の素子分離絶縁膜3が一部残存し、アライメントマーク32周囲の素子分離絶縁膜3がアライメントマーク32直下の素子分離絶縁膜3よりも膜厚が薄い状態となる。この場合であっても、アライメントマーク32の段差が光学的に十分検出可能な高さであれば、上記実施形態と同様の効果を得ることができる。また、上記実施形態で示した各種材料、寸法、膜厚、工程条件等の具体的な記載はほんの一例に過ぎず、適宜変更が可能である。さらに、DRAM以外の半導体装置に本発明を適用することも可能である。
【図面の簡単な説明】
【0035】
【図1】本発明の一実施形態のDRAMのメモリセル部を示す断面図である。
【図2】同、同、DRAMのアライメントマークのパターンを示す平面図である。
【図3】同、DRAMの製造プロセスを順を追って示す工程断面図である。
【図4】同、工程断面図の続きである。
【図5】同、DRAMの製造プロセスの変形例を示す工程断面図である。
【図6】同、アライメントマークを用いた場合のアライメントマーク検出用検出光のコントラストの評価結果である。
【符号の説明】
【0036】
1 メモリセル部(素子形成領域)
2 半導体基板
3 素子分離絶縁膜
12 ワード配線
13 第2のシリコン膜(第1の導電膜)
14 メモリセルコンタクトプラグ(第1の導電膜からなるパターン)
15 第1の層間絶縁膜(層間絶縁膜)
18 タングステン膜(第2の導電膜)
19 ビット配線コンタクトプラグ(第2の導電膜からなるパターン)
31 アライメントマーク部(アライメントマーク形成領域)
32 アライメントマーク
33 凹部
35 ゲート積層膜

【特許請求の範囲】
【請求項1】
半導体基板上の素子形成領域に半導体素子が形成され、素子形成領域外にフォトリソグラフィーで用いるアライメントマークが形成されてなる半導体装置の製造方法であって、
半導体基板の上面に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の形成領域を含む前記半導体基板の上面に、後にゲート電極となるゲート積層膜を形成する工程と、
前記素子分離絶縁膜上に位置するアライメントマーク形成領域内の前記ゲート積層膜を選択的に除去し、前記アライメントマーク形成領域の周囲に前記ゲート積層膜を残存させる工程と、
前記半導体基板上面の素子形成領域に第1の導電膜からなるパターンを形成するとともに、周囲が前記ゲート積層膜で囲まれた前記アライメントマーク形成領域内に前記第1の導電膜からなるアライメントマークを形成する工程と、
前記パターンおよび前記アライメントマークを形成した後、前記半導体基板の上面に層間絶縁膜を形成する工程と、
前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去し、前記アライメントマーク形成領域の周囲の前記ゲート積層膜上に前記層間絶縁膜を残存させる工程と、
前記アライメントマークの周囲の前記素子分離絶縁膜を除去もしくは薄膜化する工程と、
前記アライメントマークを用いてフォトリソグラフィーのアライメントを行い、前記層間絶縁膜上に第2の導電膜からなるパターンを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去する工程において、前記アライメントマーク周囲の前記素子分離絶縁膜の除去もしくは薄膜化を、前記層間絶縁膜の選択的除去の後に連続して行うことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記ゲート積層膜をパターニングして前記ゲート電極を形成するのと同時に、アライメントマーク形成領域内の前記ゲート積層膜を選択的に除去することを特徴とする請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記ゲート積層膜によりワード配線を形成し、前記第1の導電膜からなるパターンにより前記半導体基板上面の不純物拡散層に接続されるメモリセルコンタクトプラグを形成し、前記第2の導電膜からなるパターンにより前記メモリセルコンタクトプラグに接続されるビット配線コンタクトプラグを形成することを特徴とする請求項1ないし3のいずれか一項に記載の半導体装置の製造方法。
【請求項5】
前記層間絶縁膜を貫通して前記ビット配線コンタクトプラグを前記メモリセルコンタクトプラグに接続するためのコンタクトホールを形成するのと同時に、前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去することを特徴とする請求項4に記載の半導体装置の製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【公開番号】特開2008−41994(P2008−41994A)
【公開日】平成20年2月21日(2008.2.21)
【国際特許分類】
【出願番号】特願2006−215632(P2006−215632)
【出願日】平成18年8月8日(2006.8.8)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】