半導体装置の製造方法
【課題】ゲート長に依存する仕事関数の変動を抑えることができる半導体装置の製造方法を提供する。
【解決手段】ゲート絶縁膜１４上の多結晶シリコン膜を露出した後、半導体基板１１を４００℃まで加熱し、その温度が安定した後に、その温度を保持したまま、例えばスパッタリング法によりニッケル膜２１を全面に形成する。ニッケル膜２１の厚さは、シリコン酸化膜２０上で６０ｎｍとする。この結果、シリコン酸化膜２０上にはニッケル膜２１が形成されるが、多結晶シリコン膜の表面に到達してきたニッケルは、そこに堆積するのではなく、多結晶シリコン膜と反応し、多結晶シリコン膜の全体がニッケルシリサイド膜２２に変化する。従って、ｐＭＯＳ領域１には、ｐ型不純物を含有するニッケルシリサイド膜２２からなるゲート電極が形成され、ｎＭＯＳ領域２には、ｎ型不純物を含有するニッケルシリサイド膜２２からなるゲート電極が形成される。
【解決手段】ゲート絶縁膜１４上の多結晶シリコン膜を露出した後、半導体基板１１を４００℃まで加熱し、その温度が安定した後に、その温度を保持したまま、例えばスパッタリング法によりニッケル膜２１を全面に形成する。ニッケル膜２１の厚さは、シリコン酸化膜２０上で６０ｎｍとする。この結果、シリコン酸化膜２０上にはニッケル膜２１が形成されるが、多結晶シリコン膜の表面に到達してきたニッケルは、そこに堆積するのではなく、多結晶シリコン膜と反応し、多結晶シリコン膜の全体がニッケルシリサイド膜２２に変化する。従って、ｐＭＯＳ領域１には、ｐ型不純物を含有するニッケルシリサイド膜２２からなるゲート電極が形成され、ｎＭＯＳ領域２には、ｎ型不純物を含有するニッケルシリサイド膜２２からなるゲート電極が形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極の低抵抗化を図った半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタを備えた半導体装置においては、微細化が進むにつれて、多結晶シリコン膜からなるゲート電極の高抵抗化及び空乏層の発生に伴う駆動電流の低下が懸念されている。これらの課題を解決するために、ゲート電極を金属膜から形成する試みがなされている。しかしながら、金属膜からゲート電極を形成するためには、金属膜をドライエッチングする必要があり、この際に、金属が絶縁膜上等に飛散して残留することがある。この結果、多結晶シリコンでは問題とならないような飛散及び残留であっても、金属の場合には重大な欠陥に繋がることがある。従って、単にゲート電極の材料を変更するだけでは、所望の特性の半導体装置を得ることは困難である。
【０００３】
また、ゲート電極を構成する多結晶シリコン膜の表面をシリサイド化する技術も開発されている。この技術によれば、多結晶シリコン膜のみからなるゲート電極と比較すると、低抵抗のゲート電極が得られる。また、金属膜をドライエッチングする必要もないため、上述のような問題は生じにくい。
【０００４】
しかしながら、このようなシリサイド化の技術によっても、近時のゲート長の短縮化に伴うゲート電極の高抵抗化の抑制には対応しきれなくなってきている。つまり、十分に低い抵抗のゲート電極を得ることが困難になってきている。そこで、ゲート電極の全体をシリサイド化する技術が提案されている（特許文献１及び非特許文献１）。この技術は、フルシリサイデーション化技術ともよばれる。この技術によれば、ゲート電極の抵抗をより低下させることができる。また、多結晶シリコン膜内に生成する可能性のある空乏層の発生を防止することができ、トランジスタ特性が向上する。
【０００５】
ニッケルシリサイドからなるゲート電極を形成する際には、ゲート電極の形状の多結晶シリコン膜、サイドウォール絶縁膜及び不純物拡散層等を形成した後に、多結晶シリコン膜上にニッケル膜を室温で形成する。そして、４００℃に加熱することにより、シリコンとニッケルとを反応させて、多結晶シリコン膜をニッケルシリサイド膜に変化させる。従来、このような方法により、全体がシリサイド化したゲート電極が得られている。
【０００６】
しかしながら、非特許文献２に記載されているように、ゲート長に応じて多結晶シリコン膜に入り込んでくる単位体積当たりのニッケルの量が異なるため、ニッケルシリサイド中のニッケルとシリコンとの比率がゲート長に応じて変化してしまう。つまり、図６Ａ及び図６Ｂに示すように、シリコン基板１０１の上方の多結晶シリコン膜１０２上には、その上に形成されたニッケル膜１０３からニッケルが供給されるが、この際に、ニッケルは多結晶シリコン膜１０２の直上だけでなく、その側方からも供給される。但し、側方からのニッケルの供給量は、ゲート長に拘わらず一定である。このため、ゲート長が短いＭＯＳトランジスタ（図６Ａ）と長いＭＯＳトランジスタ（図６Ｂ）との間で、多結晶シリコン膜１０２の上面の単位面積当たりの側方からの供給量を比較すると、ゲート長が短いＭＯＳトランジスタへの供給量が多くなる。この結果、ゲート長に応じてゲート電極の仕事関数が変動してしまい、ＭＯＳトランジスタの動作電圧も変動してしまう。
【０００７】
【特許文献１】特開２００５−１２９５５１号公報
【特許文献２】特開平８−２５５７６９号公報
【特許文献３】特開平９−６９４９７号公報
【特許文献４】特開２００５−２４３６６４号公報
【特許文献５】特開２００５−２５２１９２号公報
【非特許文献１】J Kedzierski et.al IEDM2002 p.247
【非特許文献２】Kittl et al., EDL pp. 966 vol.27 (2006)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ゲート長に依存する仕事関数の変動を抑えることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１０】
半導体装置の製造方法の一態様では、半導体基板上にゲート絶縁膜を形成し、その後、前記ゲート絶縁膜上に半導体膜を形成する。次いで、前記半導体膜を所定の温度に加熱する。そして、前記半導体膜が前記所定の温度に達している状態で、前記所定の温度下で前記半導体膜を構成する半導体と反応して金属半導体化合物を生成する金属を前記半導体膜上に供給することにより、前記半導体膜を金属半導体化合物膜に変化させる。
【発明の効果】
【００１１】
上記の半導体装置の製造方法によれば、金属半導体化合物膜を適切に形成しているため、そのサイズに拘わらずその組成を安定したものとすることができる。従って、これをゲート電極に用いれば、仕事関数の変動を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
（基本的原理）
本方法では、半導体膜としてシリコン（Ｓｉ）膜を用いる場合、シリコン膜のシリサイド化に際して、従来のようにニッケル膜等の原料膜を形成した後に加熱するのではなく、シリサイド反応が生じる温度にシリコン膜を加熱しておき、この状態でニッケル等の金属原料の供給を行うこととする。
【００１３】
ここで、このような相違点に関して、本願発明者らが行った実験について説明する。
【００１４】
先ず、従来の方法を反映した方法により試料を作製した。この方法では、基板上にゲート絶縁膜に相当するＳｉＯ2膜（厚さ：１０ｎｍ）を形成し、その上に多結晶シリコン膜（厚さ：１００ｎｍ）を形成した。次いで、原料膜となるニッケル（Ｎｉ）膜（厚さ：６０ｎｍ）を多結晶シリコン膜上に室温で形成した。その後、基板を４００℃まで加熱し、１２０秒間の熱処理を行うことにより、多結晶シリコン膜からニッケルシリサイド膜を得た。そして、ニッケルシリサイド膜のＸ線分析を行った。この結果を図７Ａに示す。
【００１５】
その一方で、本発明を反映させた方法により試料を作製した。この方法では、基板上にゲート絶縁膜に相当するＳｉＯ2膜（厚さ：１０ｎｍ）を形成し、その上に多結晶シリコン膜（厚さ：１００ｎｍ）を形成した。次いで、基板を４００℃まで加熱し、その温度が安定してからニッケル膜（厚さ：６０ｎｍ）を多結晶シリコン膜上に形成した。この際に、多結晶シリコン膜からニッケルシリサイド膜が得られた。そして、ニッケルシリサイド膜のＸ線分析を行った。この結果を図７Ｂに示す。
【００１６】
４００℃という温度はＮｉＳｉの生成に適した温度といわれているが、図７Ａに示すように、従来の方法を反映した方法では、ＮｉＳｉだけでなく、Ｎｉ2Ｓｉも検出された。つまり、ＮｉＳｉ（１１２）、ＮｉＳｉ（２１１）及びＮｉ2Ｓｉ（００２）のピークが現れた。これは、この方法ではニッケル膜からニッケルが過剰に供給されたことを示している。一方、図７Ｂに示すように、本発明を反映させた方法によれば、ＮｉＳｉのみが検出され、Ｎｉ2Ｓｉは検出されなかった。つまり、ＮｉＳｉ（１１２）及びＮｉＳｉ（２１１）のピークが現れ、Ｎｉ2Ｓｉ（００２）のピークは現れなかった。これは、この方法によれば所望の組成のニッケルシリサイドが得られたことを示している。
【００１７】
そこで、本発明では、全体がシリサイド化したゲート電極の形成に当たり、シリコン膜を形成した後に、これを所望のシリサイド相反応が生じる温度まで加熱しておき、この状態で金属原料の供給を行うこととしているのである。
【００１８】
（第１の実施形態）
次に、第１の実施形態について説明する。図１Ａ乃至図１Ｋは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００１９】
先ず、図１Ａに示すように、ｐＭＯＳ領域１及びｎＭＯＳ領域２を画定する素子分離絶縁膜２をＳＴＩ（Shallow Trench Isolation）法等によりシリコン基板等の半導体基板１１の表面に形成する。ｐＭＯＳ領域１は、ｐチャネルＭＯＳトランジスタを形成する予定の領域であり、ｎＭＯＳ領域２は、ｎチャネルＭＯＳトランジスタを形成する予定の領域である。次いで、ｐＭＯＳ領域１にｎ型不純物をイオン注入し、ｎＭＯＳ領域２にｐ型不純物をイオン注入し、熱処理を行うことにより、これらの不純物を活性化させる。この結果、ｐＭＯＳ領域１にｎウェル１３ｎが形成され、ｎＭＯＳ領域２にｐウェル１３ｐが形成される。
【００２０】
次いで、図１Ｂに示すように、半導体基板１１上に、ゲート絶縁膜１４、多結晶シリコン膜１５及びシリコン窒化膜１６を順次形成する。ゲート絶縁膜１４としては、厚さが２ｎｍ程度のシリコン酸化膜を形成する。多結晶シリコン膜１５は、例えば原料ガスとしてＳｉＨ4ガスを用いたＣＶＤ（Chemical Vapor Deposition）法により５８０℃で形成する。多結晶シリコン膜１５の厚さは、１００ｎｍ程度とする。シリコン窒化膜１６は、例えば原料ガスとしてＮＨ3及びＳｉＨ4の混合ガスを用いたＣＶＤ法により形成する。シリコン窒化膜１６の厚さは、１０ｎｍ程度とする。
【００２１】
その後、図１Ｃに示すように、ドライエッチングにより、シリコン窒化膜１６、多結晶シリコン膜１５及びゲート絶縁膜１４をゲート電極の平面形状に加工する。
【００２２】
続いて、ｎＭＯＳ領域２を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜及びｐＭＯＳ領域１内の多結晶シリコン膜１５をマスクとして、ｎウェル１３ｎに不純物イオンを注入する。このイオン注入では、例えば、加速エネルギを１０ｋｅＶ程度、ドーズ量を２×１０13ｃｍ-2程度として、ホウ素（Ｂ）を注入し、更に、加速エネルギを４ｋｅＶ程度、ドーズ量を１×１０15ｃｍ-2程度として、砒素（Ａｓ）を注入する。この結果、図１Ｄに示すように、ｐ型不純物拡散層１７ｐが形成され、その近傍にｎ型不純物拡散層が形成される。なお、図１Ｄでは、このｎ型不純物拡散層を省略している。
【００２３】
次いで、ｎＭＯＳ領域２を覆うフォトレジスト膜を灰化処理等により除去し、ｐＭＯＳ領域１を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜及びｎＭＯＳ領域２内の多結晶シリコン膜１５をマスクとして、ｐウェル１３ｐに不純物イオンを注入する。このイオン注入では、例えば、加速エネルギを８０ｋｅＶ程度、ドーズ量を２×１０13ｃｍ-2程度として、砒素（Ａｓ）を注入し、更に、加速エネルギを１ｋｅＶ程度、ドーズ量を１×１０15ｃｍ-2程度として、ホウ素（Ｂ）を注入する。この結果、図１Ｄに示すように、ｎ型不純物拡散層１７ｎが形成され、その近傍にｐ型不純物拡散層が形成される。なお、図１Ｄでは、このｐ型不純物拡散層を省略している。
【００２４】
その後、ｐＭＯＳ領域１を覆うフォトレジスト膜を灰化処理等により除去する。続いて、シリコン酸化膜等の絶縁膜を全面に形成し、これを全面異方性エッチングすることにより、多結晶シリコン膜１５の側方にサイドウォール絶縁膜１８を形成する。
【００２５】
次いで、上記のようなフォトレジスト膜の形成及び除去を行いながら、図１Ｅに示すように、ｐ型不純物拡散層１７ｐよりも深いｐ型不純物拡散層１９ｐをｎウェル１３ｎに形成し、ｎ型不純物拡散層１７ｎよりも深いｎ型不純物拡散層１９ｎをｐウェル１３ｐに形成する。そして、１０００℃程度での熱処理を行うことにより、各不純物拡散層中の不純物を活性化させる。なお、ｐ型不純物拡散層１９ｐの形成に当たっては、加速エネルギを５ｋｅＶ程度とし、ドーズ量を５×１０15ｃｍ-2程度としてホウ素（Ｂ）を注入する。また、ｎ型不純物拡散層１９ｎの形成に当たっては、加速エネルギを２０ｋｅＶ程度とし、ドーズ量を７×１０15ｃｍ-2程度としてリン（Ｐ）を注入する。更に、このイオン注入では、イオンが多結晶シリコン膜１５にも導入される。
【００２６】
その後、図１Ｆに示すように、多結晶シリコン膜１５間の隙間を埋め込むシリコン酸化膜２０を全面に形成する。
【００２７】
続いて、図１Ｇに示すように、ＣＭＰ（Chemical Mechanical Polishing）等により、シリコン窒化膜１６が露出するまでシリコン酸化膜２０を研磨する。つまり、平坦化処理を行う。
【００２８】
次いで、図１Ｈに示すように、シリコン窒化膜１６を除去することにより、多結晶シリコン膜１５を露出する。シリコン窒化膜１６の除去に当たっては、１５０℃程度の熱リン酸を用いたウェット処理を行う。この場合のシリコン窒化膜１６のシリコン酸化膜２０に対する選択比は３〜４倍程度である。
【００２９】
その後、半導体基板１１を４００℃まで加熱し、その温度が安定した後に、その温度を保持したまま、例えばスパッタリング法によりニッケル膜２１を全面に形成する。ニッケル膜２１の厚さは、シリコン酸化膜２０上で６０ｎｍとする。この結果、シリコン酸化膜２０上にはニッケル膜２１が形成されるが、多結晶シリコン膜１５の表面に到達してきたニッケルは、そこに堆積するのではなく、多結晶シリコン膜１５と反応し、多結晶シリコン膜１５の全体がニッケルシリサイド膜２２に変化する。従って、ｐＭＯＳ領域１には、ホウ素（Ｂ）を含有するニッケルシリサイド膜２２からなるゲート電極が形成され、ｎＭＯＳ領域２には、リン（Ｐ）を含有するニッケルシリサイド膜２２からなるゲート電極が形成される。なお、多結晶シリコン膜１５からニッケルシリサイド膜２２への変化に伴って、その厚さは３０ｎｍ程度増加する。
【００３０】
続いて、図１Ｊに示すように、ニッケル膜２１を除去する。そして、図１Ｋに示すように、全面に層間絶縁膜２３を形成する。層間絶縁膜２３としては、例えばシリコン酸化膜を形成する。次いで、層間絶縁膜２３及びシリコン酸化膜２０に不純物拡散層１９ｎ及び１９ｐまで到達するコンタクトホールを形成し、その中にコンタクトプラグ２４を形成する。その後、コンタクトプラグ２４に接続される配線２５を形成する。図示しないが、層間絶縁膜２３にはニッケルシリサイド膜２２まで到達するコンタクトホールも形成し、その中にもコンタクトプラグを形成する。更に、このコンタクトプラグに接する配線も形成する。
【００３１】
その後、更に上層の層間絶縁膜及び配線等を形成して、ＣＭＯＳトランジスタを備えた半導体装置を完成させる。
【００３２】
このような第１の実施形態によれば、ニッケルシリサイド膜２２の形成に際して、多結晶シリコン膜１５を加熱した状態でニッケルの供給を行っているので、ニッケルシリサイド膜２２の組成を確実にＮｉＳｉとすることができる。従って、ゲート長が相違する複数のＭＯＳトランジスタが形成される場合であっても、ゲート長の相違に起因する動作電圧の変動を抑えることができる。
【００３３】
また、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとの間では、ゲート電極に含有される不純物を相違させているので、夫々に適した仕事関数を得ることができる。
【００３４】
（第２の実施形態）
次に、第２の実施形態について説明する。図２Ａ乃至図２Ｆは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３５】
先ず、第１の実施形態と同様にして、シリコン酸化膜２０の研磨（図１Ｇ）までの処理を行う。次いで、図２Ａに示すように、ｎＭＯＳ領域２を覆うフォトレジスト膜３１をシリコン酸化膜２０等の上に形成する。
【００３６】
その後、図２Ｂに示すように、ｐＭＯＳ領域１内において、シリコン窒化膜１６を除去することにより、多結晶シリコン膜１５を露出する。
【００３７】
続いて、図２Ｃに示すように、フォトレジスト膜３１を灰化処理等により除去する。次いで、半導体基板１１を４２０℃〜６００℃程度まで加熱し、その温度が安定した後に、その温度を保持したまま、例えばスパッタリング法によりニッケル膜３２を全面に形成する。ニッケル膜３２の厚さは、シリコン酸化膜２０上で１２０ｎｍとする。この結果、シリコン酸化膜２０上にはニッケル膜３２が形成されるが、ｐＭＯＳ領域１内の多結晶シリコン膜１５の表面に到達してきたニッケルは、そこに堆積するのではなく、多結晶シリコン膜１５と反応し、多結晶シリコン膜１５の全体がニッケルシリサイド膜３３に変化する。従って、ｐＭＯＳ領域１に、ホウ素（Ｂ）を含有するニッケルシリサイド膜３３からなるゲート電極が形成される。なお、このような条件で形成されたニッケルシリサイド膜３３の組成はＮｉ2Ｓｉとなる。
【００３８】
次いで、図２Ｄに示すように、ニッケル膜３２を除去する。
【００３９】
その後、図２Ｅに示すように、ｐＭＯＳ領域１を覆うフォトレジスト膜３４をシリコン酸化膜２０等の上に形成する。
【００４０】
続いて、図２Ｆに示すように、ｎＭＯＳ領域２内において、シリコン窒化膜１６を除去することにより、多結晶シリコン膜１５を露出する。
【００４１】
次いで、図２Ｇに示すように、フォトレジスト膜３４を灰化処理等により除去する。その後、半導体基板１１をニッケル膜３２の形成時よりも低い温度、例えば４００℃程度まで加熱し、その温度が安定した後に、その温度を保持したまま、例えばスパッタリング法によりニッケル膜３５を全面に形成する。ニッケル膜３５の厚さは、シリコン酸化膜２０上で６０ｎｍとする。この結果、シリコン酸化膜２０上にはニッケル膜３５が形成されるが、ｎＭＯＳ領域２内の多結晶シリコン膜１５の表面に到達してきたニッケルは、そこに堆積するのではなく、多結晶シリコン膜１５と反応し、多結晶シリコン膜１５の全体がニッケルシリサイド膜３６に変化する。従って、ｎＭＯＳ領域２に、リン（Ｐ）を含有するニッケルシリサイド膜３６からなるゲート電極が形成される。なお、このような条件で形成されたニッケルシリサイド膜３６の組成はＮｉＳｉとなる。
【００４２】
次いで、図２Ｈに示すように、ニッケル膜３５を除去する。
【００４３】
その後、第１の実施形態と同様にして、層間絶縁膜２３の形成（図１Ｋ）以降の処理を行う。
【００４４】
このような第２の実施形態によっても第１の実施形態と同様の効果が得られる。また、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとの間で、ゲート電極の組成を意図的に相違させているので、仕事関数を所望のものとすることがより一層容易になる。
【００４５】
なお、ｐＭＯＳ領域１にＮｉＳｉからなるゲート電極を形成し、ｎＭＯＳ領域２にＮｉ2Ｓｉからなるゲート電極を形成することも可能であるが、この場合にも、より高温への加熱が必要とされる処理を先に行うことが好ましい。つまり、Ｎｉ2Ｓｉからなるゲート電極を形成した後に、ＮｉＳｉからなるゲート電極を形成することが好ましい。この順序を逆にすると、Ｎｉ2Ｓｉからなるゲート電極を形成する際に、ＮｉＳｉがＮｉ2Ｓｉに変化する虞があるからである。
【００４６】
また、ニッケルシリサイドのＮｉ量を増やすことも可能である。この場合には、ニッケル膜の形成時の温度を高くしたり、時間を長くしたりすればよい。
【００４７】
（第３の実施形態）
次に、第３の実施形態について説明する。図３Ａ乃至図３Ｇは、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００４８】
先ず、第１の実施形態と同様にして、ゲート絶縁膜１４の形成（図１Ｂ）までの処理を行う。次いで、図３Ａに示すように、ｎＭＯＳ領域２を覆うフォトレジスト膜４１をゲート絶縁膜１４の上に形成する。
【００４９】
その後、図３Ｂに示すように、ｐＭＯＳ領域１内において、ゲート絶縁膜１４上に、閾値制御膜として、厚さが１０ｎｍ程度の窒化ハフニウム膜４２を形成する。
【００５０】
続いて、図３Ｃに示すように、フォトレジスト膜４１を灰化処理等により除去する。次いで、ｐＭＯＳ領域１を覆うフォトレジスト膜４３を窒化ハフニウム膜４２の上に形成する。
【００５１】
その後、図３Ｄに示すように、ｎＭＯＳ領域２内において、ゲート絶縁膜１４上に、閾値制御膜として、厚さが１０ｎｍ程度の炭化ハフニウム膜４４を形成する。
【００５２】
続いて、図３Ｅに示すように、フォトレジスト膜４３を灰化処理等により除去する。次いで、図１Ｂに示すように、窒化ハフニウム膜４２及び炭化ハフニウム膜４４上に、多結晶シリコン膜１５及びシリコン窒化膜１６を順次形成する。このとき、多結晶シリコン膜１５の厚さは、９０ｎｍ程度とする。つまり、第１の実施形態と比較すると、窒化ハフニウム膜４２及び炭化ハフニウム膜４４の分だけ薄くする。
【００５３】
その後、図３Ｆに示すように、ドライエッチングにより、シリコン窒化膜１６、多結晶シリコン膜１５、窒化ハフニウム膜４２、炭化ハフニウム膜４４及びゲート絶縁膜１４をゲート電極の平面形状に加工する。
【００５４】
続いて、図３Ｇに示すように、第１の実施形態と同様にして、不純物拡散層１７ｐ及び１７ｎの形成（図１Ｄ）から配線２５の形成までの処理を行い、更に上層の層間絶縁膜及び配線等を形成して、ＣＭＯＳトランジスタを備えた半導体装置を完成させる。
【００５５】
このような第３の実施形態によっても第１の実施形態と同様の効果が得られる。また、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタに、互いに異なる材料からなる閾値制御膜（窒化ハフニウム膜４２及び炭化ハフニウム膜４４）を設けているので、仕事関数を所望のものとすることがより一層容易になる。
【００５６】
なお、第３の実施形態を第２の実施形態に組み合わせてもよい。
【００５７】
（第４の実施形態）
次に、第４の実施形態について説明する。図４Ａ乃至図４Ｃは、第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００５８】
先ず、第３の実施形態と同様にして、窒化ハフニウム膜４２及び炭化ハフニウム膜４４の形成並びにフォトレジスト膜４３の除去（図３Ｅ）までの処理を行う。次いで、図４Ａに示すように、第３の実施形態よりも薄い多結晶シリコン膜１５、及び第３の実施形態よりも厚いシリコン窒化膜１６を窒化ハフニウム膜４２及び炭化ハフニウム膜４４上に順次形成する。
【００５９】
その後、図４Ｂに示すように、ドライエッチングにより、シリコン窒化膜１６、多結晶シリコン膜１５、窒化ハフニウム膜４２、炭化ハフニウム膜４４及びゲート絶縁膜１４をゲート電極の平面形状に加工する。
【００６０】
続いて、図４Ｃに示すように、第１の実施形態と同様にして、不純物拡散層１７ｐ及び１７ｎの形成（図１Ｄ）から配線２５の形成までの処理を行い、更に上層の層間絶縁膜及び配線等を形成して、ＣＭＯＳトランジスタを備えた半導体装置を完成させる。
【００６１】
このような第４の実施形態によっても第３の実施形態と同様の効果が得られる。第３の実施形態では、ニッケルシリサイド膜２２に不純物が含有されているため、この不純物が窒化ハフニウム膜４２及び炭化ハフニウム膜４４との界面近傍に偏析する虞がある。これに対し、第４の実施形態では、シリコン窒化膜１６を厚くしているので、不純物拡散層１９ｐ及び１９ｎの形成時にニッケルシリサイド膜２２へ不純物が導入されにくく、このような偏析を回避することができる。
【００６２】
なお、第４の実施形態を閾値制御膜（窒化ハフニウム膜４２及び炭化ハフニウム膜４４）が存在しない第１の実施形態及び第２の実施形態に組み合わせてもよい。このような組み合わせにより得られる方法は、ニッケルシリサイド膜２２への不純物の導入を回避した方がよい場合に有効である。
【００６３】
（第５の実施形態）
次に、第５の実施形態について説明する。図５Ａ乃至図５Ｃは、第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００６４】
先ず、第１の実施形態と同様にして、シリコン窒化膜１６の除去（図１Ｈ）までの処理を行う。次いで、図５Ａに示すように、多結晶シリコン膜１５を除去する。
【００６５】
その後、図５Ｂに示すように、ｐＭＯＳ領域１内のゲート絶縁膜１４上に窒化ハフニウム膜４２を形成し、ｎＭＯＳ領域２内のゲート絶縁膜１４上に炭化ハフニウム膜４４を形成する。なお、多結晶シリコン膜１５の除去の際にゲート絶縁膜１４も除去されてしまった場合には、窒化ハフニウム膜４２及び炭化ハフニウム膜４４の形成の前にゲート絶縁膜１４を形成し直せばよい。
【００６６】
続いて、図５Ｃに示すように、窒化ハフニウム膜４２上及び炭化ハフニウム膜４４上に多結晶シリコン膜５１を形成する。多結晶シリコン膜５１の厚さは、第３の実施形態と同様に、９０ｎｍ程度とする。
【００６７】
そして、第１の実施形態と同様にして、ニッケル膜２１の形成（図１Ｉ）以降の処理を行う。
【００６８】
このような第５の実施形態によっても第３の実施形態と同様の効果が得られる。また、閾値制御膜（窒化ハフニウム膜４２上及び炭化ハフニウム膜４４）の形成を不純物拡散層中の不純物の活性化のための熱処理の後に行っているので、閾値制御膜として、比較的融点が低い金属からなる膜を用いることも可能である。
【００６９】
なお、第５の実施形態を第４の実施形態に組み合わせてもよい。
【００７０】
このように、これらの実施形態によれば、ニッケルシリサイド膜の形成に際して、多結晶シリコン膜を加熱した状態でニッケルの供給を行っているので、所望のニッケルシリサイド膜の組成を確実にＮｉＳｉとすることができる。従って、ゲート長が相違する複数のＭＯＳトランジスタが形成される場合であっても、ゲート長の相違に起因する動作電圧の変動を抑えることができる。
【００７１】
また、必要に応じて、ニッケルシリサイド膜の組成を調整したり、閾値制御膜を形成したり、不純物の導入を調整したりすることにより、ゲート電極の仕事関数を広い範囲内から選択することができる。
【００７２】
なお、シリサイドの原料はニッケルに限定されず、例えば、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐｔ）又はハフニウム（Ｈｆ）を用いてもよい。
【００７３】
また、シリコン窒化膜１６の代わりにシリコン酸化膜を用いてもよく、シリコン酸化膜２０の代わりにシリコン窒化膜を用いてもよい。他の絶縁膜等についてもその材料は特に限定されない。
【００７４】
また、ゲート電極に含まれる不純物はホウ素及びリンに限定されず、ｎ型の置換型不純物として砒素（Ａｓ）及び／又はアンチモン（Ｓｂ）を用いてもよく、ｐ型の置換型不純物としてガリウム（Ｇａ）及び／又はインジウム（Ｉｎ）を用いてもよい。このような置換型不純物は、上述の実施形態のように、不純物拡散層の形成の際に導入されてもよく、多結晶シリコン膜の形成時に導入されてもよい。
【００７５】
また、閾値制御膜の材料としては、ハフニウム（Ｈｆ）、白金、タングステン又はルテニウム（Ｒｕ）も挙げられる。また、これらの窒化物又は炭化物を用いてもよい。
【００７６】
また、半導体として、シリコン以外に、ゲルマニウム（Ｇｅ）、ＳｉＧｅ又はＳｉＣ等を用いてもよい。これらの半導体を用いた場合、金属半導体化合物として、ゲリサイド又はシリサイドが得られる。
【００７７】
なお、特許文献１には、ゲート電極の仕事関数を制御し易くするための技術が記載されているが、この技術によっても、上記の実施形態と比較すると、得られる仕事関数の範囲は限られており、ゲート電極の閾電圧の範囲も限定されている。
【図面の簡単な説明】
【００７８】
【図１Ａ】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１Ｂ】図１Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｄ】図１Ｃに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｅ】図１Ｄに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｆ】図１Ｅに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｇ】図１Ｆに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｈ】図１Ｇに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｉ】図１Ｈに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｊ】図１Ｉに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｋ】図１Ｊに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ａ】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２Ｂ】図２Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｃ】図２Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｄ】図２Ｃに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｅ】図２Ｄに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｆ】図２Ｅに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｇ】図２Ｆに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｈ】図２に引き続き、半導体装置の製造方法を示す断面図である。
【図３Ａ】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ｂ】図３Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図３Ｃ】図３Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図３Ｄ】図３Ｃに引き続き、半導体装置の製造方法を示す断面図である。
【図３Ｅ】図３Ｄに引き続き、半導体装置の製造方法を示す断面図である。
【図３Ｆ】図３Ｅに引き続き、半導体装置の製造方法を示す断面図である。
【図３Ｇ】図３Ｆに引き続き、半導体装置の製造方法を示す断面図である。
【図４Ａ】第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４Ｂ】図４Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図４Ｃ】図４Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ａ】第５の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｂ】図５Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｃ】図５Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図６Ａ】ゲート長が短いＭＯＳトランジスタにおけるＮｉの拡散を示す模式図である。
【図６Ｂ】ゲート長が長いＭＯＳトランジスタにおけるＮｉの拡散を示す模式図である。
【図７Ａ】従来の方法を反映した方法により作製した試料のＸ線分析の結果を示す図である。
【図７Ｂ】本発明を反映した方法により作製した試料のＸ線分析の結果を示す図である。
【符号の説明】
【００７９】
１：ｐＭＯＳ領域
２：ｎＭＯＳ領域
１１：半導体基板
１４：ゲート絶縁膜
１５、５１：多結晶シリコン膜
２１、３２、３５：ニッケル膜
２２、３３、３６：ニッケルシリサイド膜
４２：窒化ハフニウム膜
４４：炭化ハフニウム膜
【技術分野】
【０００１】
本発明は、ゲート電極の低抵抗化を図った半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタを備えた半導体装置においては、微細化が進むにつれて、多結晶シリコン膜からなるゲート電極の高抵抗化及び空乏層の発生に伴う駆動電流の低下が懸念されている。これらの課題を解決するために、ゲート電極を金属膜から形成する試みがなされている。しかしながら、金属膜からゲート電極を形成するためには、金属膜をドライエッチングする必要があり、この際に、金属が絶縁膜上等に飛散して残留することがある。この結果、多結晶シリコンでは問題とならないような飛散及び残留であっても、金属の場合には重大な欠陥に繋がることがある。従って、単にゲート電極の材料を変更するだけでは、所望の特性の半導体装置を得ることは困難である。
【０００３】
また、ゲート電極を構成する多結晶シリコン膜の表面をシリサイド化する技術も開発されている。この技術によれば、多結晶シリコン膜のみからなるゲート電極と比較すると、低抵抗のゲート電極が得られる。また、金属膜をドライエッチングする必要もないため、上述のような問題は生じにくい。
【０００４】
しかしながら、このようなシリサイド化の技術によっても、近時のゲート長の短縮化に伴うゲート電極の高抵抗化の抑制には対応しきれなくなってきている。つまり、十分に低い抵抗のゲート電極を得ることが困難になってきている。そこで、ゲート電極の全体をシリサイド化する技術が提案されている（特許文献１及び非特許文献１）。この技術は、フルシリサイデーション化技術ともよばれる。この技術によれば、ゲート電極の抵抗をより低下させることができる。また、多結晶シリコン膜内に生成する可能性のある空乏層の発生を防止することができ、トランジスタ特性が向上する。
【０００５】
ニッケルシリサイドからなるゲート電極を形成する際には、ゲート電極の形状の多結晶シリコン膜、サイドウォール絶縁膜及び不純物拡散層等を形成した後に、多結晶シリコン膜上にニッケル膜を室温で形成する。そして、４００℃に加熱することにより、シリコンとニッケルとを反応させて、多結晶シリコン膜をニッケルシリサイド膜に変化させる。従来、このような方法により、全体がシリサイド化したゲート電極が得られている。
【０００６】
しかしながら、非特許文献２に記載されているように、ゲート長に応じて多結晶シリコン膜に入り込んでくる単位体積当たりのニッケルの量が異なるため、ニッケルシリサイド中のニッケルとシリコンとの比率がゲート長に応じて変化してしまう。つまり、図６Ａ及び図６Ｂに示すように、シリコン基板１０１の上方の多結晶シリコン膜１０２上には、その上に形成されたニッケル膜１０３からニッケルが供給されるが、この際に、ニッケルは多結晶シリコン膜１０２の直上だけでなく、その側方からも供給される。但し、側方からのニッケルの供給量は、ゲート長に拘わらず一定である。このため、ゲート長が短いＭＯＳトランジスタ（図６Ａ）と長いＭＯＳトランジスタ（図６Ｂ）との間で、多結晶シリコン膜１０２の上面の単位面積当たりの側方からの供給量を比較すると、ゲート長が短いＭＯＳトランジスタへの供給量が多くなる。この結果、ゲート長に応じてゲート電極の仕事関数が変動してしまい、ＭＯＳトランジスタの動作電圧も変動してしまう。
【０００７】
【特許文献１】特開２００５−１２９５５１号公報
【特許文献２】特開平８−２５５７６９号公報
【特許文献３】特開平９−６９４９７号公報
【特許文献４】特開２００５−２４３６６４号公報
【特許文献５】特開２００５−２５２１９２号公報
【非特許文献１】J Kedzierski et.al IEDM2002 p.247
【非特許文献２】Kittl et al., EDL pp. 966 vol.27 (2006)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ゲート長に依存する仕事関数の変動を抑えることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１０】
半導体装置の製造方法の一態様では、半導体基板上にゲート絶縁膜を形成し、その後、前記ゲート絶縁膜上に半導体膜を形成する。次いで、前記半導体膜を所定の温度に加熱する。そして、前記半導体膜が前記所定の温度に達している状態で、前記所定の温度下で前記半導体膜を構成する半導体と反応して金属半導体化合物を生成する金属を前記半導体膜上に供給することにより、前記半導体膜を金属半導体化合物膜に変化させる。
【発明の効果】
【００１１】
上記の半導体装置の製造方法によれば、金属半導体化合物膜を適切に形成しているため、そのサイズに拘わらずその組成を安定したものとすることができる。従って、これをゲート電極に用いれば、仕事関数の変動を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
（基本的原理）
本方法では、半導体膜としてシリコン（Ｓｉ）膜を用いる場合、シリコン膜のシリサイド化に際して、従来のようにニッケル膜等の原料膜を形成した後に加熱するのではなく、シリサイド反応が生じる温度にシリコン膜を加熱しておき、この状態でニッケル等の金属原料の供給を行うこととする。
【００１３】
ここで、このような相違点に関して、本願発明者らが行った実験について説明する。
【００１４】
先ず、従来の方法を反映した方法により試料を作製した。この方法では、基板上にゲート絶縁膜に相当するＳｉＯ2膜（厚さ：１０ｎｍ）を形成し、その上に多結晶シリコン膜（厚さ：１００ｎｍ）を形成した。次いで、原料膜となるニッケル（Ｎｉ）膜（厚さ：６０ｎｍ）を多結晶シリコン膜上に室温で形成した。その後、基板を４００℃まで加熱し、１２０秒間の熱処理を行うことにより、多結晶シリコン膜からニッケルシリサイド膜を得た。そして、ニッケルシリサイド膜のＸ線分析を行った。この結果を図７Ａに示す。
【００１５】
その一方で、本発明を反映させた方法により試料を作製した。この方法では、基板上にゲート絶縁膜に相当するＳｉＯ2膜（厚さ：１０ｎｍ）を形成し、その上に多結晶シリコン膜（厚さ：１００ｎｍ）を形成した。次いで、基板を４００℃まで加熱し、その温度が安定してからニッケル膜（厚さ：６０ｎｍ）を多結晶シリコン膜上に形成した。この際に、多結晶シリコン膜からニッケルシリサイド膜が得られた。そして、ニッケルシリサイド膜のＸ線分析を行った。この結果を図７Ｂに示す。
【００１６】
４００℃という温度はＮｉＳｉの生成に適した温度といわれているが、図７Ａに示すように、従来の方法を反映した方法では、ＮｉＳｉだけでなく、Ｎｉ2Ｓｉも検出された。つまり、ＮｉＳｉ（１１２）、ＮｉＳｉ（２１１）及びＮｉ2Ｓｉ（００２）のピークが現れた。これは、この方法ではニッケル膜からニッケルが過剰に供給されたことを示している。一方、図７Ｂに示すように、本発明を反映させた方法によれば、ＮｉＳｉのみが検出され、Ｎｉ2Ｓｉは検出されなかった。つまり、ＮｉＳｉ（１１２）及びＮｉＳｉ（２１１）のピークが現れ、Ｎｉ2Ｓｉ（００２）のピークは現れなかった。これは、この方法によれば所望の組成のニッケルシリサイドが得られたことを示している。
【００１７】
そこで、本発明では、全体がシリサイド化したゲート電極の形成に当たり、シリコン膜を形成した後に、これを所望のシリサイド相反応が生じる温度まで加熱しておき、この状態で金属原料の供給を行うこととしているのである。
【００１８】
（第１の実施形態）
次に、第１の実施形態について説明する。図１Ａ乃至図１Ｋは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００１９】
先ず、図１Ａに示すように、ｐＭＯＳ領域１及びｎＭＯＳ領域２を画定する素子分離絶縁膜２をＳＴＩ（Shallow Trench Isolation）法等によりシリコン基板等の半導体基板１１の表面に形成する。ｐＭＯＳ領域１は、ｐチャネルＭＯＳトランジスタを形成する予定の領域であり、ｎＭＯＳ領域２は、ｎチャネルＭＯＳトランジスタを形成する予定の領域である。次いで、ｐＭＯＳ領域１にｎ型不純物をイオン注入し、ｎＭＯＳ領域２にｐ型不純物をイオン注入し、熱処理を行うことにより、これらの不純物を活性化させる。この結果、ｐＭＯＳ領域１にｎウェル１３ｎが形成され、ｎＭＯＳ領域２にｐウェル１３ｐが形成される。
【００２０】
次いで、図１Ｂに示すように、半導体基板１１上に、ゲート絶縁膜１４、多結晶シリコン膜１５及びシリコン窒化膜１６を順次形成する。ゲート絶縁膜１４としては、厚さが２ｎｍ程度のシリコン酸化膜を形成する。多結晶シリコン膜１５は、例えば原料ガスとしてＳｉＨ4ガスを用いたＣＶＤ（Chemical Vapor Deposition）法により５８０℃で形成する。多結晶シリコン膜１５の厚さは、１００ｎｍ程度とする。シリコン窒化膜１６は、例えば原料ガスとしてＮＨ3及びＳｉＨ4の混合ガスを用いたＣＶＤ法により形成する。シリコン窒化膜１６の厚さは、１０ｎｍ程度とする。
【００２１】
その後、図１Ｃに示すように、ドライエッチングにより、シリコン窒化膜１６、多結晶シリコン膜１５及びゲート絶縁膜１４をゲート電極の平面形状に加工する。
【００２２】
続いて、ｎＭＯＳ領域２を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜及びｐＭＯＳ領域１内の多結晶シリコン膜１５をマスクとして、ｎウェル１３ｎに不純物イオンを注入する。このイオン注入では、例えば、加速エネルギを１０ｋｅＶ程度、ドーズ量を２×１０13ｃｍ-2程度として、ホウ素（Ｂ）を注入し、更に、加速エネルギを４ｋｅＶ程度、ドーズ量を１×１０15ｃｍ-2程度として、砒素（Ａｓ）を注入する。この結果、図１Ｄに示すように、ｐ型不純物拡散層１７ｐが形成され、その近傍にｎ型不純物拡散層が形成される。なお、図１Ｄでは、このｎ型不純物拡散層を省略している。
【００２３】
次いで、ｎＭＯＳ領域２を覆うフォトレジスト膜を灰化処理等により除去し、ｐＭＯＳ領域１を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜及びｎＭＯＳ領域２内の多結晶シリコン膜１５をマスクとして、ｐウェル１３ｐに不純物イオンを注入する。このイオン注入では、例えば、加速エネルギを８０ｋｅＶ程度、ドーズ量を２×１０13ｃｍ-2程度として、砒素（Ａｓ）を注入し、更に、加速エネルギを１ｋｅＶ程度、ドーズ量を１×１０15ｃｍ-2程度として、ホウ素（Ｂ）を注入する。この結果、図１Ｄに示すように、ｎ型不純物拡散層１７ｎが形成され、その近傍にｐ型不純物拡散層が形成される。なお、図１Ｄでは、このｐ型不純物拡散層を省略している。
【００２４】
その後、ｐＭＯＳ領域１を覆うフォトレジスト膜を灰化処理等により除去する。続いて、シリコン酸化膜等の絶縁膜を全面に形成し、これを全面異方性エッチングすることにより、多結晶シリコン膜１５の側方にサイドウォール絶縁膜１８を形成する。
【００２５】
次いで、上記のようなフォトレジスト膜の形成及び除去を行いながら、図１Ｅに示すように、ｐ型不純物拡散層１７ｐよりも深いｐ型不純物拡散層１９ｐをｎウェル１３ｎに形成し、ｎ型不純物拡散層１７ｎよりも深いｎ型不純物拡散層１９ｎをｐウェル１３ｐに形成する。そして、１０００℃程度での熱処理を行うことにより、各不純物拡散層中の不純物を活性化させる。なお、ｐ型不純物拡散層１９ｐの形成に当たっては、加速エネルギを５ｋｅＶ程度とし、ドーズ量を５×１０15ｃｍ-2程度としてホウ素（Ｂ）を注入する。また、ｎ型不純物拡散層１９ｎの形成に当たっては、加速エネルギを２０ｋｅＶ程度とし、ドーズ量を７×１０15ｃｍ-2程度としてリン（Ｐ）を注入する。更に、このイオン注入では、イオンが多結晶シリコン膜１５にも導入される。
【００２６】
その後、図１Ｆに示すように、多結晶シリコン膜１５間の隙間を埋め込むシリコン酸化膜２０を全面に形成する。
【００２７】
続いて、図１Ｇに示すように、ＣＭＰ（Chemical Mechanical Polishing）等により、シリコン窒化膜１６が露出するまでシリコン酸化膜２０を研磨する。つまり、平坦化処理を行う。
【００２８】
次いで、図１Ｈに示すように、シリコン窒化膜１６を除去することにより、多結晶シリコン膜１５を露出する。シリコン窒化膜１６の除去に当たっては、１５０℃程度の熱リン酸を用いたウェット処理を行う。この場合のシリコン窒化膜１６のシリコン酸化膜２０に対する選択比は３〜４倍程度である。
【００２９】
その後、半導体基板１１を４００℃まで加熱し、その温度が安定した後に、その温度を保持したまま、例えばスパッタリング法によりニッケル膜２１を全面に形成する。ニッケル膜２１の厚さは、シリコン酸化膜２０上で６０ｎｍとする。この結果、シリコン酸化膜２０上にはニッケル膜２１が形成されるが、多結晶シリコン膜１５の表面に到達してきたニッケルは、そこに堆積するのではなく、多結晶シリコン膜１５と反応し、多結晶シリコン膜１５の全体がニッケルシリサイド膜２２に変化する。従って、ｐＭＯＳ領域１には、ホウ素（Ｂ）を含有するニッケルシリサイド膜２２からなるゲート電極が形成され、ｎＭＯＳ領域２には、リン（Ｐ）を含有するニッケルシリサイド膜２２からなるゲート電極が形成される。なお、多結晶シリコン膜１５からニッケルシリサイド膜２２への変化に伴って、その厚さは３０ｎｍ程度増加する。
【００３０】
続いて、図１Ｊに示すように、ニッケル膜２１を除去する。そして、図１Ｋに示すように、全面に層間絶縁膜２３を形成する。層間絶縁膜２３としては、例えばシリコン酸化膜を形成する。次いで、層間絶縁膜２３及びシリコン酸化膜２０に不純物拡散層１９ｎ及び１９ｐまで到達するコンタクトホールを形成し、その中にコンタクトプラグ２４を形成する。その後、コンタクトプラグ２４に接続される配線２５を形成する。図示しないが、層間絶縁膜２３にはニッケルシリサイド膜２２まで到達するコンタクトホールも形成し、その中にもコンタクトプラグを形成する。更に、このコンタクトプラグに接する配線も形成する。
【００３１】
その後、更に上層の層間絶縁膜及び配線等を形成して、ＣＭＯＳトランジスタを備えた半導体装置を完成させる。
【００３２】
このような第１の実施形態によれば、ニッケルシリサイド膜２２の形成に際して、多結晶シリコン膜１５を加熱した状態でニッケルの供給を行っているので、ニッケルシリサイド膜２２の組成を確実にＮｉＳｉとすることができる。従って、ゲート長が相違する複数のＭＯＳトランジスタが形成される場合であっても、ゲート長の相違に起因する動作電圧の変動を抑えることができる。
【００３３】
また、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとの間では、ゲート電極に含有される不純物を相違させているので、夫々に適した仕事関数を得ることができる。
【００３４】
（第２の実施形態）
次に、第２の実施形態について説明する。図２Ａ乃至図２Ｆは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３５】
先ず、第１の実施形態と同様にして、シリコン酸化膜２０の研磨（図１Ｇ）までの処理を行う。次いで、図２Ａに示すように、ｎＭＯＳ領域２を覆うフォトレジスト膜３１をシリコン酸化膜２０等の上に形成する。
【００３６】
その後、図２Ｂに示すように、ｐＭＯＳ領域１内において、シリコン窒化膜１６を除去することにより、多結晶シリコン膜１５を露出する。
【００３７】
続いて、図２Ｃに示すように、フォトレジスト膜３１を灰化処理等により除去する。次いで、半導体基板１１を４２０℃〜６００℃程度まで加熱し、その温度が安定した後に、その温度を保持したまま、例えばスパッタリング法によりニッケル膜３２を全面に形成する。ニッケル膜３２の厚さは、シリコン酸化膜２０上で１２０ｎｍとする。この結果、シリコン酸化膜２０上にはニッケル膜３２が形成されるが、ｐＭＯＳ領域１内の多結晶シリコン膜１５の表面に到達してきたニッケルは、そこに堆積するのではなく、多結晶シリコン膜１５と反応し、多結晶シリコン膜１５の全体がニッケルシリサイド膜３３に変化する。従って、ｐＭＯＳ領域１に、ホウ素（Ｂ）を含有するニッケルシリサイド膜３３からなるゲート電極が形成される。なお、このような条件で形成されたニッケルシリサイド膜３３の組成はＮｉ2Ｓｉとなる。
【００３８】
次いで、図２Ｄに示すように、ニッケル膜３２を除去する。
【００３９】
その後、図２Ｅに示すように、ｐＭＯＳ領域１を覆うフォトレジスト膜３４をシリコン酸化膜２０等の上に形成する。
【００４０】
続いて、図２Ｆに示すように、ｎＭＯＳ領域２内において、シリコン窒化膜１６を除去することにより、多結晶シリコン膜１５を露出する。
【００４１】
次いで、図２Ｇに示すように、フォトレジスト膜３４を灰化処理等により除去する。その後、半導体基板１１をニッケル膜３２の形成時よりも低い温度、例えば４００℃程度まで加熱し、その温度が安定した後に、その温度を保持したまま、例えばスパッタリング法によりニッケル膜３５を全面に形成する。ニッケル膜３５の厚さは、シリコン酸化膜２０上で６０ｎｍとする。この結果、シリコン酸化膜２０上にはニッケル膜３５が形成されるが、ｎＭＯＳ領域２内の多結晶シリコン膜１５の表面に到達してきたニッケルは、そこに堆積するのではなく、多結晶シリコン膜１５と反応し、多結晶シリコン膜１５の全体がニッケルシリサイド膜３６に変化する。従って、ｎＭＯＳ領域２に、リン（Ｐ）を含有するニッケルシリサイド膜３６からなるゲート電極が形成される。なお、このような条件で形成されたニッケルシリサイド膜３６の組成はＮｉＳｉとなる。
【００４２】
次いで、図２Ｈに示すように、ニッケル膜３５を除去する。
【００４３】
その後、第１の実施形態と同様にして、層間絶縁膜２３の形成（図１Ｋ）以降の処理を行う。
【００４４】
このような第２の実施形態によっても第１の実施形態と同様の効果が得られる。また、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとの間で、ゲート電極の組成を意図的に相違させているので、仕事関数を所望のものとすることがより一層容易になる。
【００４５】
なお、ｐＭＯＳ領域１にＮｉＳｉからなるゲート電極を形成し、ｎＭＯＳ領域２にＮｉ2Ｓｉからなるゲート電極を形成することも可能であるが、この場合にも、より高温への加熱が必要とされる処理を先に行うことが好ましい。つまり、Ｎｉ2Ｓｉからなるゲート電極を形成した後に、ＮｉＳｉからなるゲート電極を形成することが好ましい。この順序を逆にすると、Ｎｉ2Ｓｉからなるゲート電極を形成する際に、ＮｉＳｉがＮｉ2Ｓｉに変化する虞があるからである。
【００４６】
また、ニッケルシリサイドのＮｉ量を増やすことも可能である。この場合には、ニッケル膜の形成時の温度を高くしたり、時間を長くしたりすればよい。
【００４７】
（第３の実施形態）
次に、第３の実施形態について説明する。図３Ａ乃至図３Ｇは、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００４８】
先ず、第１の実施形態と同様にして、ゲート絶縁膜１４の形成（図１Ｂ）までの処理を行う。次いで、図３Ａに示すように、ｎＭＯＳ領域２を覆うフォトレジスト膜４１をゲート絶縁膜１４の上に形成する。
【００４９】
その後、図３Ｂに示すように、ｐＭＯＳ領域１内において、ゲート絶縁膜１４上に、閾値制御膜として、厚さが１０ｎｍ程度の窒化ハフニウム膜４２を形成する。
【００５０】
続いて、図３Ｃに示すように、フォトレジスト膜４１を灰化処理等により除去する。次いで、ｐＭＯＳ領域１を覆うフォトレジスト膜４３を窒化ハフニウム膜４２の上に形成する。
【００５１】
その後、図３Ｄに示すように、ｎＭＯＳ領域２内において、ゲート絶縁膜１４上に、閾値制御膜として、厚さが１０ｎｍ程度の炭化ハフニウム膜４４を形成する。
【００５２】
続いて、図３Ｅに示すように、フォトレジスト膜４３を灰化処理等により除去する。次いで、図１Ｂに示すように、窒化ハフニウム膜４２及び炭化ハフニウム膜４４上に、多結晶シリコン膜１５及びシリコン窒化膜１６を順次形成する。このとき、多結晶シリコン膜１５の厚さは、９０ｎｍ程度とする。つまり、第１の実施形態と比較すると、窒化ハフニウム膜４２及び炭化ハフニウム膜４４の分だけ薄くする。
【００５３】
その後、図３Ｆに示すように、ドライエッチングにより、シリコン窒化膜１６、多結晶シリコン膜１５、窒化ハフニウム膜４２、炭化ハフニウム膜４４及びゲート絶縁膜１４をゲート電極の平面形状に加工する。
【００５４】
続いて、図３Ｇに示すように、第１の実施形態と同様にして、不純物拡散層１７ｐ及び１７ｎの形成（図１Ｄ）から配線２５の形成までの処理を行い、更に上層の層間絶縁膜及び配線等を形成して、ＣＭＯＳトランジスタを備えた半導体装置を完成させる。
【００５５】
このような第３の実施形態によっても第１の実施形態と同様の効果が得られる。また、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタに、互いに異なる材料からなる閾値制御膜（窒化ハフニウム膜４２及び炭化ハフニウム膜４４）を設けているので、仕事関数を所望のものとすることがより一層容易になる。
【００５６】
なお、第３の実施形態を第２の実施形態に組み合わせてもよい。
【００５７】
（第４の実施形態）
次に、第４の実施形態について説明する。図４Ａ乃至図４Ｃは、第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００５８】
先ず、第３の実施形態と同様にして、窒化ハフニウム膜４２及び炭化ハフニウム膜４４の形成並びにフォトレジスト膜４３の除去（図３Ｅ）までの処理を行う。次いで、図４Ａに示すように、第３の実施形態よりも薄い多結晶シリコン膜１５、及び第３の実施形態よりも厚いシリコン窒化膜１６を窒化ハフニウム膜４２及び炭化ハフニウム膜４４上に順次形成する。
【００５９】
その後、図４Ｂに示すように、ドライエッチングにより、シリコン窒化膜１６、多結晶シリコン膜１５、窒化ハフニウム膜４２、炭化ハフニウム膜４４及びゲート絶縁膜１４をゲート電極の平面形状に加工する。
【００６０】
続いて、図４Ｃに示すように、第１の実施形態と同様にして、不純物拡散層１７ｐ及び１７ｎの形成（図１Ｄ）から配線２５の形成までの処理を行い、更に上層の層間絶縁膜及び配線等を形成して、ＣＭＯＳトランジスタを備えた半導体装置を完成させる。
【００６１】
このような第４の実施形態によっても第３の実施形態と同様の効果が得られる。第３の実施形態では、ニッケルシリサイド膜２２に不純物が含有されているため、この不純物が窒化ハフニウム膜４２及び炭化ハフニウム膜４４との界面近傍に偏析する虞がある。これに対し、第４の実施形態では、シリコン窒化膜１６を厚くしているので、不純物拡散層１９ｐ及び１９ｎの形成時にニッケルシリサイド膜２２へ不純物が導入されにくく、このような偏析を回避することができる。
【００６２】
なお、第４の実施形態を閾値制御膜（窒化ハフニウム膜４２及び炭化ハフニウム膜４４）が存在しない第１の実施形態及び第２の実施形態に組み合わせてもよい。このような組み合わせにより得られる方法は、ニッケルシリサイド膜２２への不純物の導入を回避した方がよい場合に有効である。
【００６３】
（第５の実施形態）
次に、第５の実施形態について説明する。図５Ａ乃至図５Ｃは、第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００６４】
先ず、第１の実施形態と同様にして、シリコン窒化膜１６の除去（図１Ｈ）までの処理を行う。次いで、図５Ａに示すように、多結晶シリコン膜１５を除去する。
【００６５】
その後、図５Ｂに示すように、ｐＭＯＳ領域１内のゲート絶縁膜１４上に窒化ハフニウム膜４２を形成し、ｎＭＯＳ領域２内のゲート絶縁膜１４上に炭化ハフニウム膜４４を形成する。なお、多結晶シリコン膜１５の除去の際にゲート絶縁膜１４も除去されてしまった場合には、窒化ハフニウム膜４２及び炭化ハフニウム膜４４の形成の前にゲート絶縁膜１４を形成し直せばよい。
【００６６】
続いて、図５Ｃに示すように、窒化ハフニウム膜４２上及び炭化ハフニウム膜４４上に多結晶シリコン膜５１を形成する。多結晶シリコン膜５１の厚さは、第３の実施形態と同様に、９０ｎｍ程度とする。
【００６７】
そして、第１の実施形態と同様にして、ニッケル膜２１の形成（図１Ｉ）以降の処理を行う。
【００６８】
このような第５の実施形態によっても第３の実施形態と同様の効果が得られる。また、閾値制御膜（窒化ハフニウム膜４２上及び炭化ハフニウム膜４４）の形成を不純物拡散層中の不純物の活性化のための熱処理の後に行っているので、閾値制御膜として、比較的融点が低い金属からなる膜を用いることも可能である。
【００６９】
なお、第５の実施形態を第４の実施形態に組み合わせてもよい。
【００７０】
このように、これらの実施形態によれば、ニッケルシリサイド膜の形成に際して、多結晶シリコン膜を加熱した状態でニッケルの供給を行っているので、所望のニッケルシリサイド膜の組成を確実にＮｉＳｉとすることができる。従って、ゲート長が相違する複数のＭＯＳトランジスタが形成される場合であっても、ゲート長の相違に起因する動作電圧の変動を抑えることができる。
【００７１】
また、必要に応じて、ニッケルシリサイド膜の組成を調整したり、閾値制御膜を形成したり、不純物の導入を調整したりすることにより、ゲート電極の仕事関数を広い範囲内から選択することができる。
【００７２】
なお、シリサイドの原料はニッケルに限定されず、例えば、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐｔ）又はハフニウム（Ｈｆ）を用いてもよい。
【００７３】
また、シリコン窒化膜１６の代わりにシリコン酸化膜を用いてもよく、シリコン酸化膜２０の代わりにシリコン窒化膜を用いてもよい。他の絶縁膜等についてもその材料は特に限定されない。
【００７４】
また、ゲート電極に含まれる不純物はホウ素及びリンに限定されず、ｎ型の置換型不純物として砒素（Ａｓ）及び／又はアンチモン（Ｓｂ）を用いてもよく、ｐ型の置換型不純物としてガリウム（Ｇａ）及び／又はインジウム（Ｉｎ）を用いてもよい。このような置換型不純物は、上述の実施形態のように、不純物拡散層の形成の際に導入されてもよく、多結晶シリコン膜の形成時に導入されてもよい。
【００７５】
また、閾値制御膜の材料としては、ハフニウム（Ｈｆ）、白金、タングステン又はルテニウム（Ｒｕ）も挙げられる。また、これらの窒化物又は炭化物を用いてもよい。
【００７６】
また、半導体として、シリコン以外に、ゲルマニウム（Ｇｅ）、ＳｉＧｅ又はＳｉＣ等を用いてもよい。これらの半導体を用いた場合、金属半導体化合物として、ゲリサイド又はシリサイドが得られる。
【００７７】
なお、特許文献１には、ゲート電極の仕事関数を制御し易くするための技術が記載されているが、この技術によっても、上記の実施形態と比較すると、得られる仕事関数の範囲は限られており、ゲート電極の閾電圧の範囲も限定されている。
【図面の簡単な説明】
【００７８】
【図１Ａ】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１Ｂ】図１Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｄ】図１Ｃに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｅ】図１Ｄに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｆ】図１Ｅに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｇ】図１Ｆに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｈ】図１Ｇに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｉ】図１Ｈに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｊ】図１Ｉに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｋ】図１Ｊに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ａ】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２Ｂ】図２Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｃ】図２Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｄ】図２Ｃに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｅ】図２Ｄに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｆ】図２Ｅに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｇ】図２Ｆに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｈ】図２に引き続き、半導体装置の製造方法を示す断面図である。
【図３Ａ】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ｂ】図３Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図３Ｃ】図３Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図３Ｄ】図３Ｃに引き続き、半導体装置の製造方法を示す断面図である。
【図３Ｅ】図３Ｄに引き続き、半導体装置の製造方法を示す断面図である。
【図３Ｆ】図３Ｅに引き続き、半導体装置の製造方法を示す断面図である。
【図３Ｇ】図３Ｆに引き続き、半導体装置の製造方法を示す断面図である。
【図４Ａ】第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４Ｂ】図４Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図４Ｃ】図４Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ａ】第５の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｂ】図５Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｃ】図５Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図６Ａ】ゲート長が短いＭＯＳトランジスタにおけるＮｉの拡散を示す模式図である。
【図６Ｂ】ゲート長が長いＭＯＳトランジスタにおけるＮｉの拡散を示す模式図である。
【図７Ａ】従来の方法を反映した方法により作製した試料のＸ線分析の結果を示す図である。
【図７Ｂ】本発明を反映した方法により作製した試料のＸ線分析の結果を示す図である。
【符号の説明】
【００７９】
１：ｐＭＯＳ領域
２：ｎＭＯＳ領域
１１：半導体基板
１４：ゲート絶縁膜
１５、５１：多結晶シリコン膜
２１、３２、３５：ニッケル膜
２２、３３、３６：ニッケルシリサイド膜
４２：窒化ハフニウム膜
４４：炭化ハフニウム膜
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に半導体膜を形成する工程と、
前記半導体膜を所定の温度に加熱する工程と、
前記半導体膜が前記所定の温度に達している状態で、前記所定の温度下で前記半導体膜を構成する半導体と反応して金属半導体化合物を生成する金属を前記半導体膜上に供給することにより、前記半導体膜を金属半導体化合物膜に変化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記金属として、ニッケル、コバルト、チタン、タングステン、モリブデン、白金及びハフニウムからなる群から選択された少なくとも１種を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体膜として、置換型不純物を含有するものを用いることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記置換型不純物を、前記半導体膜を形成した後又は形成する際に導入することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜を形成する工程と前記半導体膜を形成する工程との間に、
前記ゲート絶縁膜上に、金属元素を含有する導電膜を形成する工程を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に半導体膜を形成する工程と、
前記半導体膜を所定の温度に加熱する工程と、
前記半導体膜が前記所定の温度に達している状態で、前記所定の温度下で前記半導体膜を構成する半導体と反応して金属半導体化合物を生成する金属を前記半導体膜上に供給することにより、前記半導体膜を金属半導体化合物膜に変化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記金属として、ニッケル、コバルト、チタン、タングステン、モリブデン、白金及びハフニウムからなる群から選択された少なくとも１種を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体膜として、置換型不純物を含有するものを用いることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記置換型不純物を、前記半導体膜を形成した後又は形成する際に導入することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜を形成する工程と前記半導体膜を形成する工程との間に、
前記ゲート絶縁膜上に、金属元素を含有する導電膜を形成する工程を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｋ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｋ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【公開番号】特開２００９−１５８５９６（Ｐ２００９−１５８５９６Ａ）
【公開日】平成２１年７月１６日（２００９．７．１６）
【国際特許分類】
【出願番号】特願２００７−３３２７９７（Ｐ２００７−３３２７９７）
【出願日】平成１９年１２月２５日（２００７．１２．２５）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年７月１６日（２００９．７．１６）
【国際特許分類】
【出願日】平成１９年１２月２５日（２００７．１２．２５）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]