半導体装置の製造方法
【課題】 高誘電率ゲート絶縁膜とメタルゲート電極を用いたメタルゲートＣＭＯＳの製造方法を簡略化する。
【解決手段】 高誘電率ゲート絶縁膜６上にシリコン膜７を形成し、ＰＭＯＳ領域のシリコン膜７のみを選択的に窒化してＳｉＮ膜９に置換する。そしてＮＭＯＳ領域上のシリコン膜７及びＰＭＯＳ領域上のＳｉＮ膜９上にキャップ膜としてのＬａ（Ｏ）膜１１及びメタル電極のＷ膜１２を形成した後、加熱処理して、Ｌａ（Ｏ）膜１１のＬａ元素をＮＭＯＳ領域の高誘電率ゲート絶縁膜に拡散させる。この際、ＰＭＯＳ領域においては、ＳｉＮ膜９によりＬａ元素の拡散をブロックする。これにより、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの作りわけを容易に行える。また、窒化されやすい高誘電率ゲート絶縁膜６であれば、シリコン膜７を省略して、窒化処理によりＰＭＯＳ領域の高誘電率ゲート絶縁膜６だけを選択的に窒化してもよい。
【解決手段】 高誘電率ゲート絶縁膜６上にシリコン膜７を形成し、ＰＭＯＳ領域のシリコン膜７のみを選択的に窒化してＳｉＮ膜９に置換する。そしてＮＭＯＳ領域上のシリコン膜７及びＰＭＯＳ領域上のＳｉＮ膜９上にキャップ膜としてのＬａ（Ｏ）膜１１及びメタル電極のＷ膜１２を形成した後、加熱処理して、Ｌａ（Ｏ）膜１１のＬａ元素をＮＭＯＳ領域の高誘電率ゲート絶縁膜に拡散させる。この際、ＰＭＯＳ領域においては、ＳｉＮ膜９によりＬａ元素の拡散をブロックする。これにより、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの作りわけを容易に行える。また、窒化されやすい高誘電率ゲート絶縁膜６であれば、シリコン膜７を省略して、窒化処理によりＰＭＯＳ領域の高誘電率ゲート絶縁膜６だけを選択的に窒化してもよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタとその製造方法に関する。
【背景技術】
【０００２】
近年の大規模集積回路の微細化に伴ってＣＭＯＳトランジスタにおいてもゲート絶縁膜の薄膜化が要求されている。しかし、ゲート絶縁膜の薄膜化が進むとゲート電極にポリシリコン膜を使用した場合には、ゲート電極の空乏化が無視出来なくなる。そのため、近年、ゲート電極にメタル電極を用いることが検討されており、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方において、低いしきい値電圧を実現するために、互いに異なる仕事関数を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が検討されている。
【０００３】
また、ゲート絶縁膜として、Ｈｆ酸化物等の高誘電率絶縁膜を使用することによって物理的な膜厚を厚くしてリーク電流を抑制しつつ、電気的薄膜化を進めていくという提案もなされている。しかし、ゲート絶縁膜に高誘電率絶縁膜を用いても、ゲート電極にポリシリコンを用いた場合、ポリシリコンゲート電極が空乏化してしまい、電気的膜厚が上昇するという問題がある。そこで、高誘電率ゲート絶縁膜とメタルゲートの組み合わせて用いることが試みられている。
【０００４】
次世代ＭＯＳＦＥＴの高誘電率ゲート絶縁膜として、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）を含む絶縁膜が有望視されているが、例えば、高誘電率ゲート絶縁膜としてハフニウム珪酸窒化膜（ＨｆＳｉＯＮ）膜を用いたＣＭＯＳトランジスタにおいては、ピニングと呼ばれる現象のため、仕事関数の異なる材料を使用しても、フラットバンド電圧（Ｖｆｂ）をバンドエッジに調整できずミッドギャップ近傍になってしまい、低いしきい値電圧を実現できないという問題がある。そこで、ＮＭＯＳＦＥＴのＶｆｂをバンドエッジに持っていくために、ランタノイドをはじめとするキャップ膜を使うことが有効とされている（例えば、特許文献１参照）。しかし、ＮＭＯＳ領域とＰＭＯＳ領域でキャップ膜を作り分けるには、成膜とパターニング、エッチング等の工程を複数回繰り返す等、複雑かつ多数の工程が要求されてしまうという問題があった。
【特許文献１】特開２００２−２７０８２１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の問題を鑑みなされたもので製造工程の簡略化が可能な高誘電率ゲート絶縁膜とメタルゲート電極を用いたメタルゲートＣＭＯＳの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様による半導体装置の製造方法は、基板の主面にＮ型半導体領域及びＰ型半導体領域を形成する工程と、前記Ｎ型半導体領域及びＰ型半導体領域上に高誘電率ゲート絶縁膜を形成する工程と、前記高誘電率ゲート絶縁膜上にシリコン膜を形成する工程と、前記Ｎ型半導体領域上の前記シリコン膜を窒化して窒化シリコン膜に置換する工程と、前記Ｐ型半導体領域の前記シリコン膜上及び前記Ｎ型半導体領域の前記窒化シリコン膜上にキャップ膜を介してメタルゲート電極を形成する工程と、前記キャップ膜の構成元素を前記Ｎ型半導体領域の前記高誘電率ゲート絶縁膜中へ導入する加熱工程とを備えることを特徴とする。
【０００７】
また、本発明の別態様による半導体装置の製造方法は、基板の主面にＮ型半導体領域及びＰ型半導体領域を形成する工程と、前記Ｎ型半導体領域及びＰ型半導体領域上に高誘電率ゲート絶縁膜を形成する工程と、前記Ｎ型半導体領域上の前記高誘電率ゲート絶縁膜を窒化して窒化高誘電率ゲート絶縁膜に置換する工程と、前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜上及び前記Ｎ型半導体領域の前記窒化高誘電率ゲート絶縁膜上にキャップ膜を介してメタルゲート電極を形成する工程と、前記キャップ膜の構成元素を前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜中へ導入する加熱工程とを備えることを特徴とする。
【０００８】
さらに、本発明の別態様による半導体装置の製造方法は、基板の主面にＮ型半導体領域及びＰ型半導体領域を形成する工程と、前記Ｎ型半導体領域及びＰ型半導体領域上に高誘電率ゲート絶縁膜を形成する工程と、前記Ｎ型半導体領域上の前記高誘電率ゲート絶縁膜上にシリコン窒化膜を形成する工程と、前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜上及び前記Ｎ型半導体領域の前記シリコン窒化膜上にキャップ膜を介してメタルゲート電極を形成する工程と、前記キャップ膜の構成元素を前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜中へ導入する加熱工程と、を備えることを特徴とする
【発明の効果】
【０００９】
本発明によれば、高誘電率ゲート絶縁膜とメタルゲート電極を用いたメタルゲートＣＭＯＳの製造方法を簡略化することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１１】
（第１の実施形態）
図１及び図２は本発明の第１の実施形態に係るＣＭＯＳＦＥＴの製造工程を示す断面図である。
【００１２】
はじめに、図１（ａ）に示すように、シリコン（Ｓｉ）基板１の主面上に既知の方法でＰＭＯＳＦＥＴの形成領域（以下、単にＰＭＯＳ領域と称す）及びＮＭＯＳＦＥＴの形成領域（以下、単にＮＭＯＳ領域と称す）を区画するためのＳＴＩ（Shallow Trench Isolation）構造の素子分離領域２を形成する。この素子分離領域２は、例えば、以下の方法を用いて形成される。まず、シリコン基板１の主面上にバッファ膜を介してマスクとなるシリコン窒化膜を堆積させる。次に、レジストによるパターン転写法を用いてシリコン窒化膜、及びバッファ膜をパターニングしてマスクを形成し、このマスクを用いてシリコン基板１を所定の深さまでエッチングしてトレンチを形成する。次に、レジストを除去した後、シリコン基板１の主面全面にシリコン酸化膜を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）等で平坦化するとともにトレンチ内にシリコン酸化膜を埋め込んだ後、マスクとして用いたシリコン窒化膜及びバッファ膜を除去することにより素子分離領域２を形成する。
【００１３】
その後、既知の方法によってＮＭＯＳ領域であるＰウェル拡散層３及びＰＭＯＳ領域であるＮウェル拡散層４を形成する。次に、図１（ｂ）に示すように、酸素雰囲気中における加熱処理等によりシリコン基板１の主面を酸化させ、ＰＭＯＳ領域及びＮＭＯＳ領域にシリコン酸化（ＳｉＯ２）膜５を形成する。
【００１４】
図１（ｃ）に示すように、ＳｉＯ２膜５の形成に続いて、ＳｉＯ２膜５上に高誘電率ゲート絶縁膜６としてＨｆＳｉＯ膜をテトラジメチルアミノシリコンとテトラジエチルアミノハフニウムを用いたＭＯＣＶＤ法により堆積し、さらにこのＨｆＳｉＯ膜６の上に、例えば、ＡＬＤ法やスパッタリング法を用いて非常に薄いシリコン膜７を形成する。
【００１５】
このシリコン膜７の厚さは、窒化した時に、後述するランタン元素の拡散を防止できる厚さ、具体的には０．５ｎｍ〜１．０ｎｍ程度あればよい。また、デバイスの特性に影響を与えない程度の厚さであれば、それよりも厚く形成しても構わない。なお、スパッタリング法で成膜を行う場合は、十分な条件出しを行った上で成膜を行なうことが望ましい。
【００１６】
その後、図１（ｄ）に示すように、フォトリソグラフィー法等を用いてＮＭＯＳ領域をレジスト８でマスクし、図１（ｅ）に示すように、例えば、プラズマ窒化法によって、ＰＭＯＳ領域のＨｆＳｉＯ膜６及びシリコン膜７を窒化してシリコン窒化（ＳｉＮ）膜に置換する。本実施形態ではＮＭＯＳ領域のシリコン膜７をレジスト８でマスクしているため、ＰＭＯＳ領域のＨｆＳｉＯ膜６及びシリコン膜７をレジストが劣化しない低温でプラズマ窒化することが可能である。これにより、ＰＭＯＳ領域にはＳｉＮ膜９及びＨｆＳｉＯＮ膜１０が形成され、ＮＭＯＳ領域はレジスト８で覆われているため、シリコン膜７がそのまま残った状態となる。なお、レジスト８は有機物であり、プラズマ窒化を行うことにより特性があまり変化しないと考えられるので、レジスト８の除去に悪影響を及ぼすことは少ない。
【００１７】
次に、図２（ａ）に示すように、有機溶剤等でレジスト８を除去し、ＮＭＯＳ領域のシリコン膜７及びＰＭＯＳ領域のＳｉＮ膜９上にキャップ膜としてのランタン（Ｌａ）膜を形成する。このＬａ膜はＮＭＯＳＦＥＴのしきい値Ｖｔｈを低くするために形成される。キャップ膜として、ランタンの代わりに、イットリウム、テルビウム、エルビウム、イッテルビウム、マグネシウム、イットリウム、スカンジウム、その他ランタノイド、アクチノイド、アルカリ土類金属、希土類金属のいずれかを用いてもよい。通常、Ｌａ膜は工程中で少し酸化され、少量の酸素を含むＬａ（Ｏ）膜１１となった状態で存在する。また、ランタンの代わりにマグネシウムを用いた場合も同様に少し酸化された状態で存在すると考えられる。
【００１８】
続いて、図２（ｂ）に示すように、Ｌａ（Ｏ）膜１１の上にメタル電極としてＷ膜１２、さらにそのＷ膜１２上にバリア膜としてのＴｉＮ膜１３を形成する。ＴｉＮ膜１３の形成後、加熱工程を行うことによってＮＭＯＳ領域においては、Ｌａ（Ｏ）膜１１に含まれるＬａ元素はシリコン基板１とＳｉＯ２膜５との界面近くまで拡散するが、ＰＭＯＳ領域においては、ＳｉＮ膜９がＬａ元素の拡散をブロックするため、シリコン基板１とＳｉＯ２膜５との界面方向にはＬａ元素は拡散しない。そして、この加熱工程において、図２（ｃ）に示すように、ＮＭＯＳ領域では、Ｗ膜１２とシリコン膜７が反応し、Ｗ膜１２とシリコン膜７とがＷＳｉ膜１４に置換されるが、ＰＭＯＳ領域では、Ｗ膜１２、Ｌａ（Ｏ）膜１１、ＳｉＮ膜９及びＨｆＳｉＯＮ膜１０はそのまま存在する。
【００１９】
ここで、ＳｉＮ膜９がＬａ元素の拡散をブロックする理由を以下に述べる。例えば、ＳｉＮ膜９に対してＬａ（Ｏ）膜１１を接触させた場合、熱力学的に説明すると後述の式（１）に示すような反応が起こる。この反応がどちらに進むかは、ギブスの自由エネルギーの差分（ΔＧ）が負となるかどうかで決まる。
【００２０】
ＳｉＮ＋Ｌａ（Ｏ）＝Ｌａ（Ｏ）Ｎ＋Ｓｉ＋ΔＧ ・・・・・式（１）
図３に示すように、式（１）の反応におけるΔＧは通常の半導体装置の製造で行われる加熱工程の温度では正の値となるため、式（１）の反応は右辺には進まない。従って、Ｌａ（Ｏ）膜１１のＬａ元素はＳｉＮ膜９を通り抜けることができないため、ＰＭＯＳ領域のシリコン基板１界面方向へのＬａ元素の拡散が抑制される。
【００２１】
その後、図２（ｄ）に示すように、ゲート材料として多結晶シリコン膜１５をバリアメタル１３であるＴｉＮ膜上に堆積し、多結晶シリコン膜１５にイオン注入を行った後、フォトリソグラフィー法により多結晶シリコン膜１５、ＴｉＮ膜１３、ＷＳｉ膜１４、またはＷ膜１２を順にエッチングしてゲート電極１６を形成する。さらに、このゲート電極１６をマスクにして、Ｌａ（Ｏ）膜１１、ＨｆＳｉＯＮ膜１０、ＳｉＮ膜９、ＨｆＳｉＯ膜６、ＳｉＯ２膜５を順にエッチングしてゲート絶縁膜１７を形成する。この時、必要に応じてエクステンションイオン注入と結晶回復のアニールを行ってもよい。
【００２２】
ここで、ＰＭＯＳ領域のＬａ（Ｏ）膜１１は、ゲート構造の一部としてそのまま存在しているが、デバイス特性に悪影響を及ぼすようなことはないため、存在していても構わない。
【００２３】
次に、図２（ｅ）に示すように、ＳｉＮからなるライナー膜をシリコン基板１の上面全面に堆積した後、そのＳｉＮ膜上に、ＴＥＯＳ（Tetraethoxysilane）を堆積し、異方性エッチングにより、ＴＥＯＳ及びＳｉＮ膜をエッチングしてゲート側壁となるＳｉＮ膜１８及びＴＥＯＳ膜１９を形成する。続いてゲート電極１６をマスクにしてシリコン基板１に導電型不純物のイオン注入と活性化アニールを行い、ソース・ドレイン拡散層２０を形成する。
【００２４】
上記した本実施形態によれば、次のような効果が得られる。すなわち、高誘電率ゲート絶縁膜６上にシリコン膜７を形成した後、窒化処理してＮＭＯＳ領域上のシリコン膜７はそのままにして、ＰＭＯＳ領域上のシリコン膜をＳｉＮ膜９に置換する。これにより、ＮＭＯＳ領域においては、Ｌａ（Ｏ）膜１１に含まれるＬａ元素はシリコン基板１とＳｉＯ２膜５との界面近くまで拡散するが、ＰＭＯＳ領域においては、ＳｉＮ膜９がＬａ元素の拡散をブロックするため、シリコン基板１とＳｉＯ２膜５との界面まではＬａ元素は拡散しない。そのため、製造工程数の増加を抑え、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴそれぞれに適したフラットバンド電圧に調節することができる。
【００２５】
本実施形態では、メタル電極にＷ膜１２を用い、メタル電極の上に形成される多結晶シリコン膜１５とＷ膜１２の反応を防止するためにバリアメタル１３としてＴｉＮ膜を形成した。メタル電極はＴａ等の遷移金属類、それらのシリサイド、窒化物、炭化物等を用いてもよく、多結晶シリコン膜１５と反応しない組み合わせであれば、バリアメタル１３を形成しなくても構わない。また、バリアメタル１３はＴｉＮに限らず、ＴａＣやＲｕ等のメタル電極と多結晶シリコンの反応を防止できるものであれば他のものを用いても構わない。
【００２６】
なお、本実施形態では、Ｌａ元素をシリコン基板とゲート絶縁膜との界面付近まで拡散させるため、図２（ｂ）に示す工程において加熱処理を行ったが、ソース及びドレイン拡散層形成時の加熱処理工程でも十分に相分離及び拡散が起こるため、省略しても構わない。
【００２７】
加えて、本実施形態において、高誘電率ゲート絶縁膜としてシリコン酸化膜やシリコン酸窒化膜よりも誘電率の高い高誘電率絶縁膜を用い、金属元素（例えばＨｆ等）を含有するハフニウム珪酸化膜を用いたが、ハフニウム珪酸窒化膜、ジルコニウム酸化膜、ハフニウム酸化膜、ハフニウムジルコニウム酸化膜、ハフニウムジルコニウム酸化膜等の窒化されにくい、又は窒化されても窒素濃度が低い他のものを用いてもよい。
【００２８】
また、本実施形態で用いる基板は、通常のシリコン基板の他にＳＯＩ（Silicon On Insulator）基板を用いてもよい。
【００２９】
（第２の実施形態）
第２の実施形態は、第１の実施形態において、ＳｉＯ２膜５を形成するのに先駆けて、ＰＭＯＳ領域にエピタキシャル成長等によりシリコンゲルマニウム（ＳｉＧｅ）層を形成したものである。なお、本実施形態は、前記第１の実施形態とＳｉＧｅ層を形成する点以外は同じであるので第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００３０】
図４（ａ）に示すように、ＳｉＯ２膜５を形成する前にＳｉＧｅ層２１を形成する。この後の工程においては第１の実施形態と同様であり、図４（ｂ）に示すように、ゲート電極１６を形成した後、ゲート電極１６をマスクにしてシリコン基板１に導電型不純物のイオン注入と活性化アニールを行い、ソース・ドレイン拡散層２０を形成する。
【００３１】
ＳｉＧｅ層２１を形成することによって通常のシリコンチャネルのトランジスタよりも低しきい値電圧（Ｖｔｈ）を実現することができる。ＳｉＧｅ層２１の代わりに、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法を用いてＡｌ２Ｏ３層やＡｌＮ層を形成しても構わない。また、ＳｉＧｅ層を形成してからＡｌ２Ｏ３層やＡｌＮ層を形成しても良い。
【００３２】
上記した本実施形態によれば、前記した第１の実施形態の効果に加え、次のような効果が得られる。すなわち、ＰＭＯＳ領域にＳｉＧｅ層を形成することによって第１の実施形態と比較して低しきい値を有するＣＭＯＳＦＥＴを実現することが可能となる。
【００３３】
（第３の実施形態）
図５及び図６は本発明の第３の実施形態に係るＣＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【００３４】
はじめに、図５（ａ）に示すように、シリコン基板２２の主面上に既知の方法でＰＭＯＳ領域及びＮＭＯＳ領域を区画するためのＳＴＩ構造の素子分離領域２３を形成する。その後、既知の方法によってＮＭＯＳ領域であるＰウェル拡散層２４及びＰＭＯＳ領域であるＮウェル拡散層２５を形成する。
【００３５】
次に、図５（ｂ）に示すように、酸素雰囲気中における加熱処理等によりシリコン基板２２の主面を酸化させ、ＰＭＯＳ領域及びＮＭＯＳ領域にシリコン酸化（ＳｉＯ２）膜２６を形成する。
【００３６】
図５（ｃ）に示すように、ＳｉＯ２膜２６の形成に続いて、ＳｉＯ２膜２６上に高誘電率ゲート絶縁膜２７としてＨｆＳｉＯＮ膜をＭＯＣＶＤ法等により堆積する。ＨｆＳｉＯＮ膜２７の窒素濃度は後述するＬａ元素の拡散を完全にブロックしない範囲で任意に変化させて実施することができる。
【００３７】
その後、図５（ｄ）に示すように、フォトリソグラフィー法等を用いてＮＭＯＳ領域をレジスト２８でマスクし、図５（ｅ）に示すように、例えば、プラズマ窒化法によって、ＰＭＯＳ領域のＨｆＳｉＯＮ膜２７を窒化する。これにより、ＰＭＯＳ領域のＨｆＳｉＯＮ膜２７は窒化ＨｆＳｉＯＮ膜２９に置換され、ＮＭＯＳ領域はレジスト２８で覆われているためＨｆＳｉＯＮ膜２７がそのまま残った状態となる。窒化ＨｆＳｉＯＮ膜２９はＨｆＳｉＯＮ膜２７よりも高い窒素濃度を有する。
【００３８】
なお、レジスト２８は有機物であり、プラズマ窒化を行うことにより特性があまり変化しないと考えられるので、レジスト２８の除去に悪影響を及ぼすことは少ない。
【００３９】
次に、図６（ａ）に示すように、有機溶剤等でレジスト２８を除去し、ＮＭＯＳ領域のＨｆＳｉＯＮ膜２７及びＰＭＯＳ領域の窒化ＨｆＳｉＯＮ膜２９上にキャップ膜としてのＬａ膜を形成する。このＬａ膜はＮＭＯＳＦＥＴのしきい値Ｖｔｈを低くするために形成される。キャップ膜として、ランタンの代わりに、イットリウム、テルビウム、エルビウム、イッテルビウム、マグネシウム、イットリウム、スカンジウム、その他ランタノイド、アクチノイド、アルカリ土類金属、希土類金属のいずれかを用いてもよい。通常、Ｌａ膜は工程中で少し酸化され、少量の酸素を含むＬａ（Ｏ）膜３０となった状態で存在する。また、ランタンの代わりにマグネシウムを用いた場合も同様に少し酸化された状態で存在すると考えられる。
【００４０】
続いて、図６（ｂ）に示すように、Ｌａ（Ｏ）膜３０の上にメタル電極としてＷ膜３１、さらにそのＷ膜３１上にバリアメタル３２としてのＴｉＮ膜を形成する。ＴｉＮ膜３２形成後、加熱工程を行うことによってＮＭＯＳ領域においては、Ｌａ（Ｏ）膜３０に含まれるＬａ元素はシリコン基板２２とＳｉＯ２膜２６の界面近くまで拡散するが、ＰＭＯＳ領域においては、窒化されたＨｆＳｉＯＮ膜２９がＬａ元素の拡散をブロックするため、シリコン基板２２の界面方向にはＬａ元素は拡散しない。
【００４１】
その後、図６（ｃ）に示すように、ゲート材料として多結晶シリコン膜３３をＴｉＮ膜３２上に堆積し、多結晶シリコン膜３３にイオン注入を行った後、フォトリソグラフィー法により、多結晶シリコン膜３３、ＴｉＮ膜３２、Ｗ膜３１を順にエッチングしてゲート電極３４を形成する。さらに、このゲート電極３４をマスクにして、Ｌａ（Ｏ）膜３０、窒化ＨｆＳｉＯＮ膜２９又はＨｆＳｉＯＮ膜２７、ＳｉＯ２膜２６を順にエッチングしてゲート絶縁膜３５を形成する。この時、必要に応じてエクステンションイオン注入と結晶回復のアニールを行ってもよい。
【００４２】
ここで、ＰＭＯＳ領域のＬａ（Ｏ）膜３０は、ゲート構造の一部としてそのまま存在しているが、デバイス特性に悪影響を及ぼすようなことはないため、存在していても構わない。
【００４３】
次に、図６（ｄ）に示すように、ＳｉＮからなるライナー膜をシリコン基板２２の上面全面に堆積した後、そのＳｉＮ膜上に、ＴＥＯＳ（Tetraethoxysilane）を堆積し、異方性エッチングにより、ＴＥＯＳ及びＳｉＮ膜をエッチングしてゲート側壁となるＳｉＮ膜３６及びＴＥＯＳ膜３７を形成する。続いてゲート電極３４をマスクにしてイオン注入と活性化アニールを行い、ソース・ドレイン拡散層３８を形成する。
【００４４】
上記した本実施形態によれば、次のような効果が得られる。すなわち、ＰＭＯＳ領域及びＮＭＯＳ領域上にＨｆＳｉＯＮ膜２７を形成した後、窒化処理してＮＭＯＳ領域上のＨｆＳｉＯＮ２７はそのままにして、ＰＭＯＳ領域上のＨｆＳｉＯＮ膜を高窒素濃度の窒化ＨｆＳｉＯＮ膜２９に置換する。これにより、ＮＭＯＳ領域においては、Ｌａ（Ｏ）膜３０に含まれるＬａ元素はシリコン基板２２とＳｉＯ２膜２６との界面近くまで拡散するが、ＰＭＯＳ領域においては、窒化ＨｆＳｉＯＮ膜２９がＬａ元素の拡散をブロックするため、シリコン基板２２とＳｉＯ２膜２６との界面方向にはＬａ元素は拡散しない。そのため、製造工程数の増加を抑え、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴそれぞれに適したメタル電極を形成することができる。
【００４５】
また、本実施形態では、ＰＭＯＳ領域上の高誘電率ゲート絶縁膜であるＨｆＳｉＯ膜を直接、選択的に窒化することにより、ＰＭＯＳ領域においては、Ｌａ元素の拡散をブロックしているため、第１の実施形態と比べてさらに製造工程数を低減することができる。
【００４６】
本実施形態では、メタル電極にＷ膜３１を用い、メタル電極の上に形成される多結晶シリコン膜３３とＷ膜３１の反応を防止するためにバリアメタル３２としてＴｉＮ膜を形成した。メタル電極はＴａ等の遷移金属類、それらのシリサイド、窒化物、炭化物等を用いてもよく、多結晶シリコン膜３３と反応しない組み合わせであれば、バリアメタル３２を形成しなくても構わない。また、バリアメタル３２はＴｉＮに限らず、ＴａＣやＲｕ等のメタル電極と多結晶シリコンの反応を防止できるものであれば他のものを用いても構わない。
【００４７】
なお、本実施形態では、Ｌａ元素をシリコン基板とゲート絶縁膜との界面付近まで拡散させるため、図６（ｂ）に示す工程において加熱処理を行ったが、ソース及びドレイン拡散層形成時の加熱処理工程でも十分に相分離及び拡散が起こるため、省略しても構わない。
【００４８】
加えて、本実施形態において、高誘電率ゲート絶縁膜２７にハフニウム珪酸窒化膜を用いたが、ハフニウム珪酸化膜、ジルコニウム珪酸化膜、ジルコニウム珪酸窒化膜、ハフニウムジルコニウム珪酸化膜、ハフニウムジルコニウム珪酸窒化膜等の窒化を行うことによりキャップ膜の拡散を防止可能な窒素濃度を実現可能なものであれば、他のものを用いてもよい。
【００４９】
また、本実施形態で用いる基板は、通常のシリコン基板の他にＳＯＩ（Silicon On Insulator）基板を用いてもよい。
【００５０】
（第４の実施形態）
第４の実施形態は、第３の実施形態において、ＳｉＯ２膜２６を形成するのに先駆けて、ＰＭＯＳ領域にエピタキシャル成長等によりＳｉＧｅ層を形成したものである。なお、本実施形態は、前記第３の実施形態とＳｉＧｅ層を形成する点以外は同じであるので第３の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００５１】
図７（ａ）に示すように、ＳｉＯ２膜２６を形成する前にＳｉＧｅ層３９を形成する。この後の工程においては第３の実施形態と同様であり、図７（ｂ）に示すように、ゲート電極３４を形成した後、ゲート電極３４をマスクにしてシリコン基板２２に導電型不純物のイオン注入と活性化アニールを行い、ソース・ドレイン拡散層３８を形成する。
【００５２】
ＳｉＧｅ層３９を形成することによって通常のシリコンチャネルのトランジスタよりも低しきい値電圧（Ｖｔｈ）を実現することができる。ＳｉＧｅ層の代わりに、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法を用いてＡｌ２Ｏ３層やＡｌＮ層を形成しても構わない。また、ＳｉＧｅ層を形成してからＡｌ２Ｏ３層やＡｌＮ層を形成しても良い。
【００５３】
上記した本実施形態によれば、前記した第３の実施形態の効果に加え、次のような効果が得られる。すなわち、ＰＭＯＳ領域にＳｉＧｅ層を形成することによって第３の実施形態と比較して低しきい値を有するＣＭＯＳＦＥＴを実現することが可能となる。
【００５４】
（第５の実施形態）
続いて、本発明の第５の実施形態に係る半導体装置の製造方法の説明を行う。図８及び図９は本発明の第５の実施形態に係る半導体装置の製造方法を示す断面図である。図８及び図９を用いて製造工程について以下に説明する。
【００５５】
はじめに、図８（ａ）に示すように、シリコン基板４０の主面上に既知の方法でＰＭＯＳ領域及びＮＭＯＳ領域を区画するためのＳＴＩ構造の素子分離領域４１を形成する。その後、既知の方法によってＮＭＯＳ領域であるＰウェル拡散層４２及びＰＭＯＳ領域であるＮウェル拡散層４３を形成する。
【００５６】
次に、図８（ｂ）に示すように、酸素雰囲気中における加熱処理等によりシリコン基板４０の主面を酸化させ、ＰＭＯＳ領域及びＮＭＯＳ領域にシリコン酸化（ＳｉＯ２）膜４４を形成する。
【００５７】
ＳｉＯ２膜４４の形成に続いて、図８（ｃ）に示すように、ＳｉＯ２膜４４上に高誘電率ゲート絶縁膜としてハフニウム珪酸化膜（ＨｆＳｉＯ）膜をＭＯＣＶＤ法等により堆積する。ＳｉＯ２膜４４上に堆積したＨｆＳｉＯ膜に対して窒化、アニールの工程を経て、ハフニウム珪酸窒化（ＨｆＳｉＯＮ）膜４５を形成する。ＨｆＳｉＯＮ膜４５の窒素濃度は後述するＬａ元素の拡散を完全にブロックしない範囲で任意に変化させて実施することができる。また、ＨｆＳｉＯ膜の窒化ではなく、ＭＯＣＶＤ法等によりＳｉＯ２膜４４上に直接ＨｆＳｉＯＮ膜を堆積しても構わない。
【００５８】
続いてＨｆＳｉＯＮ膜４５の上にＡＬＤ法やＣＶＤ法等を用いて非常に薄いシリコン窒化（ＳｉＮ）膜４６を形成する。このＳｉＮ膜４６の厚さは、後述するランタン元素の拡散を防止できる厚さ、具体的には０．５ｎｍ〜１．０ｎｍ程度あればよい。また、デバイスの特性に影響を与えない程度の厚さであれば、それよりも厚く形成しても構わない。
【００５９】
その後、図８（ｄ）に示すように、フォトリソグラフィー法等を用いてＰＭＯＳ領域をレジスト４７でマスクし、図８（ｅ）に示すように、例えば、リン酸を用いた選択エッチング等によりＮＭＯＳ領域のＳｉＮ膜４６を除去する。
【００６０】
次に、図９（ａ）に示すように、有機溶剤等でレジスト４７を除去し、ＮＭＯＳ領域のＨｆＳｉＯＮ膜４５及びＰＭＯＳ領域のＳｉＮ膜４６上にキャップ膜としてのランタン酸化（Ｌａ２Ｏ３）膜４８を形成する。このＬａ２Ｏ３膜はＮＭＯＳＦＥＴのしきい値Ｖｔｈを低くするために形成される。Ｌａ２Ｏ３膜の代わりにランタン膜を形成しても構わない。また、ランタン膜の代わりに、イットリウム、テルビウム、エルビウム、イッテルビウム、マグネシウム、イットリウム、スカンジウム、その他ランタノイド、アクチノイド、アルカリ土類金属、希土類金属のいずれかを用いてもよい。その場合には通常、Ｌａ膜は工程中で少し酸化され、少量の酸素を含むＬａ（Ｏ）膜となった状態で存在する。また、ランタンの代わりにマグネシウムを用いた場合も同様に少し酸化された状態で存在すると考えられる。
【００６１】
続いて、図９（ｂ）に示すように、Ｌａ２Ｏ３膜４８の上にメタル電極としてＷ膜４９、さらにそのＷ膜４９上にバリアメタル５０としてのＴｉＮ膜を形成する。ＴｉＮ膜５０形成後、加熱工程を行うことによってＮＭＯＳ領域においては、Ｌａ２Ｏ３膜４８に含まれるＬａ元素はシリコン基板４０とＳｉＯ２膜４４の界面近くまで拡散するが、ＰＭＯＳ領域においては、ＳｉＮ膜４６がＬａ元素の拡散をブロックするため、シリコン基板４０の界面方向にはＬａ元素は拡散しない。
【００６２】
その後、図９（ｃ）に示すように、ゲート材料として多結晶シリコン膜５１をＴｉＮ膜５０上に堆積し、多結晶シリコン膜５１にイオン注入を行った後、フォトリソグラフィー法により、多結晶シリコン膜５１、ＴｉＮ膜５０、Ｗ膜４９を順にエッチングしてゲート電極５２を形成する。さらに、このゲート電極５２をマスクにして、Ｌａ２Ｏ３膜４８、ＳｉＮ膜４６、ＨｆＳｉＯＮ膜４５、ＳｉＯ２膜４４を順にエッチングしてゲート絶縁膜５３を形成する。この時、必要に応じてエクステンションイオン注入と結晶回復のアニールを行ってもよい。
【００６３】
次に、図９（ｄ）に示すように、ＳｉＮからなるライナー膜をシリコン基板４０の上面全面に堆積した後、そのＳｉＮ膜上に、ＴＥＯＳ（Tetraethoxysilane）を堆積し、異方性エッチングにより、ＴＥＯＳ及びＳｉＮ膜をエッチングしてゲート側壁となるＳｉＮ膜５４及びＴＥＯＳ膜５５を形成する。続いてゲート電極５２をマスクにしてイオン注入と活性化アニールを行い、ソース・ドレイン拡散層５６を形成する。
【００６４】
上記した本実施形態によれば、次のような効果が得られる。すなわち、ＰＭＯＳ領域上にＳｉＮ膜４６を形成する。これにより、ＮＭＯＳ領域においては、Ｌａ２Ｏ３膜４８に含まれるＬａ元素はシリコン基板４０とＳｉＯ２膜４４との界面近くまで拡散するが、ＰＭＯＳ領域においては、ＳｉＮ膜４６がＬａ元素の拡散をブロックするため、シリコン基板４０とＳｉＯ２膜４４との界面方向にはＬａ元素は拡散しない。そのため、製造工程数の増加を抑え、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴそれぞれに適したメタル電極を形成することができる。
【００６５】
また、上記した第１の実施形態では、シリコン膜７がＮＭＯＳ領域上に残存するため、Ｗ膜１２と反応してシリサイド電極１４を形成するが、本実施形態ではＷ膜をシリサイド化させずに電極として用いることができるため、より高速な動作を実現することができる。加えて、第１乃至第４の実施形態と比較して、レジスト膜を窒化する工程がないため、窒化したレジスト膜と比較して、容易にレジスト膜を剥離することができると考えられる。
【００６６】
本実施形態では、メタル電極にＷ膜４９を用い、メタル電極の上に形成される多結晶シリコン膜５１とＷ膜４９の反応を防止するためにバリアメタル５０としてＴｉＮ膜を形成した。メタル電極はＴａ等の遷移金属類、それらのシリサイド、窒化物、炭化物等を用いてもよく、多結晶シリコン膜５１と反応しない組み合わせであれば、バリアメタル５０を形成しなくても構わない。また、バリアメタル５０はＴｉＮに限らず、ＴａＣやＲｕ等のメタル電極と多結晶シリコンの反応を防止できるものであれば他のものを用いても構わない。
【００６７】
なお、本実施形態では、Ｌａ元素をシリコン基板とゲート絶縁膜との界面付近まで拡散させるため、図９（ｂ）に示す工程において加熱処理を行ったが、ソース及びドレイン拡散層形成時の加熱処理工程でも十分に相分離及び拡散が起こるため、省略しても構わない。
【００６８】
加えて、本実施形態において、高誘電率ゲート絶縁膜４５にハフニウム珪酸窒化膜を用いたが、ハフニウム珪酸化膜、ジルコニウム珪酸化膜、ジルコニウム珪酸窒化膜、ハフニウムジルコニウム珪酸化膜、ハフニウムジルコニウム珪酸窒化膜等の窒化を行うことによりキャップ膜の拡散を防止可能な窒素濃度を実現可能なものであれば、他のものを用いてもよい。
【００６９】
また、本実施形態で用いる基板は、通常のシリコン基板の他にＳＯＩ（Silicon On Insulator）基板を用いてもよい。
【００７０】
（第６の実施形態）
第６の実施形態は、第５の実施形態において、ＳｉＯ２膜４４を形成するのに先駆けて、ＰＭＯＳ領域にエピタキシャル成長等によりＳｉＧｅ層を形成したものである。なお、本実施形態は、前記第５の実施形態とＳｉＧｅ層を形成する点以外は同じであるので第５の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００７１】
図１０（ａ）に示すように、ＳｉＯ２膜４４を形成する前にＳｉＧｅ層５７を形成する。この後の工程においては第５の実施形態と同様であり、図１０（ｂ）に示すように、ゲート電極５２を形成した後、ゲート電極５２をマスクにしてシリコン基板４０に導電型不純物のイオン注入と活性化アニールを行い、ソース・ドレイン拡散層５６を形成する。
【００７２】
ＳｉＧｅ層５７を形成することによって通常のシリコンチャネルのトランジスタよりも低しきい値電圧（Ｖｔｈ）を実現することができる。ＳｉＧｅ層の代わりに、ＭＯＣＶＤ法やＡＬＤ法を用いてＡｌ２Ｏ３層やＡｌＮ層を形成しても構わない。また、ＳｉＧｅ層を形成してからＡｌ２Ｏ３層やＡｌＮ層を形成しても良い。
【００７３】
上記した本実施形態によれば、前記した第５の実施形態の効果に加え、次のような効果が得られる。すなわち、ＰＭＯＳ領域にＳｉＧｅ層を形成することによって第５の実施形態と比較して低しきい値を有するＣＭＯＳＦＥＴを実現することが可能となる。
【００７４】
本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図３】本発明の第１の実施形態に係る反応におけるギブスの自由エネルギーの差分特性を示した断面図。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図５】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図６】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図７】本発明の第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図８】本発明の第５の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図９】本発明の第５の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図１０】本発明の第６の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【符号の説明】
【００７６】
１、２２、４０ シリコン基板
２、２３、４１ 素子分離領域（ＳＴＩ）
３、２４、４２ Ｐウェル拡散層
４、２５、４３ Ｎウェル拡散層
５、２６、４４ シリコン酸化膜
６、２７、４５ 高誘電率ゲート絶縁膜
７ シリコン膜
８、２８、４７ レジスト
９、１８、３６、４６、５４ ＳｉＮ膜
１０、２３ ＨｆＳｉＯＮ膜
１１、３０ Ｌａ（Ｏ）膜
１２、３１、４９ Ｗ膜
１３、３２、５０ バリアメタル
１４ ＷＳｉ膜
１５、３３、５１ ドープト多結晶シリコン膜
１６、３４、５２ ゲート電極
１７、３５、５３ ゲート絶縁膜
１９、３７、５５ ＴＥＯＳ膜
２０、３８、５６ ソース・ドレイン拡散層
２１、３９、５７ ＳｉＧｅ層
２９ 窒化ＨｆＳｉＯＮ膜
４８ Ｌａ２Ｏ３膜
【技術分野】
【０００１】
本発明は、半導体装置、特にＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタとその製造方法に関する。
【背景技術】
【０００２】
近年の大規模集積回路の微細化に伴ってＣＭＯＳトランジスタにおいてもゲート絶縁膜の薄膜化が要求されている。しかし、ゲート絶縁膜の薄膜化が進むとゲート電極にポリシリコン膜を使用した場合には、ゲート電極の空乏化が無視出来なくなる。そのため、近年、ゲート電極にメタル電極を用いることが検討されており、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方において、低いしきい値電圧を実現するために、互いに異なる仕事関数を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が検討されている。
【０００３】
また、ゲート絶縁膜として、Ｈｆ酸化物等の高誘電率絶縁膜を使用することによって物理的な膜厚を厚くしてリーク電流を抑制しつつ、電気的薄膜化を進めていくという提案もなされている。しかし、ゲート絶縁膜に高誘電率絶縁膜を用いても、ゲート電極にポリシリコンを用いた場合、ポリシリコンゲート電極が空乏化してしまい、電気的膜厚が上昇するという問題がある。そこで、高誘電率ゲート絶縁膜とメタルゲートの組み合わせて用いることが試みられている。
【０００４】
次世代ＭＯＳＦＥＴの高誘電率ゲート絶縁膜として、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）を含む絶縁膜が有望視されているが、例えば、高誘電率ゲート絶縁膜としてハフニウム珪酸窒化膜（ＨｆＳｉＯＮ）膜を用いたＣＭＯＳトランジスタにおいては、ピニングと呼ばれる現象のため、仕事関数の異なる材料を使用しても、フラットバンド電圧（Ｖｆｂ）をバンドエッジに調整できずミッドギャップ近傍になってしまい、低いしきい値電圧を実現できないという問題がある。そこで、ＮＭＯＳＦＥＴのＶｆｂをバンドエッジに持っていくために、ランタノイドをはじめとするキャップ膜を使うことが有効とされている（例えば、特許文献１参照）。しかし、ＮＭＯＳ領域とＰＭＯＳ領域でキャップ膜を作り分けるには、成膜とパターニング、エッチング等の工程を複数回繰り返す等、複雑かつ多数の工程が要求されてしまうという問題があった。
【特許文献１】特開２００２−２７０８２１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の問題を鑑みなされたもので製造工程の簡略化が可能な高誘電率ゲート絶縁膜とメタルゲート電極を用いたメタルゲートＣＭＯＳの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様による半導体装置の製造方法は、基板の主面にＮ型半導体領域及びＰ型半導体領域を形成する工程と、前記Ｎ型半導体領域及びＰ型半導体領域上に高誘電率ゲート絶縁膜を形成する工程と、前記高誘電率ゲート絶縁膜上にシリコン膜を形成する工程と、前記Ｎ型半導体領域上の前記シリコン膜を窒化して窒化シリコン膜に置換する工程と、前記Ｐ型半導体領域の前記シリコン膜上及び前記Ｎ型半導体領域の前記窒化シリコン膜上にキャップ膜を介してメタルゲート電極を形成する工程と、前記キャップ膜の構成元素を前記Ｎ型半導体領域の前記高誘電率ゲート絶縁膜中へ導入する加熱工程とを備えることを特徴とする。
【０００７】
また、本発明の別態様による半導体装置の製造方法は、基板の主面にＮ型半導体領域及びＰ型半導体領域を形成する工程と、前記Ｎ型半導体領域及びＰ型半導体領域上に高誘電率ゲート絶縁膜を形成する工程と、前記Ｎ型半導体領域上の前記高誘電率ゲート絶縁膜を窒化して窒化高誘電率ゲート絶縁膜に置換する工程と、前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜上及び前記Ｎ型半導体領域の前記窒化高誘電率ゲート絶縁膜上にキャップ膜を介してメタルゲート電極を形成する工程と、前記キャップ膜の構成元素を前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜中へ導入する加熱工程とを備えることを特徴とする。
【０００８】
さらに、本発明の別態様による半導体装置の製造方法は、基板の主面にＮ型半導体領域及びＰ型半導体領域を形成する工程と、前記Ｎ型半導体領域及びＰ型半導体領域上に高誘電率ゲート絶縁膜を形成する工程と、前記Ｎ型半導体領域上の前記高誘電率ゲート絶縁膜上にシリコン窒化膜を形成する工程と、前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜上及び前記Ｎ型半導体領域の前記シリコン窒化膜上にキャップ膜を介してメタルゲート電極を形成する工程と、前記キャップ膜の構成元素を前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜中へ導入する加熱工程と、を備えることを特徴とする
【発明の効果】
【０００９】
本発明によれば、高誘電率ゲート絶縁膜とメタルゲート電極を用いたメタルゲートＣＭＯＳの製造方法を簡略化することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１１】
（第１の実施形態）
図１及び図２は本発明の第１の実施形態に係るＣＭＯＳＦＥＴの製造工程を示す断面図である。
【００１２】
はじめに、図１（ａ）に示すように、シリコン（Ｓｉ）基板１の主面上に既知の方法でＰＭＯＳＦＥＴの形成領域（以下、単にＰＭＯＳ領域と称す）及びＮＭＯＳＦＥＴの形成領域（以下、単にＮＭＯＳ領域と称す）を区画するためのＳＴＩ（Shallow Trench Isolation）構造の素子分離領域２を形成する。この素子分離領域２は、例えば、以下の方法を用いて形成される。まず、シリコン基板１の主面上にバッファ膜を介してマスクとなるシリコン窒化膜を堆積させる。次に、レジストによるパターン転写法を用いてシリコン窒化膜、及びバッファ膜をパターニングしてマスクを形成し、このマスクを用いてシリコン基板１を所定の深さまでエッチングしてトレンチを形成する。次に、レジストを除去した後、シリコン基板１の主面全面にシリコン酸化膜を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）等で平坦化するとともにトレンチ内にシリコン酸化膜を埋め込んだ後、マスクとして用いたシリコン窒化膜及びバッファ膜を除去することにより素子分離領域２を形成する。
【００１３】
その後、既知の方法によってＮＭＯＳ領域であるＰウェル拡散層３及びＰＭＯＳ領域であるＮウェル拡散層４を形成する。次に、図１（ｂ）に示すように、酸素雰囲気中における加熱処理等によりシリコン基板１の主面を酸化させ、ＰＭＯＳ領域及びＮＭＯＳ領域にシリコン酸化（ＳｉＯ２）膜５を形成する。
【００１４】
図１（ｃ）に示すように、ＳｉＯ２膜５の形成に続いて、ＳｉＯ２膜５上に高誘電率ゲート絶縁膜６としてＨｆＳｉＯ膜をテトラジメチルアミノシリコンとテトラジエチルアミノハフニウムを用いたＭＯＣＶＤ法により堆積し、さらにこのＨｆＳｉＯ膜６の上に、例えば、ＡＬＤ法やスパッタリング法を用いて非常に薄いシリコン膜７を形成する。
【００１５】
このシリコン膜７の厚さは、窒化した時に、後述するランタン元素の拡散を防止できる厚さ、具体的には０．５ｎｍ〜１．０ｎｍ程度あればよい。また、デバイスの特性に影響を与えない程度の厚さであれば、それよりも厚く形成しても構わない。なお、スパッタリング法で成膜を行う場合は、十分な条件出しを行った上で成膜を行なうことが望ましい。
【００１６】
その後、図１（ｄ）に示すように、フォトリソグラフィー法等を用いてＮＭＯＳ領域をレジスト８でマスクし、図１（ｅ）に示すように、例えば、プラズマ窒化法によって、ＰＭＯＳ領域のＨｆＳｉＯ膜６及びシリコン膜７を窒化してシリコン窒化（ＳｉＮ）膜に置換する。本実施形態ではＮＭＯＳ領域のシリコン膜７をレジスト８でマスクしているため、ＰＭＯＳ領域のＨｆＳｉＯ膜６及びシリコン膜７をレジストが劣化しない低温でプラズマ窒化することが可能である。これにより、ＰＭＯＳ領域にはＳｉＮ膜９及びＨｆＳｉＯＮ膜１０が形成され、ＮＭＯＳ領域はレジスト８で覆われているため、シリコン膜７がそのまま残った状態となる。なお、レジスト８は有機物であり、プラズマ窒化を行うことにより特性があまり変化しないと考えられるので、レジスト８の除去に悪影響を及ぼすことは少ない。
【００１７】
次に、図２（ａ）に示すように、有機溶剤等でレジスト８を除去し、ＮＭＯＳ領域のシリコン膜７及びＰＭＯＳ領域のＳｉＮ膜９上にキャップ膜としてのランタン（Ｌａ）膜を形成する。このＬａ膜はＮＭＯＳＦＥＴのしきい値Ｖｔｈを低くするために形成される。キャップ膜として、ランタンの代わりに、イットリウム、テルビウム、エルビウム、イッテルビウム、マグネシウム、イットリウム、スカンジウム、その他ランタノイド、アクチノイド、アルカリ土類金属、希土類金属のいずれかを用いてもよい。通常、Ｌａ膜は工程中で少し酸化され、少量の酸素を含むＬａ（Ｏ）膜１１となった状態で存在する。また、ランタンの代わりにマグネシウムを用いた場合も同様に少し酸化された状態で存在すると考えられる。
【００１８】
続いて、図２（ｂ）に示すように、Ｌａ（Ｏ）膜１１の上にメタル電極としてＷ膜１２、さらにそのＷ膜１２上にバリア膜としてのＴｉＮ膜１３を形成する。ＴｉＮ膜１３の形成後、加熱工程を行うことによってＮＭＯＳ領域においては、Ｌａ（Ｏ）膜１１に含まれるＬａ元素はシリコン基板１とＳｉＯ２膜５との界面近くまで拡散するが、ＰＭＯＳ領域においては、ＳｉＮ膜９がＬａ元素の拡散をブロックするため、シリコン基板１とＳｉＯ２膜５との界面方向にはＬａ元素は拡散しない。そして、この加熱工程において、図２（ｃ）に示すように、ＮＭＯＳ領域では、Ｗ膜１２とシリコン膜７が反応し、Ｗ膜１２とシリコン膜７とがＷＳｉ膜１４に置換されるが、ＰＭＯＳ領域では、Ｗ膜１２、Ｌａ（Ｏ）膜１１、ＳｉＮ膜９及びＨｆＳｉＯＮ膜１０はそのまま存在する。
【００１９】
ここで、ＳｉＮ膜９がＬａ元素の拡散をブロックする理由を以下に述べる。例えば、ＳｉＮ膜９に対してＬａ（Ｏ）膜１１を接触させた場合、熱力学的に説明すると後述の式（１）に示すような反応が起こる。この反応がどちらに進むかは、ギブスの自由エネルギーの差分（ΔＧ）が負となるかどうかで決まる。
【００２０】
ＳｉＮ＋Ｌａ（Ｏ）＝Ｌａ（Ｏ）Ｎ＋Ｓｉ＋ΔＧ ・・・・・式（１）
図３に示すように、式（１）の反応におけるΔＧは通常の半導体装置の製造で行われる加熱工程の温度では正の値となるため、式（１）の反応は右辺には進まない。従って、Ｌａ（Ｏ）膜１１のＬａ元素はＳｉＮ膜９を通り抜けることができないため、ＰＭＯＳ領域のシリコン基板１界面方向へのＬａ元素の拡散が抑制される。
【００２１】
その後、図２（ｄ）に示すように、ゲート材料として多結晶シリコン膜１５をバリアメタル１３であるＴｉＮ膜上に堆積し、多結晶シリコン膜１５にイオン注入を行った後、フォトリソグラフィー法により多結晶シリコン膜１５、ＴｉＮ膜１３、ＷＳｉ膜１４、またはＷ膜１２を順にエッチングしてゲート電極１６を形成する。さらに、このゲート電極１６をマスクにして、Ｌａ（Ｏ）膜１１、ＨｆＳｉＯＮ膜１０、ＳｉＮ膜９、ＨｆＳｉＯ膜６、ＳｉＯ２膜５を順にエッチングしてゲート絶縁膜１７を形成する。この時、必要に応じてエクステンションイオン注入と結晶回復のアニールを行ってもよい。
【００２２】
ここで、ＰＭＯＳ領域のＬａ（Ｏ）膜１１は、ゲート構造の一部としてそのまま存在しているが、デバイス特性に悪影響を及ぼすようなことはないため、存在していても構わない。
【００２３】
次に、図２（ｅ）に示すように、ＳｉＮからなるライナー膜をシリコン基板１の上面全面に堆積した後、そのＳｉＮ膜上に、ＴＥＯＳ（Tetraethoxysilane）を堆積し、異方性エッチングにより、ＴＥＯＳ及びＳｉＮ膜をエッチングしてゲート側壁となるＳｉＮ膜１８及びＴＥＯＳ膜１９を形成する。続いてゲート電極１６をマスクにしてシリコン基板１に導電型不純物のイオン注入と活性化アニールを行い、ソース・ドレイン拡散層２０を形成する。
【００２４】
上記した本実施形態によれば、次のような効果が得られる。すなわち、高誘電率ゲート絶縁膜６上にシリコン膜７を形成した後、窒化処理してＮＭＯＳ領域上のシリコン膜７はそのままにして、ＰＭＯＳ領域上のシリコン膜をＳｉＮ膜９に置換する。これにより、ＮＭＯＳ領域においては、Ｌａ（Ｏ）膜１１に含まれるＬａ元素はシリコン基板１とＳｉＯ２膜５との界面近くまで拡散するが、ＰＭＯＳ領域においては、ＳｉＮ膜９がＬａ元素の拡散をブロックするため、シリコン基板１とＳｉＯ２膜５との界面まではＬａ元素は拡散しない。そのため、製造工程数の増加を抑え、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴそれぞれに適したフラットバンド電圧に調節することができる。
【００２５】
本実施形態では、メタル電極にＷ膜１２を用い、メタル電極の上に形成される多結晶シリコン膜１５とＷ膜１２の反応を防止するためにバリアメタル１３としてＴｉＮ膜を形成した。メタル電極はＴａ等の遷移金属類、それらのシリサイド、窒化物、炭化物等を用いてもよく、多結晶シリコン膜１５と反応しない組み合わせであれば、バリアメタル１３を形成しなくても構わない。また、バリアメタル１３はＴｉＮに限らず、ＴａＣやＲｕ等のメタル電極と多結晶シリコンの反応を防止できるものであれば他のものを用いても構わない。
【００２６】
なお、本実施形態では、Ｌａ元素をシリコン基板とゲート絶縁膜との界面付近まで拡散させるため、図２（ｂ）に示す工程において加熱処理を行ったが、ソース及びドレイン拡散層形成時の加熱処理工程でも十分に相分離及び拡散が起こるため、省略しても構わない。
【００２７】
加えて、本実施形態において、高誘電率ゲート絶縁膜としてシリコン酸化膜やシリコン酸窒化膜よりも誘電率の高い高誘電率絶縁膜を用い、金属元素（例えばＨｆ等）を含有するハフニウム珪酸化膜を用いたが、ハフニウム珪酸窒化膜、ジルコニウム酸化膜、ハフニウム酸化膜、ハフニウムジルコニウム酸化膜、ハフニウムジルコニウム酸化膜等の窒化されにくい、又は窒化されても窒素濃度が低い他のものを用いてもよい。
【００２８】
また、本実施形態で用いる基板は、通常のシリコン基板の他にＳＯＩ（Silicon On Insulator）基板を用いてもよい。
【００２９】
（第２の実施形態）
第２の実施形態は、第１の実施形態において、ＳｉＯ２膜５を形成するのに先駆けて、ＰＭＯＳ領域にエピタキシャル成長等によりシリコンゲルマニウム（ＳｉＧｅ）層を形成したものである。なお、本実施形態は、前記第１の実施形態とＳｉＧｅ層を形成する点以外は同じであるので第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００３０】
図４（ａ）に示すように、ＳｉＯ２膜５を形成する前にＳｉＧｅ層２１を形成する。この後の工程においては第１の実施形態と同様であり、図４（ｂ）に示すように、ゲート電極１６を形成した後、ゲート電極１６をマスクにしてシリコン基板１に導電型不純物のイオン注入と活性化アニールを行い、ソース・ドレイン拡散層２０を形成する。
【００３１】
ＳｉＧｅ層２１を形成することによって通常のシリコンチャネルのトランジスタよりも低しきい値電圧（Ｖｔｈ）を実現することができる。ＳｉＧｅ層２１の代わりに、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法を用いてＡｌ２Ｏ３層やＡｌＮ層を形成しても構わない。また、ＳｉＧｅ層を形成してからＡｌ２Ｏ３層やＡｌＮ層を形成しても良い。
【００３２】
上記した本実施形態によれば、前記した第１の実施形態の効果に加え、次のような効果が得られる。すなわち、ＰＭＯＳ領域にＳｉＧｅ層を形成することによって第１の実施形態と比較して低しきい値を有するＣＭＯＳＦＥＴを実現することが可能となる。
【００３３】
（第３の実施形態）
図５及び図６は本発明の第３の実施形態に係るＣＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【００３４】
はじめに、図５（ａ）に示すように、シリコン基板２２の主面上に既知の方法でＰＭＯＳ領域及びＮＭＯＳ領域を区画するためのＳＴＩ構造の素子分離領域２３を形成する。その後、既知の方法によってＮＭＯＳ領域であるＰウェル拡散層２４及びＰＭＯＳ領域であるＮウェル拡散層２５を形成する。
【００３５】
次に、図５（ｂ）に示すように、酸素雰囲気中における加熱処理等によりシリコン基板２２の主面を酸化させ、ＰＭＯＳ領域及びＮＭＯＳ領域にシリコン酸化（ＳｉＯ２）膜２６を形成する。
【００３６】
図５（ｃ）に示すように、ＳｉＯ２膜２６の形成に続いて、ＳｉＯ２膜２６上に高誘電率ゲート絶縁膜２７としてＨｆＳｉＯＮ膜をＭＯＣＶＤ法等により堆積する。ＨｆＳｉＯＮ膜２７の窒素濃度は後述するＬａ元素の拡散を完全にブロックしない範囲で任意に変化させて実施することができる。
【００３７】
その後、図５（ｄ）に示すように、フォトリソグラフィー法等を用いてＮＭＯＳ領域をレジスト２８でマスクし、図５（ｅ）に示すように、例えば、プラズマ窒化法によって、ＰＭＯＳ領域のＨｆＳｉＯＮ膜２７を窒化する。これにより、ＰＭＯＳ領域のＨｆＳｉＯＮ膜２７は窒化ＨｆＳｉＯＮ膜２９に置換され、ＮＭＯＳ領域はレジスト２８で覆われているためＨｆＳｉＯＮ膜２７がそのまま残った状態となる。窒化ＨｆＳｉＯＮ膜２９はＨｆＳｉＯＮ膜２７よりも高い窒素濃度を有する。
【００３８】
なお、レジスト２８は有機物であり、プラズマ窒化を行うことにより特性があまり変化しないと考えられるので、レジスト２８の除去に悪影響を及ぼすことは少ない。
【００３９】
次に、図６（ａ）に示すように、有機溶剤等でレジスト２８を除去し、ＮＭＯＳ領域のＨｆＳｉＯＮ膜２７及びＰＭＯＳ領域の窒化ＨｆＳｉＯＮ膜２９上にキャップ膜としてのＬａ膜を形成する。このＬａ膜はＮＭＯＳＦＥＴのしきい値Ｖｔｈを低くするために形成される。キャップ膜として、ランタンの代わりに、イットリウム、テルビウム、エルビウム、イッテルビウム、マグネシウム、イットリウム、スカンジウム、その他ランタノイド、アクチノイド、アルカリ土類金属、希土類金属のいずれかを用いてもよい。通常、Ｌａ膜は工程中で少し酸化され、少量の酸素を含むＬａ（Ｏ）膜３０となった状態で存在する。また、ランタンの代わりにマグネシウムを用いた場合も同様に少し酸化された状態で存在すると考えられる。
【００４０】
続いて、図６（ｂ）に示すように、Ｌａ（Ｏ）膜３０の上にメタル電極としてＷ膜３１、さらにそのＷ膜３１上にバリアメタル３２としてのＴｉＮ膜を形成する。ＴｉＮ膜３２形成後、加熱工程を行うことによってＮＭＯＳ領域においては、Ｌａ（Ｏ）膜３０に含まれるＬａ元素はシリコン基板２２とＳｉＯ２膜２６の界面近くまで拡散するが、ＰＭＯＳ領域においては、窒化されたＨｆＳｉＯＮ膜２９がＬａ元素の拡散をブロックするため、シリコン基板２２の界面方向にはＬａ元素は拡散しない。
【００４１】
その後、図６（ｃ）に示すように、ゲート材料として多結晶シリコン膜３３をＴｉＮ膜３２上に堆積し、多結晶シリコン膜３３にイオン注入を行った後、フォトリソグラフィー法により、多結晶シリコン膜３３、ＴｉＮ膜３２、Ｗ膜３１を順にエッチングしてゲート電極３４を形成する。さらに、このゲート電極３４をマスクにして、Ｌａ（Ｏ）膜３０、窒化ＨｆＳｉＯＮ膜２９又はＨｆＳｉＯＮ膜２７、ＳｉＯ２膜２６を順にエッチングしてゲート絶縁膜３５を形成する。この時、必要に応じてエクステンションイオン注入と結晶回復のアニールを行ってもよい。
【００４２】
ここで、ＰＭＯＳ領域のＬａ（Ｏ）膜３０は、ゲート構造の一部としてそのまま存在しているが、デバイス特性に悪影響を及ぼすようなことはないため、存在していても構わない。
【００４３】
次に、図６（ｄ）に示すように、ＳｉＮからなるライナー膜をシリコン基板２２の上面全面に堆積した後、そのＳｉＮ膜上に、ＴＥＯＳ（Tetraethoxysilane）を堆積し、異方性エッチングにより、ＴＥＯＳ及びＳｉＮ膜をエッチングしてゲート側壁となるＳｉＮ膜３６及びＴＥＯＳ膜３７を形成する。続いてゲート電極３４をマスクにしてイオン注入と活性化アニールを行い、ソース・ドレイン拡散層３８を形成する。
【００４４】
上記した本実施形態によれば、次のような効果が得られる。すなわち、ＰＭＯＳ領域及びＮＭＯＳ領域上にＨｆＳｉＯＮ膜２７を形成した後、窒化処理してＮＭＯＳ領域上のＨｆＳｉＯＮ２７はそのままにして、ＰＭＯＳ領域上のＨｆＳｉＯＮ膜を高窒素濃度の窒化ＨｆＳｉＯＮ膜２９に置換する。これにより、ＮＭＯＳ領域においては、Ｌａ（Ｏ）膜３０に含まれるＬａ元素はシリコン基板２２とＳｉＯ２膜２６との界面近くまで拡散するが、ＰＭＯＳ領域においては、窒化ＨｆＳｉＯＮ膜２９がＬａ元素の拡散をブロックするため、シリコン基板２２とＳｉＯ２膜２６との界面方向にはＬａ元素は拡散しない。そのため、製造工程数の増加を抑え、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴそれぞれに適したメタル電極を形成することができる。
【００４５】
また、本実施形態では、ＰＭＯＳ領域上の高誘電率ゲート絶縁膜であるＨｆＳｉＯ膜を直接、選択的に窒化することにより、ＰＭＯＳ領域においては、Ｌａ元素の拡散をブロックしているため、第１の実施形態と比べてさらに製造工程数を低減することができる。
【００４６】
本実施形態では、メタル電極にＷ膜３１を用い、メタル電極の上に形成される多結晶シリコン膜３３とＷ膜３１の反応を防止するためにバリアメタル３２としてＴｉＮ膜を形成した。メタル電極はＴａ等の遷移金属類、それらのシリサイド、窒化物、炭化物等を用いてもよく、多結晶シリコン膜３３と反応しない組み合わせであれば、バリアメタル３２を形成しなくても構わない。また、バリアメタル３２はＴｉＮに限らず、ＴａＣやＲｕ等のメタル電極と多結晶シリコンの反応を防止できるものであれば他のものを用いても構わない。
【００４７】
なお、本実施形態では、Ｌａ元素をシリコン基板とゲート絶縁膜との界面付近まで拡散させるため、図６（ｂ）に示す工程において加熱処理を行ったが、ソース及びドレイン拡散層形成時の加熱処理工程でも十分に相分離及び拡散が起こるため、省略しても構わない。
【００４８】
加えて、本実施形態において、高誘電率ゲート絶縁膜２７にハフニウム珪酸窒化膜を用いたが、ハフニウム珪酸化膜、ジルコニウム珪酸化膜、ジルコニウム珪酸窒化膜、ハフニウムジルコニウム珪酸化膜、ハフニウムジルコニウム珪酸窒化膜等の窒化を行うことによりキャップ膜の拡散を防止可能な窒素濃度を実現可能なものであれば、他のものを用いてもよい。
【００４９】
また、本実施形態で用いる基板は、通常のシリコン基板の他にＳＯＩ（Silicon On Insulator）基板を用いてもよい。
【００５０】
（第４の実施形態）
第４の実施形態は、第３の実施形態において、ＳｉＯ２膜２６を形成するのに先駆けて、ＰＭＯＳ領域にエピタキシャル成長等によりＳｉＧｅ層を形成したものである。なお、本実施形態は、前記第３の実施形態とＳｉＧｅ層を形成する点以外は同じであるので第３の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００５１】
図７（ａ）に示すように、ＳｉＯ２膜２６を形成する前にＳｉＧｅ層３９を形成する。この後の工程においては第３の実施形態と同様であり、図７（ｂ）に示すように、ゲート電極３４を形成した後、ゲート電極３４をマスクにしてシリコン基板２２に導電型不純物のイオン注入と活性化アニールを行い、ソース・ドレイン拡散層３８を形成する。
【００５２】
ＳｉＧｅ層３９を形成することによって通常のシリコンチャネルのトランジスタよりも低しきい値電圧（Ｖｔｈ）を実現することができる。ＳｉＧｅ層の代わりに、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法を用いてＡｌ２Ｏ３層やＡｌＮ層を形成しても構わない。また、ＳｉＧｅ層を形成してからＡｌ２Ｏ３層やＡｌＮ層を形成しても良い。
【００５３】
上記した本実施形態によれば、前記した第３の実施形態の効果に加え、次のような効果が得られる。すなわち、ＰＭＯＳ領域にＳｉＧｅ層を形成することによって第３の実施形態と比較して低しきい値を有するＣＭＯＳＦＥＴを実現することが可能となる。
【００５４】
（第５の実施形態）
続いて、本発明の第５の実施形態に係る半導体装置の製造方法の説明を行う。図８及び図９は本発明の第５の実施形態に係る半導体装置の製造方法を示す断面図である。図８及び図９を用いて製造工程について以下に説明する。
【００５５】
はじめに、図８（ａ）に示すように、シリコン基板４０の主面上に既知の方法でＰＭＯＳ領域及びＮＭＯＳ領域を区画するためのＳＴＩ構造の素子分離領域４１を形成する。その後、既知の方法によってＮＭＯＳ領域であるＰウェル拡散層４２及びＰＭＯＳ領域であるＮウェル拡散層４３を形成する。
【００５６】
次に、図８（ｂ）に示すように、酸素雰囲気中における加熱処理等によりシリコン基板４０の主面を酸化させ、ＰＭＯＳ領域及びＮＭＯＳ領域にシリコン酸化（ＳｉＯ２）膜４４を形成する。
【００５７】
ＳｉＯ２膜４４の形成に続いて、図８（ｃ）に示すように、ＳｉＯ２膜４４上に高誘電率ゲート絶縁膜としてハフニウム珪酸化膜（ＨｆＳｉＯ）膜をＭＯＣＶＤ法等により堆積する。ＳｉＯ２膜４４上に堆積したＨｆＳｉＯ膜に対して窒化、アニールの工程を経て、ハフニウム珪酸窒化（ＨｆＳｉＯＮ）膜４５を形成する。ＨｆＳｉＯＮ膜４５の窒素濃度は後述するＬａ元素の拡散を完全にブロックしない範囲で任意に変化させて実施することができる。また、ＨｆＳｉＯ膜の窒化ではなく、ＭＯＣＶＤ法等によりＳｉＯ２膜４４上に直接ＨｆＳｉＯＮ膜を堆積しても構わない。
【００５８】
続いてＨｆＳｉＯＮ膜４５の上にＡＬＤ法やＣＶＤ法等を用いて非常に薄いシリコン窒化（ＳｉＮ）膜４６を形成する。このＳｉＮ膜４６の厚さは、後述するランタン元素の拡散を防止できる厚さ、具体的には０．５ｎｍ〜１．０ｎｍ程度あればよい。また、デバイスの特性に影響を与えない程度の厚さであれば、それよりも厚く形成しても構わない。
【００５９】
その後、図８（ｄ）に示すように、フォトリソグラフィー法等を用いてＰＭＯＳ領域をレジスト４７でマスクし、図８（ｅ）に示すように、例えば、リン酸を用いた選択エッチング等によりＮＭＯＳ領域のＳｉＮ膜４６を除去する。
【００６０】
次に、図９（ａ）に示すように、有機溶剤等でレジスト４７を除去し、ＮＭＯＳ領域のＨｆＳｉＯＮ膜４５及びＰＭＯＳ領域のＳｉＮ膜４６上にキャップ膜としてのランタン酸化（Ｌａ２Ｏ３）膜４８を形成する。このＬａ２Ｏ３膜はＮＭＯＳＦＥＴのしきい値Ｖｔｈを低くするために形成される。Ｌａ２Ｏ３膜の代わりにランタン膜を形成しても構わない。また、ランタン膜の代わりに、イットリウム、テルビウム、エルビウム、イッテルビウム、マグネシウム、イットリウム、スカンジウム、その他ランタノイド、アクチノイド、アルカリ土類金属、希土類金属のいずれかを用いてもよい。その場合には通常、Ｌａ膜は工程中で少し酸化され、少量の酸素を含むＬａ（Ｏ）膜となった状態で存在する。また、ランタンの代わりにマグネシウムを用いた場合も同様に少し酸化された状態で存在すると考えられる。
【００６１】
続いて、図９（ｂ）に示すように、Ｌａ２Ｏ３膜４８の上にメタル電極としてＷ膜４９、さらにそのＷ膜４９上にバリアメタル５０としてのＴｉＮ膜を形成する。ＴｉＮ膜５０形成後、加熱工程を行うことによってＮＭＯＳ領域においては、Ｌａ２Ｏ３膜４８に含まれるＬａ元素はシリコン基板４０とＳｉＯ２膜４４の界面近くまで拡散するが、ＰＭＯＳ領域においては、ＳｉＮ膜４６がＬａ元素の拡散をブロックするため、シリコン基板４０の界面方向にはＬａ元素は拡散しない。
【００６２】
その後、図９（ｃ）に示すように、ゲート材料として多結晶シリコン膜５１をＴｉＮ膜５０上に堆積し、多結晶シリコン膜５１にイオン注入を行った後、フォトリソグラフィー法により、多結晶シリコン膜５１、ＴｉＮ膜５０、Ｗ膜４９を順にエッチングしてゲート電極５２を形成する。さらに、このゲート電極５２をマスクにして、Ｌａ２Ｏ３膜４８、ＳｉＮ膜４６、ＨｆＳｉＯＮ膜４５、ＳｉＯ２膜４４を順にエッチングしてゲート絶縁膜５３を形成する。この時、必要に応じてエクステンションイオン注入と結晶回復のアニールを行ってもよい。
【００６３】
次に、図９（ｄ）に示すように、ＳｉＮからなるライナー膜をシリコン基板４０の上面全面に堆積した後、そのＳｉＮ膜上に、ＴＥＯＳ（Tetraethoxysilane）を堆積し、異方性エッチングにより、ＴＥＯＳ及びＳｉＮ膜をエッチングしてゲート側壁となるＳｉＮ膜５４及びＴＥＯＳ膜５５を形成する。続いてゲート電極５２をマスクにしてイオン注入と活性化アニールを行い、ソース・ドレイン拡散層５６を形成する。
【００６４】
上記した本実施形態によれば、次のような効果が得られる。すなわち、ＰＭＯＳ領域上にＳｉＮ膜４６を形成する。これにより、ＮＭＯＳ領域においては、Ｌａ２Ｏ３膜４８に含まれるＬａ元素はシリコン基板４０とＳｉＯ２膜４４との界面近くまで拡散するが、ＰＭＯＳ領域においては、ＳｉＮ膜４６がＬａ元素の拡散をブロックするため、シリコン基板４０とＳｉＯ２膜４４との界面方向にはＬａ元素は拡散しない。そのため、製造工程数の増加を抑え、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴそれぞれに適したメタル電極を形成することができる。
【００６５】
また、上記した第１の実施形態では、シリコン膜７がＮＭＯＳ領域上に残存するため、Ｗ膜１２と反応してシリサイド電極１４を形成するが、本実施形態ではＷ膜をシリサイド化させずに電極として用いることができるため、より高速な動作を実現することができる。加えて、第１乃至第４の実施形態と比較して、レジスト膜を窒化する工程がないため、窒化したレジスト膜と比較して、容易にレジスト膜を剥離することができると考えられる。
【００６６】
本実施形態では、メタル電極にＷ膜４９を用い、メタル電極の上に形成される多結晶シリコン膜５１とＷ膜４９の反応を防止するためにバリアメタル５０としてＴｉＮ膜を形成した。メタル電極はＴａ等の遷移金属類、それらのシリサイド、窒化物、炭化物等を用いてもよく、多結晶シリコン膜５１と反応しない組み合わせであれば、バリアメタル５０を形成しなくても構わない。また、バリアメタル５０はＴｉＮに限らず、ＴａＣやＲｕ等のメタル電極と多結晶シリコンの反応を防止できるものであれば他のものを用いても構わない。
【００６７】
なお、本実施形態では、Ｌａ元素をシリコン基板とゲート絶縁膜との界面付近まで拡散させるため、図９（ｂ）に示す工程において加熱処理を行ったが、ソース及びドレイン拡散層形成時の加熱処理工程でも十分に相分離及び拡散が起こるため、省略しても構わない。
【００６８】
加えて、本実施形態において、高誘電率ゲート絶縁膜４５にハフニウム珪酸窒化膜を用いたが、ハフニウム珪酸化膜、ジルコニウム珪酸化膜、ジルコニウム珪酸窒化膜、ハフニウムジルコニウム珪酸化膜、ハフニウムジルコニウム珪酸窒化膜等の窒化を行うことによりキャップ膜の拡散を防止可能な窒素濃度を実現可能なものであれば、他のものを用いてもよい。
【００６９】
また、本実施形態で用いる基板は、通常のシリコン基板の他にＳＯＩ（Silicon On Insulator）基板を用いてもよい。
【００７０】
（第６の実施形態）
第６の実施形態は、第５の実施形態において、ＳｉＯ２膜４４を形成するのに先駆けて、ＰＭＯＳ領域にエピタキシャル成長等によりＳｉＧｅ層を形成したものである。なお、本実施形態は、前記第５の実施形態とＳｉＧｅ層を形成する点以外は同じであるので第５の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００７１】
図１０（ａ）に示すように、ＳｉＯ２膜４４を形成する前にＳｉＧｅ層５７を形成する。この後の工程においては第５の実施形態と同様であり、図１０（ｂ）に示すように、ゲート電極５２を形成した後、ゲート電極５２をマスクにしてシリコン基板４０に導電型不純物のイオン注入と活性化アニールを行い、ソース・ドレイン拡散層５６を形成する。
【００７２】
ＳｉＧｅ層５７を形成することによって通常のシリコンチャネルのトランジスタよりも低しきい値電圧（Ｖｔｈ）を実現することができる。ＳｉＧｅ層の代わりに、ＭＯＣＶＤ法やＡＬＤ法を用いてＡｌ２Ｏ３層やＡｌＮ層を形成しても構わない。また、ＳｉＧｅ層を形成してからＡｌ２Ｏ３層やＡｌＮ層を形成しても良い。
【００７３】
上記した本実施形態によれば、前記した第５の実施形態の効果に加え、次のような効果が得られる。すなわち、ＰＭＯＳ領域にＳｉＧｅ層を形成することによって第５の実施形態と比較して低しきい値を有するＣＭＯＳＦＥＴを実現することが可能となる。
【００７４】
本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図３】本発明の第１の実施形態に係る反応におけるギブスの自由エネルギーの差分特性を示した断面図。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図５】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図６】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図７】本発明の第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図８】本発明の第５の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図９】本発明の第５の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図１０】本発明の第６の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【符号の説明】
【００７６】
１、２２、４０ シリコン基板
２、２３、４１ 素子分離領域（ＳＴＩ）
３、２４、４２ Ｐウェル拡散層
４、２５、４３ Ｎウェル拡散層
５、２６、４４ シリコン酸化膜
６、２７、４５ 高誘電率ゲート絶縁膜
７ シリコン膜
８、２８、４７ レジスト
９、１８、３６、４６、５４ ＳｉＮ膜
１０、２３ ＨｆＳｉＯＮ膜
１１、３０ Ｌａ（Ｏ）膜
１２、３１、４９ Ｗ膜
１３、３２、５０ バリアメタル
１４ ＷＳｉ膜
１５、３３、５１ ドープト多結晶シリコン膜
１６、３４、５２ ゲート電極
１７、３５、５３ ゲート絶縁膜
１９、３７、５５ ＴＥＯＳ膜
２０、３８、５６ ソース・ドレイン拡散層
２１、３９、５７ ＳｉＧｅ層
２９ 窒化ＨｆＳｉＯＮ膜
４８ Ｌａ２Ｏ３膜
【特許請求の範囲】
【請求項１】
基板の主面にＮ型半導体領域及びＰ型半導体領域を形成する工程と、
前記Ｎ型半導体領域及びＰ型半導体領域上に高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にシリコン膜を形成する工程と、
前記Ｎ型半導体領域上の前記シリコン膜を窒化して窒化シリコン膜に置換する工程と、
前記Ｐ型半導体領域の前記シリコン膜上及び前記Ｎ型半導体領域の前記窒化シリコン膜上にキャップ膜を介してメタルゲート電極を形成する工程と、
前記キャップ膜の構成元素を前記Ｎ型半導体領域の前記高誘電率ゲート絶縁膜中へ導入する加熱工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記高誘電率ゲート絶縁膜が、ハフニウム又はジルコニウムの少なくともどちらか一方を含有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記Ｎ型半導体領域上の前記高誘電率ゲート絶縁膜の下部に、ＳｉＧｅ、Ａｌ２Ｏ３、またはＡｌＮのいずれかの単層、或いはそれらの積層を形成する工程をさらに備えることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
基板の主面にＮ型半導体領域及びＰ型半導体領域を形成する工程と、
前記Ｎ型半導体領域及びＰ型半導体領域上に高誘電率ゲート絶縁膜を形成する工程と、
前記Ｎ型半導体領域上の前記高誘電率ゲート絶縁膜を窒化して窒化高誘電率ゲート絶縁膜に置換する工程と、
前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜上及び前記Ｎ型半導体領域の前記窒化高誘電率ゲート絶縁膜上にキャップ膜を介してメタルゲート電極を形成する工程と、
前記キャップ膜の構成元素を前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜中へ導入する加熱工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記高誘電率ゲート絶縁膜が、ハフニウム又はジルコニウムの少なくともどちらか一方を含有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
基板の主面にＮ型半導体領域及びＰ型半導体領域を形成する工程と、
前記Ｎ型半導体領域及びＰ型半導体領域上に高誘電率ゲート絶縁膜を形成する工程と、
前記Ｎ型半導体領域上の前記高誘電率ゲート絶縁膜上にシリコン窒化膜を形成する工程と、
前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜上及び前記Ｎ型半導体領域の前記シリコン窒化膜上にキャップ膜を介してメタルゲート電極を形成する工程と、
前記キャップ膜の構成元素を前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜中へ導入する加熱工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１】
基板の主面にＮ型半導体領域及びＰ型半導体領域を形成する工程と、
前記Ｎ型半導体領域及びＰ型半導体領域上に高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にシリコン膜を形成する工程と、
前記Ｎ型半導体領域上の前記シリコン膜を窒化して窒化シリコン膜に置換する工程と、
前記Ｐ型半導体領域の前記シリコン膜上及び前記Ｎ型半導体領域の前記窒化シリコン膜上にキャップ膜を介してメタルゲート電極を形成する工程と、
前記キャップ膜の構成元素を前記Ｎ型半導体領域の前記高誘電率ゲート絶縁膜中へ導入する加熱工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記高誘電率ゲート絶縁膜が、ハフニウム又はジルコニウムの少なくともどちらか一方を含有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記Ｎ型半導体領域上の前記高誘電率ゲート絶縁膜の下部に、ＳｉＧｅ、Ａｌ２Ｏ３、またはＡｌＮのいずれかの単層、或いはそれらの積層を形成する工程をさらに備えることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
基板の主面にＮ型半導体領域及びＰ型半導体領域を形成する工程と、
前記Ｎ型半導体領域及びＰ型半導体領域上に高誘電率ゲート絶縁膜を形成する工程と、
前記Ｎ型半導体領域上の前記高誘電率ゲート絶縁膜を窒化して窒化高誘電率ゲート絶縁膜に置換する工程と、
前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜上及び前記Ｎ型半導体領域の前記窒化高誘電率ゲート絶縁膜上にキャップ膜を介してメタルゲート電極を形成する工程と、
前記キャップ膜の構成元素を前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜中へ導入する加熱工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記高誘電率ゲート絶縁膜が、ハフニウム又はジルコニウムの少なくともどちらか一方を含有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
基板の主面にＮ型半導体領域及びＰ型半導体領域を形成する工程と、
前記Ｎ型半導体領域及びＰ型半導体領域上に高誘電率ゲート絶縁膜を形成する工程と、
前記Ｎ型半導体領域上の前記高誘電率ゲート絶縁膜上にシリコン窒化膜を形成する工程と、
前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜上及び前記Ｎ型半導体領域の前記シリコン窒化膜上にキャップ膜を介してメタルゲート電極を形成する工程と、
前記キャップ膜の構成元素を前記Ｐ型半導体領域の前記高誘電率ゲート絶縁膜中へ導入する加熱工程と、
を備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−１９４３５２（Ｐ２００９−１９４３５２Ａ）
【公開日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願番号】特願２００８−１１４１７６（Ｐ２００８−１１４１７６）
【出願日】平成２０年４月２４日（２００８．４．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願日】平成２０年４月２４日（２００８．４．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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