半導体装置の製造方法
【課題】半導体装置の低コスト化を図る。
【解決手段】回路基板の主面に選択的に形成された配線層に、複数の導電性粒子を含む樹脂を接触させ（ステップＳ１）、前記樹脂を介して、回路基板の主面と半導体素子の主面に配置された電極パッドとを対向させる（ステップＳ２）。そして、導電性粒子の融点以上に導電性粒子を加熱して、複数の導電性粒子を一体化させた導電層を通じて、電極パッドと配線層とを電気的に接続する。それと共に、導電層を樹脂で被覆する（ステップＳ３）。これにより、電極接合及び封止用樹脂の形成工程が簡略化され、低コストで半導体装置を製造できる。
【解決手段】回路基板の主面に選択的に形成された配線層に、複数の導電性粒子を含む樹脂を接触させ（ステップＳ１）、前記樹脂を介して、回路基板の主面と半導体素子の主面に配置された電極パッドとを対向させる（ステップＳ２）。そして、導電性粒子の融点以上に導電性粒子を加熱して、複数の導電性粒子を一体化させた導電層を通じて、電極パッドと配線層とを電気的に接続する。それと共に、導電層を樹脂で被覆する（ステップＳ３）。これにより、電極接合及び封止用樹脂の形成工程が簡略化され、低コストで半導体装置を製造できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に電極形成に係る半導体装置の製造方法に関する。
【背景技術】
【０００２】
薄型テレビや携帯電話の小型・軽量化を実現させている要素技術の一つとして、パワーモジュールがある。
中でも、パワー半導体素子、制御用ＩＣ素子を、同じ支持基板上に２次元的に配置し、これらの素子間をリードフレームで配線したインテリジェントパワーモジュールが注目されている（例えば、特許文献１参照）。
【０００３】
このようなパワーモジュールでは、素子を支持基板に実装する際に、素子に設けられたバンプ電極と支持基板に配設された配線とを、例えば、リフロー処理により接合させる。そして、当該素子と支持基板との間に、封止用樹脂を形成する方法が用いられている。
【特許文献１】特開２００１−２９１８２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した実装、封止用樹脂の形成は、リフロー処理、アンダーフィル材の充填及び硬化という工程を経ている。
従って、これらの製造工程は多工程になってしまい、半導体装置の製造コストを低減できないという問題点があった。
【０００５】
本発明はこのような点に鑑みてなされたものであり、電極接合及び封止用樹脂の形成工程を簡略化し、低コストで半導体装置を製造できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、回路基板の主面に選択的に形成された配線層に、複数の導電性粒子を含む樹脂を接触させる工程と、前記樹脂を介して、前記回路基板の前記主面と半導体素子の主面に配置された電極パッドとを対向させる工程と、前記導電性粒子の融点以上に前記導電性粒子を加熱し、複数の前記導電性粒子を一体化させた導電層を通じて、前記電極パッドと前記配線層とを電気的に接続すると共に、前記導電層を前記樹脂で被覆する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
上記手段によれば、電極接合及び封止用樹脂の形成工程が簡略化され、低コストで半導体装置を製造できる。
【発明を実施するための最良の形態】
【０００８】
以下、本実施の形態に係る半導体装置の製造方法を、図面を参照しながら詳細に説明する。
図１は半導体装置の製造方法の製造工程のフロー図である。
【０００９】
先ず、回路基板（支持基板）の主面に選択的に形成された配線層に、複数の導電性粒子を含む樹脂を接触させる（ステップＳ１）。
次に、前記樹脂を介して、回路基板の主面と半導体素子の主面に配置された電極パッドとを対向させる（ステップＳ２）。
【００１０】
次に、導電性粒子の融点以上に導電性粒子を加熱して、複数の導電性粒子を一体化させた導電層を通じて、電極パッドと配線層とを電気的に接続する。それと共に、導電層を樹脂で被覆する（ステップＳ３）。
【００１１】
このような製造方法により、半導体装置が製造される。
次に、図１に例示したフロー図をもとに、半導体装置の製造方法の具体例について説明する。
【００１２】
図２〜図４は半導体装置の製造方法を説明するための要部断面図である。
先ず、図２（ａ）に示すように、配線（配線パターン）１０ｐｔが選択的に配置された回路基板（支持基板）１０を準備する。当該配線１０ｐｔは、半導体装置の主回路、信号回路、電源用回路等の配線として用いられる。
【００１３】
回路基板１０は、所謂プリント配線基板であり、その樹脂材として、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン、或いはポリイミド等の有機材絶縁性樹脂が用いられる。
【００１４】
また、回路基板１０としては、上記プリント配線基板に代えて、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化シリコン（ＳｉＯ2）、酸化マグネシウム（ＭｇＯ）、酸化カルシウム（ＣａＯ）、或いは、これらの混合物等を主たる成分とするセラミック配線板を用いてもよい。
【００１５】
また、配線１０ｐｔの材質としては、銅（Ｃｕ）が用いられる。
次に、図２（ｂ）に示すように、回路基板１０の主面及び配線１０ｐｔ上に、導電性粒子１２を樹脂１１に含有させたペースト１３を塗布する。ここで、配線１０ｐｔにペースト１３が接触する。
【００１６】
ここで、樹脂１１の材質としては、熱硬化性のエポキシ樹脂が用いられる。また、当該樹脂１１は、導電性粒子１２の融点以上の温度に加熱されると硬化する性質を有している。
【００１７】
また、導電性粒子１２の材質としては、鉛フリーの半田が用いられる。そして、導電性粒子１２の粒径は、３０μｍ〜５０μｍであり、平均粒径は、４０μｍである。
尚、鉛フリーの半田としては、例えば、錫（Ｓｎ）−銅（Ｃｕ）半田、錫（Ｓｎ）−銀（Ａｇ）半田、錫（Ｓｎ）−亜鉛（Ｚｎ）半田、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）半田が用いられる。
【００１８】
また、ペースト１３の回路基板１０の主面及び配線１０ｐｔ上への選択的な塗布は、例えば、スクリーン印刷法、或いはディスペンス法により行う。尚、この段階では樹脂１１は、硬化前の状態にある。
【００１９】
次に、図３（ａ）に示すように、ペースト１３上に、フェイスダウンによって半導体素子２０を載置し、回路基板１０の主面と半導体素子２０の主面に配置された電極パッド２０ｐとを対向させる。例えば、半導体素子２０の主面に配置されている電極パッド２０ｐがペースト１３を介して、配線１０ｐｔに対向するように載置される。
【００２０】
半導体素子２０としては、例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＦＷＤ（Free Wheeling Diode）等が用いられる。また、半導体素子２０に配置された電極パッド２０ｐとしては、例えば、主電極用の端子、或いは制御電極用の端子等が該当する。
【００２１】
尚、この図では、半導体素子２０として縦型のパワー半導体素子を用いた場合が例示されている。従って、電極パッド２０ｐが配置されている主面とは反対側の半導体素子２０の主面に、裏面電極２０ｂが配置された状態が示されている。
【００２２】
尚、電極パッド２０ｐ、裏面電極２０ｂの材質としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）を主成分とした金属が用いられる。
また、電極パッド２０ｐ及び裏面電極２０ｂの表面には、下層からニッケル（Ｎｉ）／金（Ａｕ）鍍金、或いはニッケル（Ｎｉ）／錫（Ｓｎ）鍍金を施してもよい（図示しない）。また、当該鍍金層上に、フラックス材を塗布してもよい。
【００２３】
次に、導電性粒子１２のリフロー処理を開始する。例えば、図３（ａ）に例示する回路基板１０、半導体素子２０及びペースト１３等のユニットをリフロー炉内に設置して（図示しない）、上記半田の融点以上の温度雰囲気で当該ユニットを加熱する。
【００２４】
具体的には、当該ユニットを導電性粒子１２の融点直下で予備加熱する（加熱時間：３０秒間〜３分間）。その後、当該ユニットを導電性粒子１２の融点より、１０℃〜２０℃高い温度で加熱する（加熱時間：５秒間〜２分間）。
【００２５】
そして、導電性粒子１２が融点以上になると、図３（ｂ）に示すように、当該導電性粒子１２の相互間に表面張力が作用して、導電性粒子１２同士が自発的に凝集し始める。そして、リフロー処理を続けると、図３（ｃ）に示すように、上記導電性粒子１２が一体化し、ポスト状の導電層１２ａが形成する。また、半田と電極パッド２０ｐ及び配線１０ｐｔとの濡れ性は良好であることから、導電層１２ａは、電極パッド２０ｐ及び配線１０ｐｔに強く密着する。
【００２６】
これにより、電極パッド２０ｐと、当該電極パッド２０ｐの直下に対向して配置された配線１０ｐｔとが導電層１２ａを通じて電気的に接続される。
また、上記樹脂１１は、熱硬化性樹脂であることから、当該リフロー処理によって硬化し、封止用樹脂１１ａが形成する。
【００２７】
即ち、この段階でのリフロー処理において、導電層１２ａが形成されると共に、当該導電層１２ａが封止用樹脂１１ａにより被覆される。尚、樹脂１１を硬化させる温度は、半田の融点によって調整される。
【００２８】
次に、図４（ａ）に示すように、導電性パターン（導体接続子）３０ｐｔ，３１ｐｔが選択的に配置された配線支持基材３０を準備する。
導電性パターン３０ｐｔ，３１ｐｔは、配線支持基材３０にラミネート接合法によって固着させた導電層がフォトリソグラフィ工程を経て形成される。また、配線支持基材３０と導電性パターン３０ｐｔ，３１ｐｔとの界面には、例えば、接着部材（図示しない）が介在している。
【００２９】
また、導電性パターン３１ｐｔには、電極端子である半田ボール（導電層）３２が接合している。
尚、配線支持基材３０の材質としては、可撓性を有した有機材料が用いられる。例えば、その材質としては、ポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む樹脂が用いられる。
【００３０】
また、導電性パターン３０ｐｔ，３１ｐｔの材質としては、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、またはこれらの少なくとも一つを含む合金が用いられる。導電性パターン３０ｐｔ，３１ｐｔの表面には、下層からニッケル（Ｎｉ）／金（Ａｕ）鍍金、或いはニッケル（Ｎｉ）／錫（Ｓｎ）鍍金を施してもよい（図示しない）。また、当該鍍金層上に、フラックス材を塗布してもよい。
【００３１】
また、導電性パターン３０ｐｔ，３１ｐｔについては、上記金属材で構成された導体性ペーストをスクリーン印刷にて配線支持基材３０上に塗布した後、乾燥・硬化させることにより形成してもよい。また、スパッタ法、真空蒸着、或いは鍍金により、導電性パターン３０ｐｔ，３１ｐｔを形成してもよい。
【００３２】
尚、導電性パターン３０ｐｔ，３１ｐｔの厚みは、５ｍｍ以下に構成されている。
また、半導体素子２０の裏面電極２０ｂ上には、予め半田部材４０を配置させておく。 半田部材４０の材質としては、例えば、上記鉛フリーの半田が用いられる。また、その形状はシート状であってもよく、ペースト状であってもよい。
【００３３】
そして、配線支持基材３０を回路基板１０側に降下させ（図中矢印の方向）、導電性パターン３０ｐｔと半田部材４０、半田ボール３２と回路基板１０に配置させた別の配線１１ｐｔとを接触させる（図示しない）。そして、半田ボール３２及び半田部材４０のリフロー処理を開始する。リフロー処理条件は、上記と同じである。
【００３４】
リフロー処理後の状態を、図４（ｂ）に示す。
図示するように、半導体素子２０の裏面電極２０ｂと配線支持基材３０の導電性パターン３０ｐｔとが半田部材４０を通じて電気的に接続されている。
【００３５】
また、配線支持基材３０の導電性パターン３１ｐｔと回路基板１０の配線１１ｐｔとが半田ボール３２を通じて電気的に接続されている。
尚、上述した半田ボール３２及び半田部材４０のリフロー処理において、導電層１２ａの温度が融点以上になり、当該導電層１２ａが封止用樹脂１１ａ内で溶融する場合がある。
【００３６】
然るに、導電層１２ａは、硬化した封止用樹脂１１ａにより、その外周を覆われている。従って、溶融した導電層１２ａが封止用樹脂１１ａ外に流出するということはない。これにより、配線１０ｐｔと電極パッド２０ｐ間の導電層１２ａを通じての導通が確実に確保される。
【００３７】
或いは、溶融した導電層１２ａが他の電極間に流れ込み、当該電極間での短絡（ショート）が発生することもない。
また、本実施の形態に係る半導体装置の製造方法では、電極パッド２０ｐよりも面積の大きい裏面電極２０ｂ側を上方に向け、当該裏面電極２０ｂに配線支持基材３０に配置した導電性パターン３０ｐｔを接合している。
【００３８】
従って、本実施の形態では、電極パッド２０ｐ側を上方に向け、当該電極パッド２０ｐに配線支持基材３０の導電性パターン３０ｐｔを接合させる製法に比べ、配線支持基材３０の位置精度が緩和される。
【００３９】
このような製造工程により、半導体装置１が完成する。
次に、上記の半導体素子２０、或いは制御用ＩＣ素子を複数個搭載したマルチチップモジュールを製造する方法について説明する。当該マルチチップモジュールの製造においても、上述した半導体装置の製造方法が適用される。
【００４０】
尚、以下の図では、図２〜図４を用いて説明した部材には同一の符号を付している。
図５はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図５には、連続した回路基板（支持基板）１０の表面側の形状が例示されている。
【００４１】
図示するように、矩形状の回路基板１０の主面には、主回路、信号回路、電源用回路等に組み込まれる配線（配線パターン）１０ｐｔが選択的に配置されている。
このような回路基板１０は、電極、配線、樹脂層が多層構造となって積層された、プリント配線基板である。また、この段階の回路基板１０は、ダイシング処理前の状態にあり、複数の回路基板１０が縦横に連続している。
【００４２】
また、配線１０ｐｔが配置されている回路基板１０の主面の反対側の主面（裏面側）には、必要に応じて、ヒートスプレッダとして機能する金属製の放熱板（図示しない）を固着させてもよい。
【００４３】
図６はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図６には、連続した回路基板１０の表面側の形状が例示されている。
次に、回路基板１０の所定部分にペースト１３を選択的に配置する。例えば、スクリーン印刷法、或いはディスペンス法により、回路基板１０のチップ搭載部分にペースト１３を塗布する。
【００４４】
図７及び図８はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図７には、回路基板１０等の表面側の形状が例示され、図８（ａ）には、図７のＸ−Ｙ断面が例示され、図８（ｂ）には、図７のＸ’−Ｙ’断面が例示されている。
【００４５】
続いて、上記ペースト１３上に、制御用ＩＣ素子２１及びＩＧＢＴ素子２２を載置する（図７参照）。
ここで、制御用ＩＣ素子２１には、電極パッド２１ｐが複数個配置されている。そして、それぞれの電極パッド２１ｐがペースト１３を介し、配線１０ｐｔに対向して配置される（図８（ａ）参照）。
【００４６】
また、ＩＧＢＴ素子２２には、その主面にゲート電極２２ｇ及びエミッタ電極２２ｅが配置されている。そして、ゲート電極２２ｇ、エミッタ電極２２ｅがペースト１３を介し、それぞれの配線１０ｐｔの先端部に対向して配置される（図８（ｂ）参照）。
【００４７】
尚、ＩＧＢＴ素子２２においては、ゲート電極２２ｇ及びエミッタ電極２２ｅが配置されている主面とは反対側に、裏面電極（コレクタ電極）２２ｂが配置されている。
続いて、ペースト１３内の導電性粒子１２のリフロー処理を施す。リフロー処理の条件は、上記条件と同様である。
【００４８】
図９はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図９（ａ）には、図７のＸ−Ｙ断面が例示され、図９（ｂ）には、図７のＸ’−Ｙ’断面が例示されている。
【００４９】
図示するように、リフロー処理後には、上記導電性粒子１２が図３を用いて説明したように自発的に凝集して、導電性粒子１２が一体化した導電層１２ａが形成する。
これにより、制御用ＩＣ素子２１においては、電極パッド２１ｐと、それぞれの電極パッド２１ｐの直下に対向して配置された各配線１０ｐｔとが導電層１２ａを通じて電気的に接続される（図９（ａ）参照）。
【００５０】
また、ＩＧＢＴ素子２２においては、ゲート電極２２ｇと、当該ゲート電極２２ｇの直下に対向して配置された配線１０ｐｔとが導電層１２ａを通じて電気的に接続される。
また、エミッタ電極２２ｅと、当該エミッタ電極２２ｅの直下に対向して配置された配線１０ｐｔとが導電層１２ａを通じて電気的に接続される（図９（ｂ）参照）。
【００５１】
また、リフロー処理後には、導電層１２ａの形成と共に、上記樹脂１１が硬化した封止用樹脂１１ａが形成する。そして、それぞれの導電層１２ａが封止用樹脂１１ａにより完全に被覆される。
【００５２】
尚、ＩＧＢＴ素子２２の裏面電極２２ｂ上には、上記リフロー処理後に半田部材４０を配置しておく。
ここで、半田部材４０は、シート状であってもよく、ペースト状であってもよい。尚、半田部材４０の材質は、上記半田材と同様である。
【００５３】
図１０はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図１０（ａ）には、配線支持基材３０等の表面側の形状が例示され、図１０（ｂ）には、図１０（ａ）のＸ−Ｙ断面が例示されている。尚、図１０（ａ）では、配線支持基材３０の表面側から、導電性パターン３０ｐｔを透視した場合の例が示され、導電性パターン３０ｐｔの外形が破線で示されている。
【００５４】
図示するように、配線支持基材３０は、帯状の形状を有し、導電性パターン３０ｐｔが選択的に配置されている。導電性パターン３０ｐｔは、上記ＩＧＢＴ素子２２の主電極（裏面電極２２ｂ）に接合させるための配線層である。
【００５５】
また、導電性パターン３０ｐｔの一部には、上述したように、半田ボール３２が接合されている。
続いて、当該配線支持基材３０等の導電性パターン３０ｐｔが上記回路基板１０に対向するように、当該配線支持基材３０等を回路基板１０上に載置する（図示しない）。
【００５６】
そして、上記半田部材４０及び半田ボール３２のリフロー処理を施す。リフロー処理の条件は、上記条件と同様である。
リフロー後の状態を、図１１及び図１２に示す。
【００５７】
図１１及び図１２はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図１１には、連続した回路基板１０、帯状の配線支持基材３０の表面側の形状が例示されている。また、図１２には、図１１のＸ−Ｙ断面図が例示されている。尚、図１１では、配線支持基材３０の表面側から、導電性パターン３０ｐｔ、制御用ＩＣ素子２１及びＩＧＢＴ素子２２等を透視した場合の例が示され、それらの外形が破線で示されている。
【００５８】
リフロー処理後においては、導電性パターン３０ｐｔが回路基板１０に配置した配線、ＩＧＢＴ素子２２等に電気的に接続されている（図１１参照）。
例えば、ＩＧＢＴ素子２２の裏面電極２２ｂと配線支持基材３０の導電性パターン３０ｐｔとが半田部材４０を通じて電気的に接続される（図１２参照）。
【００５９】
また、ＩＧＢＴ素子２２が搭載された領域外の回路基板１０に配置した配線１１ｐｔと、当該配線１１ｐｔ上に対向する導電性パターン３０ｐｔとが半田ボール３２を通じて電気的に接続される。
【００６０】
尚、上述した半田部材４０及び半田ボール３２のリフロー処理において、導電層１２ａの温度が融点以上になり、当該導電層１２ａが封止用樹脂１１ａ内で溶融する場合がある。
【００６１】
然るに、導電層１２ａは、硬化した封止用樹脂１１ａにより、その外周を覆われている。従って、溶融した導電層１２ａが封止用樹脂１１ａ外に流出するということはない。
これにより、配線１０ｐｔとゲート電極２２ｇ間、配線１０ｐｔとエミッタ電極２２ｅ間の導電層１２ａを通じての導通が確実に確保される。
【００６２】
また、図９（ａ）に示す制御用ＩＣ素子２１においても、溶融した導電層１２ａが封止用樹脂１１ａ外に流出するということはない。従って、配線１０ｐｔと電極パッド２１ｐ間の導電層１２ａを通じての導通が確実に確保される。
【００６３】
或いは、溶融した導電層１２ａが他の端子間に流れ込み、当該端子間での短絡（ショート）が発生することもない。
また、回路基板１０と配線支持基材３０との間隙には、半田ボール３２を介在させていることから、配線支持基材３０の撓みが抑制される。これにより、回路基板１０と配線支持基材３０とは平行に維持される。
【００６４】
図１３及び図１４はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図１３には、連続した配線支持基材３０等の表面側の形状が例示されている。また、図１４には、図１３のＸ−Ｙ断面図が例示されている。
【００６５】
次に、回路基板１０の主面の端部まで延在させた配線１０ｐｔに、棒状の入出力端子５０を接合する（図１３参照）。
ここで、入出力端子５０は、その一端に、二股に分離するクリップ部５０ａを備えている（図１４参照）。
【００６６】
当該クリップ部５０ａは、回路基板１０の上下の主面に配設された配線１０ｐｔに挟装されている。そして、クリップ部５０ａを回路基板１０の端に嵌め込み、クリップ部５０ａと配線１０ｐｔとを半田部材５１を介し接合することにより、入出力端子５０は、回路基板１０の端に強固に固定されている。更に、半田部材５１は、クリップ部５０ａの端を被覆している。このような半田部材５１の形成により、クリップ部５０ａと配線１０ｐｔとの接合強度が更に高くなる。
【００６７】
尚、配線１０ｐｔ或いはクリップ部５０ａの表面には、その下層から、ニッケル（Ｎｉ）／金（Ａｕ）膜、或いはニッケル（Ｎｉ）／錫（Ｓｎ）膜を鍍金により形成してもよい。
【００６８】
図１５はマルチチップモジュールの製造方法を説明するための要部図である。
入出力端子５０を回路基板１０に接合させた後、トランスファモールド装置を用いて当該回路基板１０上に配置された配線支持基材３０、及び半導体素子等を、封止用樹脂６０により封止する。ここで、図中に示した封止用樹脂６０上の破線は、ダイシングラインＤＬを表している。
【００６９】
図１６はマルチチップモジュールの製造方法を説明するための要部図である。
回路基板１０及び封止用樹脂６０等をダイシングラインＤＬに沿って切断し、個片化を行う。このような製造工程により、パワー半導体素子、制御用ＩＣチップを複数個搭載したマルチチップモジュール１Ｍが完成する。
【００７０】
尚、マルチチップモジュール１Ｍに搭載する素子については、上述したパワー半導体素子、制御用ＩＣチップに限ることはない。例えば、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、半導体メモリ、或いはアナログＩＣチップの何れかを搭載してもよい。
【００７１】
以上説明したように、本実施の形態によれば、リフロー処理によって上記導電層１２ａが形成すると共に、封止用樹脂１１ａが形成する。即ち、導電層１２ａ、封止用樹脂１１ａを一括して形成することができる。
【００７２】
また、ポスト状の導電層１２ａに関しては、レジスト塗布後、当該レジストのパターニングを行ってから鍍金工程を経て形成する必要がない。即ち、導電層１２ａは、導電性粒子１２の自発的な凝集によって簡便に形成される。
【００７３】
このように、本実施の形態によれば、半導体装置の製造コストが低減する。
また、導電性粒子１２の自発的に凝集により導電層１２ａが形成するので、導電層１２ａに接合させる被接合部材（例えば、電極パッド２０ｐ、配線１０ｐｔ等）の設計上の配置の自由度が増加する。
【図面の簡単な説明】
【００７４】
【図１】半導体装置の製造方法の製造工程のフロー図である。
【図２】半導体装置の製造方法を説明するための要部断面図である（その１）。
【図３】半導体装置の製造方法を説明するための要部断面図である（その２）。
【図４】半導体装置の製造方法を説明するための要部断面図である（その３）。
【図５】マルチチップモジュールの製造方法を説明するための要部図である（その１）。
【図６】マルチチップモジュールの製造方法を説明するための要部図である（その２）。
【図７】マルチチップモジュールの製造方法を説明するための要部図である（その３）。
【図８】マルチチップモジュールの製造方法を説明するための要部図である（その４）。
【図９】マルチチップモジュールの製造方法を説明するための要部図である（その５）。
【図１０】マルチチップモジュールの製造方法を説明するための要部図である（その６）。
【図１１】マルチチップモジュールの製造方法を説明するための要部図である（その７）。
【図１２】マルチチップモジュールの製造方法を説明するための要部図である（その８）。
【図１３】マルチチップモジュールの製造方法を説明するための要部図である（その９）。
【図１４】マルチチップモジュールの製造方法を説明するための要部図である（その１０）。
【図１５】マルチチップモジュールの製造方法を説明するための要部図である（その１１）。
【図１６】マルチチップモジュールの製造方法を説明するための要部図である（その１２）。
【符号の説明】
【００７５】
１ 半導体装置
１Ｍ マルチチップモジュール
１０ 回路基板
１０ｐｔ，１１ｐｔ 配線
１１ 樹脂
１１ａ，６０ 封止用樹脂
１２ 導電性粒子
１２ａ 導電層
１３ ペースト
２０ｐ，２１ｐ 電極パッド
２０ｂ，２２ｂ 裏面電極
２０ 半導体素子
２１ 制御用ＩＣ素子
２２ ＩＧＢＴ素子
２２ｅ エミッタ電極
２２ｇ ゲート電極
３０ 配線支持基材
３０ｐｔ，３１ｐｔ 導電性パターン
３２ 半田ボール
４０，５１ 半田部材
５０ 入出力端子
５０ａ クリップ部
ＤＬ ダイシングライン
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に電極形成に係る半導体装置の製造方法に関する。
【背景技術】
【０００２】
薄型テレビや携帯電話の小型・軽量化を実現させている要素技術の一つとして、パワーモジュールがある。
中でも、パワー半導体素子、制御用ＩＣ素子を、同じ支持基板上に２次元的に配置し、これらの素子間をリードフレームで配線したインテリジェントパワーモジュールが注目されている（例えば、特許文献１参照）。
【０００３】
このようなパワーモジュールでは、素子を支持基板に実装する際に、素子に設けられたバンプ電極と支持基板に配設された配線とを、例えば、リフロー処理により接合させる。そして、当該素子と支持基板との間に、封止用樹脂を形成する方法が用いられている。
【特許文献１】特開２００１−２９１８２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した実装、封止用樹脂の形成は、リフロー処理、アンダーフィル材の充填及び硬化という工程を経ている。
従って、これらの製造工程は多工程になってしまい、半導体装置の製造コストを低減できないという問題点があった。
【０００５】
本発明はこのような点に鑑みてなされたものであり、電極接合及び封止用樹脂の形成工程を簡略化し、低コストで半導体装置を製造できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、回路基板の主面に選択的に形成された配線層に、複数の導電性粒子を含む樹脂を接触させる工程と、前記樹脂を介して、前記回路基板の前記主面と半導体素子の主面に配置された電極パッドとを対向させる工程と、前記導電性粒子の融点以上に前記導電性粒子を加熱し、複数の前記導電性粒子を一体化させた導電層を通じて、前記電極パッドと前記配線層とを電気的に接続すると共に、前記導電層を前記樹脂で被覆する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
上記手段によれば、電極接合及び封止用樹脂の形成工程が簡略化され、低コストで半導体装置を製造できる。
【発明を実施するための最良の形態】
【０００８】
以下、本実施の形態に係る半導体装置の製造方法を、図面を参照しながら詳細に説明する。
図１は半導体装置の製造方法の製造工程のフロー図である。
【０００９】
先ず、回路基板（支持基板）の主面に選択的に形成された配線層に、複数の導電性粒子を含む樹脂を接触させる（ステップＳ１）。
次に、前記樹脂を介して、回路基板の主面と半導体素子の主面に配置された電極パッドとを対向させる（ステップＳ２）。
【００１０】
次に、導電性粒子の融点以上に導電性粒子を加熱して、複数の導電性粒子を一体化させた導電層を通じて、電極パッドと配線層とを電気的に接続する。それと共に、導電層を樹脂で被覆する（ステップＳ３）。
【００１１】
このような製造方法により、半導体装置が製造される。
次に、図１に例示したフロー図をもとに、半導体装置の製造方法の具体例について説明する。
【００１２】
図２〜図４は半導体装置の製造方法を説明するための要部断面図である。
先ず、図２（ａ）に示すように、配線（配線パターン）１０ｐｔが選択的に配置された回路基板（支持基板）１０を準備する。当該配線１０ｐｔは、半導体装置の主回路、信号回路、電源用回路等の配線として用いられる。
【００１３】
回路基板１０は、所謂プリント配線基板であり、その樹脂材として、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン、或いはポリイミド等の有機材絶縁性樹脂が用いられる。
【００１４】
また、回路基板１０としては、上記プリント配線基板に代えて、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化シリコン（ＳｉＯ2）、酸化マグネシウム（ＭｇＯ）、酸化カルシウム（ＣａＯ）、或いは、これらの混合物等を主たる成分とするセラミック配線板を用いてもよい。
【００１５】
また、配線１０ｐｔの材質としては、銅（Ｃｕ）が用いられる。
次に、図２（ｂ）に示すように、回路基板１０の主面及び配線１０ｐｔ上に、導電性粒子１２を樹脂１１に含有させたペースト１３を塗布する。ここで、配線１０ｐｔにペースト１３が接触する。
【００１６】
ここで、樹脂１１の材質としては、熱硬化性のエポキシ樹脂が用いられる。また、当該樹脂１１は、導電性粒子１２の融点以上の温度に加熱されると硬化する性質を有している。
【００１７】
また、導電性粒子１２の材質としては、鉛フリーの半田が用いられる。そして、導電性粒子１２の粒径は、３０μｍ〜５０μｍであり、平均粒径は、４０μｍである。
尚、鉛フリーの半田としては、例えば、錫（Ｓｎ）−銅（Ｃｕ）半田、錫（Ｓｎ）−銀（Ａｇ）半田、錫（Ｓｎ）−亜鉛（Ｚｎ）半田、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）半田が用いられる。
【００１８】
また、ペースト１３の回路基板１０の主面及び配線１０ｐｔ上への選択的な塗布は、例えば、スクリーン印刷法、或いはディスペンス法により行う。尚、この段階では樹脂１１は、硬化前の状態にある。
【００１９】
次に、図３（ａ）に示すように、ペースト１３上に、フェイスダウンによって半導体素子２０を載置し、回路基板１０の主面と半導体素子２０の主面に配置された電極パッド２０ｐとを対向させる。例えば、半導体素子２０の主面に配置されている電極パッド２０ｐがペースト１３を介して、配線１０ｐｔに対向するように載置される。
【００２０】
半導体素子２０としては、例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＦＷＤ（Free Wheeling Diode）等が用いられる。また、半導体素子２０に配置された電極パッド２０ｐとしては、例えば、主電極用の端子、或いは制御電極用の端子等が該当する。
【００２１】
尚、この図では、半導体素子２０として縦型のパワー半導体素子を用いた場合が例示されている。従って、電極パッド２０ｐが配置されている主面とは反対側の半導体素子２０の主面に、裏面電極２０ｂが配置された状態が示されている。
【００２２】
尚、電極パッド２０ｐ、裏面電極２０ｂの材質としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）を主成分とした金属が用いられる。
また、電極パッド２０ｐ及び裏面電極２０ｂの表面には、下層からニッケル（Ｎｉ）／金（Ａｕ）鍍金、或いはニッケル（Ｎｉ）／錫（Ｓｎ）鍍金を施してもよい（図示しない）。また、当該鍍金層上に、フラックス材を塗布してもよい。
【００２３】
次に、導電性粒子１２のリフロー処理を開始する。例えば、図３（ａ）に例示する回路基板１０、半導体素子２０及びペースト１３等のユニットをリフロー炉内に設置して（図示しない）、上記半田の融点以上の温度雰囲気で当該ユニットを加熱する。
【００２４】
具体的には、当該ユニットを導電性粒子１２の融点直下で予備加熱する（加熱時間：３０秒間〜３分間）。その後、当該ユニットを導電性粒子１２の融点より、１０℃〜２０℃高い温度で加熱する（加熱時間：５秒間〜２分間）。
【００２５】
そして、導電性粒子１２が融点以上になると、図３（ｂ）に示すように、当該導電性粒子１２の相互間に表面張力が作用して、導電性粒子１２同士が自発的に凝集し始める。そして、リフロー処理を続けると、図３（ｃ）に示すように、上記導電性粒子１２が一体化し、ポスト状の導電層１２ａが形成する。また、半田と電極パッド２０ｐ及び配線１０ｐｔとの濡れ性は良好であることから、導電層１２ａは、電極パッド２０ｐ及び配線１０ｐｔに強く密着する。
【００２６】
これにより、電極パッド２０ｐと、当該電極パッド２０ｐの直下に対向して配置された配線１０ｐｔとが導電層１２ａを通じて電気的に接続される。
また、上記樹脂１１は、熱硬化性樹脂であることから、当該リフロー処理によって硬化し、封止用樹脂１１ａが形成する。
【００２７】
即ち、この段階でのリフロー処理において、導電層１２ａが形成されると共に、当該導電層１２ａが封止用樹脂１１ａにより被覆される。尚、樹脂１１を硬化させる温度は、半田の融点によって調整される。
【００２８】
次に、図４（ａ）に示すように、導電性パターン（導体接続子）３０ｐｔ，３１ｐｔが選択的に配置された配線支持基材３０を準備する。
導電性パターン３０ｐｔ，３１ｐｔは、配線支持基材３０にラミネート接合法によって固着させた導電層がフォトリソグラフィ工程を経て形成される。また、配線支持基材３０と導電性パターン３０ｐｔ，３１ｐｔとの界面には、例えば、接着部材（図示しない）が介在している。
【００２９】
また、導電性パターン３１ｐｔには、電極端子である半田ボール（導電層）３２が接合している。
尚、配線支持基材３０の材質としては、可撓性を有した有機材料が用いられる。例えば、その材質としては、ポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む樹脂が用いられる。
【００３０】
また、導電性パターン３０ｐｔ，３１ｐｔの材質としては、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、またはこれらの少なくとも一つを含む合金が用いられる。導電性パターン３０ｐｔ，３１ｐｔの表面には、下層からニッケル（Ｎｉ）／金（Ａｕ）鍍金、或いはニッケル（Ｎｉ）／錫（Ｓｎ）鍍金を施してもよい（図示しない）。また、当該鍍金層上に、フラックス材を塗布してもよい。
【００３１】
また、導電性パターン３０ｐｔ，３１ｐｔについては、上記金属材で構成された導体性ペーストをスクリーン印刷にて配線支持基材３０上に塗布した後、乾燥・硬化させることにより形成してもよい。また、スパッタ法、真空蒸着、或いは鍍金により、導電性パターン３０ｐｔ，３１ｐｔを形成してもよい。
【００３２】
尚、導電性パターン３０ｐｔ，３１ｐｔの厚みは、５ｍｍ以下に構成されている。
また、半導体素子２０の裏面電極２０ｂ上には、予め半田部材４０を配置させておく。 半田部材４０の材質としては、例えば、上記鉛フリーの半田が用いられる。また、その形状はシート状であってもよく、ペースト状であってもよい。
【００３３】
そして、配線支持基材３０を回路基板１０側に降下させ（図中矢印の方向）、導電性パターン３０ｐｔと半田部材４０、半田ボール３２と回路基板１０に配置させた別の配線１１ｐｔとを接触させる（図示しない）。そして、半田ボール３２及び半田部材４０のリフロー処理を開始する。リフロー処理条件は、上記と同じである。
【００３４】
リフロー処理後の状態を、図４（ｂ）に示す。
図示するように、半導体素子２０の裏面電極２０ｂと配線支持基材３０の導電性パターン３０ｐｔとが半田部材４０を通じて電気的に接続されている。
【００３５】
また、配線支持基材３０の導電性パターン３１ｐｔと回路基板１０の配線１１ｐｔとが半田ボール３２を通じて電気的に接続されている。
尚、上述した半田ボール３２及び半田部材４０のリフロー処理において、導電層１２ａの温度が融点以上になり、当該導電層１２ａが封止用樹脂１１ａ内で溶融する場合がある。
【００３６】
然るに、導電層１２ａは、硬化した封止用樹脂１１ａにより、その外周を覆われている。従って、溶融した導電層１２ａが封止用樹脂１１ａ外に流出するということはない。これにより、配線１０ｐｔと電極パッド２０ｐ間の導電層１２ａを通じての導通が確実に確保される。
【００３７】
或いは、溶融した導電層１２ａが他の電極間に流れ込み、当該電極間での短絡（ショート）が発生することもない。
また、本実施の形態に係る半導体装置の製造方法では、電極パッド２０ｐよりも面積の大きい裏面電極２０ｂ側を上方に向け、当該裏面電極２０ｂに配線支持基材３０に配置した導電性パターン３０ｐｔを接合している。
【００３８】
従って、本実施の形態では、電極パッド２０ｐ側を上方に向け、当該電極パッド２０ｐに配線支持基材３０の導電性パターン３０ｐｔを接合させる製法に比べ、配線支持基材３０の位置精度が緩和される。
【００３９】
このような製造工程により、半導体装置１が完成する。
次に、上記の半導体素子２０、或いは制御用ＩＣ素子を複数個搭載したマルチチップモジュールを製造する方法について説明する。当該マルチチップモジュールの製造においても、上述した半導体装置の製造方法が適用される。
【００４０】
尚、以下の図では、図２〜図４を用いて説明した部材には同一の符号を付している。
図５はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図５には、連続した回路基板（支持基板）１０の表面側の形状が例示されている。
【００４１】
図示するように、矩形状の回路基板１０の主面には、主回路、信号回路、電源用回路等に組み込まれる配線（配線パターン）１０ｐｔが選択的に配置されている。
このような回路基板１０は、電極、配線、樹脂層が多層構造となって積層された、プリント配線基板である。また、この段階の回路基板１０は、ダイシング処理前の状態にあり、複数の回路基板１０が縦横に連続している。
【００４２】
また、配線１０ｐｔが配置されている回路基板１０の主面の反対側の主面（裏面側）には、必要に応じて、ヒートスプレッダとして機能する金属製の放熱板（図示しない）を固着させてもよい。
【００４３】
図６はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図６には、連続した回路基板１０の表面側の形状が例示されている。
次に、回路基板１０の所定部分にペースト１３を選択的に配置する。例えば、スクリーン印刷法、或いはディスペンス法により、回路基板１０のチップ搭載部分にペースト１３を塗布する。
【００４４】
図７及び図８はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図７には、回路基板１０等の表面側の形状が例示され、図８（ａ）には、図７のＸ−Ｙ断面が例示され、図８（ｂ）には、図７のＸ’−Ｙ’断面が例示されている。
【００４５】
続いて、上記ペースト１３上に、制御用ＩＣ素子２１及びＩＧＢＴ素子２２を載置する（図７参照）。
ここで、制御用ＩＣ素子２１には、電極パッド２１ｐが複数個配置されている。そして、それぞれの電極パッド２１ｐがペースト１３を介し、配線１０ｐｔに対向して配置される（図８（ａ）参照）。
【００４６】
また、ＩＧＢＴ素子２２には、その主面にゲート電極２２ｇ及びエミッタ電極２２ｅが配置されている。そして、ゲート電極２２ｇ、エミッタ電極２２ｅがペースト１３を介し、それぞれの配線１０ｐｔの先端部に対向して配置される（図８（ｂ）参照）。
【００４７】
尚、ＩＧＢＴ素子２２においては、ゲート電極２２ｇ及びエミッタ電極２２ｅが配置されている主面とは反対側に、裏面電極（コレクタ電極）２２ｂが配置されている。
続いて、ペースト１３内の導電性粒子１２のリフロー処理を施す。リフロー処理の条件は、上記条件と同様である。
【００４８】
図９はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図９（ａ）には、図７のＸ−Ｙ断面が例示され、図９（ｂ）には、図７のＸ’−Ｙ’断面が例示されている。
【００４９】
図示するように、リフロー処理後には、上記導電性粒子１２が図３を用いて説明したように自発的に凝集して、導電性粒子１２が一体化した導電層１２ａが形成する。
これにより、制御用ＩＣ素子２１においては、電極パッド２１ｐと、それぞれの電極パッド２１ｐの直下に対向して配置された各配線１０ｐｔとが導電層１２ａを通じて電気的に接続される（図９（ａ）参照）。
【００５０】
また、ＩＧＢＴ素子２２においては、ゲート電極２２ｇと、当該ゲート電極２２ｇの直下に対向して配置された配線１０ｐｔとが導電層１２ａを通じて電気的に接続される。
また、エミッタ電極２２ｅと、当該エミッタ電極２２ｅの直下に対向して配置された配線１０ｐｔとが導電層１２ａを通じて電気的に接続される（図９（ｂ）参照）。
【００５１】
また、リフロー処理後には、導電層１２ａの形成と共に、上記樹脂１１が硬化した封止用樹脂１１ａが形成する。そして、それぞれの導電層１２ａが封止用樹脂１１ａにより完全に被覆される。
【００５２】
尚、ＩＧＢＴ素子２２の裏面電極２２ｂ上には、上記リフロー処理後に半田部材４０を配置しておく。
ここで、半田部材４０は、シート状であってもよく、ペースト状であってもよい。尚、半田部材４０の材質は、上記半田材と同様である。
【００５３】
図１０はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図１０（ａ）には、配線支持基材３０等の表面側の形状が例示され、図１０（ｂ）には、図１０（ａ）のＸ−Ｙ断面が例示されている。尚、図１０（ａ）では、配線支持基材３０の表面側から、導電性パターン３０ｐｔを透視した場合の例が示され、導電性パターン３０ｐｔの外形が破線で示されている。
【００５４】
図示するように、配線支持基材３０は、帯状の形状を有し、導電性パターン３０ｐｔが選択的に配置されている。導電性パターン３０ｐｔは、上記ＩＧＢＴ素子２２の主電極（裏面電極２２ｂ）に接合させるための配線層である。
【００５５】
また、導電性パターン３０ｐｔの一部には、上述したように、半田ボール３２が接合されている。
続いて、当該配線支持基材３０等の導電性パターン３０ｐｔが上記回路基板１０に対向するように、当該配線支持基材３０等を回路基板１０上に載置する（図示しない）。
【００５６】
そして、上記半田部材４０及び半田ボール３２のリフロー処理を施す。リフロー処理の条件は、上記条件と同様である。
リフロー後の状態を、図１１及び図１２に示す。
【００５７】
図１１及び図１２はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図１１には、連続した回路基板１０、帯状の配線支持基材３０の表面側の形状が例示されている。また、図１２には、図１１のＸ−Ｙ断面図が例示されている。尚、図１１では、配線支持基材３０の表面側から、導電性パターン３０ｐｔ、制御用ＩＣ素子２１及びＩＧＢＴ素子２２等を透視した場合の例が示され、それらの外形が破線で示されている。
【００５８】
リフロー処理後においては、導電性パターン３０ｐｔが回路基板１０に配置した配線、ＩＧＢＴ素子２２等に電気的に接続されている（図１１参照）。
例えば、ＩＧＢＴ素子２２の裏面電極２２ｂと配線支持基材３０の導電性パターン３０ｐｔとが半田部材４０を通じて電気的に接続される（図１２参照）。
【００５９】
また、ＩＧＢＴ素子２２が搭載された領域外の回路基板１０に配置した配線１１ｐｔと、当該配線１１ｐｔ上に対向する導電性パターン３０ｐｔとが半田ボール３２を通じて電気的に接続される。
【００６０】
尚、上述した半田部材４０及び半田ボール３２のリフロー処理において、導電層１２ａの温度が融点以上になり、当該導電層１２ａが封止用樹脂１１ａ内で溶融する場合がある。
【００６１】
然るに、導電層１２ａは、硬化した封止用樹脂１１ａにより、その外周を覆われている。従って、溶融した導電層１２ａが封止用樹脂１１ａ外に流出するということはない。
これにより、配線１０ｐｔとゲート電極２２ｇ間、配線１０ｐｔとエミッタ電極２２ｅ間の導電層１２ａを通じての導通が確実に確保される。
【００６２】
また、図９（ａ）に示す制御用ＩＣ素子２１においても、溶融した導電層１２ａが封止用樹脂１１ａ外に流出するということはない。従って、配線１０ｐｔと電極パッド２１ｐ間の導電層１２ａを通じての導通が確実に確保される。
【００６３】
或いは、溶融した導電層１２ａが他の端子間に流れ込み、当該端子間での短絡（ショート）が発生することもない。
また、回路基板１０と配線支持基材３０との間隙には、半田ボール３２を介在させていることから、配線支持基材３０の撓みが抑制される。これにより、回路基板１０と配線支持基材３０とは平行に維持される。
【００６４】
図１３及び図１４はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図１３には、連続した配線支持基材３０等の表面側の形状が例示されている。また、図１４には、図１３のＸ−Ｙ断面図が例示されている。
【００６５】
次に、回路基板１０の主面の端部まで延在させた配線１０ｐｔに、棒状の入出力端子５０を接合する（図１３参照）。
ここで、入出力端子５０は、その一端に、二股に分離するクリップ部５０ａを備えている（図１４参照）。
【００６６】
当該クリップ部５０ａは、回路基板１０の上下の主面に配設された配線１０ｐｔに挟装されている。そして、クリップ部５０ａを回路基板１０の端に嵌め込み、クリップ部５０ａと配線１０ｐｔとを半田部材５１を介し接合することにより、入出力端子５０は、回路基板１０の端に強固に固定されている。更に、半田部材５１は、クリップ部５０ａの端を被覆している。このような半田部材５１の形成により、クリップ部５０ａと配線１０ｐｔとの接合強度が更に高くなる。
【００６７】
尚、配線１０ｐｔ或いはクリップ部５０ａの表面には、その下層から、ニッケル（Ｎｉ）／金（Ａｕ）膜、或いはニッケル（Ｎｉ）／錫（Ｓｎ）膜を鍍金により形成してもよい。
【００６８】
図１５はマルチチップモジュールの製造方法を説明するための要部図である。
入出力端子５０を回路基板１０に接合させた後、トランスファモールド装置を用いて当該回路基板１０上に配置された配線支持基材３０、及び半導体素子等を、封止用樹脂６０により封止する。ここで、図中に示した封止用樹脂６０上の破線は、ダイシングラインＤＬを表している。
【００６９】
図１６はマルチチップモジュールの製造方法を説明するための要部図である。
回路基板１０及び封止用樹脂６０等をダイシングラインＤＬに沿って切断し、個片化を行う。このような製造工程により、パワー半導体素子、制御用ＩＣチップを複数個搭載したマルチチップモジュール１Ｍが完成する。
【００７０】
尚、マルチチップモジュール１Ｍに搭載する素子については、上述したパワー半導体素子、制御用ＩＣチップに限ることはない。例えば、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、半導体メモリ、或いはアナログＩＣチップの何れかを搭載してもよい。
【００７１】
以上説明したように、本実施の形態によれば、リフロー処理によって上記導電層１２ａが形成すると共に、封止用樹脂１１ａが形成する。即ち、導電層１２ａ、封止用樹脂１１ａを一括して形成することができる。
【００７２】
また、ポスト状の導電層１２ａに関しては、レジスト塗布後、当該レジストのパターニングを行ってから鍍金工程を経て形成する必要がない。即ち、導電層１２ａは、導電性粒子１２の自発的な凝集によって簡便に形成される。
【００７３】
このように、本実施の形態によれば、半導体装置の製造コストが低減する。
また、導電性粒子１２の自発的に凝集により導電層１２ａが形成するので、導電層１２ａに接合させる被接合部材（例えば、電極パッド２０ｐ、配線１０ｐｔ等）の設計上の配置の自由度が増加する。
【図面の簡単な説明】
【００７４】
【図１】半導体装置の製造方法の製造工程のフロー図である。
【図２】半導体装置の製造方法を説明するための要部断面図である（その１）。
【図３】半導体装置の製造方法を説明するための要部断面図である（その２）。
【図４】半導体装置の製造方法を説明するための要部断面図である（その３）。
【図５】マルチチップモジュールの製造方法を説明するための要部図である（その１）。
【図６】マルチチップモジュールの製造方法を説明するための要部図である（その２）。
【図７】マルチチップモジュールの製造方法を説明するための要部図である（その３）。
【図８】マルチチップモジュールの製造方法を説明するための要部図である（その４）。
【図９】マルチチップモジュールの製造方法を説明するための要部図である（その５）。
【図１０】マルチチップモジュールの製造方法を説明するための要部図である（その６）。
【図１１】マルチチップモジュールの製造方法を説明するための要部図である（その７）。
【図１２】マルチチップモジュールの製造方法を説明するための要部図である（その８）。
【図１３】マルチチップモジュールの製造方法を説明するための要部図である（その９）。
【図１４】マルチチップモジュールの製造方法を説明するための要部図である（その１０）。
【図１５】マルチチップモジュールの製造方法を説明するための要部図である（その１１）。
【図１６】マルチチップモジュールの製造方法を説明するための要部図である（その１２）。
【符号の説明】
【００７５】
１ 半導体装置
１Ｍ マルチチップモジュール
１０ 回路基板
１０ｐｔ，１１ｐｔ 配線
１１ 樹脂
１１ａ，６０ 封止用樹脂
１２ 導電性粒子
１２ａ 導電層
１３ ペースト
２０ｐ，２１ｐ 電極パッド
２０ｂ，２２ｂ 裏面電極
２０ 半導体素子
２１ 制御用ＩＣ素子
２２ ＩＧＢＴ素子
２２ｅ エミッタ電極
２２ｇ ゲート電極
３０ 配線支持基材
３０ｐｔ，３１ｐｔ 導電性パターン
３２ 半田ボール
４０，５１ 半田部材
５０ 入出力端子
５０ａ クリップ部
ＤＬ ダイシングライン
【特許請求の範囲】
【請求項１】
回路基板の主面に選択的に形成された配線層に、複数の導電性粒子を含む樹脂を接触させる工程と、
前記樹脂を介して、前記回路基板の前記主面と半導体素子の主面に配置された電極パッドとを対向させる工程と、
前記導電性粒子の融点以上に前記導電性粒子を加熱し、複数の前記導電性粒子を一体化させた導電層を通じて、前記電極パッドと前記配線層とを電気的に接続すると共に、前記導電層を前記樹脂で被覆する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記樹脂として、熱硬化性の樹脂を用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記導電層を通じて前記電極パッドと前記配線層とを電気的に接続し、前記導電層を前記樹脂で被覆させた後、前記電極パッドが配置されている主面とは反対側の主面に配置されている前記半導体素子の別の電極パッドと、配線支持基材の主面に配置されている配線層とを、半田部材を介して接合することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記別の電極パッドと、前記配線層とを接合すると共に、前記配線支持基材の前記主面に選択的に形成された導電層と、前記回路基板に配置されている別の配線層とを接合することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項１】
回路基板の主面に選択的に形成された配線層に、複数の導電性粒子を含む樹脂を接触させる工程と、
前記樹脂を介して、前記回路基板の前記主面と半導体素子の主面に配置された電極パッドとを対向させる工程と、
前記導電性粒子の融点以上に前記導電性粒子を加熱し、複数の前記導電性粒子を一体化させた導電層を通じて、前記電極パッドと前記配線層とを電気的に接続すると共に、前記導電層を前記樹脂で被覆する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記樹脂として、熱硬化性の樹脂を用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記導電層を通じて前記電極パッドと前記配線層とを電気的に接続し、前記導電層を前記樹脂で被覆させた後、前記電極パッドが配置されている主面とは反対側の主面に配置されている前記半導体素子の別の電極パッドと、配線支持基材の主面に配置されている配線層とを、半田部材を介して接合することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記別の電極パッドと、前記配線層とを接合すると共に、前記配線支持基材の前記主面に選択的に形成された導電層と、前記回路基板に配置されている別の配線層とを接合することを特徴とする請求項３記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−１０３３８２（Ｐ２０１０−１０３３８２Ａ）
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願番号】特願２００８−２７５０１４（Ｐ２００８−２７５０１４）
【出願日】平成２０年１０月２７日（２００８．１０．２７）
【出願人】（５９１０８３２４４）富士電機システムズ株式会社 (1,717)
【Ｆターム（参考）】
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願日】平成２０年１０月２７日（２００８．１０．２７）
【出願人】（５９１０８３２４４）富士電機システムズ株式会社 (1,717)
【Ｆターム（参考）】
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