半導体装置の製造方法
【課題】Ｓｉおよびこれと同族元素であるＧｅ，Ｃなどの組合せを用いて、低消費電力で高速なＭＯＳＦＥＴを有する半導体装置の製造方法を提供する。
【解決手段】Ｓｉ層１と、その上に形成されたＭＯＳＦＥＴのゲート電極１６と、Ｓｉ層１に形成されたソース領域１４及びドレイン領域１５と、それらの間の領域に形成されるチャネル領域とを有する半導体装置の製造方法において、ソース領域１４またはドレイン領域１５が形成される領域のＳｉ層１を選択的にエッチングし、形成された溝内にＳｉＧｅを選択成長させる。
【解決手段】Ｓｉ層１と、その上に形成されたＭＯＳＦＥＴのゲート電極１６と、Ｓｉ層１に形成されたソース領域１４及びドレイン領域１５と、それらの間の領域に形成されるチャネル領域とを有する半導体装置の製造方法において、ソース領域１４またはドレイン領域１５が形成される領域のＳｉ層１を選択的にエッチングし、形成された溝内にＳｉＧｅを選択成長させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に電界効果トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
ＳｉＭＯＳ型電界効果トランジスタ（Ｓｉ−ＭＯＳＦＥＴ）を用いた集積回路では、いわゆるスケーリング則にのっとって、デバイス寸法の縮小や動作電圧の低減などを行うことにより、消費電力の低減と、高速化を両立してきた。
【０００３】
しかしながら、寸法縮小に伴い発生する短チャンネル効果の問題や、低電圧化した場合に顕著になる、ドレイン電圧としきい値電圧の近接による動作マージンの低下など、多くの問題点が生じてきている。
【０００４】
また、高速化の指標となる移動度に目を向けると、上記のさまざまな改良が、皮肉なことに実デバイスにおけるＳｉの移動度を１００以下と、バルクの値をはるかに下回らせる結果に陥れている。
【０００５】
このように従来のＳｉ−ＭＯＳＦＥＴではもはや性能向上がきわめて困難になってきている。
【０００６】
なお、特許文献１や非特許文献１には、ＳｉあるいはＧｅに歪を印加すると、歪を受けないＳｉあるいはＧｅに比べてキャリアの移動度が増大しうることが示唆されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−１７７３７５号公報
【非特許文献】
【０００８】
【非特許文献１】Ｍ．Ｖ．Ｆｉｓｃｈｅｔｔｉ ａｎｄ Ｓ．Ｅ．Ｌａｕｘ：Ｊ．Ａｐｐｌ．Ｐｈｙｓ．８０（１９９６）２２３４
【発明の概要】
【発明が解決しようとする課題】
【０００９】
これ以上の性能向上には、半導体材料そのものの改良で高速化を図る必要性がある。本質的に高速である所謂化合物半導体を用いることは、ひとつの解答ではあるものの、Ｓｉ集積回路の製造技術との融合性の点ではなはだ困難であり、かつ製造コストが膨大になるため、現実的な解決策ではない。
【００１０】
本発明の目的は、Ｓｉおよびこれと同族元素であるＧｅ，Ｃなどの組合せを用いて、低消費電力で高速な電界効果トランジスタを有する半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的は、電界効果トランジスタのチャネルが形成されるチャネル形成層に歪印加半導体層により歪を印加せしめ、チャネル中のキャリアの移動度を無歪のチャネル形成層の材料より大きくすることにより達成できる。例えば、チャネル形成層の材料がＳｉの場合は、歪印加によりＳｉチャネル形成層の面内の格子定数を無歪のＳｉより大きくする。
【００１２】
非特許文献１には、ＳｉあるいはＧｅに歪を印加すると、歪を受けないＳｉあるいはＧｅに比べてキャリアの移動度が増大しうることが示唆されている。これは、サファイア上にＳｉを堆積すると、Ｓｉが面内歪を受けることにより移動度が増加する現象と起源を同じくし、古くから知られていることである。本発明はこの現象を応用して電界効果トランジスタおよびそれを用いた集積回路等の半導体装置を作製するものである。
【００１３】
また上記目的は、チャネル形成層とこのチャネル形成層の両面に隣接する層との界面の価電子帯の頂点のエネルギーを、ゲート絶縁膜側の方を他方より大きくしたｐ型電界効果トランジスタを有する半導体装置によっても達成できる。
【００１４】
また上記目的は、チャネル形成層とこのチャネル形成層の両面に隣接する層との界面の伝導帯の頂点のエネルギーを、ゲート絶縁膜側の方を他方より小さくしたｎ型電界効果トランジスタを有する半導体装置によっても達成できる。
【００１５】
また上記目的は、電界効果トランジスタのチャネル中のキャリアに対するエネルギー障壁が、チャネルに対しゲート絶縁膜とは反対側に存在する構造とし、かつチャネルが形成されるチャネル形成層の格子を歪ませて、チャネル中のキャリアの移動度を無歪のチャネル形成層の材料より大きくすることによっても達成できる。
【発明の効果】
【００１６】
本発明によれば高速かつ低消費電力の相補型電界効果トランジスタおよびこれを内蔵する半導体装置を実現できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の具体例であるＳｉＯ２ゲート絶縁膜／歪Ｓｉ層／Ｓｉ１−ｘＧｅｘ歪印加層という積層構造のバンド図である。
【図２】図１に示す構造のゲートに正のバイアスを印加した状態のバンド図である。
【図３】図１に示す構造のゲートに負のバイアスを印加した状態のバンド図である。
【図４】図１に示す構造のＳｉ１−ｘＧｅｘ歪印加層の最上部に急峻ｎ型ドーピングを施した状態のバンド図である。
【図５】図１に示す構造に基板バイアス電圧を印加した状態のバンド図である。
【図６】本発明の具体例であるＳｉＯ２ゲート絶縁膜／歪Ｓｉ層／歪Ｓｉ１−ｙＧｅｙ層／Ｓｉ１−ｘＧｅｘ歪印加層という積層構造のバンド図である。
【図７】本発明の実施例１の相補型電界効果トランジスタの断面構造図である。
【図８】本発明の実施例２の相補型電界効果トランジスタの断面構造図である。
【図９】本発明の実施例３の相補型電界効果トランジスタの断面構造図である。
【図１０】本発明の実施例４の相補型電界効果トランジスタの断面構造図である。
【図１１】本発明の実施例５の相補型電界効果トランジスタの断面構造図である。
【図１２】本発明の実施例６の相補型電界効果トランジスタの断面構造図である。
【図１３】本発明の実施例７の相補型電界効果トランジスタの断面構造図である。
【図１４】本発明の実施例８のＳＯＩ基板の断面図である。
【図１５】本発明の実施例９のＳＯＩ基板の断面図である。
【図１６】本発明の実施例１０のＳＯＩ基板の製造工程断面図である。
【発明を実施するための形態】
【００１８】
はじめに歪を受けたＳｉをチャネルとする電界効果トランジスタのバンド構造と動作原理について説明する。Ｓｉに歪を与える歪印加層にはＳｉ１−ｘＧｅｘ（０＜ｘ＜１）を用いることが適当である。図１にＳｉＯ２ゲート絶縁膜３／歪Ｓｉ層１／Ｓｉ１−ｘＧｅｘ歪印加層２という積層構造のバンド図を示す。歪Ｓｉ層１のバンドギャップ６はＳｉ１−ｘＧｅｘ歪印加層２のバンドギャップ７よりも広く、しかも価電子帯５、伝導帯４ともにエネルギーが下がるタイプのバンド不連続を示す。
【００１９】
さて、ｎ型の電界効果トランジスタの場合、ゲートに正の電圧を印加してやると、図２のようにゲート絶縁膜３と歪Ｓｉ層１の界面付近でバンドが曲がり、この部分に出来た歪Ｓｉ層１中の伝導帯の三角井戸１０に電子が蓄積され、トランジスタ動作を行うことが出来る。これは通常のＭＯＳ型電界効果トランジスタと全く同じである。
【００２０】
また、Ｐ型の電界効果トランジスタの場合、ゲートに負の電圧を印加してやると、図３のようにゲート絶縁膜３と歪Ｓｉ層１の界面付近でバンドが曲がる。ところが、この部分に出来た歪Ｓｉ層１中の価電子帯の三角井戸１１よりも、歪Ｓｉ層１とＳｉ１−ｘＧｅｘ歪印加層２の界面に出来たＳｉ１−ｘＧｅｘ歪印加層２中の価電子帯の三角井戸１２に多くの正孔が蓄積されてしまう。しかし、歪Ｓｉ層１に比べてＳｉ１−ｘＧｅｘ歪印加層２内の正孔の移動度は著しく小さいため、通常のＭＯＳ型電界効果トランジスタと比較して速度の向上が図れないという問題がある。また、相補型電界効果トランジスタを構成した場合に、ｐｎ両チャネル間のバランスが取り難くなるという問題がある。
【００２１】
このような問題を解決するためには、三角井戸１２中の正孔の蓄積を減らせば良く、その方法として以下に示すものがある。１番目の方法は、ソース・ドレインの接合深さを歪Ｓｉ層１の厚さよりも十分に浅くすることにより、Ｓｉ１−ｘＧｅｘ歪印加層２への正孔の流出を防止する。具体的には、歪Ｓｉ層１の厚みがたとえば７０ｎｍのときに接合深さを４０ｎｍ程度にすれば良い。これは、チャネル長０．１ミクロン以下の短チャネルデバイスで用いられる値と大差ない値であるので、充分実現可能な値である。
【００２２】
２番目の方法は、Ｓｉ１−ｘＧｅｘ歪印加層２の歪Ｓｉ層１との界面付近に好ましくは深さ０．１〜３０ｎｍの範囲で、急峻にｎ型ドーピングを行なう方法である。この方法により、図４に示すように、Ｓｉ１−ｘＧｅｘ歪印加層２中の価電子帯の三角井戸１２の頂点４３のエネルギーレベルが低下する。例えば、歪Ｓｉ層１中の価電子帯の三角井戸１１の頂点４２のエネルギーレベルよりも低くなる。その結果、三角井戸１２中の正孔の蓄積が減る。この方法は、歪Ｓｉ層１または歪Ｓｉ層１とＳｉ１−ｘＧｅｘ歪印加層２の両方にｎ型ドーピングすることによっても実現できる。これらの場合も、ドーピング深さは０．１〜３０ｎｍの範囲が好ましい。
【００２３】
３番目の方法は、Ｓｉ１−ｘＧｅｘ歪印加層２側に正の電圧が印加されるように基板バイアス電圧を制御する方法である。この方法により、図５に示すように、Ｓｉ１−ｘＧｅｘ歪印加層２側が下がった右下がりのバンド構造となり、歪Ｓｉ層１中の価電子帯の三角井戸１１の頂点４２のエネルギーレベルよりも、Ｓｉ１−ｘＧｅｘ歪印加層２中の価電子帯の三角井戸１２の頂点４３のエネルギーレベルの方が低くなる。その結果、三角井戸１２中の正孔の蓄積が減る。
【００２４】
以上述べたように、歪Ｓｉチャネルから歪印加層への正孔の流出を防止することが、ｐ型電界効果トランジスタあるいは相補型電界効果トランジスタの実現に不可欠な要因である。さらに、デバイスの高速化と低電圧化を図るために、次に示すような構成をとることも有効である。すなわち、ｐ型電界効果トランジスタの場合はドレイン領域、ｎ型電界効果トランジスタの場合はソース領域の材料をＳｉ１−ｘＧｅｘ歪印加層と同一の母材望ましくは同一組成比とする。このようにすると、歪ＳｉとＳｉＧｅとのバンド不連続によりソース・ドレイン間の電界の分布が変化し、より効果的にキャリアを加速することが可能となる。これにより、更なる高速化が図れると共に、ピンチオフ電圧の低下によってより低電圧での動作が可能となる。
【００２５】
これまで、電子・正孔ともに歪Ｓｉをチャネルとするトランジスタについて述べてきたが、正孔については歪Ｓｉ１−ｙＧｅｙ（０＜ｙ≦１）をチャネルとして用いると、さらに高移動度化、すなわち高速化が実現する。歪印加層にＳｉ１−ｘＧｅｘを用いた場合、その上に積層するＳｉには面内引張り歪が、 Ｓｉ１−ｙＧｅｙには面内圧縮歪が印加される。
【００２６】
Ｓｉ１−ｘＧｅｘ歪印加層２の上に歪Ｓｉ１−ｙＧｅｙ層２５、歪Ｓｉ層１、ゲート絶縁膜３の順に積層した場合、図６に示すようなバンド図になり、歪Ｓｉ層１とゲート絶縁膜３の界面付近の歪Ｓｉ層１中の伝導帯の三角井戸１０に電子が、歪Ｓｉ層１と歪Ｓｉ１−ｙＧｅｙ層２５の界面付近の歪Ｓｉ１−ｙＧｅｙ層２５中の価電子帯の三角井戸２０に正孔が蓄積される。歪Ｓｉ層１を正孔のチャネルに用いる場合と異なり、正孔の歪印加層２への流出は起こりにくくなる。歪Ｓｉ層１と歪Ｓｉ１−ｙＧｅｙ層２５の積層順序はどちらを上にしてもデバイスとして動作させることは可能である。但し、歪Ｓｉ１−ｙＧｅｙ層２５内の正孔の移動度の方が歪Ｓｉ層１内の電子の移動度よりも高くなるため、相補型電界効果トランジスタを構成したときの相互コンダクタンスの平衡を考慮すると、歪Ｓｉ１−ｙＧｅｙ層２５がゲート電極より遠い、つまり歪Ｓｉ層１の下にある構成のほうが望ましい。
【００２７】
また、歪Ｓｉ層１あるいは歪Ｓｉ１−ｙＧｅｙ層２５とゲート絶縁膜３の間にもう一層ＳｉＧｅ層をはさんでも良い。この場合、電子あるいは正孔はこのＳｉＧｅ層との界面付近の歪Ｓｉ層１あるいは歪Ｓｉ１−ｙＧｅｙ層２５に蓄積されるので、ゲート絶縁膜３の界面準位や散乱の影響を受けないですむ。
【００２８】
また、歪Ｓｉ層と歪Ｓｉ１−ｙＧｅｙ層は積層せずに、選択成長法などを用いて、ｐチャネルの領域では歪Ｓｉ１−ｙＧｅｙ層を、ｎチャネルの領域では歪Ｓｉ層を成長するようにしてもよい。
【００２９】
歪印加層には、Ｓｉ１−ｘＧｅｘを用いることが望ましい。ＳｉとＧｅではＧｅの格子定数がおよそ４％ほど大きい。Ｓｉ１−ｘＧｅｘはＧｅ組成比ｘに応じて格子定数が内挿値をとる。したがって、適当なｘを選べば、その上に積層するＳｉあるいはＧｅに所望の歪を印加することが出来る。例えば、ｘを０．５とすればＳｉ、Ｇｅそれぞれ２％の面内引張歪と面内圧縮歪を印加できる。ｘの選び方によって、ＳｉとＳｉ１−ｙＧｅｙの歪の大きさを適当に制御することができる。すなわち、歪Ｓｉ層の面内の格子定数を無歪のＳｉに対して４％未満の範囲で大きくでき、歪Ｓｉ１−ｙＧｅｙ層の面内の格子定数を無歪のＧｅに対して４％未満の範囲で小さくできる。これによって電子と正孔の移動度のバランスを制御できるので、相補型電界効果トランジスタの相互コンダクタンスのバランスをとることが出来る。従来の相補型電界効果トランジスタでは素子の寸法を変えることのみにより調整していたが、本法ではさらに設計の自由度が増し、高集積化にも有利になる。
【００３０】
歪の制御はＳｉ１−ｘＧｅｘのＧｅ組成比ｘを変化する以外にも、Ｃを加えて（Ｓｉ１−ｘＧｅｘ）１−ｙＣｙの組成比ｙを変化させても良い。Ｃを加える方法としては、歪印加層の成長時にＣを添加させても良いし、歪印加層を成長した後にイオン注入などの方法によって加えてもよい。
【００３１】
歪印加層は一定組成のＳｉ１−ｘＧｅｘを成長する方法、Ｓｉ基板から成長方向に向かって徐々に組成比ｘを増加させていく方法、いわゆるグレーデッドバッファ層としても良い。また、Ｓｉ基板上に低温で欠陥密度の高いＳｉ層を成長したり、水素、ＳｉあるいはＧｅなどのイオン打込みなどの方法で欠陥層を形成し、しかる後にＳｉ１−ｘＧｅｘを成長すると、Ｓｉ基板上に直接Ｓｉ１−ｘＧｅｘを成長した時に比べて貫通転移密度を減らすことができ、さらに表面の平坦性を良好になるため、好ましい。
【００３２】
また、基板および歪印加層の部分をいわゆるＳＯＩ（Silicon on insulator）構造にすると、浮遊容量の低減により一層の高速化が図れるようになる。ＳＯＩには貼り合せ式ＳＯＩ基板やＳＩＭＯＸ（Separation by Implanted Oxigen）基板などが市販されており、この基板上にＳｉ１−ｘＧｅｘ歪印加層を成長することによりＳＯＩの特長を生かした歪Ｓｉ（Ｓｉ１−ｙＧｅｙ（０＜ｙ≦１））電界効果トランジスタを製造できる。
【００３３】
また、Ｓｉ基板上にまずＳｉ１−ｘＧｅｘ歪印加層を成長し、しかる後に酸素イオンを打ち込み、熱処理を行うことにより、Ｓｉ１−ｘＧｅｘ歪印加層ないしはその直下のＳｉ中にＳｉＯ２絶縁層を埋め込み、しかる後に歪Ｓｉ層を成長する方法、あるいは、Ｓｉ基板上にまずＳｉ１−ｘＧｅｘ歪印加層および歪Ｓｉ層を成長し、しかる後に酸素イオンを打ち込み熱処理を行うことにより、歪Ｓｉ層内部にＳｉＯ２絶縁層を埋め込む方法を用いることも可能である。これらの方法を用いると、ＳＯＩ活性層の厚みを薄く出来て素子分離に優れ、ｐＭＯＳ、ｎＭＯＳ用のウェル層が不要になる。また、後者の場合、歪Ｓｉ層の直下にＳｉＯ２絶縁層があるため、前記したようなｐＭＯＳにおける正孔の歪印加層への流出の問題が生じない。
【００３４】
あるいはまた、Ｓｉ基板上にＳｉ１−ｘＧｅｘ歪印加層を成長し、さらにＳｉ層を成長した後、このＳｉ層の一部ないしは全部を熱酸化した基板を用意する。あるいはＳｉ層の熱酸化の代わりにＳｉ１−ｘＧｅｘ歪印加層の上にＳｉＯ２層を気相成長法などで成長しても良い。そして、これと別に用意した支持基板とＳｉＯ２を向かい合わせて貼り合せ、さらにＳｉ１−ｘＧｅｘ歪印加層を成長した側のＳｉ基板を研磨する、あるいは水素イオンの打ち込みや途中に多孔質Ｓｉ層を挿入しておくなどの手法により切断を行って、Ｓｉ１−ｘＧｅｘ歪印加層を露出させると、Ｓｉ１−ｘＧｅｘ歪印加層付きの貼り合せＳＯＩ基板が製造できる。この方法によれば、Ｓｉ１−ｘＧｅｘ歪印加層のうちＳｉ基板に近い、欠陥密度の高い部分を除去することが出来るため欠陥密度の低減が図れ、さらに研磨やエッチングなどを行えば表面平坦性の確保も容易になる。また、この方法により、ＳＯＩ活性層の厚みを薄く出来て素子分離に優れ、ｐＭＯＳ、ｎＭＯＳ用のウェル層が不要になる。
【００３５】
上記貼り合せＳＯＩ基板の切断に際しては、Ｓｉ１−ｘＧｅｘ歪印加層を残しておく必要は必ずしもない。すなわち、Ｓｉ基板上にＳｉ１−ｘＧｅｘ歪印加層を成長し、さらに歪Ｓｉ層を成長し、その一部を熱酸化した基板を別に用意した支持基板とＳｉＯ２を向かい合わせて貼り合せ、歪Ｓｉ層の部分を残して切断あるいは研磨を行い、ＳｉＯ２層の上に歪Ｓｉ層が載った基板を製造することが出来る。この基板は、見かけは従来の貼り合せＳＯＩ基板とまったく変わらず、ただＳＯＩ層に歪がかかっているだけである。
したがって、従来のＳＯＩ基板とまったく同様に扱うことが出来て、素子分離に優れ、ｐＭＯＳ、ｎＭＯＳ用のウェル層が不要になり、かつ、歪の効果によりＳＯＩ活性層の有効質量が軽く、電子・正孔移動度が高いという歪Ｓｉの特徴を備えることになる。また、歪Ｓｉ層の直下にＳｉＯ２絶縁層があるため、前記したようなｐＭＯＳにおける正孔の歪印加層への流出の問題が生じない。
【００３６】
歪Ｓｉ層の厚みには一定の制限がある。なぜなら、歪の大きさによって無転移で成長できる歪Ｓｉ層の膜厚の上限が存在するからである。これを臨界膜厚と呼んでおり、Ｓｉ１−ｘＧｅｘ歪印加層に歪Ｓｉ層を成長させた場合でいえば、例えばｘ＝０．２のとき歪の大きさは約０．８％で臨界膜厚は１００ｎｍ前後、ｘ＝０．５のとき歪の大きさは約２％で臨界膜厚は１０ｎｍ前後になる。ただし、この臨界膜厚の大きさは歪Ｓｉ層の成長条件に依存しており一義的に決定できるものではない。また、ＳＯＩ基板と歪Ｓｉ層を組み合わせた場合のように間に酸化膜層が挿入されている構造の場合も上記の制限とは異なってくる。しかしながら、実用上有意な歪の大きさを実現させる組成であるｘが０．２から０．８程度の範囲、歪にして０．８から３．２％程度の範囲で、歪Ｓｉ層の膜厚が１ｎｍから２００ｎｍの範囲にあることが望ましい。１ｎｍ未満では電界効果トランジスタでチャネルを形成する活性層の厚みとして不充分であるし、２００ｎｍより厚いと転移の発生が始まり、電気特性への悪影響が出始めるからである。
【００３７】
用いる基板結晶の面方位の選択と、チャネルでのキャリア走行方向の関係の選択は、より高速な動作をさせる場合に必要な要件である。
【００３８】
基板面方位として｛１００｝面を用いることは、従来の多くのＳｉ半導体素子がこの面方位を用いていることから、従来素子との結合、同一プロセスの利用といった点で有利であるとともに、歪を印加させたときの移動度も大きく増大し、望ましい結晶方位である。この場合チャネルの面内方向は＜１１０＞あるいは＜００１＞方向とすることが、エピ成長やエッチングなどのプロセスの制御性を高める上で有利である。
【００３９】
基板面方位として｛１１０｝面を用いることも可能である。この場合、チャネルの方向としては＜１１０＞あるいは＜００１＞方向とすることが歪を印加することによる移動度の増大の点で有利である。また、電子のチャネルとしては＜１１０＞方向を用いるとさらに望ましい。ただし、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのバランスを考慮した場合に、必ずしもこの配置である必要はない。
【００４０】
以上に記述したように、チャネルを形成する活性層に歪を加えた電界効果トランジスタないしは相補型電界効果トランジスタおよびこれを用いた半導体装置は、従来に比べて、チャネルを流れるキャリアの有効質量が軽く、従って移動度が高く、高速化が図れ、さらに素子の高集積化、高性能化が図れるために、その工業的価値は極めて高い。
【００４１】
以下、実施例により本発明を詳細に説明する。
【００４２】
（実施例１）
図７は、本実施例に係るＣＭＯＳＦＥＴの断面図である。Ｓｉ基板１３を洗浄した後、ただちに化学気相成長装置に導入し、Ｓｉ０．７Ｇｅ０．３歪印加層２を成長する。Ｓｉ基板１３の面方位は｛１００｝とする。膜厚は５００ｎｍとする。原料にはＳｉ２Ｈ６およびＧｅＨ４を用い、成長温度７００℃で成長する。ここで、導電型決定のためのドーピングは行わない。Ｓｉ１−ｘＧｅｘ歪印加層２のＧｅ組成比ｘはいかようにも制御可能であるが、歪Ｓｉ層１へ印加する歪の適正化のためには、ｘで０．２−０．４にすると良い結果が得られる。
【００４３】
次に、Ｓｉ１−ｘＧｅｘ歪印加層２上に化学気相成長法により歪Ｓｉ層１を形成する。ここで、導電型決定のためのドーピングは行わない。膜厚は６０ｎｍとした。この層はＳｉ１−ｘＧｅｘ歪印加層２の格子定数がＳｉより大きいことから面内引っ張り歪を受けている。これにより、この中のキャリア（電子および正孔）移動度は、無歪Ｓｉ中よりも大きくなる。なお、Ｓｉ層およびＳｉＧｅ層の成長は化学気相成長法に限らない。
【００４４】
次に、トレンチ分離法により素子分離絶縁領域１９を形成し、歪Ｓｉ層１の下部およびＳｉ１−ｘＧｅｘ歪印加層２にわたってウェル形成用イオン打込みを行う。ＰＭＯＳ領域の下部にはＰ等のＶ族元素を注入してｎ型とし、ＮＭＯＳ領域の下部にはＢ等のＩＩＩ族元素を注入してｐ型とする。さらに、歪Ｓｉ層１の上部に、ＰＭＯＳ領域にはＩＩＩ族元素、ＮＭＯＳ領域にはＶ族元素を注入してしきい値を調整する。
【００４５】
次に、歪Ｓｉ層１の表面を熱酸化し、ＳｉＯ２ゲート絶縁膜３を形成する。さらに、その上にポリシリコンゲート電極１６を形成した後、ゲート領域以外をエッチングにより除去する。さらに、セルフアラインによりソースドレイン領域をイオン注入法により形成する。このとき、Ｂ等のＩＩＩ族元素を注入すればｐ型ソースドレイン領域１７が形成でき、Ｐ等のＶ族元素を注入すればｎ型ソースドレイン領域１８が形成できるのでＰＭＯＳ、ＮＭＯＳともに同一ウェハ上に作製できる。このとき、Ｓｉ１−ｘＧｅｘ歪印加層２への漏れ電流を減らすために、イオン注入深さは歪Ｓｉ層１の厚みの半分以下の３０ｎｍとした。最後に、層間絶縁膜（図示せず）を形成し、コンタクトホールをあけ、Ａｌ等の金属膜を蒸着し、パターニングし、金属配線を形成して、電界効果トランジスタが完成する。このトランジスタは、同一寸法でＳｉ基板上に直接作製した無歪Ｓｉの電界効果トランジスタに比べて、相互コンダクタンスがおよそ３倍、遮断周波数も２．４倍になった。
【００４６】
（実施例２）
図８は、本実施例に係るＣＭＯＳＦＥＴの断面図である。本実施例は、実施例１におけるソースドレイン領域１７、１８の深さ３０ｎｍを通常の場合の５０ｎｍと深くする代わりに、Ｓｉ１−ｘＧｅｘ歪印加層２の形成において、その上部３０ｎｍの範囲で、Ｐドーピングガスを混合して、１０１８毎立法センチメートルの高濃度で、急峻にｎ型ドーピングを行ったものである。その際、ｐＭＯＳ領域のみにドーピングを行うために、ｎＭＯＳ領域を酸化膜で被覆しておきドーピング後にこれを除去する。
【００４７】
ただし、急峻ドーピングを行ったｐＭＯＳ領域にはウェル形成用イオン打込みは行わない。
【００４８】
本実施例においても、相互コンダクタンスおよび遮断周波数について実施例１と同等の効果が得られた。
【００４９】
（実施例３）
図９は、本実施例に係るＣＭＯＳＦＥＴの断面図である。本実施例は、実施例２における急峻ドーピングの代わりに、ｐＭＯＳのウェル領域に正のバイアスを印加したものである。
【００５０】
具体的には、素子領域外で、ｐＭＯＳのＳｉ１−ｘＧｅｘ歪印加層２までコンタクトホールを開け、そこにオーミック電極を形成し、バイアス印加電極２２とする。
【００５１】
バイアス印加電極２２に＋１Ｖの電圧を印加することにより、バイアス印加なしの場合と比較して、パンチスルー電流を５％以下に低減させることが出来た。
【００５２】
なお、実施例１乃至３の方法は、同時に適用できる方法であり、２種あるいは３種を組み合わせることができる。
【００５３】
（実施例４）
図１０は、本実施例に係るＣＭＯＳＦＥＴの断面図である。本実施例は、実施例１における歪Ｓｉ層１のｐ型ＭＯＳＦＥＴのドレイン領域１５、ｎ型ＭＯＳＦＥＴのソース領域１４を選択的にエッチングし、その部分をＳｉ１−ｘＧｅｘ層２３を選択成長して埋め戻すものである。なお、この部分の表面層５ｎｍはＳｉとし、以後のプロセスによるＳｉ１−ｘＧｅｘ層２３の損傷を防止する。
【００５４】
本実施例のトランジスタは、従来型ＭＯＳＦＥＴでよく用いられる動作電圧３Ｖに比べ、これを低減できる。
【００５５】
（実施例５）
図１１は、本実施例に係るＣＭＯＳＦＥＴの断面図である。本実施例の特徴は、歪Ｇｅｙ層をＰＭＯＳのチャネルとして用いたことにある。
【００５６】
Ｓｉ基板１３にあらかじめ水素イオン打込みにより表面から１００ｎｍの領域にわたって高欠陥密度層を形成する。この基板を洗浄した後、ただちに化学気相成長装置に導入し、ｘを０．３から成長方向に向って０．５まで変化させたＳｉ１−ｘＧｅｘからなる歪印加層の下層２を成長する。膜厚は３００ｎｍとする。原料にはＳｉ２Ｈ６およびＧｅＨ４を用い、成長温度７００℃で成長する。
【００５７】
さらにＳｉ０．５Ｇｅ０．５からなる歪印加層の上層２４を膜厚３０ｎｍ、歪Ｇｅ層２５を膜厚１０ｎｍ、歪Ｓｉ層１を膜厚１３ｎｍで順に同様に積層形成する。なお、Ｓｉ、ＧｅおよびＳｉＧｅ層の成長は化学気相成長法に限らず、上記組成の結晶成長が可能な方法であれば良い。歪Ｇｅ層２５は面内圧縮応力を受け、歪Ｓｉ層１は面内引っ張り応力を受ける。これにより、歪Ｇｅ層２５の正孔、歪Ｓｉ層１の電子ともに通常のＳｉに比べて有効質量が低減され、移動度が上昇する。
【００５８】
次に、実施例１と同様の方法で、素子分離絶縁領域１９形成、歪印加層の上層であるＳｉ０．５Ｇｅ０．５層２４および下層であるＳｉ１−ｘＧｅｘ層２にわたってのウェル形成用イオン打込み、ならびに歪Ｓｉ層１の上部および歪Ｇｅ層２５の上部にしきい値調整用低濃度イオン打込みを行う。続いて、ＳｉＯ２ゲート酸化膜３の形成、ゲート電極１６の形成、ソースドレイン領域１７、１８の形成を行う。ソースドレイン領域１７、１８のイオン注入深さはｎＭＯＳに対しては歪Ｓｉ層１の厚みと同程度の１０ｎｍとし、ｐＭＯＳに対しては歪Ｇｅ層２５に達する２０ｎｍとした。最後に、層間絶縁膜の形成、コンタクトホールあけ、金属配線の形成を行いＣＭＯＳＦＥＴが完成する。
【００５９】
本実施例ではｘ＝０．５のＳｉ０．５Ｇｅ０．５層２４を歪印加層の上層として成長しているので、歪Ｓｉ層１および歪Ｇｅ層２５へ与える歪印加量が大きい。
【００６０】
本実施例では、チャネルに歪Ｇｅｙ層を用いたが、Ｓｉを混ぜた歪Ｓｉ１−ｙＧｅｙ層（０＜ｙ＜１）を用いることもできる。この場合、組成比ｙはＳｉ１−ｘＧｅｘ歪印加層の組成比ｘより大きくする。
【００６１】
（実施例６）
図１２は、本実施例に係るＣＭＯＳＦＥＴの断面図である。本実施例、実施例５における歪Ｓｉ層１上にＳｉ０．５Ｇｅ０．５障壁層３０を２ｎｍ形成したものである。
【００６２】
このように、Ｓｉ０．５Ｇｅ０．５障壁層３０を歪Ｓｉ層１とゲート絶縁膜３の間に設けているので、電子は歪Ｓｉ層１とゲート絶縁膜３界面の散乱を受けず、Ｓｉ０．５Ｇｅ０．５障壁層３０と歪Ｓｉ層１の界面付近の歪Ｓｉ層１中に蓄積される。
【００６３】
また、本実施例では歪Ｇｅ層２５の上部に歪Ｓｉ層１を積層したが、この順序は逆にしても構わない。ソースドレイン領域１７１８のイオン注入深さはｎＭＯＳに対しては歪Ｓｉ層１の厚さと同程度の１２ｎｍとし、ｐＭＯＳに対しては歪Ｇｅ層２５に達する２２ｎｍとする。
【００６４】
（実施例７）
図１３は、本実施例に係るＣＭＯＳＦＥＴの断面図である。本実施例は、実施例５における歪Ｓｉ層１と歪Ｇｅ層２５を積層せず並列配置したものである。
【００６５】
具体的には、Ｓｉ０．５Ｇｅ０．５歪印加層２４上にｐＭＯＳ領域には歪Ｇｅ層２５を１０ｎｍ、ｎＭＯＳ領域には歪Ｓｉ層１を１２ｎｍ選択成長させる。歪Ｇｅ層２５は面内圧縮応力を受け、歪Ｓｉ層１は面内引っ張り応力を受けている。これにより、歪Ｇｅ層２５の正孔、歪Ｓｉ層１の電子ともに通常のＳｉに比べて有効質量が低減され、移動度が上昇する。
【００６６】
（実施例８）
図１４は、本実施例に係るＳＯＩ基板の断面図である。表面に１００ｎｍ厚みの高欠陥密度エピ層を形成したＳｉ基板１３を洗浄した後、ただちに化学気相成長装置に導入し、Ｓｉ１−ｘＧｅｘ歪印加層２を成長する。膜厚は１５０ｎｍとする。原料にはＳｉ２Ｈ６およびＧｅＨ４を用い、成長温度７００℃で成長する。Ｓｉ１−ｘＧｅｘ歪印加層２のＧｅ組成比ｘはいかようにも制御可能であるが、後で形成する歪Ｓｉ層１へ印加する歪みの適正化のためには、ｘを０．２−０．４とすると良い結果が得られる。本実施例では０．３とする。
なお、ＳｉおよびＳｉＧｅ層の成長は化学気相成長法に限らず、上記組成の結晶成長が可能な方法であれば良い。
【００６７】
次に酸素イオンを加速電圧１８０ＫｅＶ、ドーズ量４×１０１７／ｃｍ２の条件でＳｉ１−ｘＧｅｘ歪印加層２の上から注入し、１３５０℃で８時間アニールを行う。これにより、Ｓｉ１−ｘＧｅｘ歪印加層２の直下にＳｉＯ２絶縁層２６が形成される。ＳｉＯ２絶縁層２６の厚みは凡そ１００ｎｍであり、絶縁耐圧５０Ｖ以上が確保される。アニール処理により、Ｓｉ１−ｘＧｅｘ歪印加層２は欠陥密度が極めて低く、平坦でかつ歪み緩和が十分になされる。さらに、この上部に厚さ６０ｎｍの歪Ｓｉ層１を化学気相成長法で形成する。
【００６８】
以後、発明の実施例１等と同様のプロセスを用いて、ＣＭＯＳＦＥＴを製造することができる。なお、本基板を用いることによりウェル層のイオン注入が不要になる。
【００６９】
また、浮遊容量が大幅に低減されるため、実装レベルでの動作速度を通常のＳｉ基板使用時に比べ４０％ほど高めることが出来た。
【００７０】
（実施例９）
図１５はＳＯＩ基板の他の実施例の断面図である。実施例８と同様の方法でＳｉ１−ｘＧｅｘ歪印加層２まで形成した後、Ｓｉ１−ｘＧｅｘ歪印加層２の上に厚さ１２０ｎｍの歪Ｓｉ層１を化学気相成長法で形成する。次に、酸素イオンを加速電圧５０ＫｅＶ、ドーズ量２×１０１７／ｃｍ２の条件で歪Ｓｉ層１の上から注入し、１３００℃で８時間アニールを行う。これにより、歪Ｓｉ層１の内部にＳｉＯ２絶縁層２６が形成される。ＳｉＯ２絶縁層２６の厚みは凡そ３０ｎｍとなる。
【００７１】
本実施例では、ウェル層のイオン注入が不要になる他、ｐＭＯＳでの正孔のＳｉＧｅ歪印加層への流出が起こり難いため、ドーピングやバイアス印加等による正孔の流出防止策を特に用いる必要はない。
【００７２】
（実施例１０）
図１６は、本実施例に係るＳＯＩ基板の製造工程断面図である。まず、図１６（ａ）に示すように、表面に１００ｎｍ厚みの高欠陥密度エピ層を形成したＳｉ基板１３を洗浄した後、ただちに化学気相成長装置に導入し、Ｓｉ１−ｘＧｅｘ歪印加層２を成長する。膜厚は３００ｎｍとする。原料にはＳｉ２Ｈ６およびＧｅＨ４を用い、成長温度７００℃で成長する。Ｓｉ１−ｘＧｅｘ歪印加層２のＧｅ組成比ｘはいかようにも制御可能であるが、歪Ｓｉ層１へ印加する歪みの適正化のためには、ｘを０．２−０．４とすると良い結果が得られる。本実施例では０．３とする。なお、ＳｉおよびＳｉＧｅ層の成長は化学気相成長法に限らず、上記組成の結晶成長が可能な方法であれば良い。またＳｉ基板１３の代わりにＧｅ基板あるいはＳｉＧｅ混晶基板を用いても良い。Ｇｅの混晶比ｘが大きい場合、Ｇｅ基板やＧｅ混晶比の大きいＳｉＧｅ基板を用いるほうが、Ｓｉ１−ｘＧｅｘ歪印加層２の成長が容易、あるいは不要になる。
【００７３】
次に歪Ｓｉ層１を成長し、表面を熱酸化し、次いで切断位置２８の深さに水素イオンを注入し、この位置に損傷層を形成する。こうして図１６（ａ）に示す状態になる。切断位置２８はＳｉ１−ｘＧｅｘ歪印加層２の内部としても良いし、歪Ｓｉ層１の内部としても良い。
【００７４】
さらに表面の酸化膜と別に用意した支持基板２９を接合位置２７で接合し、図１６（ｂ）のような状態になる。次いで５００℃でアニールすると切断位置２８で切断され、切断位置２８がＳｉ１−ｘＧｅｘ歪印加層２の内部の場合は図１６（ｃ）のような状態になり、歪Ｓｉ層１の内部の場合は図１６（ｄ）のような状態になる。図１６（ｃ）に示す場合は、さらに表面に６０ｎｍの歪Ｓｉ層１をエピタキシャル成長させる。
【００７５】
以後、発明の実施例１等と同様のプロセスを用いて、ＣＭＯＳＦＥＴを製造することができる。なお、本基板を用いることによりウェル層のイオン注入が不要になる。さらに、図１６（ｄ）の構造の場合にはｐＭＯＳでの正孔のＳｉＧｅ歪印加層への流出が起こらないため、ドーピングやバイアス印加等による正孔の流出防止策が不要になる。
【００７６】
また、浮遊容量が大幅に低減されるため、実装レベルでの動作速度を通常のＳｉ基板使用時に比べ４０％ほど高めることが出来た。
【００７７】
（実施例１１）
実施例１で示した方法で、｛１００｝面のＳｉ基板１３を用いて相補型電界効果トランジスタをＳｉ１−ｘＧｅｘ歪印加層２のＧｅ組成比ｘを種々に変えて作製し、素子の相互コンダクタンスから歪Ｓｉチャネル中の＜００１＞方向の電子および正孔の移動度を見積ると、表１に示すように混晶比が０．２程度でも移動度の増加がかなり大きい。
単位は、歪が％（正の値が引張歪）、移動度がｃｍ２／Ｖｓである。
表１
Ge組成比x 歪 電子移動度 正孔移動度
0 0 1300 400
0.1 0.4 2600 850
0.2 0.8 3300 2000
0.3 1.2 3550 3100
0.4 1.6 3500 4500
0.5 2.0 3450 5200
0.6 2.4 3400 6100
実施例７で示した方法で、｛１００｝面のＳｉ基板１３を用いてｐＭＯＳＦＥＴをＳｉ１−ｘＧｅｘ歪印加層２のＧｅ組成比ｘを種々に変えて作製し、素子の相互コンダクタンスから歪Ｇｅチャネル中の＜００１＞方向の正孔の移動度を見積ると、表２に示すように面内圧縮歪を受けるに従い移動度が飛躍的に大きくなる。単位は、歪が％（正の値が引張歪）、移動度がｃｍ２／Ｖｓである。
表２
Ge組成比x 歪 正孔移動度
1.0 0 1900
0.9 -0.4 2800
0.8 -0.8 4100
0.7 -1.2 7000
0.6 -1.6 9000
0.5 -2.0 12000
0.4 -2.4 13500
実施例１で示した方法で、｛１１０｝面のＳｉ基板１３を用いて相補型電界効果トランジスタを作製し、素子の相互コンダクタンスから歪Ｓｉチャネル中の＜００１＞方向、＜１１０＞方向の電子および正孔の移動度を見積ると、表３に示すように電子移動度は＜１１０＞方向の方が大きくなる。単位は、歪が％（正の値が引張歪）、移動度がｃｍ２／Ｖｓである。
表３
Ge組成比x 歪 方位 電子移動度 正孔移動度
0.2 0.8 <001> 900 1800
0.2 0.8 <110> 3100 1800
0.3 1.2 <001> 900 2700
0.3 1.2 <110> 3300 2700
【符号の説明】
【００７８】
１…歪Ｓｉ層、２…Ｓｉ１−ｘＧｅｘ歪印加層、３…ＳｉＯ２ゲート絶縁層、４…伝導帯、５…価電子帯、６…歪Ｓｉのバンドギャップ、７…Ｓｉ１−ｘＧｅｘのバンドギャップ、８…伝導帯不連続、９…価電子帯…不連続、１０…ゲート絶縁膜／歪Ｓｉ層界面付近の歪Ｓｉ層中の伝導帯の三角井戸、１１…ゲート絶縁膜／歪Ｓｉ層界面付近の歪Ｓｉ層中の価電子帯の三角井戸、１２…歪Ｓｉ層／Ｓｉ１−ｘＧｅｘ歪印加層界面付近のＳｉ１−ｘＧｅｘ歪印加層２中の価電子帯の三角井戸、１３…Ｓｉ基板、１４…ソース電極、１５…ドレイン電極、１６…ゲート、１７…ｐ型ソースドレイン領域、１８…ｎ型ソースドレイン領域、１９…素子分離絶縁領域、２０…歪Ｓｉ層／歪Ｓｉ１−ｙＧｅｙ層界面付近の歪Ｓｉ１−ｙＧｅｙ層中の価電子帯の三角井戸、２１…急峻ｎ型ドーピング層、２２…バイアス印加電極、２３…Ｓｉ１−ｘＧｅｘドレイン層、２４…Ｓｉ０．５Ｇｅ０．５層、２５…歪Ｓｉ１−ｙＧｅｙ層（０＜ｙ≦１）、２６…ＳｉＯ２絶縁層、２７…接合位置、２８…切断位置、２９…支持基板、３０…Ｓｉ０．５Ｇｅ０．５障壁層、４０、４１…伝導帯の三角井戸の頂点、４２、４３…価電子帯の三角井戸の頂点。
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に電界効果トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
ＳｉＭＯＳ型電界効果トランジスタ（Ｓｉ−ＭＯＳＦＥＴ）を用いた集積回路では、いわゆるスケーリング則にのっとって、デバイス寸法の縮小や動作電圧の低減などを行うことにより、消費電力の低減と、高速化を両立してきた。
【０００３】
しかしながら、寸法縮小に伴い発生する短チャンネル効果の問題や、低電圧化した場合に顕著になる、ドレイン電圧としきい値電圧の近接による動作マージンの低下など、多くの問題点が生じてきている。
【０００４】
また、高速化の指標となる移動度に目を向けると、上記のさまざまな改良が、皮肉なことに実デバイスにおけるＳｉの移動度を１００以下と、バルクの値をはるかに下回らせる結果に陥れている。
【０００５】
このように従来のＳｉ−ＭＯＳＦＥＴではもはや性能向上がきわめて困難になってきている。
【０００６】
なお、特許文献１や非特許文献１には、ＳｉあるいはＧｅに歪を印加すると、歪を受けないＳｉあるいはＧｅに比べてキャリアの移動度が増大しうることが示唆されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−１７７３７５号公報
【非特許文献】
【０００８】
【非特許文献１】Ｍ．Ｖ．Ｆｉｓｃｈｅｔｔｉ ａｎｄ Ｓ．Ｅ．Ｌａｕｘ：Ｊ．Ａｐｐｌ．Ｐｈｙｓ．８０（１９９６）２２３４
【発明の概要】
【発明が解決しようとする課題】
【０００９】
これ以上の性能向上には、半導体材料そのものの改良で高速化を図る必要性がある。本質的に高速である所謂化合物半導体を用いることは、ひとつの解答ではあるものの、Ｓｉ集積回路の製造技術との融合性の点ではなはだ困難であり、かつ製造コストが膨大になるため、現実的な解決策ではない。
【００１０】
本発明の目的は、Ｓｉおよびこれと同族元素であるＧｅ，Ｃなどの組合せを用いて、低消費電力で高速な電界効果トランジスタを有する半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的は、電界効果トランジスタのチャネルが形成されるチャネル形成層に歪印加半導体層により歪を印加せしめ、チャネル中のキャリアの移動度を無歪のチャネル形成層の材料より大きくすることにより達成できる。例えば、チャネル形成層の材料がＳｉの場合は、歪印加によりＳｉチャネル形成層の面内の格子定数を無歪のＳｉより大きくする。
【００１２】
非特許文献１には、ＳｉあるいはＧｅに歪を印加すると、歪を受けないＳｉあるいはＧｅに比べてキャリアの移動度が増大しうることが示唆されている。これは、サファイア上にＳｉを堆積すると、Ｓｉが面内歪を受けることにより移動度が増加する現象と起源を同じくし、古くから知られていることである。本発明はこの現象を応用して電界効果トランジスタおよびそれを用いた集積回路等の半導体装置を作製するものである。
【００１３】
また上記目的は、チャネル形成層とこのチャネル形成層の両面に隣接する層との界面の価電子帯の頂点のエネルギーを、ゲート絶縁膜側の方を他方より大きくしたｐ型電界効果トランジスタを有する半導体装置によっても達成できる。
【００１４】
また上記目的は、チャネル形成層とこのチャネル形成層の両面に隣接する層との界面の伝導帯の頂点のエネルギーを、ゲート絶縁膜側の方を他方より小さくしたｎ型電界効果トランジスタを有する半導体装置によっても達成できる。
【００１５】
また上記目的は、電界効果トランジスタのチャネル中のキャリアに対するエネルギー障壁が、チャネルに対しゲート絶縁膜とは反対側に存在する構造とし、かつチャネルが形成されるチャネル形成層の格子を歪ませて、チャネル中のキャリアの移動度を無歪のチャネル形成層の材料より大きくすることによっても達成できる。
【発明の効果】
【００１６】
本発明によれば高速かつ低消費電力の相補型電界効果トランジスタおよびこれを内蔵する半導体装置を実現できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の具体例であるＳｉＯ２ゲート絶縁膜／歪Ｓｉ層／Ｓｉ１−ｘＧｅｘ歪印加層という積層構造のバンド図である。
【図２】図１に示す構造のゲートに正のバイアスを印加した状態のバンド図である。
【図３】図１に示す構造のゲートに負のバイアスを印加した状態のバンド図である。
【図４】図１に示す構造のＳｉ１−ｘＧｅｘ歪印加層の最上部に急峻ｎ型ドーピングを施した状態のバンド図である。
【図５】図１に示す構造に基板バイアス電圧を印加した状態のバンド図である。
【図６】本発明の具体例であるＳｉＯ２ゲート絶縁膜／歪Ｓｉ層／歪Ｓｉ１−ｙＧｅｙ層／Ｓｉ１−ｘＧｅｘ歪印加層という積層構造のバンド図である。
【図７】本発明の実施例１の相補型電界効果トランジスタの断面構造図である。
【図８】本発明の実施例２の相補型電界効果トランジスタの断面構造図である。
【図９】本発明の実施例３の相補型電界効果トランジスタの断面構造図である。
【図１０】本発明の実施例４の相補型電界効果トランジスタの断面構造図である。
【図１１】本発明の実施例５の相補型電界効果トランジスタの断面構造図である。
【図１２】本発明の実施例６の相補型電界効果トランジスタの断面構造図である。
【図１３】本発明の実施例７の相補型電界効果トランジスタの断面構造図である。
【図１４】本発明の実施例８のＳＯＩ基板の断面図である。
【図１５】本発明の実施例９のＳＯＩ基板の断面図である。
【図１６】本発明の実施例１０のＳＯＩ基板の製造工程断面図である。
【発明を実施するための形態】
【００１８】
はじめに歪を受けたＳｉをチャネルとする電界効果トランジスタのバンド構造と動作原理について説明する。Ｓｉに歪を与える歪印加層にはＳｉ１−ｘＧｅｘ（０＜ｘ＜１）を用いることが適当である。図１にＳｉＯ２ゲート絶縁膜３／歪Ｓｉ層１／Ｓｉ１−ｘＧｅｘ歪印加層２という積層構造のバンド図を示す。歪Ｓｉ層１のバンドギャップ６はＳｉ１−ｘＧｅｘ歪印加層２のバンドギャップ７よりも広く、しかも価電子帯５、伝導帯４ともにエネルギーが下がるタイプのバンド不連続を示す。
【００１９】
さて、ｎ型の電界効果トランジスタの場合、ゲートに正の電圧を印加してやると、図２のようにゲート絶縁膜３と歪Ｓｉ層１の界面付近でバンドが曲がり、この部分に出来た歪Ｓｉ層１中の伝導帯の三角井戸１０に電子が蓄積され、トランジスタ動作を行うことが出来る。これは通常のＭＯＳ型電界効果トランジスタと全く同じである。
【００２０】
また、Ｐ型の電界効果トランジスタの場合、ゲートに負の電圧を印加してやると、図３のようにゲート絶縁膜３と歪Ｓｉ層１の界面付近でバンドが曲がる。ところが、この部分に出来た歪Ｓｉ層１中の価電子帯の三角井戸１１よりも、歪Ｓｉ層１とＳｉ１−ｘＧｅｘ歪印加層２の界面に出来たＳｉ１−ｘＧｅｘ歪印加層２中の価電子帯の三角井戸１２に多くの正孔が蓄積されてしまう。しかし、歪Ｓｉ層１に比べてＳｉ１−ｘＧｅｘ歪印加層２内の正孔の移動度は著しく小さいため、通常のＭＯＳ型電界効果トランジスタと比較して速度の向上が図れないという問題がある。また、相補型電界効果トランジスタを構成した場合に、ｐｎ両チャネル間のバランスが取り難くなるという問題がある。
【００２１】
このような問題を解決するためには、三角井戸１２中の正孔の蓄積を減らせば良く、その方法として以下に示すものがある。１番目の方法は、ソース・ドレインの接合深さを歪Ｓｉ層１の厚さよりも十分に浅くすることにより、Ｓｉ１−ｘＧｅｘ歪印加層２への正孔の流出を防止する。具体的には、歪Ｓｉ層１の厚みがたとえば７０ｎｍのときに接合深さを４０ｎｍ程度にすれば良い。これは、チャネル長０．１ミクロン以下の短チャネルデバイスで用いられる値と大差ない値であるので、充分実現可能な値である。
【００２２】
２番目の方法は、Ｓｉ１−ｘＧｅｘ歪印加層２の歪Ｓｉ層１との界面付近に好ましくは深さ０．１〜３０ｎｍの範囲で、急峻にｎ型ドーピングを行なう方法である。この方法により、図４に示すように、Ｓｉ１−ｘＧｅｘ歪印加層２中の価電子帯の三角井戸１２の頂点４３のエネルギーレベルが低下する。例えば、歪Ｓｉ層１中の価電子帯の三角井戸１１の頂点４２のエネルギーレベルよりも低くなる。その結果、三角井戸１２中の正孔の蓄積が減る。この方法は、歪Ｓｉ層１または歪Ｓｉ層１とＳｉ１−ｘＧｅｘ歪印加層２の両方にｎ型ドーピングすることによっても実現できる。これらの場合も、ドーピング深さは０．１〜３０ｎｍの範囲が好ましい。
【００２３】
３番目の方法は、Ｓｉ１−ｘＧｅｘ歪印加層２側に正の電圧が印加されるように基板バイアス電圧を制御する方法である。この方法により、図５に示すように、Ｓｉ１−ｘＧｅｘ歪印加層２側が下がった右下がりのバンド構造となり、歪Ｓｉ層１中の価電子帯の三角井戸１１の頂点４２のエネルギーレベルよりも、Ｓｉ１−ｘＧｅｘ歪印加層２中の価電子帯の三角井戸１２の頂点４３のエネルギーレベルの方が低くなる。その結果、三角井戸１２中の正孔の蓄積が減る。
【００２４】
以上述べたように、歪Ｓｉチャネルから歪印加層への正孔の流出を防止することが、ｐ型電界効果トランジスタあるいは相補型電界効果トランジスタの実現に不可欠な要因である。さらに、デバイスの高速化と低電圧化を図るために、次に示すような構成をとることも有効である。すなわち、ｐ型電界効果トランジスタの場合はドレイン領域、ｎ型電界効果トランジスタの場合はソース領域の材料をＳｉ１−ｘＧｅｘ歪印加層と同一の母材望ましくは同一組成比とする。このようにすると、歪ＳｉとＳｉＧｅとのバンド不連続によりソース・ドレイン間の電界の分布が変化し、より効果的にキャリアを加速することが可能となる。これにより、更なる高速化が図れると共に、ピンチオフ電圧の低下によってより低電圧での動作が可能となる。
【００２５】
これまで、電子・正孔ともに歪Ｓｉをチャネルとするトランジスタについて述べてきたが、正孔については歪Ｓｉ１−ｙＧｅｙ（０＜ｙ≦１）をチャネルとして用いると、さらに高移動度化、すなわち高速化が実現する。歪印加層にＳｉ１−ｘＧｅｘを用いた場合、その上に積層するＳｉには面内引張り歪が、 Ｓｉ１−ｙＧｅｙには面内圧縮歪が印加される。
【００２６】
Ｓｉ１−ｘＧｅｘ歪印加層２の上に歪Ｓｉ１−ｙＧｅｙ層２５、歪Ｓｉ層１、ゲート絶縁膜３の順に積層した場合、図６に示すようなバンド図になり、歪Ｓｉ層１とゲート絶縁膜３の界面付近の歪Ｓｉ層１中の伝導帯の三角井戸１０に電子が、歪Ｓｉ層１と歪Ｓｉ１−ｙＧｅｙ層２５の界面付近の歪Ｓｉ１−ｙＧｅｙ層２５中の価電子帯の三角井戸２０に正孔が蓄積される。歪Ｓｉ層１を正孔のチャネルに用いる場合と異なり、正孔の歪印加層２への流出は起こりにくくなる。歪Ｓｉ層１と歪Ｓｉ１−ｙＧｅｙ層２５の積層順序はどちらを上にしてもデバイスとして動作させることは可能である。但し、歪Ｓｉ１−ｙＧｅｙ層２５内の正孔の移動度の方が歪Ｓｉ層１内の電子の移動度よりも高くなるため、相補型電界効果トランジスタを構成したときの相互コンダクタンスの平衡を考慮すると、歪Ｓｉ１−ｙＧｅｙ層２５がゲート電極より遠い、つまり歪Ｓｉ層１の下にある構成のほうが望ましい。
【００２７】
また、歪Ｓｉ層１あるいは歪Ｓｉ１−ｙＧｅｙ層２５とゲート絶縁膜３の間にもう一層ＳｉＧｅ層をはさんでも良い。この場合、電子あるいは正孔はこのＳｉＧｅ層との界面付近の歪Ｓｉ層１あるいは歪Ｓｉ１−ｙＧｅｙ層２５に蓄積されるので、ゲート絶縁膜３の界面準位や散乱の影響を受けないですむ。
【００２８】
また、歪Ｓｉ層と歪Ｓｉ１−ｙＧｅｙ層は積層せずに、選択成長法などを用いて、ｐチャネルの領域では歪Ｓｉ１−ｙＧｅｙ層を、ｎチャネルの領域では歪Ｓｉ層を成長するようにしてもよい。
【００２９】
歪印加層には、Ｓｉ１−ｘＧｅｘを用いることが望ましい。ＳｉとＧｅではＧｅの格子定数がおよそ４％ほど大きい。Ｓｉ１−ｘＧｅｘはＧｅ組成比ｘに応じて格子定数が内挿値をとる。したがって、適当なｘを選べば、その上に積層するＳｉあるいはＧｅに所望の歪を印加することが出来る。例えば、ｘを０．５とすればＳｉ、Ｇｅそれぞれ２％の面内引張歪と面内圧縮歪を印加できる。ｘの選び方によって、ＳｉとＳｉ１−ｙＧｅｙの歪の大きさを適当に制御することができる。すなわち、歪Ｓｉ層の面内の格子定数を無歪のＳｉに対して４％未満の範囲で大きくでき、歪Ｓｉ１−ｙＧｅｙ層の面内の格子定数を無歪のＧｅに対して４％未満の範囲で小さくできる。これによって電子と正孔の移動度のバランスを制御できるので、相補型電界効果トランジスタの相互コンダクタンスのバランスをとることが出来る。従来の相補型電界効果トランジスタでは素子の寸法を変えることのみにより調整していたが、本法ではさらに設計の自由度が増し、高集積化にも有利になる。
【００３０】
歪の制御はＳｉ１−ｘＧｅｘのＧｅ組成比ｘを変化する以外にも、Ｃを加えて（Ｓｉ１−ｘＧｅｘ）１−ｙＣｙの組成比ｙを変化させても良い。Ｃを加える方法としては、歪印加層の成長時にＣを添加させても良いし、歪印加層を成長した後にイオン注入などの方法によって加えてもよい。
【００３１】
歪印加層は一定組成のＳｉ１−ｘＧｅｘを成長する方法、Ｓｉ基板から成長方向に向かって徐々に組成比ｘを増加させていく方法、いわゆるグレーデッドバッファ層としても良い。また、Ｓｉ基板上に低温で欠陥密度の高いＳｉ層を成長したり、水素、ＳｉあるいはＧｅなどのイオン打込みなどの方法で欠陥層を形成し、しかる後にＳｉ１−ｘＧｅｘを成長すると、Ｓｉ基板上に直接Ｓｉ１−ｘＧｅｘを成長した時に比べて貫通転移密度を減らすことができ、さらに表面の平坦性を良好になるため、好ましい。
【００３２】
また、基板および歪印加層の部分をいわゆるＳＯＩ（Silicon on insulator）構造にすると、浮遊容量の低減により一層の高速化が図れるようになる。ＳＯＩには貼り合せ式ＳＯＩ基板やＳＩＭＯＸ（Separation by Implanted Oxigen）基板などが市販されており、この基板上にＳｉ１−ｘＧｅｘ歪印加層を成長することによりＳＯＩの特長を生かした歪Ｓｉ（Ｓｉ１−ｙＧｅｙ（０＜ｙ≦１））電界効果トランジスタを製造できる。
【００３３】
また、Ｓｉ基板上にまずＳｉ１−ｘＧｅｘ歪印加層を成長し、しかる後に酸素イオンを打ち込み、熱処理を行うことにより、Ｓｉ１−ｘＧｅｘ歪印加層ないしはその直下のＳｉ中にＳｉＯ２絶縁層を埋め込み、しかる後に歪Ｓｉ層を成長する方法、あるいは、Ｓｉ基板上にまずＳｉ１−ｘＧｅｘ歪印加層および歪Ｓｉ層を成長し、しかる後に酸素イオンを打ち込み熱処理を行うことにより、歪Ｓｉ層内部にＳｉＯ２絶縁層を埋め込む方法を用いることも可能である。これらの方法を用いると、ＳＯＩ活性層の厚みを薄く出来て素子分離に優れ、ｐＭＯＳ、ｎＭＯＳ用のウェル層が不要になる。また、後者の場合、歪Ｓｉ層の直下にＳｉＯ２絶縁層があるため、前記したようなｐＭＯＳにおける正孔の歪印加層への流出の問題が生じない。
【００３４】
あるいはまた、Ｓｉ基板上にＳｉ１−ｘＧｅｘ歪印加層を成長し、さらにＳｉ層を成長した後、このＳｉ層の一部ないしは全部を熱酸化した基板を用意する。あるいはＳｉ層の熱酸化の代わりにＳｉ１−ｘＧｅｘ歪印加層の上にＳｉＯ２層を気相成長法などで成長しても良い。そして、これと別に用意した支持基板とＳｉＯ２を向かい合わせて貼り合せ、さらにＳｉ１−ｘＧｅｘ歪印加層を成長した側のＳｉ基板を研磨する、あるいは水素イオンの打ち込みや途中に多孔質Ｓｉ層を挿入しておくなどの手法により切断を行って、Ｓｉ１−ｘＧｅｘ歪印加層を露出させると、Ｓｉ１−ｘＧｅｘ歪印加層付きの貼り合せＳＯＩ基板が製造できる。この方法によれば、Ｓｉ１−ｘＧｅｘ歪印加層のうちＳｉ基板に近い、欠陥密度の高い部分を除去することが出来るため欠陥密度の低減が図れ、さらに研磨やエッチングなどを行えば表面平坦性の確保も容易になる。また、この方法により、ＳＯＩ活性層の厚みを薄く出来て素子分離に優れ、ｐＭＯＳ、ｎＭＯＳ用のウェル層が不要になる。
【００３５】
上記貼り合せＳＯＩ基板の切断に際しては、Ｓｉ１−ｘＧｅｘ歪印加層を残しておく必要は必ずしもない。すなわち、Ｓｉ基板上にＳｉ１−ｘＧｅｘ歪印加層を成長し、さらに歪Ｓｉ層を成長し、その一部を熱酸化した基板を別に用意した支持基板とＳｉＯ２を向かい合わせて貼り合せ、歪Ｓｉ層の部分を残して切断あるいは研磨を行い、ＳｉＯ２層の上に歪Ｓｉ層が載った基板を製造することが出来る。この基板は、見かけは従来の貼り合せＳＯＩ基板とまったく変わらず、ただＳＯＩ層に歪がかかっているだけである。
したがって、従来のＳＯＩ基板とまったく同様に扱うことが出来て、素子分離に優れ、ｐＭＯＳ、ｎＭＯＳ用のウェル層が不要になり、かつ、歪の効果によりＳＯＩ活性層の有効質量が軽く、電子・正孔移動度が高いという歪Ｓｉの特徴を備えることになる。また、歪Ｓｉ層の直下にＳｉＯ２絶縁層があるため、前記したようなｐＭＯＳにおける正孔の歪印加層への流出の問題が生じない。
【００３６】
歪Ｓｉ層の厚みには一定の制限がある。なぜなら、歪の大きさによって無転移で成長できる歪Ｓｉ層の膜厚の上限が存在するからである。これを臨界膜厚と呼んでおり、Ｓｉ１−ｘＧｅｘ歪印加層に歪Ｓｉ層を成長させた場合でいえば、例えばｘ＝０．２のとき歪の大きさは約０．８％で臨界膜厚は１００ｎｍ前後、ｘ＝０．５のとき歪の大きさは約２％で臨界膜厚は１０ｎｍ前後になる。ただし、この臨界膜厚の大きさは歪Ｓｉ層の成長条件に依存しており一義的に決定できるものではない。また、ＳＯＩ基板と歪Ｓｉ層を組み合わせた場合のように間に酸化膜層が挿入されている構造の場合も上記の制限とは異なってくる。しかしながら、実用上有意な歪の大きさを実現させる組成であるｘが０．２から０．８程度の範囲、歪にして０．８から３．２％程度の範囲で、歪Ｓｉ層の膜厚が１ｎｍから２００ｎｍの範囲にあることが望ましい。１ｎｍ未満では電界効果トランジスタでチャネルを形成する活性層の厚みとして不充分であるし、２００ｎｍより厚いと転移の発生が始まり、電気特性への悪影響が出始めるからである。
【００３７】
用いる基板結晶の面方位の選択と、チャネルでのキャリア走行方向の関係の選択は、より高速な動作をさせる場合に必要な要件である。
【００３８】
基板面方位として｛１００｝面を用いることは、従来の多くのＳｉ半導体素子がこの面方位を用いていることから、従来素子との結合、同一プロセスの利用といった点で有利であるとともに、歪を印加させたときの移動度も大きく増大し、望ましい結晶方位である。この場合チャネルの面内方向は＜１１０＞あるいは＜００１＞方向とすることが、エピ成長やエッチングなどのプロセスの制御性を高める上で有利である。
【００３９】
基板面方位として｛１１０｝面を用いることも可能である。この場合、チャネルの方向としては＜１１０＞あるいは＜００１＞方向とすることが歪を印加することによる移動度の増大の点で有利である。また、電子のチャネルとしては＜１１０＞方向を用いるとさらに望ましい。ただし、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのバランスを考慮した場合に、必ずしもこの配置である必要はない。
【００４０】
以上に記述したように、チャネルを形成する活性層に歪を加えた電界効果トランジスタないしは相補型電界効果トランジスタおよびこれを用いた半導体装置は、従来に比べて、チャネルを流れるキャリアの有効質量が軽く、従って移動度が高く、高速化が図れ、さらに素子の高集積化、高性能化が図れるために、その工業的価値は極めて高い。
【００４１】
以下、実施例により本発明を詳細に説明する。
【００４２】
（実施例１）
図７は、本実施例に係るＣＭＯＳＦＥＴの断面図である。Ｓｉ基板１３を洗浄した後、ただちに化学気相成長装置に導入し、Ｓｉ０．７Ｇｅ０．３歪印加層２を成長する。Ｓｉ基板１３の面方位は｛１００｝とする。膜厚は５００ｎｍとする。原料にはＳｉ２Ｈ６およびＧｅＨ４を用い、成長温度７００℃で成長する。ここで、導電型決定のためのドーピングは行わない。Ｓｉ１−ｘＧｅｘ歪印加層２のＧｅ組成比ｘはいかようにも制御可能であるが、歪Ｓｉ層１へ印加する歪の適正化のためには、ｘで０．２−０．４にすると良い結果が得られる。
【００４３】
次に、Ｓｉ１−ｘＧｅｘ歪印加層２上に化学気相成長法により歪Ｓｉ層１を形成する。ここで、導電型決定のためのドーピングは行わない。膜厚は６０ｎｍとした。この層はＳｉ１−ｘＧｅｘ歪印加層２の格子定数がＳｉより大きいことから面内引っ張り歪を受けている。これにより、この中のキャリア（電子および正孔）移動度は、無歪Ｓｉ中よりも大きくなる。なお、Ｓｉ層およびＳｉＧｅ層の成長は化学気相成長法に限らない。
【００４４】
次に、トレンチ分離法により素子分離絶縁領域１９を形成し、歪Ｓｉ層１の下部およびＳｉ１−ｘＧｅｘ歪印加層２にわたってウェル形成用イオン打込みを行う。ＰＭＯＳ領域の下部にはＰ等のＶ族元素を注入してｎ型とし、ＮＭＯＳ領域の下部にはＢ等のＩＩＩ族元素を注入してｐ型とする。さらに、歪Ｓｉ層１の上部に、ＰＭＯＳ領域にはＩＩＩ族元素、ＮＭＯＳ領域にはＶ族元素を注入してしきい値を調整する。
【００４５】
次に、歪Ｓｉ層１の表面を熱酸化し、ＳｉＯ２ゲート絶縁膜３を形成する。さらに、その上にポリシリコンゲート電極１６を形成した後、ゲート領域以外をエッチングにより除去する。さらに、セルフアラインによりソースドレイン領域をイオン注入法により形成する。このとき、Ｂ等のＩＩＩ族元素を注入すればｐ型ソースドレイン領域１７が形成でき、Ｐ等のＶ族元素を注入すればｎ型ソースドレイン領域１８が形成できるのでＰＭＯＳ、ＮＭＯＳともに同一ウェハ上に作製できる。このとき、Ｓｉ１−ｘＧｅｘ歪印加層２への漏れ電流を減らすために、イオン注入深さは歪Ｓｉ層１の厚みの半分以下の３０ｎｍとした。最後に、層間絶縁膜（図示せず）を形成し、コンタクトホールをあけ、Ａｌ等の金属膜を蒸着し、パターニングし、金属配線を形成して、電界効果トランジスタが完成する。このトランジスタは、同一寸法でＳｉ基板上に直接作製した無歪Ｓｉの電界効果トランジスタに比べて、相互コンダクタンスがおよそ３倍、遮断周波数も２．４倍になった。
【００４６】
（実施例２）
図８は、本実施例に係るＣＭＯＳＦＥＴの断面図である。本実施例は、実施例１におけるソースドレイン領域１７、１８の深さ３０ｎｍを通常の場合の５０ｎｍと深くする代わりに、Ｓｉ１−ｘＧｅｘ歪印加層２の形成において、その上部３０ｎｍの範囲で、Ｐドーピングガスを混合して、１０１８毎立法センチメートルの高濃度で、急峻にｎ型ドーピングを行ったものである。その際、ｐＭＯＳ領域のみにドーピングを行うために、ｎＭＯＳ領域を酸化膜で被覆しておきドーピング後にこれを除去する。
【００４７】
ただし、急峻ドーピングを行ったｐＭＯＳ領域にはウェル形成用イオン打込みは行わない。
【００４８】
本実施例においても、相互コンダクタンスおよび遮断周波数について実施例１と同等の効果が得られた。
【００４９】
（実施例３）
図９は、本実施例に係るＣＭＯＳＦＥＴの断面図である。本実施例は、実施例２における急峻ドーピングの代わりに、ｐＭＯＳのウェル領域に正のバイアスを印加したものである。
【００５０】
具体的には、素子領域外で、ｐＭＯＳのＳｉ１−ｘＧｅｘ歪印加層２までコンタクトホールを開け、そこにオーミック電極を形成し、バイアス印加電極２２とする。
【００５１】
バイアス印加電極２２に＋１Ｖの電圧を印加することにより、バイアス印加なしの場合と比較して、パンチスルー電流を５％以下に低減させることが出来た。
【００５２】
なお、実施例１乃至３の方法は、同時に適用できる方法であり、２種あるいは３種を組み合わせることができる。
【００５３】
（実施例４）
図１０は、本実施例に係るＣＭＯＳＦＥＴの断面図である。本実施例は、実施例１における歪Ｓｉ層１のｐ型ＭＯＳＦＥＴのドレイン領域１５、ｎ型ＭＯＳＦＥＴのソース領域１４を選択的にエッチングし、その部分をＳｉ１−ｘＧｅｘ層２３を選択成長して埋め戻すものである。なお、この部分の表面層５ｎｍはＳｉとし、以後のプロセスによるＳｉ１−ｘＧｅｘ層２３の損傷を防止する。
【００５４】
本実施例のトランジスタは、従来型ＭＯＳＦＥＴでよく用いられる動作電圧３Ｖに比べ、これを低減できる。
【００５５】
（実施例５）
図１１は、本実施例に係るＣＭＯＳＦＥＴの断面図である。本実施例の特徴は、歪Ｇｅｙ層をＰＭＯＳのチャネルとして用いたことにある。
【００５６】
Ｓｉ基板１３にあらかじめ水素イオン打込みにより表面から１００ｎｍの領域にわたって高欠陥密度層を形成する。この基板を洗浄した後、ただちに化学気相成長装置に導入し、ｘを０．３から成長方向に向って０．５まで変化させたＳｉ１−ｘＧｅｘからなる歪印加層の下層２を成長する。膜厚は３００ｎｍとする。原料にはＳｉ２Ｈ６およびＧｅＨ４を用い、成長温度７００℃で成長する。
【００５７】
さらにＳｉ０．５Ｇｅ０．５からなる歪印加層の上層２４を膜厚３０ｎｍ、歪Ｇｅ層２５を膜厚１０ｎｍ、歪Ｓｉ層１を膜厚１３ｎｍで順に同様に積層形成する。なお、Ｓｉ、ＧｅおよびＳｉＧｅ層の成長は化学気相成長法に限らず、上記組成の結晶成長が可能な方法であれば良い。歪Ｇｅ層２５は面内圧縮応力を受け、歪Ｓｉ層１は面内引っ張り応力を受ける。これにより、歪Ｇｅ層２５の正孔、歪Ｓｉ層１の電子ともに通常のＳｉに比べて有効質量が低減され、移動度が上昇する。
【００５８】
次に、実施例１と同様の方法で、素子分離絶縁領域１９形成、歪印加層の上層であるＳｉ０．５Ｇｅ０．５層２４および下層であるＳｉ１−ｘＧｅｘ層２にわたってのウェル形成用イオン打込み、ならびに歪Ｓｉ層１の上部および歪Ｇｅ層２５の上部にしきい値調整用低濃度イオン打込みを行う。続いて、ＳｉＯ２ゲート酸化膜３の形成、ゲート電極１６の形成、ソースドレイン領域１７、１８の形成を行う。ソースドレイン領域１７、１８のイオン注入深さはｎＭＯＳに対しては歪Ｓｉ層１の厚みと同程度の１０ｎｍとし、ｐＭＯＳに対しては歪Ｇｅ層２５に達する２０ｎｍとした。最後に、層間絶縁膜の形成、コンタクトホールあけ、金属配線の形成を行いＣＭＯＳＦＥＴが完成する。
【００５９】
本実施例ではｘ＝０．５のＳｉ０．５Ｇｅ０．５層２４を歪印加層の上層として成長しているので、歪Ｓｉ層１および歪Ｇｅ層２５へ与える歪印加量が大きい。
【００６０】
本実施例では、チャネルに歪Ｇｅｙ層を用いたが、Ｓｉを混ぜた歪Ｓｉ１−ｙＧｅｙ層（０＜ｙ＜１）を用いることもできる。この場合、組成比ｙはＳｉ１−ｘＧｅｘ歪印加層の組成比ｘより大きくする。
【００６１】
（実施例６）
図１２は、本実施例に係るＣＭＯＳＦＥＴの断面図である。本実施例、実施例５における歪Ｓｉ層１上にＳｉ０．５Ｇｅ０．５障壁層３０を２ｎｍ形成したものである。
【００６２】
このように、Ｓｉ０．５Ｇｅ０．５障壁層３０を歪Ｓｉ層１とゲート絶縁膜３の間に設けているので、電子は歪Ｓｉ層１とゲート絶縁膜３界面の散乱を受けず、Ｓｉ０．５Ｇｅ０．５障壁層３０と歪Ｓｉ層１の界面付近の歪Ｓｉ層１中に蓄積される。
【００６３】
また、本実施例では歪Ｇｅ層２５の上部に歪Ｓｉ層１を積層したが、この順序は逆にしても構わない。ソースドレイン領域１７１８のイオン注入深さはｎＭＯＳに対しては歪Ｓｉ層１の厚さと同程度の１２ｎｍとし、ｐＭＯＳに対しては歪Ｇｅ層２５に達する２２ｎｍとする。
【００６４】
（実施例７）
図１３は、本実施例に係るＣＭＯＳＦＥＴの断面図である。本実施例は、実施例５における歪Ｓｉ層１と歪Ｇｅ層２５を積層せず並列配置したものである。
【００６５】
具体的には、Ｓｉ０．５Ｇｅ０．５歪印加層２４上にｐＭＯＳ領域には歪Ｇｅ層２５を１０ｎｍ、ｎＭＯＳ領域には歪Ｓｉ層１を１２ｎｍ選択成長させる。歪Ｇｅ層２５は面内圧縮応力を受け、歪Ｓｉ層１は面内引っ張り応力を受けている。これにより、歪Ｇｅ層２５の正孔、歪Ｓｉ層１の電子ともに通常のＳｉに比べて有効質量が低減され、移動度が上昇する。
【００６６】
（実施例８）
図１４は、本実施例に係るＳＯＩ基板の断面図である。表面に１００ｎｍ厚みの高欠陥密度エピ層を形成したＳｉ基板１３を洗浄した後、ただちに化学気相成長装置に導入し、Ｓｉ１−ｘＧｅｘ歪印加層２を成長する。膜厚は１５０ｎｍとする。原料にはＳｉ２Ｈ６およびＧｅＨ４を用い、成長温度７００℃で成長する。Ｓｉ１−ｘＧｅｘ歪印加層２のＧｅ組成比ｘはいかようにも制御可能であるが、後で形成する歪Ｓｉ層１へ印加する歪みの適正化のためには、ｘを０．２−０．４とすると良い結果が得られる。本実施例では０．３とする。
なお、ＳｉおよびＳｉＧｅ層の成長は化学気相成長法に限らず、上記組成の結晶成長が可能な方法であれば良い。
【００６７】
次に酸素イオンを加速電圧１８０ＫｅＶ、ドーズ量４×１０１７／ｃｍ２の条件でＳｉ１−ｘＧｅｘ歪印加層２の上から注入し、１３５０℃で８時間アニールを行う。これにより、Ｓｉ１−ｘＧｅｘ歪印加層２の直下にＳｉＯ２絶縁層２６が形成される。ＳｉＯ２絶縁層２６の厚みは凡そ１００ｎｍであり、絶縁耐圧５０Ｖ以上が確保される。アニール処理により、Ｓｉ１−ｘＧｅｘ歪印加層２は欠陥密度が極めて低く、平坦でかつ歪み緩和が十分になされる。さらに、この上部に厚さ６０ｎｍの歪Ｓｉ層１を化学気相成長法で形成する。
【００６８】
以後、発明の実施例１等と同様のプロセスを用いて、ＣＭＯＳＦＥＴを製造することができる。なお、本基板を用いることによりウェル層のイオン注入が不要になる。
【００６９】
また、浮遊容量が大幅に低減されるため、実装レベルでの動作速度を通常のＳｉ基板使用時に比べ４０％ほど高めることが出来た。
【００７０】
（実施例９）
図１５はＳＯＩ基板の他の実施例の断面図である。実施例８と同様の方法でＳｉ１−ｘＧｅｘ歪印加層２まで形成した後、Ｓｉ１−ｘＧｅｘ歪印加層２の上に厚さ１２０ｎｍの歪Ｓｉ層１を化学気相成長法で形成する。次に、酸素イオンを加速電圧５０ＫｅＶ、ドーズ量２×１０１７／ｃｍ２の条件で歪Ｓｉ層１の上から注入し、１３００℃で８時間アニールを行う。これにより、歪Ｓｉ層１の内部にＳｉＯ２絶縁層２６が形成される。ＳｉＯ２絶縁層２６の厚みは凡そ３０ｎｍとなる。
【００７１】
本実施例では、ウェル層のイオン注入が不要になる他、ｐＭＯＳでの正孔のＳｉＧｅ歪印加層への流出が起こり難いため、ドーピングやバイアス印加等による正孔の流出防止策を特に用いる必要はない。
【００７２】
（実施例１０）
図１６は、本実施例に係るＳＯＩ基板の製造工程断面図である。まず、図１６（ａ）に示すように、表面に１００ｎｍ厚みの高欠陥密度エピ層を形成したＳｉ基板１３を洗浄した後、ただちに化学気相成長装置に導入し、Ｓｉ１−ｘＧｅｘ歪印加層２を成長する。膜厚は３００ｎｍとする。原料にはＳｉ２Ｈ６およびＧｅＨ４を用い、成長温度７００℃で成長する。Ｓｉ１−ｘＧｅｘ歪印加層２のＧｅ組成比ｘはいかようにも制御可能であるが、歪Ｓｉ層１へ印加する歪みの適正化のためには、ｘを０．２−０．４とすると良い結果が得られる。本実施例では０．３とする。なお、ＳｉおよびＳｉＧｅ層の成長は化学気相成長法に限らず、上記組成の結晶成長が可能な方法であれば良い。またＳｉ基板１３の代わりにＧｅ基板あるいはＳｉＧｅ混晶基板を用いても良い。Ｇｅの混晶比ｘが大きい場合、Ｇｅ基板やＧｅ混晶比の大きいＳｉＧｅ基板を用いるほうが、Ｓｉ１−ｘＧｅｘ歪印加層２の成長が容易、あるいは不要になる。
【００７３】
次に歪Ｓｉ層１を成長し、表面を熱酸化し、次いで切断位置２８の深さに水素イオンを注入し、この位置に損傷層を形成する。こうして図１６（ａ）に示す状態になる。切断位置２８はＳｉ１−ｘＧｅｘ歪印加層２の内部としても良いし、歪Ｓｉ層１の内部としても良い。
【００７４】
さらに表面の酸化膜と別に用意した支持基板２９を接合位置２７で接合し、図１６（ｂ）のような状態になる。次いで５００℃でアニールすると切断位置２８で切断され、切断位置２８がＳｉ１−ｘＧｅｘ歪印加層２の内部の場合は図１６（ｃ）のような状態になり、歪Ｓｉ層１の内部の場合は図１６（ｄ）のような状態になる。図１６（ｃ）に示す場合は、さらに表面に６０ｎｍの歪Ｓｉ層１をエピタキシャル成長させる。
【００７５】
以後、発明の実施例１等と同様のプロセスを用いて、ＣＭＯＳＦＥＴを製造することができる。なお、本基板を用いることによりウェル層のイオン注入が不要になる。さらに、図１６（ｄ）の構造の場合にはｐＭＯＳでの正孔のＳｉＧｅ歪印加層への流出が起こらないため、ドーピングやバイアス印加等による正孔の流出防止策が不要になる。
【００７６】
また、浮遊容量が大幅に低減されるため、実装レベルでの動作速度を通常のＳｉ基板使用時に比べ４０％ほど高めることが出来た。
【００７７】
（実施例１１）
実施例１で示した方法で、｛１００｝面のＳｉ基板１３を用いて相補型電界効果トランジスタをＳｉ１−ｘＧｅｘ歪印加層２のＧｅ組成比ｘを種々に変えて作製し、素子の相互コンダクタンスから歪Ｓｉチャネル中の＜００１＞方向の電子および正孔の移動度を見積ると、表１に示すように混晶比が０．２程度でも移動度の増加がかなり大きい。
単位は、歪が％（正の値が引張歪）、移動度がｃｍ２／Ｖｓである。
表１
Ge組成比x 歪 電子移動度 正孔移動度
0 0 1300 400
0.1 0.4 2600 850
0.2 0.8 3300 2000
0.3 1.2 3550 3100
0.4 1.6 3500 4500
0.5 2.0 3450 5200
0.6 2.4 3400 6100
実施例７で示した方法で、｛１００｝面のＳｉ基板１３を用いてｐＭＯＳＦＥＴをＳｉ１−ｘＧｅｘ歪印加層２のＧｅ組成比ｘを種々に変えて作製し、素子の相互コンダクタンスから歪Ｇｅチャネル中の＜００１＞方向の正孔の移動度を見積ると、表２に示すように面内圧縮歪を受けるに従い移動度が飛躍的に大きくなる。単位は、歪が％（正の値が引張歪）、移動度がｃｍ２／Ｖｓである。
表２
Ge組成比x 歪 正孔移動度
1.0 0 1900
0.9 -0.4 2800
0.8 -0.8 4100
0.7 -1.2 7000
0.6 -1.6 9000
0.5 -2.0 12000
0.4 -2.4 13500
実施例１で示した方法で、｛１１０｝面のＳｉ基板１３を用いて相補型電界効果トランジスタを作製し、素子の相互コンダクタンスから歪Ｓｉチャネル中の＜００１＞方向、＜１１０＞方向の電子および正孔の移動度を見積ると、表３に示すように電子移動度は＜１１０＞方向の方が大きくなる。単位は、歪が％（正の値が引張歪）、移動度がｃｍ２／Ｖｓである。
表３
Ge組成比x 歪 方位 電子移動度 正孔移動度
0.2 0.8 <001> 900 1800
0.2 0.8 <110> 3100 1800
0.3 1.2 <001> 900 2700
0.3 1.2 <110> 3300 2700
【符号の説明】
【００７８】
１…歪Ｓｉ層、２…Ｓｉ１−ｘＧｅｘ歪印加層、３…ＳｉＯ２ゲート絶縁層、４…伝導帯、５…価電子帯、６…歪Ｓｉのバンドギャップ、７…Ｓｉ１−ｘＧｅｘのバンドギャップ、８…伝導帯不連続、９…価電子帯…不連続、１０…ゲート絶縁膜／歪Ｓｉ層界面付近の歪Ｓｉ層中の伝導帯の三角井戸、１１…ゲート絶縁膜／歪Ｓｉ層界面付近の歪Ｓｉ層中の価電子帯の三角井戸、１２…歪Ｓｉ層／Ｓｉ１−ｘＧｅｘ歪印加層界面付近のＳｉ１−ｘＧｅｘ歪印加層２中の価電子帯の三角井戸、１３…Ｓｉ基板、１４…ソース電極、１５…ドレイン電極、１６…ゲート、１７…ｐ型ソースドレイン領域、１８…ｎ型ソースドレイン領域、１９…素子分離絶縁領域、２０…歪Ｓｉ層／歪Ｓｉ１−ｙＧｅｙ層界面付近の歪Ｓｉ１−ｙＧｅｙ層中の価電子帯の三角井戸、２１…急峻ｎ型ドーピング層、２２…バイアス印加電極、２３…Ｓｉ１−ｘＧｅｘドレイン層、２４…Ｓｉ０．５Ｇｅ０．５層、２５…歪Ｓｉ１−ｙＧｅｙ層（０＜ｙ≦１）、２６…ＳｉＯ２絶縁層、２７…接合位置、２８…切断位置、２９…支持基板、３０…Ｓｉ０．５Ｇｅ０．５障壁層、４０、４１…伝導帯の三角井戸の頂点、４２、４３…価電子帯の三角井戸の頂点。
【特許請求の範囲】
【請求項１】
Ｓｉ層と、
前記Ｓｉ層上に形成されたＭＯＳＦＥＴのゲート電極と、
前記Ｓｉ層に形成された前記ＭＯＳＦＥＴのソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域の間の領域であって、且つ、前記ＭＯＳＦＥＴの動作時に前記ゲート電極下にチャネルが形成されるチャネル領域とを有する半導体装置の製造方法であって、
（ａ）前記ソース領域または前記ドレイン領域が形成される領域に対して選択的にエッチングすることで、前記Ｓｉ層に溝を形成する工程と、
（ｂ）前記溝内を、ＳｉＧｅを選択成長させることで埋め込む工程とを有し、
前記チャネル領域には歪が発生しており、
前記チャネル領域のキャリアの移動度は、前記チャネル領域が無歪であった場合と比較して大きくなっていることを特徴とする半導体装置の製造方法。
【請求項２】
Ｓｉ層と、
前記Ｓｉ層上に形成されたＭＯＳＦＥＴのゲート電極と、
前記Ｓｉ層に形成された前記ＭＯＳＦＥＴのソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域の間の領域であって、且つ、前記ＭＯＳＦＥＴの動作時に前記ゲート電極下にチャネルが形成されるチャネル領域とを有する半導体装置の製造方法であって、
（ａ）前記ソース領域または前記ドレイン領域が形成される領域に対して選択的にエッチングすることで、前記Ｓｉ層に溝を形成する工程と、
（ｂ）前記溝内を、ＳｉＧｅを選択成長させることで埋め込む工程とを有し、
前記チャネル領域には歪が発生しており、
前記チャネル領域内のＳｉの格子定数は、無歪のＳｉの格子定数よりも大きいことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記Ｓｉ層の下にはＳｉＧｅ層が形成されていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記Ｓｉ層の下に形成されたＳｉＧｅ層は、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）からなることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記溝内に埋め込まれたＳｉＧｅの表面にはＳｉ膜が形成されていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記ＭＯＳＦＥＴはｎ型ＭＯＳＦＥＴであり、
前記溝内に埋め込まれたＳｉＧｅは、前記ソース領域に形成されていることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記ＭＯＳＦＥＴはｐ型ＭＯＳＦＥＴであり、
前記溝内に埋め込まれたＳｉＧｅは、前記ドレイン領域に形成されていることを特徴とする半導体装置の製造方法。
【請求項１】
Ｓｉ層と、
前記Ｓｉ層上に形成されたＭＯＳＦＥＴのゲート電極と、
前記Ｓｉ層に形成された前記ＭＯＳＦＥＴのソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域の間の領域であって、且つ、前記ＭＯＳＦＥＴの動作時に前記ゲート電極下にチャネルが形成されるチャネル領域とを有する半導体装置の製造方法であって、
（ａ）前記ソース領域または前記ドレイン領域が形成される領域に対して選択的にエッチングすることで、前記Ｓｉ層に溝を形成する工程と、
（ｂ）前記溝内を、ＳｉＧｅを選択成長させることで埋め込む工程とを有し、
前記チャネル領域には歪が発生しており、
前記チャネル領域のキャリアの移動度は、前記チャネル領域が無歪であった場合と比較して大きくなっていることを特徴とする半導体装置の製造方法。
【請求項２】
Ｓｉ層と、
前記Ｓｉ層上に形成されたＭＯＳＦＥＴのゲート電極と、
前記Ｓｉ層に形成された前記ＭＯＳＦＥＴのソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域の間の領域であって、且つ、前記ＭＯＳＦＥＴの動作時に前記ゲート電極下にチャネルが形成されるチャネル領域とを有する半導体装置の製造方法であって、
（ａ）前記ソース領域または前記ドレイン領域が形成される領域に対して選択的にエッチングすることで、前記Ｓｉ層に溝を形成する工程と、
（ｂ）前記溝内を、ＳｉＧｅを選択成長させることで埋め込む工程とを有し、
前記チャネル領域には歪が発生しており、
前記チャネル領域内のＳｉの格子定数は、無歪のＳｉの格子定数よりも大きいことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記Ｓｉ層の下にはＳｉＧｅ層が形成されていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記Ｓｉ層の下に形成されたＳｉＧｅ層は、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）からなることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記溝内に埋め込まれたＳｉＧｅの表面にはＳｉ膜が形成されていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記ＭＯＳＦＥＴはｎ型ＭＯＳＦＥＴであり、
前記溝内に埋め込まれたＳｉＧｅは、前記ソース領域に形成されていることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記ＭＯＳＦＥＴはｐ型ＭＯＳＦＥＴであり、
前記溝内に埋め込まれたＳｉＧｅは、前記ドレイン領域に形成されていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−１４１３４９（Ｐ２０１０−１４１３４９Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２０１０−２７５７５（Ｐ２０１０−２７５７５）
【出願日】平成２２年２月１０日（２０１０．２．１０）
【分割の表示】特願平１１−８７８３１の分割
【原出願日】平成１１年３月３０日（１９９９．３．３０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２２年２月１０日（２０１０．２．１０）
【分割の表示】特願平１１−８７８３１の分割
【原出願日】平成１１年３月３０日（１９９９．３．３０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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