半導体装置の製造方法
【課題】制御性よく空洞部を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】ダミーゲート電極２２上にオフセットスペーサ材料層を形成し、オフセットスペーサ材料層に異方性エッチングを行い、ダミーゲート電極２２の側壁下部にオフセットスペーサ２４を形成する。そして、サイドウォール１５の形成後、ダミーゲート電極２２とオフセットスペーサ２４とを除去し、高誘電率材料からなるゲート絶縁膜１３とメタルゲート電極１４とを異方性の高い堆積方法を用いて形成する。
【解決手段】ダミーゲート電極２２上にオフセットスペーサ材料層を形成し、オフセットスペーサ材料層に異方性エッチングを行い、ダミーゲート電極２２の側壁下部にオフセットスペーサ２４を形成する。そして、サイドウォール１５の形成後、ダミーゲート電極２２とオフセットスペーサ２４とを除去し、高誘電率材料からなるゲート絶縁膜１３とメタルゲート電極１４とを異方性の高い堆積方法を用いて形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特に高誘電率膜及びメタルゲート電極を備える半導体装置の製造方法に係わる。
【背景技術】
【０００２】
ＭＯＳトランジスタの動作速度は、容量の増加により低下する。このため、駆動電流に寄与しない寄生容量、特に、フリンジ容量を低減する必要がある。寄生容量を低下させる方法としては、オフセットスペーサの下部に空洞部を設け、ゲート電極とサイドウォールとの間に空間を形成した構造の半導体装置が提案されている（例えば、特許文献１参照）。この方法では、ゲート電極の側壁にオフセットスペーサを形成した後、オフセットスペーサの下部を局所的にウェットエッチングにより除去し、オフセットスペーサ下部に空間を形成する。そして、この空間を埋めこまない方法でサイドウォールを形成する。この結果、ゲート電極とサイドウォールとの間で、オフセットスペーサの下部に局所的に空洞部を形成することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−９５８８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ウェットエッチングにより、オフセットスペーサの下部のみに空洞を選択的に形成する場合には、所定の形状に空洞部を制御よく実現することが難しい。
また、高誘電率（Ｈｉｇｈ−ｋ）材料を用いたゲート絶縁膜（ＨＫ）、及び、金属（Ｍｅｔａｌ）材料を用いたゲート電極（ＭＧ）からなる半導体装置が提案されている。このような構成の半導体装置を製造する際に、一般的に適用されるゲートラスト（Gate Last）製造プロセスでは、上述の製造方法を適用することが難しい。例えば、上述の特許文献１に記載された半導体装置では、オフセットスペーサがシリコン酸化膜により構成されている。しかし、ゲートラストプロセスでは、ウェットエッチングにより、ダミーゲート絶縁膜を除去する工程がある。この工程において、シリコン酸化膜からなるオフセットスペーサが同時に除去されるため、オフセットスペーサ下部の空洞部も消失してしまう。
【０００５】
上述のように、ゲート電極とサイドウォールとの間に空洞部を設けて寄生容量を抑制する構造の半導体装置において、従来の製造方法では空洞部を制御性よく形成することが難しい。
【０００６】
上述した問題の解決のため、本発明においては、制御性よく空洞部を形成することが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、半導体基体上にダミーゲート絶縁膜及びダミーゲート電極を形成する工程を有する。そして、ダミーゲート電極上にオフセットスペーサ材料層を形成し、オフセットスペーサ材料層に異方性エッチングを行い、ダミーゲート電極の側壁下部にオフセットスペーサを形成する工程を有する。オフセットスペーサ上を覆って、ダミーゲート電極の側壁にサイドウォールを形成する工程と、サイドウォールを埋め込み、かつダミーゲート電極の上面を露出させる層間絶縁層を形成する工程とを有する。さらに、ダミーゲート電極を除去する工程と、ダミーゲート絶縁膜を除去する工程と、オフセットスペーサを除去する工程と、半導体基体上に高誘電率材料からなるゲート絶縁膜を形成する工程を有する。そして、ゲート絶縁膜上に、異方性の高い堆積方法を用いてメタルゲート電極を形成する工程を有する。
【０００８】
また、本発明の半導体装置の製造方法は、半導体基体上に高誘電率材料からなるゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属材料層からなるゲート電極を形成する工程と、金属材料層上にダミーゲート電極を形成する工程とを有する。そして、ダミーゲート電極上にオフセットスペーサ材料層を形成し、オフセットスペーサ材料層に異方性エッチングを行い、ゲート電極及びダミーゲート電極の側壁に、オフセットスペーサを形成する工程を有する。さらに、オフセットスペーサ上を覆って、ダミーゲート電極の側壁にサイドウォールを形成する工程と、サイドウォールを埋め込み、かつダミーゲート電極の上面を露出させる層間絶縁層を形成する工程とを有する。そして、ダミーゲート電極、及び、オフセットスペーサを除去する工程と、ゲート電極上に、導電体層を形成する工程とを有する。
【０００９】
本発明の半導体装置の製造方法によれば、ダミーゲート電極上にオフセットスペーサ材料層を形成し、オフセットスペーサ材料層に異方性エッチングを行い、ダミーゲート電極の側壁下部にオフセットスペーサを形成する。そして、サイドウォールの形成後、ダミーゲート電極とオフセットスペーサを除去し、高誘電率材料からなるゲート絶縁膜とメタルゲート電極とを異方性の高い堆積方法を用いて形成する。このため、オフセットスペーサ２４が除去された部分に、オフセットスペーサ２４と同じ形状の空洞部１６が形成される。
オフセットスペーサは、形成する厚さとエッチング量を調整することにより、任意の形状に制御性よく形成することができる。従って、半導体装置の空洞部の形状を、オフセットスペーサの形成工程に依存して、任意の形状に制御性よく形成することができる。
【発明の効果】
【００１０】
本発明によれば、空洞部の形成を制御よく行うことが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の半導体装置の製造方法の第１実施形態に係わる半導体装置の構成を示す図である。
【図２】Ａ〜Ｄは、本発明の第１実施形態の半導体装置の製造工程を示す図である。
【図３】Ｅ〜Ｈは、本発明の第１実施形態の半導体装置の製造工程を示す図である。
【図４】Ａ〜Ｅは、本発明の第１実施形態の半導体装置の製造工程を示す図である。
【図５】本発明の半導体装置の製造方法の第１実施形態に係わる半導体装置の構成を示す図である。
【図６】本発明の半導体装置の製造方法の第２実施形態に係わる半導体装置の構成を示す図である。
【図７】Ａ〜Ｄは、本発明の第２実施形態の半導体装置の製造工程を示す図である。
【図８】Ｅ〜Ｈは、本発明の第２実施形態の半導体装置の製造工程を示す図である。
【図９】Ｉ〜Ｋは、本発明の第２実施形態の半導体装置の製造工程を示す図である。
【図１０】本発明の半導体装置の製造方法の第３実施形態に係わる半導体装置の構成を示す図である。
【図１１】Ａ〜Ｄは、本発明の第３実施形態の半導体装置の製造工程を示す図である。
【図１２】Ｅ〜Ｈは、本発明の第３実施形態の半導体装置の製造工程を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の製造方法の第１実施形態
２．半導体装置の製造方法の第２実施形態
３．半導体装置の製造方法の第３実施形態
【００１３】
〈１．半導体装置の製造方法の第１実施形態〉
［半導体装置の構成例］
以下本発明の半導体装置の具体的な実施の形態について説明する。
図１に、第１実施形態の製造方法に係わる半導体装置の概略構成図を示す。図１に示す半導体装置１０は、例えば、シリコン基板等からなる半導体基体１１に、活性領域を区画する酸化シリコン等からなる素子分離１２が形成されている。そして、半導体基体１１上に、高誘電率（Ｈｉｇｈ−ｋ）材料からなる酸化膜（ＨＫ酸化膜）１３を介してメタルゲート（ＭＧ）電極１４が形成されている。そして、ＭＧ電極１４の側壁に、サイドウォール１５が形成されている。ＭＧ電極の側壁下部には、ＭＧ電極とサイドウォール１５との間に設けられた空間からなる空洞部１６が形成されている。
【００１４】
また、半導体基体１１には、図示しないソース・ドレイン、エクステンション領域及びＨａｌｏ等の不純物領域が形成され、サイドウォール１５から露出されている不純物領域（ソース・ドレイン）の表面にシリサイド１７が形成されている。さらに、半導体基体１１上に、ＭＧ電極１４及びサイドウォール１５を覆って、層間絶縁層１８が形成されている。
【００１５】
ＨＫ酸化膜１３は、酸化シリコンよりも誘電率の高い高誘電率材料から形成される。高誘電率材料としては、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いることができる。
ＭＧ電極１４は、純金属材料、合金又は金属化合物からなり、例えば、Ｔｉ、Ａｌ、Ｃｕ、Ｗ、ＨｆＳｉ及びＴｉＮ等からなる。また、例えば、ＭＧ電極１４は、半導体装置の駆動に適した仕事関数ＷＦ（work function）を有するＷＦメタル層をＨＫ酸化膜１３上に形成し、このＷＦメタル層上に金属材料からなる導電体層を形成する構成としてもよい。
【００１６】
空洞部１６は、ＭＧ電極１４の側の下部に局所的に形成されている。そして、空洞部１６により、半導体基体１１上でのＭＧ電極１４とサイドウォール１５との接触が妨げられている。この構造により、半導体基体１１とＭＧ電極１４との間で生じるフリンジ容量を低減することができる。フリンジ容量は、ＭＧ電極１４の側面端部と、半導体基体１１との間における寄生容量であるため、この寄生容量の発生に最も寄与する部分を空洞化することにより、ＭＧ電極１４と半導体基体１１の間の誘電率を下げることができる。
【００１７】
［半導体装置の製造方法の第１実施形態］
次に、半導体装置の製造方法の第１実施形態として、上述の半導体装置１０の製造方法を説明する。
（１）素子分離形成
まず、シリコン基板からなる半導体基体１１上に、例えば、ＳｉＯ２を１０ｎｍ、ＳｉＮを２０ｎｍ程度順次形成する。そして、活性領域を形成する部分にレジストパターニングを行う。形成したレジストパターンをマスクにして、ＳｉＮ、ＳｉＯ２、及び、半導体基体１１を順次エッチングし、トレンチ（トレンチ領域）を１００〜２００ｎｍの深さで形成する。エッチングしたトレンチの表面に、例えば、８００度、２０ｍｉｎで酸化膜を形成した後、ＳｉＯ２等の絶縁膜を埋め込む。このＳｉＯ２の埋め込みは、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤやＨＡＲＰ（High Aspect Ratio Process）等を用いて行う。ＳｉＯ２の埋め込み後、ＣＭＰ（Chemical Mechanical Polish）法により表面を平坦化する。そして、例えば、熱リン酸等を用いてＳｉＮを除去する。
以上の工程により、半導体基体１１に素子分離１２を形成する。
【００１８】
（２）ウェル領域及びチャネルのイオン注入
次に、半導体基体１１のウェル領域とチャネル領域にイオン注入を行う。
ウェル領域の形成やパンチスルーの阻止を目的とした埋め込み層を形成するため、及び、閾値電圧（Ｖｔｈ）調整のため、イオン注入を行いチャネル領域を形成する。
例えば、半導体装置１０がＮＭＯＳの場合には、ウェル領域はＢを２３０ｋｅＶ、２．０×１０１３／ｃｍ２、チャネルはＢを２０ｋｅＶ、１．０×１０１３／ｃｍ２の条件で注入する。また、半導体装置１０がＰＭＯＳの場合には、ウェル領域はＰを５００ｋｅＶ、３．０×１０１３／ｃｍ２、チャネルはＰを５０ｋｅＶ、６．０×１０１２／ｃｍ２の条件で注入する。
【００１９】
（３）ダミーゲート電極の形成
次に、フッ酸を用いて半導体基体１１表面のＳｉＯ２膜を除去した後、ダミーゲート絶縁膜２１を形成する。ダミーゲート絶縁膜２１は、例えば、ドライ酸化等を用いて半導体基体１１の活性領域の表面にＳｉＯ２膜を３〜５ｎｍ形成する。そして、ダミーゲート絶縁膜２１上にダミーゲート電極２２を形成する。例えば、ＣＶＤ法を用いて半導体基体１１表面にダミーゲート電極２２を形成するため、ポリシリコンやアモルファスシリコン等からなる層を形成する。そして、例えばＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition）法を用いてエッチング用のハードマスク層２３をＳｉＮで形成し、リソグラフィによりハードマスク層２３の電極のパターンを形成する。
次に、このハードマスク層２３のパターンを用いてダミーゲート絶縁膜２１とダミーゲート電極２２の材料層に異方性エッチングを行う。この工程により、半導体基体１１上に、ダミーゲート絶縁膜２１とダミーゲート電極２２を形成する。
【００２０】
（４）オフセットスペーサ形成
次に、ダミーゲート電極２２の側壁にオフセットスペーサ２４を形成する。
オフセットスペーサ２４は、ダミーゲート絶縁膜２１と同じ材料、又は、ダミーゲート絶縁膜２１と同じ薬液でウェットエッチングにより除去できる材料、例えばＳｉＯ２を用いて形成することが好ましい。
【００２１】
半導体基体１１及びダミーゲート電極２２を覆って、オフセットスペーサ用材料層を４〜８ｎｍ程度形成する。そして、異方性エッチングにより、形成したオフセットスペーサ用材料層をエッチバックすることにより、ダミーゲート電極２２の側壁に、オフセットスペーサ２４を形成する。このとき、オフセットスペーサ２４の高さが、ダミーゲート電極２２高さよりも低くなるようにエッチングを行う。
【００２２】
上述の図１に示す半導体装置１０の空洞部１６は、後述する工程においてオフセットスペーサ２４を除去して形成する。つまり、形成されたオフセットスペーサ２４の形状が、ほぼ保持されて空洞部１６が形成される。このため、オフセットスペーサ２４の形状を、半導体装置１０の空洞部１６の形状に加工することにより、空洞部１６を任意の形状及び大きさに形成することができる。
【００２３】
オフセットスペーサ２４の形状は、オフセットスペーサ用材料層を形成する厚さと、エッチング量により決定される。例えば、エッチング量を少なくすることにより、オフセットスペーサ２４の残存量が多くなるため、ダミーゲート電極２２の側壁の高い位置までオフセットスペーサ２４を形成することができる。また、エッチング量を多くすることにより、オフセットスペーサ２４の残存量が少なくなり、ダミーゲート電極２２の側壁の低い位置にオフセットスペーサ２４を形成することができる。
【００２４】
また、例えば、オフセットスペーサ用材料層を形成する厚さを大きくすることにより、半導体基体１１上でオフセットスペーサ２４が形成される範囲を大きくすることができる。また、オフセットスペーサ用材料層を形成する厚さを小さくすることにより、半導体基体１１上でオフセットスペーサ２４が形成される範囲を小さくすることができる。このように、ダミーゲート電極２２の側壁部分に形成するオフセットスペーサ用材料層の厚さを調整することで、半導体基体１１上でのオフセットスペーサ２４の面積を調整することができる。
【００２５】
（５）ハロー領域及びエクステンション領域のイオン注入
オフセットスペーサ２４形成後、半導体基体１１に、ハロー（Halo）領域及びエクステンション（Extension）領域を形成するためのイオン注入を行う。
例えば、半導体装置１０がＮＭＯＳの場合には、Ｈａｌｏ領域の形成はＢＦ２を４０ｋｅＶ、２×１０１３／ｃｍ２、Ｅｘｔｅｎｓｉｏｎ領域はＡｓを１．５ｋｅＶ、６×１０１４／ｃｍ２の条件で注入する。また、半導体装置１０がＰＭＯＳの場合には、Ｈａｌｏの形成はＡｓを５０ｋｅＶ、２×１０１３／ｃｍ２、Ｅｘｔｅｎｓｉｏｎ領域はＢＦ２を１．５ｋｅＶ、６Ｅ×１０１４／ｃｍ２の条件で注入する。
【００２６】
以上の工程により、図２Ａに示すように、半導体基体１１に、素子分離１２、ダミーゲート絶縁膜２１、ダミーゲート電極２２、及び、オフセットスペーサ２４を形成する。
【００２７】
（６）サイドウォール形成
次に、図２Ｂに示すように、ダミーゲート電極２２の側壁に、サイドウォール１５，２５を形成する。
例えば、プラズマＣＶＤ法を用いて、ダミーゲート電極２２及びオフセットスペーサ２４を覆って、半導体基体１１上に、ＳｉＮ層を２０ｎｍ堆積する。さらに、ＳｉＮ層上にＳｉＯ２層を３５ｎｍ堆積する。そして、異方性エッチングを行い、ＳｉＯ２層をエッチバックすることによりダミーゲート電極２２の側壁にサイドウォール２５を形成する。さらに、サイドウォール２５をマスクにしてＳｉＮ層をエッチングすることにより、サイドウォール１５を形成する。
【００２８】
（７）ソース・ドレイン形成
次に、図２Ｃに示すように、サイドウォール１５，２５をマスクとして、半導体基体１１に、ソース・ドレインを形成するためのイオン注入を行う。
例えば、半導体装置１０がＮＭＯＳの場合には、Ｐを２０ｋｅＶ、４×１０１３／ｃｍ２の条件で注入する。また、半導体装置１０がＰＭＯＳの場合には、Ｂを４ｋｅＶ、４×１０１５／ｃｍの条件で注入する。イオン注入後、不純物領域の活性化のために、１０３０〜１０７０℃程度のＳｐｉｋｅ ＲＴＡ（Rapid Thermal Anneal）を行う。
【００２９】
また、シリサイド化を行い、ソース・ドレインを低抵抗化する。
例えば、シリサイド化の前処理として、半導体基体１１の表面をフッ酸（ＨＦ）で洗浄する。このとき、ＳｉＯ２からなるサイドウォール２５が除去される。
そして、ソース・ドレイン領域を覆って半導体基体１１上に、スパッタによりＮｉ層等の金属層を２〜８ｎｍ程度形成する。そして、ＲＴＡによりソース・ドレイン上にシリサイド１７を形成する。シリサイド化後、ウェットエッチングにより見反応の金属層を除去する。
【００３０】
（８）ダミーゲート電極除去
次に、図２Ｄに示すように、ダミーゲート電極２２及びサイドウォール１５を覆って半導体基体１１上に、例えば、ＳｉＯ２を１５０〜２００ｎｍ程度堆積して層間絶縁層１８を形成する。そして、図３Ｅに示すように、ＣＭＰ法により平坦化を行うと同時に、ダミーゲート電極２２上部を露出する。このとき、ダミーゲート電極２２上に形成されていたハードマスク層２３も、ＣＭＰにより同時に除去する。
【００３１】
そして、図３Ｆに示すようにダミーゲート電極２２を、ドライエッチング等を用いて除去する。ダミーゲート電極２２と、ダミーゲート絶縁膜２１及びオフセットスペーサ２４とは、エッチングに選択性のある材料により形成されている。例えば、ダミーゲート電極２２をポリシリコンで形成し、ダミーゲート絶縁膜２１及びオフセットスペーサ２４をＳｉＯ２で形成する。このため、ダミーゲート電極２２のエッチング時に、ダミーゲート絶縁膜２１が保護膜となり、半導体基体１１の損傷を防ぐことができる。
【００３２】
（９）ダミーゲート絶縁膜及びオフセットスペーサの除去
ダミーゲート電極２２を除去した後、図３Ｇに示すように、フッ酸を用いたウェットエッチングにより、ダミーゲート絶縁膜２１と、オフセットスペーサ２４とを除去する。ダミーゲート電極２２とオフセットスペーサ２４とを同じ材料、例えば、ＳｉＯ２で構成することにより、一度のウェットエッチングにより両方を除去することができる。
【００３３】
なお、異なる材料を用いて、別工程でダミーゲート絶縁膜２１とオフセットスペーサ２４とをエッチングしてもよい。但し、サイドウォール１５は残存させる必要があるため、ダミーゲート絶縁膜２１及びオフセットスペーサ２４は、サイドウォール１５とはエッチングに選択性のある材料を用いる。
【００３４】
オフセットスペーサ２４を除去することにより、サイドウォール１５の内壁側下部に、凹部が形成される。凹部の形状は、形成されていたオフセットスペーサ２４の形状に依存する。この凹部が半導体装置１０の空洞部１６となる。
【００３５】
（１０）ＨＫ酸化膜及びＭＧ電極形成
次に、図３Ｈに示すように、ＨＫ酸化膜１３とＭＧ電極１４を形成する。
ＨＫ酸化膜１３は、例えば、ＰＶＤ（Physical Vapor Deposition）等の異方性の高い堆積方法を用いて形成する。ＨＫ酸化膜１３は、例えば、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いて形成する。
【００３６】
また、ＭＧ電極１４もＨＫ酸化膜１３と同様に、例えば、ＰＶＤ（Physical Vapor Deposition）等の異方性の高い堆積方法を用いて形成する。ＭＧ電極１４は、純金属材料、合金又は金属化合物から形成する。例えば、Ｔｉ、Ａｌ、Ｃｕ、Ｗ、ＨｆＳｉ及びＴｉＮ等により形成する。また、ＭＧ電極１４は、例えば、ＨＫ酸化膜１３上にＨｆＳｉやＴｉＮ等の半導体装置１０に適した仕事関数を有するＷＦ（Work Function）メタル層を形成した後、ＷＦメタル層上に導電性の高いＴｉ、Ａｌ、Ｃｕ、Ｗ等の材料を形成してもよい。
【００３７】
ＨＫ酸化膜１３及びＭＧ電極１４を、異方性の高い堆積方法で形成することにより、図３Ｈに示すように、オフセットスペーサ２４が形成されていた部分には、ＨＫ酸化膜及びＭＧ電極を形成することなく、空洞部１６を形成することができる。
サイドウォール１５の開口部の形状は、ダミーゲート電極が形成されていた形状と、同一形状である。このため、異方性の高い堆積方法を用いてＨＫ酸化膜を形成することにより、サイドウォール１５の開口部の形状とほぼ同じ形状のＨＫ酸化膜を半導体基体上に形成することができる。
さらに、ＭＧ電極１４も、ＰＶＤ（Physical Vapor Deposition）等の異方性の高い堆積方法を用いて形成する。ＭＧ電極も異方性の高い堆積方法を用いて形成することにより、開口部の形状とほぼ同じ形状、つまり、ダミーゲート電極と同じ形状に形成することができる。
【００３８】
次に、ＨＫ酸化膜１３及びＭＧ電極１４を形成する際に、層間絶縁層１８上にもＨＫ酸化膜１３の材料及びＭＧ電極１４の材料が堆積する。このため、ＣＭＰ法等を用いて、層間絶縁層１８上のＨＫ酸化膜１３の材料及びＭＧ電極１４の材料を除去する。
そして、層間絶縁層１８上にＭＧ電極１４を覆うように、さらに層関絶縁層を形成し、Ｔｉ，ＴｉＮ，Ｗ等から構成されるコンタクトを形成する。
以上の工程により半導体装置１０を製造することができる。
【００３９】
［作用］
上述の半導体装置の製造方法によれば、異方性の高い堆積方法を用いてサイドウォール１５の開口部からＭＧ電極１４及びＨＫ酸化膜１３を形成することにより、ＭＧ電極１４及びＨＫ酸化膜１３がダミーゲート電極及びダミーゲート絶縁膜と同じ形状となる。
ダミーゲート電極及びダミーゲート絶縁膜と同じ形状で形成することにより、オフセットスペーサ２４が除去された部分に、オフセットスペーサ２４と同じ形状の空洞部１６が形成される。
オフセットスペーサ２４は、上述の図２Ａに示す工程において、形成する厚さとエッチング量を調整することにより、任意の形状に制御性よく形成することができる。このため、半導体装置１０の空洞部１６の形状は、オフセットスペーサ２４の形成工程に依存して任意の形状に制御性よく形成される。
この結果、空洞部１６の形状を制御性よく任意の形状に形成することができる。
【００４０】
また、オフセットスペーサ２４の形成位置は、ダミーゲート電極２２の高さよりも低くすることが好ましい。ダミーゲート電極２２と同じ高さにオフセットスペーサ２４を形成すると、サイドウォール１５を形成した場合に、サイドウォールとダミーゲート電極２２との接触位置が、上部のわずかな部分のみとなる。この場合、サイドウォール１５の内壁上部に、半導体基体１１面に対して垂直な面が形成されない。
【００４１】
ダミーゲート電極２２、ダミーゲート絶縁層１２及びオフセットスペーサ２４を除去した後、サイドウォール１５の内壁側に、異方性の高い堆積方法により、ＨＫ酸化膜１３とＭＧ電極１４とを形成する。このとき、サイドウォール１５の内壁に半導体基体１１面に対して垂直な面が形成されていると、内壁側の空間で、横方法（基体面に平行な方向）への拡散を抑制することができる。特に、サイドウォール１５の垂直面が基体面付近まで形成されていることにより、ＨＫ酸化膜１３及びＭＧ電極１４の制御が容易になる。従って、オフセットスペーサ２４をダミーゲート電極２２よりも低い位置まで形成し、サイドウォール１５の垂直面を充分に確保することが好ましい。
【００４２】
［変形例１：ＣＭＯＳ］
次に、上述の半導体装置の製造方法の第１実施形態を適用して、第１導電型のＭＯＳトンジスタと第２導電型のＭＯＳトランジスタとを同時に形成する方法ついて説明する。なお、以下の説明では、一例として、第１導電型をＰ型、第２導電型をＮ型として説明している。ＰＭＯＳとＮＭＯＳとを同時に形成する場合にも、上述の製造方法において、図３Ｇに示すダミーゲート絶縁膜２１及びオフセットスペーサ２４の除去工程までは、同様に行うことができる。このため、以下の説明では、ダミーゲート絶縁膜２１及びオフセットスペーサ２４の除去工程以降の製造方法について説明する。
【００４３】
図４Ａに示すように、ダミーゲート電極２２、ダミーゲート絶縁膜２１、サイドウォール１５、及び、オフセットスペーサ２４を除去した空洞部１６を形成する。これは、上述の第１実施形態と同様の方法により形成することができる。
【００４４】
次に、図４Ｂに示すように、異方性の高い堆積方法によりＨＫ酸化膜１３を形成する。ＨＫ酸化膜１３は、サイドウォール１５内の半導体基体１１上に、所定の形状で形成される。また、図示しないが、層間絶縁層１８上にも同様にもＨＫ酸化膜１３が形成される。
そして、全面にＮＭＯＳ用のＷＦメタル層２６を例えばＨｆＳｉにより形成する。
【００４５】
図４Ｃに示すように、ＮＭＯＳ側のみにレジスト層２７を形成し、ウェットエッチングにより、ＰＭＯＳに形成されたＮＭＯＳ用のＷＦメタル層２６を除去する。
【００４６】
図４Ｄに示すように、ＮＭＯＳ側のレジスト層２７を除去した後、全面にＰＭＯＳ用のＷＦメタル層２８を例えばＴｉＮにより形成する。
このとき、ＮＭＯＳでは、ＨＫ酸化膜１３上にＮＭＯＳ用ＷＦメタル層２６が形成され、さらに、ＮＭＯＳ用ＷＦメタル層２６上にＰＭＯＳ用ＷＦメタル層２８が形成される。また、ＰＭＯＳでは、ＨＫ酸化膜１３上にＰＭＯＳ用ＷＦメタル層２８のみが形成される。
【００４７】
次に、図４Ｅに示すように、ＷＦメタル層２６，２８上に導電性の高い材料、例えば、Ｔｉ、Ａｌ、Ｃｕ、及び、Ｗ等を用いて、サイドウォール１５内を埋め込み、上記ＷＦメタル層２６，２８上に導電体層２９を形成する。このとき、空洞部内に導電体が形成されないように導電体の埋め込みを行う。導電体層２９とＷＦメタル層２６，２８とは、電気的に接続されていればよく、サイドウォール１５内を完全に埋めこむ必要ない。
【００４８】
上述の工程により、ＮＭＯＳとＰＭＯＳとが混在している場合にも、上述の半導体装置の製造方法を適用することができる。また、ＮＭＯＳとＰＭＯＳとで、ゲート電極にそれぞれ適した仕事関数を有する材料を用いた半導体装置２０を製造することができる。
【００４９】
［変形例２：ＡＬＤ（Atomic Layer Deposition）］
次に、上述の半導体装置の製造方法において、ＨＫ酸化膜の形成に等方性の堆積方法、例えばＡＬＤ法やＣＶＤ法を適用した場合について説明する。なお、ＡＬＤ法やＣＶＤ法を用いてＨＫ酸化膜を形成する場合にも、上述の製造方法において、図３Ｇに示すダミーゲート絶縁膜２１及びオフセットスペーサ２４の除去工程までは、同様に行うことができる。このため、以下の説明では、ダミーゲート絶縁膜２１及びオフセットスペーサ２４の除去工程以降の製造方法について説明する。
【００５０】
図５に、ＨＫ酸化膜の形成に等方性の堆積方法を適用した半導体装置３０の構成例を示す。図５に示す半導体装置３０は、ＡＬＤ法等を用いることにより、サイドウォール１５の内壁、及び、サイドウォール１５内の半導体基体１１の全面に、ＨＫ酸化膜３１が形成される。
【００５１】
半導体装置３０は、例えば、ダミーゲート絶縁膜２１及びオフセットスペーサ２４を除去した後、ＡＬＤ法等の等方性の堆積方法を用いて、サイドウォール１５内及び層間絶縁層１８上にＨＫ酸化膜１３を形成する。ＨＫ酸化膜１３は、例えば、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いて形成する。
【００５２】
さらに、ＨＫ酸化膜１３を形成した後、上述の半導体装置の製造方法と同様に、ＰＶＤ等の異方性の高い堆積方法を用いてＭＧ電極１４を形成する。ＭＧ電極１４の形成は、空洞部１６を確保するため、異方性の高い堆積方法を用いる。
【００５３】
空洞部１６の形状は、ＨＫ酸化膜３１がサイドウォール１５内壁に形成されている分、オフセットスペーサ２４が形成されていた形状からの差が発生する。しかし、ＨＫ酸化膜３１が形成される膜厚分を予め考慮してオフセットスペーサ２４を形成することにより、所定の形状の空洞部１６を有する半導体装置３０を製造することができる。
【００５４】
オフセットスペーサ２４の形成は、上述のように膜厚とエッチバック量を調整することにより、制御性よく行うことができる。さらに、ＡＬＤ法のように制御性の高い膜形成方法を用いることにより、空洞部１６の形状の制御を容易に行うことができる。
【００５５】
〈２．半導体装置の製造方法の第２実施形態〉
次に、半導体装置の製造方法の第２実施形態を説明する。なお、第２実施形態では、上述の第１実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。
［半導体装置の構成例］
図６に、第２実施形態の製造方法に係わる半導体装置の構成図を示す。図６に示す半導体装置４０は、例えば、シリコン基板等からなる半導体基体１１に、活性領域を区画する酸化シリコン等からなる素子分離１２が形成されている。そして、半導体基体１１上に、高誘電率材料（Ｈｉｇｈ−ｋ）からなる酸化膜（ＨＫ酸化膜）１３を介してメタルゲート（ＭＧ）電極１４が形成されている。ＭＧ電極１４は、膜状のＷＦメタル層１４Ａと、ＷＦメタル層１４Ａに接続された導電体層１４Ｂとからなる。そして、ＨＫ酸化膜１３とＷＦメタル層１４Ａの側壁に第１オフセットスペーサ３２が形成されている。
【００５６】
また、導電体層１４Ｂの側壁から半導体基体１１上まで連なるサイドウォール１５が形成されている。そして、ＭＧ電極１４の側壁下部とサイドウォール１５との間に空洞部１６が形成されている。
【００５７】
また、半導体基体１１には、図示しないソース・ドレイン、エクステンション領域及びＨａｌｏ等の不純物領域が形成され、サイドウォール１５から露出されている不純物領域（ソース・ドレイン）の表面にシリサイド１７が形成されている。さらに、半導体基体１１上に、ＭＧ電極１４及びサイドウォール１５を覆って、層間絶縁層１８が形成されている。
【００５８】
ＷＦメタル層１４Ａは、ＨＫ酸化膜上に膜状に形成され、半導体装置の駆動に適した仕事関数ＷＦ（work function）を有する金属材料、例えば、ＨｆＳｉ及びＴｉＮ等からなる。導電体層１４Ｂは、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ等からなる。
また、第１オフセットスペーサは、例えば、ＳｉＮ等の材料を用いて薄膜上に形成される。
【００５９】
空洞部１６は、サイドウォール１５の内側、且つ、ＭＧ電極１４を構成する導電体層１４Ｂの側壁下部において、半導体基体１１上に設けられている。ＨＫ酸化膜及びＷＦメタル層１４Ａの側壁には、第１オフセットスペーサ３２が形成されている。このため、第１オフセットスペーサ３２の外周に空洞部１６が設けられている。
【００６０】
上記のように空洞部１６を形成することにより、半導体基体１１上でのＭＧ電極１４とサイドウォール１５との接触が妨げられている。この構造により、半導体基体１１とＭＧ電極１４との間で生じるフリンジ容量を低減することができる。
【００６１】
［半導体装置の製造方法の第２実施形態］
次に、半導体装置の製造方法の第２実施形態として、上述の半導体装置４０の製造方法を説明する。
（１）素子分離〜オフセットスペーサ形成
まず、上述の半導体装置の製造方法の第１実施形態と同様に、素子分離１２を形成し、ウェル領域及びチャネルを形成するためのイオン注入を行う。さらに、同様に、半導体基体１１上に、ダミーゲート絶縁膜２１とダミーゲート電極２２を形成する。
【００６２】
次に、ダミーゲート電極２２の側壁に第１オフセットスペーサ３２と、第２オフセットスペーサ２４を形成する。第２オフセットスペーサ２４は、上述の半導体装置の製造方法の第１実施形態におけるオフセットスペーサ２４に該当する。
第１オフセットスペーサ３２は、例えば、半導体基体１１及びダミーゲート電極２２を覆って、第１オフセットスペーサ用材料層を２〜４ｎｍ程度形成する。そして、異方性エッチングを用いて、形成した第１オフセットスペーサ用材料層をエッチバックすることにより、ダミーゲート電極２２の側壁に、薄膜上の第１オフセットスペーサ３２を形成する。このとき、第１オフセットスペーサ３２は、ダミーゲート電極２２の側壁全面を覆うように形成する。
【００６３】
第１オフセットスペーサ３２と第２オフセットスペーサ２４とは、互いにウェットエッチングにおける選択性のある材料を用いる。例えば、第１オフセットスペーサ３２をＳｉＮから形成し、第２オフセットスペーサ２４をＳｉＯ２から形成する。また、第１オフセットスペーサ３２は、ダミーゲート電極２２のエッチングの際、例えば、ダミーゲート電極２２をドライエッチングで除去した後に、形状を維持して残存するような材料及び条件により形成する。
【００６４】
次に、半導体基体１１、ダミーゲート電極２２、及び、第１オフセットスペーサ３２を覆って、第１オフセットスペーサ用材料層を４〜８ｎｍ程度形成する。そして、異方性エッチングを用いて、形成したオフセットスペーサ用材料層をエッチバックすることにより、第１オフセットスペーサ３２の側面に、第２オフセットスペーサ２４を形成する。このとき、第２オフセットスペーサ２４の高さが、ダミーゲート電極２２よりも低くなるようにエッチングを行う。また、第２オフセットスペーサ２４を、半導体装置４０に形成する空洞部の形状に形成する。
【００６５】
次に、第１オフセットスペーサ３２及び第２オフセットスペーサ２４を形成後、第１実施形態と同様に半導体基体１１に、ハロー（Halo）領域及びエクステンション（Extension）領域を形成するためのイオン注入を行う。
以上の工程により、図７Ａに示すように、半導体基体１１に、素子分離１２、ダミーゲート絶縁膜２１、ダミーゲート電極２２、第１オフセットスペーサ３２、及び、第２オフセットスペーサ２４を形成する。
【００６６】
（２）サイドウォール形成〜層間絶縁層形成
次に、図７Ｂに示すように、ダミーゲート電極２２の側壁に、第１オフセットスペーサ３２及び第２オフセットスペーサ２４を介してサイドウォール１５，２５を形成する。そして、図７Ｃに示すように、サイドウォール１５，２５をマスクとして、半導体基体１１に、ソース・ドレインを形成するためのイオン注入を行う。また、図７Ｄに示すように、ダミーゲート電極２２及びサイドウォール１５を覆って、半導体基体１１に層間絶縁層１８を形成する。続けて、図８Ｅに示すように、層間絶縁層１８の平坦化し、ダミーゲート電極２２の上部を露出する。
上記各工程は、オフセットスペーサが、第１オフセットスペーサ３２と第２オフセットスペーサ２４とから構成されている以外は、上述の第１実施形態と同様の方法で行うことができる。
【００６７】
（３）ダミーゲート電極除去
次に、図８Ｆに示すように、ダミーゲート電極２２を、ドライエッチング等を用いて除去する。このとき、ダミーゲート電極２２と、ダミーゲート絶縁膜２１及び第１オフセットスペーサ３２とは、エッチングに選択性のある材料から形成されている。例えば、ダミーゲート電極２２をポリシリコンで形成し、第１オフセットスペーサ３２をＳｉＮ、ダミーゲート絶縁膜２１をＳｉＯ２で形成する。このため、ダミーゲート電極２２のエッチング時に第１オフセットスペーサ３２が、サイドウォール１５及び第２オフセットスペーサ２４の保護膜となる。また、ダミーゲート絶縁膜２１が保護膜となり、半導体基体１１への損傷を防ぐことができる。
【００６８】
（４）ダミーゲート絶縁膜の除去
ダミーゲート電極２２を除去した後、図８Ｇに示すように、フッ酸を用いたウェットエッチングにより、ダミーゲート絶縁膜２１を除去する。このとき、第１オフセットスペーサ３２が、ダミーゲート電極２２とエッチング選択性のある材料で形成されているため残存する。このため、第２オフセットスペーサ２４がダミーゲート電極２２と同じ材料で形成されている場合にも、第１オフセットスペーサ３２が保護膜となり、ダミーゲート絶縁膜２１のみを除去し、第２オフセットスペーサ２４を残存させることができる。
【００６９】
（５）ＨＫ酸化膜及びＷＦメタル層形成
次に、図８Ｈに示すように、ＨＫ酸化膜１３とＷＦメタル層１４Ａを形成する。サイドウォール１５の開口部の内壁全面には、第２オフセットスペーサ２４が形成されている。このため、第２オフセットスペーサ２４内において、半導体基体１１上にＨＫ酸化膜１３を形成する。
ＨＫ酸化膜１３は、第１実施形態と同様に、ＰＶＤ法等の異方性の高い堆積方法を用いて形成してもよく、また、ＡＬＤ法やＣＶＤ法等の堆積方法を用いてもよい。
【００７０】
ＨＫ酸化膜１３を形成した後、ＨＫ酸化膜１３上にＷＦメタル層１４Ａを形成する。ＷＦメタル層１４Ａは、例えば、ＰＶＤ（Physical Vapor Deposition）等の異方性の高い堆積方法を用いて形成し、ＨＫ酸化膜１３上のみに形成する。
後の工程において第１オフセットスペーサ３２を除去する必要があるため、異方性の高い堆積方法でＷＦメタル層１４Ａを形成し、第２オフセットスペーサ２４内壁への金属材料の堆積を抑制する。
【００７１】
なお、ＡＬＤ法やＣＶＤ法等の堆積方法で、ＨＫ酸化膜１３を形成した場合には、ＷＦメタル層１４Ａを形成した後、ＷＦメタル層１４Ａ上のＨＫ酸化膜をフッ酸等によるウェットエッチングで除去する。このとき、ＷＦメタル層１４Ａを保護層とすることにより、ＷＦメタル層１４Ａの下部で半導体基体１１上に形成されているＨＫ酸化膜１３のみが残存する。
【００７２】
（６）オフセットスペーサの除去
図９Ｉに示すように、第１オフセットスペーサ３２を除去する。第１オフセットスペーサ３２の除去は、例えば、ホットリン酸を用いたウェットエッチングにより行う。第１オフセットスペーサ３２を除去することにより、第２オフセットスペーサ２４の内面上部が露出される。また、ＨＫ酸化膜１３及びＷＦメタル層１４Ａの側壁に第１オフセットスペーサ３２が部分的に残存する。
【００７３】
そして、第１オフセットスペーサ３２を除去した後、露出した第２オフセットスペーサ２４を、フッ酸を用いたウェットエッチングにより除去する。第２オフセットスペーサ２４を除去ことにより、第２オフセットスペーサ２４が形成されていた領域が、半導体装置４０の空洞部１６となる。
このとき、ＨＫ酸化膜１３及びＷＦメタル層１４Ａの側壁に残存している第１オフセットスペーサ３２が保護膜となり、ＨＫ酸化膜１３へのウェットエッチングによる損傷を防ぐことができる。
【００７４】
なお、第１オフセットスペーサ３２をエッチングした後も、ＨＫ酸化膜１３及びＷＦメタル層１４Ａの側壁に第１オフセットスペーサ３２が部分的に残存する。このように、第１オフセットスペーサ３２が残存していても、空洞部１６の形状に影響がなく、また、半導体装置の特性にもほとんど影響を与えないため、第１オフセットスペーサ３２の残存部を改めて除去する必要はない。
【００７５】
また、第１オフセットスペーサ３２をウェットエッチングで除去する際に、同じ材料で形成されているサイドウォール１５の露出面も、エッチングの影響を受ける。このため、第１オフセットスペーサ３２を充分に薄く形成し、第１オフセットスペーサ３２のエッチングを短時間で行うことにより、サイドウォール１５への影響を最小限にすることが好ましい。
【００７６】
（７）導電体層形成
次に、図９Ｋに示すように、ＷＦメタル層１４Ａ上に導電性の高い材料、例えば、Ｔｉ、Ａｌ、Ｃｕ、Ｗ、及び、これらを含む合金を用いて、サイドウォール１５内を埋め込み、上記ＷＦメタル層１４Ａ上に導電体層１４Ｂを形成する。このとき、空洞部内に導電体が形成されないように導電体の埋め込みを行う。導電体層１４ＢとＷＦメタル層１４Ａとは、電気的に接続されていればよく、サイドウォール１５内を完全に埋めこむ必要ない。
このように、ＷＦメタル層１４Ａと導電体層１４ＢとからＭＧ電極１４を形成する。
【００７７】
以上の工程により、サイドウォール１５内壁に形成された薄膜上の第１オフセットスペーサ３２を用いて、ＨＫ酸化膜１３及びＭＧ電極１４が所定に位置に正確に形成された半導体装置４０を製造することができる。
【００７８】
［作用］
上述の第２実施形態では、ダミーゲート電極２２の側壁の全面に、第１オフセットスペーサ３２を形成する
第１オフセットスペーサ３２を残存させた状態で、ＨＫ酸化膜１３とＷＦメタル層１４Ａを形成する。このため、第１オフセットスペーサ３２内に、ＨＫ酸化膜１３とＷＦメタル層１４Ａとが形成される。従って、ＨＫ酸化膜１３とＷＦメタル層１４Ａとを所定の領域に制御性よく形成することができる。そして、ＨＫ酸化膜１３とＷＦメタル層１４Ａを形成後、ＷＦメタル層１４Ａよりも上方の第１オフセットスペーサ３２を除去して、露出した第２オフセットスペーサ２４を除去する。そして、第２オフセットスペーサ２４を除去したのち、ＷＦメタル層１４Ａに接続する導電体層１４Ｂを形成することにより、半導体装置４０に空洞部１６が形成される。
以上の工程によれば、空洞部１６が形成された後には、半導体基体１１上にＨＫ酸化膜１３とＷＦメタル層１４Ａが形成されない。また、導電体層１４Ｂは、ＷＦメタル層１４Ａとの電気的な接続が形成されていればよく、ゲート長全域に精密に形成する必要がない。このため、導電体層１４Ｂの形成による空洞部１６の形状変化は考慮しなくてよい。
【００７９】
上述の第１実施形態では、異方性の高い堆積方法を用いてＨＫ酸化膜及びＭＧ電極を形成する。異方性の高い堆積方法を用いることにより、空洞部を確保することができる。そして、第２実施形態では、第２オフセットスペーサの内側に第１オフセットスペーサを設ける。このため、ダミーゲート絶縁膜と、第２オフセットスペーサとが同じ材料から形成されている場合にも、ダミーゲート絶縁膜を除去する際に、第１オフセットスペーサが保護膜となり、第２オフセットスペーサが残存する。
【００８０】
第２オフセットスペーサの除去による空洞部の形成工程以前に、ダミーゲート絶縁膜の除去と、ＨＫ酸化膜の形成が可能となる。このため、空洞部が形成された後に、空洞部の形状を変化させる膜形成等が行われない。従って、半導体装置に形成される空洞部は、第２オフセットスペーサの形状がより正確に保持される。
さらに、第２オフセットスペーサ内のＨＫ酸化膜上に、ＷＦメタル層を形成することにより、ＷＦメタル層の形成領域が、ＨＫ酸化膜上に限定される。従って、精密なゲート電極形成が可能となる。
【００８１】
なお、上述の第２実施形態では、ＭＧ電極をＷＦメタル層により形成したが、他の金属材料により形成してもよい。例えば、導電体層と同じ材料をＨＫ酸化膜上に形成してもよい。
【００８２】
〈３．半導体装置の製造方法の第３実施形態〉
次に、半導体装置の製造方法の第３実施形態を説明する。なお、第３実施形態では、上述の第１実施形態及び第２実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。
［半導体装置の構成例］
図１０に、第３実施形態の製造方法に係わる半導体装置の構成図を示す。図１０に示す半導体装置５０は、例えば、シリコン基板等からなる半導体基体１１に、活性領域を区画する酸化シリコン等からなる素子分離１２が形成されている。そして、半導体基体１１上に、高誘電率材料（Ｈｉｇｈ−ｋ）からなる酸化膜（ＨＫ酸化膜）１３を介してメタルゲート（ＭＧ）電極１４が形成されている。ＭＧ電極１４は、膜状のＷＦメタル層１４Ａと、ＷＦメタル層１４Ａに接続された導電体層１４Ｂとからなる。
また、導電体層１４Ｂの側壁から半導体基体１１上まで連なるサイドウォール１５が形成されている。そして、ＭＧ電極１４の側壁下部とサイドウォール１５との間に空洞部１６が形成されている。
【００８３】
また、半導体基体１１には、図示しないソース・ドレイン、エクステンション領域及びＨａｌｏ領域等の不純物領域が形成され、サイドウォール１５から露出されている不純物領域（ソース・ドレイン）の表面にシリサイド１７が形成されている。さらに、半導体基体１１上に、ＭＧ電極１４及びサイドウォール１５を覆って、層間絶縁層１８が形成されている。
【００８４】
空洞部１６は、サイドウォール１５の内側、且つ、ＭＧ電極１４を構成する導電体層１４Ｂの側壁下部において、半導体基体１１上に設けられている。ＨＫ酸化膜及びＷＦメタル層１４Ａの側壁には、第１オフセットスペーサ３２が形成されている。このため、第１オフセットスペーサ３２の外周に空洞部１６が設けられている。
【００８５】
上記のように空洞部１６を形成することにより、半導体基体１１上でのＭＧ電極１４とサイドウォール１５との接触が妨げられている。この構造により、半導体基体１１とＭＧ電極１４との間で生じるフリンジ容量を低減することができる。
【００８６】
［半導体装置の製造方法の第３実施形態］
次に、半導体装置の製造方法の第３実施形態として、上述の半導体装置５０の製造方法を説明する。
（１）素子分離〜ウェル領域及びチャネルのイオン注入
まず、上述の半導体装置の製造方法の第１実施形態と同様に、素子分離１２を形成し、ウェル領域及びチャネルを形成するためのイオン注入を行う。
【００８７】
（２）ＨＫ酸化膜、ＷＦメタル層、及び、ダミーゲート電極の形成
次に、フッ酸を用いて半導体基体１１表面のＳｉＯ２膜を除去した後、半導体基体１１の上の全面に、ＨＫ酸化膜１３、ＷＦメタル層１４Ａ及びダミーゲート電極２２からなる積層体を形成する。
ＨＫ酸化膜１３は、例えば、上述のＨＫ材料をＰＶＤ法、ＡＬＤ法及びＣＶＤ法等の堆積方法を用いて、半導体基体１１の上の全面に１〜３ｎｍ形成する。そして、同様に金属材料を用いて、ＨＫ酸化膜１３上にＷＦメタル層１４Ａを形成する。さらに、ＷＦメタル層１４Ａ上に、ポリシリコン等によりダミーゲート電極２２を形成する。
【００８８】
次に、上述の積層体上に、ハードマスク層２３をＳｉＮで形成し、リソグラフィにより所定のゲート電極形状にハードマスク層２３のパターンを形成する。そして、このハードマスク層２３のパターンを用いてＨＫ酸化膜１３、ＷＦメタル層１４Ａ及びダミーゲート電極２２からなる積層体に異方性エッチングを行う。この工程により、半導体基体１１上に、図１１Ａに示す、ＨＫ酸化膜１３、ＷＦメタル層１４Ａ及びダミーゲート電極２２からなるゲート電極状の積層体を形成する。
【００８９】
（３）オフセットスペーサの形成
次に、ダミーゲート電極２２の側壁にオフセットスペーサ２４を形成する。オフセットスペーサ２４は上述の第１実施形態と同様の方法により形成することができる。また、オフセットスペーサ２４は、ＨＫ酸化膜１３とウェットエッチングにおける選択性のある材料、例えばＳｉＯ２を用いて形成することが好ましい。
【００９０】
（４）ハロー領域及びエクステンション領域のイオン注入
次に、オフセットスペーサ２４を形成後、第１実施形態と同様に半導体基体１１に、ハロー（Halo）領域及びエクステンション（Extension）領域を形成するためのイオン注入を行う。
以上の工程により、図１１Ａに示すように、半導体基体１１に、素子分離１２、ＨＫ酸化膜１３、ＷＦメタル層１４Ａ、ダミーゲート電極２２、及び、オフセットスペーサ２４を形成する。
【００９１】
（５）サイドウォール形成〜ダミーゲート電極除去
次に、図１１Ｂに示すように、ダミーゲート電極２２の側壁に、オフセットスペーサ２４を介してサイドウォール１５，２５を形成する。そして、図１１Ｃに示すように、サイドウォール１５，２５をマスクとして、半導体基体１１に、ソース・ドレインを形成するためのイオン注入を行う。また、図１１Ｄに示すように、ダミーゲート電極２２及びサイドウォール１５を覆って、半導体基体１１に層間絶縁層１８を形成する。続けて、図１２Ｅに示すように、層間絶縁層１８を平坦化し、ダミーゲート電極２２上部を露出する。
そして、図１２Ｆに示すように、ダミーゲート電極２２を、ドライエッチング等を用いて除去する。このとき、ＷＦメタル層１４Ａがマスクとなり、ＨＫ酸化膜１３へのエッチングによる損傷を防ぐことができる。
【００９２】
上記各工程は、ダミーゲート絶縁膜に換えてＨＫ酸化膜１３が形成され、さらに、ダミーゲート電極２２の下部にＷＦメタル層１４Ａが形成されている以外は、上述の第１実施形態と同様の方法で行うことができる。
【００９３】
（６）オフセットスペーサの除去
次に、図１２Ｇに示すように、フッ酸を用いたウェットエッチングにより、オフセットスペーサ２４を除去する。このとき、ＷＦメタル層１４Ａがマスクとなり、ＨＫ酸化膜１３へのエッチングによる損傷を防ぐことができる。
オフセットスペーサ２４を除去することにより、サイドウォール１５の内壁側下部に、凹部が形成される。凹部の形状は、形成されていたオフセットスペーサ２４の形状に依存する。第２オフセットスペーサ２４を除去することにより、第２オフセットスペーサ２４が形成されていた領域、つまり上記凹部が半導体装置５０の空洞部１６となる。
【００９４】
（７）導電体層形成
次に、図１２Ｈに示すように、ＷＦメタル層１４Ａ上に導電性の高い材料、例えば、Ｔｉ、Ａｌ、Ｃｕ、Ｗ、及び、これらを含む合金を用いて、サイドウォール１５内を埋め込み、上記ＷＦメタル層１４Ａ上に導電体層１４Ｂを形成する。このとき、空洞部内に導電体が形成されないように埋め込みを行う。導電体層１４ＢとＷＦメタル層１４Ａとは、電気的に接続されていればよいため、サイドウォール１５内を完全に導電体で埋めこむ必要ない。
このように、ＷＦメタル層１４Ａと導電体層１４ＢとからＭＧ電極１４を形成する。
【００９５】
以上の工程により、ＨＫ酸化膜１３、及び、ＭＧ電極１４となるＷＦメタル層１４Ａを、ダミーゲート電極２２よりも前に形成する方法により、半導体装置５０を製造することができる。
【００９６】
サイドウォール１５内壁に形成された薄膜上の第１オフセットスペーサ３２を用いて、ＨＫ酸化膜１３及びＭＧ電極１４が、所定の位置に正確に形成された半導体装置４０を製造することができる。この製造方法によれば、予めゲート電極の形状にＨＫ酸化膜とＷＦメタル層を形成することにより、第１実施形態のようにサイドウォール開口部から異方性の高い堆積方法によるゲート絶縁膜及びゲート電極の形成が不要となる。このため、空洞部形成後に、空洞部と隣接する領域にＨＫ酸化膜及びゲート電極を形成しない。従って、より適正なＨＫ酸化膜、ゲート電極、及び、空洞部を形成することができる。
【００９７】
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
【符号の説明】
【００９８】
１０，２０，３０，４０，５０ 半導体装置、１１ 半導体基体、１２ 素子分離、１３，３１ ＨＫ酸化膜、１４ ＭＧ電極、１４Ａ，２６，２８ ＷＦメタル層、１４Ｂ，２９ 導電体層、１５，２５ サイドウォール、１６ 空洞部、１７ シリサイド、１８ 層間絶縁層、２１ ダミーゲート絶縁膜、２２ ダミーゲート電極、２３ ハードマスク層、２４ オフセットスペーサ（第２オフセットスペーサ）、２７ レジスト層、３２ 第１オフセットスペーサ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特に高誘電率膜及びメタルゲート電極を備える半導体装置の製造方法に係わる。
【背景技術】
【０００２】
ＭＯＳトランジスタの動作速度は、容量の増加により低下する。このため、駆動電流に寄与しない寄生容量、特に、フリンジ容量を低減する必要がある。寄生容量を低下させる方法としては、オフセットスペーサの下部に空洞部を設け、ゲート電極とサイドウォールとの間に空間を形成した構造の半導体装置が提案されている（例えば、特許文献１参照）。この方法では、ゲート電極の側壁にオフセットスペーサを形成した後、オフセットスペーサの下部を局所的にウェットエッチングにより除去し、オフセットスペーサ下部に空間を形成する。そして、この空間を埋めこまない方法でサイドウォールを形成する。この結果、ゲート電極とサイドウォールとの間で、オフセットスペーサの下部に局所的に空洞部を形成することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−９５８８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ウェットエッチングにより、オフセットスペーサの下部のみに空洞を選択的に形成する場合には、所定の形状に空洞部を制御よく実現することが難しい。
また、高誘電率（Ｈｉｇｈ−ｋ）材料を用いたゲート絶縁膜（ＨＫ）、及び、金属（Ｍｅｔａｌ）材料を用いたゲート電極（ＭＧ）からなる半導体装置が提案されている。このような構成の半導体装置を製造する際に、一般的に適用されるゲートラスト（Gate Last）製造プロセスでは、上述の製造方法を適用することが難しい。例えば、上述の特許文献１に記載された半導体装置では、オフセットスペーサがシリコン酸化膜により構成されている。しかし、ゲートラストプロセスでは、ウェットエッチングにより、ダミーゲート絶縁膜を除去する工程がある。この工程において、シリコン酸化膜からなるオフセットスペーサが同時に除去されるため、オフセットスペーサ下部の空洞部も消失してしまう。
【０００５】
上述のように、ゲート電極とサイドウォールとの間に空洞部を設けて寄生容量を抑制する構造の半導体装置において、従来の製造方法では空洞部を制御性よく形成することが難しい。
【０００６】
上述した問題の解決のため、本発明においては、制御性よく空洞部を形成することが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、半導体基体上にダミーゲート絶縁膜及びダミーゲート電極を形成する工程を有する。そして、ダミーゲート電極上にオフセットスペーサ材料層を形成し、オフセットスペーサ材料層に異方性エッチングを行い、ダミーゲート電極の側壁下部にオフセットスペーサを形成する工程を有する。オフセットスペーサ上を覆って、ダミーゲート電極の側壁にサイドウォールを形成する工程と、サイドウォールを埋め込み、かつダミーゲート電極の上面を露出させる層間絶縁層を形成する工程とを有する。さらに、ダミーゲート電極を除去する工程と、ダミーゲート絶縁膜を除去する工程と、オフセットスペーサを除去する工程と、半導体基体上に高誘電率材料からなるゲート絶縁膜を形成する工程を有する。そして、ゲート絶縁膜上に、異方性の高い堆積方法を用いてメタルゲート電極を形成する工程を有する。
【０００８】
また、本発明の半導体装置の製造方法は、半導体基体上に高誘電率材料からなるゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属材料層からなるゲート電極を形成する工程と、金属材料層上にダミーゲート電極を形成する工程とを有する。そして、ダミーゲート電極上にオフセットスペーサ材料層を形成し、オフセットスペーサ材料層に異方性エッチングを行い、ゲート電極及びダミーゲート電極の側壁に、オフセットスペーサを形成する工程を有する。さらに、オフセットスペーサ上を覆って、ダミーゲート電極の側壁にサイドウォールを形成する工程と、サイドウォールを埋め込み、かつダミーゲート電極の上面を露出させる層間絶縁層を形成する工程とを有する。そして、ダミーゲート電極、及び、オフセットスペーサを除去する工程と、ゲート電極上に、導電体層を形成する工程とを有する。
【０００９】
本発明の半導体装置の製造方法によれば、ダミーゲート電極上にオフセットスペーサ材料層を形成し、オフセットスペーサ材料層に異方性エッチングを行い、ダミーゲート電極の側壁下部にオフセットスペーサを形成する。そして、サイドウォールの形成後、ダミーゲート電極とオフセットスペーサを除去し、高誘電率材料からなるゲート絶縁膜とメタルゲート電極とを異方性の高い堆積方法を用いて形成する。このため、オフセットスペーサ２４が除去された部分に、オフセットスペーサ２４と同じ形状の空洞部１６が形成される。
オフセットスペーサは、形成する厚さとエッチング量を調整することにより、任意の形状に制御性よく形成することができる。従って、半導体装置の空洞部の形状を、オフセットスペーサの形成工程に依存して、任意の形状に制御性よく形成することができる。
【発明の効果】
【００１０】
本発明によれば、空洞部の形成を制御よく行うことが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の半導体装置の製造方法の第１実施形態に係わる半導体装置の構成を示す図である。
【図２】Ａ〜Ｄは、本発明の第１実施形態の半導体装置の製造工程を示す図である。
【図３】Ｅ〜Ｈは、本発明の第１実施形態の半導体装置の製造工程を示す図である。
【図４】Ａ〜Ｅは、本発明の第１実施形態の半導体装置の製造工程を示す図である。
【図５】本発明の半導体装置の製造方法の第１実施形態に係わる半導体装置の構成を示す図である。
【図６】本発明の半導体装置の製造方法の第２実施形態に係わる半導体装置の構成を示す図である。
【図７】Ａ〜Ｄは、本発明の第２実施形態の半導体装置の製造工程を示す図である。
【図８】Ｅ〜Ｈは、本発明の第２実施形態の半導体装置の製造工程を示す図である。
【図９】Ｉ〜Ｋは、本発明の第２実施形態の半導体装置の製造工程を示す図である。
【図１０】本発明の半導体装置の製造方法の第３実施形態に係わる半導体装置の構成を示す図である。
【図１１】Ａ〜Ｄは、本発明の第３実施形態の半導体装置の製造工程を示す図である。
【図１２】Ｅ〜Ｈは、本発明の第３実施形態の半導体装置の製造工程を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の製造方法の第１実施形態
２．半導体装置の製造方法の第２実施形態
３．半導体装置の製造方法の第３実施形態
【００１３】
〈１．半導体装置の製造方法の第１実施形態〉
［半導体装置の構成例］
以下本発明の半導体装置の具体的な実施の形態について説明する。
図１に、第１実施形態の製造方法に係わる半導体装置の概略構成図を示す。図１に示す半導体装置１０は、例えば、シリコン基板等からなる半導体基体１１に、活性領域を区画する酸化シリコン等からなる素子分離１２が形成されている。そして、半導体基体１１上に、高誘電率（Ｈｉｇｈ−ｋ）材料からなる酸化膜（ＨＫ酸化膜）１３を介してメタルゲート（ＭＧ）電極１４が形成されている。そして、ＭＧ電極１４の側壁に、サイドウォール１５が形成されている。ＭＧ電極の側壁下部には、ＭＧ電極とサイドウォール１５との間に設けられた空間からなる空洞部１６が形成されている。
【００１４】
また、半導体基体１１には、図示しないソース・ドレイン、エクステンション領域及びＨａｌｏ等の不純物領域が形成され、サイドウォール１５から露出されている不純物領域（ソース・ドレイン）の表面にシリサイド１７が形成されている。さらに、半導体基体１１上に、ＭＧ電極１４及びサイドウォール１５を覆って、層間絶縁層１８が形成されている。
【００１５】
ＨＫ酸化膜１３は、酸化シリコンよりも誘電率の高い高誘電率材料から形成される。高誘電率材料としては、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いることができる。
ＭＧ電極１４は、純金属材料、合金又は金属化合物からなり、例えば、Ｔｉ、Ａｌ、Ｃｕ、Ｗ、ＨｆＳｉ及びＴｉＮ等からなる。また、例えば、ＭＧ電極１４は、半導体装置の駆動に適した仕事関数ＷＦ（work function）を有するＷＦメタル層をＨＫ酸化膜１３上に形成し、このＷＦメタル層上に金属材料からなる導電体層を形成する構成としてもよい。
【００１６】
空洞部１６は、ＭＧ電極１４の側の下部に局所的に形成されている。そして、空洞部１６により、半導体基体１１上でのＭＧ電極１４とサイドウォール１５との接触が妨げられている。この構造により、半導体基体１１とＭＧ電極１４との間で生じるフリンジ容量を低減することができる。フリンジ容量は、ＭＧ電極１４の側面端部と、半導体基体１１との間における寄生容量であるため、この寄生容量の発生に最も寄与する部分を空洞化することにより、ＭＧ電極１４と半導体基体１１の間の誘電率を下げることができる。
【００１７】
［半導体装置の製造方法の第１実施形態］
次に、半導体装置の製造方法の第１実施形態として、上述の半導体装置１０の製造方法を説明する。
（１）素子分離形成
まず、シリコン基板からなる半導体基体１１上に、例えば、ＳｉＯ２を１０ｎｍ、ＳｉＮを２０ｎｍ程度順次形成する。そして、活性領域を形成する部分にレジストパターニングを行う。形成したレジストパターンをマスクにして、ＳｉＮ、ＳｉＯ２、及び、半導体基体１１を順次エッチングし、トレンチ（トレンチ領域）を１００〜２００ｎｍの深さで形成する。エッチングしたトレンチの表面に、例えば、８００度、２０ｍｉｎで酸化膜を形成した後、ＳｉＯ２等の絶縁膜を埋め込む。このＳｉＯ２の埋め込みは、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤやＨＡＲＰ（High Aspect Ratio Process）等を用いて行う。ＳｉＯ２の埋め込み後、ＣＭＰ（Chemical Mechanical Polish）法により表面を平坦化する。そして、例えば、熱リン酸等を用いてＳｉＮを除去する。
以上の工程により、半導体基体１１に素子分離１２を形成する。
【００１８】
（２）ウェル領域及びチャネルのイオン注入
次に、半導体基体１１のウェル領域とチャネル領域にイオン注入を行う。
ウェル領域の形成やパンチスルーの阻止を目的とした埋め込み層を形成するため、及び、閾値電圧（Ｖｔｈ）調整のため、イオン注入を行いチャネル領域を形成する。
例えば、半導体装置１０がＮＭＯＳの場合には、ウェル領域はＢを２３０ｋｅＶ、２．０×１０１３／ｃｍ２、チャネルはＢを２０ｋｅＶ、１．０×１０１３／ｃｍ２の条件で注入する。また、半導体装置１０がＰＭＯＳの場合には、ウェル領域はＰを５００ｋｅＶ、３．０×１０１３／ｃｍ２、チャネルはＰを５０ｋｅＶ、６．０×１０１２／ｃｍ２の条件で注入する。
【００１９】
（３）ダミーゲート電極の形成
次に、フッ酸を用いて半導体基体１１表面のＳｉＯ２膜を除去した後、ダミーゲート絶縁膜２１を形成する。ダミーゲート絶縁膜２１は、例えば、ドライ酸化等を用いて半導体基体１１の活性領域の表面にＳｉＯ２膜を３〜５ｎｍ形成する。そして、ダミーゲート絶縁膜２１上にダミーゲート電極２２を形成する。例えば、ＣＶＤ法を用いて半導体基体１１表面にダミーゲート電極２２を形成するため、ポリシリコンやアモルファスシリコン等からなる層を形成する。そして、例えばＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition）法を用いてエッチング用のハードマスク層２３をＳｉＮで形成し、リソグラフィによりハードマスク層２３の電極のパターンを形成する。
次に、このハードマスク層２３のパターンを用いてダミーゲート絶縁膜２１とダミーゲート電極２２の材料層に異方性エッチングを行う。この工程により、半導体基体１１上に、ダミーゲート絶縁膜２１とダミーゲート電極２２を形成する。
【００２０】
（４）オフセットスペーサ形成
次に、ダミーゲート電極２２の側壁にオフセットスペーサ２４を形成する。
オフセットスペーサ２４は、ダミーゲート絶縁膜２１と同じ材料、又は、ダミーゲート絶縁膜２１と同じ薬液でウェットエッチングにより除去できる材料、例えばＳｉＯ２を用いて形成することが好ましい。
【００２１】
半導体基体１１及びダミーゲート電極２２を覆って、オフセットスペーサ用材料層を４〜８ｎｍ程度形成する。そして、異方性エッチングにより、形成したオフセットスペーサ用材料層をエッチバックすることにより、ダミーゲート電極２２の側壁に、オフセットスペーサ２４を形成する。このとき、オフセットスペーサ２４の高さが、ダミーゲート電極２２高さよりも低くなるようにエッチングを行う。
【００２２】
上述の図１に示す半導体装置１０の空洞部１６は、後述する工程においてオフセットスペーサ２４を除去して形成する。つまり、形成されたオフセットスペーサ２４の形状が、ほぼ保持されて空洞部１６が形成される。このため、オフセットスペーサ２４の形状を、半導体装置１０の空洞部１６の形状に加工することにより、空洞部１６を任意の形状及び大きさに形成することができる。
【００２３】
オフセットスペーサ２４の形状は、オフセットスペーサ用材料層を形成する厚さと、エッチング量により決定される。例えば、エッチング量を少なくすることにより、オフセットスペーサ２４の残存量が多くなるため、ダミーゲート電極２２の側壁の高い位置までオフセットスペーサ２４を形成することができる。また、エッチング量を多くすることにより、オフセットスペーサ２４の残存量が少なくなり、ダミーゲート電極２２の側壁の低い位置にオフセットスペーサ２４を形成することができる。
【００２４】
また、例えば、オフセットスペーサ用材料層を形成する厚さを大きくすることにより、半導体基体１１上でオフセットスペーサ２４が形成される範囲を大きくすることができる。また、オフセットスペーサ用材料層を形成する厚さを小さくすることにより、半導体基体１１上でオフセットスペーサ２４が形成される範囲を小さくすることができる。このように、ダミーゲート電極２２の側壁部分に形成するオフセットスペーサ用材料層の厚さを調整することで、半導体基体１１上でのオフセットスペーサ２４の面積を調整することができる。
【００２５】
（５）ハロー領域及びエクステンション領域のイオン注入
オフセットスペーサ２４形成後、半導体基体１１に、ハロー（Halo）領域及びエクステンション（Extension）領域を形成するためのイオン注入を行う。
例えば、半導体装置１０がＮＭＯＳの場合には、Ｈａｌｏ領域の形成はＢＦ２を４０ｋｅＶ、２×１０１３／ｃｍ２、Ｅｘｔｅｎｓｉｏｎ領域はＡｓを１．５ｋｅＶ、６×１０１４／ｃｍ２の条件で注入する。また、半導体装置１０がＰＭＯＳの場合には、Ｈａｌｏの形成はＡｓを５０ｋｅＶ、２×１０１３／ｃｍ２、Ｅｘｔｅｎｓｉｏｎ領域はＢＦ２を１．５ｋｅＶ、６Ｅ×１０１４／ｃｍ２の条件で注入する。
【００２６】
以上の工程により、図２Ａに示すように、半導体基体１１に、素子分離１２、ダミーゲート絶縁膜２１、ダミーゲート電極２２、及び、オフセットスペーサ２４を形成する。
【００２７】
（６）サイドウォール形成
次に、図２Ｂに示すように、ダミーゲート電極２２の側壁に、サイドウォール１５，２５を形成する。
例えば、プラズマＣＶＤ法を用いて、ダミーゲート電極２２及びオフセットスペーサ２４を覆って、半導体基体１１上に、ＳｉＮ層を２０ｎｍ堆積する。さらに、ＳｉＮ層上にＳｉＯ２層を３５ｎｍ堆積する。そして、異方性エッチングを行い、ＳｉＯ２層をエッチバックすることによりダミーゲート電極２２の側壁にサイドウォール２５を形成する。さらに、サイドウォール２５をマスクにしてＳｉＮ層をエッチングすることにより、サイドウォール１５を形成する。
【００２８】
（７）ソース・ドレイン形成
次に、図２Ｃに示すように、サイドウォール１５，２５をマスクとして、半導体基体１１に、ソース・ドレインを形成するためのイオン注入を行う。
例えば、半導体装置１０がＮＭＯＳの場合には、Ｐを２０ｋｅＶ、４×１０１３／ｃｍ２の条件で注入する。また、半導体装置１０がＰＭＯＳの場合には、Ｂを４ｋｅＶ、４×１０１５／ｃｍの条件で注入する。イオン注入後、不純物領域の活性化のために、１０３０〜１０７０℃程度のＳｐｉｋｅ ＲＴＡ（Rapid Thermal Anneal）を行う。
【００２９】
また、シリサイド化を行い、ソース・ドレインを低抵抗化する。
例えば、シリサイド化の前処理として、半導体基体１１の表面をフッ酸（ＨＦ）で洗浄する。このとき、ＳｉＯ２からなるサイドウォール２５が除去される。
そして、ソース・ドレイン領域を覆って半導体基体１１上に、スパッタによりＮｉ層等の金属層を２〜８ｎｍ程度形成する。そして、ＲＴＡによりソース・ドレイン上にシリサイド１７を形成する。シリサイド化後、ウェットエッチングにより見反応の金属層を除去する。
【００３０】
（８）ダミーゲート電極除去
次に、図２Ｄに示すように、ダミーゲート電極２２及びサイドウォール１５を覆って半導体基体１１上に、例えば、ＳｉＯ２を１５０〜２００ｎｍ程度堆積して層間絶縁層１８を形成する。そして、図３Ｅに示すように、ＣＭＰ法により平坦化を行うと同時に、ダミーゲート電極２２上部を露出する。このとき、ダミーゲート電極２２上に形成されていたハードマスク層２３も、ＣＭＰにより同時に除去する。
【００３１】
そして、図３Ｆに示すようにダミーゲート電極２２を、ドライエッチング等を用いて除去する。ダミーゲート電極２２と、ダミーゲート絶縁膜２１及びオフセットスペーサ２４とは、エッチングに選択性のある材料により形成されている。例えば、ダミーゲート電極２２をポリシリコンで形成し、ダミーゲート絶縁膜２１及びオフセットスペーサ２４をＳｉＯ２で形成する。このため、ダミーゲート電極２２のエッチング時に、ダミーゲート絶縁膜２１が保護膜となり、半導体基体１１の損傷を防ぐことができる。
【００３２】
（９）ダミーゲート絶縁膜及びオフセットスペーサの除去
ダミーゲート電極２２を除去した後、図３Ｇに示すように、フッ酸を用いたウェットエッチングにより、ダミーゲート絶縁膜２１と、オフセットスペーサ２４とを除去する。ダミーゲート電極２２とオフセットスペーサ２４とを同じ材料、例えば、ＳｉＯ２で構成することにより、一度のウェットエッチングにより両方を除去することができる。
【００３３】
なお、異なる材料を用いて、別工程でダミーゲート絶縁膜２１とオフセットスペーサ２４とをエッチングしてもよい。但し、サイドウォール１５は残存させる必要があるため、ダミーゲート絶縁膜２１及びオフセットスペーサ２４は、サイドウォール１５とはエッチングに選択性のある材料を用いる。
【００３４】
オフセットスペーサ２４を除去することにより、サイドウォール１５の内壁側下部に、凹部が形成される。凹部の形状は、形成されていたオフセットスペーサ２４の形状に依存する。この凹部が半導体装置１０の空洞部１６となる。
【００３５】
（１０）ＨＫ酸化膜及びＭＧ電極形成
次に、図３Ｈに示すように、ＨＫ酸化膜１３とＭＧ電極１４を形成する。
ＨＫ酸化膜１３は、例えば、ＰＶＤ（Physical Vapor Deposition）等の異方性の高い堆積方法を用いて形成する。ＨＫ酸化膜１３は、例えば、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いて形成する。
【００３６】
また、ＭＧ電極１４もＨＫ酸化膜１３と同様に、例えば、ＰＶＤ（Physical Vapor Deposition）等の異方性の高い堆積方法を用いて形成する。ＭＧ電極１４は、純金属材料、合金又は金属化合物から形成する。例えば、Ｔｉ、Ａｌ、Ｃｕ、Ｗ、ＨｆＳｉ及びＴｉＮ等により形成する。また、ＭＧ電極１４は、例えば、ＨＫ酸化膜１３上にＨｆＳｉやＴｉＮ等の半導体装置１０に適した仕事関数を有するＷＦ（Work Function）メタル層を形成した後、ＷＦメタル層上に導電性の高いＴｉ、Ａｌ、Ｃｕ、Ｗ等の材料を形成してもよい。
【００３７】
ＨＫ酸化膜１３及びＭＧ電極１４を、異方性の高い堆積方法で形成することにより、図３Ｈに示すように、オフセットスペーサ２４が形成されていた部分には、ＨＫ酸化膜及びＭＧ電極を形成することなく、空洞部１６を形成することができる。
サイドウォール１５の開口部の形状は、ダミーゲート電極が形成されていた形状と、同一形状である。このため、異方性の高い堆積方法を用いてＨＫ酸化膜を形成することにより、サイドウォール１５の開口部の形状とほぼ同じ形状のＨＫ酸化膜を半導体基体上に形成することができる。
さらに、ＭＧ電極１４も、ＰＶＤ（Physical Vapor Deposition）等の異方性の高い堆積方法を用いて形成する。ＭＧ電極も異方性の高い堆積方法を用いて形成することにより、開口部の形状とほぼ同じ形状、つまり、ダミーゲート電極と同じ形状に形成することができる。
【００３８】
次に、ＨＫ酸化膜１３及びＭＧ電極１４を形成する際に、層間絶縁層１８上にもＨＫ酸化膜１３の材料及びＭＧ電極１４の材料が堆積する。このため、ＣＭＰ法等を用いて、層間絶縁層１８上のＨＫ酸化膜１３の材料及びＭＧ電極１４の材料を除去する。
そして、層間絶縁層１８上にＭＧ電極１４を覆うように、さらに層関絶縁層を形成し、Ｔｉ，ＴｉＮ，Ｗ等から構成されるコンタクトを形成する。
以上の工程により半導体装置１０を製造することができる。
【００３９】
［作用］
上述の半導体装置の製造方法によれば、異方性の高い堆積方法を用いてサイドウォール１５の開口部からＭＧ電極１４及びＨＫ酸化膜１３を形成することにより、ＭＧ電極１４及びＨＫ酸化膜１３がダミーゲート電極及びダミーゲート絶縁膜と同じ形状となる。
ダミーゲート電極及びダミーゲート絶縁膜と同じ形状で形成することにより、オフセットスペーサ２４が除去された部分に、オフセットスペーサ２４と同じ形状の空洞部１６が形成される。
オフセットスペーサ２４は、上述の図２Ａに示す工程において、形成する厚さとエッチング量を調整することにより、任意の形状に制御性よく形成することができる。このため、半導体装置１０の空洞部１６の形状は、オフセットスペーサ２４の形成工程に依存して任意の形状に制御性よく形成される。
この結果、空洞部１６の形状を制御性よく任意の形状に形成することができる。
【００４０】
また、オフセットスペーサ２４の形成位置は、ダミーゲート電極２２の高さよりも低くすることが好ましい。ダミーゲート電極２２と同じ高さにオフセットスペーサ２４を形成すると、サイドウォール１５を形成した場合に、サイドウォールとダミーゲート電極２２との接触位置が、上部のわずかな部分のみとなる。この場合、サイドウォール１５の内壁上部に、半導体基体１１面に対して垂直な面が形成されない。
【００４１】
ダミーゲート電極２２、ダミーゲート絶縁層１２及びオフセットスペーサ２４を除去した後、サイドウォール１５の内壁側に、異方性の高い堆積方法により、ＨＫ酸化膜１３とＭＧ電極１４とを形成する。このとき、サイドウォール１５の内壁に半導体基体１１面に対して垂直な面が形成されていると、内壁側の空間で、横方法（基体面に平行な方向）への拡散を抑制することができる。特に、サイドウォール１５の垂直面が基体面付近まで形成されていることにより、ＨＫ酸化膜１３及びＭＧ電極１４の制御が容易になる。従って、オフセットスペーサ２４をダミーゲート電極２２よりも低い位置まで形成し、サイドウォール１５の垂直面を充分に確保することが好ましい。
【００４２】
［変形例１：ＣＭＯＳ］
次に、上述の半導体装置の製造方法の第１実施形態を適用して、第１導電型のＭＯＳトンジスタと第２導電型のＭＯＳトランジスタとを同時に形成する方法ついて説明する。なお、以下の説明では、一例として、第１導電型をＰ型、第２導電型をＮ型として説明している。ＰＭＯＳとＮＭＯＳとを同時に形成する場合にも、上述の製造方法において、図３Ｇに示すダミーゲート絶縁膜２１及びオフセットスペーサ２４の除去工程までは、同様に行うことができる。このため、以下の説明では、ダミーゲート絶縁膜２１及びオフセットスペーサ２４の除去工程以降の製造方法について説明する。
【００４３】
図４Ａに示すように、ダミーゲート電極２２、ダミーゲート絶縁膜２１、サイドウォール１５、及び、オフセットスペーサ２４を除去した空洞部１６を形成する。これは、上述の第１実施形態と同様の方法により形成することができる。
【００４４】
次に、図４Ｂに示すように、異方性の高い堆積方法によりＨＫ酸化膜１３を形成する。ＨＫ酸化膜１３は、サイドウォール１５内の半導体基体１１上に、所定の形状で形成される。また、図示しないが、層間絶縁層１８上にも同様にもＨＫ酸化膜１３が形成される。
そして、全面にＮＭＯＳ用のＷＦメタル層２６を例えばＨｆＳｉにより形成する。
【００４５】
図４Ｃに示すように、ＮＭＯＳ側のみにレジスト層２７を形成し、ウェットエッチングにより、ＰＭＯＳに形成されたＮＭＯＳ用のＷＦメタル層２６を除去する。
【００４６】
図４Ｄに示すように、ＮＭＯＳ側のレジスト層２７を除去した後、全面にＰＭＯＳ用のＷＦメタル層２８を例えばＴｉＮにより形成する。
このとき、ＮＭＯＳでは、ＨＫ酸化膜１３上にＮＭＯＳ用ＷＦメタル層２６が形成され、さらに、ＮＭＯＳ用ＷＦメタル層２６上にＰＭＯＳ用ＷＦメタル層２８が形成される。また、ＰＭＯＳでは、ＨＫ酸化膜１３上にＰＭＯＳ用ＷＦメタル層２８のみが形成される。
【００４７】
次に、図４Ｅに示すように、ＷＦメタル層２６，２８上に導電性の高い材料、例えば、Ｔｉ、Ａｌ、Ｃｕ、及び、Ｗ等を用いて、サイドウォール１５内を埋め込み、上記ＷＦメタル層２６，２８上に導電体層２９を形成する。このとき、空洞部内に導電体が形成されないように導電体の埋め込みを行う。導電体層２９とＷＦメタル層２６，２８とは、電気的に接続されていればよく、サイドウォール１５内を完全に埋めこむ必要ない。
【００４８】
上述の工程により、ＮＭＯＳとＰＭＯＳとが混在している場合にも、上述の半導体装置の製造方法を適用することができる。また、ＮＭＯＳとＰＭＯＳとで、ゲート電極にそれぞれ適した仕事関数を有する材料を用いた半導体装置２０を製造することができる。
【００４９】
［変形例２：ＡＬＤ（Atomic Layer Deposition）］
次に、上述の半導体装置の製造方法において、ＨＫ酸化膜の形成に等方性の堆積方法、例えばＡＬＤ法やＣＶＤ法を適用した場合について説明する。なお、ＡＬＤ法やＣＶＤ法を用いてＨＫ酸化膜を形成する場合にも、上述の製造方法において、図３Ｇに示すダミーゲート絶縁膜２１及びオフセットスペーサ２４の除去工程までは、同様に行うことができる。このため、以下の説明では、ダミーゲート絶縁膜２１及びオフセットスペーサ２４の除去工程以降の製造方法について説明する。
【００５０】
図５に、ＨＫ酸化膜の形成に等方性の堆積方法を適用した半導体装置３０の構成例を示す。図５に示す半導体装置３０は、ＡＬＤ法等を用いることにより、サイドウォール１５の内壁、及び、サイドウォール１５内の半導体基体１１の全面に、ＨＫ酸化膜３１が形成される。
【００５１】
半導体装置３０は、例えば、ダミーゲート絶縁膜２１及びオフセットスペーサ２４を除去した後、ＡＬＤ法等の等方性の堆積方法を用いて、サイドウォール１５内及び層間絶縁層１８上にＨＫ酸化膜１３を形成する。ＨＫ酸化膜１３は、例えば、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いて形成する。
【００５２】
さらに、ＨＫ酸化膜１３を形成した後、上述の半導体装置の製造方法と同様に、ＰＶＤ等の異方性の高い堆積方法を用いてＭＧ電極１４を形成する。ＭＧ電極１４の形成は、空洞部１６を確保するため、異方性の高い堆積方法を用いる。
【００５３】
空洞部１６の形状は、ＨＫ酸化膜３１がサイドウォール１５内壁に形成されている分、オフセットスペーサ２４が形成されていた形状からの差が発生する。しかし、ＨＫ酸化膜３１が形成される膜厚分を予め考慮してオフセットスペーサ２４を形成することにより、所定の形状の空洞部１６を有する半導体装置３０を製造することができる。
【００５４】
オフセットスペーサ２４の形成は、上述のように膜厚とエッチバック量を調整することにより、制御性よく行うことができる。さらに、ＡＬＤ法のように制御性の高い膜形成方法を用いることにより、空洞部１６の形状の制御を容易に行うことができる。
【００５５】
〈２．半導体装置の製造方法の第２実施形態〉
次に、半導体装置の製造方法の第２実施形態を説明する。なお、第２実施形態では、上述の第１実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。
［半導体装置の構成例］
図６に、第２実施形態の製造方法に係わる半導体装置の構成図を示す。図６に示す半導体装置４０は、例えば、シリコン基板等からなる半導体基体１１に、活性領域を区画する酸化シリコン等からなる素子分離１２が形成されている。そして、半導体基体１１上に、高誘電率材料（Ｈｉｇｈ−ｋ）からなる酸化膜（ＨＫ酸化膜）１３を介してメタルゲート（ＭＧ）電極１４が形成されている。ＭＧ電極１４は、膜状のＷＦメタル層１４Ａと、ＷＦメタル層１４Ａに接続された導電体層１４Ｂとからなる。そして、ＨＫ酸化膜１３とＷＦメタル層１４Ａの側壁に第１オフセットスペーサ３２が形成されている。
【００５６】
また、導電体層１４Ｂの側壁から半導体基体１１上まで連なるサイドウォール１５が形成されている。そして、ＭＧ電極１４の側壁下部とサイドウォール１５との間に空洞部１６が形成されている。
【００５７】
また、半導体基体１１には、図示しないソース・ドレイン、エクステンション領域及びＨａｌｏ等の不純物領域が形成され、サイドウォール１５から露出されている不純物領域（ソース・ドレイン）の表面にシリサイド１７が形成されている。さらに、半導体基体１１上に、ＭＧ電極１４及びサイドウォール１５を覆って、層間絶縁層１８が形成されている。
【００５８】
ＷＦメタル層１４Ａは、ＨＫ酸化膜上に膜状に形成され、半導体装置の駆動に適した仕事関数ＷＦ（work function）を有する金属材料、例えば、ＨｆＳｉ及びＴｉＮ等からなる。導電体層１４Ｂは、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ等からなる。
また、第１オフセットスペーサは、例えば、ＳｉＮ等の材料を用いて薄膜上に形成される。
【００５９】
空洞部１６は、サイドウォール１５の内側、且つ、ＭＧ電極１４を構成する導電体層１４Ｂの側壁下部において、半導体基体１１上に設けられている。ＨＫ酸化膜及びＷＦメタル層１４Ａの側壁には、第１オフセットスペーサ３２が形成されている。このため、第１オフセットスペーサ３２の外周に空洞部１６が設けられている。
【００６０】
上記のように空洞部１６を形成することにより、半導体基体１１上でのＭＧ電極１４とサイドウォール１５との接触が妨げられている。この構造により、半導体基体１１とＭＧ電極１４との間で生じるフリンジ容量を低減することができる。
【００６１】
［半導体装置の製造方法の第２実施形態］
次に、半導体装置の製造方法の第２実施形態として、上述の半導体装置４０の製造方法を説明する。
（１）素子分離〜オフセットスペーサ形成
まず、上述の半導体装置の製造方法の第１実施形態と同様に、素子分離１２を形成し、ウェル領域及びチャネルを形成するためのイオン注入を行う。さらに、同様に、半導体基体１１上に、ダミーゲート絶縁膜２１とダミーゲート電極２２を形成する。
【００６２】
次に、ダミーゲート電極２２の側壁に第１オフセットスペーサ３２と、第２オフセットスペーサ２４を形成する。第２オフセットスペーサ２４は、上述の半導体装置の製造方法の第１実施形態におけるオフセットスペーサ２４に該当する。
第１オフセットスペーサ３２は、例えば、半導体基体１１及びダミーゲート電極２２を覆って、第１オフセットスペーサ用材料層を２〜４ｎｍ程度形成する。そして、異方性エッチングを用いて、形成した第１オフセットスペーサ用材料層をエッチバックすることにより、ダミーゲート電極２２の側壁に、薄膜上の第１オフセットスペーサ３２を形成する。このとき、第１オフセットスペーサ３２は、ダミーゲート電極２２の側壁全面を覆うように形成する。
【００６３】
第１オフセットスペーサ３２と第２オフセットスペーサ２４とは、互いにウェットエッチングにおける選択性のある材料を用いる。例えば、第１オフセットスペーサ３２をＳｉＮから形成し、第２オフセットスペーサ２４をＳｉＯ２から形成する。また、第１オフセットスペーサ３２は、ダミーゲート電極２２のエッチングの際、例えば、ダミーゲート電極２２をドライエッチングで除去した後に、形状を維持して残存するような材料及び条件により形成する。
【００６４】
次に、半導体基体１１、ダミーゲート電極２２、及び、第１オフセットスペーサ３２を覆って、第１オフセットスペーサ用材料層を４〜８ｎｍ程度形成する。そして、異方性エッチングを用いて、形成したオフセットスペーサ用材料層をエッチバックすることにより、第１オフセットスペーサ３２の側面に、第２オフセットスペーサ２４を形成する。このとき、第２オフセットスペーサ２４の高さが、ダミーゲート電極２２よりも低くなるようにエッチングを行う。また、第２オフセットスペーサ２４を、半導体装置４０に形成する空洞部の形状に形成する。
【００６５】
次に、第１オフセットスペーサ３２及び第２オフセットスペーサ２４を形成後、第１実施形態と同様に半導体基体１１に、ハロー（Halo）領域及びエクステンション（Extension）領域を形成するためのイオン注入を行う。
以上の工程により、図７Ａに示すように、半導体基体１１に、素子分離１２、ダミーゲート絶縁膜２１、ダミーゲート電極２２、第１オフセットスペーサ３２、及び、第２オフセットスペーサ２４を形成する。
【００６６】
（２）サイドウォール形成〜層間絶縁層形成
次に、図７Ｂに示すように、ダミーゲート電極２２の側壁に、第１オフセットスペーサ３２及び第２オフセットスペーサ２４を介してサイドウォール１５，２５を形成する。そして、図７Ｃに示すように、サイドウォール１５，２５をマスクとして、半導体基体１１に、ソース・ドレインを形成するためのイオン注入を行う。また、図７Ｄに示すように、ダミーゲート電極２２及びサイドウォール１５を覆って、半導体基体１１に層間絶縁層１８を形成する。続けて、図８Ｅに示すように、層間絶縁層１８の平坦化し、ダミーゲート電極２２の上部を露出する。
上記各工程は、オフセットスペーサが、第１オフセットスペーサ３２と第２オフセットスペーサ２４とから構成されている以外は、上述の第１実施形態と同様の方法で行うことができる。
【００６７】
（３）ダミーゲート電極除去
次に、図８Ｆに示すように、ダミーゲート電極２２を、ドライエッチング等を用いて除去する。このとき、ダミーゲート電極２２と、ダミーゲート絶縁膜２１及び第１オフセットスペーサ３２とは、エッチングに選択性のある材料から形成されている。例えば、ダミーゲート電極２２をポリシリコンで形成し、第１オフセットスペーサ３２をＳｉＮ、ダミーゲート絶縁膜２１をＳｉＯ２で形成する。このため、ダミーゲート電極２２のエッチング時に第１オフセットスペーサ３２が、サイドウォール１５及び第２オフセットスペーサ２４の保護膜となる。また、ダミーゲート絶縁膜２１が保護膜となり、半導体基体１１への損傷を防ぐことができる。
【００６８】
（４）ダミーゲート絶縁膜の除去
ダミーゲート電極２２を除去した後、図８Ｇに示すように、フッ酸を用いたウェットエッチングにより、ダミーゲート絶縁膜２１を除去する。このとき、第１オフセットスペーサ３２が、ダミーゲート電極２２とエッチング選択性のある材料で形成されているため残存する。このため、第２オフセットスペーサ２４がダミーゲート電極２２と同じ材料で形成されている場合にも、第１オフセットスペーサ３２が保護膜となり、ダミーゲート絶縁膜２１のみを除去し、第２オフセットスペーサ２４を残存させることができる。
【００６９】
（５）ＨＫ酸化膜及びＷＦメタル層形成
次に、図８Ｈに示すように、ＨＫ酸化膜１３とＷＦメタル層１４Ａを形成する。サイドウォール１５の開口部の内壁全面には、第２オフセットスペーサ２４が形成されている。このため、第２オフセットスペーサ２４内において、半導体基体１１上にＨＫ酸化膜１３を形成する。
ＨＫ酸化膜１３は、第１実施形態と同様に、ＰＶＤ法等の異方性の高い堆積方法を用いて形成してもよく、また、ＡＬＤ法やＣＶＤ法等の堆積方法を用いてもよい。
【００７０】
ＨＫ酸化膜１３を形成した後、ＨＫ酸化膜１３上にＷＦメタル層１４Ａを形成する。ＷＦメタル層１４Ａは、例えば、ＰＶＤ（Physical Vapor Deposition）等の異方性の高い堆積方法を用いて形成し、ＨＫ酸化膜１３上のみに形成する。
後の工程において第１オフセットスペーサ３２を除去する必要があるため、異方性の高い堆積方法でＷＦメタル層１４Ａを形成し、第２オフセットスペーサ２４内壁への金属材料の堆積を抑制する。
【００７１】
なお、ＡＬＤ法やＣＶＤ法等の堆積方法で、ＨＫ酸化膜１３を形成した場合には、ＷＦメタル層１４Ａを形成した後、ＷＦメタル層１４Ａ上のＨＫ酸化膜をフッ酸等によるウェットエッチングで除去する。このとき、ＷＦメタル層１４Ａを保護層とすることにより、ＷＦメタル層１４Ａの下部で半導体基体１１上に形成されているＨＫ酸化膜１３のみが残存する。
【００７２】
（６）オフセットスペーサの除去
図９Ｉに示すように、第１オフセットスペーサ３２を除去する。第１オフセットスペーサ３２の除去は、例えば、ホットリン酸を用いたウェットエッチングにより行う。第１オフセットスペーサ３２を除去することにより、第２オフセットスペーサ２４の内面上部が露出される。また、ＨＫ酸化膜１３及びＷＦメタル層１４Ａの側壁に第１オフセットスペーサ３２が部分的に残存する。
【００７３】
そして、第１オフセットスペーサ３２を除去した後、露出した第２オフセットスペーサ２４を、フッ酸を用いたウェットエッチングにより除去する。第２オフセットスペーサ２４を除去ことにより、第２オフセットスペーサ２４が形成されていた領域が、半導体装置４０の空洞部１６となる。
このとき、ＨＫ酸化膜１３及びＷＦメタル層１４Ａの側壁に残存している第１オフセットスペーサ３２が保護膜となり、ＨＫ酸化膜１３へのウェットエッチングによる損傷を防ぐことができる。
【００７４】
なお、第１オフセットスペーサ３２をエッチングした後も、ＨＫ酸化膜１３及びＷＦメタル層１４Ａの側壁に第１オフセットスペーサ３２が部分的に残存する。このように、第１オフセットスペーサ３２が残存していても、空洞部１６の形状に影響がなく、また、半導体装置の特性にもほとんど影響を与えないため、第１オフセットスペーサ３２の残存部を改めて除去する必要はない。
【００７５】
また、第１オフセットスペーサ３２をウェットエッチングで除去する際に、同じ材料で形成されているサイドウォール１５の露出面も、エッチングの影響を受ける。このため、第１オフセットスペーサ３２を充分に薄く形成し、第１オフセットスペーサ３２のエッチングを短時間で行うことにより、サイドウォール１５への影響を最小限にすることが好ましい。
【００７６】
（７）導電体層形成
次に、図９Ｋに示すように、ＷＦメタル層１４Ａ上に導電性の高い材料、例えば、Ｔｉ、Ａｌ、Ｃｕ、Ｗ、及び、これらを含む合金を用いて、サイドウォール１５内を埋め込み、上記ＷＦメタル層１４Ａ上に導電体層１４Ｂを形成する。このとき、空洞部内に導電体が形成されないように導電体の埋め込みを行う。導電体層１４ＢとＷＦメタル層１４Ａとは、電気的に接続されていればよく、サイドウォール１５内を完全に埋めこむ必要ない。
このように、ＷＦメタル層１４Ａと導電体層１４ＢとからＭＧ電極１４を形成する。
【００７７】
以上の工程により、サイドウォール１５内壁に形成された薄膜上の第１オフセットスペーサ３２を用いて、ＨＫ酸化膜１３及びＭＧ電極１４が所定に位置に正確に形成された半導体装置４０を製造することができる。
【００７８】
［作用］
上述の第２実施形態では、ダミーゲート電極２２の側壁の全面に、第１オフセットスペーサ３２を形成する
第１オフセットスペーサ３２を残存させた状態で、ＨＫ酸化膜１３とＷＦメタル層１４Ａを形成する。このため、第１オフセットスペーサ３２内に、ＨＫ酸化膜１３とＷＦメタル層１４Ａとが形成される。従って、ＨＫ酸化膜１３とＷＦメタル層１４Ａとを所定の領域に制御性よく形成することができる。そして、ＨＫ酸化膜１３とＷＦメタル層１４Ａを形成後、ＷＦメタル層１４Ａよりも上方の第１オフセットスペーサ３２を除去して、露出した第２オフセットスペーサ２４を除去する。そして、第２オフセットスペーサ２４を除去したのち、ＷＦメタル層１４Ａに接続する導電体層１４Ｂを形成することにより、半導体装置４０に空洞部１６が形成される。
以上の工程によれば、空洞部１６が形成された後には、半導体基体１１上にＨＫ酸化膜１３とＷＦメタル層１４Ａが形成されない。また、導電体層１４Ｂは、ＷＦメタル層１４Ａとの電気的な接続が形成されていればよく、ゲート長全域に精密に形成する必要がない。このため、導電体層１４Ｂの形成による空洞部１６の形状変化は考慮しなくてよい。
【００７９】
上述の第１実施形態では、異方性の高い堆積方法を用いてＨＫ酸化膜及びＭＧ電極を形成する。異方性の高い堆積方法を用いることにより、空洞部を確保することができる。そして、第２実施形態では、第２オフセットスペーサの内側に第１オフセットスペーサを設ける。このため、ダミーゲート絶縁膜と、第２オフセットスペーサとが同じ材料から形成されている場合にも、ダミーゲート絶縁膜を除去する際に、第１オフセットスペーサが保護膜となり、第２オフセットスペーサが残存する。
【００８０】
第２オフセットスペーサの除去による空洞部の形成工程以前に、ダミーゲート絶縁膜の除去と、ＨＫ酸化膜の形成が可能となる。このため、空洞部が形成された後に、空洞部の形状を変化させる膜形成等が行われない。従って、半導体装置に形成される空洞部は、第２オフセットスペーサの形状がより正確に保持される。
さらに、第２オフセットスペーサ内のＨＫ酸化膜上に、ＷＦメタル層を形成することにより、ＷＦメタル層の形成領域が、ＨＫ酸化膜上に限定される。従って、精密なゲート電極形成が可能となる。
【００８１】
なお、上述の第２実施形態では、ＭＧ電極をＷＦメタル層により形成したが、他の金属材料により形成してもよい。例えば、導電体層と同じ材料をＨＫ酸化膜上に形成してもよい。
【００８２】
〈３．半導体装置の製造方法の第３実施形態〉
次に、半導体装置の製造方法の第３実施形態を説明する。なお、第３実施形態では、上述の第１実施形態及び第２実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。
［半導体装置の構成例］
図１０に、第３実施形態の製造方法に係わる半導体装置の構成図を示す。図１０に示す半導体装置５０は、例えば、シリコン基板等からなる半導体基体１１に、活性領域を区画する酸化シリコン等からなる素子分離１２が形成されている。そして、半導体基体１１上に、高誘電率材料（Ｈｉｇｈ−ｋ）からなる酸化膜（ＨＫ酸化膜）１３を介してメタルゲート（ＭＧ）電極１４が形成されている。ＭＧ電極１４は、膜状のＷＦメタル層１４Ａと、ＷＦメタル層１４Ａに接続された導電体層１４Ｂとからなる。
また、導電体層１４Ｂの側壁から半導体基体１１上まで連なるサイドウォール１５が形成されている。そして、ＭＧ電極１４の側壁下部とサイドウォール１５との間に空洞部１６が形成されている。
【００８３】
また、半導体基体１１には、図示しないソース・ドレイン、エクステンション領域及びＨａｌｏ領域等の不純物領域が形成され、サイドウォール１５から露出されている不純物領域（ソース・ドレイン）の表面にシリサイド１７が形成されている。さらに、半導体基体１１上に、ＭＧ電極１４及びサイドウォール１５を覆って、層間絶縁層１８が形成されている。
【００８４】
空洞部１６は、サイドウォール１５の内側、且つ、ＭＧ電極１４を構成する導電体層１４Ｂの側壁下部において、半導体基体１１上に設けられている。ＨＫ酸化膜及びＷＦメタル層１４Ａの側壁には、第１オフセットスペーサ３２が形成されている。このため、第１オフセットスペーサ３２の外周に空洞部１６が設けられている。
【００８５】
上記のように空洞部１６を形成することにより、半導体基体１１上でのＭＧ電極１４とサイドウォール１５との接触が妨げられている。この構造により、半導体基体１１とＭＧ電極１４との間で生じるフリンジ容量を低減することができる。
【００８６】
［半導体装置の製造方法の第３実施形態］
次に、半導体装置の製造方法の第３実施形態として、上述の半導体装置５０の製造方法を説明する。
（１）素子分離〜ウェル領域及びチャネルのイオン注入
まず、上述の半導体装置の製造方法の第１実施形態と同様に、素子分離１２を形成し、ウェル領域及びチャネルを形成するためのイオン注入を行う。
【００８７】
（２）ＨＫ酸化膜、ＷＦメタル層、及び、ダミーゲート電極の形成
次に、フッ酸を用いて半導体基体１１表面のＳｉＯ２膜を除去した後、半導体基体１１の上の全面に、ＨＫ酸化膜１３、ＷＦメタル層１４Ａ及びダミーゲート電極２２からなる積層体を形成する。
ＨＫ酸化膜１３は、例えば、上述のＨＫ材料をＰＶＤ法、ＡＬＤ法及びＣＶＤ法等の堆積方法を用いて、半導体基体１１の上の全面に１〜３ｎｍ形成する。そして、同様に金属材料を用いて、ＨＫ酸化膜１３上にＷＦメタル層１４Ａを形成する。さらに、ＷＦメタル層１４Ａ上に、ポリシリコン等によりダミーゲート電極２２を形成する。
【００８８】
次に、上述の積層体上に、ハードマスク層２３をＳｉＮで形成し、リソグラフィにより所定のゲート電極形状にハードマスク層２３のパターンを形成する。そして、このハードマスク層２３のパターンを用いてＨＫ酸化膜１３、ＷＦメタル層１４Ａ及びダミーゲート電極２２からなる積層体に異方性エッチングを行う。この工程により、半導体基体１１上に、図１１Ａに示す、ＨＫ酸化膜１３、ＷＦメタル層１４Ａ及びダミーゲート電極２２からなるゲート電極状の積層体を形成する。
【００８９】
（３）オフセットスペーサの形成
次に、ダミーゲート電極２２の側壁にオフセットスペーサ２４を形成する。オフセットスペーサ２４は上述の第１実施形態と同様の方法により形成することができる。また、オフセットスペーサ２４は、ＨＫ酸化膜１３とウェットエッチングにおける選択性のある材料、例えばＳｉＯ２を用いて形成することが好ましい。
【００９０】
（４）ハロー領域及びエクステンション領域のイオン注入
次に、オフセットスペーサ２４を形成後、第１実施形態と同様に半導体基体１１に、ハロー（Halo）領域及びエクステンション（Extension）領域を形成するためのイオン注入を行う。
以上の工程により、図１１Ａに示すように、半導体基体１１に、素子分離１２、ＨＫ酸化膜１３、ＷＦメタル層１４Ａ、ダミーゲート電極２２、及び、オフセットスペーサ２４を形成する。
【００９１】
（５）サイドウォール形成〜ダミーゲート電極除去
次に、図１１Ｂに示すように、ダミーゲート電極２２の側壁に、オフセットスペーサ２４を介してサイドウォール１５，２５を形成する。そして、図１１Ｃに示すように、サイドウォール１５，２５をマスクとして、半導体基体１１に、ソース・ドレインを形成するためのイオン注入を行う。また、図１１Ｄに示すように、ダミーゲート電極２２及びサイドウォール１５を覆って、半導体基体１１に層間絶縁層１８を形成する。続けて、図１２Ｅに示すように、層間絶縁層１８を平坦化し、ダミーゲート電極２２上部を露出する。
そして、図１２Ｆに示すように、ダミーゲート電極２２を、ドライエッチング等を用いて除去する。このとき、ＷＦメタル層１４Ａがマスクとなり、ＨＫ酸化膜１３へのエッチングによる損傷を防ぐことができる。
【００９２】
上記各工程は、ダミーゲート絶縁膜に換えてＨＫ酸化膜１３が形成され、さらに、ダミーゲート電極２２の下部にＷＦメタル層１４Ａが形成されている以外は、上述の第１実施形態と同様の方法で行うことができる。
【００９３】
（６）オフセットスペーサの除去
次に、図１２Ｇに示すように、フッ酸を用いたウェットエッチングにより、オフセットスペーサ２４を除去する。このとき、ＷＦメタル層１４Ａがマスクとなり、ＨＫ酸化膜１３へのエッチングによる損傷を防ぐことができる。
オフセットスペーサ２４を除去することにより、サイドウォール１５の内壁側下部に、凹部が形成される。凹部の形状は、形成されていたオフセットスペーサ２４の形状に依存する。第２オフセットスペーサ２４を除去することにより、第２オフセットスペーサ２４が形成されていた領域、つまり上記凹部が半導体装置５０の空洞部１６となる。
【００９４】
（７）導電体層形成
次に、図１２Ｈに示すように、ＷＦメタル層１４Ａ上に導電性の高い材料、例えば、Ｔｉ、Ａｌ、Ｃｕ、Ｗ、及び、これらを含む合金を用いて、サイドウォール１５内を埋め込み、上記ＷＦメタル層１４Ａ上に導電体層１４Ｂを形成する。このとき、空洞部内に導電体が形成されないように埋め込みを行う。導電体層１４ＢとＷＦメタル層１４Ａとは、電気的に接続されていればよいため、サイドウォール１５内を完全に導電体で埋めこむ必要ない。
このように、ＷＦメタル層１４Ａと導電体層１４ＢとからＭＧ電極１４を形成する。
【００９５】
以上の工程により、ＨＫ酸化膜１３、及び、ＭＧ電極１４となるＷＦメタル層１４Ａを、ダミーゲート電極２２よりも前に形成する方法により、半導体装置５０を製造することができる。
【００９６】
サイドウォール１５内壁に形成された薄膜上の第１オフセットスペーサ３２を用いて、ＨＫ酸化膜１３及びＭＧ電極１４が、所定の位置に正確に形成された半導体装置４０を製造することができる。この製造方法によれば、予めゲート電極の形状にＨＫ酸化膜とＷＦメタル層を形成することにより、第１実施形態のようにサイドウォール開口部から異方性の高い堆積方法によるゲート絶縁膜及びゲート電極の形成が不要となる。このため、空洞部形成後に、空洞部と隣接する領域にＨＫ酸化膜及びゲート電極を形成しない。従って、より適正なＨＫ酸化膜、ゲート電極、及び、空洞部を形成することができる。
【００９７】
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
【符号の説明】
【００９８】
１０，２０，３０，４０，５０ 半導体装置、１１ 半導体基体、１２ 素子分離、１３，３１ ＨＫ酸化膜、１４ ＭＧ電極、１４Ａ，２６，２８ ＷＦメタル層、１４Ｂ，２９ 導電体層、１５，２５ サイドウォール、１６ 空洞部、１７ シリサイド、１８ 層間絶縁層、２１ ダミーゲート絶縁膜、２２ ダミーゲート電極、２３ ハードマスク層、２４ オフセットスペーサ（第２オフセットスペーサ）、２７ レジスト層、３２ 第１オフセットスペーサ
【特許請求の範囲】
【請求項１】
半導体基体上にダミーゲート絶縁膜及びダミーゲート電極を形成する工程と、
前記ダミーゲート電極上にオフセットスペーサ材料層を形成し、前記オフセットスペーサ材料層に異方性エッチングを行い、前記ダミーゲート電極の側壁下部にオフセットスペーサを形成する工程と、
前記オフセットスペーサ上を覆って、前記ダミーゲート電極の側壁にサイドウォールを形成する工程と、
前記サイドウォールを埋め込み、かつ前記ダミーゲート電極の上面を露出させる層間絶縁層を形成する工程と、
前記ダミーゲート電極を除去する工程と、
前記ダミーゲート絶縁膜を除去する工程と、
前記オフセットスペーサを除去する工程と、
前記半導体基体上に高誘電率材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、異方性の高い堆積方法を用いてメタルゲート電極を形成する工程と、を有する
半導体装置の製造方法。
【請求項２】
前記オフセットスペーサを形成する工程が、ダミーゲート電極の側壁の全面に第１オフセットスペーサを形成する工程と、前記第１オフセットスペーサの側壁下部に第２オフセットスペーサを形成する工程と、からなる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ダミーゲート電極及び前記ダミーゲート絶縁膜を除去する工程の後、前記第１オフセットスペーサの内側に、前記ゲート絶縁膜を形成する工程、及び、前記第２オフセットスペーサの上端よりも低い位置に前記メタルゲート電極を形成する工程、並びに、前記メタルゲート電極の上方で露出する前記第１オフセットスペーサと、前記第２オフセットスペーサを除去する工程とを行う請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１オフセットスペーサと前記第２オフセットスペーサとをウェットエッチングに選択性のある材料を用いて形成する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記メタルゲート電極を形成する工程は、前記ゲート絶縁膜上にワークファンクションメタル層を形成する工程と、前記ワークファンクションメタル層に接続する導電体層を形成する工程とからなる請求項１に記載の半導体装置の製造方法。
【請求項６】
前記メタルゲート電極を形成する工程は、第１導電型のＭＯＳトランジスタに、第１導電型ＭＯＳトランジスタ用のワークファンクションメタル層を形成する工程と、第２導電型のＭＯＳトランジスタに、第２導電型ＭＯＳトランジスタ用のワークファンクションメタル層を形成する工程と、前記第１導電型のＭＯＳトランジスタ用のワークファンクションメタル層、及び、前記第２導電型のＭＯＳトランジスタ用のワークファンクションメタル層に接続する前記導電体層を形成する工程とからなる請求項５に記載の半導体装置の製造方法。
【請求項７】
ウェットエッチング法を用いて、前記ダミーゲート絶縁膜と前記オフセットスペーサとを同時に除去する請求項１に記載の半導体装置の製造方法。
【請求項８】
前記異方性の高い堆積方法として、ＰＶＤを用いる請求項１に記載の半導体装置の製造方法。
【請求項９】
前記半導体基体上に高誘電率材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属材料層からなるゲート電極を形成する工程と、
前記金属材料層上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極上にオフセットスペーサ材料層を形成し、前記オフセットスペーサ材料層に異方性エッチングを行い、前記ゲート電極及び前記ダミーゲート電極の側壁に、オフセットスペーサを形成する工程と、
前記オフセットスペーサ上を覆って、前記ダミーゲート電極の側壁にサイドウォールを形成する工程と、
前記サイドウォールを埋め込み、かつ前記ダミーゲート電極の上面を露出させる層間絶縁層を形成する工程と、
前記ダミーゲート電極、及び、前記オフセットスペーサを除去する工程と、
前記ゲート電極上に、導電体層を形成する工程と、を有する
半導体装置の製造方法。
【請求項１０】
前記ゲート電極を形成する工程が前記ゲート絶縁膜上にワークファンクションメタル層を形成するからなり、前記ワークファンクションメタル層上に前記導電体層を形成する請求項９に記載の半導体装置の製造方法。
【請求項１】
半導体基体上にダミーゲート絶縁膜及びダミーゲート電極を形成する工程と、
前記ダミーゲート電極上にオフセットスペーサ材料層を形成し、前記オフセットスペーサ材料層に異方性エッチングを行い、前記ダミーゲート電極の側壁下部にオフセットスペーサを形成する工程と、
前記オフセットスペーサ上を覆って、前記ダミーゲート電極の側壁にサイドウォールを形成する工程と、
前記サイドウォールを埋め込み、かつ前記ダミーゲート電極の上面を露出させる層間絶縁層を形成する工程と、
前記ダミーゲート電極を除去する工程と、
前記ダミーゲート絶縁膜を除去する工程と、
前記オフセットスペーサを除去する工程と、
前記半導体基体上に高誘電率材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、異方性の高い堆積方法を用いてメタルゲート電極を形成する工程と、を有する
半導体装置の製造方法。
【請求項２】
前記オフセットスペーサを形成する工程が、ダミーゲート電極の側壁の全面に第１オフセットスペーサを形成する工程と、前記第１オフセットスペーサの側壁下部に第２オフセットスペーサを形成する工程と、からなる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ダミーゲート電極及び前記ダミーゲート絶縁膜を除去する工程の後、前記第１オフセットスペーサの内側に、前記ゲート絶縁膜を形成する工程、及び、前記第２オフセットスペーサの上端よりも低い位置に前記メタルゲート電極を形成する工程、並びに、前記メタルゲート電極の上方で露出する前記第１オフセットスペーサと、前記第２オフセットスペーサを除去する工程とを行う請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１オフセットスペーサと前記第２オフセットスペーサとをウェットエッチングに選択性のある材料を用いて形成する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記メタルゲート電極を形成する工程は、前記ゲート絶縁膜上にワークファンクションメタル層を形成する工程と、前記ワークファンクションメタル層に接続する導電体層を形成する工程とからなる請求項１に記載の半導体装置の製造方法。
【請求項６】
前記メタルゲート電極を形成する工程は、第１導電型のＭＯＳトランジスタに、第１導電型ＭＯＳトランジスタ用のワークファンクションメタル層を形成する工程と、第２導電型のＭＯＳトランジスタに、第２導電型ＭＯＳトランジスタ用のワークファンクションメタル層を形成する工程と、前記第１導電型のＭＯＳトランジスタ用のワークファンクションメタル層、及び、前記第２導電型のＭＯＳトランジスタ用のワークファンクションメタル層に接続する前記導電体層を形成する工程とからなる請求項５に記載の半導体装置の製造方法。
【請求項７】
ウェットエッチング法を用いて、前記ダミーゲート絶縁膜と前記オフセットスペーサとを同時に除去する請求項１に記載の半導体装置の製造方法。
【請求項８】
前記異方性の高い堆積方法として、ＰＶＤを用いる請求項１に記載の半導体装置の製造方法。
【請求項９】
前記半導体基体上に高誘電率材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属材料層からなるゲート電極を形成する工程と、
前記金属材料層上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極上にオフセットスペーサ材料層を形成し、前記オフセットスペーサ材料層に異方性エッチングを行い、前記ゲート電極及び前記ダミーゲート電極の側壁に、オフセットスペーサを形成する工程と、
前記オフセットスペーサ上を覆って、前記ダミーゲート電極の側壁にサイドウォールを形成する工程と、
前記サイドウォールを埋め込み、かつ前記ダミーゲート電極の上面を露出させる層間絶縁層を形成する工程と、
前記ダミーゲート電極、及び、前記オフセットスペーサを除去する工程と、
前記ゲート電極上に、導電体層を形成する工程と、を有する
半導体装置の製造方法。
【請求項１０】
前記ゲート電極を形成する工程が前記ゲート絶縁膜上にワークファンクションメタル層を形成するからなり、前記ワークファンクションメタル層上に前記導電体層を形成する請求項９に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１４６８９１（Ｐ２０１２−１４６８９１Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−５５２３（Ｐ２０１１−５５２３）
【出願日】平成２３年１月１４日（２０１１．１．１４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１月１４日（２０１１．１．１４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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