半導体装置の製造方法
【課題】タングステン膜を使用した部分の抵抗を低減した半導体装置を提供する。
【解決手段】半導体装置の製造方法では、基板内に設けた開口部内、又は基板上にタングステン膜を形成する。タングステン膜の形成後、エッチバック又はエッチングを行う前にタングステン膜に対してアニール処理を行う。これにより、タングステン膜の結晶状態を変化させる。
【解決手段】半導体装置の製造方法では、基板内に設けた開口部内、又は基板上にタングステン膜を形成する。タングステン膜の形成後、エッチバック又はエッチングを行う前にタングステン膜に対してアニール処理を行う。これにより、タングステン膜の結晶状態を変化させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、半導体装置の各部にタングステンが使用されている。
【０００３】
特許文献１及び２には、タングステンを含むゲート電極が開示されている。
【０００４】
特許文献３及び４には、タングステンを含むコンタクトプラグが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１５７５９３号公報
【特許文献２】特開２０１０−０５０１７１号公報
【特許文献３】特開２０１０−２５１６７８号公報
【特許文献４】特開２００９−２８９８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、半導体装置の微細化が進展している。これに伴い、半導体装置において、タングステンを使用した部分（以下、「タングステン部」と記載する場合がある）も微細化されるようになってきている。例えば、ＤＲＡＭでは微細化に伴い、タングステンを使用した容量コンタクトプラグ、ワード線、ビット線なども微細化が進んでいる。しかし、タングステン部は微細化に伴いその体積が減少するため、これらの部分の抵抗が増加していた。これにより、ＤＲＡＭを構成するトランジスタのオン電流が減少して一定時間内にストレージノードに蓄積できる電荷量が減少して情報の記憶が困難となっていた。
【０００７】
このタングステン部の抵抗増加を抑えるためには、タングステンと共に形成するＴｉＮ膜などのバリア膜やタングステンのシード膜を薄膜化することが考えられる。しかしながら、微細化に伴い、バリア膜等を５ｎｍ以下まで薄膜化すると剥がれやすくなるため、これ以上の薄膜化は困難であった。
【０００８】
以上より、従来の技術では、タングステン以外の材料を制御することで、微細化と低抵抗化を両立させることは困難であった。
【課題を解決するための手段】
【０００９】
本発明は上記課題を解決するためになされたものである。
【００１０】
すなわち、第１の実施形態は、
基板内に開口部を設ける工程と、
前記開口部内を埋め込むように前記基板上にタングステン膜を形成する工程と、
前記タングステン膜を形成した後、前記タングステン膜のアニール処理を行う工程と、
前記アニール処理後、前記タングステン膜のエッチバックを行うことにより少なくとも前記開口部内にタングステン膜を残留させる工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００１１】
第２の実施形態は、
基板上に、タングステン膜及び前記タングステン膜上に絶縁膜を少なくとも有する積層体を形成する工程と、
前記積層体の形成後、アニール処理を行う工程と、
前記アニール処理の後に、前記積層体をエッチングする工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００１２】
第３の実施形態は、
周辺回路領域の半導体基板の表面にゲート酸化膜を形成する工程と、
メモリセル領域の半導体基板内にトレンチを設ける工程と、
前記トレンチの内壁上にゲート酸化膜及び窒化チタン膜を、この順に形成する工程と、
前記トレンチ内を埋め込むように前記半導体基板上に第１のタングステン膜を形成する工程と、
前記第１のタングステン膜を形成した後、前記第１のタングステン膜に対して第１のアニール処理を行う工程と、
前記第１のアニール処理後、エッチバックにより前記開口部内に、ゲート酸化膜、窒化チタン膜及び第１のタングステン膜を残留させる工程と、
前記メモリセル領域の半導体基板における前記トレンチを挟んだ両側に、第１及び第２不純物拡散領域を形成することにより、埋め込みゲート電極を備えたＭＯＳトランジスタを得る工程と、
前記メモリセル領域及び周辺回路領域の半導体基板上に順に、ポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、第２のタングステン膜、窒化シリコン膜、及び酸化シリコン膜を有する積層体を形成する工程と、
前記積層体の形成後、第２のアニール処理を行う工程と、
前記第２のアニール処理後、前記積層体をエッチングすることにより、前記メモリセル領域において前記第１不純物拡散領域上にビット線、前記周辺回路領域において前記ゲート酸化膜上にゲート電極を形成する工程と、
前記周辺回路領域の半導体基板における前記ゲート電極を挟んだ両側に、第１及び第２不純物拡散領域を形成することにより、プレナー型のＭＯＳトランジスタを得る工程と、
前記メモリセル領域及び周辺回路領域の半導体基板上に層間絶縁膜を形成する工程と、
前記メモリセル領域の層間絶縁膜内に、前記第２不純物拡散領域を露出させるようにコンタクトホールを形成する工程と、
前記コンタクトホールの下部に順に、ポリシリコン膜及びチタン膜を形成する工程と、
前記コンタクトホールの上部の内壁上及び前記層間絶縁膜の表面上に窒化チタン膜を形成する工程と、
前記コンタクトホール内を埋め込むと共に前記層間絶縁膜の表面上の窒化チタン膜を覆うように、第３のタングステン膜を形成する工程と、
前記第３のタングステン膜を形成した後、第３のタングステン膜に対して第３のアニール処理を行う工程と、
前記第３のアニール処理後、前記窒化チタン膜及び第３のタングステン膜のエッチバックにより、前記コンタクトホール内にポリシリコン膜、チタン膜、窒化チタン膜及び第３のタングステン膜を残留させることにより容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグに接続されるようにキャパシタを形成する工程と、
を有することを特徴とするＤｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙを備えた半導体装置の製造方法に関する。
【００１３】
第４の実施形態は、
タングステン配線を備える半導体装置であって、
前記タングステン配線を構成する少なくとも一つの結晶粒の粒径寸法が前記タングステン配線の配線幅寸法以上であることを特徴とする半導体装置に関する。
【発明の効果】
【００１４】
タングステン膜の抵抗を低減した半導体装置を提供できる。
【図面の簡単な説明】
【００１５】
【図１】アニール温度と抵抗減少率との関係を表すグラフである。
【図２】アニール処理前後のタングステンの結晶の状態を表す図である。
【図３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図５】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図６】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図７】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図８】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図９】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１５】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１６】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１７】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１８】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１９】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図２０】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図２１】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図２２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図２３】アニール処理の例を説明する図である。
【図２４】アニールの前後におけるタングステン膜の結晶粒の変化を模式的に表す図である。
【図２５】アニールの前後におけるタングステン膜の結晶粒の変化を模式的に表す図である。
【図２６】アニールの前後におけるタングステン膜の結晶粒の変化を模式的に表す図である。
【発明を実施するための形態】
【００１６】
第１の実施形態の半導体装置の製造方法では、基板内に設けた開口部内を埋め込むと共に基板の表面を覆うようにタングステン膜を形成する。この状態でタングステン膜に対して、アニール処理を行う。アニール処理後にタングステン膜のエッチバックを行うことにより、開口部内にタングステン膜を残留させる。
【００１７】
第２の実施形態の半導体装置の製造方法では、基板上に、タングステン膜と、タングステン膜上に絶縁膜を少なくとも有する積層体を形成する。この状態でタングステン膜に対して、アニール処理を行う。アニール処理後に積層体のエッチングを行う。
【００１８】
第１及び第２の実施形態ではアニール処理により、タングステン中の結晶粒の粒径が大きくなり、タングステン膜の抵抗を低減させることができる。図２Ａはアニール処理前、図２Ｂはアニール処理後のタングステン膜中の結晶粒の状態を表した図である。図２Ａのアニール処理前ではタングステンは、小さい結晶粒４０の集合からなる多結晶状態となっている。これに対して、アニール処理を行うことにより結晶粒が成長し、大きな結晶粒４１の集合となり抵抗が減少する。
【００１９】
更に、第２の実施形態では、タングステン膜上に絶縁膜を形成した状態でアニール処理を行うため、タングステン膜とその下方に位置するシリコン膜との密着性を向上させることができる。
【００２０】
図１は、タングステン膜の抵抗減少率とアニール温度の関係を表すグラフである。試料は、平面上に、Ｗ（タングステン）／ＴｉＮ（窒化チタン）／ｔ−Ｏｘ（熱酸化膜）をそれぞれ、積層させることによって形成した。タングステン膜と窒化チタン膜の合計膜厚は６５ｎｍ程度とした。ｔ−Ｏｘ膜の膜厚は１００ｎｍとした。
【００２１】
タングステン膜は、下記工程（１）〜（４）を１サイクルとして複数回、繰り返すＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりタングステンの結晶核を形成する核形成工程と、ＣＶＤ法により結晶核上にタングステン膜を成膜する下記（５）の膜形成工程と、を連続して行なうＳＦＤ（Ｓｅｑｕｅｎｔｉａｌ Ｆｌｏｗ Ｄｅｐｏｓｉｔｉｏｎ）法により形成した。また、成膜温度は約４００℃とした。
【００２２】
（１）フッ化タングステン（ＷＦ6）ガスを供給することにより、窒化チタン表面にタングステン原料を吸着させる工程、
（２）フッ化タングステン（ＷＦ6）ガスをパージする工程、
（３）モノシラン（ＳｉＨ4）ガスを供給することにより、窒化チタン表面に吸着しているタングステン原料を還元してタングステンの結晶核を形成する工程、
（４）モノシラン（ＳｉＨ4）ガスをパージする工程、
（５）フッ化タングステン（ＷＦ6）ガス及び水素ガスを同時に供給することにより、タングステン膜を成膜する工程。
窒化チタン膜は、ＳＦＤ法又はＣＶＤ法により形成した。膜厚は５ｎｍとした。また、成膜温度は４５０〜６５０℃とした。
【００２３】
図１において、Ｘ℃における抵抗減少率は下記式により算出した。
［（アニール温度３９０℃における抵抗値）−（アニール温度Ｘ℃における抵抗値）］／（アニール温度３９０℃における抵抗値）×１００（％）。
【００２４】
図１より、アニール温度が６００℃から抵抗減少率が０％よりも大きくなり始め、特に８００〜１０００℃の範囲で抵抗減少率が大きく増加していることが分かる。従って、アニール温度は８００〜１０００℃に設定することが好ましい。アニール温度が８００℃未満であると抵抗減少率が小さくなる。また、アニール温度が１０００℃を越えると抵抗減少率の増加割合が小さくなると共に、他の素子に悪影響を及ぼす場合がある。より好ましくは、結晶状態が安定で抵抗減少率も大きいため、アニール温度が９５０〜１０００℃であるのが良い。
【００２５】
アニール処理の方法は特に限定されず、一定の温度を一定時間、付加しても、温度を時間と共に連続的に減少又は増加させても良い。好ましくは、図２３Ａに示すように非常に短時間だけ熱付加を行うスパイクアニールや、一定の時間だけ熱付加を行うソークアニールを行うのが良い。スパイクアニールや、熱付加時間が短いソークアニールを行うことにより、熱付加による他の素子への悪影響を最小限にすることができる。図１は熱付加時間を８秒で一定としたソークアニールの結果である。ソークアニールの場合、熱付加時間は５〜１０秒とするのが好ましい。５秒より短い時間では抵抗減少率が不十分であり、１０秒を超える時間では抵抗減少率が飽和する。また、製造工程全体での合計として１０００℃で３０秒を超える熱付加は、トランジスタ特性を悪化させる原因となり、好ましくない。
【００２６】
なお、第１及び第２の実施形態の半導体装置の製造方法は、タングステン膜を形成後、エッチバック又はエッチング前に、アニール処理を行うものである。この点において、上記エッチバック又はエッチングを行った後の他の配線の形成工程や成膜工程等で熱が付加される従来の場合とは区別される。
【００２７】
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００２８】
（第１実施例）
本実施例は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する半導体装置の製造方法に関するものであり、図３〜２２を参照して説明する。また、図４以降の図において、Ａ図はメモリセル領域を表す平面図、Ｂ図はＡ図のＡ−Ａ方向の断面図、Ｃ図は周辺回路領域を表す断面図をそれぞれ表す。Ａ図とＢ図は概略図であり、Ａ図とＢ図の寸法は厳密には一致していない。また、Ａ図中において点線部分で示された活性領域は、活性領域の位置関係を表すための透視図である。
【００２９】
まず、図３に示すように、半導体基板５０のメモリセル領域に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などにより深さ２５０ｎｍの素子分離領域１を形成し、素子分離領域１で区画された活性領域２を設ける。なお、図３は活性領域の一例を示したものであり、活性領域の数や配置は図３で示したものに限定されない。
【００３０】
図４に示すように、半導体基板の表面を熱酸化することにより、酸化シリコン膜３を形成する。次に、ＣＶＤ法により、半導体基板の全面に厚さ２０ｎｍのポリシリコン膜４を形成する。次に、周辺回路領域を覆うフォトレジスト４２を形成し、メモリセル領域の半導体基板５０の表面にｎ型不純物となるリンをイオン注入し、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｓｅｄ Ｄｒａｉｎ）層４３を形成する。ＬＤＤ層４３は不純物濃度が１×１８ａｔｏｍｓ／ｃｍ3となるように形成する。ＬＤＤ層４３は、後の工程で埋め込みゲート型ＭＯＳトランジスタのドレイン領域となり、容量コンタクトプラグが接続される。
【００３１】
図５に示すように、フォトレジスト４２（図示していない）をマスクとして、ドライエッチング法によりメモリセル領域上に形成したポリシリコン膜４及び酸化シリコン膜３を除去する。この際、周辺回路領域に残留した酸化シリコン膜３及びポリシリコン膜４はそれぞれ、後の工程でゲート酸化膜及びゲート電極の一部となる。この後、周辺回路領域上のフォトレジスト４２を除去する。
【００３２】
図６に示すように、半導体基板５０の全面に、ＣＶＤ法によってハードマスク５を形成する。ハードマスク５としては例えば、酸化シリコン膜を挙げることができる。次に、リソグラフィ技術を使用することにより、周辺回路領域の全体を覆うと共に、メモリセル領域上にライン／スペースパターンを有するフォトレジストパターン６を形成する。フォトレジスト６は、活性領域２の長手方向を横切るラインパターンで構成される。本実施例では、フォトレジスト６のスペースの幅ｄを５０ｎｍとした。
【００３３】
図７に示すように、メモリセル領域において、ドライエッチング法によりフォトレジストパターンをハードマスクに転写してハードマスクパターン５を形成した後、このハードマスクパターン５を用いて、複数の素子分離領域１および複数の活性領域２を跨いで連通するトレンチ７を形成する。トレンチ７は幅５０ｎｍ、深さ１５０ｎｍとなるように形成する。この際、フォトレジスト６も除去される。本実施例ではトレンチ７の幅が２５〜６０ｎｍとなるように形成することが好ましい。２５ｎｍより小さくなると、後の工程でトレンチ７内にタングステンを形成する空間を確保できなくなり、６０ｎｍより大きくなると半導体装置としての特性が、トレンチ７内に埋め込まれたタングステンの抵抗に依存しなくなるからである。また、トレンチ７の深さが１００〜２００ｎｍとなるように形成することが好ましい。１００ｎｍより小さくなると、後の工程でタングステンの上に形成するキャップ絶縁膜の形成空間が確保できなくなり、２００ｎｍより大きくなると素子分離領域１の深さと同等になって素子分離特性が悪化するからである。
【００３４】
図８に示すように、トレンチ７の内面として露出した半導体基板の表面を熱酸化することにより、トレンチ７の内面に酸化シリコン膜からなる厚さ５ｎｍ程度のゲート酸化膜８を形成する。なお、図９以降の図面のＡ図では、ゲート酸化膜は省略する。
【００３５】
図９に示すように、ＣＶＤ法により半導体基板上の全面に、厚さ５ｎｍの窒化チタン膜からなるバリア膜９を形成する。
【００３６】
図１０に示すように、ＳＦＤ（Ｓｅｑｕｅｎｔｉａｌ Ｆｌｏｗ Ｄｅｐｏｓｉｔｉｏｎ）法により半導体基板上の全面に、トレンチ７が完全に埋設できる膜厚でタングステン膜１０を形成する。ＳＦＤ法では、最初の核形成工程において、原料ガスと還元ガスを交互に供給する工程からなるサイクルを１回以上、行うＡＬＤ法により結晶核を形成する。この後、連続して行なう膜形成工程において、原料ガスと還元ガスを同時に供給するＣＶＤ法により、結晶核を種にして結晶成長を行わせタングステン膜を形成する。具体的には、下記工程（１）〜（４）が核形成工程、下記工程（５）が膜形成工程に相当する。タングステン膜の所望の膜厚に応じて、ＳＦＤ法のサイクル数およびその他の条件を決定する。
【００３７】
（１）フッ化タングステン（ＷＦ6）ガスを供給することにより、バリア膜９の表面にタングステン原料を吸着させる工程、
（２）フッ化タングステン（ＷＦ6）ガスをパージする工程、
（３）モノシラン（ＳｉＨ4）ガスを供給することにより、バリア膜９の表面に吸着しているタングステン原料を還元してタングステンの結晶核を形成する工程、
（４）モノシラン（ＳｉＨ4）ガスをパージする工程、
（５）フッ化タングステン（ＷＦ6）ガス及び水素ガスを同時に供給することにより、タングステン膜を成膜する工程。
【００３８】
本実施例では、上記工程（１）〜（４）のサイクルを５サイクル、行ってタングステン核を形成した後、工程（５）でタングステン膜の形成を行い、合計で６０ｎｍのタングステン膜を成膜した。ＳＦＤ法はステップカバレッジに優れるため、トレンチ７のような高アスペクト（深さ／幅）比の開口内を完全にタングステン膜で埋め込むことができる。好ましくは、ＳＦＤ法により、アスペクト比が１０以下の開口内にタングステン膜を形成するのが良い。本実施例ではトレンチ７の幅が５０ｎｍで深さを１５０ｎｍとしている。タングステン形成前に厚さ５ｎｍのゲート酸化膜８と厚さ５ｎｍのバリア膜９を形成しているので、残された空間の幅は約３０ｎｍで深さが約１４０ｎｍとなる。したがって、アスペクト比は約４．７となる。
【００３９】
この後、タングステン膜１０に対して、窒素雰囲気下で８秒間、１０００℃のアニール処理を行う。このアニール処理によりタングステン膜１０中の結晶粒の粒径が大きくなり、低抵抗化を図ることができる。
【００４０】
図２４は、上記アニールの前後におけるタングステン膜１０の結晶粒の変化を模式的に示している。図２４Ａはアニール前の状態、図２４Ｂはアニール後の状態、図２４Ｃは埋め込みゲート電極形成後の状態である。Ａ図に示すように、アニール前すなわち成膜直後のタングステン膜１０は、バリア膜９の表面に形成されているタングステン核から成長した微小粒径のタングステン結晶の集合体であり、バリア膜表面から垂直方向に成長した結晶で占められている。図２４は断面方向から見た模式図であるが、平面視で見てもトレンチ内の状態は同じである。成膜段階では隣接するタングステン核から成長したタングステンが融合することができず、互いに粒界を維持しながら膜厚方向に成長するため結晶粒界が極めて多く存在している。一方、Ｂ図ではアニールによって、粒界を破壊しながら隣接結晶粒同士が融合合体する２次結晶成長が生じており、極めて大きな結晶粒が発生する。この場合、タングステン膜１０は、トレンチ７の幅方向を横断する少なくとも一つの単一結晶粒３００を有している。この結果、電荷移動の障害となる粒界が激減するため抵抗を低減することが可能となる。
【００４１】
上記のようにアニールを行なった後、図１１に示すように、タングステン膜１０及びバリア膜９のエッチバックを行う。このエッチバックは、塩素含有プラズマを用いたドライエッチング法により行う。このエッチバックでは、エッチバックされたバリア膜９およびタングステン膜１０の上面が半導体基板５０の上面よりも７０ｎｍ下がった位置となるように形成する。これにより、トレンチ７内にはゲート酸化膜８が残留すると共に、埋め込まれたタングステン膜１０及びバリア膜９も残留し、埋め込みゲート電極を形成する。埋め込みゲート電極はＤＲＡＭにおいてはワード配線を構成している。この場合、ワード配線はゲート酸化膜８を介してトレンチ７の内面に沿って形成されるバリア膜９とバリア膜９の内部に埋め込まれるタングステン膜１０で構成される。また、ワード配線はタングステン膜１０の上面およびバリア膜９の二つの上面に接するキャップ絶縁膜１１を（次工程で形成される）有する構成となる。タングステン膜１０はバリア膜９の内側面に接する二つの側面を有し、二つの側面間でトレンチ７の幅方向を横断する少なくとも一つの単一結晶粒３００を有している。単一結晶粒３００のトレンチ７の幅方向の両端面はバリア膜９の内側面と接する構成となっている。なお、図１１以降の図面のＡ図では、バリア膜９は省略する。
【００４２】
図１２に示すように、ＣＶＤ法により半導体基板上の全面に窒化シリコン膜を形成した後、エッチバックを行うことにより、ゲート電極上に窒化シリコン膜からなるキャップ絶縁膜１１を形成する。この時、キャップ絶縁膜１１の上面が、半導体基板５０の上面よりも高い位置となるように形成する。ここでは２０ｎｍ高い位置とする。この理由は、キャップ絶縁膜の上面の位置を半導体基板と同じか低い位置にしておくと、後の工程となるビット線コンタクトの形成工程（図１４参照）や容量コンタクトの形成工程（図１９参照）において、キャップ絶縁膜１１が一部エッチングされてしまい埋め込みゲート電極とビット線コンタクトあるいは容量コンタクトがショートする問題が発生する。この問題を回避するために、予め基板表面より高い位置となるように形成しておく。次に、メモリセル領域を覆う図示しないフォトレジストを形成して、周辺回路領域に形成されているハードマスク５を除去する。その後、メモリセル領域を覆うフォトレジストを除去する。
【００４３】
図１３に示すように、周辺回路領域の全体を覆うと共に、メモリセル領域上にパターンを有するフォトレジスト１２を形成する。このパターンはビット線コンタクトが形成される領域のハードマスク５の表面を露出させるように複数の活性領域２を跨ぐ直線パターンで形成される。
【００４４】
図１４に示すように、フォトレジスト１２及び窒化シリコン膜１１をマスクに用いたエッチングにより、表面が露出しているハードマスク５を除去して、ビット線コンタクトが形成される半導体基板の表面を露出させる。次に、全面にリンやヒ素の不純物をイオン注入することにより、露出している半導体基板表面にｎ型の高濃度不純物拡散層１３を形成する。高濃度不純物拡散層１３の不純物濃度は８×２０ａｔｏｍｓ／ｃｍ3となるように形成され、トランジスタのソース領域１３となる。なお、バイアス印加状態が逆転すればソース領域とドレイン領域は入れ替わることとなる。これにより、一つの活性領域内に、埋め込み型のゲート電極を有するＭＯＳトランジスタＴｒ１およびＴｒ２を完成させる。例えば、Ｔｒ１はゲート酸化膜８、タングステン膜１０を含む埋め込みゲート電極、ソース及びドレイン１３及び４３で構成される。なお、本実施例のＢ図中では、２つのＭＯＳトランジスタＴｒ１およびＴｒ２の間でソース領域１３が共有化されている。
【００４５】
図１５に示すように、フォトレジスト１２を除去した後、半導体基板の全面に順に、厚さ２０ｎｍのｎ型不純物含有ポリシリコン膜１４、厚さ１０ｎｍの窒化タングステン膜１５、厚さ３０ｎｍのタングステン膜１６、厚さ５０ｎｍの窒化シリコン膜１７、及び厚さ２０ｎｍの酸化シリコン膜１８（以下、膜１４〜１８を積層したものを「積層体」と記載する場合がある）を形成する。なお、図１５には明示していないが、ポリシリコン膜１４と窒化タングステン膜１５の間には１ｎｍ程度の極めて薄いタングステンシリサイドを形成している。タングステン膜１６はＳＦＤ法により形成し、その形成条件はタングステン膜１０と同じとした。また、ポリシリコン膜１４、窒化タングステン膜１５、窒化シリコン膜１７、及び酸化シリコン膜１８はＣＶＤ法により形成した。
【００４６】
なお、周辺回路領域では予め形成されたポリシリコン膜４上に更に、ポリシリコン膜１４が形成されるため、メモリセル領域よりもポリシリコン膜の膜厚が厚くなる。この後、積層体に対して８秒間、１０００℃のアニール処理を行う。このアニール処理によりタングステン膜１６中の結晶粒の粒径が大きくなり、タングステン膜１６の低抵抗化を図ることができる。
【００４７】
図２５Ａはタングステン膜１６の表面が露出した状態におけるアニール前の状態、図２５Ｂはアニール後の状態を表す図である。このアニール処理を、図２５Ａに示すようにタングステン膜１６の表面が露出した状態、すなわち、窒化シリコン膜１７および酸化シリコン膜１８を形成する前に行うと、図２５Ｂに示すように窒化タングステン膜１５とポリシリコン膜１４の間に剥離による空隙３０１が生じ、接触抵抗が高くなる問題が発生する。
【００４８】
図２６Ａはタングステン膜１６の表面を窒化シリコン膜１７および酸化シリコン膜１８で覆った状態におけるアニール前の状態、図２６Ｂはアニール後の状態、図２６Ｃはゲート電極加工後の状態を表す図である。本実施例では、図２６Ａに示すようにタングステン膜１６の上面を窒化シリコン膜１７、及び酸化シリコン膜１８で覆った状態でアニール処理している。これにより、図２６Ａに示すようにアニール前では小粒径の集合体であったタングステン膜１６を、図２６Ｂに示すように２次結晶成長させて大結晶粒化すると共に、窒化タングステン膜１５とポリシリコン膜１４の間における剥離起因の空隙３０１の発生を回避することができる。したがって、接触抵抗の増大を防止することができる。この剥離を防止するという観点で言えば、少なくとも窒化シリコン膜１７がタングステン膜１６の上面に形成されていれば良く、酸化シリコン膜１８は必ずしも必要ではない。したがって、タングステン膜１６の上面に窒化シリコン膜１７を形成した後、１０００℃、８秒間のアニール処理を行なった後、酸化シリコン膜１８を形成する工程としても良い。
【００４９】
本実施例では、ポリシリコン膜１４上に窒化タングステン膜１５およびタングステン膜１６を積層形成した後、さらに窒化シリコン膜１７と酸化シリコン膜１８を積層形成した状態でアニール処理を行なっている。これにより、タングステン膜１６を低抵抗化すると共に、窒化タングステン膜１５とポリシリコン膜１４との間の剥離を回避することができる。上記の剥離は、タングステン膜１６の結晶粒径が変化することにより、タングステン膜１６自体が膜の水平方向に膨張し、その膨張分を緩和するために局所的にタングステン膜１６が持ち上げられて、接着性が最も弱い窒化タングステン膜１５とポリシリコン膜１４との間で発生するものと推察される。本実施形態では、タングステン膜１６の表面に窒化シリコン膜１７を形成し、タングステン膜１６の表面を物理的に固定しているのでタングステン膜１６の形状変化を抑制している。また、窒化シリコン膜１７自体が縮小しようとする応力を有しているのでタングステン膜１６の膨張を抑制し、結果的に剥離の回避に寄与しているものと推察される。
【００５０】
なお、図１０の段階でアニール処理を行なう埋め込みゲート電極の形成においては、タングステン膜１０の上面に窒化シリコン膜を形成していないが、下層に接触している膜がシリコン膜ではなく、酸化シリコン膜であるため剥離は発生しない。剥離は発生しないが、タングステン膜１０表面の酸化防止のために、タングステン膜１０を全面に形成した後、ビット線形成の場合と同様に窒化シリコン膜をタングステン膜の上面に積層した状態でアニール処理を施し、その後、窒化シリコン膜およびタングステン膜をエッチバックして埋め込みゲート電極を形成することもできる。
【００５１】
図１６に示すように、積層体に対してリソグラフィ技術を利用したエッチングを行うことにより、メモリセル領域では積層体からなるビット線１９を形成する。この時、同時に周辺回路領域では、積層体からなるプレナー型のＭＯＳトランジスタ用のゲート電極２０が形成される。なお、図１６Ｂではビット線１９が広い幅で記載されているが、図１６Ａの平面図に示されるように、ビット線に対して斜め方向となる断面を記載しているからであり、最短の配線幅はゲート電極２０と同等か、それ以下である。本実施例では、ビット線１９の、埋め込みゲート電極延在方向の幅は４０ｎｍ、周辺回路領域に形成されるゲート電極２０の幅は６０ｎｍとしている。前述のように、ゲート電極２０の拡大図を図２６Ｃに示しているが、タングステン膜１６は、少なくともゲート電極２０の幅方向を横断する単一結晶粒３０２を有する構成となっている。
【００５２】
図１７に示すように、全面に窒化シリコン膜を形成した後、ドライエッチング法によりエッチバックする。これにより、ビット線１９およびゲート電極２０の側壁にサイドウォール２２を形成する。図２６Ｃは、図１７Ｃの拡大図である。図１５に示したアニール処理によって、タングステン膜１６は、少なくともゲート電極２０の幅方向を横断する単一結晶粒３０２を有している。単一結晶粒３０２は、ゲート電極２０の側壁に対応する二つの端面を有し、二つの端面はサイドウォール２２の内側面に接する構成となっている。この結果、電荷移動の障害となる粒界が激減するため抵抗を低減することが可能となる。メモリセル領域をフォトレジスト２１で覆った状態で、周辺回路領域にリンやヒ素などのｎ型不純物のイオン注入を行うことにより、ゲート電極２０の両側に位置する半導体基板の領域にソース及びドレイン領域２３を形成する。これにより、プレナー型のＭＯＳトランジスタＴｒ３を完成させる。この後、メモリセル領域上に形成したフォトレジスト２１を除去する。
【００５３】
図１８に示すように、半導体基板の全面に厚さ４００ｎｍの層間絶縁膜２４を形成する。その後、ＣＭＰ法により表面を平坦化し、層間絶縁膜２４の厚さを２５０ｎｍとする。
【００５４】
図１９に示すように、リソグラフィとドライエッチング法により、メモリセル領域の層間絶縁膜２４およびハードマスク５を貫通してドレイン領域４３が露出するようにコンタクトホール２５を形成する。コンタクトホール２５を形成した後、リソグラフィで形成したマスクを除去する。コンタクトホール２５の直径は５０ｎｍとしている。次に、コンタクトホール２５が完全に埋設されるように、１×２０ａｔｏｍｓ／ｃｍ3のリンを含有するシリコン膜をＣＶＤ法により全面に形成する。次に、ドライエッチング法により、シリコン膜をエッチバックしコンタクトホール２５内にシリコンプラグ２６を形成する。シリコンプラグ２６の上面の高さは半導体基板表面から１００ｎｍの位置となるように形成する。シリコンプラグ２６は、ノンドープシリコン膜で形成した後にイオン注入法で不純物を導入しても良い。また、選択エピタキシャル成長法により形成することもできる。
【００５５】
図２０に示すように、リソグラフィとドライエッチング法により、周辺回路領域の層間絶縁膜２４およびゲート酸化膜３を貫通してソース又はドレイン領域２３が露出するように周辺コンタクトホール２５ａを形成する。周辺コンタクトホール２５ａの直径は６０ｎｍとしている。次に、リソグラフィで形成したマスクを除去する。この後、半導体基板の全面にＣＶＤ法により順に、厚さ５ｎｍのチタン膜２７、厚さ１０ｎｍの窒化チタン膜２８を形成する。次に、ＳＦＤ法によりコンタクトホール２５が完全に埋設されるように全面にタングステン膜２９を形成する。タングステン膜２９の膜厚は５０ｎｍとし、形成条件はタングステン膜１０と同じとする。続いて、タングステン膜２９に対して、８秒間、１０００℃のアニール処理を行う。このアニール処理により、図２４に示した埋め込みゲート電極用のタングステン膜１０と同様に、タングステン膜２９中の結晶粒の粒径が大きくなり、低抵抗化を図ることができる。タングステン膜２９は、少なくともコンタクトホール２５の幅方向を横断する単一結晶粒を有する構成となっている。
【００５６】
図２１に示すように、メモリセル領域の全面と周辺回路領域の配線形成部分にフォトレジスト（図示していない）を形成した後、周辺回路領域に設けたタングステン膜２９のエッチングを行うことによりコンタクトプラグ３０ｂと配線層３５を形成する。フォトレジストを除去した後、周辺回路領域にフォトレジスト（図示していない）を形成し更に、メモリセル領域に設けたタングステン膜２９および窒化チタン２８のエッチングを行うことによりコンタクトプラグ３０ａを形成する。この後、フォトレジストを除去する。なお、コンタクトプラグ３０ａおよび３０ｂの形成においては、タングステン膜２９をアニール処理する段階で下層にはシリコン基板５０もしくはシリコン膜２６が存在しているが、ビット線形成の場合と異なり、接触面積が極めて小さいため、剥離は発生しない。剥離は発生しないが、タングステン膜２９の酸化防止のためタングステン膜２９上面に窒化シリコン膜を積層した状態でアニール処理することもできる。
【００５７】
図２２に示すように、全面に層間絶縁膜３４を形成した後、層間絶縁膜３４内に、メモリセル領域のコンタクトプラグ３０ａの上面を露出させるようにキャパシタホールを形成する。メモリセル領域において、コンタクトプラグ３０ａに接続されるようにキャパシタホール内に順に、下部電極３１、容量絶縁膜３２、及び上部電極３３からなるキャパシタを形成する。これにより、キャパシタとキャパシタに接続されたＭＯＳトランジスタを備えたメモリセルを複数、有するＤＲＡＭを完成させることができる。
【００５８】
本実施例では上記のように、埋め込みゲート電極、ビット線、プレナー型のＭＯＳトランジスタのゲート電極、及びコンタクトプラグを形成する際に、タングステン膜を使用する。このタングステン膜の形成後、エッチバック又はエッチングを行う前にタングステン膜に対してアニール処理を行う。これにより、タングステン膜の低抵抗化を図ることができ、微細化にも対応可能な高性能の半導体装置を提供することができる。
【００５９】
（第２実施例）
本実施例は、第１実施例で使用したＳＦＤ法の可能な条件の範囲を示すものである。すなわち、第１実施例において、タングステン膜１０、１６及び２９を成膜する際に、下記工程（１）〜（４）からなるサイクルを１サイクルとして複数回、繰り返すＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりタングステンの結晶核を形成する核形成工程と、ＣＶＤ法により結晶核上にタングステン膜を成膜する下記（５）の膜形成工程と、を連続して行なうＳＦＤ（Ｓｅｑｕｅｎｔｉａｌ Ｆｌｏｗ Ｄｅｐｏｓｉｔｉｏｎ）法を使用する。
【００６０】
（１）第１原料ガスを供給することにより、タングステン原料を下層膜表面に吸着させる工程、
（２）第１原料ガスをパージする工程、
（３）第１還元ガスを供給することにより、下層膜表面に吸着しているタングステン原料を還元してタングステンの結晶核を形成する工程、
（４）第１還元ガスをパージする工程、
（５）第２原料ガス及び第２還元ガスを同時に供給することにより、タングステン膜を形成する工程。
【００６１】
第１及び第２原料ガスとしては、フッ化タングステン（ＷＦ6）ガス等のタングステンを含むガスを使用することができる。第１還元ガスとしては、モノシラン（ＳｉＨ4）ガス、及びジボラン（Ｂ2Ｈ6）ガスを使用することができる。これらのガスの中でも、タングステン膜の成膜時の結晶粒径が大きく、アニール処理後のタングステン膜の抵抗減少率を大きくすることができるため、ジボラン（Ｂ2Ｈ6）ガスを使用することが好ましい。第２還元ガスとしては、水素ガスを使用することができる。また、タングステン膜の成膜温度は特に限定されないが、３５０〜４５０℃とすることができる。
【符号の説明】
【００６２】
１ 素子分離領域
２ 活性領域
３ 酸化シリコン膜
４ ポリシリコン層
５ ハードマスク
６ ハードマスクパターン
７ トレンチ
８ ゲート酸化膜
９ 窒化チタン膜
１０ タングステン膜
１１ 窒化シリコン膜
１２ フォトレジストパターン
１３ ソース及びドレイン領域
１４ ポリシリコン膜
１５ 窒化タングステン膜
１６ タングステン膜
１７ 窒化シリコン膜
１８ 酸化シリコン膜
１９ ビット線
２０ ゲート電極
２１ フォトレジスト
２２ サイドウォール
２３ ソース及びドレイン領域
２４ 層間絶縁膜
２５ コンタクトホール
２６ ポリシリコン膜
２７ チタン膜
２８ 窒素チタン膜
２９ タングステン膜
３０ コンタクトプラグ
３１ 下部電極
３２ 容量絶縁膜
３３ 上部電極
３４ 層間絶縁膜
３５ 配線
４０、４１ 結晶粒
４２ フォトレジスト
４３ ソース及びドレイン領域
５０ 半導体基板
３００、３０２ 単一結晶粒
３０１ 空隙
Ｔｒ１、Ｔｒ２、Ｔｒ３ ＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、半導体装置の各部にタングステンが使用されている。
【０００３】
特許文献１及び２には、タングステンを含むゲート電極が開示されている。
【０００４】
特許文献３及び４には、タングステンを含むコンタクトプラグが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１５７５９３号公報
【特許文献２】特開２０１０−０５０１７１号公報
【特許文献３】特開２０１０−２５１６７８号公報
【特許文献４】特開２００９−２８９８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、半導体装置の微細化が進展している。これに伴い、半導体装置において、タングステンを使用した部分（以下、「タングステン部」と記載する場合がある）も微細化されるようになってきている。例えば、ＤＲＡＭでは微細化に伴い、タングステンを使用した容量コンタクトプラグ、ワード線、ビット線なども微細化が進んでいる。しかし、タングステン部は微細化に伴いその体積が減少するため、これらの部分の抵抗が増加していた。これにより、ＤＲＡＭを構成するトランジスタのオン電流が減少して一定時間内にストレージノードに蓄積できる電荷量が減少して情報の記憶が困難となっていた。
【０００７】
このタングステン部の抵抗増加を抑えるためには、タングステンと共に形成するＴｉＮ膜などのバリア膜やタングステンのシード膜を薄膜化することが考えられる。しかしながら、微細化に伴い、バリア膜等を５ｎｍ以下まで薄膜化すると剥がれやすくなるため、これ以上の薄膜化は困難であった。
【０００８】
以上より、従来の技術では、タングステン以外の材料を制御することで、微細化と低抵抗化を両立させることは困難であった。
【課題を解決するための手段】
【０００９】
本発明は上記課題を解決するためになされたものである。
【００１０】
すなわち、第１の実施形態は、
基板内に開口部を設ける工程と、
前記開口部内を埋め込むように前記基板上にタングステン膜を形成する工程と、
前記タングステン膜を形成した後、前記タングステン膜のアニール処理を行う工程と、
前記アニール処理後、前記タングステン膜のエッチバックを行うことにより少なくとも前記開口部内にタングステン膜を残留させる工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００１１】
第２の実施形態は、
基板上に、タングステン膜及び前記タングステン膜上に絶縁膜を少なくとも有する積層体を形成する工程と、
前記積層体の形成後、アニール処理を行う工程と、
前記アニール処理の後に、前記積層体をエッチングする工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００１２】
第３の実施形態は、
周辺回路領域の半導体基板の表面にゲート酸化膜を形成する工程と、
メモリセル領域の半導体基板内にトレンチを設ける工程と、
前記トレンチの内壁上にゲート酸化膜及び窒化チタン膜を、この順に形成する工程と、
前記トレンチ内を埋め込むように前記半導体基板上に第１のタングステン膜を形成する工程と、
前記第１のタングステン膜を形成した後、前記第１のタングステン膜に対して第１のアニール処理を行う工程と、
前記第１のアニール処理後、エッチバックにより前記開口部内に、ゲート酸化膜、窒化チタン膜及び第１のタングステン膜を残留させる工程と、
前記メモリセル領域の半導体基板における前記トレンチを挟んだ両側に、第１及び第２不純物拡散領域を形成することにより、埋め込みゲート電極を備えたＭＯＳトランジスタを得る工程と、
前記メモリセル領域及び周辺回路領域の半導体基板上に順に、ポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、第２のタングステン膜、窒化シリコン膜、及び酸化シリコン膜を有する積層体を形成する工程と、
前記積層体の形成後、第２のアニール処理を行う工程と、
前記第２のアニール処理後、前記積層体をエッチングすることにより、前記メモリセル領域において前記第１不純物拡散領域上にビット線、前記周辺回路領域において前記ゲート酸化膜上にゲート電極を形成する工程と、
前記周辺回路領域の半導体基板における前記ゲート電極を挟んだ両側に、第１及び第２不純物拡散領域を形成することにより、プレナー型のＭＯＳトランジスタを得る工程と、
前記メモリセル領域及び周辺回路領域の半導体基板上に層間絶縁膜を形成する工程と、
前記メモリセル領域の層間絶縁膜内に、前記第２不純物拡散領域を露出させるようにコンタクトホールを形成する工程と、
前記コンタクトホールの下部に順に、ポリシリコン膜及びチタン膜を形成する工程と、
前記コンタクトホールの上部の内壁上及び前記層間絶縁膜の表面上に窒化チタン膜を形成する工程と、
前記コンタクトホール内を埋め込むと共に前記層間絶縁膜の表面上の窒化チタン膜を覆うように、第３のタングステン膜を形成する工程と、
前記第３のタングステン膜を形成した後、第３のタングステン膜に対して第３のアニール処理を行う工程と、
前記第３のアニール処理後、前記窒化チタン膜及び第３のタングステン膜のエッチバックにより、前記コンタクトホール内にポリシリコン膜、チタン膜、窒化チタン膜及び第３のタングステン膜を残留させることにより容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグに接続されるようにキャパシタを形成する工程と、
を有することを特徴とするＤｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙを備えた半導体装置の製造方法に関する。
【００１３】
第４の実施形態は、
タングステン配線を備える半導体装置であって、
前記タングステン配線を構成する少なくとも一つの結晶粒の粒径寸法が前記タングステン配線の配線幅寸法以上であることを特徴とする半導体装置に関する。
【発明の効果】
【００１４】
タングステン膜の抵抗を低減した半導体装置を提供できる。
【図面の簡単な説明】
【００１５】
【図１】アニール温度と抵抗減少率との関係を表すグラフである。
【図２】アニール処理前後のタングステンの結晶の状態を表す図である。
【図３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図５】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図６】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図７】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図８】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図９】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１５】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１６】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１７】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１８】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１９】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図２０】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図２１】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図２２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図２３】アニール処理の例を説明する図である。
【図２４】アニールの前後におけるタングステン膜の結晶粒の変化を模式的に表す図である。
【図２５】アニールの前後におけるタングステン膜の結晶粒の変化を模式的に表す図である。
【図２６】アニールの前後におけるタングステン膜の結晶粒の変化を模式的に表す図である。
【発明を実施するための形態】
【００１６】
第１の実施形態の半導体装置の製造方法では、基板内に設けた開口部内を埋め込むと共に基板の表面を覆うようにタングステン膜を形成する。この状態でタングステン膜に対して、アニール処理を行う。アニール処理後にタングステン膜のエッチバックを行うことにより、開口部内にタングステン膜を残留させる。
【００１７】
第２の実施形態の半導体装置の製造方法では、基板上に、タングステン膜と、タングステン膜上に絶縁膜を少なくとも有する積層体を形成する。この状態でタングステン膜に対して、アニール処理を行う。アニール処理後に積層体のエッチングを行う。
【００１８】
第１及び第２の実施形態ではアニール処理により、タングステン中の結晶粒の粒径が大きくなり、タングステン膜の抵抗を低減させることができる。図２Ａはアニール処理前、図２Ｂはアニール処理後のタングステン膜中の結晶粒の状態を表した図である。図２Ａのアニール処理前ではタングステンは、小さい結晶粒４０の集合からなる多結晶状態となっている。これに対して、アニール処理を行うことにより結晶粒が成長し、大きな結晶粒４１の集合となり抵抗が減少する。
【００１９】
更に、第２の実施形態では、タングステン膜上に絶縁膜を形成した状態でアニール処理を行うため、タングステン膜とその下方に位置するシリコン膜との密着性を向上させることができる。
【００２０】
図１は、タングステン膜の抵抗減少率とアニール温度の関係を表すグラフである。試料は、平面上に、Ｗ（タングステン）／ＴｉＮ（窒化チタン）／ｔ−Ｏｘ（熱酸化膜）をそれぞれ、積層させることによって形成した。タングステン膜と窒化チタン膜の合計膜厚は６５ｎｍ程度とした。ｔ−Ｏｘ膜の膜厚は１００ｎｍとした。
【００２１】
タングステン膜は、下記工程（１）〜（４）を１サイクルとして複数回、繰り返すＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりタングステンの結晶核を形成する核形成工程と、ＣＶＤ法により結晶核上にタングステン膜を成膜する下記（５）の膜形成工程と、を連続して行なうＳＦＤ（Ｓｅｑｕｅｎｔｉａｌ Ｆｌｏｗ Ｄｅｐｏｓｉｔｉｏｎ）法により形成した。また、成膜温度は約４００℃とした。
【００２２】
（１）フッ化タングステン（ＷＦ6）ガスを供給することにより、窒化チタン表面にタングステン原料を吸着させる工程、
（２）フッ化タングステン（ＷＦ6）ガスをパージする工程、
（３）モノシラン（ＳｉＨ4）ガスを供給することにより、窒化チタン表面に吸着しているタングステン原料を還元してタングステンの結晶核を形成する工程、
（４）モノシラン（ＳｉＨ4）ガスをパージする工程、
（５）フッ化タングステン（ＷＦ6）ガス及び水素ガスを同時に供給することにより、タングステン膜を成膜する工程。
窒化チタン膜は、ＳＦＤ法又はＣＶＤ法により形成した。膜厚は５ｎｍとした。また、成膜温度は４５０〜６５０℃とした。
【００２３】
図１において、Ｘ℃における抵抗減少率は下記式により算出した。
［（アニール温度３９０℃における抵抗値）−（アニール温度Ｘ℃における抵抗値）］／（アニール温度３９０℃における抵抗値）×１００（％）。
【００２４】
図１より、アニール温度が６００℃から抵抗減少率が０％よりも大きくなり始め、特に８００〜１０００℃の範囲で抵抗減少率が大きく増加していることが分かる。従って、アニール温度は８００〜１０００℃に設定することが好ましい。アニール温度が８００℃未満であると抵抗減少率が小さくなる。また、アニール温度が１０００℃を越えると抵抗減少率の増加割合が小さくなると共に、他の素子に悪影響を及ぼす場合がある。より好ましくは、結晶状態が安定で抵抗減少率も大きいため、アニール温度が９５０〜１０００℃であるのが良い。
【００２５】
アニール処理の方法は特に限定されず、一定の温度を一定時間、付加しても、温度を時間と共に連続的に減少又は増加させても良い。好ましくは、図２３Ａに示すように非常に短時間だけ熱付加を行うスパイクアニールや、一定の時間だけ熱付加を行うソークアニールを行うのが良い。スパイクアニールや、熱付加時間が短いソークアニールを行うことにより、熱付加による他の素子への悪影響を最小限にすることができる。図１は熱付加時間を８秒で一定としたソークアニールの結果である。ソークアニールの場合、熱付加時間は５〜１０秒とするのが好ましい。５秒より短い時間では抵抗減少率が不十分であり、１０秒を超える時間では抵抗減少率が飽和する。また、製造工程全体での合計として１０００℃で３０秒を超える熱付加は、トランジスタ特性を悪化させる原因となり、好ましくない。
【００２６】
なお、第１及び第２の実施形態の半導体装置の製造方法は、タングステン膜を形成後、エッチバック又はエッチング前に、アニール処理を行うものである。この点において、上記エッチバック又はエッチングを行った後の他の配線の形成工程や成膜工程等で熱が付加される従来の場合とは区別される。
【００２７】
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００２８】
（第１実施例）
本実施例は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する半導体装置の製造方法に関するものであり、図３〜２２を参照して説明する。また、図４以降の図において、Ａ図はメモリセル領域を表す平面図、Ｂ図はＡ図のＡ−Ａ方向の断面図、Ｃ図は周辺回路領域を表す断面図をそれぞれ表す。Ａ図とＢ図は概略図であり、Ａ図とＢ図の寸法は厳密には一致していない。また、Ａ図中において点線部分で示された活性領域は、活性領域の位置関係を表すための透視図である。
【００２９】
まず、図３に示すように、半導体基板５０のメモリセル領域に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などにより深さ２５０ｎｍの素子分離領域１を形成し、素子分離領域１で区画された活性領域２を設ける。なお、図３は活性領域の一例を示したものであり、活性領域の数や配置は図３で示したものに限定されない。
【００３０】
図４に示すように、半導体基板の表面を熱酸化することにより、酸化シリコン膜３を形成する。次に、ＣＶＤ法により、半導体基板の全面に厚さ２０ｎｍのポリシリコン膜４を形成する。次に、周辺回路領域を覆うフォトレジスト４２を形成し、メモリセル領域の半導体基板５０の表面にｎ型不純物となるリンをイオン注入し、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｓｅｄ Ｄｒａｉｎ）層４３を形成する。ＬＤＤ層４３は不純物濃度が１×１８ａｔｏｍｓ／ｃｍ3となるように形成する。ＬＤＤ層４３は、後の工程で埋め込みゲート型ＭＯＳトランジスタのドレイン領域となり、容量コンタクトプラグが接続される。
【００３１】
図５に示すように、フォトレジスト４２（図示していない）をマスクとして、ドライエッチング法によりメモリセル領域上に形成したポリシリコン膜４及び酸化シリコン膜３を除去する。この際、周辺回路領域に残留した酸化シリコン膜３及びポリシリコン膜４はそれぞれ、後の工程でゲート酸化膜及びゲート電極の一部となる。この後、周辺回路領域上のフォトレジスト４２を除去する。
【００３２】
図６に示すように、半導体基板５０の全面に、ＣＶＤ法によってハードマスク５を形成する。ハードマスク５としては例えば、酸化シリコン膜を挙げることができる。次に、リソグラフィ技術を使用することにより、周辺回路領域の全体を覆うと共に、メモリセル領域上にライン／スペースパターンを有するフォトレジストパターン６を形成する。フォトレジスト６は、活性領域２の長手方向を横切るラインパターンで構成される。本実施例では、フォトレジスト６のスペースの幅ｄを５０ｎｍとした。
【００３３】
図７に示すように、メモリセル領域において、ドライエッチング法によりフォトレジストパターンをハードマスクに転写してハードマスクパターン５を形成した後、このハードマスクパターン５を用いて、複数の素子分離領域１および複数の活性領域２を跨いで連通するトレンチ７を形成する。トレンチ７は幅５０ｎｍ、深さ１５０ｎｍとなるように形成する。この際、フォトレジスト６も除去される。本実施例ではトレンチ７の幅が２５〜６０ｎｍとなるように形成することが好ましい。２５ｎｍより小さくなると、後の工程でトレンチ７内にタングステンを形成する空間を確保できなくなり、６０ｎｍより大きくなると半導体装置としての特性が、トレンチ７内に埋め込まれたタングステンの抵抗に依存しなくなるからである。また、トレンチ７の深さが１００〜２００ｎｍとなるように形成することが好ましい。１００ｎｍより小さくなると、後の工程でタングステンの上に形成するキャップ絶縁膜の形成空間が確保できなくなり、２００ｎｍより大きくなると素子分離領域１の深さと同等になって素子分離特性が悪化するからである。
【００３４】
図８に示すように、トレンチ７の内面として露出した半導体基板の表面を熱酸化することにより、トレンチ７の内面に酸化シリコン膜からなる厚さ５ｎｍ程度のゲート酸化膜８を形成する。なお、図９以降の図面のＡ図では、ゲート酸化膜は省略する。
【００３５】
図９に示すように、ＣＶＤ法により半導体基板上の全面に、厚さ５ｎｍの窒化チタン膜からなるバリア膜９を形成する。
【００３６】
図１０に示すように、ＳＦＤ（Ｓｅｑｕｅｎｔｉａｌ Ｆｌｏｗ Ｄｅｐｏｓｉｔｉｏｎ）法により半導体基板上の全面に、トレンチ７が完全に埋設できる膜厚でタングステン膜１０を形成する。ＳＦＤ法では、最初の核形成工程において、原料ガスと還元ガスを交互に供給する工程からなるサイクルを１回以上、行うＡＬＤ法により結晶核を形成する。この後、連続して行なう膜形成工程において、原料ガスと還元ガスを同時に供給するＣＶＤ法により、結晶核を種にして結晶成長を行わせタングステン膜を形成する。具体的には、下記工程（１）〜（４）が核形成工程、下記工程（５）が膜形成工程に相当する。タングステン膜の所望の膜厚に応じて、ＳＦＤ法のサイクル数およびその他の条件を決定する。
【００３７】
（１）フッ化タングステン（ＷＦ6）ガスを供給することにより、バリア膜９の表面にタングステン原料を吸着させる工程、
（２）フッ化タングステン（ＷＦ6）ガスをパージする工程、
（３）モノシラン（ＳｉＨ4）ガスを供給することにより、バリア膜９の表面に吸着しているタングステン原料を還元してタングステンの結晶核を形成する工程、
（４）モノシラン（ＳｉＨ4）ガスをパージする工程、
（５）フッ化タングステン（ＷＦ6）ガス及び水素ガスを同時に供給することにより、タングステン膜を成膜する工程。
【００３８】
本実施例では、上記工程（１）〜（４）のサイクルを５サイクル、行ってタングステン核を形成した後、工程（５）でタングステン膜の形成を行い、合計で６０ｎｍのタングステン膜を成膜した。ＳＦＤ法はステップカバレッジに優れるため、トレンチ７のような高アスペクト（深さ／幅）比の開口内を完全にタングステン膜で埋め込むことができる。好ましくは、ＳＦＤ法により、アスペクト比が１０以下の開口内にタングステン膜を形成するのが良い。本実施例ではトレンチ７の幅が５０ｎｍで深さを１５０ｎｍとしている。タングステン形成前に厚さ５ｎｍのゲート酸化膜８と厚さ５ｎｍのバリア膜９を形成しているので、残された空間の幅は約３０ｎｍで深さが約１４０ｎｍとなる。したがって、アスペクト比は約４．７となる。
【００３９】
この後、タングステン膜１０に対して、窒素雰囲気下で８秒間、１０００℃のアニール処理を行う。このアニール処理によりタングステン膜１０中の結晶粒の粒径が大きくなり、低抵抗化を図ることができる。
【００４０】
図２４は、上記アニールの前後におけるタングステン膜１０の結晶粒の変化を模式的に示している。図２４Ａはアニール前の状態、図２４Ｂはアニール後の状態、図２４Ｃは埋め込みゲート電極形成後の状態である。Ａ図に示すように、アニール前すなわち成膜直後のタングステン膜１０は、バリア膜９の表面に形成されているタングステン核から成長した微小粒径のタングステン結晶の集合体であり、バリア膜表面から垂直方向に成長した結晶で占められている。図２４は断面方向から見た模式図であるが、平面視で見てもトレンチ内の状態は同じである。成膜段階では隣接するタングステン核から成長したタングステンが融合することができず、互いに粒界を維持しながら膜厚方向に成長するため結晶粒界が極めて多く存在している。一方、Ｂ図ではアニールによって、粒界を破壊しながら隣接結晶粒同士が融合合体する２次結晶成長が生じており、極めて大きな結晶粒が発生する。この場合、タングステン膜１０は、トレンチ７の幅方向を横断する少なくとも一つの単一結晶粒３００を有している。この結果、電荷移動の障害となる粒界が激減するため抵抗を低減することが可能となる。
【００４１】
上記のようにアニールを行なった後、図１１に示すように、タングステン膜１０及びバリア膜９のエッチバックを行う。このエッチバックは、塩素含有プラズマを用いたドライエッチング法により行う。このエッチバックでは、エッチバックされたバリア膜９およびタングステン膜１０の上面が半導体基板５０の上面よりも７０ｎｍ下がった位置となるように形成する。これにより、トレンチ７内にはゲート酸化膜８が残留すると共に、埋め込まれたタングステン膜１０及びバリア膜９も残留し、埋め込みゲート電極を形成する。埋め込みゲート電極はＤＲＡＭにおいてはワード配線を構成している。この場合、ワード配線はゲート酸化膜８を介してトレンチ７の内面に沿って形成されるバリア膜９とバリア膜９の内部に埋め込まれるタングステン膜１０で構成される。また、ワード配線はタングステン膜１０の上面およびバリア膜９の二つの上面に接するキャップ絶縁膜１１を（次工程で形成される）有する構成となる。タングステン膜１０はバリア膜９の内側面に接する二つの側面を有し、二つの側面間でトレンチ７の幅方向を横断する少なくとも一つの単一結晶粒３００を有している。単一結晶粒３００のトレンチ７の幅方向の両端面はバリア膜９の内側面と接する構成となっている。なお、図１１以降の図面のＡ図では、バリア膜９は省略する。
【００４２】
図１２に示すように、ＣＶＤ法により半導体基板上の全面に窒化シリコン膜を形成した後、エッチバックを行うことにより、ゲート電極上に窒化シリコン膜からなるキャップ絶縁膜１１を形成する。この時、キャップ絶縁膜１１の上面が、半導体基板５０の上面よりも高い位置となるように形成する。ここでは２０ｎｍ高い位置とする。この理由は、キャップ絶縁膜の上面の位置を半導体基板と同じか低い位置にしておくと、後の工程となるビット線コンタクトの形成工程（図１４参照）や容量コンタクトの形成工程（図１９参照）において、キャップ絶縁膜１１が一部エッチングされてしまい埋め込みゲート電極とビット線コンタクトあるいは容量コンタクトがショートする問題が発生する。この問題を回避するために、予め基板表面より高い位置となるように形成しておく。次に、メモリセル領域を覆う図示しないフォトレジストを形成して、周辺回路領域に形成されているハードマスク５を除去する。その後、メモリセル領域を覆うフォトレジストを除去する。
【００４３】
図１３に示すように、周辺回路領域の全体を覆うと共に、メモリセル領域上にパターンを有するフォトレジスト１２を形成する。このパターンはビット線コンタクトが形成される領域のハードマスク５の表面を露出させるように複数の活性領域２を跨ぐ直線パターンで形成される。
【００４４】
図１４に示すように、フォトレジスト１２及び窒化シリコン膜１１をマスクに用いたエッチングにより、表面が露出しているハードマスク５を除去して、ビット線コンタクトが形成される半導体基板の表面を露出させる。次に、全面にリンやヒ素の不純物をイオン注入することにより、露出している半導体基板表面にｎ型の高濃度不純物拡散層１３を形成する。高濃度不純物拡散層１３の不純物濃度は８×２０ａｔｏｍｓ／ｃｍ3となるように形成され、トランジスタのソース領域１３となる。なお、バイアス印加状態が逆転すればソース領域とドレイン領域は入れ替わることとなる。これにより、一つの活性領域内に、埋め込み型のゲート電極を有するＭＯＳトランジスタＴｒ１およびＴｒ２を完成させる。例えば、Ｔｒ１はゲート酸化膜８、タングステン膜１０を含む埋め込みゲート電極、ソース及びドレイン１３及び４３で構成される。なお、本実施例のＢ図中では、２つのＭＯＳトランジスタＴｒ１およびＴｒ２の間でソース領域１３が共有化されている。
【００４５】
図１５に示すように、フォトレジスト１２を除去した後、半導体基板の全面に順に、厚さ２０ｎｍのｎ型不純物含有ポリシリコン膜１４、厚さ１０ｎｍの窒化タングステン膜１５、厚さ３０ｎｍのタングステン膜１６、厚さ５０ｎｍの窒化シリコン膜１７、及び厚さ２０ｎｍの酸化シリコン膜１８（以下、膜１４〜１８を積層したものを「積層体」と記載する場合がある）を形成する。なお、図１５には明示していないが、ポリシリコン膜１４と窒化タングステン膜１５の間には１ｎｍ程度の極めて薄いタングステンシリサイドを形成している。タングステン膜１６はＳＦＤ法により形成し、その形成条件はタングステン膜１０と同じとした。また、ポリシリコン膜１４、窒化タングステン膜１５、窒化シリコン膜１７、及び酸化シリコン膜１８はＣＶＤ法により形成した。
【００４６】
なお、周辺回路領域では予め形成されたポリシリコン膜４上に更に、ポリシリコン膜１４が形成されるため、メモリセル領域よりもポリシリコン膜の膜厚が厚くなる。この後、積層体に対して８秒間、１０００℃のアニール処理を行う。このアニール処理によりタングステン膜１６中の結晶粒の粒径が大きくなり、タングステン膜１６の低抵抗化を図ることができる。
【００４７】
図２５Ａはタングステン膜１６の表面が露出した状態におけるアニール前の状態、図２５Ｂはアニール後の状態を表す図である。このアニール処理を、図２５Ａに示すようにタングステン膜１６の表面が露出した状態、すなわち、窒化シリコン膜１７および酸化シリコン膜１８を形成する前に行うと、図２５Ｂに示すように窒化タングステン膜１５とポリシリコン膜１４の間に剥離による空隙３０１が生じ、接触抵抗が高くなる問題が発生する。
【００４８】
図２６Ａはタングステン膜１６の表面を窒化シリコン膜１７および酸化シリコン膜１８で覆った状態におけるアニール前の状態、図２６Ｂはアニール後の状態、図２６Ｃはゲート電極加工後の状態を表す図である。本実施例では、図２６Ａに示すようにタングステン膜１６の上面を窒化シリコン膜１７、及び酸化シリコン膜１８で覆った状態でアニール処理している。これにより、図２６Ａに示すようにアニール前では小粒径の集合体であったタングステン膜１６を、図２６Ｂに示すように２次結晶成長させて大結晶粒化すると共に、窒化タングステン膜１５とポリシリコン膜１４の間における剥離起因の空隙３０１の発生を回避することができる。したがって、接触抵抗の増大を防止することができる。この剥離を防止するという観点で言えば、少なくとも窒化シリコン膜１７がタングステン膜１６の上面に形成されていれば良く、酸化シリコン膜１８は必ずしも必要ではない。したがって、タングステン膜１６の上面に窒化シリコン膜１７を形成した後、１０００℃、８秒間のアニール処理を行なった後、酸化シリコン膜１８を形成する工程としても良い。
【００４９】
本実施例では、ポリシリコン膜１４上に窒化タングステン膜１５およびタングステン膜１６を積層形成した後、さらに窒化シリコン膜１７と酸化シリコン膜１８を積層形成した状態でアニール処理を行なっている。これにより、タングステン膜１６を低抵抗化すると共に、窒化タングステン膜１５とポリシリコン膜１４との間の剥離を回避することができる。上記の剥離は、タングステン膜１６の結晶粒径が変化することにより、タングステン膜１６自体が膜の水平方向に膨張し、その膨張分を緩和するために局所的にタングステン膜１６が持ち上げられて、接着性が最も弱い窒化タングステン膜１５とポリシリコン膜１４との間で発生するものと推察される。本実施形態では、タングステン膜１６の表面に窒化シリコン膜１７を形成し、タングステン膜１６の表面を物理的に固定しているのでタングステン膜１６の形状変化を抑制している。また、窒化シリコン膜１７自体が縮小しようとする応力を有しているのでタングステン膜１６の膨張を抑制し、結果的に剥離の回避に寄与しているものと推察される。
【００５０】
なお、図１０の段階でアニール処理を行なう埋め込みゲート電極の形成においては、タングステン膜１０の上面に窒化シリコン膜を形成していないが、下層に接触している膜がシリコン膜ではなく、酸化シリコン膜であるため剥離は発生しない。剥離は発生しないが、タングステン膜１０表面の酸化防止のために、タングステン膜１０を全面に形成した後、ビット線形成の場合と同様に窒化シリコン膜をタングステン膜の上面に積層した状態でアニール処理を施し、その後、窒化シリコン膜およびタングステン膜をエッチバックして埋め込みゲート電極を形成することもできる。
【００５１】
図１６に示すように、積層体に対してリソグラフィ技術を利用したエッチングを行うことにより、メモリセル領域では積層体からなるビット線１９を形成する。この時、同時に周辺回路領域では、積層体からなるプレナー型のＭＯＳトランジスタ用のゲート電極２０が形成される。なお、図１６Ｂではビット線１９が広い幅で記載されているが、図１６Ａの平面図に示されるように、ビット線に対して斜め方向となる断面を記載しているからであり、最短の配線幅はゲート電極２０と同等か、それ以下である。本実施例では、ビット線１９の、埋め込みゲート電極延在方向の幅は４０ｎｍ、周辺回路領域に形成されるゲート電極２０の幅は６０ｎｍとしている。前述のように、ゲート電極２０の拡大図を図２６Ｃに示しているが、タングステン膜１６は、少なくともゲート電極２０の幅方向を横断する単一結晶粒３０２を有する構成となっている。
【００５２】
図１７に示すように、全面に窒化シリコン膜を形成した後、ドライエッチング法によりエッチバックする。これにより、ビット線１９およびゲート電極２０の側壁にサイドウォール２２を形成する。図２６Ｃは、図１７Ｃの拡大図である。図１５に示したアニール処理によって、タングステン膜１６は、少なくともゲート電極２０の幅方向を横断する単一結晶粒３０２を有している。単一結晶粒３０２は、ゲート電極２０の側壁に対応する二つの端面を有し、二つの端面はサイドウォール２２の内側面に接する構成となっている。この結果、電荷移動の障害となる粒界が激減するため抵抗を低減することが可能となる。メモリセル領域をフォトレジスト２１で覆った状態で、周辺回路領域にリンやヒ素などのｎ型不純物のイオン注入を行うことにより、ゲート電極２０の両側に位置する半導体基板の領域にソース及びドレイン領域２３を形成する。これにより、プレナー型のＭＯＳトランジスタＴｒ３を完成させる。この後、メモリセル領域上に形成したフォトレジスト２１を除去する。
【００５３】
図１８に示すように、半導体基板の全面に厚さ４００ｎｍの層間絶縁膜２４を形成する。その後、ＣＭＰ法により表面を平坦化し、層間絶縁膜２４の厚さを２５０ｎｍとする。
【００５４】
図１９に示すように、リソグラフィとドライエッチング法により、メモリセル領域の層間絶縁膜２４およびハードマスク５を貫通してドレイン領域４３が露出するようにコンタクトホール２５を形成する。コンタクトホール２５を形成した後、リソグラフィで形成したマスクを除去する。コンタクトホール２５の直径は５０ｎｍとしている。次に、コンタクトホール２５が完全に埋設されるように、１×２０ａｔｏｍｓ／ｃｍ3のリンを含有するシリコン膜をＣＶＤ法により全面に形成する。次に、ドライエッチング法により、シリコン膜をエッチバックしコンタクトホール２５内にシリコンプラグ２６を形成する。シリコンプラグ２６の上面の高さは半導体基板表面から１００ｎｍの位置となるように形成する。シリコンプラグ２６は、ノンドープシリコン膜で形成した後にイオン注入法で不純物を導入しても良い。また、選択エピタキシャル成長法により形成することもできる。
【００５５】
図２０に示すように、リソグラフィとドライエッチング法により、周辺回路領域の層間絶縁膜２４およびゲート酸化膜３を貫通してソース又はドレイン領域２３が露出するように周辺コンタクトホール２５ａを形成する。周辺コンタクトホール２５ａの直径は６０ｎｍとしている。次に、リソグラフィで形成したマスクを除去する。この後、半導体基板の全面にＣＶＤ法により順に、厚さ５ｎｍのチタン膜２７、厚さ１０ｎｍの窒化チタン膜２８を形成する。次に、ＳＦＤ法によりコンタクトホール２５が完全に埋設されるように全面にタングステン膜２９を形成する。タングステン膜２９の膜厚は５０ｎｍとし、形成条件はタングステン膜１０と同じとする。続いて、タングステン膜２９に対して、８秒間、１０００℃のアニール処理を行う。このアニール処理により、図２４に示した埋め込みゲート電極用のタングステン膜１０と同様に、タングステン膜２９中の結晶粒の粒径が大きくなり、低抵抗化を図ることができる。タングステン膜２９は、少なくともコンタクトホール２５の幅方向を横断する単一結晶粒を有する構成となっている。
【００５６】
図２１に示すように、メモリセル領域の全面と周辺回路領域の配線形成部分にフォトレジスト（図示していない）を形成した後、周辺回路領域に設けたタングステン膜２９のエッチングを行うことによりコンタクトプラグ３０ｂと配線層３５を形成する。フォトレジストを除去した後、周辺回路領域にフォトレジスト（図示していない）を形成し更に、メモリセル領域に設けたタングステン膜２９および窒化チタン２８のエッチングを行うことによりコンタクトプラグ３０ａを形成する。この後、フォトレジストを除去する。なお、コンタクトプラグ３０ａおよび３０ｂの形成においては、タングステン膜２９をアニール処理する段階で下層にはシリコン基板５０もしくはシリコン膜２６が存在しているが、ビット線形成の場合と異なり、接触面積が極めて小さいため、剥離は発生しない。剥離は発生しないが、タングステン膜２９の酸化防止のためタングステン膜２９上面に窒化シリコン膜を積層した状態でアニール処理することもできる。
【００５７】
図２２に示すように、全面に層間絶縁膜３４を形成した後、層間絶縁膜３４内に、メモリセル領域のコンタクトプラグ３０ａの上面を露出させるようにキャパシタホールを形成する。メモリセル領域において、コンタクトプラグ３０ａに接続されるようにキャパシタホール内に順に、下部電極３１、容量絶縁膜３２、及び上部電極３３からなるキャパシタを形成する。これにより、キャパシタとキャパシタに接続されたＭＯＳトランジスタを備えたメモリセルを複数、有するＤＲＡＭを完成させることができる。
【００５８】
本実施例では上記のように、埋め込みゲート電極、ビット線、プレナー型のＭＯＳトランジスタのゲート電極、及びコンタクトプラグを形成する際に、タングステン膜を使用する。このタングステン膜の形成後、エッチバック又はエッチングを行う前にタングステン膜に対してアニール処理を行う。これにより、タングステン膜の低抵抗化を図ることができ、微細化にも対応可能な高性能の半導体装置を提供することができる。
【００５９】
（第２実施例）
本実施例は、第１実施例で使用したＳＦＤ法の可能な条件の範囲を示すものである。すなわち、第１実施例において、タングステン膜１０、１６及び２９を成膜する際に、下記工程（１）〜（４）からなるサイクルを１サイクルとして複数回、繰り返すＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりタングステンの結晶核を形成する核形成工程と、ＣＶＤ法により結晶核上にタングステン膜を成膜する下記（５）の膜形成工程と、を連続して行なうＳＦＤ（Ｓｅｑｕｅｎｔｉａｌ Ｆｌｏｗ Ｄｅｐｏｓｉｔｉｏｎ）法を使用する。
【００６０】
（１）第１原料ガスを供給することにより、タングステン原料を下層膜表面に吸着させる工程、
（２）第１原料ガスをパージする工程、
（３）第１還元ガスを供給することにより、下層膜表面に吸着しているタングステン原料を還元してタングステンの結晶核を形成する工程、
（４）第１還元ガスをパージする工程、
（５）第２原料ガス及び第２還元ガスを同時に供給することにより、タングステン膜を形成する工程。
【００６１】
第１及び第２原料ガスとしては、フッ化タングステン（ＷＦ6）ガス等のタングステンを含むガスを使用することができる。第１還元ガスとしては、モノシラン（ＳｉＨ4）ガス、及びジボラン（Ｂ2Ｈ6）ガスを使用することができる。これらのガスの中でも、タングステン膜の成膜時の結晶粒径が大きく、アニール処理後のタングステン膜の抵抗減少率を大きくすることができるため、ジボラン（Ｂ2Ｈ6）ガスを使用することが好ましい。第２還元ガスとしては、水素ガスを使用することができる。また、タングステン膜の成膜温度は特に限定されないが、３５０〜４５０℃とすることができる。
【符号の説明】
【００６２】
１ 素子分離領域
２ 活性領域
３ 酸化シリコン膜
４ ポリシリコン層
５ ハードマスク
６ ハードマスクパターン
７ トレンチ
８ ゲート酸化膜
９ 窒化チタン膜
１０ タングステン膜
１１ 窒化シリコン膜
１２ フォトレジストパターン
１３ ソース及びドレイン領域
１４ ポリシリコン膜
１５ 窒化タングステン膜
１６ タングステン膜
１７ 窒化シリコン膜
１８ 酸化シリコン膜
１９ ビット線
２０ ゲート電極
２１ フォトレジスト
２２ サイドウォール
２３ ソース及びドレイン領域
２４ 層間絶縁膜
２５ コンタクトホール
２６ ポリシリコン膜
２７ チタン膜
２８ 窒素チタン膜
２９ タングステン膜
３０ コンタクトプラグ
３１ 下部電極
３２ 容量絶縁膜
３３ 上部電極
３４ 層間絶縁膜
３５ 配線
４０、４１ 結晶粒
４２ フォトレジスト
４３ ソース及びドレイン領域
５０ 半導体基板
３００、３０２ 単一結晶粒
３０１ 空隙
Ｔｒ１、Ｔｒ２、Ｔｒ３ ＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
基板内に開口部を設ける工程と、
前記開口部内を埋め込むように前記基板上にタングステン膜を形成する工程と、
前記タングステン膜を形成した後、前記タングステン膜のアニール処理を行う工程と、
前記アニール処理後、前記タングステン膜のエッチバックを行うことにより少なくとも前記開口部内にタングステン膜を残留させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記基板が半導体基板であり、
前記開口部を設ける工程において、前記開口部としてトレンチを形成し、
前記開口部を設ける工程と前記タングステン膜を形成する工程の間に更に、前記開口部の内壁上にゲート酸化膜及び窒化チタン膜を、この順に形成する工程を有し、
前記タングステン膜を形成する工程において、前記窒化チタン膜上に前記タングステン膜を形成し、
前記タングステン膜を残留させる工程において、前記開口部内に、窒化チタン膜、及びタングステン膜を残留させることにより埋め込みゲート電極を形成し、
前記半導体基板内に、前記開口部を挟むようにソース及びドレイン領域を設けることにより、前記埋め込みゲート電極を備えたＭＯＳトランジスタを形成する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記基板が層間絶縁膜を設けた半導体基板であり、
前記開口部を設ける工程において、前記半導体基板を露出させるように前記層間絶縁膜内に開口部としてコンタクトホールを設け、
前記開口部を設ける工程と前記タングステン膜を形成する工程の間に更に、前記開口部の下部に順にポリシリコン膜及びチタン膜を形成した後、前記開口部の上部の内壁上及び前記層間絶縁膜の表面上に窒化チタン膜を形成する工程を有し、
前記タングステン膜を形成する工程において、前記窒化チタン膜上に前記タングステン膜を形成し、
前記タングステン膜を残留させる工程において、少なくとも前記開口部内にポリシリコン膜、チタン膜、窒化チタン膜、及びタングステン膜を残留させることによりコンタクトプラグを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記タングステン膜を残留させる工程の後に更に、前記コンタクトプラグに電気的に接続されるようにキャパシタを形成する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記開口部のアスペクト比は１０以下であることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
基板上に、タングステン膜及び前記タングステン膜上に絶縁膜を少なくとも有する積層体を形成する工程と、
前記積層体の形成後、アニール処理を行う工程と、
前記アニール処理の後に、前記積層体をエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記基板が半導体基板であり、
前記積層体を形成する工程において、前記半導体基板側から順にポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、タングステン膜、及び絶縁膜を有する積層体を形成し、
前記積層体をエッチングする工程において、前記積層体をエッチングすることによりビット線を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記基板は、表面にゲート酸化膜を設けた半導体基板であり、
前記積層体を形成する工程において、前記基板側から順にポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、タングステン膜、及び絶縁膜を有する積層体を形成し、
前記積層体をエッチングする工程において、前記積層体をエッチングすることによりゲート電極を形成し、
前記積層体をエッチングする工程の後に更に、前記半導体基板内の前記ゲート電極を挟んだ両側にソース及びドレイン領域を形成することにより、プレナー型のＭＯＳトランジスタを形成する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記アニール処理を８００〜１０００℃の温度で行うことを特徴とする請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記アニール処理がソークアニール処理又はスパイクアニール処理であることを特徴とする請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
下記工程（１）〜（４）からなるサイクルを１サイクルとして複数回、繰り返すＡＬＤ法によりタングステンの結晶核を形成する核形成工程と、ＣＶＤ法により結晶核上にタングステン膜を成膜する下記（５）の膜形成工程と、を連続して行なうＳＦＤ法により、前記タングステン膜を形成することを特徴とする請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
（１）第１原料ガスを供給することにより、タングステン原料を下層膜表面に吸着させる工程、
（２）第１原料ガスをパージする工程、
（３）第１還元ガスを供給することにより、下層膜表面に吸着しているタングステン原料を還元してタングステンの結晶核を形成する工程、
（４）第１還元ガスをパージする工程、
（５）第２原料ガス及び第２還元ガスを同時に供給することにより、タングステン膜を形成する工程。
【請求項１２】
前記第１及び第２原料ガスがフッ化タングステン（ＷＦ6）ガスであり、
前記第１還元ガスがモノシラン（ＳｉＨ4）ガス、又はジボラン（Ｂ2Ｈ6）ガスであり、
前記第２還元ガスが水素ガスであることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
３５０〜４５０℃の温度範囲に設定した前記ＳＦＤ法により前記タングステン膜を形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
周辺回路領域の半導体基板の表面にゲート酸化膜を形成する工程と、
メモリセル領域の半導体基板内にトレンチを設ける工程と、
前記トレンチの内壁上にゲート酸化膜及び窒化チタン膜を、この順に形成する工程と、
前記トレンチ内を埋め込むように前記半導体基板上に第１のタングステン膜を形成する工程と、
前記第１のタングステン膜を形成した後、前記第１のタングステン膜に対して第１のアニール処理を行う工程と、
前記第１のアニール処理後、エッチバックにより前記開口部内に、ゲート酸化膜、窒化チタン膜及び第１のタングステン膜を残留させる工程と、
前記メモリセル領域の半導体基板における前記トレンチを挟んだ両側に、第１及び第２不純物拡散領域を形成することにより、埋め込みゲート電極を備えたＭＯＳトランジスタを得る工程と、
前記メモリセル領域及び周辺回路領域の半導体基板上に順に、ポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、第２のタングステン膜、窒化シリコン膜、及び酸化シリコン膜を有する積層体を形成する工程と、
前記積層体の形成後、第２のアニール処理を行う工程と、
前記第２のアニール処理後、前記積層体をエッチングすることにより、前記メモリセル領域において前記第１不純物拡散領域上にビット線、前記周辺回路領域において前記ゲート酸化膜上にゲート電極を形成する工程と、
前記周辺回路領域の半導体基板における前記ゲート電極を挟んだ両側に、第１及び第２不純物拡散領域を形成することにより、プレナー型のＭＯＳトランジスタを得る工程と、
前記メモリセル領域及び周辺回路領域の半導体基板上に層間絶縁膜を形成する工程と、
前記メモリセル領域の層間絶縁膜内に、前記第２不純物拡散領域を露出させるようにコンタクトホールを形成する工程と、
前記コンタクトホールの下部に順に、ポリシリコン膜及びチタン膜を形成する工程と、
前記コンタクトホールの上部の内壁上及び前記層間絶縁膜の表面上に窒化チタン膜を形成する工程と、
前記コンタクトホール内を埋め込むと共に前記層間絶縁膜の表面上の窒化チタン膜を覆うように、第３のタングステン膜を形成する工程と、
前記第３のタングステン膜を形成した後、第３のタングステン膜に対して第３のアニール処理を行う工程と、
前記第３のアニール処理後、前記窒化チタン膜及び第３のタングステン膜のエッチバックにより、前記コンタクトホール内にポリシリコン膜、チタン膜、窒化チタン膜及び第３のタングステン膜を残留させることにより容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグに接続されるようにキャパシタを形成する工程と、
を有することを特徴とするＤｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙを備えた半導体装置の製造方法。
【請求項１５】
タングステン配線を備える半導体装置であって、
前記タングステン配線を構成する少なくとも一つの結晶粒の粒径寸法が前記タングステン配線の配線幅寸法以上であることを特徴とする半導体装置。
【請求項１６】
前記半導体装置は、半導体基板と、埋め込みゲート電極を有するＭＯＳトランジスタと、を備え、
前記埋め込みゲート電極は、前記半導体基板内に設けられたトレンチの内壁上に順に設けられたゲート酸化膜及び窒化チタン膜と、前記トレンチ内を埋め込むように前記窒化チタン膜上に設けられた前記タングステン配線と、を有することを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記半導体装置は、半導体基板と、前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜を貫通して前記半導体基板の主面にまで延在するコンタクトプラグと、を有し、
前記コンタクトプラグは、コンタクトホールの下部に順に設けられたポリシリコン膜及びチタン膜と、前記コンタクトホールの上部の内壁上に設けられた窒化チタン膜と、前記コンタクトホールの上部を埋め込むように前記窒化チタン膜上に設けられた前記タングステン配線と、を有することを特徴とする請求項１５に記載の半導体装置。
【請求項１８】
更に、前記コンタクトプラグに接続されたキャパシタ又は配線層を有することを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記半導体装置は、半導体基板と、前記半導体基板上に設けられたビット線と、を有し、
前記ビット線は、前記半導体基板側から順にポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、及び前記タングステン配線を有することを特徴とする請求項１５に記載の半導体装置。
【請求項２０】
前記半導体装置は、半導体基板と、ゲート酸化膜を介して前記半導体基板上に設けられたゲート電極を有するＭＯＳトランジスタと、を備え、
前記ゲート電極は、記半導体基板側から順にポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、及び前記タングステン配線を有することを特徴とする請求項１５に記載の半導体装置。
【請求項１】
基板内に開口部を設ける工程と、
前記開口部内を埋め込むように前記基板上にタングステン膜を形成する工程と、
前記タングステン膜を形成した後、前記タングステン膜のアニール処理を行う工程と、
前記アニール処理後、前記タングステン膜のエッチバックを行うことにより少なくとも前記開口部内にタングステン膜を残留させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記基板が半導体基板であり、
前記開口部を設ける工程において、前記開口部としてトレンチを形成し、
前記開口部を設ける工程と前記タングステン膜を形成する工程の間に更に、前記開口部の内壁上にゲート酸化膜及び窒化チタン膜を、この順に形成する工程を有し、
前記タングステン膜を形成する工程において、前記窒化チタン膜上に前記タングステン膜を形成し、
前記タングステン膜を残留させる工程において、前記開口部内に、窒化チタン膜、及びタングステン膜を残留させることにより埋め込みゲート電極を形成し、
前記半導体基板内に、前記開口部を挟むようにソース及びドレイン領域を設けることにより、前記埋め込みゲート電極を備えたＭＯＳトランジスタを形成する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記基板が層間絶縁膜を設けた半導体基板であり、
前記開口部を設ける工程において、前記半導体基板を露出させるように前記層間絶縁膜内に開口部としてコンタクトホールを設け、
前記開口部を設ける工程と前記タングステン膜を形成する工程の間に更に、前記開口部の下部に順にポリシリコン膜及びチタン膜を形成した後、前記開口部の上部の内壁上及び前記層間絶縁膜の表面上に窒化チタン膜を形成する工程を有し、
前記タングステン膜を形成する工程において、前記窒化チタン膜上に前記タングステン膜を形成し、
前記タングステン膜を残留させる工程において、少なくとも前記開口部内にポリシリコン膜、チタン膜、窒化チタン膜、及びタングステン膜を残留させることによりコンタクトプラグを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記タングステン膜を残留させる工程の後に更に、前記コンタクトプラグに電気的に接続されるようにキャパシタを形成する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記開口部のアスペクト比は１０以下であることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
基板上に、タングステン膜及び前記タングステン膜上に絶縁膜を少なくとも有する積層体を形成する工程と、
前記積層体の形成後、アニール処理を行う工程と、
前記アニール処理の後に、前記積層体をエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記基板が半導体基板であり、
前記積層体を形成する工程において、前記半導体基板側から順にポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、タングステン膜、及び絶縁膜を有する積層体を形成し、
前記積層体をエッチングする工程において、前記積層体をエッチングすることによりビット線を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記基板は、表面にゲート酸化膜を設けた半導体基板であり、
前記積層体を形成する工程において、前記基板側から順にポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、タングステン膜、及び絶縁膜を有する積層体を形成し、
前記積層体をエッチングする工程において、前記積層体をエッチングすることによりゲート電極を形成し、
前記積層体をエッチングする工程の後に更に、前記半導体基板内の前記ゲート電極を挟んだ両側にソース及びドレイン領域を形成することにより、プレナー型のＭＯＳトランジスタを形成する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記アニール処理を８００〜１０００℃の温度で行うことを特徴とする請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記アニール処理がソークアニール処理又はスパイクアニール処理であることを特徴とする請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
下記工程（１）〜（４）からなるサイクルを１サイクルとして複数回、繰り返すＡＬＤ法によりタングステンの結晶核を形成する核形成工程と、ＣＶＤ法により結晶核上にタングステン膜を成膜する下記（５）の膜形成工程と、を連続して行なうＳＦＤ法により、前記タングステン膜を形成することを特徴とする請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
（１）第１原料ガスを供給することにより、タングステン原料を下層膜表面に吸着させる工程、
（２）第１原料ガスをパージする工程、
（３）第１還元ガスを供給することにより、下層膜表面に吸着しているタングステン原料を還元してタングステンの結晶核を形成する工程、
（４）第１還元ガスをパージする工程、
（５）第２原料ガス及び第２還元ガスを同時に供給することにより、タングステン膜を形成する工程。
【請求項１２】
前記第１及び第２原料ガスがフッ化タングステン（ＷＦ6）ガスであり、
前記第１還元ガスがモノシラン（ＳｉＨ4）ガス、又はジボラン（Ｂ2Ｈ6）ガスであり、
前記第２還元ガスが水素ガスであることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
３５０〜４５０℃の温度範囲に設定した前記ＳＦＤ法により前記タングステン膜を形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
周辺回路領域の半導体基板の表面にゲート酸化膜を形成する工程と、
メモリセル領域の半導体基板内にトレンチを設ける工程と、
前記トレンチの内壁上にゲート酸化膜及び窒化チタン膜を、この順に形成する工程と、
前記トレンチ内を埋め込むように前記半導体基板上に第１のタングステン膜を形成する工程と、
前記第１のタングステン膜を形成した後、前記第１のタングステン膜に対して第１のアニール処理を行う工程と、
前記第１のアニール処理後、エッチバックにより前記開口部内に、ゲート酸化膜、窒化チタン膜及び第１のタングステン膜を残留させる工程と、
前記メモリセル領域の半導体基板における前記トレンチを挟んだ両側に、第１及び第２不純物拡散領域を形成することにより、埋め込みゲート電極を備えたＭＯＳトランジスタを得る工程と、
前記メモリセル領域及び周辺回路領域の半導体基板上に順に、ポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、第２のタングステン膜、窒化シリコン膜、及び酸化シリコン膜を有する積層体を形成する工程と、
前記積層体の形成後、第２のアニール処理を行う工程と、
前記第２のアニール処理後、前記積層体をエッチングすることにより、前記メモリセル領域において前記第１不純物拡散領域上にビット線、前記周辺回路領域において前記ゲート酸化膜上にゲート電極を形成する工程と、
前記周辺回路領域の半導体基板における前記ゲート電極を挟んだ両側に、第１及び第２不純物拡散領域を形成することにより、プレナー型のＭＯＳトランジスタを得る工程と、
前記メモリセル領域及び周辺回路領域の半導体基板上に層間絶縁膜を形成する工程と、
前記メモリセル領域の層間絶縁膜内に、前記第２不純物拡散領域を露出させるようにコンタクトホールを形成する工程と、
前記コンタクトホールの下部に順に、ポリシリコン膜及びチタン膜を形成する工程と、
前記コンタクトホールの上部の内壁上及び前記層間絶縁膜の表面上に窒化チタン膜を形成する工程と、
前記コンタクトホール内を埋め込むと共に前記層間絶縁膜の表面上の窒化チタン膜を覆うように、第３のタングステン膜を形成する工程と、
前記第３のタングステン膜を形成した後、第３のタングステン膜に対して第３のアニール処理を行う工程と、
前記第３のアニール処理後、前記窒化チタン膜及び第３のタングステン膜のエッチバックにより、前記コンタクトホール内にポリシリコン膜、チタン膜、窒化チタン膜及び第３のタングステン膜を残留させることにより容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグに接続されるようにキャパシタを形成する工程と、
を有することを特徴とするＤｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙを備えた半導体装置の製造方法。
【請求項１５】
タングステン配線を備える半導体装置であって、
前記タングステン配線を構成する少なくとも一つの結晶粒の粒径寸法が前記タングステン配線の配線幅寸法以上であることを特徴とする半導体装置。
【請求項１６】
前記半導体装置は、半導体基板と、埋め込みゲート電極を有するＭＯＳトランジスタと、を備え、
前記埋め込みゲート電極は、前記半導体基板内に設けられたトレンチの内壁上に順に設けられたゲート酸化膜及び窒化チタン膜と、前記トレンチ内を埋め込むように前記窒化チタン膜上に設けられた前記タングステン配線と、を有することを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記半導体装置は、半導体基板と、前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜を貫通して前記半導体基板の主面にまで延在するコンタクトプラグと、を有し、
前記コンタクトプラグは、コンタクトホールの下部に順に設けられたポリシリコン膜及びチタン膜と、前記コンタクトホールの上部の内壁上に設けられた窒化チタン膜と、前記コンタクトホールの上部を埋め込むように前記窒化チタン膜上に設けられた前記タングステン配線と、を有することを特徴とする請求項１５に記載の半導体装置。
【請求項１８】
更に、前記コンタクトプラグに接続されたキャパシタ又は配線層を有することを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記半導体装置は、半導体基板と、前記半導体基板上に設けられたビット線と、を有し、
前記ビット線は、前記半導体基板側から順にポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、及び前記タングステン配線を有することを特徴とする請求項１５に記載の半導体装置。
【請求項２０】
前記半導体装置は、半導体基板と、ゲート酸化膜を介して前記半導体基板上に設けられたゲート電極を有するＭＯＳトランジスタと、を備え、
前記ゲート電極は、記半導体基板側から順にポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜、及び前記タングステン配線を有することを特徴とする請求項１５に記載の半導体装置。
【図１】
【図２】
【図３】
【図５】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図５】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−１５１４３５（Ｐ２０１２−１５１４３５Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−１９０６５０（Ｐ２０１１−１９０６５０）
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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