半導体装置の製造方法
【課題】めっき膜厚の制御を精度よく行う。
【解決手段】半導体基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含む半導体装置の製造方法において、めっき工程は、複数の凹部のうち所定幅以下の微細な凹部が導電性材料で埋め込まれる際に、所定の第１の基準電流密度を半導体基板全面における各複数の凹部の側壁の面積を含む第１の表面積Ｓ１と各複数の凹部の側壁の面積を含まない第２の表面積Ｓ２との表面積比Ｓｒ＝Ｓ１／Ｓ２に基づき補正した第１の電流密度でめっき処理を行う工程（Ｓ１０４）を含む。
【解決手段】半導体基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含む半導体装置の製造方法において、めっき工程は、複数の凹部のうち所定幅以下の微細な凹部が導電性材料で埋め込まれる際に、所定の第１の基準電流密度を半導体基板全面における各複数の凹部の側壁の面積を含む第１の表面積Ｓ１と各複数の凹部の側壁の面積を含まない第２の表面積Ｓ２との表面積比Ｓｒ＝Ｓ１／Ｓ２に基づき補正した第１の電流密度でめっき処理を行う工程（Ｓ１０４）を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の凹部が形成された絶縁膜において、めっき処理により導電性膜を形成する際の半導体装置の製造方法およびめっき処理装置に関する。
【背景技術】
【０００２】
銅配線を用いる半導体装置において、設計ルールの縮小に伴う配線パターン微細化が進むにつれ、銅めっきプロセスにおけるビアやトレンチへの埋設性能の向上が要求されている。
【０００３】
特許文献１（米国特許第６３１９８３１号明細書）および特許文献２（米国特許第６１４０２４１号明細書）には、低い電流密度で第１のめっき処理を行い、その後に高い電流密度で第２のめっき処理を行う手順が記載されている。
【０００４】
特許文献３（特開２００１−１２３２９８号公報）には、被めっき対象物と同じ材料からなる電極を用い、電極電位と電流密度の関係式を予め求めておき、一方、めっき浴中にて被めっき対象物を任意の電位または電流値で分極させ、そのときの電流値および電位値を求め、上記関係式と前記電流値および電位値から、被めっき対象部分の面積を算出し、この算出した面積に基づいて、所定の膜厚のめっきを行うことの電流値で電解めっきを行う技術が記載されている。具体的には、基板に感光性のめっきレジストを用いてフォトリソグラフ法により配線パターンを形成し、感光性のめっきレジストにより保護されていない露出部分である被めっき対象となる電極の面積を、当該基板を分極させて電流値を測定する。次いで、電流値に基づき、基板の被めっき対象部の面積を算出する。この面積に基づき、めっき処理の電流値を決定する。
【０００５】
特許文献４（特開２００５−２６４２７１号公報）には、複数の凹部が形成された層における第１の基準幅以下の幅を有する微細凹部が当該層に占める割合を取得する工程と、その割合に応じて、導電性材料で凹部を埋め込む際の積算電流量を決定する工程と、その積算電流量に基づき、電解めっき法により、導電性パターンを形成する工程とを含む半導体装置の製造方法が記載されている。これにより、適切な膜厚の電解めっき膜を形成することができる。
【０００６】
特許文献５（特開２００６−６００１１号公報）には、絶縁膜表面と開口部とに形成されたシード膜を電極として第１の電流密度となる電流を流し、開口部に導電性材料をめっき法により堆積させる第１のめっき工程と、前記第１のめっき工程後、第１の電流密度より小さい電流密度となる電流を流し、絶縁膜表面上に導電性材料をめっき法により堆積させる第２のめっき工程と、第２のめっき工程後にアニール処理するアニール工程とを含む半導体装置の製造方法が記載されている。
【０００７】
特許文献６（特開２００５−３９１４２号公報）には、半導体基板上の絶縁膜に形成された、配線用溝およびビア孔のうち少なくともいずれか一方に導電層を埋め込むための電解めっき法は、導電層の材料を含んだめっき液の単位面積あたりに流れる電流値である電流密度とめっき時間との積である積算電流密度が所定の値となる条件でめっき処理を行う第１のステップと、第１のステップよりも電流密度が小さい条件でめっき処理を行う第２のステップとを有する半導体装置の製造方法が記載されている。これにより、電解めっき法により、配線用溝やビア孔に形成された導電層の埋設性が向上し、かつボトムアップ性がウェハ面内でより均一となる、と記載されている。
【０００８】
特許文献７（特開２００４−２７００２８号公報）には、ダマシン法銅めっきにおいて、めっきを成長させる処理の間に、めっきを成長させる方向とは逆の方向にのみ電流を流すステップを含む方法が記載されている。これにより、配線の密なところにめっきの盛り上がりが生じて、ＣＭＰ研磨時間の増大によるコストアップ等が生じるのを防ぐことができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６３１９８３１号明細書
【特許文献２】米国特許第６１４０２４１号明細書
【特許文献３】特開２００１−１２３２９８号公報
【特許文献４】特開２００５−２６４２７１号公報
【特許文献５】特開２００６−６００１１号公報
【特許文献６】特開２００５−３９１４２号公報
【特許文献７】特開２００４−２７００２８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、めっき処理装置においては、予め、めっき処理対象の半導体装置に印加する所定の基準電流密度およびめっき処理時間がレシピとして設定されている。一方、めっき処理対象の半導体装置は、設計に応じて様々な配線パターンを有する。微細パターンを多く含む半導体装置では、微細パターンをあまり含まない半導体装置に比べてめっき時間が長く必要になる。そのため、設計の異なる種々の半導体装置に同じ基準電流密度で同じ時間だけめっき処理を行おうとした場合に、微細パターンを多く含む半導体装置を基準にすると、微細パターンをあまり含まない半導体装置においてはめっき成膜が過剰に行われるという問題が生じる。めっき成膜が過剰に行われると、めっき材料が無駄に使われ無駄なコストがかかるとともに、その後のＣＭＰ等の処理において時間がかかり、スループットが低下するという問題が生じる。一方、微細パターンをあまり含まない半導体装置を基準にすると、微細パターンを多く含む半導体装置において、めっき成膜が充分に行えないという問題が生じる。とくに微細な凹部でのめっき成膜が充分に行えず、凹部中に空孔等が形成されてしまう。しかし、従来、このような問題が解決されていなかった。
【００１１】
本発明者らは、上記のような現象を種々検討した結果、めっき処理により半導体装置の凹部内を導電性材料で埋め込む場合、配線パターンの密度によって凹部の側壁の面積が大きく異なることにより、めっき処理の実効的な表面積が大きく異なることが、上記のような問題が生じる原因であることを見出した。
【００１２】
しかし、従来、このような問題が解決されていなかった。たとえば、特許文献３においては、被めっき対象となる電極の面積に基づきめっき処理の電流値を決定しているが、めっき処理により凹部内を導電性材料で埋め込む場合の特性が考慮されていない。すなわち、凹部の側壁の面積が考慮されていないため、精度のよい補正ができていない。また、特許文献４に記載の技術では、微細凹部が層に占める割合に応じて積算電流量が決定されているが、めっき処理の実効的な表面積が考慮されていないため、精度のよい補正ができていない。
【課題を解決するための手段】
【００１３】
本発明によれば、
基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含み、
前記めっき工程は、前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれる際に、所定の第１の基準電流密度を前記基板全面における各前記複数の凹部の側壁の面積を含む第１の表面積Ｓ１と各前記複数の凹部の側壁の面積を含まない第２の表面積Ｓ２との表面積比Ｓｒ＝Ｓ１／Ｓ２に基づき補正した第１の電流密度を用いてめっき処理を行う工程を含む半導体装置の製造方法が提供される。めっき工程は、前記凹部内にシード膜を形成する工程を含むことができ、第１の電流密度を用いてめっき処理を行う工程は、シード膜を形成する工程の後に行うことができる。
【００１４】
本発明によれば、
基板上に形成された絶縁膜に設けられた複数の凹部を含む半導体装置の前記凹部をめっき処理により導電性材料で埋め込むめっき処理を行うめっき処理装置であって、
めっき対象の前記半導体装置に印加する第１の基準電流密度を記憶するデータ記憶部と、
前記めっき対象の前記半導体装置の前記基板全面における各前記複数の凹部の側壁の面積を含む第１の表面積Ｓ１と各前記複数の凹部の側壁の面積を含まない第２の表面積Ｓ２との表面積比Ｓｒ＝Ｓ１／Ｓ２を取得し、当該表面積比Ｓｒに基づき、前記第１の基準電流密度を補正して第１の電流密度を算出する演算部と、
前記演算部で算出された前記第１の電流密度を用いて前記めっき対象の前記半導体装置へめっき処理を行うめっき処理部と、
を含むめっき処理装置が提供される。
【００１５】
ここで、第１の表面積Ｓ１は、基板上の複数の凹部それぞれの周囲長の和に凹部深さを乗じた値と基板全面の表面積（第２の表面積Ｓ２）との和とすることができる。
【００１６】
本発明の半導体装置の製造方法によれば、所定幅以下の微細な凹部が前記導電性材料で埋め込まれる際に、凹部の側壁の面積を考慮して電流密度が補正される。そのため、半導体装置において形成される凹部のパターンにかかわらず、電流密度を略一定にすることができる。これにより、めっき処理時のボトムアップ性を良好にすることができ、微細な凹部においても、めっき膜を制御性よく形成することができる。また、電流密度を略一定にすることができるため、成膜されるめっき膜のたとえば粒径や配向等の性質も一定にすることができ、膜特性を良好にすることができる。
【００１７】
なお、微細な凹部が埋め込まれるまでのめっき処理の大部分をこのように補正した電流密度を用いて行うことにより、上記の効果が得られる。すなわち、めっき処理の最初や途中の段階の短い時間、このように補正した電流密度を用いることなくめっき処理を行うことを排除するものではない。さらに、微細な凹部を埋め込んだ後は、このような補正を行うことなく、より大きい電流密度を用いてめっき処理を行うこともできる。これにより、スループットを高めることができる。
【発明の効果】
【００１８】
本発明によれば、めっき膜厚の制御を精度よく行うことができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２】本発明の実施の形態におけるめっき処理手順を示すフローチャートである。
【図３】半導体装置を模式的に示す図である。
【図４】複数のグループと、各グループにおける表面積比Ｓｒの範囲、および用いる電流密度との関係を示す図である。
【図５】本発明の実施の形態における表面積比Ｓｒの算出手順を説明する模式図である。
【図６】本発明の実施の形態におけるめっき処理装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２１】
（第１の実施の形態）
図１は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。本実施の形態において、層間絶縁膜１０６に配線を形成する工程を説明する。本実施の形態において、ダマシン法により銅配線を形成する手順を説明する。
【００２２】
半導体装置１００は、トランジスタ等が形成された半導体基板（基板）１０２と、半導体基板１０２上に形成された層間絶縁膜１０４と、その上に形成された層間絶縁膜１０６とを含む。層間絶縁膜１０４および層間絶縁膜１０６中には、配線やビアが形成されている。
【００２３】
このように構成された半導体装置１００において、まず、層間絶縁膜１０６に配線溝を形成する。ここで、図示したように、層間絶縁膜１０６には、第１の配線溝１０８、第２の配線溝１１０、第３の配線溝１１２、第４の配線溝１１４、第５の配線溝１１６、第６の配線溝１１８、および第７の配線溝１２０が形成される。
【００２４】
第１の配線溝１０８は配線幅Ｄ１、第５の配線溝１１６は配線幅Ｄ２、第６の配線溝１１８は配線幅Ｄ３、第７の配線溝１２０は配線幅Ｄ４を有する。第５の配線溝１１６の配線幅Ｄ２、第６の配線溝１１８の配線幅Ｄ３は略等しく、たとえば０．３μｍとする。第１の配線溝１０８の配線幅Ｄ１および第７の配線溝１２０の配線幅Ｄ４は、配線幅Ｄ２および配線幅Ｄ３よりも幅広である。また、第２の配線溝１１０、第３の配線溝１１２、および第４の配線溝１１４は、配線幅Ｄ２および配線幅Ｄ３よりも幅狭である。
【００２５】
このような配線溝（凹部）を配線材料で埋め込む手順は、以下のようになる。まず、層間絶縁膜１０６の凹部内にバリアメタル膜を形成する。バリアメタル膜は、たとえばＴａＮ／Ｔａ等、通常の銅配線のバリアメタル膜として用いられるものとすることができる。つづいて、バリア膜上にめっきのシード膜を形成する。ここで、シード膜は、ＣＶＤ法等により形成された銅膜等とすることができる。
【００２６】
その後、めっき処理を行う。本実施の形態において、めっき処理が通常の手順と異なる。本実施の形態において、めっき液は、通常の銅配線形成時のめっき膜を形成するのに用いるものと同様とすることができる。めっき液は、たとえば、硫酸、銅、および塩素を含むことができる。また、めっき液は、サプレッサー、アクセラレーター（キャリア）、レベラー等の添加剤を含むことができる。本実施の形態におけるめっき処理は、ボトムアップ堆積される。
【００２７】
図２は、本実施の形態におけるめっき処理手順を示すフローチャートである。
本実施の形態において、所定の基準電流密度およびめっき処理時間が予め設定されている。なお、本実施の形態において、基準電流密度として、第１の基準電流密度と第１の基準電流密度よりも大きい第２の基準電流密度が設定されている。めっき処理は、２ステップで行われる。配線パターンにおける微細な凹部を埋め込むまでは、第１の基準電流密度に基づくめっき処理が行われ、その後は、第２の基準電流密度に基づくめっき処理が行われる。所定の基準電流密度とは、後述する表面積比Ｓｒ＝１のときに半導体装置１００に印加される実効電流密度のことである。
【００２８】
本実施の形態において、第１の基準電流密度は、後述する表面積比Ｓｒ＝１のときに半導体装置１００に印加される実効電流密度が２ｍＡ／ｃｍ２以上６．５ｍＡ／ｃｍ２以下、より好ましくは３．５ｍＡ／ｃｍ２以上５ｍＡ／ｃｍ２以下となるように設定する。これにより、埋設不良やめっき焼け不良が起こらない領域でめっき処理を行うことができる。
【００２９】
このような状態で、まず、半導体基板（ウェハ）全面における、各複数の凹部の側壁の面積を含む第１の表面積Ｓ１と各複数の凹部の側壁の面積を含まない第２の表面積Ｓ２との表面積比Ｓｒ＝Ｓ１／Ｓ２を算出する（Ｓ１００）。上記の基準電流密度は、第２の表面積Ｓ２を基準として設定される。ここで、半導体基板が直径３００ｍｍ（半径１４．８ｃｍ）のシリコンウェハであれば、Ｓ２は６８８ｃｍ２になる。
【００３０】
図３を参照して、表面積比Ｓｒの算出手順を説明する。図３は、半導体装置１００を模式的に示す図である。図中、白抜き部分は、凹部が形成された箇所とすることができる。まず、レチクル上のパターンに基づき、半導体基板１０２（ウェハ）全体に形成された複数の凹部の周囲長ｌを算出する。たとえば、ある凹部Ａの周囲長は（ａ＋ｂ＋ｃ＋ｄ）である。また、他の凹部Ｂの周囲長は（ｅ＋ｆ＋ｇ＋ｈ）である。このように、半導体基板１０２上に形成された凹部すべての周囲長ｌ＝（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ＋ｇ＋ｈ・・）を算出する。つづいて、周囲長ｌに凹部の深さｍを乗じて側壁面積（ｌ×ｍ）を算出する。このようにして算出した側壁面積をウェハ面積Ｓ２に加えることにより、めっき処理をする表面全体の実面積Ｓ１（＝ｌ×ｍ＋Ｓ２）を算出する。表面積比Ｓｒは、実面積Ｓ１を基板の表面積Ｓ２で除すことにより算出される。
【００３１】
図２に戻り、表面積比Ｓｒの値に基づき、補正が必要か否かを判断する（Ｓ１０２）。本実施の形態において、表面積比Ｓｒが所定範囲内か否かを判断し、表面積比Ｓｒが所定範囲内の場合に、補正が必要と判断する。ここで、所定の範囲は、たとえば、１．４以上とすることができる。これにより、表面積比Ｓｒがあまり大きくない場合には、補正処理を行うことなく、スムーズにめっき処理を行うことができるとともに、表面積比Ｓｒがある程度大きい場合に、補正処理を行うことにより、ボトムアップ性を良好にすることができる。
【００３２】
すなわち、半導体基板１０２上に微細な凹部が多数形成されている場合は、側壁面積が大きくなり、表面積比Ｓｒの値が大きくなる。本実施の形態において、表面積比Ｓｒが大きく、凹部の側壁面積の影響が無視できない時に、表面積比Ｓｒに基づき第１の電流密度を補正して第１のめっき処理を行う。ボトムアップ堆積されるめっき処理の場合、凹部の側壁の面積の大小により、実効電流密度が異なってくる。本実施の形態において、表面積比Ｓｒに応じて適宜電流密度が補正されるので、様々なパターン密度の半導体装置の膜厚の制御を精度よく行うことができる。
【００３３】
補正が必要な場合（Ｓ１０２のＹＥＳ）、所定の第１の基準電流密度を表面積比Ｓｒに基づいて補正した第１の電流密度を用いてめっき処理を行う（Ｓ１０４）。第１の電流密度は、表面積比Ｓｒが大きいほど大きくなるように設定される。本実施の形態において、第１の電流密度は、側壁面積を考慮しない第１の基準電流密度（Ｓｒ＝１）に対して、表面積比Ｓｒを乗じることによって算出される。上述したように、本実施の形態において、第１の基準電流密度は、Ｓｒ＝１のときに、実効電流密度がたとえば２ｍＡ／ｃｍ２以上６．５ｍＡ／ｃｍ２以下、より好ましくは３．５ｍＡ／ｃｍ２以上５ｍＡ／ｃｍ２以下の範囲内になるように設定される。このような第１の基準電流値を表面積比Ｓｒに基づいて補正した場合、半導体装置１００の配線パターンに関わらず、実効電流密度を、たとえば２ｍＡ／ｃｍ２以上６．５ｍＡ／ｃｍ２以下、より好ましくは３．５ｍＡ／ｃｍ２以上５ｍＡ／ｃｍ２以下の範囲内にすることができる。これにより、凹部を良好に埋設することができるとともに、めっき焼けが生じないようにすることができる。
【００３４】
以下、このめっき処理を第１のめっき処理という。第１のめっき処理は、層間絶縁膜１０６上に形成された複数の凹部のうち所定幅以下の微細な凹部（以下、単に微細凹部という。）が導電性材料で埋め込まれるまで行う。本実施の形態において、所定幅は、たとえば０．３μｍとすることができる。このような微細凹部において、表面積比Ｓｒを考慮して第１の基準電流密度を補正することにより、ボトムアップ性を良好にすることができる。
【００３５】
なお、微細凹部への導電性材料による埋め込みが終了するまでの時間を予め設定しておき、その時間が経過したか否かに基づき、ステップＳ１０６の判断を行うことができる。この時間は、たとえば以下のようにして算出することができる。まず、複数のサンプルを準備する。つづいて、これらのサンプルについて、同様の処理条件で、いくつかの時間間隔でめっき処理を行なう。その後、複数のサンプルをへき開し、微細凹部が埋め込まれているサンプルを検出する。そのサンプルに施しためっき処理時間が、微細凹部への導電性材料による埋め込みが終了するまでの時間となる。また、単位時間あたりの成膜量が把握できれば、凹部の幅に基づき、微細凹部への導電性材料による埋め込みが終了するまでの時間を算出することもできる。
【００３６】
微細凹部の埋め込みが終了すると（Ｓ１０６のＹＥＳ）、第１のめっき処理を終了する。この工程を図１（ｂ）に示す。第１のめっき処理により、第５の配線溝１１６および第６の配線溝１１８ならびにこれらよりも微細な微細凹部が第１のめっき膜１３０により埋め込まれる。
【００３７】
図２に戻り、第２の電流密度を用いてめっき処理を行う（Ｓ１０８）。第２の電流密度は、表面積比Ｓｒに基づく補正を行わないものとすることができる。本実施の形態において、第２の電流密度としては、第２の基準電流密度を用いることができる。第２の電流密度は、第１の基準電流密度に比べて、大きい値とすることができる。以下、このめっき処理を第２のめっき処理という。第２の電流密度は、たとえば、２８ｍＡ／ｃｍ２以上５７ｍＡ／ｃｍ２以下（２０−４０Ａ／ｗｆで換算）とすることができる。より好ましくは、第２の電流密度は、４２ｍＡ／ｃｍ２以上５７ｍＡ／ｃｍ２以下（３０−４０Ａ／ｗｆで換算）とすることができる。これにより、生産性を良好にすることができる。第２の電流密度でのめっき処理が終了すると（Ｓ１１０のＹＥＳ）、めっき処理を終了する。この工程を図１（ｃ）に示す。第２の電流密度でのめっき処理により、第５の配線溝１１６および第６の配線溝１１８よりも幅広な凹部が第２のめっき膜１３２により埋め込まれる。
【００３８】
図２に戻り、ステップＳ１０２において、補正が必要でない場合（Ｓ１０２のＮＯ）、第１の基準電流密度を用いた通常のめっき処理を行い（Ｓ１１２）、めっき処理を終了する。
【００３９】
なお、第１のめっき処理と第２のめっき処理の処理時間は、予め算出しておくことができる。第１のめっき処理の処理時間は、上述した微細凹部への導電性材料による埋め込みが終了するまでの時間とすることができる。たとえば、第１のめっき処理は５０秒〜８０秒程度、第２のめっき処理は２０秒〜５０秒程度とすることができる。これらの処理時間は一例であり、所望の膜厚を得るための適切な値に設定することができる。
【００４０】
以上のめっき処理の終了後、ＣＭＰにより、配線溝外部に露出した第２のめっき膜１３２を除去して平坦化する。この後、さらに層間絶縁膜形成、凹部形成、金属膜形成を繰り返すことにより、多層配線構造が得られる。
【００４１】
なお、第１のめっき処理と第２のめっき処理との間（図２のステップＳ１０６とステップＳ１０８との間）に、めっき成膜を行う際とは逆方向に電流をかける処理を行うことができる。この手順は、特許文献７に記載されたのと同様にして行うことができる。このような処理により、成膜された第１のめっき膜１３０の一部を溶かすことができる。これにより、めっき膜上の添加剤の濃淡をキャンセルすることができ、めっき膜の面内均一性を向上することができる。
【００４２】
以上のように、本実施の形態における半導体装置の製造手順によれば、微細凹部が埋め込まれるまでは、表面積比Ｓｒに基づき補正した第１の電流密度によりめっき処理が行われる。そのため、各凹部内において、実効電流密度が等しい条件で、めっき処理を行うことができる。これにより、めっき成膜とボトムアップを効率よく行うことができる。また、微細凹部が埋め込まれた後は、第２のめっき処理により、効率よく成膜を行うことができる。これにより、めっき処理装置のスループットを向上することができる。また、ボトムアップを良好に行うことができるため、めっき処理後のＣＭＰ工程での処理時間減少によるスループット向上を行うこともできる。
【００４３】
以上の手順により、微細パターンが含まれる半導体装置と大パターンが形成された半導体装置との間でのめっき膜厚差を減少することができる。また、面内均一性も向上する。
なお、実際には配線パターン密度はレチクルにより決まっている。このため図２に示した手順およびめっき処理の適切な時間をあるレチクルにつきめっき装置に一旦設定すれば、同じレチクルを使用して形成された凹部のめっき処理はこの設定に基づいて行うことができる。
【００４４】
（第２の実施の形態）
本実施の形態において、第１のめっき処理における第１の電流密度の補正方法が、第１の実施の形態で説明したのと異なる。
【００４５】
本実施の形態において、表面積比Ｓｒを所定範囲毎にグループ化し、各グループに対して、補正値を設定する。すなわち、グループ毎に第１の電流密度を設定する。そして、第１の電流密度でめっき処理を行う際に、当該半導体装置の表面積比Ｓｒが含まれるグループに設定された第１の電流密度でめっき処理を行う。このようにすることにより、めっき処理時のレシピを簡略化することができるとともに、ボトムアップを良好に行うことができる。
【００４６】
図４は、複数のグループと、各グループにおける表面積比Ｓｒの範囲、および用いる電流密度との関係を示す図である。
【００４７】
たとえば、表面積比Ｓｒが１．０≦Ｓｒ＜１．２の範囲にある場合、グループＡに分類される。同様に、表面積比Ｓｒが１．２≦Ｓｒ＜１．４の範囲にある場合グループＢというように、たとえばＳｒの大きさ０．２ごとにグループ分けを行う。
【００４８】
めっき装置の設定電流値は、各グループに対して、実効電流密度が所定範囲内となるように設定される。すなわち、各グループの第１の電流密度は、当該第１の電流密度を表面積比Ｓｒで除して得られる実効電流密度が所定範囲内となるように設定される。ここで、所定範囲は、たとえば２ｍＡ／ｃｍ２以上６．５ｍＡ／ｃｍ２以下、より好ましくは３．５ｍＡ／ｃｍ２以上５ｍＡ／ｃｍ２以下とすることができる。このような範囲とすることにより、凹部を良好に埋設することができるとともに、めっき焼けが生じないようにすることができる。
【００４９】
たとえば、グループＡの表面積比が１．０≦Ｓｒ＜１．２の範囲にあるものは、めっき装置の電流値を３Ａで処理すると定める。このようにすると、第１の電流密度は、４．４Ａ／ｃｍ２となる。この場合、表面積比Ｓｒを考慮した実効電流密度は、表面積比Ｓｒ＝１の場合には４．４ｍＡ／ｃｍ２、表面積比Ｓｒ＝１．２の場合には３．６ｍＡ／ｃｍ２となる。このように、同じグループに属する場合でも表面積比Ｓｒの値によって実効電流密度が異なるが、グループ分けを適切に行うことにより、好ましい範囲におさめることができる。
【００５０】
図４に示したように、表面積比Ｓｒが大きいグループほど、めっき装置の電流値を高く定める必要がある。このような表面積比Ｓｒに基づく電流密度の補正は、表面積比Ｓｒが大きい場合に、とくに有効に用いることができる。たとえば、表面積比Ｓｒが２．０の場合、グループＦに属する。この場合、めっき装置の電流値を５．５Ａで処理すると定める。このようにすると、第１の電流密度は、８．０ｍＡ／ｃｍ２となる。この場合、表面積比Ｓｒを考慮した実効電流密度は、４．０ｍＡ／ｃｍ２となる。
【００５１】
以上の第１のめっき処理を行った後、第１の実施の形態で説明したのと同様の第２のめっき処理を行う。
【００５２】
本実施の形態においても、第１の実施の形態と同様の効果が得られる。また、処理やレシピを簡略化することができる。
【００５３】
（第３の実施の形態）
本実施の形態において、めっき処理の途中で、表面積の変化に応じて、補正値を設定し直す点で、第１の実施の形態および第２の実施の形態で説明したのと異なる。めっき処理をすすめると、徐々に凹部が埋められていくので、表面積比Ｓｒの値が小さくなっていく。本実施の形態においては、予めパターン密度の異なるウェハごとに、めっき処理の進行状況と、その時点での表面積比Ｓｒの値との関係を予め求めておく。この関係に基づき、電流密度を変化させる。
【００５４】
たとえば、第１の電流密度でめっき処理を行う工程は、当該めっき処理の進行状況に応じて第１の表面積Ｓ１が変化することを考慮して、途中の段階で当該段階における第１の表面積Ｓ１の値を第２の表面積Ｓ２で除して表面積比Ｓｒを算出し、当該表面積比Ｓｒに基づき第１の基準電流密度を補正した第１の電流密度でめっき処理を行う工程を含む。たとえば、第１のめっき処理において、めっき処理前の第１の表面積Ｓ１を用いて第１の基準電流密度を補正しためっき処理と、めっき処理途中の第１の表面積Ｓ１を用いて第１の基準電流密度を補正しためっき処理とを順次行うようにすることができる。
【００５５】
図５は、本実施の形態における表面積比Ｓｒの算出手順を説明する模式図である。
ここでは、凹部Ａおよび凹部Ｂを例として説明する。めっき処理前の凹部Ａおよび凹部Ｂを破線で示す。めっき処理前、凹部Ａは、図３に示したのと同様、周辺長が（ａ＋ｂ＋ｃ＋ｄ）となる。また、めっき処理前、凹部Ｂは、周辺長が（ｅ＋ｆ＋ｇ＋ｈ）となる。このとき、凹部Ａおよび凹部Ｂともに、深さはｍである。
【００５６】
めっき処理途中のある段階において、凹部Ａの周辺長ｌ１'はｌ１'＝（ａ'＋ｂ'＋ｃ'＋ｄ'）となる。このとき凹部Ａの深さはｍ１'となる。このとき、凹部Ａの側壁面積は、ｌ１'×ｍ１'となる。また、同じ段階において、凹部Ｂの周辺長ｌ２'はｌ２'＝（ｅ'＋ｆ'＋ｇ'＋ｈ'）となる。このとき、凹部Ｂの深さはｍ２'となる。このとき、凹部Ｂの側壁面積は、ｌ２'×ｍ２'となる。他の凹部についても、パターンごとに同様に予め側壁面積を算出しておく。ここで、パターンごとに、周辺長を（ｌ１'、ｌ２'、ｌ３'・・・）、深さを（ｍ１'、ｍ２'、ｍ３'・・・）、パターンの数を（ｐ１'、ｐ２'、ｐ３'・・・）とする。この場合、この段階でのめっき処理をする表面全体の実面積Ｓ３（＝ｌ１'×ｍ１'× ｐ１'＋ｌ２'×ｍ２'× ｐ２'・・・＋Ｓ２）となる。この段階での表面積比Ｓｒは、実面積Ｓ３を基板の表面積Ｓ２で除すことにより算出される。以上の処理を、めっき処理の段階毎に行う。これにより、めっき処理過程全般において、実効電流密度を均一にすることができ、成膜を良好に行うことができる。
【００５７】
なお、第２の電流密度でめっき処理を行う第２のめっき処理においても、その段階における表面積比Ｓｒを考慮した補正を行うようにしてもよい。本実施の形態におけるめっき処理は、以下の手順のいずれを採用してもよい。
（１）第１のめっき処理を複数回行った後、第１の実施の形態および第２の実施の形態と同様に、表面積比Ｓｒを考慮することなく、第２のめっき処理を行う。
（２）第１のめっき処理を複数回行った後、第２のめっき処理を行う際にも、表面積比Ｓｒを考慮して第２の電流密度を設定する。
（３）第１のめっき処理を１回行った後、第２のめっき処理を行う際にも、表面積比Ｓｒを考慮して第２の電流密度を設定する。
【００５８】
上記（２）および（３）の場合、第２の電流密度は、第２の基準電流密度を複数の凹部のうち所定幅以下の微細な凹部が導電性材料で埋め込まれた時点での半導体基板全面における各複数の凹部の側壁の面積を含む第３の表面積Ｓ３と各複数の凹部の側壁の面積を含まない第４の表面積Ｓ４との表面積比Ｓｒ＝Ｓ３／Ｓ４に基づき補正することにより算出することができる。
【００５９】
本実施の形態において、めっき処理の進行に応じて変化する表面積比に応じて、補正を細かく行うことにより、膜厚制御および均一性制御を精度よく行うことができる。
本実施の形態の場合においても第１の実施の形態と同様に、めっき処理の適切な時間をあるレチクルにつきめっき装置に一旦設定すれば、同じレチクルを使用して形成された凹部のめっき処理はこの設定に基づいて行えばよい。
【００６０】
（第４の実施の形態）
本実施の形態において、第１〜第３の実施の形態で説明しためっき処理を行うめっき処理装置２００の構成を説明する。
図６は、本実施の形態におけるめっき処理装置２００の構成を示すブロック図である。
めっき処理装置２００は、めっき処理制御部２０２と、めっき処理部２０８とを含む。めっき処理制御部２０２は、演算部２０４およびデータ記憶部２０６を含む。製品情報管理装置２１０は、製品ごとに決まっている処理条件および処理結果を一元管理する。
【００６１】
めっき処理装置２００は、製品情報管理装置２１０からめっき対象基板の表面積比Ｓｒを取得する。データ記憶部２０６は、表面積比Ｓｒが１の場合の電流値を記憶する。演算部２０４は、データ記憶部２０６から表面積比Ｓｒが１の場合の電流値を読み出し、当該電流値と製品情報管理装置２１０から取得した表面積比Ｓｒの値とに基づき、適切な電流密度を算出する。めっき処理制御部２０２は、演算部２０４が算出した電流値をめっき処理部２０８に出力する。めっき処理部２０８は、めっき処理制御部２０２から出力された電流値でめっき処理を行う。
【００６２】
なお、このような装置を用いて電流密度補正を行う場合に、各製品情報に応じてめっき処理装置２００で補正を行うためには、製品種類の数×めっき層の数分行う必要があり、非常に煩雑である。そのため、予め設定されている製品情報が製品情報管理装置２１０からめっき処理装置２００へ自動的に伝達されるよう構成されることが好ましい。また、これにより、この補正が自動的に行なわれることが好ましい。
【実施例】
【００６３】
以下の実施例および比較例において、表面積比Ｓｒ＝２．７となる半導体装置へのめっき処理を行った。なお、補正を行わない場合のウェハ電流密度（第１の基準電流密度）が４．２ｍＡ／ｃｍ２となるようにした。また、めっき処理開始前の表面積比Ｓｒ＝２．７であった。
【００６４】
（実施例）
第１のめっき処理：第１の基準電流密度を表面積比Ｓｒで補正し、第１の電流密度を４．２ｍＡ／ｃｍ２×２．７＝１１．３４ｍＡ／ｃｍ２とした。６０秒成膜処理を行った。
第２のめっき処理：第２の電流密度を２８ｍＡ／ｃｍ２とした。４０秒成膜処理を行った。
【００６５】
（比較例）
第１のめっき処理：第１の基準電流密度への補正を行うことなく、第１の基準電流密度をそのまま第１の電流密度として、４．２ｍＡ／ｃｍ２とした。６０秒成膜処理を行った。
第２のめっき処理：第２の電流密度を２８ｍＡ／ｃｍ２とした。４０秒成膜処理を行った。
【００６６】
上記のめっき処理後、実施例および比較例の半導体装置について、へき開して、めっき膜の膜厚を観察した。実施例では、凹部形成箇所上方において、余剰膜厚が２００〜１０００Åとなった。一方、比較例の場合、めっき膜が充分に埋まっておらず、凹部内に空孔が形成された箇所が見られた。これは、第１のめっき処理が不充分なために、微細凹部が充分埋まる前に第２のめっき処理に移行したため、凹部に空孔が形成されたと考えられる。
【００６７】
比較例においては、表面積比Ｓｒに基づく補正を行っていない。そのため、ウェハ電流密度４．２ｍＡ／ｃｍ２の場合、凹部の側壁の面積を考慮すると、実効電流密度が４．２ｍＡ／ｃｍ２を２．７で割った値（約１．５６ｍＡ／ｃｍ２）と小さくなる。実効電流密度が小さくなると、めっき膜の膜厚も比例して薄くなる。そのため、これを補償するためには第１のめっき処理の時間を６０秒よりも長くする必要が生じる。しかしながら、処理時間を長くしても、実効電流密度が２ｍＡ／ｃｍ２より小さいと、ボトムアップ性が悪くなるため、埋設不良は解消されない。
【００６８】
以上、本発明を実施の形態および実施例に基づいて説明した。この実施の形態および実施例はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例および組合せも本発明の範囲にあることは当業者に理解されるところである。
【符号の説明】
【００６９】
１００ 半導体装置
１０２ 半導体基板
１０４ 層間絶縁膜
１０６ 層間絶縁膜
１０８ 第１の配線溝
１１０ 第２の配線溝
１１２ 第３の配線溝
１１４ 第４の配線溝
１１６ 第５の配線溝
１１８ 第６の配線溝
１２０ 第７の配線溝
１３０ 第１のめっき膜
１３２ 第２のめっき膜
２００ めっき処理装置
２０２ めっき処理制御部
２０４ 演算部
２０６ データ記憶部
２０８ めっき処理部
２１０ 製品情報管理装置
【技術分野】
【０００１】
本発明は、複数の凹部が形成された絶縁膜において、めっき処理により導電性膜を形成する際の半導体装置の製造方法およびめっき処理装置に関する。
【背景技術】
【０００２】
銅配線を用いる半導体装置において、設計ルールの縮小に伴う配線パターン微細化が進むにつれ、銅めっきプロセスにおけるビアやトレンチへの埋設性能の向上が要求されている。
【０００３】
特許文献１（米国特許第６３１９８３１号明細書）および特許文献２（米国特許第６１４０２４１号明細書）には、低い電流密度で第１のめっき処理を行い、その後に高い電流密度で第２のめっき処理を行う手順が記載されている。
【０００４】
特許文献３（特開２００１−１２３２９８号公報）には、被めっき対象物と同じ材料からなる電極を用い、電極電位と電流密度の関係式を予め求めておき、一方、めっき浴中にて被めっき対象物を任意の電位または電流値で分極させ、そのときの電流値および電位値を求め、上記関係式と前記電流値および電位値から、被めっき対象部分の面積を算出し、この算出した面積に基づいて、所定の膜厚のめっきを行うことの電流値で電解めっきを行う技術が記載されている。具体的には、基板に感光性のめっきレジストを用いてフォトリソグラフ法により配線パターンを形成し、感光性のめっきレジストにより保護されていない露出部分である被めっき対象となる電極の面積を、当該基板を分極させて電流値を測定する。次いで、電流値に基づき、基板の被めっき対象部の面積を算出する。この面積に基づき、めっき処理の電流値を決定する。
【０００５】
特許文献４（特開２００５−２６４２７１号公報）には、複数の凹部が形成された層における第１の基準幅以下の幅を有する微細凹部が当該層に占める割合を取得する工程と、その割合に応じて、導電性材料で凹部を埋め込む際の積算電流量を決定する工程と、その積算電流量に基づき、電解めっき法により、導電性パターンを形成する工程とを含む半導体装置の製造方法が記載されている。これにより、適切な膜厚の電解めっき膜を形成することができる。
【０００６】
特許文献５（特開２００６−６００１１号公報）には、絶縁膜表面と開口部とに形成されたシード膜を電極として第１の電流密度となる電流を流し、開口部に導電性材料をめっき法により堆積させる第１のめっき工程と、前記第１のめっき工程後、第１の電流密度より小さい電流密度となる電流を流し、絶縁膜表面上に導電性材料をめっき法により堆積させる第２のめっき工程と、第２のめっき工程後にアニール処理するアニール工程とを含む半導体装置の製造方法が記載されている。
【０００７】
特許文献６（特開２００５−３９１４２号公報）には、半導体基板上の絶縁膜に形成された、配線用溝およびビア孔のうち少なくともいずれか一方に導電層を埋め込むための電解めっき法は、導電層の材料を含んだめっき液の単位面積あたりに流れる電流値である電流密度とめっき時間との積である積算電流密度が所定の値となる条件でめっき処理を行う第１のステップと、第１のステップよりも電流密度が小さい条件でめっき処理を行う第２のステップとを有する半導体装置の製造方法が記載されている。これにより、電解めっき法により、配線用溝やビア孔に形成された導電層の埋設性が向上し、かつボトムアップ性がウェハ面内でより均一となる、と記載されている。
【０００８】
特許文献７（特開２００４−２７００２８号公報）には、ダマシン法銅めっきにおいて、めっきを成長させる処理の間に、めっきを成長させる方向とは逆の方向にのみ電流を流すステップを含む方法が記載されている。これにより、配線の密なところにめっきの盛り上がりが生じて、ＣＭＰ研磨時間の増大によるコストアップ等が生じるのを防ぐことができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６３１９８３１号明細書
【特許文献２】米国特許第６１４０２４１号明細書
【特許文献３】特開２００１−１２３２９８号公報
【特許文献４】特開２００５−２６４２７１号公報
【特許文献５】特開２００６−６００１１号公報
【特許文献６】特開２００５−３９１４２号公報
【特許文献７】特開２００４−２７００２８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、めっき処理装置においては、予め、めっき処理対象の半導体装置に印加する所定の基準電流密度およびめっき処理時間がレシピとして設定されている。一方、めっき処理対象の半導体装置は、設計に応じて様々な配線パターンを有する。微細パターンを多く含む半導体装置では、微細パターンをあまり含まない半導体装置に比べてめっき時間が長く必要になる。そのため、設計の異なる種々の半導体装置に同じ基準電流密度で同じ時間だけめっき処理を行おうとした場合に、微細パターンを多く含む半導体装置を基準にすると、微細パターンをあまり含まない半導体装置においてはめっき成膜が過剰に行われるという問題が生じる。めっき成膜が過剰に行われると、めっき材料が無駄に使われ無駄なコストがかかるとともに、その後のＣＭＰ等の処理において時間がかかり、スループットが低下するという問題が生じる。一方、微細パターンをあまり含まない半導体装置を基準にすると、微細パターンを多く含む半導体装置において、めっき成膜が充分に行えないという問題が生じる。とくに微細な凹部でのめっき成膜が充分に行えず、凹部中に空孔等が形成されてしまう。しかし、従来、このような問題が解決されていなかった。
【００１１】
本発明者らは、上記のような現象を種々検討した結果、めっき処理により半導体装置の凹部内を導電性材料で埋め込む場合、配線パターンの密度によって凹部の側壁の面積が大きく異なることにより、めっき処理の実効的な表面積が大きく異なることが、上記のような問題が生じる原因であることを見出した。
【００１２】
しかし、従来、このような問題が解決されていなかった。たとえば、特許文献３においては、被めっき対象となる電極の面積に基づきめっき処理の電流値を決定しているが、めっき処理により凹部内を導電性材料で埋め込む場合の特性が考慮されていない。すなわち、凹部の側壁の面積が考慮されていないため、精度のよい補正ができていない。また、特許文献４に記載の技術では、微細凹部が層に占める割合に応じて積算電流量が決定されているが、めっき処理の実効的な表面積が考慮されていないため、精度のよい補正ができていない。
【課題を解決するための手段】
【００１３】
本発明によれば、
基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含み、
前記めっき工程は、前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれる際に、所定の第１の基準電流密度を前記基板全面における各前記複数の凹部の側壁の面積を含む第１の表面積Ｓ１と各前記複数の凹部の側壁の面積を含まない第２の表面積Ｓ２との表面積比Ｓｒ＝Ｓ１／Ｓ２に基づき補正した第１の電流密度を用いてめっき処理を行う工程を含む半導体装置の製造方法が提供される。めっき工程は、前記凹部内にシード膜を形成する工程を含むことができ、第１の電流密度を用いてめっき処理を行う工程は、シード膜を形成する工程の後に行うことができる。
【００１４】
本発明によれば、
基板上に形成された絶縁膜に設けられた複数の凹部を含む半導体装置の前記凹部をめっき処理により導電性材料で埋め込むめっき処理を行うめっき処理装置であって、
めっき対象の前記半導体装置に印加する第１の基準電流密度を記憶するデータ記憶部と、
前記めっき対象の前記半導体装置の前記基板全面における各前記複数の凹部の側壁の面積を含む第１の表面積Ｓ１と各前記複数の凹部の側壁の面積を含まない第２の表面積Ｓ２との表面積比Ｓｒ＝Ｓ１／Ｓ２を取得し、当該表面積比Ｓｒに基づき、前記第１の基準電流密度を補正して第１の電流密度を算出する演算部と、
前記演算部で算出された前記第１の電流密度を用いて前記めっき対象の前記半導体装置へめっき処理を行うめっき処理部と、
を含むめっき処理装置が提供される。
【００１５】
ここで、第１の表面積Ｓ１は、基板上の複数の凹部それぞれの周囲長の和に凹部深さを乗じた値と基板全面の表面積（第２の表面積Ｓ２）との和とすることができる。
【００１６】
本発明の半導体装置の製造方法によれば、所定幅以下の微細な凹部が前記導電性材料で埋め込まれる際に、凹部の側壁の面積を考慮して電流密度が補正される。そのため、半導体装置において形成される凹部のパターンにかかわらず、電流密度を略一定にすることができる。これにより、めっき処理時のボトムアップ性を良好にすることができ、微細な凹部においても、めっき膜を制御性よく形成することができる。また、電流密度を略一定にすることができるため、成膜されるめっき膜のたとえば粒径や配向等の性質も一定にすることができ、膜特性を良好にすることができる。
【００１７】
なお、微細な凹部が埋め込まれるまでのめっき処理の大部分をこのように補正した電流密度を用いて行うことにより、上記の効果が得られる。すなわち、めっき処理の最初や途中の段階の短い時間、このように補正した電流密度を用いることなくめっき処理を行うことを排除するものではない。さらに、微細な凹部を埋め込んだ後は、このような補正を行うことなく、より大きい電流密度を用いてめっき処理を行うこともできる。これにより、スループットを高めることができる。
【発明の効果】
【００１８】
本発明によれば、めっき膜厚の制御を精度よく行うことができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２】本発明の実施の形態におけるめっき処理手順を示すフローチャートである。
【図３】半導体装置を模式的に示す図である。
【図４】複数のグループと、各グループにおける表面積比Ｓｒの範囲、および用いる電流密度との関係を示す図である。
【図５】本発明の実施の形態における表面積比Ｓｒの算出手順を説明する模式図である。
【図６】本発明の実施の形態におけるめっき処理装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２１】
（第１の実施の形態）
図１は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。本実施の形態において、層間絶縁膜１０６に配線を形成する工程を説明する。本実施の形態において、ダマシン法により銅配線を形成する手順を説明する。
【００２２】
半導体装置１００は、トランジスタ等が形成された半導体基板（基板）１０２と、半導体基板１０２上に形成された層間絶縁膜１０４と、その上に形成された層間絶縁膜１０６とを含む。層間絶縁膜１０４および層間絶縁膜１０６中には、配線やビアが形成されている。
【００２３】
このように構成された半導体装置１００において、まず、層間絶縁膜１０６に配線溝を形成する。ここで、図示したように、層間絶縁膜１０６には、第１の配線溝１０８、第２の配線溝１１０、第３の配線溝１１２、第４の配線溝１１４、第５の配線溝１１６、第６の配線溝１１８、および第７の配線溝１２０が形成される。
【００２４】
第１の配線溝１０８は配線幅Ｄ１、第５の配線溝１１６は配線幅Ｄ２、第６の配線溝１１８は配線幅Ｄ３、第７の配線溝１２０は配線幅Ｄ４を有する。第５の配線溝１１６の配線幅Ｄ２、第６の配線溝１１８の配線幅Ｄ３は略等しく、たとえば０．３μｍとする。第１の配線溝１０８の配線幅Ｄ１および第７の配線溝１２０の配線幅Ｄ４は、配線幅Ｄ２および配線幅Ｄ３よりも幅広である。また、第２の配線溝１１０、第３の配線溝１１２、および第４の配線溝１１４は、配線幅Ｄ２および配線幅Ｄ３よりも幅狭である。
【００２５】
このような配線溝（凹部）を配線材料で埋め込む手順は、以下のようになる。まず、層間絶縁膜１０６の凹部内にバリアメタル膜を形成する。バリアメタル膜は、たとえばＴａＮ／Ｔａ等、通常の銅配線のバリアメタル膜として用いられるものとすることができる。つづいて、バリア膜上にめっきのシード膜を形成する。ここで、シード膜は、ＣＶＤ法等により形成された銅膜等とすることができる。
【００２６】
その後、めっき処理を行う。本実施の形態において、めっき処理が通常の手順と異なる。本実施の形態において、めっき液は、通常の銅配線形成時のめっき膜を形成するのに用いるものと同様とすることができる。めっき液は、たとえば、硫酸、銅、および塩素を含むことができる。また、めっき液は、サプレッサー、アクセラレーター（キャリア）、レベラー等の添加剤を含むことができる。本実施の形態におけるめっき処理は、ボトムアップ堆積される。
【００２７】
図２は、本実施の形態におけるめっき処理手順を示すフローチャートである。
本実施の形態において、所定の基準電流密度およびめっき処理時間が予め設定されている。なお、本実施の形態において、基準電流密度として、第１の基準電流密度と第１の基準電流密度よりも大きい第２の基準電流密度が設定されている。めっき処理は、２ステップで行われる。配線パターンにおける微細な凹部を埋め込むまでは、第１の基準電流密度に基づくめっき処理が行われ、その後は、第２の基準電流密度に基づくめっき処理が行われる。所定の基準電流密度とは、後述する表面積比Ｓｒ＝１のときに半導体装置１００に印加される実効電流密度のことである。
【００２８】
本実施の形態において、第１の基準電流密度は、後述する表面積比Ｓｒ＝１のときに半導体装置１００に印加される実効電流密度が２ｍＡ／ｃｍ２以上６．５ｍＡ／ｃｍ２以下、より好ましくは３．５ｍＡ／ｃｍ２以上５ｍＡ／ｃｍ２以下となるように設定する。これにより、埋設不良やめっき焼け不良が起こらない領域でめっき処理を行うことができる。
【００２９】
このような状態で、まず、半導体基板（ウェハ）全面における、各複数の凹部の側壁の面積を含む第１の表面積Ｓ１と各複数の凹部の側壁の面積を含まない第２の表面積Ｓ２との表面積比Ｓｒ＝Ｓ１／Ｓ２を算出する（Ｓ１００）。上記の基準電流密度は、第２の表面積Ｓ２を基準として設定される。ここで、半導体基板が直径３００ｍｍ（半径１４．８ｃｍ）のシリコンウェハであれば、Ｓ２は６８８ｃｍ２になる。
【００３０】
図３を参照して、表面積比Ｓｒの算出手順を説明する。図３は、半導体装置１００を模式的に示す図である。図中、白抜き部分は、凹部が形成された箇所とすることができる。まず、レチクル上のパターンに基づき、半導体基板１０２（ウェハ）全体に形成された複数の凹部の周囲長ｌを算出する。たとえば、ある凹部Ａの周囲長は（ａ＋ｂ＋ｃ＋ｄ）である。また、他の凹部Ｂの周囲長は（ｅ＋ｆ＋ｇ＋ｈ）である。このように、半導体基板１０２上に形成された凹部すべての周囲長ｌ＝（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ＋ｇ＋ｈ・・）を算出する。つづいて、周囲長ｌに凹部の深さｍを乗じて側壁面積（ｌ×ｍ）を算出する。このようにして算出した側壁面積をウェハ面積Ｓ２に加えることにより、めっき処理をする表面全体の実面積Ｓ１（＝ｌ×ｍ＋Ｓ２）を算出する。表面積比Ｓｒは、実面積Ｓ１を基板の表面積Ｓ２で除すことにより算出される。
【００３１】
図２に戻り、表面積比Ｓｒの値に基づき、補正が必要か否かを判断する（Ｓ１０２）。本実施の形態において、表面積比Ｓｒが所定範囲内か否かを判断し、表面積比Ｓｒが所定範囲内の場合に、補正が必要と判断する。ここで、所定の範囲は、たとえば、１．４以上とすることができる。これにより、表面積比Ｓｒがあまり大きくない場合には、補正処理を行うことなく、スムーズにめっき処理を行うことができるとともに、表面積比Ｓｒがある程度大きい場合に、補正処理を行うことにより、ボトムアップ性を良好にすることができる。
【００３２】
すなわち、半導体基板１０２上に微細な凹部が多数形成されている場合は、側壁面積が大きくなり、表面積比Ｓｒの値が大きくなる。本実施の形態において、表面積比Ｓｒが大きく、凹部の側壁面積の影響が無視できない時に、表面積比Ｓｒに基づき第１の電流密度を補正して第１のめっき処理を行う。ボトムアップ堆積されるめっき処理の場合、凹部の側壁の面積の大小により、実効電流密度が異なってくる。本実施の形態において、表面積比Ｓｒに応じて適宜電流密度が補正されるので、様々なパターン密度の半導体装置の膜厚の制御を精度よく行うことができる。
【００３３】
補正が必要な場合（Ｓ１０２のＹＥＳ）、所定の第１の基準電流密度を表面積比Ｓｒに基づいて補正した第１の電流密度を用いてめっき処理を行う（Ｓ１０４）。第１の電流密度は、表面積比Ｓｒが大きいほど大きくなるように設定される。本実施の形態において、第１の電流密度は、側壁面積を考慮しない第１の基準電流密度（Ｓｒ＝１）に対して、表面積比Ｓｒを乗じることによって算出される。上述したように、本実施の形態において、第１の基準電流密度は、Ｓｒ＝１のときに、実効電流密度がたとえば２ｍＡ／ｃｍ２以上６．５ｍＡ／ｃｍ２以下、より好ましくは３．５ｍＡ／ｃｍ２以上５ｍＡ／ｃｍ２以下の範囲内になるように設定される。このような第１の基準電流値を表面積比Ｓｒに基づいて補正した場合、半導体装置１００の配線パターンに関わらず、実効電流密度を、たとえば２ｍＡ／ｃｍ２以上６．５ｍＡ／ｃｍ２以下、より好ましくは３．５ｍＡ／ｃｍ２以上５ｍＡ／ｃｍ２以下の範囲内にすることができる。これにより、凹部を良好に埋設することができるとともに、めっき焼けが生じないようにすることができる。
【００３４】
以下、このめっき処理を第１のめっき処理という。第１のめっき処理は、層間絶縁膜１０６上に形成された複数の凹部のうち所定幅以下の微細な凹部（以下、単に微細凹部という。）が導電性材料で埋め込まれるまで行う。本実施の形態において、所定幅は、たとえば０．３μｍとすることができる。このような微細凹部において、表面積比Ｓｒを考慮して第１の基準電流密度を補正することにより、ボトムアップ性を良好にすることができる。
【００３５】
なお、微細凹部への導電性材料による埋め込みが終了するまでの時間を予め設定しておき、その時間が経過したか否かに基づき、ステップＳ１０６の判断を行うことができる。この時間は、たとえば以下のようにして算出することができる。まず、複数のサンプルを準備する。つづいて、これらのサンプルについて、同様の処理条件で、いくつかの時間間隔でめっき処理を行なう。その後、複数のサンプルをへき開し、微細凹部が埋め込まれているサンプルを検出する。そのサンプルに施しためっき処理時間が、微細凹部への導電性材料による埋め込みが終了するまでの時間となる。また、単位時間あたりの成膜量が把握できれば、凹部の幅に基づき、微細凹部への導電性材料による埋め込みが終了するまでの時間を算出することもできる。
【００３６】
微細凹部の埋め込みが終了すると（Ｓ１０６のＹＥＳ）、第１のめっき処理を終了する。この工程を図１（ｂ）に示す。第１のめっき処理により、第５の配線溝１１６および第６の配線溝１１８ならびにこれらよりも微細な微細凹部が第１のめっき膜１３０により埋め込まれる。
【００３７】
図２に戻り、第２の電流密度を用いてめっき処理を行う（Ｓ１０８）。第２の電流密度は、表面積比Ｓｒに基づく補正を行わないものとすることができる。本実施の形態において、第２の電流密度としては、第２の基準電流密度を用いることができる。第２の電流密度は、第１の基準電流密度に比べて、大きい値とすることができる。以下、このめっき処理を第２のめっき処理という。第２の電流密度は、たとえば、２８ｍＡ／ｃｍ２以上５７ｍＡ／ｃｍ２以下（２０−４０Ａ／ｗｆで換算）とすることができる。より好ましくは、第２の電流密度は、４２ｍＡ／ｃｍ２以上５７ｍＡ／ｃｍ２以下（３０−４０Ａ／ｗｆで換算）とすることができる。これにより、生産性を良好にすることができる。第２の電流密度でのめっき処理が終了すると（Ｓ１１０のＹＥＳ）、めっき処理を終了する。この工程を図１（ｃ）に示す。第２の電流密度でのめっき処理により、第５の配線溝１１６および第６の配線溝１１８よりも幅広な凹部が第２のめっき膜１３２により埋め込まれる。
【００３８】
図２に戻り、ステップＳ１０２において、補正が必要でない場合（Ｓ１０２のＮＯ）、第１の基準電流密度を用いた通常のめっき処理を行い（Ｓ１１２）、めっき処理を終了する。
【００３９】
なお、第１のめっき処理と第２のめっき処理の処理時間は、予め算出しておくことができる。第１のめっき処理の処理時間は、上述した微細凹部への導電性材料による埋め込みが終了するまでの時間とすることができる。たとえば、第１のめっき処理は５０秒〜８０秒程度、第２のめっき処理は２０秒〜５０秒程度とすることができる。これらの処理時間は一例であり、所望の膜厚を得るための適切な値に設定することができる。
【００４０】
以上のめっき処理の終了後、ＣＭＰにより、配線溝外部に露出した第２のめっき膜１３２を除去して平坦化する。この後、さらに層間絶縁膜形成、凹部形成、金属膜形成を繰り返すことにより、多層配線構造が得られる。
【００４１】
なお、第１のめっき処理と第２のめっき処理との間（図２のステップＳ１０６とステップＳ１０８との間）に、めっき成膜を行う際とは逆方向に電流をかける処理を行うことができる。この手順は、特許文献７に記載されたのと同様にして行うことができる。このような処理により、成膜された第１のめっき膜１３０の一部を溶かすことができる。これにより、めっき膜上の添加剤の濃淡をキャンセルすることができ、めっき膜の面内均一性を向上することができる。
【００４２】
以上のように、本実施の形態における半導体装置の製造手順によれば、微細凹部が埋め込まれるまでは、表面積比Ｓｒに基づき補正した第１の電流密度によりめっき処理が行われる。そのため、各凹部内において、実効電流密度が等しい条件で、めっき処理を行うことができる。これにより、めっき成膜とボトムアップを効率よく行うことができる。また、微細凹部が埋め込まれた後は、第２のめっき処理により、効率よく成膜を行うことができる。これにより、めっき処理装置のスループットを向上することができる。また、ボトムアップを良好に行うことができるため、めっき処理後のＣＭＰ工程での処理時間減少によるスループット向上を行うこともできる。
【００４３】
以上の手順により、微細パターンが含まれる半導体装置と大パターンが形成された半導体装置との間でのめっき膜厚差を減少することができる。また、面内均一性も向上する。
なお、実際には配線パターン密度はレチクルにより決まっている。このため図２に示した手順およびめっき処理の適切な時間をあるレチクルにつきめっき装置に一旦設定すれば、同じレチクルを使用して形成された凹部のめっき処理はこの設定に基づいて行うことができる。
【００４４】
（第２の実施の形態）
本実施の形態において、第１のめっき処理における第１の電流密度の補正方法が、第１の実施の形態で説明したのと異なる。
【００４５】
本実施の形態において、表面積比Ｓｒを所定範囲毎にグループ化し、各グループに対して、補正値を設定する。すなわち、グループ毎に第１の電流密度を設定する。そして、第１の電流密度でめっき処理を行う際に、当該半導体装置の表面積比Ｓｒが含まれるグループに設定された第１の電流密度でめっき処理を行う。このようにすることにより、めっき処理時のレシピを簡略化することができるとともに、ボトムアップを良好に行うことができる。
【００４６】
図４は、複数のグループと、各グループにおける表面積比Ｓｒの範囲、および用いる電流密度との関係を示す図である。
【００４７】
たとえば、表面積比Ｓｒが１．０≦Ｓｒ＜１．２の範囲にある場合、グループＡに分類される。同様に、表面積比Ｓｒが１．２≦Ｓｒ＜１．４の範囲にある場合グループＢというように、たとえばＳｒの大きさ０．２ごとにグループ分けを行う。
【００４８】
めっき装置の設定電流値は、各グループに対して、実効電流密度が所定範囲内となるように設定される。すなわち、各グループの第１の電流密度は、当該第１の電流密度を表面積比Ｓｒで除して得られる実効電流密度が所定範囲内となるように設定される。ここで、所定範囲は、たとえば２ｍＡ／ｃｍ２以上６．５ｍＡ／ｃｍ２以下、より好ましくは３．５ｍＡ／ｃｍ２以上５ｍＡ／ｃｍ２以下とすることができる。このような範囲とすることにより、凹部を良好に埋設することができるとともに、めっき焼けが生じないようにすることができる。
【００４９】
たとえば、グループＡの表面積比が１．０≦Ｓｒ＜１．２の範囲にあるものは、めっき装置の電流値を３Ａで処理すると定める。このようにすると、第１の電流密度は、４．４Ａ／ｃｍ２となる。この場合、表面積比Ｓｒを考慮した実効電流密度は、表面積比Ｓｒ＝１の場合には４．４ｍＡ／ｃｍ２、表面積比Ｓｒ＝１．２の場合には３．６ｍＡ／ｃｍ２となる。このように、同じグループに属する場合でも表面積比Ｓｒの値によって実効電流密度が異なるが、グループ分けを適切に行うことにより、好ましい範囲におさめることができる。
【００５０】
図４に示したように、表面積比Ｓｒが大きいグループほど、めっき装置の電流値を高く定める必要がある。このような表面積比Ｓｒに基づく電流密度の補正は、表面積比Ｓｒが大きい場合に、とくに有効に用いることができる。たとえば、表面積比Ｓｒが２．０の場合、グループＦに属する。この場合、めっき装置の電流値を５．５Ａで処理すると定める。このようにすると、第１の電流密度は、８．０ｍＡ／ｃｍ２となる。この場合、表面積比Ｓｒを考慮した実効電流密度は、４．０ｍＡ／ｃｍ２となる。
【００５１】
以上の第１のめっき処理を行った後、第１の実施の形態で説明したのと同様の第２のめっき処理を行う。
【００５２】
本実施の形態においても、第１の実施の形態と同様の効果が得られる。また、処理やレシピを簡略化することができる。
【００５３】
（第３の実施の形態）
本実施の形態において、めっき処理の途中で、表面積の変化に応じて、補正値を設定し直す点で、第１の実施の形態および第２の実施の形態で説明したのと異なる。めっき処理をすすめると、徐々に凹部が埋められていくので、表面積比Ｓｒの値が小さくなっていく。本実施の形態においては、予めパターン密度の異なるウェハごとに、めっき処理の進行状況と、その時点での表面積比Ｓｒの値との関係を予め求めておく。この関係に基づき、電流密度を変化させる。
【００５４】
たとえば、第１の電流密度でめっき処理を行う工程は、当該めっき処理の進行状況に応じて第１の表面積Ｓ１が変化することを考慮して、途中の段階で当該段階における第１の表面積Ｓ１の値を第２の表面積Ｓ２で除して表面積比Ｓｒを算出し、当該表面積比Ｓｒに基づき第１の基準電流密度を補正した第１の電流密度でめっき処理を行う工程を含む。たとえば、第１のめっき処理において、めっき処理前の第１の表面積Ｓ１を用いて第１の基準電流密度を補正しためっき処理と、めっき処理途中の第１の表面積Ｓ１を用いて第１の基準電流密度を補正しためっき処理とを順次行うようにすることができる。
【００５５】
図５は、本実施の形態における表面積比Ｓｒの算出手順を説明する模式図である。
ここでは、凹部Ａおよび凹部Ｂを例として説明する。めっき処理前の凹部Ａおよび凹部Ｂを破線で示す。めっき処理前、凹部Ａは、図３に示したのと同様、周辺長が（ａ＋ｂ＋ｃ＋ｄ）となる。また、めっき処理前、凹部Ｂは、周辺長が（ｅ＋ｆ＋ｇ＋ｈ）となる。このとき、凹部Ａおよび凹部Ｂともに、深さはｍである。
【００５６】
めっき処理途中のある段階において、凹部Ａの周辺長ｌ１'はｌ１'＝（ａ'＋ｂ'＋ｃ'＋ｄ'）となる。このとき凹部Ａの深さはｍ１'となる。このとき、凹部Ａの側壁面積は、ｌ１'×ｍ１'となる。また、同じ段階において、凹部Ｂの周辺長ｌ２'はｌ２'＝（ｅ'＋ｆ'＋ｇ'＋ｈ'）となる。このとき、凹部Ｂの深さはｍ２'となる。このとき、凹部Ｂの側壁面積は、ｌ２'×ｍ２'となる。他の凹部についても、パターンごとに同様に予め側壁面積を算出しておく。ここで、パターンごとに、周辺長を（ｌ１'、ｌ２'、ｌ３'・・・）、深さを（ｍ１'、ｍ２'、ｍ３'・・・）、パターンの数を（ｐ１'、ｐ２'、ｐ３'・・・）とする。この場合、この段階でのめっき処理をする表面全体の実面積Ｓ３（＝ｌ１'×ｍ１'× ｐ１'＋ｌ２'×ｍ２'× ｐ２'・・・＋Ｓ２）となる。この段階での表面積比Ｓｒは、実面積Ｓ３を基板の表面積Ｓ２で除すことにより算出される。以上の処理を、めっき処理の段階毎に行う。これにより、めっき処理過程全般において、実効電流密度を均一にすることができ、成膜を良好に行うことができる。
【００５７】
なお、第２の電流密度でめっき処理を行う第２のめっき処理においても、その段階における表面積比Ｓｒを考慮した補正を行うようにしてもよい。本実施の形態におけるめっき処理は、以下の手順のいずれを採用してもよい。
（１）第１のめっき処理を複数回行った後、第１の実施の形態および第２の実施の形態と同様に、表面積比Ｓｒを考慮することなく、第２のめっき処理を行う。
（２）第１のめっき処理を複数回行った後、第２のめっき処理を行う際にも、表面積比Ｓｒを考慮して第２の電流密度を設定する。
（３）第１のめっき処理を１回行った後、第２のめっき処理を行う際にも、表面積比Ｓｒを考慮して第２の電流密度を設定する。
【００５８】
上記（２）および（３）の場合、第２の電流密度は、第２の基準電流密度を複数の凹部のうち所定幅以下の微細な凹部が導電性材料で埋め込まれた時点での半導体基板全面における各複数の凹部の側壁の面積を含む第３の表面積Ｓ３と各複数の凹部の側壁の面積を含まない第４の表面積Ｓ４との表面積比Ｓｒ＝Ｓ３／Ｓ４に基づき補正することにより算出することができる。
【００５９】
本実施の形態において、めっき処理の進行に応じて変化する表面積比に応じて、補正を細かく行うことにより、膜厚制御および均一性制御を精度よく行うことができる。
本実施の形態の場合においても第１の実施の形態と同様に、めっき処理の適切な時間をあるレチクルにつきめっき装置に一旦設定すれば、同じレチクルを使用して形成された凹部のめっき処理はこの設定に基づいて行えばよい。
【００６０】
（第４の実施の形態）
本実施の形態において、第１〜第３の実施の形態で説明しためっき処理を行うめっき処理装置２００の構成を説明する。
図６は、本実施の形態におけるめっき処理装置２００の構成を示すブロック図である。
めっき処理装置２００は、めっき処理制御部２０２と、めっき処理部２０８とを含む。めっき処理制御部２０２は、演算部２０４およびデータ記憶部２０６を含む。製品情報管理装置２１０は、製品ごとに決まっている処理条件および処理結果を一元管理する。
【００６１】
めっき処理装置２００は、製品情報管理装置２１０からめっき対象基板の表面積比Ｓｒを取得する。データ記憶部２０６は、表面積比Ｓｒが１の場合の電流値を記憶する。演算部２０４は、データ記憶部２０６から表面積比Ｓｒが１の場合の電流値を読み出し、当該電流値と製品情報管理装置２１０から取得した表面積比Ｓｒの値とに基づき、適切な電流密度を算出する。めっき処理制御部２０２は、演算部２０４が算出した電流値をめっき処理部２０８に出力する。めっき処理部２０８は、めっき処理制御部２０２から出力された電流値でめっき処理を行う。
【００６２】
なお、このような装置を用いて電流密度補正を行う場合に、各製品情報に応じてめっき処理装置２００で補正を行うためには、製品種類の数×めっき層の数分行う必要があり、非常に煩雑である。そのため、予め設定されている製品情報が製品情報管理装置２１０からめっき処理装置２００へ自動的に伝達されるよう構成されることが好ましい。また、これにより、この補正が自動的に行なわれることが好ましい。
【実施例】
【００６３】
以下の実施例および比較例において、表面積比Ｓｒ＝２．７となる半導体装置へのめっき処理を行った。なお、補正を行わない場合のウェハ電流密度（第１の基準電流密度）が４．２ｍＡ／ｃｍ２となるようにした。また、めっき処理開始前の表面積比Ｓｒ＝２．７であった。
【００６４】
（実施例）
第１のめっき処理：第１の基準電流密度を表面積比Ｓｒで補正し、第１の電流密度を４．２ｍＡ／ｃｍ２×２．７＝１１．３４ｍＡ／ｃｍ２とした。６０秒成膜処理を行った。
第２のめっき処理：第２の電流密度を２８ｍＡ／ｃｍ２とした。４０秒成膜処理を行った。
【００６５】
（比較例）
第１のめっき処理：第１の基準電流密度への補正を行うことなく、第１の基準電流密度をそのまま第１の電流密度として、４．２ｍＡ／ｃｍ２とした。６０秒成膜処理を行った。
第２のめっき処理：第２の電流密度を２８ｍＡ／ｃｍ２とした。４０秒成膜処理を行った。
【００６６】
上記のめっき処理後、実施例および比較例の半導体装置について、へき開して、めっき膜の膜厚を観察した。実施例では、凹部形成箇所上方において、余剰膜厚が２００〜１０００Åとなった。一方、比較例の場合、めっき膜が充分に埋まっておらず、凹部内に空孔が形成された箇所が見られた。これは、第１のめっき処理が不充分なために、微細凹部が充分埋まる前に第２のめっき処理に移行したため、凹部に空孔が形成されたと考えられる。
【００６７】
比較例においては、表面積比Ｓｒに基づく補正を行っていない。そのため、ウェハ電流密度４．２ｍＡ／ｃｍ２の場合、凹部の側壁の面積を考慮すると、実効電流密度が４．２ｍＡ／ｃｍ２を２．７で割った値（約１．５６ｍＡ／ｃｍ２）と小さくなる。実効電流密度が小さくなると、めっき膜の膜厚も比例して薄くなる。そのため、これを補償するためには第１のめっき処理の時間を６０秒よりも長くする必要が生じる。しかしながら、処理時間を長くしても、実効電流密度が２ｍＡ／ｃｍ２より小さいと、ボトムアップ性が悪くなるため、埋設不良は解消されない。
【００６８】
以上、本発明を実施の形態および実施例に基づいて説明した。この実施の形態および実施例はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例および組合せも本発明の範囲にあることは当業者に理解されるところである。
【符号の説明】
【００６９】
１００ 半導体装置
１０２ 半導体基板
１０４ 層間絶縁膜
１０６ 層間絶縁膜
１０８ 第１の配線溝
１１０ 第２の配線溝
１１２ 第３の配線溝
１１４ 第４の配線溝
１１６ 第５の配線溝
１１８ 第６の配線溝
１２０ 第７の配線溝
１３０ 第１のめっき膜
１３２ 第２のめっき膜
２００ めっき処理装置
２０２ めっき処理制御部
２０４ 演算部
２０６ データ記憶部
２０８ めっき処理部
２１０ 製品情報管理装置
【特許請求の範囲】
【請求項１】
基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含み、
前記めっき工程は、前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれる際に、所定の第１の基準電流密度を前記基板全面における各前記複数の凹部の側壁の面積を含む第１の表面積Ｓ１と各前記複数の凹部の側壁の面積を含まない第２の表面積Ｓ２との表面積比Ｓｒ＝Ｓ１／Ｓ２に基づき補正した第１の電流密度を用いてめっき処理を行う工程を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１の基準電流密度は、前記第２の表面積Ｓ２を基準として設定され、
前記第１の電流密度は、前記第１の基準電流密度と、前記表面積比Ｓｒとの積である半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第１の電流密度は、当該第１の電流密度を前記表面積比Ｓｒで除して得られる実効電流密度が所定範囲内となるように設定される半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記所定範囲が、２ｍＡ／ｃｍ２以上６．５ｍＡ／ｃｍ２以下である半導体装置の製造方法。
【請求項５】
請求項３または４に記載の半導体装置の製造方法において、
前記表面積比Ｓｒを所定範囲毎にグループ化し、前記グループ毎に前記第１の電流密度を設定する工程をさらに含み、
前記第１の電流密度を用いてめっき処理を行う工程において、前記表面積比Ｓｒが含まれる前記グループに設定された前記第１の電流密度を用いてめっき処理を行う半導体装置の製造方法。
【請求項６】
請求項１から５いずれかに記載の半導体装置の製造方法において、
前記めっき工程は、前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれた後に、前記第１の電流密度とは異なる第２の電流密度を用いてめっき処理を行い、前記複数の凹部を前記導電性材料で埋め込む工程をさらに含む半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第１の基準電流密度は、前記第２の電流密度よりも小さいことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６または７に記載の半導体装置の製造方法において、
前記第２の電流密度は、前記第２の表面積Ｓ２を基準として設定された第２の基準電流密度である半導体装置の製造方法。
【請求項９】
請求項６または７に記載の半導体装置の製造方法において、
前記第２の電流密度は、前記第２の表面積Ｓ２を基準として設定された第２の基準電流密度を前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれた時点での前記基板全面における各前記複数の凹部の側壁の面積を含む第３の表面積Ｓ３と各前記複数の凹部の側壁の面積を含まない第４の表面積Ｓ４との表面積比Ｓｒ＝Ｓ３／Ｓ４に基づき補正したものである半導体装置の製造方法。
【請求項１０】
請求項１から９いずれかに記載の半導体装置の製造方法において、
前記第１の電流密度を用いてめっき処理を行う工程は、当該めっき処理の進行状況に応じて前記第１の表面積Ｓ１が変化することを考慮して、途中の段階で当該段階における前記第１の表面積Ｓ１の値を前記第２の表面積Ｓ２で除して前記表面積比Ｓｒを算出し、当該表面積比Ｓｒに基づき前記第１の基準電流密度を補正した前記第１の電流密度を用いてめっき処理を行う工程を含む半導体装置の製造方法。
【請求項１１】
請求項１から１０いずれかに記載の半導体装置の製造方法において、
前記所定幅が、０．３μｍである半導体装置の製造方法。
【請求項１２】
請求項１から１１いずれかに記載の半導体装置の製造方法において、
前記第１の電流密度を用いてめっき処理を行う工程の前に、前記表面積比Ｓｒが所定範囲か否かを判断し、所定範囲内の場合に、前記第１の電流密度を用いてめっき処理を行うとともに、所定範囲外の場合、前記第１の基準電流密度を用いてめっき処理を行う半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記所定範囲は、１．４以上である半導体装置の製造方法。
【請求項１４】
請求項１から１３いずれかに記載の半導体装置の製造方法において、
前記第１の電流密度は、前記表面積比Ｓｒが大きいほど大きくなるように設定される半導体装置の製造方法。
【請求項１５】
基板上に形成された絶縁膜に設けられた複数の凹部を含む半導体装置の前記凹部をめっき処理により導電性材料で埋め込むめっき処理を行うめっき処理装置であって、
めっき対象の前記半導体装置に印加する第１の基準電流密度を記憶するデータ記憶部と、
前記めっき対象の前記半導体装置の前記基板全面における各前記複数の凹部の側壁の面積を含む第１の表面積Ｓ１と各前記複数の凹部の側壁の面積を含まない第２の表面積Ｓ２との表面積比Ｓｒ＝Ｓ１／Ｓ２を取得し、当該表面積比Ｓｒに基づき、前記第１の基準電流密度を補正して第１の電流密度を算出する演算部と、
前記演算部で算出された前記第１の電流密度を用いて前記めっき対象の前記半導体装置へめっき処理を行うめっき処理部と、
を含むめっき処理装置。
【請求項１】
基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含み、
前記めっき工程は、前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれる際に、所定の第１の基準電流密度を前記基板全面における各前記複数の凹部の側壁の面積を含む第１の表面積Ｓ１と各前記複数の凹部の側壁の面積を含まない第２の表面積Ｓ２との表面積比Ｓｒ＝Ｓ１／Ｓ２に基づき補正した第１の電流密度を用いてめっき処理を行う工程を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１の基準電流密度は、前記第２の表面積Ｓ２を基準として設定され、
前記第１の電流密度は、前記第１の基準電流密度と、前記表面積比Ｓｒとの積である半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第１の電流密度は、当該第１の電流密度を前記表面積比Ｓｒで除して得られる実効電流密度が所定範囲内となるように設定される半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記所定範囲が、２ｍＡ／ｃｍ２以上６．５ｍＡ／ｃｍ２以下である半導体装置の製造方法。
【請求項５】
請求項３または４に記載の半導体装置の製造方法において、
前記表面積比Ｓｒを所定範囲毎にグループ化し、前記グループ毎に前記第１の電流密度を設定する工程をさらに含み、
前記第１の電流密度を用いてめっき処理を行う工程において、前記表面積比Ｓｒが含まれる前記グループに設定された前記第１の電流密度を用いてめっき処理を行う半導体装置の製造方法。
【請求項６】
請求項１から５いずれかに記載の半導体装置の製造方法において、
前記めっき工程は、前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれた後に、前記第１の電流密度とは異なる第２の電流密度を用いてめっき処理を行い、前記複数の凹部を前記導電性材料で埋め込む工程をさらに含む半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第１の基準電流密度は、前記第２の電流密度よりも小さいことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６または７に記載の半導体装置の製造方法において、
前記第２の電流密度は、前記第２の表面積Ｓ２を基準として設定された第２の基準電流密度である半導体装置の製造方法。
【請求項９】
請求項６または７に記載の半導体装置の製造方法において、
前記第２の電流密度は、前記第２の表面積Ｓ２を基準として設定された第２の基準電流密度を前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれた時点での前記基板全面における各前記複数の凹部の側壁の面積を含む第３の表面積Ｓ３と各前記複数の凹部の側壁の面積を含まない第４の表面積Ｓ４との表面積比Ｓｒ＝Ｓ３／Ｓ４に基づき補正したものである半導体装置の製造方法。
【請求項１０】
請求項１から９いずれかに記載の半導体装置の製造方法において、
前記第１の電流密度を用いてめっき処理を行う工程は、当該めっき処理の進行状況に応じて前記第１の表面積Ｓ１が変化することを考慮して、途中の段階で当該段階における前記第１の表面積Ｓ１の値を前記第２の表面積Ｓ２で除して前記表面積比Ｓｒを算出し、当該表面積比Ｓｒに基づき前記第１の基準電流密度を補正した前記第１の電流密度を用いてめっき処理を行う工程を含む半導体装置の製造方法。
【請求項１１】
請求項１から１０いずれかに記載の半導体装置の製造方法において、
前記所定幅が、０．３μｍである半導体装置の製造方法。
【請求項１２】
請求項１から１１いずれかに記載の半導体装置の製造方法において、
前記第１の電流密度を用いてめっき処理を行う工程の前に、前記表面積比Ｓｒが所定範囲か否かを判断し、所定範囲内の場合に、前記第１の電流密度を用いてめっき処理を行うとともに、所定範囲外の場合、前記第１の基準電流密度を用いてめっき処理を行う半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記所定範囲は、１．４以上である半導体装置の製造方法。
【請求項１４】
請求項１から１３いずれかに記載の半導体装置の製造方法において、
前記第１の電流密度は、前記表面積比Ｓｒが大きいほど大きくなるように設定される半導体装置の製造方法。
【請求項１５】
基板上に形成された絶縁膜に設けられた複数の凹部を含む半導体装置の前記凹部をめっき処理により導電性材料で埋め込むめっき処理を行うめっき処理装置であって、
めっき対象の前記半導体装置に印加する第１の基準電流密度を記憶するデータ記憶部と、
前記めっき対象の前記半導体装置の前記基板全面における各前記複数の凹部の側壁の面積を含む第１の表面積Ｓ１と各前記複数の凹部の側壁の面積を含まない第２の表面積Ｓ２との表面積比Ｓｒ＝Ｓ１／Ｓ２を取得し、当該表面積比Ｓｒに基づき、前記第１の基準電流密度を補正して第１の電流密度を算出する演算部と、
前記演算部で算出された前記第１の電流密度を用いて前記めっき対象の前記半導体装置へめっき処理を行うめっき処理部と、
を含むめっき処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１６７３７７（Ｐ２０１２−１６７３７７Ａ）
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１２−９１５４８（Ｐ２０１２−９１５４８）
【出願日】平成２４年４月１３日（２０１２．４．１３）
【分割の表示】特願２００６−２０４５３５（Ｐ２００６−２０４５３５）の分割
【原出願日】平成１８年７月２７日（２００６．７．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２４年４月１３日（２０１２．４．１３）
【分割の表示】特願２００６−２０４５３５（Ｐ２００６−２０４５３５）の分割
【原出願日】平成１８年７月２７日（２００６．７．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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