半導体装置の製造方法
【課題】追加工程なしに、厚い酸化膜の段差を緩和してマスクアライメントのアライメント精度を高くすることのできる半導体装置の製造方法を提供すること。
【解決手段】半導体基板１上にドリフト層を、エピタキシャル成長とパターンアライメントによる選択的イオン注入とにより並列ｐｎ層として形成し、該並列ｐｎ層を所要の厚さとするために前記エピタキシャル成長とイオン注入とを所定の繰り返し回数行って積層する際に、エピタキシャル層の表面に形成する凹状のアライメントマーク３と同時に周縁耐圧構造部に耐圧部凹部４を形成した後、最終段のエピタキシャル層２ｆの表面に転写された前記耐圧部凹部４の深さを埋めるフィールド酸化膜５ａを形成する工程を有する半導体装置の製造方法とする。
【解決手段】半導体基板１上にドリフト層を、エピタキシャル成長とパターンアライメントによる選択的イオン注入とにより並列ｐｎ層として形成し、該並列ｐｎ層を所要の厚さとするために前記エピタキシャル成長とイオン注入とを所定の繰り返し回数行って積層する際に、エピタキシャル層の表面に形成する凹状のアライメントマーク３と同時に周縁耐圧構造部に耐圧部凹部４を形成した後、最終段のエピタキシャル層２ｆの表面に転写された前記耐圧部凹部４の深さを埋めるフィールド酸化膜５ａを形成する工程を有する半導体装置の製造方法とする。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置の製造方法、特にはＳＪ（Ｓｕｐｅｒｊｕｎｃｔｉｏｎ）構造を備える半導体装置の製造方法の改良に関する。
【背景技術】
【０００２】
一般的なＳＪ構造を備える半導体装置を図７のＳＪ−ＭＯＳＦＥＴの端部断面図に示す。この半導体装置のドリフト層は、半導体基板の主面に垂直方向では、層状またはカラム状の形状であって通常のドリフト層よりも高不純物濃度の複数のｎ型ドリフト領域２１、２９（ｎ型カラムと同じ）とｐ型仕切領域２２、３０（ｐ型カラムと同じ）を有する構成にされている。さらに、この半導体装置のドリフト層は、主面に平行方向では、前記ｎ型ドリフト領域２１、２９とｐ型仕切領域２２、３０とが交互に繰り返し隣接する構成の並列ｐｎ層からなるＳＪ構造２３、２３ａを有する。この半導体装置は、オフ状態の時は前記ＳＪ構造２３、２３ａ全体が空乏化して耐圧を負担するドリフト層となるように、並列ｐｎ層の各領域の幅および不純物濃度が制御され設定されている。
【０００３】
前記ＳＪ構造２３、２３ａを備えるＳＪ−ＭＯＳＦＥＴと従来の通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴとの構造上の大きな違いは、通常のＭＯＳＦＥＴではドリフト層が、単一の導電型で一様の不純物濃度の層であるのに対して、ＳＪ−ＭＯＳＦＥＴでは、前述のような並列ｐｎ層からなるＳＪ構造２３、２３ａを有することである。このＳＪ構造２３、２３ａでは、それぞれのｐ型仕切り領域２２、３０（ｐ型カラム）とｎ型ドリフト領域２１、２９（ｎ型カラム）の不純物濃度（以降、単に濃度と表記することがある）が同耐圧クラスの通常の素子よりも高くしても、オフ状態ではＳＪ構造２３、２３ａ内で並列する各ｐｎ接合から空乏層が両側に速やかに広がってドリフト層全体を低い電界強度で空乏化するため、高耐圧化を図ることができる。
【０００４】
図７に示す、前記並列ｐｎ層からなるＳＪ構造２３、２３ａを備えるＳＪ−ＭＯＳＦＥＴの、主電流の流れる素子活性部１００の外周を取り巻く周縁耐圧構造部２００では、この周縁耐圧構造部２００内のＳＪ構造２３ａの基板表面側（上層）に一様な不純物濃度を有する低濃度ｎ-エピタキシャル層３４を設けることが好ましい。さらに、前記半導体装置の周縁耐圧構造部２００には、前記低濃度ｎ-エピタキシャル層３４の表層に基板表面に沿ってｐ型ガードリング３５ａ、３５ｂ、３５ｃを、所要の設計耐圧に応じて、所要の間隔で離間するように複数設けることも好ましい。またさらに、この周縁耐圧構造部２００は、最外周のｐ型ガードリング３５ａ表面上に、厚いフィールド絶縁膜３２に設けられる開口部を介して電気的に接続される導電性プレート３６を備えることが好ましい。さらに、ｐ型チャネルストッパー領域３１（もしくはｎ型チャネルストッパー領域でもよい）にも電気的に接続される導電性プレート３３が設けられることもよい。
【０００５】
一方、前記半導体装置の素子活性部１００内では並列ｐｎ層からなるＳＪ構造２３の上層に、通常の半導体装置と同様に、ＭＯＳゲート構造が形成される。このＭＯＳゲート構造は、ｐベース領域２４と、このｐベース領域２４内の表層にｎ+ソース領域２５を備え、ｎ+ソース領域２５とｎ型ドリフト領域２１（ｎ型カラム）の表層に挟まれる前記ｐベース領域２３表面にゲート絶縁膜２６を介してゲート電極２７を備え、さらに前記ｎ+ソース領域２５表面とｐベース領域２４の高濃度ｐ+領域２４ａ表面とに接触するソース電極２８を備えている。
【０００６】
このように既に公知となっているＳＪ構造を備える半導体装置、たとえばＳｕｐｅｒｊｕｎｃｔｉｏｎ ＭＯＳＦＥＴ（ＳＪ−ＭＯＳＦＥＴ）は、特性面では通常のプレーナ型パワーＭＯＳＦＥＴと比較して、耐圧とオン抵抗のトレードオフを大幅に改善できることが特長である。
【０００７】
ＳＪ−ＭＯＳＦＥＴのＳＪ構造の製造方法には、半導体基板に幅が狭く深いトレンチを複数形成し、半導体基板と異なる導電型のエピタキシャルシリコンを成長させて並列ｐｎ層を形成するトレンチ方式と、半導体基板上へのエピタキシャル成長と選択的イオン注入により形成される幅が狭く深さの浅い並列ｐｎ層の形成工程を繰り返して所要の厚さ（深さ）に積層する多段エピ方式がある。本発明は後者の多段エピ方式に関するものである。
【０００８】
多段エピ方式によるＳＪ−ＭＯＳＦＥＴの製造方法は以下の主要な工程を含む。
１、１層目のエピタキシャル層の形成工程
２、表面へのアライメントマークの形成工程
３、ｎ型不純物の全面イオン注入工程とｐ型不純物の選択的イオン注入工程
４、２層目以降のエピタキシャル成長工程と、ｎ型不純物の全面イオン注入工程とｐ型不純物の選択的イオン注入工程とを繰り返して所要の厚さ（深さ）の並列ｐｎ層を形成する工程。
【０００９】
５、表面側のＭＯＳゲート構造および周縁耐圧構造を含む表面構造の形成工程
このようにエピタキシャル成長工程と選択的イオン注入工程とを繰り返して行う際にパターニングにアライメントマークを使用することに関して記述した文献がある（特許文献１）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第４０１６３７１号公報（００１１段落）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、前述の周縁耐圧構造部の形成の際には、一般的に、耐圧を上げ、信頼性を高くするために周縁耐圧構造部の表面に厚い酸化膜（フィールド酸化膜）を必要とする。この厚い酸化膜は、前述の主要な製造工程のうち、５項の表面側のＭＯＳゲート構造および周縁耐圧構造を含む表面構造の形成工程の最初に形成される。そのため、以降の工程、特にマスク合わせ精度が要求されるゲート電極パターンの形成工程では、厚い酸化膜（フィールド酸化膜）のある表面部とない表面部の段差によって、パターニングのアライメント精度（マスク合わせ精度）に悪影響を及ぼすことがある。従って、アライメント工程の際には、なるべく段差の小さい基板表面であることが望ましい。そのためには、一般的には、窒化膜をマスクとして酸化膜を形成する方法(選択酸化)が用いられる。しかし、その場合、窒化膜形成工程が追加になり、製造コストが高くなる。
【００１２】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、追加工程なしに、厚い酸化膜の段差を緩和してマスクアライメントのアライメント精度を高くすることのできる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
前記本発明の目的を達成するため、本発明は、主電流の流れる素子活性部と該素子活性部の外周を取り巻く周縁耐圧構造部を有する半導体装置の製造方法であって、半導体基板上にドリフト層を、エピタキシャル成長とパターンアライメントによる選択的イオン注入とにより、前記半導体基板の主面に垂直方向でストライプ状またはカラム状の形状の複数のｎ型カラムとｐ型カラムが主面に平行方向で交互に繰り返し隣接する構成の並列ｐｎ層として形成し、該並列ｐｎ層を所要の厚さとするために前記エピタキシャル成長とイオン注入とを所定の回数繰り返し行って積層する際に、エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に耐圧部凹部を形成した後、最終段のエピタキシャル層の表面に転写された前記耐圧部凹部を埋めるフィールド酸化膜を形成する工程を有する半導体装置の製造方法とする。前記凹状のアライメントマークと同時に周縁耐圧構造部に形成する耐圧部凹部が１層目の前記エピタキシャル層の表面であることが好ましい。
【００１４】
また、前記エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に形成する耐圧部凹部が１層目より後であって最終段より前のエピタキシャル層の表面に形成されることも好ましい。さらに、前記エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に耐圧部凹部を形成した後、所要の厚さに積層した最終段のエピタキシャル層表面の前記耐圧部凹部以外の表面に窒化珪素膜を選択的に形成し、該窒化珪素膜をマスクとして前記耐圧部凹部内にフィールド酸化膜を形成することもできる。
【発明の効果】
【００１５】
前記本発明によれば、追加工程なしに、厚い酸化膜の段差を緩和してマスクアライメントの精度の高い半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置の製造方法にかかる実施例１の主要な製造工程を示す半導体基板の断面図である（その１）。
【図２】本発明の半導体装置の製造方法にかかる実施例１の主要な製造工程を示す半導体基板の断面図である（その２）。
【図３】本発明の半導体装置の製造方法にかかる実施例１の主要な製造工程を示す半導体基板の断面図である（その３）。
【図４】本発明にかかる、図３の破線円部の拡大断面図である。
【図５】本発明の半導体装置の製造方法にかかる実施例２の主要な製造工程を示す半導体基板の断面図である（その１）。
【図６】本発明の半導体装置の製造方法にかかる実施例１の主要な製造工程を示す半導体基板の断面図である（その２）。
【図７】一般的なＳＪ−ＭＯＳＦＥＴを示す半導体基板の端部断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の半導体装置の製造方法にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１８】
図１は、本発明の実施例１にかかるＳＪ−ＭＯＳＦＥＴの主要な製造工程を説明するための半導体基板の要部断面図である。
図１を参照して、実施例１にかかるＳＪ−ＭＯＳＦＥＴ工程について発明にかかる部分を中心に詳細に説明する。最初に、図１（ａ）に示すように、ｎ+Ｓｉ半導体基板１（サブストレート）上に１層目のエピタキシャル層２ａを成長させる。必要なパターニングとエッチングにより、次工程でパターン合わせに使用するアライメントマーク３となる凹部をＭＯＳＦＥＴデバイス領域の端部（例えば、ダイシング領域）に形成する。この際、同時に周縁耐圧構造部２００最表面に厚いフィールド酸化膜で被覆されることになる部分にもエッチングにより耐圧部凹部４を形成する。１層目のエピタキシャル層２ａの表面にリンなどのｎ型イオン注入とボロンなどのｐ型不純物を用いて選択的イオン注入を行ない、ＳＪ構造を形成するために必要な１層目の並列ｐｎ層パターン（図示せず）を形成する。
【００１９】
次に、図１（ｂ）に示すように、２層目のエピタキシャル層２ｂを成長させる。２層目のエピタキシャル層の表面に転写されたアライメントマーク３ａを利用して１層目の並列ｐｎ層パターンに合わせて２層目の並列ｐｎ層（図示せず）を１層目と同様にして形成する。このとき、当初エッチング直後は垂直だったアライメントマーク３ａと耐圧部凹部４ａの側壁は、２層目のエピタキシャル層の表面に転写された後には、若干傾斜を持つようになる。
【００２０】
図１（ｃ）に示す断面図では、エピタキシャル層は２ａ〜２ｆまで６層分がエピタキシャル層の成長により積層されているが、この積層数は耐圧に必要な厚さに応じて増減させてよい。たとえば、６００ＶクラスＳＪ−ＭＯＳＦＥＴでは、エピタキシャル層の積層数を調整して、並列ｐｎ層の厚さを５〜７層で３０〜５０μｍ程度にすることが好ましい。その際、積層した並列ｐｎ層の厚さを３０〜５０μｍ程度にするために、１１５０℃・減圧条件でのエピタキシャル成長を５〜７回繰り返すと、Ｓｉエッチング直後は垂直だったアライメントマーク３と耐圧部凹部４の側壁が、３０〜４５度の傾斜角を持つようになる。このように当初、垂直であった凹部側壁が複数回のエピタキシャル層の成長の際の転写の繰り返しにより、次第に傾斜が大きくなることは一般的によく知られている。傾斜が大きくなると、アライメントマークを表面上から見た形状も次第に変化する。この形状変化によってもアライメント精度は影響を受けるので、エピタキシャル層の積層回数が多い場合、積層の途中で、アライメントマークを付け直すこともある。従って、以上の説明における１層目のエピタキシャル層表面へエッチングによるアライメントマークの形成は必ず行われるが、このアライメントマークと同時に形成される耐圧部凹部の形成は、必ずしも、前述のように１層目と同時でなく、アライメントマークの付け直しの際に、同時に耐圧部凹部を形成することもできる。つまり、耐圧部凹部の形成が行われるエピタキシャル層は１層目から最終段のエピタキシャル層の１層前のエピタキシャル層形成までの間のエピタキシャル層から適宜選ぶことができる。
【００２１】
このように、必要な厚さを満たす積層ｐｎ層からなるＳＪ構造を形成した後、最終段のエピタキシャル層の表面上にフィールド酸化膜５を形成する工程（図２（ｄ））とこの酸化膜の選択エッチング（図２（ｅ））により、周縁耐圧構造部２００内の耐圧部凹部４内に厚いフィールド酸化膜５ａを残す工程が行われる。そして、スクリーン酸化し、表面リンイオン注入、ドライブ、ゲート酸化膜６形成などを行った後の断面図を図３（ｆ）に示す。ただし、本発明では、並列ｐｎ層のパターンやその不純物濃度についての詳細は直接的には係わらないので、図の煩雑さを避けるため、図３（ｆ）中への記載を省略している。
【００２２】
図３（ｆ）に示すように、この段階での最終段エピタキシャル層表面上のフィールド酸化膜５ａに由来する段差Ａ（矢印の先端に挟まれる間隔）は、厚いフィールド酸化膜５ａが耐圧部凹部４中に形成されているので、耐圧部凹部４がない場合の段差と比較して小さくなる。このことについて、図４を参照してさらに詳細に説明する。図４は図３（ｆ）のフィールド酸化膜５ａ近傍の段差を示す破線円部分の拡大断面図である。
【００２３】
図４では、耐圧部凹部４の深さを０．５μｍ、全面に形成されたフィールド酸化膜５（図２（ｄ））の厚さを０．８μｍとして、耐圧部凹部４内にフィールド酸化膜５ａを残すように、耐圧部凹部４の傾斜部８の中心の位置より外側（凹部内の外側の意味）でフィールド酸化膜５がエッチング除去されていることを示している。この場合、図４に示すようにＳｉ基板（６層目のエピタキシャル層２ｆ）表面上の段差Ａは約０．４μｍ程度となり、耐圧部凹部４がない場合の段差０．８μｍ（フィールド酸化膜厚）と比較して１／２に小さくなる。なお、スクリーン酸化などの工程を経ることで、エッチング直後は鋭利であったフィールド酸化膜５ａのエッジ形状も、図４に示すように丸まってくる。
【００２４】
この後の工程として、ゲート電極を形成するためにＰｏｌｙ−Ｓｉを堆積した後、パターニングとエッチングの工程が行われる。この際、前述したＳｉ基板表面上の段差が大きいと、パターニング精度が悪化し易くなる。そこで、耐圧部凹部４を利用して、厚いフィールド酸化膜に起因する段差を減らすことで、Ｐｏｌｙ−Ｓｉゲート電極のパターニング精度を向上させられることが本発明により得られる効果の一つである。なお、フィールド酸化膜厚が耐圧上問題なければ、耐圧部凹部４の深さ以上の厚さにフィールド酸化膜を形成せずとも、例えば耐圧部凹部４の深さ以下の０．４μｍであってもよい。
【００２５】
その後、前記図７による説明と同様にＰｏｌｙ−Ｓｉを堆積しゲート電極２７を形成した後、ｐベース領域２４、高濃度ｐ+領域２４ａおよびｎ+ソース領域２５等を形成し、コンタクトエッチング、ソース電極２８およびゲート用金属配線（図示せず）の形成工程（表面）、裏面側のドレイン電極の形成工程を経て、本発明にかかるＳＪ−ＭＯＳＦＥＴが完成する。本発明は前述のＰｏｌｙ−Ｓｉゲートのパターニング精度以外でも、途中のパターニング工程で、段差が少ないことに基づいてアライメント精度を上げることができる。
【実施例２】
【００２６】
図５、図６は、本発明の実施例２にかかる半導体装置の製造方法を説明するために参照する半導体基板の要部断面図である。まず、実施例１と同様に、前記図１（ａ）〜（ｃ）を参照して説明したように、ｎ+Ｓｉ半導体基板１（サブストレート）上に１層目のエピタキシャル層２ａを堆積し、パターニングとエッチングにより、以降の工程でパターン合わせに使用するアライメントマーク３となる凹部を形成する。この際、同時に周縁耐圧構造部２００の厚い酸化膜を形成する部分にもエッチングにより耐圧部凹部４を形成する。続いて、エピタキシャル層の成長と必要な厚さまでエピタキシャル成長させる。図５（ａ）では６層のエピタキシャル層を積層した。
【００２７】
次に、窒化珪素膜７を堆積し、フィールド酸化膜を形成する耐圧部凹部４内の窒化珪素膜７を除去する（図５（ａ））。次に、窒化珪素膜７をマスクにしてフィールド酸化膜５ａを堆積する（図５（ｂ））。さらに、窒化珪素膜７を除去し（図６（ｃ））、実施例１と同様な工程で、ゲート酸化膜６を形成する。図６（ｃ）のゲート酸化工程まで行った後の断面図を示すように、最終段エピタキシャル層２ｆとフィールド酸化膜５ａの段差Ｂは、前述の段差Ａと同程度以下に小さくなることがわかる。このように、フィールド酸化膜５ａの堆積の際に、窒化珪素膜７をマスクとして酸化させることで、さらに段差を低減させることが可能である。その後の工程は実施例１と同様にして、ＳＪ−ＭＯＳＦＥＴが製造される。
【００２８】
以上説明した実施例１、２の記載によれば、追加工程なしに、厚いフィールド酸化膜の段差を緩和し、高精度のマスクアライメントのパターニングによる半導体装置の製造方法とすることが可能となる。
【符号の説明】
【００２９】
１ 半導体基板
２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ エピタキシャル層
３ アライメントマーク
４ 耐圧部凹部
５、５ａ フィールド酸化膜
６ ゲート酸化膜
７ 窒化珪素膜
８ 傾斜部
２１、２９ ｎ型ドリフト領域、ｎ型カラム
２２、３０ ｐ型仕切領域、ｐ型カラム
２３、２３ａ ＳＪ構造
２４ ｐベース領域
２４ａ 高濃度ｐ+領域
２５ ｎソース領域
２６ ゲート絶縁膜
２７ ゲート電極
２８ ソース電極
３１ チャネルストッパー
３２ フィールド酸化膜
３３、３６ フィールドプレート
３４ 低濃度ｎ-エピタキシャル層
３５ａ、３５ｂ、３５ｃ ガードリング
Ａ 段差
Ｂ 段差
【技術分野】
【０００１】
この発明は半導体装置の製造方法、特にはＳＪ（Ｓｕｐｅｒｊｕｎｃｔｉｏｎ）構造を備える半導体装置の製造方法の改良に関する。
【背景技術】
【０００２】
一般的なＳＪ構造を備える半導体装置を図７のＳＪ−ＭＯＳＦＥＴの端部断面図に示す。この半導体装置のドリフト層は、半導体基板の主面に垂直方向では、層状またはカラム状の形状であって通常のドリフト層よりも高不純物濃度の複数のｎ型ドリフト領域２１、２９（ｎ型カラムと同じ）とｐ型仕切領域２２、３０（ｐ型カラムと同じ）を有する構成にされている。さらに、この半導体装置のドリフト層は、主面に平行方向では、前記ｎ型ドリフト領域２１、２９とｐ型仕切領域２２、３０とが交互に繰り返し隣接する構成の並列ｐｎ層からなるＳＪ構造２３、２３ａを有する。この半導体装置は、オフ状態の時は前記ＳＪ構造２３、２３ａ全体が空乏化して耐圧を負担するドリフト層となるように、並列ｐｎ層の各領域の幅および不純物濃度が制御され設定されている。
【０００３】
前記ＳＪ構造２３、２３ａを備えるＳＪ−ＭＯＳＦＥＴと従来の通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴとの構造上の大きな違いは、通常のＭＯＳＦＥＴではドリフト層が、単一の導電型で一様の不純物濃度の層であるのに対して、ＳＪ−ＭＯＳＦＥＴでは、前述のような並列ｐｎ層からなるＳＪ構造２３、２３ａを有することである。このＳＪ構造２３、２３ａでは、それぞれのｐ型仕切り領域２２、３０（ｐ型カラム）とｎ型ドリフト領域２１、２９（ｎ型カラム）の不純物濃度（以降、単に濃度と表記することがある）が同耐圧クラスの通常の素子よりも高くしても、オフ状態ではＳＪ構造２３、２３ａ内で並列する各ｐｎ接合から空乏層が両側に速やかに広がってドリフト層全体を低い電界強度で空乏化するため、高耐圧化を図ることができる。
【０００４】
図７に示す、前記並列ｐｎ層からなるＳＪ構造２３、２３ａを備えるＳＪ−ＭＯＳＦＥＴの、主電流の流れる素子活性部１００の外周を取り巻く周縁耐圧構造部２００では、この周縁耐圧構造部２００内のＳＪ構造２３ａの基板表面側（上層）に一様な不純物濃度を有する低濃度ｎ-エピタキシャル層３４を設けることが好ましい。さらに、前記半導体装置の周縁耐圧構造部２００には、前記低濃度ｎ-エピタキシャル層３４の表層に基板表面に沿ってｐ型ガードリング３５ａ、３５ｂ、３５ｃを、所要の設計耐圧に応じて、所要の間隔で離間するように複数設けることも好ましい。またさらに、この周縁耐圧構造部２００は、最外周のｐ型ガードリング３５ａ表面上に、厚いフィールド絶縁膜３２に設けられる開口部を介して電気的に接続される導電性プレート３６を備えることが好ましい。さらに、ｐ型チャネルストッパー領域３１（もしくはｎ型チャネルストッパー領域でもよい）にも電気的に接続される導電性プレート３３が設けられることもよい。
【０００５】
一方、前記半導体装置の素子活性部１００内では並列ｐｎ層からなるＳＪ構造２３の上層に、通常の半導体装置と同様に、ＭＯＳゲート構造が形成される。このＭＯＳゲート構造は、ｐベース領域２４と、このｐベース領域２４内の表層にｎ+ソース領域２５を備え、ｎ+ソース領域２５とｎ型ドリフト領域２１（ｎ型カラム）の表層に挟まれる前記ｐベース領域２３表面にゲート絶縁膜２６を介してゲート電極２７を備え、さらに前記ｎ+ソース領域２５表面とｐベース領域２４の高濃度ｐ+領域２４ａ表面とに接触するソース電極２８を備えている。
【０００６】
このように既に公知となっているＳＪ構造を備える半導体装置、たとえばＳｕｐｅｒｊｕｎｃｔｉｏｎ ＭＯＳＦＥＴ（ＳＪ−ＭＯＳＦＥＴ）は、特性面では通常のプレーナ型パワーＭＯＳＦＥＴと比較して、耐圧とオン抵抗のトレードオフを大幅に改善できることが特長である。
【０００７】
ＳＪ−ＭＯＳＦＥＴのＳＪ構造の製造方法には、半導体基板に幅が狭く深いトレンチを複数形成し、半導体基板と異なる導電型のエピタキシャルシリコンを成長させて並列ｐｎ層を形成するトレンチ方式と、半導体基板上へのエピタキシャル成長と選択的イオン注入により形成される幅が狭く深さの浅い並列ｐｎ層の形成工程を繰り返して所要の厚さ（深さ）に積層する多段エピ方式がある。本発明は後者の多段エピ方式に関するものである。
【０００８】
多段エピ方式によるＳＪ−ＭＯＳＦＥＴの製造方法は以下の主要な工程を含む。
１、１層目のエピタキシャル層の形成工程
２、表面へのアライメントマークの形成工程
３、ｎ型不純物の全面イオン注入工程とｐ型不純物の選択的イオン注入工程
４、２層目以降のエピタキシャル成長工程と、ｎ型不純物の全面イオン注入工程とｐ型不純物の選択的イオン注入工程とを繰り返して所要の厚さ（深さ）の並列ｐｎ層を形成する工程。
【０００９】
５、表面側のＭＯＳゲート構造および周縁耐圧構造を含む表面構造の形成工程
このようにエピタキシャル成長工程と選択的イオン注入工程とを繰り返して行う際にパターニングにアライメントマークを使用することに関して記述した文献がある（特許文献１）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第４０１６３７１号公報（００１１段落）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、前述の周縁耐圧構造部の形成の際には、一般的に、耐圧を上げ、信頼性を高くするために周縁耐圧構造部の表面に厚い酸化膜（フィールド酸化膜）を必要とする。この厚い酸化膜は、前述の主要な製造工程のうち、５項の表面側のＭＯＳゲート構造および周縁耐圧構造を含む表面構造の形成工程の最初に形成される。そのため、以降の工程、特にマスク合わせ精度が要求されるゲート電極パターンの形成工程では、厚い酸化膜（フィールド酸化膜）のある表面部とない表面部の段差によって、パターニングのアライメント精度（マスク合わせ精度）に悪影響を及ぼすことがある。従って、アライメント工程の際には、なるべく段差の小さい基板表面であることが望ましい。そのためには、一般的には、窒化膜をマスクとして酸化膜を形成する方法(選択酸化)が用いられる。しかし、その場合、窒化膜形成工程が追加になり、製造コストが高くなる。
【００１２】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、追加工程なしに、厚い酸化膜の段差を緩和してマスクアライメントのアライメント精度を高くすることのできる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
前記本発明の目的を達成するため、本発明は、主電流の流れる素子活性部と該素子活性部の外周を取り巻く周縁耐圧構造部を有する半導体装置の製造方法であって、半導体基板上にドリフト層を、エピタキシャル成長とパターンアライメントによる選択的イオン注入とにより、前記半導体基板の主面に垂直方向でストライプ状またはカラム状の形状の複数のｎ型カラムとｐ型カラムが主面に平行方向で交互に繰り返し隣接する構成の並列ｐｎ層として形成し、該並列ｐｎ層を所要の厚さとするために前記エピタキシャル成長とイオン注入とを所定の回数繰り返し行って積層する際に、エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に耐圧部凹部を形成した後、最終段のエピタキシャル層の表面に転写された前記耐圧部凹部を埋めるフィールド酸化膜を形成する工程を有する半導体装置の製造方法とする。前記凹状のアライメントマークと同時に周縁耐圧構造部に形成する耐圧部凹部が１層目の前記エピタキシャル層の表面であることが好ましい。
【００１４】
また、前記エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に形成する耐圧部凹部が１層目より後であって最終段より前のエピタキシャル層の表面に形成されることも好ましい。さらに、前記エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に耐圧部凹部を形成した後、所要の厚さに積層した最終段のエピタキシャル層表面の前記耐圧部凹部以外の表面に窒化珪素膜を選択的に形成し、該窒化珪素膜をマスクとして前記耐圧部凹部内にフィールド酸化膜を形成することもできる。
【発明の効果】
【００１５】
前記本発明によれば、追加工程なしに、厚い酸化膜の段差を緩和してマスクアライメントの精度の高い半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置の製造方法にかかる実施例１の主要な製造工程を示す半導体基板の断面図である（その１）。
【図２】本発明の半導体装置の製造方法にかかる実施例１の主要な製造工程を示す半導体基板の断面図である（その２）。
【図３】本発明の半導体装置の製造方法にかかる実施例１の主要な製造工程を示す半導体基板の断面図である（その３）。
【図４】本発明にかかる、図３の破線円部の拡大断面図である。
【図５】本発明の半導体装置の製造方法にかかる実施例２の主要な製造工程を示す半導体基板の断面図である（その１）。
【図６】本発明の半導体装置の製造方法にかかる実施例１の主要な製造工程を示す半導体基板の断面図である（その２）。
【図７】一般的なＳＪ−ＭＯＳＦＥＴを示す半導体基板の端部断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の半導体装置の製造方法にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１８】
図１は、本発明の実施例１にかかるＳＪ−ＭＯＳＦＥＴの主要な製造工程を説明するための半導体基板の要部断面図である。
図１を参照して、実施例１にかかるＳＪ−ＭＯＳＦＥＴ工程について発明にかかる部分を中心に詳細に説明する。最初に、図１（ａ）に示すように、ｎ+Ｓｉ半導体基板１（サブストレート）上に１層目のエピタキシャル層２ａを成長させる。必要なパターニングとエッチングにより、次工程でパターン合わせに使用するアライメントマーク３となる凹部をＭＯＳＦＥＴデバイス領域の端部（例えば、ダイシング領域）に形成する。この際、同時に周縁耐圧構造部２００最表面に厚いフィールド酸化膜で被覆されることになる部分にもエッチングにより耐圧部凹部４を形成する。１層目のエピタキシャル層２ａの表面にリンなどのｎ型イオン注入とボロンなどのｐ型不純物を用いて選択的イオン注入を行ない、ＳＪ構造を形成するために必要な１層目の並列ｐｎ層パターン（図示せず）を形成する。
【００１９】
次に、図１（ｂ）に示すように、２層目のエピタキシャル層２ｂを成長させる。２層目のエピタキシャル層の表面に転写されたアライメントマーク３ａを利用して１層目の並列ｐｎ層パターンに合わせて２層目の並列ｐｎ層（図示せず）を１層目と同様にして形成する。このとき、当初エッチング直後は垂直だったアライメントマーク３ａと耐圧部凹部４ａの側壁は、２層目のエピタキシャル層の表面に転写された後には、若干傾斜を持つようになる。
【００２０】
図１（ｃ）に示す断面図では、エピタキシャル層は２ａ〜２ｆまで６層分がエピタキシャル層の成長により積層されているが、この積層数は耐圧に必要な厚さに応じて増減させてよい。たとえば、６００ＶクラスＳＪ−ＭＯＳＦＥＴでは、エピタキシャル層の積層数を調整して、並列ｐｎ層の厚さを５〜７層で３０〜５０μｍ程度にすることが好ましい。その際、積層した並列ｐｎ層の厚さを３０〜５０μｍ程度にするために、１１５０℃・減圧条件でのエピタキシャル成長を５〜７回繰り返すと、Ｓｉエッチング直後は垂直だったアライメントマーク３と耐圧部凹部４の側壁が、３０〜４５度の傾斜角を持つようになる。このように当初、垂直であった凹部側壁が複数回のエピタキシャル層の成長の際の転写の繰り返しにより、次第に傾斜が大きくなることは一般的によく知られている。傾斜が大きくなると、アライメントマークを表面上から見た形状も次第に変化する。この形状変化によってもアライメント精度は影響を受けるので、エピタキシャル層の積層回数が多い場合、積層の途中で、アライメントマークを付け直すこともある。従って、以上の説明における１層目のエピタキシャル層表面へエッチングによるアライメントマークの形成は必ず行われるが、このアライメントマークと同時に形成される耐圧部凹部の形成は、必ずしも、前述のように１層目と同時でなく、アライメントマークの付け直しの際に、同時に耐圧部凹部を形成することもできる。つまり、耐圧部凹部の形成が行われるエピタキシャル層は１層目から最終段のエピタキシャル層の１層前のエピタキシャル層形成までの間のエピタキシャル層から適宜選ぶことができる。
【００２１】
このように、必要な厚さを満たす積層ｐｎ層からなるＳＪ構造を形成した後、最終段のエピタキシャル層の表面上にフィールド酸化膜５を形成する工程（図２（ｄ））とこの酸化膜の選択エッチング（図２（ｅ））により、周縁耐圧構造部２００内の耐圧部凹部４内に厚いフィールド酸化膜５ａを残す工程が行われる。そして、スクリーン酸化し、表面リンイオン注入、ドライブ、ゲート酸化膜６形成などを行った後の断面図を図３（ｆ）に示す。ただし、本発明では、並列ｐｎ層のパターンやその不純物濃度についての詳細は直接的には係わらないので、図の煩雑さを避けるため、図３（ｆ）中への記載を省略している。
【００２２】
図３（ｆ）に示すように、この段階での最終段エピタキシャル層表面上のフィールド酸化膜５ａに由来する段差Ａ（矢印の先端に挟まれる間隔）は、厚いフィールド酸化膜５ａが耐圧部凹部４中に形成されているので、耐圧部凹部４がない場合の段差と比較して小さくなる。このことについて、図４を参照してさらに詳細に説明する。図４は図３（ｆ）のフィールド酸化膜５ａ近傍の段差を示す破線円部分の拡大断面図である。
【００２３】
図４では、耐圧部凹部４の深さを０．５μｍ、全面に形成されたフィールド酸化膜５（図２（ｄ））の厚さを０．８μｍとして、耐圧部凹部４内にフィールド酸化膜５ａを残すように、耐圧部凹部４の傾斜部８の中心の位置より外側（凹部内の外側の意味）でフィールド酸化膜５がエッチング除去されていることを示している。この場合、図４に示すようにＳｉ基板（６層目のエピタキシャル層２ｆ）表面上の段差Ａは約０．４μｍ程度となり、耐圧部凹部４がない場合の段差０．８μｍ（フィールド酸化膜厚）と比較して１／２に小さくなる。なお、スクリーン酸化などの工程を経ることで、エッチング直後は鋭利であったフィールド酸化膜５ａのエッジ形状も、図４に示すように丸まってくる。
【００２４】
この後の工程として、ゲート電極を形成するためにＰｏｌｙ−Ｓｉを堆積した後、パターニングとエッチングの工程が行われる。この際、前述したＳｉ基板表面上の段差が大きいと、パターニング精度が悪化し易くなる。そこで、耐圧部凹部４を利用して、厚いフィールド酸化膜に起因する段差を減らすことで、Ｐｏｌｙ−Ｓｉゲート電極のパターニング精度を向上させられることが本発明により得られる効果の一つである。なお、フィールド酸化膜厚が耐圧上問題なければ、耐圧部凹部４の深さ以上の厚さにフィールド酸化膜を形成せずとも、例えば耐圧部凹部４の深さ以下の０．４μｍであってもよい。
【００２５】
その後、前記図７による説明と同様にＰｏｌｙ−Ｓｉを堆積しゲート電極２７を形成した後、ｐベース領域２４、高濃度ｐ+領域２４ａおよびｎ+ソース領域２５等を形成し、コンタクトエッチング、ソース電極２８およびゲート用金属配線（図示せず）の形成工程（表面）、裏面側のドレイン電極の形成工程を経て、本発明にかかるＳＪ−ＭＯＳＦＥＴが完成する。本発明は前述のＰｏｌｙ−Ｓｉゲートのパターニング精度以外でも、途中のパターニング工程で、段差が少ないことに基づいてアライメント精度を上げることができる。
【実施例２】
【００２６】
図５、図６は、本発明の実施例２にかかる半導体装置の製造方法を説明するために参照する半導体基板の要部断面図である。まず、実施例１と同様に、前記図１（ａ）〜（ｃ）を参照して説明したように、ｎ+Ｓｉ半導体基板１（サブストレート）上に１層目のエピタキシャル層２ａを堆積し、パターニングとエッチングにより、以降の工程でパターン合わせに使用するアライメントマーク３となる凹部を形成する。この際、同時に周縁耐圧構造部２００の厚い酸化膜を形成する部分にもエッチングにより耐圧部凹部４を形成する。続いて、エピタキシャル層の成長と必要な厚さまでエピタキシャル成長させる。図５（ａ）では６層のエピタキシャル層を積層した。
【００２７】
次に、窒化珪素膜７を堆積し、フィールド酸化膜を形成する耐圧部凹部４内の窒化珪素膜７を除去する（図５（ａ））。次に、窒化珪素膜７をマスクにしてフィールド酸化膜５ａを堆積する（図５（ｂ））。さらに、窒化珪素膜７を除去し（図６（ｃ））、実施例１と同様な工程で、ゲート酸化膜６を形成する。図６（ｃ）のゲート酸化工程まで行った後の断面図を示すように、最終段エピタキシャル層２ｆとフィールド酸化膜５ａの段差Ｂは、前述の段差Ａと同程度以下に小さくなることがわかる。このように、フィールド酸化膜５ａの堆積の際に、窒化珪素膜７をマスクとして酸化させることで、さらに段差を低減させることが可能である。その後の工程は実施例１と同様にして、ＳＪ−ＭＯＳＦＥＴが製造される。
【００２８】
以上説明した実施例１、２の記載によれば、追加工程なしに、厚いフィールド酸化膜の段差を緩和し、高精度のマスクアライメントのパターニングによる半導体装置の製造方法とすることが可能となる。
【符号の説明】
【００２９】
１ 半導体基板
２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ エピタキシャル層
３ アライメントマーク
４ 耐圧部凹部
５、５ａ フィールド酸化膜
６ ゲート酸化膜
７ 窒化珪素膜
８ 傾斜部
２１、２９ ｎ型ドリフト領域、ｎ型カラム
２２、３０ ｐ型仕切領域、ｐ型カラム
２３、２３ａ ＳＪ構造
２４ ｐベース領域
２４ａ 高濃度ｐ+領域
２５ ｎソース領域
２６ ゲート絶縁膜
２７ ゲート電極
２８ ソース電極
３１ チャネルストッパー
３２ フィールド酸化膜
３３、３６ フィールドプレート
３４ 低濃度ｎ-エピタキシャル層
３５ａ、３５ｂ、３５ｃ ガードリング
Ａ 段差
Ｂ 段差
【特許請求の範囲】
【請求項１】
主電流の流れる素子活性部と該素子活性部の外周を取り巻く周縁耐圧構造部を有する半導体装置の製造方法であって、半導体基板上にドリフト層を、エピタキシャル成長とパターンアライメントによる選択的イオン注入とにより、前記半導体基板の主面に垂直方向でストライプ状またはカラム状の形状の複数の第１導電型カラムと第２導電型カラムが主面に平行方向で交互に繰り返し隣接する構成の並列ｐｎ層として形成し、該並列ｐｎ層を所要の厚さとするために前記エピタキシャル成長とイオン注入とを所定の回数繰り返し行って積層する際に、エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に耐圧部凹部を形成した後、最終段のエピタキシャル層の表面に転写された前記耐圧部凹部を埋めるフィールド酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記凹状のアライメントマークと同時に周縁耐圧構造部に形成する耐圧部凹部が１層目の前記エピタキシャル層の表面であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に形成する耐圧部凹部が１層目より後であって最終層より前のエピタキシャル層の表面に形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に耐圧部凹部を形成した後、所要の厚さに積層した最終段のエピタキシャル層の表面の前記耐圧部凹部以外の表面に窒化珪素膜を選択的に形成し、該窒化珪素膜をマスクとして前記耐圧部凹部内にフィールド酸化膜を形成することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
主電流の流れる素子活性部と該素子活性部の外周を取り巻く周縁耐圧構造部を有する半導体装置の製造方法であって、半導体基板上にドリフト層を、エピタキシャル成長とパターンアライメントによる選択的イオン注入とにより、前記半導体基板の主面に垂直方向でストライプ状またはカラム状の形状の複数の第１導電型カラムと第２導電型カラムが主面に平行方向で交互に繰り返し隣接する構成の並列ｐｎ層として形成し、該並列ｐｎ層を所要の厚さとするために前記エピタキシャル成長とイオン注入とを所定の回数繰り返し行って積層する際に、エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に耐圧部凹部を形成した後、最終段のエピタキシャル層の表面に転写された前記耐圧部凹部を埋めるフィールド酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記凹状のアライメントマークと同時に周縁耐圧構造部に形成する耐圧部凹部が１層目の前記エピタキシャル層の表面であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に形成する耐圧部凹部が１層目より後であって最終層より前のエピタキシャル層の表面に形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に耐圧部凹部を形成した後、所要の厚さに積層した最終段のエピタキシャル層の表面の前記耐圧部凹部以外の表面に窒化珪素膜を選択的に形成し、該窒化珪素膜をマスクとして前記耐圧部凹部内にフィールド酸化膜を形成することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１６９５７７（Ｐ２０１２−１６９５７７Ａ）
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１１−３１６０９（Ｐ２０１１−３１６０９）
【出願日】平成２３年２月１７日（２０１１．２．１７）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２３年２月１７日（２０１１．２．１７）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
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