説明

半導体装置の製造方法

【目的】マスクの厚さを所定の値にし、後退量とエッチング量の比を所定の値にしてトレンチの開口部の端部を丸めることで、ゲート酸化膜形成温度を950℃未満の低い処理温度にした場合でもゲート酸化膜の良好な耐圧特性と長期信頼性が得られる半導体装置の製造方法を提供すること。
【解決手段】マスクであるシリコン酸化膜2の端部10をトレンチ8の開口部9の端部Aから後退させる量Xと、等方性ドライエッチングによるエッチング量Yとの比(X/Y)を2以上5以下に設定することで、Qbdの値を高くすることができて、良好なトレンチ8の開口部9の端部Aと段差12の端部Bの形状を丸めることができる。その結果、その後形成するゲート酸化膜14の熱処理温度を、950℃未満、あるいは、900℃以下で行った場合でも、ゲート酸化14の良好な耐圧特性と長期信頼性を得ることが可能となる。

【発明の詳細な説明】
【技術分野】
【0001】
この発明は、トレンチ構造を有するMOS素子のゲート酸化膜を有する半導体装置の製造方法に関する。
【背景技術】
【0002】
近年の半導体装置の低消費電力化に伴い、搭載される半導体素子としてはオン抵抗の小さい特性が求められる。半導体素子のオン抵抗を低減するためには、個々の単位トランジスタ(セル)の占める面積を少なくし、単位面積当たりに集積化されるトランジスタ数(セル数)を増加させることが一つの方法として考えられる。
【0003】
トレンチ構造のMOS素子は、プレーナ構造のMOS素子と比較して、半導体基板の縦方向、すなわち、深さ方向を有効に利用できることから、オン抵抗が低減できてパワーデバイスの適用分野に広く用いられている。
【0004】
図15は、従来のトレンチ構造のMOS素子の構成図であり、同図(a)はトレンチの平面図、同図(b)は同図(a)のX1−X1線で切断したソース層が形成された箇所のトレンチの要部断面図、同図(c)は同図(a)のX2−X2線で切断したトレンチ端部のゲート引き出し部の要部断面図である。
【0005】
このトレンチ構造のMOS素子は、例えば、図15(b)に示すように、そのゲート電極56は、トレンチ53側壁に形成したゲート酸化膜54を介して、主に、ポリシリコンをトレンチ53内に埋め込んだ構造をしている。このゲート電極56にゲートしきい値電圧を越える電圧を印加すると、トレンチ53側壁のウェル層52にチャネルが形成される。このチャネルを介して、ソース層55からドレイン層60へ向って(縦方向、すなわち深さ方向に)電子が流れ、トランジスタがオンする。
【0006】
トレンチ構造のゲート電極56は外部からの信号をやり取りするために、トレンチ53内からシリコン基板51表面に引き出す必要がある。この場合、ゲート電極56の引き出し部57は、図15(c)に示すように、トレンチ53の開口部53aの端部Cを横断する形となる。尚、図中の58は層間絶縁膜、59はソース電極、61はドレイン電極である。
【0007】
ゲート酸化膜54は、主に、熱酸化により形成され、その膜厚は、熱酸化時の応力の影響から、平坦な領域と比較して角部(端部C)では薄膜化する現象が生じる。その結果、ゲート電極56に電圧が印加されると、酸化膜厚が薄くなったトレンチ53の開口部53aの端部Cの角部に電界が集中してこの箇所で絶縁破壊を起こすことがある。この端部Cに丸みをつけてゲート酸化膜54の膜厚が薄くなるのを防止する方法が特許文献1〜特許文献3に記載されている。
【0008】
次に、特許文献1、2に記載されている方法について説明する。
図16、図17は、要部製造工程断面図であり、図15(a)のX2−X2線で切断した断面図を示す。
【0009】
半導体基板70上に形成されたマスク73に対し、異方性エッチングを行い、基板70の厚さ方向(深さ方向)にトレンチ75を掘る(図16(a))。
次に、前記トレンチ75の開口部76から端部78が所定の距離だけ退いた開口部74aを有するマスク73aを基板70上に設ける(図16(b))。
【0010】
次に、前記マスク73aを用いて、前記基板70に対して等方性ドライエッチングを施し段差79を形成し端部78をなだらかにする(図16(c))。
次に、前記マスク78aを全面除去し、犠牲酸化処理を1000℃以上で行った後、義戦酸化膜を除去し、1000℃以下の水蒸気雰囲気において、前記トレンチ10の内部を酸化させてゲート酸化膜80を形成する(図16(d))。
【0011】
次に、前記トレンチ75を埋め、前記ゲート酸化膜80を介してゲート電極81を形成する(図17(e))。図中の71はnドリフト層、72はpベース層、74はマスク73の開口部、77はマスク73aの開口部、78はトレンチ75の開口部76の端部である。
【0012】
尚、図18は、図17(e)の工程での図15(a)のX1−X1線で切断した断面図に相当する要部製造工程断面図である。
これにより、トレンチ75の開口部76の端部78が面取りされる結果、この箇所での電界集中が緩和されてゲート耐圧特性が向上し、リーク電流を小さくすることができる。
【0013】
また、前記トレンチ75の開口部76から退く距離Dとしては、100nm以上400nm以下とすることができる。前記等方性ドライエッチングを行った後に、前記マスク73aを全面除去した後、一旦、犠牲酸化膜を形成し、更にこれを除去することを行うことで、前記トレンチ75の開口部76は一層なだらかな形状となる。
【0014】
つまり、開口部76形状をなだらかな形状とした後に、1000℃以下の温度による熱酸化で、ゲート酸化膜80の形成を行うことで、処理温度の低温化を図っている。
この特許文献3では、その段落0008から段落0010に半導体基板へのトレンチトレンチの形成および丸み工程について記載されている。また、マスクとしてトレンチの開口部の端部から後退させた熱酸化膜とこれよりもさらに後退したCVD酸化膜の2層膜を用いることが記載されている。トレンチの開口部の端部から後退させる方法についてはウェットエッチングとドライエッチングを用い、その詳細は特許文献1,2に記載されている。
【先行技術文献】
【特許文献】
【0015】
【特許文献1】特許第3396553号公報
【特許文献2】特許第3788971号公報
【特許文献3】特開2001−85686号公報(図1)
【発明の概要】
【発明が解決しようとする課題】
【0016】
前記の特許文献1、2では、トレンチ75の開口部76の端部78における丸め処理をさらに徹底するために、950℃以上の犠牲酸化処理が必要である。しかし、この場合、すでに拡散している不純物の熱拡散が促進されて、各拡散層(pベース層72や図示しないnエミッタ層など)の深さが設計値より深くなる。したがって、このような丸め処理により不純物の熱拡散が無視できない素子の拡散層については、ゲート酸化膜80形成後に作り込みを行う必要がある等、製造工程上の制約条件となり、自由度がなくなる。
【0017】
また、マスクである熱酸化膜をトレンチ75の開口部76の端部78から100nm〜400nm後退させて(Dの値)、半導体基板80を等方性エッチングすることで丸み形状が得られることが記載されている。しかし、丸み形状は、後退量Dの規定のみでは得ることができないことが発明者の実験で判明した。すなわち、丸み形状は、後退量Dの他に、丸みを形成するためのエッチング量およびエッチングのために用いるマスク73の厚みなどが影響するが、特許文献1、2にはそのことについての記載はない。
【0018】
前記の特許文献3でもまた、丸み形状が、後退量の他に、丸みを形成するためのエッチング量およびエッチングのために用いるマスクの厚みなどが影響することについての記載はない。
【0019】
この発明の目的は、前記の課題を解決して、マスクの厚さを所定の値にし、後退量とエッチング量の比を所定の値にしてトレンチの開口部の端部を丸めることで、ゲート酸化膜形成温度を950℃未満の低い処理温度にした場合でもゲート酸化膜の良好な耐圧特性と長期信頼性が得られる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0020】
前記の目的を達成するために、特許請求の範囲の請求項1に記載の発明によれば、半導体基板上に所定の厚さの第1の絶縁膜を形成する工程と、該第1の絶縁膜上に該第1の絶縁膜より厚く、該第1の絶縁膜よりエッチングレートの早い第2の絶縁膜を形成する工程と、前記第1の絶縁膜の第1の開口部と前記第2の絶縁膜の第2の開口部を同一マスクで同時に形成する工程と、前記第2の開口部が形成された前記第2の絶縁膜と第1の開口部が形成された前記第1の絶縁膜をマスクとして前記半導体基板にトレンチを異方性エッチングで前記半導体基板の厚さ方向に形成する工程と、前記第1の絶縁膜と該第1の絶縁膜よりエッチングレートの早い前記第2の絶縁膜を同時に第1の等方性エッチングの処理を行い、前記第1の開口部の端部を前記トレンチの開口部の端部から所定の距離だけ後退させ、前記第2の開口部の端部を前記第1の開口部の端部よりさらに後退させる工程と、前記第1の絶縁膜をマスクとして、前記トレンチに隣接して露出した前記半導体基板および該半導体基板よりエッチングレートが小さい前記第1の絶縁膜とを同時に第2の等方性エッチングで処理し前記第1の開口部の端部を後退させながら前記所定の距離より浅い段差を前記トレンチに接して形成し、前記トレンチの開口部の端部と前記段差の端部をそれぞれ丸める工程と、前記第1の絶縁膜と前記第2の絶縁膜を除去し、前記トレンチ内壁に犠牲酸化処理を行った後、前記トレンチ上から前記段差上および該段差の周囲の前記半導体基板上に渡ってゲート絶縁膜を形成する工程と、を有する半導体装置の製造方法であって、前記所定の距離Xと前記段差形成のエッチング量Yの比(X/Y)が2〜5の範囲である半導体装置の製造方法とする。
【0021】
また、特許請求の範囲の請求項2記載の発明によれば、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜の第1の開口部を形成する工程と、前記第1の開口部が形成された前記絶縁膜をマスクとして前記半導体基板にトレンチを異方性エッチングで前記半導体基板の厚さ方向に形成する工程と、前記絶縁膜を第1の等方性エッチングの処理をして所定の厚さとし前記第1の開口部の端部を前記第1の等方性エッチングで所定の距離だけ後退させる工程と、前記絶縁膜をマスクとして、前記トレンチに隣接して露出した前記半導体基板および該半導体基板よりエッチングレートが小さい前記絶縁膜とを同時に第2の等方性エッチングで処理し前記第1の開口部の端部を後退させながら前記所定の距離より浅い段差を前記トレンチに接して形成し、前記トレンチの開口部の端部と前記段差の端部をそれぞれ丸める工程と、前記絶縁膜を除去し、前記とレンチ内壁に犠牲酸化処理を行った後、前記トレンチ上から前記段差上および該段差の周囲の前記半導体基板上に渡ってゲート絶縁膜を形成する工程と、を有する半導体装置の製造方法であって、前記の所定の距離Xを前記段差形成のエッチング量Yの比(X/Y)が2〜5の範囲である半導体装置の製造方法とする。
【0022】
また、特許請求の範囲の請求項3に記載の発明によれば、請求項1または2に記載の発明において、前記の比(X/Y)が、2.2以上で4.2以下であるとよい。

また、特許請求の範囲の請求項4記載の発明によれば、請求項1〜3のいずれか一項に記載の発明において、前記所定の距離Xが、0.05μm〜0.3μmであるとよい。
【0023】
また、特許請求の範囲の請求項5に記載の発明によれば、請求項1または2に記載の発明において、前記エッチング量Yが、エッチングレートとエッチング時間の積で算出される値であるとよい。
【0024】
また、特許請求の範囲の請求項6に記載の発明によれば、請求項1に記載の発明において、前記半導体基板がシリコン基板であり、前記第1の絶縁膜が熱酸化で形成したシリコン酸化膜であり、前記第2の絶縁膜がCVD(Chemical Vapor Deposition)法で形成したシリコン酸化膜であるとよい。
【0025】
また、特許請求の範囲の請求項7に記載の発明によれば、請求項2に記載の発明において、前記半導体基板がシリコン基板であり、前記絶縁膜が熱酸化もしくはCVD法で形成したシリコン酸化膜であるとよい。
【0026】
また、特許請求の範囲の請求項8に記載の発明によれば、請求項1に記載の発明において、前記第1の絶縁膜の所定の厚さが、5nm〜40nmであるとよい。
また、特許請求の範囲の請求項9に記載の発明によれば、請求項2に記載の発明において、前記第1の等方性エッチングをした後の前記絶縁膜の所定の厚さが、5nm〜40nmであるとよい。
【0027】
また、特許請求の範囲の請求項10に記載の発明によれば、請求項1または2に記載の発明において、950℃未満で前記犠牲酸化処理を行った後に形成される前記ゲート絶縁膜が、950℃未満の温度で熱酸化により形成されるシリコン酸化膜であるとよい。
【発明の効果】
【0028】
本発明では、マスクであるシリコン酸化膜をトレンチの開口部から後退させる量Xと、等方性ドライエッチングによるエッチング量Yとの比(X/Y)を2以上5以下に設定することにより、良好なトレンチの開口部形状(丸み形状)が得られる。その結果、熱酸化による応力を低減することができて、その後の酸化処理や、ゲート酸化膜の形成が行われる処理温度を、950℃未満、あるいは、900℃以下で750℃以上で行った場合でも、ゲート酸化膜の良好な耐圧特性と長期信頼性を得ることが可能となる。
【0029】
トレンチ形成後の酸化処理等における熱処理を低温化することで、熱処理による素子特性への影響が抑えられ、製造工程上の制約や素子特性の性能低下を引き起こすことがなくなる。
【図面の簡単な説明】
【0030】
【図1】この発明の第1実施例の半導体装置の要部製造工程断面図である。
【図2】図1に続く、この発明の第1実施例の半導体装置の要部製造工程断面図である。
【図3】図2に続く、この発明の第1実施例の半導体装置の要部製造工程断面図である。
【図4】図3に続く、この発明の第1実施例の半導体装置の要部製造工程断面図である。
【図5】図4(n)の工程で形成されるゲート電極部の要部製造工程断面図である。
【図6】後退量Xとエッチング量Yとの比とQbdの関係を示す図である。
【図7】後退量Xとエッチング量Yとの比(X/Y)を2未満とした場合のトレンチ8の開口部9の端部Aと段差12の端部Bの断面形状であり、実際に観察した断面の写真の転写図である。
【図8】後退量Xとエッチング量Yとの比(X/Y)を5超とした場合のトレンチ8の開口部9の端部Aと段差12の端部Bの断面形状であり、実際に観察した断面の写真の転写図である。
【図9】後退量Xとエッチング量Yとの比(X/Y)の値Mを3とした場合のトレンチ8の開口部の端部Aと段差の端部Bの断面写真の転写図である。
【図10】この発明の第2実施例の半導体装置の要部製造工程断面図である。
【図11】図10に続く、この発明の第2実施例の半導体装置の要部製造工程断面図である。
【図12】図11に続く、この発明の第2実施例の半導体装置の要部製造工程断面図である。
【図13】図12に続く、この発明の第2実施例の半導体装置の要部製造工程断面図である。
【図14】図13(m)の工程で形成されるゲート電極部の要部製造工程断面図である。
【図15】従来のトレンチ構造のMOS素子の構成図であり、(a)はトレンチの平面図、(b)は(a)のX1−X1線で切断したエミッタ層が形成された箇所のトレンチの要部断面図、(c)は(a)のX2−X2線で切断したトレンチ端部のゲート電極引き出し部の要部断面図である。
【図16】従来のトレンチ構造のMOS素子の要部製造工程断面図であり、図15(a)のX2−X2線で切断した断面図である。
【図17】図16に続く、従来のトレンチ構造のMOS素子の要部製造工程断面図である。
【図18】図16(e)の工程での図15(a)のX1−X1線で切断した断面図に相当する要部製造工程断面図である。
【発明を実施するための形態】
【0031】
実施の形態を以下の実施例で説明する。
【実施例1】
【0032】
図1〜図4は、この発明の第1実施例の半導体装置の製造方法を説明する図であり、工程順に示した要部製造工程断面図である。この断面図はゲート電極と繋がるゲート引き出し部の断面図であり、図15(c)に相当する断面図である。但し、ウェル層、層間絶縁膜およびソース電極は省略されている。この半導体装置はトレンチ型MOS素子を例に挙げ、トレンチ部のゲート酸化膜の形成方法について説明している。また、半導体基板としてはシリコン基板1を例に挙げる。
【0033】
図1(a)に示すように、シリコン基板1上に、例えば、熱酸化によりシリコン酸化膜2を5nm〜40nm程度の厚さで形成する。この厚さは、トレンチ8の開口部9の端部A(図2(g)参照)の角張った部分を等方性エッチングでなだらかに丸めるときに必要となる厚さである。また、シリコン酸化膜2を形成するときの熱処理温度は950℃未満で750℃以上である。
【0034】
次に、図1(b)に示すように、シリコン酸化膜2上に、例えば、シリコン酸化膜3を、減圧CVD(Chemical Vapor Deposition)法により、100nm〜800nm形成する。この厚さがあると、トレンチ8を形成するときの異方性エッチングでシリコン酸化膜3が消失しない。
【0035】
次に、図1(c)に示すように、フォトレジスト4を全面に塗布し、続いて、フォトリソグラフィー技術でフォトレジスト4を開口して開口部5を形成する。
次に、図1(d)に示すように、開口部5が形成されたフォトレジスト4をマスクとして、例えば、異方性のドライエッチングを行う。この異方性エッチングにより、シリコン酸化膜2およびシリコン酸化膜3をエッチングしてそれぞれに開口部6,7を形成し、開口部7下にシリコン基板1面を露出させる。このときシリコン酸化膜2の開口部7の側壁面とシリコン酸化膜3の開口部の側壁面は面一になる。
【0036】
次に、図2(e)に示すように、フォトレジスト4を全面除去する。
次に、図2(f)に示すように、シリコン酸化膜2およびシリコン酸化膜3をマスクとして、例えば、シリコン基板1の異方性のドライエッチングを行う。この異方性エッチングを行うことにより、シリコン基板1に所定の深さのトレンチ8を形成する。このトレンチ8の深さは、例えば、1μm〜5μmである。
【0037】
次に、図2(g)に示すように、シリコン基板1と比較して、シリコン酸化膜2およびシリコン酸化膜3のエッチングレートが十分に大きいエッチング手法を用いて等方性エッチングを行う。この等方性エッチングでシリコン酸化膜2の開口部7の端部10はトレンチ8の開口部9の端部A(側壁)から後退する。この後退した距離を後退量Xという。また、この等方性エッチングでエッチングレートが大きいシリコン酸化膜3は、開口部6の端部11がシリコン酸化膜2の開口部7の端部10より大きく後退する。
【0038】
次に、図2(h)に示すように、シリコン酸化膜2をマスクとして、等方性ドライエッチングでトレンチ8とその周辺をエッチングして段差12を形成する。このとき後述の図6に示すように、後退量Xとエッチング量Yの比(X/Y)の値Mが2〜5の範囲になるように等方性ドライエッチングをする。この範囲にすることでトレンチ8の開口部9の端部Aと段差12の端部Bはなだらかに丸められる。エッチング量Xは、予め実測で求めたエッチングレートとエッチング時間の積から算出される。
【0039】
次に、図3(i)に示すように、残存したマスクのシリコン酸化膜2およびシリコン酸化膜3を全面に渡り除去する。
次に、図3(j)に示すように、950℃未満で750℃以上の温度で熱酸化することにより、シリコン酸化膜13を、10〜40nm形成する。ここで、シリコン酸化膜13の形成は、一般に、犠牲酸化と呼ばれる処理(犠牲酸化処理)であり、通常、ゲート酸化膜形成前に行う。この犠牲酸化により、シリコン基板1の表面は清浄化され、汚染物質等がゲート酸化膜14中に取り込まれることを回避することができる。犠牲酸化処理の処理温度は、トレンチ8の開口部9の端部Aと段差12の端部Bが既に丸められているので、950℃以上の高温にする必要はない。
【0040】
次に、図3(k)に示すように、シリコン酸化膜13を全面除去し、950℃未満(もしくは900℃以下で800℃以上の熱処理温度で熱酸化を行い、ゲート酸化膜14となるシリコン酸化膜を、例えば、10〜150nm形成する。ゲート酸化膜14は酸化膜と窒化膜の積層された絶縁膜であっても構わない。
【0041】
次に、図3(l)に示すように、例えば、減圧CVD法により、ポリシリコン膜15を、200〜600nmの厚さで全面に形成する。
次に、図4(m)に示すように、フォトレジスト16を全面に塗布し、フォトリソグラフィー技術により、ゲート電極17上とゲート電極引き出し部18となる箇所上にフォトレジスト16を残存させる。
【0042】
次に、図4(n)に示すように、フォトレジスト16をマスクとして、全面にわたりドライエッチングしてゲート電極17(図5参照)とゲート電極引き出し部18を形成する。
【0043】
次に、図4(o)に示すように、フォトレジスト16を全面除去してゲート電極17とこのゲート電極17に繋がるゲート電極引き出し部18(ゲートランナー)27の形成が完了する。
【0044】
前記の一連の工程でさらに詳細な説明を要する工程について次に述べる。
図1(a)の工程において、シリコン酸化膜2の厚さが5nm未満では、図2(g)の等方性エッチングおよび図2(h)の等方性エッチングでシリコン酸化膜2が消滅することがある。また40nmを超えると図2(g)の等方性エッチングの後の厚さが厚すぎて、図2(h)の等方性エッチングでシリコン酸化膜2の後退が殆ど起こらないために、シリコン酸化膜2の端部10の下のシリコン基板1が侵食され食い込んだ状態となり角張ってくる。
【0045】
図2(f)の工程において、シリコン酸化膜3はシリコン酸化膜2よりエッチングレートが大きいのでシリコン酸化膜3の後退量はシリコン酸化膜2よりさらに大きくなる。尚、シリコン酸化膜2の後退量Xとは、前記したように、トレンチ8の開口部9の端部Aからシリコン酸化膜2の端部10までの距離のことである。
【0046】
ここでのエッチング手法としては、シリコン基板1への損傷を抑える目的から、フッ酸によるウエットエッチング処理が好ましい。勿論、シリコン基板1への損傷は多少あるがドライエッチングによる等方性エッチングでも前記の後退量Xを得ることはできる。
【0047】
また、ここでは、下層のシリコン酸化膜2として、熱酸化により形成されたシリコン酸化膜を例に挙げた。また、上層のシリコン酸化膜3として、減圧CVD法により形成されたシリコン酸化膜を例として挙げた。しかし、上層のシリコン酸化膜のエッチングレートが下層のシリコン酸化膜のエッチングレートと比較して大きければ、シリコン酸化膜の形成方法(膜質)に依らず、同様の効果を得ることができる。
【0048】
図2(g)の工程において、シリコン酸化膜2としては、続いて行われる等方性ドライエッチングにおいて、シリコン基板1表面がエッチングされないよう、シリコン酸化膜2がマスクとして機能するだけの膜厚が残存していれば良い。さらに、本実施例では、シリコン酸化膜2の後退量Xと、続いて行われるシリコン基板1に対する等方性ドライエッチングによるエッチング量Yの比(X/Y)が重要であり、従来例のように、後退量Xを100nm以上400nm以下に限定する必要は無い。
【0049】
図2(h)の工程において、エッチングでトレンチ8の開口部9の端部Aに隣接するシリコン基板1に極浅い段差12を形成する。この段差12はトレンチ8に繋がり、エッチング量Yが少ないとこの段差12の端部B(段差12面とシリコン基板1表面が交わる角部)は丸まる。一方、トレンチ8の開口部9の端部A(トレンチ8の側壁面と段差12面が交わる角部)は角張るようになる。またエッチング量Yが多いと、トレンチ8の開口部9の端部Aは丸まり、逆に段差12の端部Bは角張ってくる。端部A,Bが角張るか丸まるかは後退量Xとエッチング量Yの比(X/Y)に依存する(図6参照)。この比(X/Y)が2〜5の範囲では、端部A,Bとも角張らず丸まる。例えば、後退量Xを75nm、比(X/Y)を中心値近傍の3に設定した場合は、エッチング量Xを25nm(75÷3)にすれば、トレンチ8の開口部9の端部Aと段差12の端部Bをともに丸めることができる。勿論、比(X/Y)が2〜5、つまり、エッチング量Yが15nm〜37.5nmの範囲で端部A,Bを丸めることができる。
【0050】
これにより、後述の熱酸化によるゲート酸化膜14の形成過程でトレンチ8で発生する応力を低く抑えることが可能となり、結果として、応力の影響を及ぼすゲート酸化膜14の薄膜化を抑えることが可能となる。
【0051】
また、図2(h)の等方性ドライエッチングとしては、例えば、CF(四弗化炭素)とO(酸素)の混合ガスを用いたケミカルドライエッチング法により行われることが好ましい。この方法により、シリコン酸化膜2およびシリコン酸化膜3に対するシリコン基板1のエッチングレートが十分大きくなるようエッチング条件を設定することが可能であり、シリコン酸化膜2をマスクとしたシリコン基板1のエッチングを行うことができる。
【0052】
一方、この等方性ドライエッチングの過程において、シリコン基板1のエッチングと同時に、シリコン酸化膜2およびシリコン酸化膜3のエッチングもわずかながら進行する。
ここで、本実施例では、マスクとなるシリコン酸化膜2、3が、複合膜で構成されており、前記マスクを後退させる過程において、上層の厚いシリコン酸化膜3が下層の薄いシリコン酸化膜2よりも後退している。このため、等方性ドライエッチングの過程において、実質的にエッチングのマスクとなるのは膜厚が薄い下層のシリコン酸化膜2となる。
【0053】
この状態で、等方性ドライエッチングを行うと、薄い下層のシリコン酸化膜2の端部10は、各方向からのエッチングが同時進行する。その結果、丸みを形成するシリコン基板1のエッチングの過程(段差12を形成する過程)で、シリコン酸化膜2の端部10(開口部の端部)は横方向へ徐々に後退して行く。
【0054】
この結果、シリコン酸化膜2の界面付近のシリコン基板1は、シリコン酸化膜2の影響が緩和されつつエッチングが進むため、シリコン酸化膜2の界面付近のトレンチ8の開口部9の端部Aの角部はエッチングが進むにつれて、なだらかな丸みを帯びた形状になる。
【0055】
これに対し、シリコン酸化膜2が厚い場合は、シリコン酸化膜2の側面からのエッチングのみが進行し、シリコン酸化膜2の表面からのエッチングはシリコン酸化膜2の端部10の後退に寄与しないため、シリコン酸化膜2の端部10の後退は極めて小さい。つまり、シリコン酸化膜2下のシリコン基板1のエッチングは、シリコン酸化膜2の影響を受ける形でエッチングが進む。そのため、シリコン酸化膜2の界面付近のシリコン基板1のエッチングに遅れが生じシリコン酸化膜2の端部10付近のシリコン基板1の形状は侵食されて食い込んだ形状となる。その結果、厚いシリコン酸化膜2の端部10付近では、シリコン酸化膜2とシリコン基板1の界面付近で段差12の端部Bは角張った形状となる。これは、単層の厚いシリコン酸化膜の場合と同様である。
【0056】
本実施例において、マスクとして2層構造のシリコン酸化膜2,3を用いた場合の例を示した。しかし、マスクとして、2層以上の構造を有するシリコン酸化膜を用いても良い。この場合、マスクとなるシリコン酸化膜は、下層から順にエッチングレートが大きくなる膜質を有するシリコン酸化膜を積層した構造とする。この場合、最下層のシリコン酸化膜は等方性エッチングで消滅しないように5〜40nmの厚さに設定する。これによりマスクを2層構造とした場合と同様の効果を得ることができる。
【0057】
図6は、後退量Xとエッチング量Yとの比とQbdの関係を示す図である。ここで実験に用いた供試品について説明する。シリコン酸化膜2は熱酸化法で形成しその膜厚は25nmであるが、前記したように5nm〜40nmの範囲にあればよい。また、犠牲酸化膜とゲート酸化膜の処理温度は800℃であるが、前記したように950℃未満で750℃以上であればよい。ここではXを0.05μm≦X≦0.3μmの範囲にして実験を行った。また、Qbdの単位はC/cm、X、Yの単位はμmである。縦軸にQbdを表し、横軸に比を表す。縦軸のQbd(Charge to Breakdown)は、Qbd試験の特性値であり、ゲート酸化膜特性と品質の試験の一方法である。
【0058】
また、横軸の後退量Xは、トレンチからマスクを退かせる量であり、トレンチ側壁からの距離である。また、エッチング量Yはシリコン基板を等方性のドライエッチングした場合の距離でり、エッチングレートとエッチング時間の積から算出される基板表面からの距離である。
【0059】
ここで、Qbd試験は、ゲート酸化膜へ一定の電流、すなわち電荷を強制的に注入し、破壊に至るまでの時間を測定することで、ゲート酸化膜が破壊に至る電荷量を見積もるゲート酸化膜の特性試験である。特性値が高い程、ゲート酸化膜としての特性、品質が優れていることを示しており、ゲート酸化膜の優れた耐圧特性と長期信頼性を得ることができる。
【0060】
また、量産品においては、Qbd≧10C/cmが良品扱いとなる。そのため、図6から、後退量Xとエッチング量Yとの比(X/Y)を2以上、5以下の範囲にするとよい。図6ではこの比(X/Y)をMで表す。また、比(X/Y)を2.2以上、4.2以下とするとQbdの特性値が20C/cm以上とさらに高くなり好ましい。また、等方性エッチングでシリコン酸化膜2もエッチングされて薄くなるので、エッチング量Yの最大値はシリコン酸化膜2が消失しないことが条件である。
【0061】
前記したように、Qbdの特性値を左右するトレンチ8の開口部9の端部Aと段差12の端部Bの形状が、上記の比(X/Y)の範囲に設定することで、丸み形状となる。その結果、ゲート酸化膜14を形成するための熱酸化の過程で発生する応力を低く抑えることが可能となり、ゲート酸化膜14の薄膜化現象を防止することができる。
【0062】
尚、比(X/Y)を2〜5にすると、トレンチ8の開口部9の端部Aと段差12の端部Bを丸められるのは、エッチング条件や方法には殆ど依存しない。
図7は、後退量Xとエッチング量Yとの比(X/Y)を2未満とした場合のトレンチ8の開口部9の端部Aと段差12の端部Bの断面形状であり、実際に観察した断面の写真の転写図である。この条件下では、同図(a)から分かるように、段差12の端部Bにおいて、突起形状が見られており、この部分のゲート酸化膜14厚みが薄膜化しており、電界が集中する結果、Qbdの特性値が低下している。
【0063】
一方、図8は、後退量Xとエッチング量Yとの比(X/Y)を5超とした場合のトレンチ8の開口部9の端部Aと段差12の端部Bの断面形状であり、実際に観察した断面の写真の転写図である。この条件下では、転写図から分かるように、段差12の端部Bにおいて、突起形状が見られており、この部分のゲート酸化膜14の厚みが薄膜化しており、電界が集中する結果、Qbdの特性値が低下している。
【0064】
図9は、後退量Xとエッチング量Yとの比(X/Y)を3とした場合のトレンチ8の開口部の端部Aと段差の端部Bの断面写真の転写図である。図9から分かるように、この場合には、トレンチ8の開口部9の端部Aおよび段差12の端部Bに突起形状が見られておらず、ゲート酸化膜14の薄膜化が回避されるため、電界集中が生じることは無く、Qbdの特性値を高くすることが可能となる。
【0065】
また、本実施例では、図2(h)の等方性ドライエッチング後のゲート酸化膜14の形成において、トレンチ8の開口部9の突起形状の形成と、それに伴うゲート酸化膜14の薄膜化を回避できる。また、このゲート酸化膜14の形成時には粘性流動が生じない、950℃未満もしくは900℃以下で800℃以上の形成温度とすることができる。
【0066】
以上により、トレンチ8形成後のゲート酸化膜14形成における熱処理温度を低温化した場合でもゲート酸化膜14の耐圧特性および長期信頼性が確保され、熱処理による素子特性への影響が抑えられる。
【実施例2】
【0067】
図10〜図13は、この発明の第2実施例の半導体装置の製造方法を説明する図であり、工程順に示した要部製造工程断面図である。この半導体装置はトレンチ型MOS素子を例に挙げ、トレンチ部のゲート酸化膜の形成方法について説明している。また、半導体基板としてはシリコン基板を例に挙げる。実施例1との違いは、段差12形成のマスクとあいて、薄いシリコン酸化膜2の代わりに厚いシリコン酸化膜21の単層膜を用いている点である
図10(a)に示すように、シリコン基板1上に、例えば、シリコン酸化膜21を、熱酸化、もしくは、減圧CVD(Chemical Vapor Deposition)法により、100〜800nm形成する。
【0068】
次に、図10(b)に示すように、フォトレジスト4を全面に塗布し、続いて、周知のフォトリソグラフィー技術によりフォトレジストを開口し開口部5を形成する。
次に、図10(c)に示すように、フォトレジスト16をマスクとして、例えば、異方性のドライエッチングを行うことにより、シリコン酸化膜21の一部領域をエッチング除去し開口部22を形成し、開口部22下のシリコン基板1を露出させる。
【0069】
次に、図10(d)に示すように、フォトレジスト4を全面除去する。
次に図11(e)に示すように、シリコン酸化膜21をマスクとして、例えば、異方性のドライエッチングを行うことにより、開口部22下のシリコン基板1をエッチングし、例えば、深さ1μm〜5μmのトレンチ8を形成する。
【0070】
次に、図11(f)に示すように、等方性エッチング、例えば、ウエットエッチング処理を行うことにより、シリコン酸化膜21を、所定の距離だけトレンチ8側面から後退させる。この所定の距離が後退量Xである。この等方性エッチングによりシリコン酸化膜21の厚さを5nm〜40nmの範囲とする。エッチング手法としては、ドライエッチングによるエッチングでも同様の効果が得られるが、ここでは、シリコン基板1への損傷を抑える目的から、フッ酸によるウエットエッチング処理を行った。
【0071】
次に、図11(g)に示すように、シリコン酸化膜21をマスクとして、等方性ドライエッチングを行うことにより、シリコン基板1の露出した箇所に段差12を形成する。前記の後退量Xと等方性エッチングのエッチング量Yの比(X/Y)を2〜5になるように段差12を形成するとトレンチ8の開口部9の端部Aと段差12の端部Bを丸めることができる。例えば、後退量Xを75nmとしてエッチング量Yを25nmとすれば比(X/Y)が3となり、トレンチ8の開口部9の端部Aと段差12の端部Bを丸めることができる。尚、エッチング量Yはエッチングレートとエッチング時間から算出された基板表面からの距離である。
【0072】
次に、図11(h)に示すように、残存したマスクのシリコン酸化膜21を全面にわたり除去する。
次に、図12(i)に示すように、950℃未満の温度での熱酸化により、シリコン酸化膜13を、10〜40nm形成する。ここで、シリコン酸化膜13の形成は、一般に、犠牲酸化と呼ばれる処理(犠牲酸化処理)であり、通常、ゲート酸化膜14形成前に行う。この犠牲酸化により、シリコン基板1の表面、とりわけ、エッチングに晒されたトレンチ8側面は清浄化され、汚染物質等がゲート酸化膜14中に取り込まれることを回避することができる。
【0073】
この犠牲酸化処理の処理温度は、トレンチ8の開口部9の端部Aと段差12の端部Bが既に丸められているので、950℃以上の高温にする必要はない。
次に、図12(j)に示すように、シリコン酸化膜13を全面除去し、熱酸化により、シリコン酸化膜を、例えば、10〜150nm形成し、ゲート酸化膜14を形成する。
【0074】
次に、図12(k)に示すように、例えば、減圧CVD法により、ポリシリコン膜15を、200nm〜1000nm全面に形成する。
次に、図12(l)に示すように、フォトレジスト16を全面に塗布し、フォトリソ技術により、一部領域を露光し、ゲート電極17とゲート電極引き出し部18となる箇所上のフォトレジスト16を残存させる。
【0075】
次に、図13(m)に示すように、フォトレジスト16をマスクとして、全面にわたりドライエッチングすることにより、ゲート電極17(図15参照)とゲート電極引き出し部18を形成する。
【0076】
次に、図13(n)に示すように、フォトレジスト16を全面除去することで、トレンチ部のゲート電極17およびゲート電極引き出し部18の形成が終了する。
前記したように、図11(f)の等方性エッチング後のシリコン酸化膜21の厚さを5nm〜40nmの範囲にし、図12(g)の段差12を形成する等方性エッチングで、後退量Xとエッチング量Yの比(X/Y)を2〜5(さらに好ましくは2.2〜4.2)にすることで、トレンチ8の開口部9の端部Aと段差12の端部Bを丸めることができる。その結果、トレンチ8形成後のゲート酸化膜14形成における熱処理温度を低温化した場合でもゲート酸化膜14の耐圧特性および長期信頼性が確保され、熱処理による素子特性への影響が抑えられる。
【符号の説明】
【0077】
1 シリコン基板
2,3,13,21 シリコン酸化膜
4,16 フォトレジスト
5,6,7,9,22 開口部
8 トレンチ
10,11 端部
12 段差
14 ゲート酸化膜
15 ポリシリコン膜
17 ゲート電極
18 ゲート電極引き出し部
A,B 端部

【特許請求の範囲】
【請求項1】
半導体基板上に所定の厚さの第1の絶縁膜を形成する工程と、
該第1の絶縁膜上に該第1の絶縁膜より厚く、該第1の絶縁膜よりエッチングレートの早い第2の絶縁膜を形成する工程と、
前記第1の絶縁膜の第1の開口部と前記第2の絶縁膜の第2の開口部を同一マスクで同時に形成する工程と、
前記第2の開口部が形成された前記第2の絶縁膜と第1の開口部が形成された前記第1の絶縁膜をマスクとして前記半導体基板にトレンチを異方性エッチングで前記半導体基板の厚さ方向に形成する工程と、
前記第1の絶縁膜と該第1の絶縁膜よりエッチングレートの早い前記第2の絶縁膜を同時に第1の等方性エッチングの処理を行い、前記第1の開口部の端部を前記トレンチの開口部の端部から所定の距離だけ後退させ、前記第2の開口部の端部を前記第1の開口部の端部よりさらに後退させる工程と、
前記第1の絶縁膜をマスクとして、前記トレンチに隣接して露出した前記半導体基板および該半導体基板よりエッチングレートが小さい前記第1の絶縁膜とを同時に第2の等方性エッチングで処理し前記第1の開口部の端部を後退させながら前記所定の距離より浅い段差を前記トレンチに接して形成し、前記トレンチの開口部の端部と前記段差の端部をそれぞれ丸める工程と、
前記第1の絶縁膜と前記第2の絶縁膜を除去し、前記トレンチ内壁に犠牲酸化処理を行った後、前記トレンチ上から前記段差上および該段差の周囲の前記半導体基板上に渡ってゲート絶縁膜を形成する工程と、
を有する半導体装置の製造方法であって、
前記所定の距離Xと前記段差形成のエッチング量Yの比(X/Y)が2〜5の範囲であることを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜の第1の開口部を形成する工程と、
前記第1の開口部が形成された前記絶縁膜をマスクとして前記半導体基板にトレンチを異方性エッチングで前記半導体基板の厚さ方向に形成する工程と、
前記絶縁膜を第1の等方性エッチングの処理をして所定の厚さとし前記第1の開口部の端部を前記第1の等方性エッチングで所定の距離だけ後退させる工程と、
前記絶縁膜をマスクとして、前記トレンチに隣接して露出した前記半導体基板および該半導体基板よりエッチングレートが小さい前記絶縁膜とを同時に第2の等方性エッチングで処理し前記第1の開口部の端部を後退させながら前記所定の距離より浅い段差を前記トレンチに接して形成し、前記トレンチの開口部の端部と前記段差の端部をそれぞれ丸める工程と、
前記絶縁膜を除去し、前記とレンチ内壁に犠牲酸化処理を行った後、前記トレンチ上から前記段差上および該段差の周囲の前記半導体基板上に渡ってゲート絶縁膜を形成する工程と、
を有する半導体装置の製造方法であって、
前記の所定の距離Xを前記段差形成のエッチング量Yの比(X/Y)が2〜5の範囲であることを特徴とする半導体装置の製造方法。
【請求項3】
前記の比(X/Y)が、2.2以上で4.2以下であることを特徴とする請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記所定の距離Xが、0.05μm〜0.3μmであることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
【請求項5】
前記エッチング量Yが、エッチングレートとエッチング時間の積で算出される値であることを特徴とする請求項1または2に記載の半導体装置の製造方法。
【請求項6】
前記半導体基板がシリコン基板であり、前記第1の絶縁膜が熱酸化で形成したシリコン酸化膜であり、前記第2の絶縁膜がCVD(Chemical Vapor Deposition)法で形成したシリコン酸化膜であることを特徴とする請求項1に記載の半導体装置。
【請求項7】
前記半導体基板がシリコン基板であり、前記絶縁膜が熱酸化もしくはCVD法で形成したシリコン酸化膜であることを特徴とする請求項2に記載の半導体装置。
【請求項8】
前記第1の絶縁膜の所定の厚さが、5nm〜40nmであることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項9】
前記第1の等方性エッチングをした後の前記絶縁膜の所定の厚さが、5nm〜40nmであることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項10】
950℃未満の温度で前記犠牲酸化処理を行った後に形成される前記ゲート絶縁膜が、950℃未満の温度で熱酸化により形成されるシリコン酸化膜であることを特徴とする請求項1または2に記載の半導体装置の製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【公開番号】特開2012−4360(P2012−4360A)
【公開日】平成24年1月5日(2012.1.5)
【国際特許分類】
【出願番号】特願2010−138236(P2010−138236)
【出願日】平成22年6月17日(2010.6.17)
【出願人】(000005234)富士電機株式会社 (3,146)
【Fターム(参考)】