説明

半導体装置の製造方法

【課題】Geをチャネル材料に用いても、素子特性の劣化を抑制することを可能にする。
【解決手段】Geを含むp型半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の両側に位置する第1および第2領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、前記金属酸化物の上に金属膜を堆積する工程と、熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第1および第2領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、を備えている。

【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体集積回路の性能向上には、半導体集積回路の構成要素である金属絶縁物半導体電界効果トランジスタ(MISFET:Metal Insulator Semiconductor Field Effect Transistor)の高性能化が必要とされる。これまで、MISFETの高性能化は、微細化によって進められてきた。ところが、近年微細化を行っても素子の特性が向上しなくなってきた。そのため、MISFETの高性能化の方法の1つとして、キャリア移動度の向上の検討が盛んに行われている。近年では、チャネル領域にひずみを加える等、キャリア移動度の向上を図る試みもなされているが、このほかにも、キャリア移動度の向上を図るため、Geをチャネル材料に用いたMISFET等の開発も進められている。
【0003】
ところが、MISFETのチャネル長が微細化により短くなるに従って、チャネルの抵抗は減少していく。したがって、チャネル以外の部分、すなわちソース電極およびドレイン電極における抵抗、いわゆる寄生抵抗が素子性能を大きく左右するようになる。よって、微細化を推し進めていくためには、寄生抵抗の低減は必須課題である。
【0004】
寄生抵抗の究極的な低減、さらには微細化により顕在化する短チャネル効果の抑制のために、pn接合の代わりに、ソース/ドレインをショットキー接合にしたMISFETが提案されている。ソース/ドレインをショットキー接合にしたMISFETの場合は、リーク電流の低減のためにはソース/ドレインに用いる金属のショットキー障壁高さをキャリアに対して十分に小さくする必要がある。
【0005】
Geをチャネル材料に用いる場合、ソース/ドレインの金属としてNiGeを用いるとキャリアがホールの場合のMISFET(pチャネルMISFET)の場合は非常にショットキー障壁高さが小さくなるので、良好な特性が得られることが報告されている(例えば非特許文献1参照)。
【0006】
一方キャリアが電子の場合のMISFET(nチャネルMISFET)の場合はショットキー障壁高さを下げるためにNiGe/Ge界面に仕事関数の小さい希土類元素を導入する技術が必要とされている。
【0007】
例えば、希土類元素を半導体領域にイオン注入により導入する方法や、希土類金属膜をソース/ドレインに形成された金属膜上に堆積し拡散させる方法、金属膜と半導体領域の界面に希土類金属膜を挿入する方法などが提案されている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2007−250781号明細書
【特許文献2】特開2008−235618号明細書
【特許文献3】特開2006−60045号明細書
【非特許文献】
【0009】
【非特許文献1】T.Yamamoto et al.International Electron Device Meeting(2007) pp1041.
【発明の概要】
【発明が解決しようとする課題】
【0010】
後述するように、Geをチャネル材料に用いる場合に、ショットキー障壁高さを下げるために、nチャネルMISFETのソース/ドレインに仕事関数の小さい希土類元素を導入しても、素子特性が劣化するという問題を本発明者らは見出した。
【0011】
本発明が解決しようとする課題は、Geをチャネル材料に用いても、素子特性の劣化を抑制することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0012】
本実施形態の半導体装置の製造方法は、Geを含むp型半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の両側に位置する第1および第2領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、前記金属酸化物の上に金属膜を堆積する工程と、熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第1および第2領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、を備えていることを特徴とする。
【図面の簡単な説明】
【0013】
【図1】図1(a)乃至1(c)は、各実施形態による半導体装置の製造方法を説明するための概念図。
【図2】代表的な有機金属錯体の名称と構造と蒸気圧を示した図。
【図3】Al、ZrO、HfOのALD法での成膜に用いる有機金属錯体の構造と蒸気圧を示す図。
【図4】ALD法での基板温度と薄膜の成長速度の関係を示した図。
【図5】ALD成膜サイクル数に対する、偏析金属元素の原子数密度およびショットキー障壁高さの変化量の関係を示した図。
【図6】図6(a)乃至6(d)は、第1実施形態による半導体装置の製造工程を示す断面図。
【図7】図7(a)乃至7(c)は、第1実施形態による半導体装置の製造工程を示す断面図。
【図8】第2実施形態による半導体装置の製造工程を示す断面図。
【図9】第3実施形態による半導体装置の製造工程を示す断面図。
【図10】図10(a)、10(b)は、第4実施形態による半導体装置の製造工程を示す断面図。
【図11】図11(a)、11(b)は、第4実施形態による半導体装置の製造工程を示す断面図。
【図12】図12(a)、12(b)は、第4実施形態による半導体装置の製造工程を示す断面図。
【図13】図13(a)、13(b)は、第4実施形態による半導体装置の製造工程を示す断面図。
【図14】図14(a)、14(b)は、第4実施形態による半導体装置の製造工程を示す断面図。
【図15】第4実施形態による半導体装置の製造工程を示す断面図。
【図16】図16(a)、16(b)は、第5実施形態による半導体装置の製造工程を示す断面図。
【図17】図17(a)、17(b)は、第5実施形態による半導体装置の製造工程を示す断面図。
【図18】図18(a)、18(b)は、第5実施形態による半導体装置の製造工程を示す断面図。
【図19】第5実施形態による半導体装置の製造工程を示す断面図。
【図20】SiGe中のGe濃度とバンドギャップとの関係、およびBTBTリークとの関係を示す図。
【発明を実施するための形態】
【0014】
一実施形態による半導体装置の製造方法は、Geを含むp型半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の両側に位置する第1および第2領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、前記金属酸化物の上に金属膜を堆積する工程と、熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第1および第2領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、を備えている。
【0015】
まず、各実施形態の概要及び原理を説明する。
【0016】
(概要および原理)
上述したように、nチャネルMISFETのショットキー障壁高さを下げるためにNiGe/Ge界面に仕事関数の小さい希土類元素を導入する技術が必要とされ、例えば、希土類元素を半導体領域にイオン注入により導入する方法や、希土類金属膜をソース/ドレインに形成された金属膜上に堆積し拡散させる方法、金属膜と半導体領域の界面に希土類金属膜を挿入する方法などが知られている。
【0017】
ところが、イオン注入により希土類元素を導入する方法は、イオン注入によるチャネル領域の結晶への損傷が著しく、結晶性の回復に高温工程が必要となる。結晶性を回復させないまま素子を製造すると、結晶の欠陥起因でキャリアが発生しリーク電流の原因となる。また、結晶性の回復に高温工程を導入すると、蒸気圧の高い酸化ゲルマニウム(II)の脱離が表面から起きるため、素子特性に劣化が生じる。また、希土類金属膜をソース/ドレインに形成された金属膜上に堆積し拡散させる方法は、希土類金属膜は一般的に酸化物の生成自由エネルギーが小さいため容易に酸化されやすく、さらには熱拡散には比較的高い温度が必要であることから、イオン注入により希土類元素を導入する方法と同じく、素子特性に劣化が生じる。また、金属膜と半導体領域の界面に希土類金属膜を挿入する方法は、希土類金属とGeの界面ではGeのほうが希土類金属膜内部へ拡散しやすいため、製造工程後に膜剥がれ等の不良が発生しやすい。
【0018】
本発明者達は、鋭意研究に努め、上記問題を解決することができた。これを以下の実施形態で説明する。
【0019】
まず、各実施形態による半導体装置の製造方法の概要を図1(a)乃至図1(c)を参照して説明する。すなわち、本実施形態においては、まず、図1(a)に示すように、p型半導体基板1上に形成されたGeを含む半導体領域2上にゲート絶縁膜3を介してnチャネルMISFETのゲート電極4を形成する。続いて、ゲート電極4の側部に絶縁体からなるゲート側壁5を形成する。その後、半導体領域2上のMISFETのソース電極およびドレイン電極となる領域に、有機金属錯体および酸化剤を供給して金属酸化物6を堆積する。このとき、ゲート電極4上にも金属酸化物6が形成される。なお、図示された金属酸化物6は、粒子が凝集した状態を示した模式図である。また、「Geを含む半導体領域2」とは、Geの原子濃度が85パーセント以上の半導体領域をいうものとする。これを、図20を参照して説明する。図20は、SiGe中のGe濃度とバンドギャップとの関係、およびBTBTリーク(バンド間トンネルリーク)との関係を示す図。図20の左縦軸は、n/p接合のキャリア低濃度側が100%ゲルマニウムであってBTBTが典型的に顕著になる空乏層電界の条件、すなわち1MV/cmの場合のBTBTリーク(JBTBT(100%Ge))に対する、キャリア低濃度側にシリコンを添加していった場合のBTBTリーク(JBTBT(SixGe1−x))の比である。図20の右縦軸に係るグラフから、組成xの増加とともにバンドギャップは増加するが、15%付近で変化の割合が不連続になっていることがわかる。この不連続点は、ここを境に100%ゲルマニウムに近いバンド構造から100%シリコンに近いバンド構造に移ることを示している。このように、Geの原子濃度が85パーセントを下回ると、原子濃度が100パーセントのGeのエネルギーバンド構造とは質的に異なったエネルギーバンド構造に変化するため、Geの利点である高い移動度を期待できなくなるからである。
【0020】
次に、図1(b)に示すように、金属酸化物6を覆うように金属膜7を堆積する。その後、図1(c)に示すように、熱処理により半導体領域2および金属酸化物6と、金属膜7とを反応させて、半導体領域2のソース/ドレインとなる領域に金属半導体化合物層8を形成するとともに、金属半導体化合物層8と半導体領域2との界面に金属偏析層9を形成する。この金属偏析層9は、ソース/ドレインに用いる金属のショットキー障壁高さを電子に対して十分に小さくするために用いられることから、仕事関数の小さな希土類元素を用いることが望ましい。
【0021】
図2に図1(a)の工程で金属酸化物6を堆積する際に用いられる希土類有機金属錯体の代表例を示す。これらの希土類有機金属錯体は、HO、O、Oなどの酸化剤と供給することにより、金属酸化物を形成することが可能となる。本実施形態では、必要とする金属酸化物6の堆積量として数原子層程度を制御して行う必要があることから、有機金属錯体と酸化剤を交互に供給して、原料として用いる有機金属錯体の表面への吸着による自己停止機構を元に制御しながら金属酸化物を堆積するALD(Atomic Layer Deposition)法を用いるのが望ましい。図2にはこれらの有機金属錯体の蒸気圧を合わせて示している。また、比較例として図3に一般的な高誘電体ゲート絶縁膜であるAl、ZrO、HfOのALD法での成膜に用いる有機金属錯体を同様に示す。一般的に希土類元素の有機金属錯体の場合、蒸気圧が低いという特徴がある。
【0022】
有機金属錯体としては図2で示したほかに、Ln(Cで表されるトリス(シクロペンタジエニル)ランタノイド(以下Ln(Cp)と表す)、Ln(CCHで表されるトリス(メチルシクロペンタジエニル)ランタノイド(以下Ln(MeCp)と表す)、Ln(Cで表されるトリス(エチルシクロペンタジエニル)ランタノイド(以下Ln(EtCp)と表す)、Ln(C37で表されるトリス(イソプロピルシクロペンタジエニル)ランタノイド(以下Ln(i−PrCp)と表す)などで表されるシクロペンタジエニル系ランタノイド化合物群、Ln[CH(CO)CH(CO)CHで表されるペンタン−2,4−ジオンランタノイド(以下Ln(acac)と表す)やLn[(CHC(CO)CH(CO)C(CHで表される2,2,6,6−テトラメチルヘプタン−3,5−ジオンランタノイド(以下Ln(thd)と表す)などで表されるβ―ジケトネート化合物群、Ln[(CH)NC(CH)N(CH)]で表されるN,N‘−ジメチル−アセトアミジネート(以下Ln(Meamd)と表す)、Ln[(C)NC(CH)N(C)]で表されるN,N‘−ジエチル−アセトアミジネート(以下Ln(Etamd)と表す)、Ln[(C)NC(CH)N(C)]で表されるN,N‘−ジイソプロピル−アセトアミジネート(以下Ln(i−Pramd)と表す)などで表されるアミジネート化合物群などから選択することができる。ここで、LnはY,La,Ce,Pr,Nd,Sm,Gd,Tb,Dy,Ho,Er,Tm,YbまたはLuを表す。すなわち、有機金属錯体は、Y,La,Ce,Pr,Nd,Sm,Gd,Tb,Dy,Ho,Er,Tm,Yb、およびLuのうちの少なくとも1つの金属元素を含む。
【0023】
図4にALD法における基板温度と成長速度の関係を示す。図4からわかるように、基板温度が高すぎると原料の分解や脱離が発生してしまい、成膜速度の著しい増大や、成膜できないといった不具合が発生する。それより基板温度を低温側に設定しまうと原料の未反応や凝縮が起きる。通常の金属酸化膜の成長の場合は、基板温度を適度に設定することにより、原子層成長する温度領域が設定可能である。
【0024】
ところが、本実施形態による金属酸化物の堆積のためには通常の原子層成長にて成膜可能な基板温度だけでなく、原料の蒸気圧が低いことにより発生しやすい原料の凝縮の領域の温度設定を用いることができる。その理由を以下に述べる。
【0025】
通常、ALD法による成膜の場合、成膜装置内への原料の導入には不活性ガス(例としてArやNなど)を輸送ガスとして用いる。原料ガスと不活性ガスの混合ガスが成膜装置内に導入された際、成膜装置内の圧力が低い場合、断熱膨張により混合ガスの温度が低下してしまい、混合ガス中に含まれる原料ガスが凝縮しやすくなる。さらに基板温度が低い条件では、原料ガス自体の凝縮がさらに進行する。基板上の薄膜成長過程には、以下の3種類に大別される。
【0026】
1)層状成長モード(Frank-van der Merwe growth mode)
2)島状成長モード(Volmer-Weber growth mode)
3)層状成長+島状成長モード(Stranski-Krastanow mode)
【0027】
基板温度が低い条件では、基板表面での自由エネルギーが小さくなる。さらに原料ガスが凝縮されることにより、基板への原料の吸着確率が高くなるが、自由エネルギーが小さいため、容易に3次元的な核を形成しやすくなる。後から基板へ到達した原料は、表面を拡散する過程で核形成した金属酸化物と結合し、結果として島状の金属酸化物へと成長する。したがって、基板の種類にもよるが、生成される金属酸化物は島状成長モードでの成長を引き起こしやすい。本実施形態においては、金属酸化物が原子層成長する必要はなく、島状成長モードで成長する場合は、その後の金属膜と半導体の反応が容易に起きやすくなり、金属半導体化合物層および金属偏析層の形成を容易に進行させることが可能となる。以上のことから、本実施形態で設定するべき基板温度(または成膜雰囲気中の温度)は成膜装置内の圧力(典型的には13.3Pa程度)における原料の沸点以上であり、かつ原料の分解または脱離が起こらない温度以下であることが望ましく、具体的には150℃以上350℃以下であることが望ましい。
【0028】
次に、本実施形態で作製したMISFETのダイオード素子の電流−電圧特性からショットキー障壁高さを算出する方法について述べる。まずダイオード素子のソース電極とチャネル電極の電流―電圧特性を取得する。得られた特性の逆方向電流をI(A)とし、測定温度をT(K)とすると、両者には次の関係がある。
【数1】

【0029】
ここでSはダイオードの面積、A*はリチャードソン定数、qは電荷素量、kはボルツマン定数である。したがってln(I/T)と1/Tの関係を図示すれば、その傾きからショットキー障壁φが求まる。本実施形態では逆方向電圧を0.1V印加した際の逆方向電流Iと測定温度Tを−50℃〜50℃(223.15K〜323.15K)と変化させて取得し、ショットキー障壁φを求めた。
【0030】
図5にALDの成膜サイクル数に対する吸着したY原子面密度とショットキー障壁高さφの関係を示す。有機金属錯体としてはY(i−PrCp)を酸化剤としてHOを用いた。ALDの成膜サイクル数とは、有機金属錯体供給→不活性ガスによるパージ→酸化剤供給→不活性ガスによるパージを1サイクルとして求めている。またY原子面密度はXRF(X-ray Fluorescence)法を用いて算出した。
【0031】
図5からわかるように、ALDの成膜サイクル数が大きくなるほど吸着したY原子面密度が多くなる。またそれに応じてALDの成膜サイクル数が大きくなるほどショットキー障壁高さφも大きく変化している。しかし、そのショットキー障壁高さは成膜サイクル数が5サイクル以上では飽和傾向が見られることがわかった。成膜サイクル数を増大させると、製造コストが増大するばかりか、未反応の金属酸化物が金属半導体化合物層と半導体領域2との界面に残留するようになり、界面抵抗が増大するという影響が見られる。したがって、金属酸化物中の金属の面密度、すなわち、金属酸化物の積層方向における単位面積当たりの金属原子の面密度が1×1015cm-2以下であることが望ましい。金属酸化物の積層方向における単位面積当たりの金属原子の面密度の下限は、成膜サイクル数が1サイクルの場合である。従って、図5に示す外挿値(2.5×1014cm−2)より、かかる場合の金属酸化物の積層方向における単位面積当たりの金属原子の面密度の値は、2.5×1014cm−2であることが望ましいことがわかる。なお、熱処理工程を考慮すると、Y原子が脱離してしまう可能性がある。このことを考慮すると、金属酸化物の積層方向における単位面積当たりの金属原子の面密度の下限は、少なくとも1×1013cm−2以上であることが望ましい。
【0032】
(第1実施形態)
第1実施形態の半導体装置の製造方法を、図6(a)乃至図7(c)および図1(a)乃至図1(c)を参照して説明する。図6(a)乃至図7(c)は本実施形態の製造方法を示す工程断面図である。
【0033】
まず、図6(a)に示すように、半導体基板1を用意し、Geを含む半導体領域2を形成する。この場合、半導体基板1として、シリコン基板もしくはゲルマニウム基板を用いることができる。半導体領域2の形成方法としては、半導体基板1としてシリコン基板を用いた場合は半導体基板1上にSiGe層もしくはGe層をCVD(Chemical Vapor Deposition)法もしくは、MBE(Molecular Beam Epitaxy)法を用いてエピタキシャル成長させる。また、半導体基板1としてゲルマニウム基板を用いた場合は、上記の方法によりSiGe層もしくはGe層をエピタキシャル成長させる以外にゲルマニウム基板そのものを半導体領域2として使用することもできる。さらにはチャネル濃度調整のために、半導体領域2にボロン、アルミニウム、ガリウム、インジウム等をイオン注入して熱処理を行なってもよい。
【0034】
引き続き、半導体領域2上の全面にゲート絶縁膜3を堆積する。(図6(b))。ゲート絶縁膜としては、シリコン酸化(SiO)膜、シリコン酸窒化(SiON)膜、ゲルマニウム酸化(GeO)膜、ゲルマニウム酸窒化(GeON)膜のほか、高誘電体膜を用いても良い。高誘電体膜としては、アルミニウム、チタン、ジルコニウム、またはハフニウムの酸化物、それらの混合物、酸窒化物、または窒化物、イットリウム、ランタン等の希土類元素の酸化物、それら混合酸化物、酸窒化物、窒化物、チタン、ジルコニウム、ハフニウムのシリケートまたはアルミネート、あるいはこれらに窒素を添加した絶縁膜、イットリウム、ランタン等の希土類元素のシリケートまたはアルミネート、あるいはこれらに窒素を添加した絶縁膜などが挙げられる。これらの成膜方法としては、MOCVD(Metal Organic Chemical Vapor Deposition)法、ALD(Atomic Layer Deposition)法、MBE法、PVD(Physical Vapor Deposition)法などから適宜選択して用いることができる。ゲート絶縁膜3の膜厚は2nm〜10nmの範囲で適宜決定することができるが、本実施形態では4nmとした。
【0035】
次に、ゲート絶縁膜3上にゲート電極4を図6(c)に示すように堆積した。ゲート電極としては、半導体ゲート電極である多結晶シリコン膜、多結晶シリコンゲルマニウム膜、多結晶ゲルマニウム膜のほか、金属ゲート電極を用いても良い。金属ゲート電極としては、タンタル、チタン、ジルコニウム、ハフニウムなどの金属膜およびそれらの窒化膜、炭化膜のほか、クロム、モリブデン、タングステン、レニウム、ルテニウム、ロジウム、イリジウム、パラジウム、白金等の貴金属膜を用いることができる。また、金属ゲート電極と半導体ゲート電極から各々1種類以上を選択して積層膜として用いることもできる。ゲート電極4の厚さは任意の厚さを設定できるが、素子ばらつきや加工しやすさの観点から、概ね20nm〜150nmの範囲で設定するのが良い。
【0036】
次に、ゲート電極4上に通常のリソグラフィー技術を用いて、レジストパターン10を形成する。このレジストパターン10をマスクとして、反応性イオンエッチングを用いて、ゲート電極4を図6(d)に示すようにパターニングする。続いて、上記レジストパターン10を残置した状態で、図7(a)に示すようにゲート絶縁膜3を薬液によりエッチングする。このとき、ゲート絶縁膜3の両側には半導体領域2の表面が露出する。
【0037】
次に、図7(b)に示すように、酸素アッシャー処理によりレジストパターン10を除去する。この際、ゲート電極4の側面は若干酸化される。引き続き、薬液によって酸素アッシャーで除去しきれなかったレジスト、残渣物などを化学的に除去する。この際、ゲート電極4は元来耐薬品性が強いが、これに加えてその表面が薄い酸化物で被覆されているため、薬液に浸食されにくい。
【0038】
その後、CVD法を用いてSiN膜を堆積し、エッチング技術を用いてエッチバックすることにより、図7(c)に示すように、ゲート側壁5を形成する。SiN膜の形成としては、SiHClとNHを用いた減圧CVD法のほか、SiHとNH、SiHClとNHを用いたプラズマCVD法を用いることができる。
【0039】
その後、図1(a)に示すように、有機金属錯体および酸化剤を供給して金属酸化物6を堆積する。有機金属錯体は概要および原理のところで示した一連の化合物群から選択することができる。また酸化剤としてはHO、O、O等から選択することとができる。本実施形態では、有機金属錯体としてY(i−PrCp)を用い、酸化剤としてHOを用いた。Y(i−PrCp)のタンク温度は110℃とした。このタンク温度では、Y(i−PrCp)は液体であり、酸化剤であるHOとともに、不活性ガスをキャリアガスとして用いてバブリングさせて導入した。基板温度(または成膜雰囲気中の温度)は概要および原理のところで表したように、150℃以上350℃以下の温度から適宜選択することができる。本実施形態では250℃に設定した。有機金属錯体および酸化剤の成膜サイクルは、有機金属錯体供給→不活性ガスによるパージ→酸化剤供給→不活性ガスによるパージを1サイクルとし、計5サイクルとした。不活性ガスとしては、Ar(アルゴン)もしくはN(窒素)を使用することができる。本実施形態においては上記のプロセスにより金属酸化物としてYが形成される。
【0040】
次に、図1(b)に示すように、金属酸化物6の上部に金属膜7を堆積する。金属膜としては、Ni,Pt,Ti,Co,Pdから選択した金属元素の単体もしくは少なくとも1つの金属元素を含む合金膜を成膜することができる。本実施形態ではNi膜を用いた。金属膜の膜厚としては、5nm〜30nmの範囲内で任意に設定することができる。本実施形態では7nmとした。
【0041】
次に、不活性ガス中で熱処理を行うことにより図1(c)に示すように熱処理により半導体領域2および金属酸化物6と、金属膜7とを反応させた後、未反応の金属膜を薬液で除去することにより、半導体領域2のソース/ドレインの領域に金属半導体化合物層8および金属偏析層9を形成した。本実施形態では、Nガス中、温度350℃、1分間の熱処理を行い、Y金属偏析層9を持つNiGe層8を形成した。形成されたNiGe層8は約15nmであった。半導体領域2および金属酸化物6と、金属膜7とを反応させて金属半導体化合物層8および金属偏析層9を形成する温度としては、200℃以上500℃以下が望ましい。温度が200℃以下での熱処理の場合は、反応が不十分で金属半導体化合物の抵抗が増加する恐れがある。また、温度が500℃以上だと、凝集によって島状に反応が進行しやすく金属半導体化合物の抵抗が増加する恐れがある。
【0042】
これ以降は、図示していないが、その後は、よく知られた方法により製造することにより、第1層配線までのMOS構造が得られる。例えば、層間絶縁膜を形成し、平坦化処理など通常の工程を経て、ゲート電極層4および金属半導体化合物層8に通じるコンタクトホールを開口する。そして、コンタクトホールの底面にバリアメタルとしてのTiNをCVDで堆積した後、全面にプラグ材料としてのWを堆積し、コンタクトホールを埋め込む。その後、全面をCMPすることにより平坦化し、続いて配線材料としてAl−Si−Cu膜を堆積し、フォトリソグラフィによりAl−Si−Cu膜をパターニングすることによって、第1層配線までのMOS構造が得られる。
【0043】
以上説明したように、第1実施形態によれば、素子特性の劣化が懸念される高温工程を用いることなくGeを含む半導体領域上にMISFETを具備する半導体装置を製造することが可能となり、素子特性の劣化を抑制することができる。また、第1実施形態によれば、製造途中での酸化および膜剥がれに起因した製造工程での不良を抑えることができ、歩留まりの低下を防止することができる。
【0044】
(第2実施形態)
次に、第2実施形態の半導体装置の製造方法を、図8を参照して説明する。図8は第2実施形態の製造方法を示す工程断面図である。
【0045】
第1実施形態の図7(c)に示すゲート側壁を形成する工程までは、第1実施形態と同じ工程を用いて行う。次に、図1(a)に示すように、半導体領域2のソース/ドレインとなる領域およびゲート電極4上に、有機金属錯体および酸化剤を供給して金属酸化物6を堆積する。本実施形態では、有機金属錯体としてY(i−PrCp)を用い、酸化剤としてHOを用いた。Y(i−PrCp)のタンク温度は110℃とした。基板温度(または成膜雰囲気中の温度)は250℃に設定し、有機金属錯体および酸化剤の成膜サイクルは、有機金属錯体供給→不活性ガスによるパージ→酸化剤供給→不活性ガスによるパージを1サイクルとし、計5サイクルとした。不活性ガスとしては、Ar(アルゴン)もしくはN(窒素)を使用することができる。本実施形態においては上記のプロセスにより金属酸化物としてYが形成される。
【0046】
次に、図8に示すように、不活性ガス中で熱処理を行う。本実施形態ではArガス中で圧力1.33Pa、温度650℃にて30分間の熱処理を行った。この時、半導体領域2と金属酸化物6との界面に生成される、GeOに近い組成と思われるGe酸化物界面層と、半導体領域2中のGeとの間で以下の反応が進行する。
【0047】
GeO + Ge → 2GeO(g) (1)
したがって、半導体領域2と金属酸化物6との界面から、GeO(g)の状態で脱離反応が起きる。その際、金属酸化物6とGeO(g)の間で酸化還元反応が起きる。例えば本実施形態で用いている金属酸化物6であるYとの間では、
+ 3GeO → 2Y + 3GeO (2)
の反応が部分的に起こるため、熱処理後の金属酸化物6は化学量論的組成よりも酸素が欠損した状態、すなわち[O]/[Y]≦1.5の状態に変化する。
【0048】
本実施形態の効果が得られるためにはまず、上記(1)の反応が起きることが必要である。この反応は、概ね400℃以上で進行することが知られている。次に形成したGeOが金属酸化物を還元するにはGeOが金属酸化物とGeの界面に形成されるGeO中を拡散して金属酸化物へ到達することが必要となる。そのためには、GeOの気体状態での昇華が必要となる。すなわち設定した炉内の圧力におけるGeOの沸点以上の温度で熱処理することが必要である。例えば炉内の圧力を0.01Paに設定すると、概ね熱処理温度は550℃以上であることが望ましい。また、炉内の圧力を10Paに設定すると、概ね熱処理温度は650℃以上であることが望ましい。また、逆に熱処理温度を800℃以上に設定すると、半導体領域2中のGeの融点に近いため、Geの凝集等が発生し易い。このため、熱処理を行う際には800℃以下に設定するのが望ましい。
【0049】
その後は、第1実施形態と同様に図1(b)に示すように酸素が欠損した金属酸化物6の上部に金属膜7を堆積する。その後、熱処理により前記半導体領域2および酸素が欠損した金属酸化物6と、金属膜7とを反応させた後、未反応の金属膜を薬液で除去することにより、図1(c)に示すように、半導体領域2のソース/ドレインが形成される領域に、金属半導体化合物層8および金属偏析層9を形成した。この場合、金属酸化物6は酸素が欠損した状態なので、より金属半導体化合物層8および金属偏析層9の形成が容易になるという利点を持っている。
【0050】
これ以降は、図示していないが、その後は、よく知られた方法により製造することにより、第1層配線までのMOS構造が得られる。例えば、層間絶縁膜を形成し、平坦化処理など通常の工程を経て、ゲート電極層4および金属半導体化合物層8に通じるコンタクトホールを開口する。そして、コンタクトホールの底面にバリアメタルとしてのTiNをCVDで堆積した後、全面にプラグ材料としてのWを堆積し、コンタクトホールを埋め込む。その後、全面をCMPすることにより平坦化し、続いて配線材料としてAl−Si−Cu膜を堆積し、フォトリソグラフィによりAl−Si−Cu膜をパターニングすることによって、第1層配線までのMOS構造が得られる。
【0051】
以上説明したように、第2実施形態によれば、素子特性の劣化が懸念される高温工程を用いることなくGeを含む半導体領域上にMISFETを具備する半導体装置を製造することが可能となり、素子特性の劣化を抑制することができる。また、第2実施形態によれば、製造途中での酸化および膜剥がれに起因した製造工程での不良を抑えることができ、歩留まりの低下を防止することができる。
【0052】
(第3実施形態)
第3実施形態の半導体装置の製造方法を、図9を参照して説明する。図9は本実施形態の製造方法を示す工程断面図である。
【0053】
まず、図1(b)に示す、半導体領域2のソース/ドレインの領域に金属酸化物6を形成し、これらの金属酸化物6を覆うように金属膜7を形成する工程までは、第1実施形態と同じ工程で行う。本実施形態では、有機金属錯体としてY(i−PrCp)を用い、酸化剤としてHOを用いた。Y(i−PrCp)のタンク温度は110℃とした。基板温度(または成膜雰囲気中の温度)は250℃に設定し、有機金属錯体および酸化剤の成膜サイクルは、計5サイクルとした。不活性ガスとしては、Ar(アルゴン)もしくはN(窒素)を使用することができる。また、金属膜7としては、PtおよびPdから選択した単体もしくは合金膜を成膜することができる。本実施形態ではPt膜を用いた。金属膜の膜厚としては、5nm〜30nmの範囲内で任意に設定することができる。本実施形態では7nmとした。
【0054】
次に、水素を含む還元性ガス中で熱処理を行うことにより前記半導体領域2および金属酸化物6、金属膜7を反応させた後、未反応の金属膜を薬液で除去することにより、図9に示すように、半導体領域2のソース/ドレインの領域に金属半導体化合物層8および金属偏析層9を形成した。本実施形態では、3%のHガスを含むNガス雰囲気中で、温度350℃、1分間の熱処理を行い、Y金属偏析層9を持つPtGe層8を形成した。形成されたPtGe層8は厚さが約15nmであった。
【0055】
ここで、本実施形態において金属膜7にPtおよびPdから選択した単体もしくは合金膜を用いて、金属半導体化合物層8および金属偏析層9を形成する反応を、水素を含む還元性ガス中で熱処理を行うことによる効果の原理について、以下に詳述する。
【0056】
PtおよびPdから選択した単体もしくは合金膜である金属膜7は水素に対する還元触媒効果を有しており、水素を含む還元性ガス中での熱処理により、金属酸化物6を組成するO(酸素)を還元してHO(水)を生成する。この還元により、金属酸化物6は化学量論的組成よりも酸素が欠損した状態に変化する。したがって、第2実施形態と同様に、熱処理により金属半導体化合物層8および金属偏析層9の形成が容易になるという利点を持っている。熱処理温度としては、還元反応を促進する観点ではより高温の条件を選択するのがよいが、500℃以上に設定すると、凝集によって島状に反応が進行しやすく金属半導体化合物の抵抗が増加する恐れがあることから、200℃以上500℃以下、望ましくは400℃以上500℃以下から選択するのが望ましい。
【0057】
以上説明したように、第3実施形態によれば、素子特性の劣化が懸念される高温工程を用いることなくGeを含む半導体領域上にMISFETを具備する半導体装置を製造することが可能となり、素子特性の劣化を抑制することができる。また、第3実施形態によれば、製造途中での酸化および膜剥がれに起因した製造工程での不良を抑えることができ、歩留まりの低下を防止することができる。
【0058】
(第4実施形態)
第4実施形態の半導体装置の製造方法を、図10(a)乃至図15を参照して説明する。図10(a)乃至図15は本実施形態の製造方法を示す工程断面図である。
【0059】
まず、半導体基板1を用意する。半導体基板1としてシリコン基板もしくはゲルマニウム基板を用いることができる。よく知られた方法により半導体基板1に素子分離領域11を形成する。すなわち、まず、半導体基板1にSTI(Shallow Trench Isolation)用の溝(例えば、深さが約0.4μm)を設けてCVD(Chemical Vapor Deposition)法によりシリコン酸化膜を全面に堆積した。続いて、CMP(Chemical Mechanical Polishing)を行って上記溝内にシリコン酸化膜を埋め込んで、図10(a)に示すように素子分離領域11を作成する。ここに示した素子分離領域11の形成方法のほかに、絶縁膜を所定の厚さ堆積した後、通常のリソグラフィー技術とエッチング技術を用いて素子領域のみエッチングする方法や、メサ型の素子分離領域を形成しても構わない。
【0060】
次に、図10(a)に示すように、素子分離領域11によって分離された半導体基板1のnチャネルMISFET101aとpチャネルMISFET101bの形成領域にそれぞれGeを含むp型半導体領域12aとn型半導体領域12bを形成する。p型半導体領域12aとn型半導体領域12bの形成方法は、CVD法等を用いたGeを含む層の堆積工程と、イオン注入法を用いた不純物の導入工程と、高温熱処理による活性化工程とを含む。
【0061】
まず、CVD法等を用いたGeを含む層の堆積工程の方法について述べる。シリコン基板の場合は基板上にSiGe層もしくはGe層をCVD法もしくは、MBE(Molecular Beam Epitaxy)法を用いてエピタキシャル成長させる。また、ゲルマニウム基板を用いる場合は、上記の方法によりSiGe層もしくはGe層をエピタキシャル成長させる以外にゲルマニウム基板そのものを半導体領域12aおよび12bとして使用することもできる。この場合、シリコンとゲルマニウムの格子定数の差により、シリコン基板上のSiGe層には圧縮ひずみが印加され、ゲルマニウム基板上のSiGeには引っ張りひずみが印加される。引っ張りひずみは電子移動度を向上させ、圧縮ひずみは正孔移動度を向上させる。したがって、半導体基板1がシリコン基板の場合、pチャネルMISFET101bの形成領域であるn型半導体領域12bにSiGe層あるいはGe層を形成し、半導体基板1がゲルマニウム基板の場合、nチャネルMISFET101aの形成領域であるp型半導体領域12aにSiGe層を形成することにより、それぞれのキャリア移動度の向上が図られるようになる。こうした選択的領域のみに半導体領域を形成するには、SiO膜やSiN膜などの絶縁膜をCVD法等で堆積した後、半導体領域を形成したい領域のみリソグラフィー法とエッチング法とを用いて絶縁膜を除去し、半導体基板を露出することによって容易に行うことができる。
【0062】
次に、イオン注入法を用いた不純物の導入工程について述べる。p型半導体領域12aにはボロン、アルミニウム、ガリウム、インジウム等のうち1つまたは2つ以上の元素をイオン注入する。また、n型半導体領域12bにはリン、砒素、アンチモン、ビスマス等のうち1つまたは2つ以上の元素をイオン注入する。これらはレジストパターンもしくはSiO膜やSiN膜などの絶縁膜で非選択領域をマスクすることによって選択的に行うことができる。その後、半導体領域の結晶欠陥回復のための熱処理を行って、p型半導体領域12aとn型半導体領域12bを形成する。
【0063】
次に、図10(a)に示すように、p型半導体領域12aとn型半導体領域12b上の全面に第1実施形態と同様にゲート絶縁膜13およびゲート電極膜14を堆積する。
【0064】
その後、ゲート電極膜14上に通常のリソグラフィー技術を用いて、レジストパターン20を形成する(図10(b))。このレジストパターン20をマスクとして、反応性イオンエッチングを用いて、ゲート電極膜14を図10(b)に示すようにゲート電極形状にパターニングし、ゲート電極14aを形成する。
【0065】
次に、上記レジストパターン20を残置した状態で、図11(a)に示すようにゲート絶縁膜13を薬液によりエッチングする。このとき、ゲート絶縁膜13の両側にはp型半導体領域12aとn型半導体領域12bの表面が露出する。
【0066】
続いて、図11(a)に示すように、酸素アッシャー処理によりレジストパターン20を除去する。この際、ゲート電極14aの側面は若干酸化される。引き続き、薬液によって酸素アッシャーで除去しきれなかったレジスト、残渣物などを化学的に除去する。この際、ゲート電極14aは元来耐薬品性が強いが、これに加えてその表面が薄い酸化物で被覆されているため、薬液に浸食されにくい。
【0067】
次に、第1実施形態と同様にCVD法を用いてSiN膜を堆積し、エッチング技術を用いてエッチバックすることにより、図11(b)に示すように、ゲート側壁15を形成する。
【0068】
次に、図12(a)に示すように、nチャネルMISFET101aの形成領域のみを保護膜110aを用いてマスクする。保護膜110aの具体的な作成方法として、例えば、CVD法を用いてSiO膜を全面に堆積した後、通常のリソグラフィー技術を用いてnチャネルMISFET101aの形成領域のみをマスクし、エッチング技術を用いてpチャネルMISFET101bの形成領域上のSiO膜のみ選択的に除去すればよい。
【0069】
その後、図12(a)に示すように金属膜17bを堆積する。本実施形態では金属膜17bとしてNiを用いた。
【0070】
次に、不活性ガス中で熱処理を行うことにより、図12(b)に示すようにn型半導体領域12bおよび金属膜17bを反応させた後、未反応の金属膜を薬液で除去することにより、ソース/ドレインとなる領域およびゲート電極4に金属半導体化合物層18bを形成する。本実施形態では形成された金属半導体化合物18bはNiGe層であり、その膜厚は約15nmであった。最後に保護膜110aを薬液で除去する。
【0071】
次に、図13(a)に示すように、pチャネルMISFET101bの形成領域のみを保護膜110bを用いてマスクする。保護膜110bの具体的な作成方法として、例えば、CVD法を用いてSiO膜を全面に堆積した後、通常のリソグラフィー技術を用いてpチャネルMISFET101bの形成領域のみをマスクし、エッチング技術を用いてnチャネルMISFET101aの形成領域上のSiO膜のみ選択的に除去すればよい。
【0072】
次に、図13(b)に示すように、第1実施形態と同様に有機金属錯体および酸化剤を供給して、nチャネルMISFET101aのソース/ドレインの領域およびゲート電極14a上に金属酸化物16aを堆積する。本実施形態では、有機金属錯体としてY(i−PrCp)を用い、酸化剤としてHOを用いた。本実施形態においては、第1実施形態と同様に、基板温度(または成膜雰囲気中の温度)は250℃に設定し、有機金属錯体および酸化剤の成膜サイクルは、計5サイクルとした。なお、図示された金属酸化物16aは、粒子が凝集した状態を示した模式図である。
【0073】
次に、図14(a)に示すように、金属酸化物16aを覆うように金属膜17aを堆積する。本実施形態では金属膜17aとしてNiを用いた。その後、不活性ガス中で熱処理を行うことにより図14(b)に示すように、p型半導体領域12aおよび金属酸化物16aと、金属膜17aとを反応させた後、未反応の金属膜を薬液で除去することにより、半導体領域12aのソース/ドレインの領域とゲート電極14aに金属半導体化合物層18aおよび金属偏析層19aを形成する。本実施形態では、Nガス中、温度350℃、1分間の熱処理を行い、Y金属偏析層を持つNiGeを形成した。形成されたNiGe層は約15nmであった。
【0074】
最後に、保護膜110bを薬液で除去することにより、図15に示すように、nチャネルMISFET101aと、pチャネルMISFET101bとを有するCMISFETの構造を得た。
【0075】
これ以降は、図示していないが、その後は、よく知られた方法により製造することにより、第1層配線までのMOS構造が得られる。例えば、層間絶縁膜を形成し、平坦化処理など通常の工程を経て、ゲート電極14a、金属半導体化合物層18a、金属半導体化合物層18bに通じるコンタクトホールをそれぞれ開口する。続いて、これらのコンタクトホールの底面にバリアメタルとしてのTiNをCVDで堆積する。その後、全面にプラグ材料としてのWを堆積し、コンタクトホールを埋め込む。次いで、全面をCMPすることにより平坦化し、その後、配線材料としてAl−Si−Cu膜を堆積する。そして、フォトリソグラフィによりAl−Si−Cu膜をパターニングすることによって、第1層配線までのMOS構造が得られる。
【0076】
以上説明したように、第4実施形態によれば、素子特性の劣化が懸念される高温工程を用いることなくGeを含む半導体領域上にMISFETを具備する半導体装置を製造することが可能となり、素子特性の劣化を抑制することができる。また、第4実施形態によれば、製造途中での酸化および膜剥がれに起因した製造工程での不良を抑えることができ、歩留まりの低下を防止することができる。
【0077】
なお、本実施形態においては、pチャネルMISFET101bには、金属半導体化合物層18bとn型半導体領域12bの界面には金属偏析層が存在しない。Geを含むチャネルの場合は、ホールに対するショットキー障壁高さは金属偏析層を持たない構造(例えば本実施形態ではNiGe/Ge構造)で十分に低くすることが可能である。したがって、pチャネルMISFET101bにおいては、金属偏析層を形成しない方が望ましい。また、本実施形態の場合、nチャネルMISFET101a上の金属膜17aおよびpチャネルMISFET101b上の金属膜17bを別の金属膜を用いてもよいし、同一の金属膜を用いても良い。
【0078】
(第5実施形態)
第5実施形態の半導体装置の製造方法を、図16(a)乃至図19を参照して説明する。図16(a)乃至図19は本実施形態の製造方法を示す工程断面図である。
【0079】
まず、図16(a)に示すように、半導体基板1を用意する。半導体基板1としてシリコン基板もしくはゲルマニウム基板を用いることができる。素子分離領域21、p型半導体領域22a、n型半導体領域22b、ゲート絶縁膜23、ゲート電極24およびゲート側壁25の形成を行う。これらの形成は第4実施形態の製造方法と同じ工程を用いて行う。
【0080】
次に、図16(b)に示すように、第1実施形態と同様に有機金属錯体および酸化剤を供給して、半導体領域22a、22bのソース/ドレインとなる領域およびゲート電極25上に金属酸化物26を堆積する。本実施形態では、有機金属錯体としてY(i−PrCp)を用い、酸化剤としてHOを用いた。また、本実施形態においては、第1実施形態と同様に、基板温度(または成膜雰囲気中の温度)は250℃に設定し、有機金属錯体および酸化剤の成膜サイクルは、計5サイクルとした。
【0081】
次に、図17(a)に示すように、nチャネルMISFET101aの形成領域のみを保護膜110aを用いてマスクする。保護膜110aの具体的な作成方法として、例えば、CVD法を用いてSiO膜を全面に堆積した後、通常のリソグラフィー技術を用いてnチャネルMISFET101aの形成領域のみをマスクし、エッチング技術を用いてpチャネルMISFET101bの形成領域上のSiO膜のみ選択的に除去すればよい。
【0082】
その後、図17(b)に示すように、薬液を用いてpチャネルMISFET101bの形成領域上の金属酸化物26のみ除去する。具体的な金属酸化物26の除去方法としては、塩酸、希硫酸などの酸化力を持たない酸性の薬液を用いる方法がある。金属酸化物26は酸化力を持たない酸性の薬液に対して容易に溶解するのに対して、半導体基板1および保護膜110aは酸化力を持たない酸性の薬液には溶解しないため、選択的に除去することが可能である。
【0083】
次に、図18(a)に示すように、保護膜110aを除去する。具体的な110aの除去方法としては、フッ化水素酸等の薬液による除去のほか、CFxガスを用いた反応性イオンエッチングが挙げられる。
【0084】
その後、図18(b)に示すように、金属膜27を堆積する。本実施形態では金属膜27としてNiを用いた。その後、不活性ガス中で熱処理を行うことにより、n型半導体領域22bと金属膜27とが反応するとともに、p型半導体領域22aおよび金属酸化物26と、金属膜27とが反応する。その後、未反応の金属膜を薬液で除去することにより、図19に示すように、pチャネルMISFETのソース/ドレインおよびゲート電極24に金属半導体化合物層28bが形成され、nチャネルMISFETのソース/ドレインおよびゲート電極に金属半導体化合物層28aおよび金属偏析層19aが形成される。本実施形態では、Nガス中、温度350℃、1分間の熱処理を行い、n型半導体領域22bにおいてはNiGe層28bが、p型半導体領域22aにおいてはY金属偏析層を持つNiGe層28aを形成した。形成されたNiGe層28a、28bは約15nmであった。
【0085】
これ以降は、図示していないが、その後は、よく知られた方法により製造することにより、第1層配線までのMOS構造が得られる。例えば、層間絶縁膜を形成し、平坦化処理など通常の工程を経て、ゲート電極層24および金属半導体化合物28aおよび金属半導体化合物28bに通じるコンタクトホールを開口する。そして、コンタクトホールの底面にバリアメタルとしてのTiNをCVDで堆積した後、全面にプラグ材料としてのWを堆積し、コンタクトホールを埋め込む。その後、全面をCMPすることにより平坦化し、続いて配線材料としてAl−Si−Cu膜を堆積し、フォトリソグラフィによりAl−Si−Cu膜をパターニングすることによって、第1層配線までのMOS構造が得られる。
【0086】
この第5実施形態によれば、素子特性の劣化が懸念される高温工程を用いることなくGeを含む半導体領域上にMISFETを具備する半導体装置を製造することが可能となり、素子特性の劣化を抑制することができる。また、第5実施形態によれば、製造途中での酸化および膜剥がれに起因した製造工程での不良を抑えることができ、歩留まりの低下を防止することができる。
【0087】
以上説明したように、各実施形態によれば、Geをチャネル材料に用いても、素子特性の劣化を抑制することができる。
【0088】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0089】
1 半導体基板
2 半導体領域
3 ゲート絶縁膜
4 ゲート電極
5 ゲート側壁
6 金属酸化物
7 金属膜
8 金属半導体化合物層
9 金属偏析層
10 レジストパターン
11 素子分離領域
12a p型半導体領域
12b n型半導体領域
13 ゲート絶縁膜
14 ゲート電極
15 ゲート側壁
16 金属酸化物
17 金属膜
18a 金属半導体化合物層
18b 金属半導体化合物層
19 金属偏析層
21 素子分離領域
22a p型半導体領域
22b n型半導体領域
23 ゲート絶縁膜
24 ゲート電極
25 ゲート側壁
26 金属酸化物
27 金属膜
28a 金属半導体化合物層
28b 金属半導体化合物層
29 金属偏析層
101a nチャネルMISFET
101b pチャネルMISFET
110a 保護膜
110b 保護膜

【特許請求の範囲】
【請求項1】
Geを含むp型半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体領域の、前記ゲート電極の両側に位置する第1および第2領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、
前記金属酸化物の上に金属膜を堆積する工程と、
熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第1および第2領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項2】
前記有機金属錯体は、Y,La,Ce,Pr,Nd,Sm,Gd,Tb,Dy,Ho,Er,Tm,YbまたはLuのうち少なくもと1つの金属元素を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記金属膜がNi,Pt,Ti,Co,Pdのうち少なくとも1つの金属元素を含むことを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
前記金属酸化物を堆積する工程は、150℃以上350℃以下の雰囲気で行うことを特徴とする請求項1乃至3のいずれかに記載の半導体装置の製造方法。
【請求項5】
前記金属酸化物中の前記金属酸化物の積層方向における金属の面密度が2.3×1014cm−2以上1×1015cm−2以下であることを特徴とする請求項1乃至4のいずれかに記載の半導体装置の製造方法。
【請求項6】
前記金属酸化物を堆積した後でかつ前記金属膜を堆積する前に、550℃以上800℃以下の熱処理を行うことを特徴とする請求項1乃至5のいずれかに記載の半導体装置の製造方法。
【請求項7】
前記金属膜がPtもしくはPdを含み、前記熱処理は水素を含むガス中で行うことを特徴とする請求項1乃至6のいずれかに記載の半導体装置の製造方法。
【請求項8】
前記酸化剤は、HO、O、またはOであることを特徴とする請求項1乃至7のいずれかに記載の半導体装置の製造方法。
【請求項9】
前記有機金属錯体および前記酸化剤を交互に供給して前記金属酸化物を堆積する工程を1サイクル以上5サイクル以下で行うことを特徴とする請求項1乃至8のいずれかに記載の半導体装置の製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【公開番号】特開2012−74473(P2012−74473A)
【公開日】平成24年4月12日(2012.4.12)
【国際特許分類】
【出願番号】特願2010−217196(P2010−217196)
【出願日】平成22年9月28日(2010.9.28)
【国等の委託研究の成果に係る記載事項】(出願人による申告)国等の委託研究の成果に係る特許出願(平成21年度独立行政法人新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤(MIRAI)プロジェクト/次世代半導体材料・プロセス基盤(MIRAI)プロジェクト(一般会計)/新構造極限CMOSトランジスタ「関連技術開発」委託研究、産業技術力強化法第19条の適用を受ける特許出願)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】