半導体装置の製造方法
【課題】電界効果トランジスタを有する半導体装置のトランジスタ性能を向上させることのできる技術を提供する。
【解決手段】ゲート絶縁膜５およびゲート電極６ｎ，６ｐの側面にサイドウォール９を形成した後、サイドウォール９の両側の半導体基板１に不純物をイオン注入して不純物領域を形成する。続いて、半導体基板１の主面上に第１絶縁膜１４、第２絶縁膜１５、および第３絶縁膜１６を順次形成した後、イオン注入された上記不純物を活性化する熱処理を行う。ここで、第１絶縁膜１４は、第２絶縁膜１５よりも被覆性のよい膜であり、かつ、第２絶縁膜１５とエッチング選択比が異なる膜である。第２絶縁膜１５は、第１絶縁膜１４よりも水素の拡散を阻止する機能が高い膜である。第３絶縁膜１６は、第１絶縁膜１４および第２絶縁膜１５よりも内部応力の変化が大きい膜である。
【解決手段】ゲート絶縁膜５およびゲート電極６ｎ，６ｐの側面にサイドウォール９を形成した後、サイドウォール９の両側の半導体基板１に不純物をイオン注入して不純物領域を形成する。続いて、半導体基板１の主面上に第１絶縁膜１４、第２絶縁膜１５、および第３絶縁膜１６を順次形成した後、イオン注入された上記不純物を活性化する熱処理を行う。ここで、第１絶縁膜１４は、第２絶縁膜１５よりも被覆性のよい膜であり、かつ、第２絶縁膜１５とエッチング選択比が異なる膜である。第２絶縁膜１５は、第１絶縁膜１４よりも水素の拡散を阻止する機能が高い膜である。第３絶縁膜１６は、第１絶縁膜１４および第２絶縁膜１５よりも内部応力の変化が大きい膜である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、電界効果トランジスタを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００４−１７２３８９号公報（特許文献１）には、シリコン基板上に形成されたポリシリコンのゲート電極を備えたｎチャネル型ＭＯＳトランジスタにおいて、ゲート電極内に圧縮応力が残留し、シリコン基板に引張応力が印加される技術が開示されている。
【０００３】
また、特開２００９−０１６４０７号公報（特許文献２）には、Ｎ型トランジスタとＰ型トランジスタとを同一基板に形成した後、Ｎ型トランジスタのみを加熱により応力が生ずるカバー膜で覆い、Ｎ型トランジスタには第一の特性向上処理を施し、Ｐ型トランジスタには第二の特性向上処理を施す技術が開示されている。
【０００４】
また、特開２００９−２９００７９号公報（特許文献３）には、半導体基板の上面にストレッサー膜を形成する工程と、レジスト膜をマスクとして、ｐＭＯＳ領域のストレッサー膜を所定の厚さだけエッチング除去し、ｎＭＯＳ領域のストレッサー膜をｐＭＯＳ領域のストレッサー膜から分離する工程と、ｎＭＯＳ領域とｐＭＯＳ領域との境界部から露出したストレッサー膜を保護膜により被覆する工程と、ｐＭＯＳ領域に残存するストレッサー膜をエッチング除去する工程とを備える半導体装置の製造方法が開示されている。
【０００５】
また、特開２０１０−０２１３００号公報（特許文献４）には、ＮＭＯＳ領域上では相対的に薄く、ＰＭＯＳ領域上では相対的に厚い保護膜を形成した後、ＮＭＯＳ領域を被覆する様に絶縁膜を形成し、この絶縁膜を熱処理してＮＭＯＳ領域に引張応力を印加する技術が開示されている。
【０００６】
また、特開２００７−００５５２７号公報（特許文献５）には、絶縁ゲート型トランジスタを有する半導体素子と、半導体素子上に形成された第１絶縁膜と、第１絶縁膜上に形成された金属配線と、第１絶縁膜および金属配線を覆うように形成された第２絶縁膜とを有する半導体装置において、第１絶縁膜は、窒素の含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内の酸窒化シリコン膜であることが記載されている。
【０００７】
また、特表２０１０−５０８６７２号公報（特許文献６）には、第１アモルファス領域を含む第１トランジスタ素子および第２アモルファス領域を含む第２トランジスタ素子を有する半導体基板を提供する工程と、第２トランジスタ素子は覆わずに、第１トランジスタ素子の上に応力発生層を形成する工程と、第１アモルファス領域および第２アモルファス領域を再結晶化させるために第１アニールプロセスを実施する工程と、第１トランジスタ素子の上に応力発生層を残したまま第２アニールプロセスを実施する工程とを含む半導体構造の形成方法が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１７２３８９号公報
【特許文献２】特開２００９−０１６４０７号公報
【特許文献３】特開２００９−２９００７９号公報
【特許文献４】特開２０１０−０２１３００号公報
【特許文献５】特開２００７−００５５２７号公報
【特許文献６】特表２０１０−５０８６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
電界効果トランジスタのより一層の高速化を図る手段の一つとして、歪シリコン技術がある。これはシリコン層に歪を生じさせてキャリア移動度の向上を図る技術である。すなわち、応力を加えることによってチャネルのシリコン結晶格子を歪ませると、等方的であったシリコン結晶のバンド構造の対称性が崩れてエネルギー準位の分裂が生じる。その結果、格子振動によるキャリア散乱の減少または有効質量の低減などが生じて、電子および正孔の移動度の向上を図ることができる。
【００１０】
また、上記の歪シリコン技術の背景として、当初は、チャネル領域に２軸性の応力を発生させることが主流であった。２軸性の応力とは、ゲート長方向およびゲート幅方向に発生させる応力である。しかし、この２軸性の応力を用いた場合、駆動電流が期待していた程に増加しないことが実験から明らかとなった。特にｐチャネル型電界効果トランジスタにおいては電流の増加が少なかった。これはゲート長方向に発生する応力は電流を増加させるが、ゲート幅方向に発生する応力は電流を減少させるからである。従って、ゲート長方向のみに応力を発生させる１軸性の応力が求められた。
【００１１】
また、このような応力によって電界効果トランジスタの電流を増加させるためには、ソース領域とドレイン領域との間に位置し、ゲート電極の下に位置するチャネル領域全体に応力が発生している必要がある。すなわち、ｎチャネル型電界効果トランジスタでは、ゲート長方向に１軸性の引張応力（Ｓｉ原子間の距離を拡げる応力）をチャネル領域全体に加え、ｐチャネル型電界効果トランジスタでは、ゲート長方向に１軸性の圧縮応力（Ｓｉ原子間の距離を狭める応力）をチャネル領域全体に加える必要がある。
【００１２】
歪シリコン技術の一つとして、ＳＭＴ（Stress Memorization Technique）がある。ＳＭＴとは、電界効果トランジスタのチャネルに引張応力を加え、キャリア移動度を向上させる技術である。ＳＭＴの具体的なプロセスは、例えば以下の通りである。まず、電界効果トランジスタ全体をカバー膜により覆った後、１０００℃以上の熱処理を施す。これにより、ゲート電極を構成する多結晶シリコンに歪を生じさせて、その歪をクエンチ（quench；凍結記憶）させる。その後、多結晶シリコンの膨張を抑制していたカバー膜を除去することにより、チャネルに引張応力を加える。
【００１３】
ＳＭＴに用いるカバー膜としては、より高い応力を加えるために、熱ＣＶＤ（Chemical Vapor Deposition）よりもプラズマＣＶＤ法により形成される窒化シリコン膜が適用されている。その理由は、プラズマＣＶＤ法により形成される窒化シリコン膜は、熱処理前の内部応力が引張０．６６ＧＰａであるのに対して、熱処理後の内部応力が引張１．８ＧＰａであり、熱処理前後で大きく内部応力が変化するからである。
【００１４】
しかし、プラズマＣＶＤ法により形成される窒化シリコン膜は、熱ＣＶＤ法により形成される窒化シリコン膜よりも水素および水分を多く含む。そのため、プラズマＣＶＤ法により形成される窒化シリコン膜に対して１０００℃以上の熱処理を施すと、この窒化シリコン膜に含まれていた水素および水分が半導体基板へ拡散して、半導体基板に結晶欠陥を生じさせるという問題がある。結晶欠陥は、その後の工程において形成されるシリサイド膜の異常成長の原因となり、製造歩留りの低下を引き起こす。また、結晶欠陥を介してリーク電流が流れやすくなるため、結晶欠陥は低消費電力化の妨げにもなる。
【００１５】
本発明の目的は、電界効果トランジスタを有する半導体装置のトランジスタ性能を向上させることのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１８】
この実施の形態は、電界効果トランジスタを有する半導体装置の製造方法である。半導体基板の主面上に形成されたゲート絶縁膜およびゲート電極の側面にサイドウォールを形成した後、サイドウォールの両側の半導体基板に不純物をイオン注入して不純物領域を形成する。続いて、半導体基板の主面上に第１絶縁膜、第２絶縁膜、および第３絶縁膜を順次形成した後、イオン注入された上記不純物を活性化する熱処理を行う。ここで、第１絶縁膜は、第２絶縁膜よりも被覆性のよい膜であり、かつ、第２絶縁膜とエッチング選択比が異なる膜である。第２絶縁膜は、第１絶縁膜よりも水素の拡散を阻止する機能が高い膜である。第３絶縁膜は、第１絶縁膜および第２絶縁膜よりも内部応力の変化が大きい膜である。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
電界効果トランジスタを有する半導体装置のトランジスタ性能を向上させることのできる技術を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施の形態による半導体装置の製造工程を示すＣＭＩＳデバイスおよび抵抗素子の要部断面図である。
【図２】図１に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図３】図２に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図４】図３に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図５】図４に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図６】図５に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図７】図６に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図８】図７に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図９】図８に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１３】図１２に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１５】図１４に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１８】図１７に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１９】本発明の一実施の形態による製造工程の流れの一部を説明する工程図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、酸化シリコンまたは酸化ケイ素というときは、ＳｉＯ２は勿論であるが、それのみでなく、シリコンの酸化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、単結晶シリコンからなるウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２５】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２６】
（実施の形態）
本発明の一実施の形態によるＣＭＩＳ（Complementary Metal Insulator Semiconductor）デバイスおよび抵抗素子の製造方法を図１〜図１９を用いて工程順に説明する。図１〜図１８はＣＭＩＳデバイスおよび抵抗素子の要部断面図、図１９は製造工程の流れの一部を説明する工程図である。また、図１〜図１８には、ゲート電極の上面およびソース／ドレインの上面にシリサイド膜を形成するｎＭＩＳ（ｎＭＩＳ領域（シリサイド領域））、ゲート電極の上面およびソース／ドレインの上面にシリサイド膜を形成しないｎＭＩＳ（ｎＭＩＳ領域（非シリサイド領域））、抵抗素子領域、ゲート電極の上面およびソース／ドレインの上面にシリサイド膜を形成するｐＭＩＳ（ｐＭＩＳ領域（シリサイド領域））を示している。
【００２７】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。次に、この半導体基板１の素子分離領域に、例えば深さ０．３μｍ程度の溝を形成し、この溝の内部に絶縁膜、例えば酸化シリコン膜を埋め込むことにより素子分離２を形成する。
【００２８】
次に、半導体基板１のｎＭＩＳ領域および抵抗素子領域にｐ型不純物、例えばボロン（Ｂ）をイオン注入してｐ型ウェル３を形成する。同様に、半導体基板１のｐＭＩＳ領域にｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入して、ｎ型ウェル４を形成する。
【００２９】
次に、図２に示すように、半導体基板１の主面に酸化シリコンからなるゲート絶縁膜５を形成する。次に、ゲート絶縁膜５上にＣＶＤ法により多結晶シリコン膜を堆積した後、レジストパターンをマスクとして多結晶シリコン膜をエッチングして、ｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極６ｎ，６ｐを形成する。ゲート電極６ｎ，６ｐのゲート長は、例えば４０ｎｍ程度である。
【００３０】
次に、図３に示すように、ｐＭＩＳ領域をレジストパターン（図示は省略）により覆い、半導体基板１のｎＭＩＳ領域および抵抗素子領域にｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入して、ゲート電極６ｎの上部に第１ｎ型不純物領域７ｇを形成し、ゲート電極６ｎの両側の半導体基板１（ｐ型ウェル３）に一対の第１ｎ型不純物領域７を形成する。同時に、抵抗素子領域に第１ｎ型不純物領域（抵抗用不純物領域）７ｒを形成する。例えばヒ素（Ａｓ）のイオン注入における注入量および注入エネルギーはそれぞれ１〜２ｋｅＶおよび０．５〜１×１０１５／ｃｍ２である。
【００３１】
ここで、ｎ型不純物がイオン注入されたゲート電極６ｎの上部（第１ｎ型不純物領域７ｇ）を構成する多結晶シリコンおよびｎ型不純物がイオン注入された半導体基板１（第１ｎ型不純物領域７，７ｒ）を構成する単結晶シリコンはアモルファス化される。
【００３２】
同様に、ｎＭＩＳ領域をレジストパターン（図示は省略）により覆い、半導体基板１のｐＭＩＳ領域にｐ型不純物、例えばボロン（Ｂ）またはフッ化ボロン（ＢＦ２）をイオン注入して、ゲート電極６ｐの上部に第１ｐ型不純物領域８ｇを形成し、ゲート電極６ｐの両側の半導体基板１（ｎ型ウェル４）に一対の第１ｐ型不純物領域８を形成する。例えばボロン（Ｂ）のイオン注入における注入量および注入エネルギーはそれぞれ０．１〜０．５ｋｅＶおよび０．５〜１×１０１５／ｃｍ２である。
【００３３】
ここで、ｐ型不純物がイオン注入されたゲート電極６ｐの上部（第１ｐ型不純物領域８ｇ）を構成する多結晶シリコンおよびｐ型不純物がイオン注入された半導体基板１（第１ｐ型不純物領域８）を構成する単結晶シリコンはアモルファス化される。
【００３４】
次に、図４に示すように、半導体基板１の主面上に、例えば厚さ１０ｎｍ程度の酸化シリコン膜９ａを堆積した後、さらに、酸化シリコン膜９ａ上に、例えば厚さ５０ｎｍ程度の窒化シリコン膜９ｂを堆積する。続いて、窒化シリコン膜９ｂおよび酸化シリコン膜９ａをＲＩＥ（Reactive Ion Etching）法により順次エッチングして、ｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極６ｎ，６ｐの側面にサイドウォール９を形成する。サイドウォール９の長さ（サイドウォール長）は、例えば２０〜４０ｎｍ程度である。
【００３５】
次に、図５に示すように、ｐＭＩＳ領域をレジストパターン１０により覆い、半導体基板１のｎＭＩＳ領域および抵抗素子領域にｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入して、ゲート電極６ｎの上部に第２ｎ型不純物領域１１ｇを形成し、サイドウォール９の両側の半導体基板１（ｐ型ウェル３）に一対の第２ｎ型不純物領域１１を形成する。同時に、抵抗素子領域に第２ｎ型不純物領域（抵抗用不純物領域）１１ｒを形成する。例えばヒ素（Ａｓ）のイオン注入における注入量および注入エネルギーはそれぞれ５〜１０ｋｅＶおよび１〜５×１０１５／ｃｍ２である。
【００３６】
ここで、ｎ型不純物がイオン注入されたゲート電極６ｎの上部（第２ｎ型不純物領域１１ｇ）を構成する多結晶シリコンおよびｎ型不純物がイオン注入された半導体基板１（第２ｎ型不純物領域１１，１１ｒ）を構成する単結晶シリコンはアモルファス化される。
【００３７】
次に、図６に示すように、レジストパターン１０を除去した後、ｎＭＩＳ領域をレジストパターン１２により覆い、半導体基板１のｐＭＩＳ領域にｐ型不純物、例えばボロン（Ｂ）またはフッ化ボロン（ＢＦ２）をイオン注入して、ゲート電極６ｐの上部に第２ｐ型不純物領域１３ｇを形成し、サイドウォール９の両側の半導体基板１（ｎ型ウェル４）に一対の第２ｐ型不純物領域１３を形成する。例えばボロン（Ｂ）のイオン注入における注入量および注入エネルギーはそれぞれ１．４〜２ｋｅＶおよび１〜５×１０１５／ｃｍ２である。
【００３８】
ここで、ｐ型不純物がイオン注入されたゲート電極６ｐの上部（第２ｐ型不純物領域１３ｇ）の多結晶シリコンおよびｐ型不純物がイオン注入された半導体基板１（第２ｐ型不純物領域１３）の単結晶シリコンはアモルファス化される。
【００３９】
次に、図７に示すように、レジストパターン１２を除去した後、半導体基板１の主面上に第１絶縁膜１４を堆積する。さらに、図８に示すように、第１絶縁膜１４上に第２絶縁膜１５を堆積し、図９に示すように、第２絶縁膜１５上に第３絶縁膜１６を堆積する。第１絶縁膜１４の厚さは、例えば２〜５ｎｍ程度、第２絶縁膜１５の厚さは、例えば２〜５ｎｍ程度、第３絶縁膜１６の厚さは、例えば２０〜５０ｎｍ程度である。
【００４０】
第１絶縁膜１４は、第２絶縁膜１５に比べて被覆性のよい膜であり、かつ、第２絶縁膜１５とエッチング選択比が異なる膜（同一のエッチング条件において、第１絶縁膜１４のエッチング速度が第２絶縁膜１５のエッチング速度よりも遅い）である。さらに、絶縁膜１４は、サイドウォール９とエッチング選択比が異なる膜（同一のエッチング条件において、第１絶縁膜１４のエッチング速度がサイドウォール９のエッチング速度よりも早い）である。
【００４１】
第１絶縁膜１４は、例えば３００〜５００℃程度の温度においてＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いてＣＶＤ法により形成されるＴＥＯＳ膜（以下、Ｏ３−ＴＥＯＳ膜と記す）である。
【００４２】
第２絶縁膜１５は、第１絶縁膜１４に比べて、外部から侵入した水素および水分の半導体基板１への拡散を阻止する機能が高い膜であり、例えばプラズマを用いて形成される酸窒化シリコン膜（以下、ｐ−ＳｉＯＮ膜と記す）である（特開２００７−００５５２７号公報（特許公報５）参照）。ｐ−ＳｉＯＮ膜の水素トラップ密度は２．５×１０１９ｃｍ−３以上であることから、２〜５ｎｍの厚さのｐ−ＳｉＯＮ膜は、５〜１２×１０１２ｃｍ−２以上の水素をトラップできると考えられる。
【００４３】
ｐ−ＳｉＯＮ膜の成膜方法としては、以下の３つの方法を例示することができる。第１の方法は、モノシラン（ＳｉＨ４）と酸化窒素（Ｎ２Ｏ）とを用いてプラズマＣＶＤ法によりｐ−ＳｉＯＮ膜を形成する方法である。第２の方法は、第３絶縁膜１６を成膜する装置（例えばプラズマＣＶＤ装置）において、第３絶縁膜１６を成膜する前に、モノシラン（ＳｉＨ４）と酸化窒素（Ｎ２Ｏ）とを用いてプラズマＣＶＤ法によりｐ−ＳｉＯＮ膜を形成する方法（ｉｎ ｓｉｔｕ方法）である。第３の方法は、第３絶縁膜１６を成膜する装置（例えばプラズマＣＶＤ装置）において、第３絶縁膜１６を成膜する前に、第１絶縁膜１４の表面を窒素（Ｎ２）プラズマまたはアンモニア（ＮＨ３）プラズマにより窒化してｐ−ＳｉＯＮ膜を形成する方法（ｉｎ ｓｉｔｕ方法）である。
【００４４】
第１絶縁膜１４は、第２絶縁膜１５に比べて、外部から侵入した水素および水分の半導体基板１への拡散を阻止する機能が低い膜であるが、第１絶縁膜１４と第２絶縁膜１５とを重ねた積層膜の上記機能は、第２絶縁膜１５単層の上記機能よりも向上する。
【００４５】
第３絶縁膜１６は、熱処理前後で内部応力の変化が大きい膜であり、例えばプラズマＣＶＤ法により形成される窒化シリコン膜（以下、ｐ−ＳｉＮ膜と記す）である。ｐ−ＳｉＮ膜は、例えばモノシラン（ＳｉＨ４）と窒素（Ｎ２）またはアンモニア（ＮＨ３）とを用いてプラズマＣＶＤ法により形成される。
【００４６】
熱ＣＶＤ法により形成される窒化シリコン膜は、１０００℃以上の熱処理前後においてほとんどその内部応力（例えば引張１．３３ＧＰａ）が変化しないのに対して、プラズマＣＶＤ法により形成されるｐ−ＳｉＮ膜は、１０００℃以上の熱処理前後において引張０．６６ＧＰａから引張１．８ＧＰａへと内部応力が変化する。
【００４７】
次に、図１０に示すように、半導体基板１に、例えば１０００〜１１００℃程度の熱処理、例えばスパイクアニールを施す。これにより、ｎＭＩＳ領域に形成された第１ｎ型不純物領域７および第２ｎ型不純物領域１１内のｎ型不純物を活性化させて、ｎＭＩＳの第１ｎ型不純物領域７および第２ｎ型不純物領域１１からなるソース／ドレインを形成する。同様に、ｐＭＩＳ領域に形成された第１ｐ型不純物領域８および第２ｐ型不純物領域１３内のｐ型不純物を活性化させて、ｐＭＩＳの第１ｐ型不純物領域８および第２ｐ型不純物領域１３からなるソース／ドレインを形成する。また、抵抗素子領域に形成された第２ｎ型不純物領域１１ｒ内のｎ型不純物を活性化させて、抵抗部を形成する。
【００４８】
また同時に、ｎ型不純物がイオン注入されてアモルファス化したｎＭＩＳのゲート電極６ｎの上部（第２ｎ型不純物領域１１ｇ）を構成するアモルファスシリコンおよび半導体基板１（第２ｎ型不純物領域１１，１１ｒ）を構成するアモルファスシリコンは再結晶化される。同様に、ｐ型不純物がイオン注入されてアモルファス化したｐＭＩＳのゲート電極６ｐの上部（第２ｐ型不純物領域１３ｇ）を構成するアモルファスシリコンおよび半導体基板１（第２ｐ型不純物領域１３）を構成するアモルファスシリコンは再結晶化される。
【００４９】
さらに、この熱処理において、第３絶縁膜１６の内部応力が変化する。例えば第３絶縁膜１６にｐ−ＳｉＮ膜を適用した場合は、ｐ−ＳｉＮ膜の内部応力は、熱処理前後において引張０．６６ＧＰａから引張１．８ＧＰａへと変化する。これにより、第３絶縁膜１６により覆われたｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極６ｎ，６ｐに応力が加わり、ゲート電極６ｎ，６ｐを構成する多結晶シリコンに歪が生じて、その歪がクエンチ（凍結記憶）される。
【００５０】
また、第３絶縁膜１６にｐ−ＳｉＮ膜を適用した場合、ｐ−ＳｉＮ膜は水素および水分を多く含み、熱処理によって、ｐ−ＳｉＮ膜に含まれた水素および水分が半導体基板１へ容易に拡散してしまう。しかし、ｐ−ＳｉＮ膜下に形成された第２絶縁膜１５（または第１絶縁膜１４および第２絶縁膜１５）によって、水素および水分の半導体基板１への拡散を阻止することができる。その結果、半導体基板１に結晶欠陥が生じにくくなる。本実施の形態では、ｎＭＩＳおよびｐＭＩＳともに、結晶欠陥に起因した特性劣化、例えば接合リーク電流の増加等は生じていない。
【００５１】
次に、図１１に示すように、熱リン酸により第３絶縁膜１６を除去して、第２絶縁膜１５を露出させる。第３絶縁膜１６を除去することにより、ｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極６ｎ，６ｐを構成する多結晶シリコンが膨張して、ｎＭＩＳおよびｐＭＩＳのそれぞれのチャネルに歪が生じる。本実施の形態では、ｎＭＩＳの場合、チャネルに歪が生じたｎＭＩＳのオン電流は、チャネルに歪が生じていないｎＭＩＳのオン電流よりも７％程度増加した。一方、ｐＭＩＳの場合、ｎＭＩＳのような顕著なオン電流の増加は見られなかったが、他の動作特性の劣化は生じていない。
【００５２】
次に、図１２に示すように、第２絶縁膜１５上に第４絶縁膜（シリサイドプロテクション膜）１７を堆積する。第４絶縁膜は、例えば３００〜５００℃程度の温度においてＴＥＯＳとオゾンとをソースガスに用いてＣＶＤ法により形成されるＴＥＯＳ膜である。第４絶縁膜１７の厚さは、例えば１０〜２０ｎｍ程度である。
【００５３】
次に、図１３に示すように、後の工程においてシリサイド膜を形成しないｎＭＩＳ領域（非シリサイド領域）および抵抗素子領域をレジストパターン（図示は省略）により覆い、レジストパターンをマスクとしたドライエッチングまたはウェットエッチングにより、レジストパターンから露出する第４絶縁膜１７、第２絶縁膜１５、および第１絶縁膜１４を順次除去する。これにより、後の工程においてシリサイド膜が形成されるｎＭＩＳのゲート電極６ｎの上面およびソース／ドレイン（第２ｎ型不純物領域１１）の上面、ならびにシリサイド膜が形成されるｐＭＩＳのゲート電極６ｐの上面およびソース／ドレイン（第２ｐ型不純物領域１３）の上面を露出させる。
【００５４】
次に、図１４に示すように、半導体基板１の主面上にニッケル（Ｎｉ）膜（図示は省略）を形成し、続いて、熱処理を行う。この熱処理によって、半導体基板１を構成する単結晶シリコンとニッケル、およびｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極６ｎ，６ｐを構成する多結晶シリコンとニッケルとを固相反応させてニッケルシリサイド（ＮｉＳｉ）を形成する。続いて、硫酸（Ｈ２ＳＯ４）と過酸化水素水（Ｈ２Ｏ２）との混合溶液を用いて未反応のニッケルを除去することにより、ｎＭＩＳのゲート電極６ｎの上面およびソース／ドレイン（第２ｎ型不純物領域１１）の上面にシリサイド膜１８を形成する。同様に、ｐＭＩＳのゲート電極６ｐの上面およびソース／ドレイン（第２ｐ型不純物領域１３）の上面にシリサイド膜１８を形成する。ニッケルシリサイドに代えて、例えばニッケルに白金（Ｐｔ）などを添加したニッケル合金シリサイド、白金シリサイド（ＰｔＳｉ）、コバルトシリサイド（ＣｏＳｉ２）などを適用することもできる。シリサイド膜を形成することにより、後の工程において形成されるプラグ等との接続抵抗を低減することができる。また、ｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極６ｎ，６ｐ自身の抵抗、およびソース／ドレイン自身の抵抗を低減することができる。
【００５５】
前述したように、第３絶縁膜１６に含まれる水素および水分の半導体基板１への拡散が第２絶縁膜１５（または第１絶縁膜１４および第２絶縁膜１５）によって阻止されて、半導体基板１に発生する結晶欠陥が低減しているので、シリサイド膜１８の異常成長を防止することができる。
【００５６】
次に、図１５に示すように、半導体基板１の主面上に第５絶縁膜１９を堆積する。第５絶縁膜１９は、例えば窒化シリコン膜である。
【００５７】
次に、図１６に示すように、第５絶縁膜１９上に層間絶縁膜２０を堆積する。層間絶縁膜２０は、例えばＴＥＯＳとオゾンとをソースガスに用いてプラズマＣＶＤ法により形成されるＴＥＯＳ膜である。続いて、層間絶縁膜２０をＣＭＰ（Chemical Vapor Deposition）法により研磨して、その表面を平坦化する。
【００５８】
次に、図１７に示すように、レジストパターンをマスクとするドライエッチングにより、シリサイド膜１８が形成されたｎＭＩＳ領域（シリサイド領域）およびｐＭＩＳ領域（シリサイド領域）では、層間絶縁膜２０および第５絶縁膜１９をエッチングして所定の箇所に接続孔（第１接続孔）２１を形成する。これにより、シリサイド膜１８が形成されたｎＭＩＳ領域（シリサイド領域）では、ｎＭＩＳのゲート電極６ｎの上面に形成されたシリサイド膜１８およびソース／ドレイン（第２ｎ型不純物領域１１）の上面に形成されたシリサイド膜１８にそれぞれ達する接続孔２１が形成される。同様に、シリサイド膜１８が形成されたｐＭＩＳ領域（シリサイド領域）では、ｐＭＩＳのゲート電極６ｐの上面に形成されたシリサイド膜１８およびソース／ドレイン（第２ｐ型不純物領域１３）の上面に形成されたシリサイド膜１８にそれぞれ達する接続孔２１が形成される。なお、シリサイド領域のゲート電極６ｎ、６ｐの上部に形成される接続孔２１は、図１７には示していない。
【００５９】
一方、シリサイド膜１８が形成されていないｎＭＩＳ領域（非シリサイド領域）および抵抗素子領域では、第５絶縁膜１９の下に第４絶縁膜１７、第２絶縁膜１５、および第１絶縁膜１４が形成されているので、上記ドライエッチングにより、層間絶縁膜２０、第５絶縁膜１９、第４絶縁膜１７、第２絶縁膜１５、および第１絶縁膜１４をエッチングして所定の箇所に接続孔（第２接続孔）２１を形成する。これにより、シリサイド膜１８が形成されていないｎＭＩＳ領域（非シリサイド領域）では、ｎＭＩＳのゲート電極６ｎおよびソース／ドレイン（第２ｎ型不純物領域１１）にそれぞれ達する接続孔２１が形成される。また、抵抗素子領域では、第２ｎ型不純物領域１１ｒに達する接続孔２１が形成される。なお、非シリサイド領域のゲート電極６ｎの上部に形成される接続孔２１は、図１７には示していない。
【００６０】
ここで、第４絶縁膜１７と第２絶縁膜１５とは互いに異なる材料により構成され、また、第２絶縁膜１５と第１絶縁膜１４とは互いに異なる材料により構成されている。第１絶縁膜１４および第４絶縁膜１７は、例えばＴＥＯＳ膜であり、第２絶縁膜１５は、例えばｐ−ＳｉＯＮ膜である。これにより、第４絶縁膜１７がドライエッチングによって加工された後、一旦、第２絶縁膜１５によってエッチング速度の変化が確認でき、さらに、第１絶縁膜１４によってエッチング速度の変化が確認できるので、接続孔２１のオーバーエッチングを防止することができる。
【００６１】
次に、図１８に示すように、接続孔２１の内部を含む半導体基板１の主面上にバリア金属膜（例えば窒化チタン（ＴｉＮ）膜）および金属膜（例えばタングステン（Ｗ）膜）を順次堆積した後、バリア金属膜および金属膜をＣＭＰ法により研磨して、接続孔２１の内部にバリア金属膜および金属膜を埋め込み、プラグ２２を形成する。バリア金属膜は金属膜が半導体基板１へ拡散するのを防ぐ機能を有する。
【００６２】
その後、半導体基板１の主面上に金属膜（例えばアルミニウム（Ａｌ）膜または銅（Ｃｕ）膜など）を堆積した後、レジストパターンをマスクとしたドライエッチングにより金属膜を加工して配線２３を形成する。
【００６３】
以上に説明した製造工程により、本実施の形態によるＣＭＩＳデバイスおよび抵抗素子が略完成する。これ以降は、通常の半導体装置の製造工程を経ることにより、さらに上層の配線を形成して、半導体装置を製造する。
【００６４】
このように、本実施の形態によれば、熱処理によって内部応力が大きく変化する第３絶縁膜１６を用いることにより、ｎＭＩＳおよびｐＭＩＳのそれぞれのチャネルに歪を生じさせて、動作特性の向上、例えばｎＭＩＳのオン電流の増加等を図ることができる。なお、ｎＭＩＳでは、主としてゲート長方向において、引張応力がチャネル領域全体に発生している。すなわち、１軸性の引張応力が発生している。また、ｐＭＩＳでは、主としてゲート長方向において、圧縮応力がチャネル領域全体に発生している。すなわち、１軸性の圧縮応力が発生している。
【００６５】
但し、第３絶縁膜１６は水素および水分を多く含み、上記熱処理によって第３絶縁膜１６に含まれる水素および水分は容易に拡散する。しかし、第３絶縁膜１６の下に形成された第２絶縁膜１５（または第１絶縁膜１４および第２絶縁膜１５）によって、水素および水分の半導体基板１への拡散は阻止されるので、半導体基板１における結晶欠陥の発生を抑制することができる。これにより、例えば結晶欠陥に起因したシリサイド膜１８の異常成長による製造歩留りの低下を防ぐことができる。また、結晶欠陥を介した接合リーク電流の増加を防ぐことができて、低消費電力化を図ることができる。
【００６６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６７】
本発明は、チャネルのひずみを利用して高速化を実現する電界効果トランジスタを有する半導体装置の製造に適用することができる。
【符号の説明】
【００６８】
１ 半導体基板
２ 素子分離
３ ｐ型ウェル
４ ｎ型ウェル
５ ゲート絶縁膜
６ｎ，６ｐ ゲート電極
７，７ｇ 第１ｎ型不純物領域
７ｒ 第１ｎ型不純物領域（抵抗用不純物領域）
８，８ｇ 第１ｐ型不純物領域
９ サイドウォール
９ａ 酸化シリコン膜
９ｂ 窒化シリコン膜
１０ レジストパターン
１１，１１ｇ 第２ｎ型不純物領域
１１ｒ 第２ｎ型不純物領域（抵抗用不純物領域）
１２ レジストパターン
１３，１３ｇ 第２ｐ型不純物領域
１４ 第１絶縁膜
１５ 第２絶縁膜
１６ 第３絶縁膜
１７ 第４絶縁膜（シリサイドプロテクション膜）
１８ シリサイド膜
１９ 第５絶縁膜
２０ 層間絶縁膜
２１ 接続孔
２２ プラグ
２３ 配線
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、電界効果トランジスタを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００４−１７２３８９号公報（特許文献１）には、シリコン基板上に形成されたポリシリコンのゲート電極を備えたｎチャネル型ＭＯＳトランジスタにおいて、ゲート電極内に圧縮応力が残留し、シリコン基板に引張応力が印加される技術が開示されている。
【０００３】
また、特開２００９−０１６４０７号公報（特許文献２）には、Ｎ型トランジスタとＰ型トランジスタとを同一基板に形成した後、Ｎ型トランジスタのみを加熱により応力が生ずるカバー膜で覆い、Ｎ型トランジスタには第一の特性向上処理を施し、Ｐ型トランジスタには第二の特性向上処理を施す技術が開示されている。
【０００４】
また、特開２００９−２９００７９号公報（特許文献３）には、半導体基板の上面にストレッサー膜を形成する工程と、レジスト膜をマスクとして、ｐＭＯＳ領域のストレッサー膜を所定の厚さだけエッチング除去し、ｎＭＯＳ領域のストレッサー膜をｐＭＯＳ領域のストレッサー膜から分離する工程と、ｎＭＯＳ領域とｐＭＯＳ領域との境界部から露出したストレッサー膜を保護膜により被覆する工程と、ｐＭＯＳ領域に残存するストレッサー膜をエッチング除去する工程とを備える半導体装置の製造方法が開示されている。
【０００５】
また、特開２０１０−０２１３００号公報（特許文献４）には、ＮＭＯＳ領域上では相対的に薄く、ＰＭＯＳ領域上では相対的に厚い保護膜を形成した後、ＮＭＯＳ領域を被覆する様に絶縁膜を形成し、この絶縁膜を熱処理してＮＭＯＳ領域に引張応力を印加する技術が開示されている。
【０００６】
また、特開２００７−００５５２７号公報（特許文献５）には、絶縁ゲート型トランジスタを有する半導体素子と、半導体素子上に形成された第１絶縁膜と、第１絶縁膜上に形成された金属配線と、第１絶縁膜および金属配線を覆うように形成された第２絶縁膜とを有する半導体装置において、第１絶縁膜は、窒素の含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内の酸窒化シリコン膜であることが記載されている。
【０００７】
また、特表２０１０−５０８６７２号公報（特許文献６）には、第１アモルファス領域を含む第１トランジスタ素子および第２アモルファス領域を含む第２トランジスタ素子を有する半導体基板を提供する工程と、第２トランジスタ素子は覆わずに、第１トランジスタ素子の上に応力発生層を形成する工程と、第１アモルファス領域および第２アモルファス領域を再結晶化させるために第１アニールプロセスを実施する工程と、第１トランジスタ素子の上に応力発生層を残したまま第２アニールプロセスを実施する工程とを含む半導体構造の形成方法が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１７２３８９号公報
【特許文献２】特開２００９−０１６４０７号公報
【特許文献３】特開２００９−２９００７９号公報
【特許文献４】特開２０１０−０２１３００号公報
【特許文献５】特開２００７−００５５２７号公報
【特許文献６】特表２０１０−５０８６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
電界効果トランジスタのより一層の高速化を図る手段の一つとして、歪シリコン技術がある。これはシリコン層に歪を生じさせてキャリア移動度の向上を図る技術である。すなわち、応力を加えることによってチャネルのシリコン結晶格子を歪ませると、等方的であったシリコン結晶のバンド構造の対称性が崩れてエネルギー準位の分裂が生じる。その結果、格子振動によるキャリア散乱の減少または有効質量の低減などが生じて、電子および正孔の移動度の向上を図ることができる。
【００１０】
また、上記の歪シリコン技術の背景として、当初は、チャネル領域に２軸性の応力を発生させることが主流であった。２軸性の応力とは、ゲート長方向およびゲート幅方向に発生させる応力である。しかし、この２軸性の応力を用いた場合、駆動電流が期待していた程に増加しないことが実験から明らかとなった。特にｐチャネル型電界効果トランジスタにおいては電流の増加が少なかった。これはゲート長方向に発生する応力は電流を増加させるが、ゲート幅方向に発生する応力は電流を減少させるからである。従って、ゲート長方向のみに応力を発生させる１軸性の応力が求められた。
【００１１】
また、このような応力によって電界効果トランジスタの電流を増加させるためには、ソース領域とドレイン領域との間に位置し、ゲート電極の下に位置するチャネル領域全体に応力が発生している必要がある。すなわち、ｎチャネル型電界効果トランジスタでは、ゲート長方向に１軸性の引張応力（Ｓｉ原子間の距離を拡げる応力）をチャネル領域全体に加え、ｐチャネル型電界効果トランジスタでは、ゲート長方向に１軸性の圧縮応力（Ｓｉ原子間の距離を狭める応力）をチャネル領域全体に加える必要がある。
【００１２】
歪シリコン技術の一つとして、ＳＭＴ（Stress Memorization Technique）がある。ＳＭＴとは、電界効果トランジスタのチャネルに引張応力を加え、キャリア移動度を向上させる技術である。ＳＭＴの具体的なプロセスは、例えば以下の通りである。まず、電界効果トランジスタ全体をカバー膜により覆った後、１０００℃以上の熱処理を施す。これにより、ゲート電極を構成する多結晶シリコンに歪を生じさせて、その歪をクエンチ（quench；凍結記憶）させる。その後、多結晶シリコンの膨張を抑制していたカバー膜を除去することにより、チャネルに引張応力を加える。
【００１３】
ＳＭＴに用いるカバー膜としては、より高い応力を加えるために、熱ＣＶＤ（Chemical Vapor Deposition）よりもプラズマＣＶＤ法により形成される窒化シリコン膜が適用されている。その理由は、プラズマＣＶＤ法により形成される窒化シリコン膜は、熱処理前の内部応力が引張０．６６ＧＰａであるのに対して、熱処理後の内部応力が引張１．８ＧＰａであり、熱処理前後で大きく内部応力が変化するからである。
【００１４】
しかし、プラズマＣＶＤ法により形成される窒化シリコン膜は、熱ＣＶＤ法により形成される窒化シリコン膜よりも水素および水分を多く含む。そのため、プラズマＣＶＤ法により形成される窒化シリコン膜に対して１０００℃以上の熱処理を施すと、この窒化シリコン膜に含まれていた水素および水分が半導体基板へ拡散して、半導体基板に結晶欠陥を生じさせるという問題がある。結晶欠陥は、その後の工程において形成されるシリサイド膜の異常成長の原因となり、製造歩留りの低下を引き起こす。また、結晶欠陥を介してリーク電流が流れやすくなるため、結晶欠陥は低消費電力化の妨げにもなる。
【００１５】
本発明の目的は、電界効果トランジスタを有する半導体装置のトランジスタ性能を向上させることのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１８】
この実施の形態は、電界効果トランジスタを有する半導体装置の製造方法である。半導体基板の主面上に形成されたゲート絶縁膜およびゲート電極の側面にサイドウォールを形成した後、サイドウォールの両側の半導体基板に不純物をイオン注入して不純物領域を形成する。続いて、半導体基板の主面上に第１絶縁膜、第２絶縁膜、および第３絶縁膜を順次形成した後、イオン注入された上記不純物を活性化する熱処理を行う。ここで、第１絶縁膜は、第２絶縁膜よりも被覆性のよい膜であり、かつ、第２絶縁膜とエッチング選択比が異なる膜である。第２絶縁膜は、第１絶縁膜よりも水素の拡散を阻止する機能が高い膜である。第３絶縁膜は、第１絶縁膜および第２絶縁膜よりも内部応力の変化が大きい膜である。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
電界効果トランジスタを有する半導体装置のトランジスタ性能を向上させることのできる技術を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施の形態による半導体装置の製造工程を示すＣＭＩＳデバイスおよび抵抗素子の要部断面図である。
【図２】図１に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図３】図２に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図４】図３に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図５】図４に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図６】図５に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図７】図６に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図８】図７に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図９】図８に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１３】図１２に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１５】図１４に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１８】図１７に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１９】本発明の一実施の形態による製造工程の流れの一部を説明する工程図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、酸化シリコンまたは酸化ケイ素というときは、ＳｉＯ２は勿論であるが、それのみでなく、シリコンの酸化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、単結晶シリコンからなるウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２５】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２６】
（実施の形態）
本発明の一実施の形態によるＣＭＩＳ（Complementary Metal Insulator Semiconductor）デバイスおよび抵抗素子の製造方法を図１〜図１９を用いて工程順に説明する。図１〜図１８はＣＭＩＳデバイスおよび抵抗素子の要部断面図、図１９は製造工程の流れの一部を説明する工程図である。また、図１〜図１８には、ゲート電極の上面およびソース／ドレインの上面にシリサイド膜を形成するｎＭＩＳ（ｎＭＩＳ領域（シリサイド領域））、ゲート電極の上面およびソース／ドレインの上面にシリサイド膜を形成しないｎＭＩＳ（ｎＭＩＳ領域（非シリサイド領域））、抵抗素子領域、ゲート電極の上面およびソース／ドレインの上面にシリサイド膜を形成するｐＭＩＳ（ｐＭＩＳ領域（シリサイド領域））を示している。
【００２７】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。次に、この半導体基板１の素子分離領域に、例えば深さ０．３μｍ程度の溝を形成し、この溝の内部に絶縁膜、例えば酸化シリコン膜を埋め込むことにより素子分離２を形成する。
【００２８】
次に、半導体基板１のｎＭＩＳ領域および抵抗素子領域にｐ型不純物、例えばボロン（Ｂ）をイオン注入してｐ型ウェル３を形成する。同様に、半導体基板１のｐＭＩＳ領域にｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入して、ｎ型ウェル４を形成する。
【００２９】
次に、図２に示すように、半導体基板１の主面に酸化シリコンからなるゲート絶縁膜５を形成する。次に、ゲート絶縁膜５上にＣＶＤ法により多結晶シリコン膜を堆積した後、レジストパターンをマスクとして多結晶シリコン膜をエッチングして、ｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極６ｎ，６ｐを形成する。ゲート電極６ｎ，６ｐのゲート長は、例えば４０ｎｍ程度である。
【００３０】
次に、図３に示すように、ｐＭＩＳ領域をレジストパターン（図示は省略）により覆い、半導体基板１のｎＭＩＳ領域および抵抗素子領域にｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入して、ゲート電極６ｎの上部に第１ｎ型不純物領域７ｇを形成し、ゲート電極６ｎの両側の半導体基板１（ｐ型ウェル３）に一対の第１ｎ型不純物領域７を形成する。同時に、抵抗素子領域に第１ｎ型不純物領域（抵抗用不純物領域）７ｒを形成する。例えばヒ素（Ａｓ）のイオン注入における注入量および注入エネルギーはそれぞれ１〜２ｋｅＶおよび０．５〜１×１０１５／ｃｍ２である。
【００３１】
ここで、ｎ型不純物がイオン注入されたゲート電極６ｎの上部（第１ｎ型不純物領域７ｇ）を構成する多結晶シリコンおよびｎ型不純物がイオン注入された半導体基板１（第１ｎ型不純物領域７，７ｒ）を構成する単結晶シリコンはアモルファス化される。
【００３２】
同様に、ｎＭＩＳ領域をレジストパターン（図示は省略）により覆い、半導体基板１のｐＭＩＳ領域にｐ型不純物、例えばボロン（Ｂ）またはフッ化ボロン（ＢＦ２）をイオン注入して、ゲート電極６ｐの上部に第１ｐ型不純物領域８ｇを形成し、ゲート電極６ｐの両側の半導体基板１（ｎ型ウェル４）に一対の第１ｐ型不純物領域８を形成する。例えばボロン（Ｂ）のイオン注入における注入量および注入エネルギーはそれぞれ０．１〜０．５ｋｅＶおよび０．５〜１×１０１５／ｃｍ２である。
【００３３】
ここで、ｐ型不純物がイオン注入されたゲート電極６ｐの上部（第１ｐ型不純物領域８ｇ）を構成する多結晶シリコンおよびｐ型不純物がイオン注入された半導体基板１（第１ｐ型不純物領域８）を構成する単結晶シリコンはアモルファス化される。
【００３４】
次に、図４に示すように、半導体基板１の主面上に、例えば厚さ１０ｎｍ程度の酸化シリコン膜９ａを堆積した後、さらに、酸化シリコン膜９ａ上に、例えば厚さ５０ｎｍ程度の窒化シリコン膜９ｂを堆積する。続いて、窒化シリコン膜９ｂおよび酸化シリコン膜９ａをＲＩＥ（Reactive Ion Etching）法により順次エッチングして、ｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極６ｎ，６ｐの側面にサイドウォール９を形成する。サイドウォール９の長さ（サイドウォール長）は、例えば２０〜４０ｎｍ程度である。
【００３５】
次に、図５に示すように、ｐＭＩＳ領域をレジストパターン１０により覆い、半導体基板１のｎＭＩＳ領域および抵抗素子領域にｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入して、ゲート電極６ｎの上部に第２ｎ型不純物領域１１ｇを形成し、サイドウォール９の両側の半導体基板１（ｐ型ウェル３）に一対の第２ｎ型不純物領域１１を形成する。同時に、抵抗素子領域に第２ｎ型不純物領域（抵抗用不純物領域）１１ｒを形成する。例えばヒ素（Ａｓ）のイオン注入における注入量および注入エネルギーはそれぞれ５〜１０ｋｅＶおよび１〜５×１０１５／ｃｍ２である。
【００３６】
ここで、ｎ型不純物がイオン注入されたゲート電極６ｎの上部（第２ｎ型不純物領域１１ｇ）を構成する多結晶シリコンおよびｎ型不純物がイオン注入された半導体基板１（第２ｎ型不純物領域１１，１１ｒ）を構成する単結晶シリコンはアモルファス化される。
【００３７】
次に、図６に示すように、レジストパターン１０を除去した後、ｎＭＩＳ領域をレジストパターン１２により覆い、半導体基板１のｐＭＩＳ領域にｐ型不純物、例えばボロン（Ｂ）またはフッ化ボロン（ＢＦ２）をイオン注入して、ゲート電極６ｐの上部に第２ｐ型不純物領域１３ｇを形成し、サイドウォール９の両側の半導体基板１（ｎ型ウェル４）に一対の第２ｐ型不純物領域１３を形成する。例えばボロン（Ｂ）のイオン注入における注入量および注入エネルギーはそれぞれ１．４〜２ｋｅＶおよび１〜５×１０１５／ｃｍ２である。
【００３８】
ここで、ｐ型不純物がイオン注入されたゲート電極６ｐの上部（第２ｐ型不純物領域１３ｇ）の多結晶シリコンおよびｐ型不純物がイオン注入された半導体基板１（第２ｐ型不純物領域１３）の単結晶シリコンはアモルファス化される。
【００３９】
次に、図７に示すように、レジストパターン１２を除去した後、半導体基板１の主面上に第１絶縁膜１４を堆積する。さらに、図８に示すように、第１絶縁膜１４上に第２絶縁膜１５を堆積し、図９に示すように、第２絶縁膜１５上に第３絶縁膜１６を堆積する。第１絶縁膜１４の厚さは、例えば２〜５ｎｍ程度、第２絶縁膜１５の厚さは、例えば２〜５ｎｍ程度、第３絶縁膜１６の厚さは、例えば２０〜５０ｎｍ程度である。
【００４０】
第１絶縁膜１４は、第２絶縁膜１５に比べて被覆性のよい膜であり、かつ、第２絶縁膜１５とエッチング選択比が異なる膜（同一のエッチング条件において、第１絶縁膜１４のエッチング速度が第２絶縁膜１５のエッチング速度よりも遅い）である。さらに、絶縁膜１４は、サイドウォール９とエッチング選択比が異なる膜（同一のエッチング条件において、第１絶縁膜１４のエッチング速度がサイドウォール９のエッチング速度よりも早い）である。
【００４１】
第１絶縁膜１４は、例えば３００〜５００℃程度の温度においてＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いてＣＶＤ法により形成されるＴＥＯＳ膜（以下、Ｏ３−ＴＥＯＳ膜と記す）である。
【００４２】
第２絶縁膜１５は、第１絶縁膜１４に比べて、外部から侵入した水素および水分の半導体基板１への拡散を阻止する機能が高い膜であり、例えばプラズマを用いて形成される酸窒化シリコン膜（以下、ｐ−ＳｉＯＮ膜と記す）である（特開２００７−００５５２７号公報（特許公報５）参照）。ｐ−ＳｉＯＮ膜の水素トラップ密度は２．５×１０１９ｃｍ−３以上であることから、２〜５ｎｍの厚さのｐ−ＳｉＯＮ膜は、５〜１２×１０１２ｃｍ−２以上の水素をトラップできると考えられる。
【００４３】
ｐ−ＳｉＯＮ膜の成膜方法としては、以下の３つの方法を例示することができる。第１の方法は、モノシラン（ＳｉＨ４）と酸化窒素（Ｎ２Ｏ）とを用いてプラズマＣＶＤ法によりｐ−ＳｉＯＮ膜を形成する方法である。第２の方法は、第３絶縁膜１６を成膜する装置（例えばプラズマＣＶＤ装置）において、第３絶縁膜１６を成膜する前に、モノシラン（ＳｉＨ４）と酸化窒素（Ｎ２Ｏ）とを用いてプラズマＣＶＤ法によりｐ−ＳｉＯＮ膜を形成する方法（ｉｎ ｓｉｔｕ方法）である。第３の方法は、第３絶縁膜１６を成膜する装置（例えばプラズマＣＶＤ装置）において、第３絶縁膜１６を成膜する前に、第１絶縁膜１４の表面を窒素（Ｎ２）プラズマまたはアンモニア（ＮＨ３）プラズマにより窒化してｐ−ＳｉＯＮ膜を形成する方法（ｉｎ ｓｉｔｕ方法）である。
【００４４】
第１絶縁膜１４は、第２絶縁膜１５に比べて、外部から侵入した水素および水分の半導体基板１への拡散を阻止する機能が低い膜であるが、第１絶縁膜１４と第２絶縁膜１５とを重ねた積層膜の上記機能は、第２絶縁膜１５単層の上記機能よりも向上する。
【００４５】
第３絶縁膜１６は、熱処理前後で内部応力の変化が大きい膜であり、例えばプラズマＣＶＤ法により形成される窒化シリコン膜（以下、ｐ−ＳｉＮ膜と記す）である。ｐ−ＳｉＮ膜は、例えばモノシラン（ＳｉＨ４）と窒素（Ｎ２）またはアンモニア（ＮＨ３）とを用いてプラズマＣＶＤ法により形成される。
【００４６】
熱ＣＶＤ法により形成される窒化シリコン膜は、１０００℃以上の熱処理前後においてほとんどその内部応力（例えば引張１．３３ＧＰａ）が変化しないのに対して、プラズマＣＶＤ法により形成されるｐ−ＳｉＮ膜は、１０００℃以上の熱処理前後において引張０．６６ＧＰａから引張１．８ＧＰａへと内部応力が変化する。
【００４７】
次に、図１０に示すように、半導体基板１に、例えば１０００〜１１００℃程度の熱処理、例えばスパイクアニールを施す。これにより、ｎＭＩＳ領域に形成された第１ｎ型不純物領域７および第２ｎ型不純物領域１１内のｎ型不純物を活性化させて、ｎＭＩＳの第１ｎ型不純物領域７および第２ｎ型不純物領域１１からなるソース／ドレインを形成する。同様に、ｐＭＩＳ領域に形成された第１ｐ型不純物領域８および第２ｐ型不純物領域１３内のｐ型不純物を活性化させて、ｐＭＩＳの第１ｐ型不純物領域８および第２ｐ型不純物領域１３からなるソース／ドレインを形成する。また、抵抗素子領域に形成された第２ｎ型不純物領域１１ｒ内のｎ型不純物を活性化させて、抵抗部を形成する。
【００４８】
また同時に、ｎ型不純物がイオン注入されてアモルファス化したｎＭＩＳのゲート電極６ｎの上部（第２ｎ型不純物領域１１ｇ）を構成するアモルファスシリコンおよび半導体基板１（第２ｎ型不純物領域１１，１１ｒ）を構成するアモルファスシリコンは再結晶化される。同様に、ｐ型不純物がイオン注入されてアモルファス化したｐＭＩＳのゲート電極６ｐの上部（第２ｐ型不純物領域１３ｇ）を構成するアモルファスシリコンおよび半導体基板１（第２ｐ型不純物領域１３）を構成するアモルファスシリコンは再結晶化される。
【００４９】
さらに、この熱処理において、第３絶縁膜１６の内部応力が変化する。例えば第３絶縁膜１６にｐ−ＳｉＮ膜を適用した場合は、ｐ−ＳｉＮ膜の内部応力は、熱処理前後において引張０．６６ＧＰａから引張１．８ＧＰａへと変化する。これにより、第３絶縁膜１６により覆われたｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極６ｎ，６ｐに応力が加わり、ゲート電極６ｎ，６ｐを構成する多結晶シリコンに歪が生じて、その歪がクエンチ（凍結記憶）される。
【００５０】
また、第３絶縁膜１６にｐ−ＳｉＮ膜を適用した場合、ｐ−ＳｉＮ膜は水素および水分を多く含み、熱処理によって、ｐ−ＳｉＮ膜に含まれた水素および水分が半導体基板１へ容易に拡散してしまう。しかし、ｐ−ＳｉＮ膜下に形成された第２絶縁膜１５（または第１絶縁膜１４および第２絶縁膜１５）によって、水素および水分の半導体基板１への拡散を阻止することができる。その結果、半導体基板１に結晶欠陥が生じにくくなる。本実施の形態では、ｎＭＩＳおよびｐＭＩＳともに、結晶欠陥に起因した特性劣化、例えば接合リーク電流の増加等は生じていない。
【００５１】
次に、図１１に示すように、熱リン酸により第３絶縁膜１６を除去して、第２絶縁膜１５を露出させる。第３絶縁膜１６を除去することにより、ｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極６ｎ，６ｐを構成する多結晶シリコンが膨張して、ｎＭＩＳおよびｐＭＩＳのそれぞれのチャネルに歪が生じる。本実施の形態では、ｎＭＩＳの場合、チャネルに歪が生じたｎＭＩＳのオン電流は、チャネルに歪が生じていないｎＭＩＳのオン電流よりも７％程度増加した。一方、ｐＭＩＳの場合、ｎＭＩＳのような顕著なオン電流の増加は見られなかったが、他の動作特性の劣化は生じていない。
【００５２】
次に、図１２に示すように、第２絶縁膜１５上に第４絶縁膜（シリサイドプロテクション膜）１７を堆積する。第４絶縁膜は、例えば３００〜５００℃程度の温度においてＴＥＯＳとオゾンとをソースガスに用いてＣＶＤ法により形成されるＴＥＯＳ膜である。第４絶縁膜１７の厚さは、例えば１０〜２０ｎｍ程度である。
【００５３】
次に、図１３に示すように、後の工程においてシリサイド膜を形成しないｎＭＩＳ領域（非シリサイド領域）および抵抗素子領域をレジストパターン（図示は省略）により覆い、レジストパターンをマスクとしたドライエッチングまたはウェットエッチングにより、レジストパターンから露出する第４絶縁膜１７、第２絶縁膜１５、および第１絶縁膜１４を順次除去する。これにより、後の工程においてシリサイド膜が形成されるｎＭＩＳのゲート電極６ｎの上面およびソース／ドレイン（第２ｎ型不純物領域１１）の上面、ならびにシリサイド膜が形成されるｐＭＩＳのゲート電極６ｐの上面およびソース／ドレイン（第２ｐ型不純物領域１３）の上面を露出させる。
【００５４】
次に、図１４に示すように、半導体基板１の主面上にニッケル（Ｎｉ）膜（図示は省略）を形成し、続いて、熱処理を行う。この熱処理によって、半導体基板１を構成する単結晶シリコンとニッケル、およびｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極６ｎ，６ｐを構成する多結晶シリコンとニッケルとを固相反応させてニッケルシリサイド（ＮｉＳｉ）を形成する。続いて、硫酸（Ｈ２ＳＯ４）と過酸化水素水（Ｈ２Ｏ２）との混合溶液を用いて未反応のニッケルを除去することにより、ｎＭＩＳのゲート電極６ｎの上面およびソース／ドレイン（第２ｎ型不純物領域１１）の上面にシリサイド膜１８を形成する。同様に、ｐＭＩＳのゲート電極６ｐの上面およびソース／ドレイン（第２ｐ型不純物領域１３）の上面にシリサイド膜１８を形成する。ニッケルシリサイドに代えて、例えばニッケルに白金（Ｐｔ）などを添加したニッケル合金シリサイド、白金シリサイド（ＰｔＳｉ）、コバルトシリサイド（ＣｏＳｉ２）などを適用することもできる。シリサイド膜を形成することにより、後の工程において形成されるプラグ等との接続抵抗を低減することができる。また、ｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極６ｎ，６ｐ自身の抵抗、およびソース／ドレイン自身の抵抗を低減することができる。
【００５５】
前述したように、第３絶縁膜１６に含まれる水素および水分の半導体基板１への拡散が第２絶縁膜１５（または第１絶縁膜１４および第２絶縁膜１５）によって阻止されて、半導体基板１に発生する結晶欠陥が低減しているので、シリサイド膜１８の異常成長を防止することができる。
【００５６】
次に、図１５に示すように、半導体基板１の主面上に第５絶縁膜１９を堆積する。第５絶縁膜１９は、例えば窒化シリコン膜である。
【００５７】
次に、図１６に示すように、第５絶縁膜１９上に層間絶縁膜２０を堆積する。層間絶縁膜２０は、例えばＴＥＯＳとオゾンとをソースガスに用いてプラズマＣＶＤ法により形成されるＴＥＯＳ膜である。続いて、層間絶縁膜２０をＣＭＰ（Chemical Vapor Deposition）法により研磨して、その表面を平坦化する。
【００５８】
次に、図１７に示すように、レジストパターンをマスクとするドライエッチングにより、シリサイド膜１８が形成されたｎＭＩＳ領域（シリサイド領域）およびｐＭＩＳ領域（シリサイド領域）では、層間絶縁膜２０および第５絶縁膜１９をエッチングして所定の箇所に接続孔（第１接続孔）２１を形成する。これにより、シリサイド膜１８が形成されたｎＭＩＳ領域（シリサイド領域）では、ｎＭＩＳのゲート電極６ｎの上面に形成されたシリサイド膜１８およびソース／ドレイン（第２ｎ型不純物領域１１）の上面に形成されたシリサイド膜１８にそれぞれ達する接続孔２１が形成される。同様に、シリサイド膜１８が形成されたｐＭＩＳ領域（シリサイド領域）では、ｐＭＩＳのゲート電極６ｐの上面に形成されたシリサイド膜１８およびソース／ドレイン（第２ｐ型不純物領域１３）の上面に形成されたシリサイド膜１８にそれぞれ達する接続孔２１が形成される。なお、シリサイド領域のゲート電極６ｎ、６ｐの上部に形成される接続孔２１は、図１７には示していない。
【００５９】
一方、シリサイド膜１８が形成されていないｎＭＩＳ領域（非シリサイド領域）および抵抗素子領域では、第５絶縁膜１９の下に第４絶縁膜１７、第２絶縁膜１５、および第１絶縁膜１４が形成されているので、上記ドライエッチングにより、層間絶縁膜２０、第５絶縁膜１９、第４絶縁膜１７、第２絶縁膜１５、および第１絶縁膜１４をエッチングして所定の箇所に接続孔（第２接続孔）２１を形成する。これにより、シリサイド膜１８が形成されていないｎＭＩＳ領域（非シリサイド領域）では、ｎＭＩＳのゲート電極６ｎおよびソース／ドレイン（第２ｎ型不純物領域１１）にそれぞれ達する接続孔２１が形成される。また、抵抗素子領域では、第２ｎ型不純物領域１１ｒに達する接続孔２１が形成される。なお、非シリサイド領域のゲート電極６ｎの上部に形成される接続孔２１は、図１７には示していない。
【００６０】
ここで、第４絶縁膜１７と第２絶縁膜１５とは互いに異なる材料により構成され、また、第２絶縁膜１５と第１絶縁膜１４とは互いに異なる材料により構成されている。第１絶縁膜１４および第４絶縁膜１７は、例えばＴＥＯＳ膜であり、第２絶縁膜１５は、例えばｐ−ＳｉＯＮ膜である。これにより、第４絶縁膜１７がドライエッチングによって加工された後、一旦、第２絶縁膜１５によってエッチング速度の変化が確認でき、さらに、第１絶縁膜１４によってエッチング速度の変化が確認できるので、接続孔２１のオーバーエッチングを防止することができる。
【００６１】
次に、図１８に示すように、接続孔２１の内部を含む半導体基板１の主面上にバリア金属膜（例えば窒化チタン（ＴｉＮ）膜）および金属膜（例えばタングステン（Ｗ）膜）を順次堆積した後、バリア金属膜および金属膜をＣＭＰ法により研磨して、接続孔２１の内部にバリア金属膜および金属膜を埋め込み、プラグ２２を形成する。バリア金属膜は金属膜が半導体基板１へ拡散するのを防ぐ機能を有する。
【００６２】
その後、半導体基板１の主面上に金属膜（例えばアルミニウム（Ａｌ）膜または銅（Ｃｕ）膜など）を堆積した後、レジストパターンをマスクとしたドライエッチングにより金属膜を加工して配線２３を形成する。
【００６３】
以上に説明した製造工程により、本実施の形態によるＣＭＩＳデバイスおよび抵抗素子が略完成する。これ以降は、通常の半導体装置の製造工程を経ることにより、さらに上層の配線を形成して、半導体装置を製造する。
【００６４】
このように、本実施の形態によれば、熱処理によって内部応力が大きく変化する第３絶縁膜１６を用いることにより、ｎＭＩＳおよびｐＭＩＳのそれぞれのチャネルに歪を生じさせて、動作特性の向上、例えばｎＭＩＳのオン電流の増加等を図ることができる。なお、ｎＭＩＳでは、主としてゲート長方向において、引張応力がチャネル領域全体に発生している。すなわち、１軸性の引張応力が発生している。また、ｐＭＩＳでは、主としてゲート長方向において、圧縮応力がチャネル領域全体に発生している。すなわち、１軸性の圧縮応力が発生している。
【００６５】
但し、第３絶縁膜１６は水素および水分を多く含み、上記熱処理によって第３絶縁膜１６に含まれる水素および水分は容易に拡散する。しかし、第３絶縁膜１６の下に形成された第２絶縁膜１５（または第１絶縁膜１４および第２絶縁膜１５）によって、水素および水分の半導体基板１への拡散は阻止されるので、半導体基板１における結晶欠陥の発生を抑制することができる。これにより、例えば結晶欠陥に起因したシリサイド膜１８の異常成長による製造歩留りの低下を防ぐことができる。また、結晶欠陥を介した接合リーク電流の増加を防ぐことができて、低消費電力化を図ることができる。
【００６６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６７】
本発明は、チャネルのひずみを利用して高速化を実現する電界効果トランジスタを有する半導体装置の製造に適用することができる。
【符号の説明】
【００６８】
１ 半導体基板
２ 素子分離
３ ｐ型ウェル
４ ｎ型ウェル
５ ゲート絶縁膜
６ｎ，６ｐ ゲート電極
７，７ｇ 第１ｎ型不純物領域
７ｒ 第１ｎ型不純物領域（抵抗用不純物領域）
８，８ｇ 第１ｐ型不純物領域
９ サイドウォール
９ａ 酸化シリコン膜
９ｂ 窒化シリコン膜
１０ レジストパターン
１１，１１ｇ 第２ｎ型不純物領域
１１ｒ 第２ｎ型不純物領域（抵抗用不純物領域）
１２ レジストパターン
１３，１３ｇ 第２ｐ型不純物領域
１４ 第１絶縁膜
１５ 第２絶縁膜
１６ 第３絶縁膜
１７ 第４絶縁膜（シリサイドプロテクション膜）
１８ シリサイド膜
１９ 第５絶縁膜
２０ 層間絶縁膜
２１ 接続孔
２２ プラグ
２３ 配線
【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）第１導電型の半導体基板の第１領域の主面にゲート絶縁膜およびゲート電極を順次形成する工程；
（ｂ）前記ゲート電極の側面にサイドウォールを形成する工程；
（ｃ）前記サイドウォールの両側の前記半導体基板に、第１導電型と異なる第２導電型の不純物をイオン注入して、不純物領域を形成する工程；
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に第１絶縁膜を形成する工程；
（ｅ）前記（ｄ）工程の後、前記第１絶縁膜上に第２絶縁膜を形成する工程；
（ｆ）前記（ｅ）工程の後、前記第２絶縁膜上に第３絶縁膜を形成する工程；
（ｇ）前記（ｆ）工程の後、熱処理を行う工程、
ここで、前記第１絶縁膜は、前記第２絶縁膜よりも被覆性のよい膜であり、かつ、前記第２絶縁膜とエッチング選択比が異なる膜であり、
前記第２絶縁膜は、前記第１絶縁膜よりも水素の拡散を阻止する機能が高い膜であり、
前記第３絶縁膜は、前記第１絶縁膜および前記第２絶縁膜よりも内部応力の変化が大きい膜である。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記第３絶縁膜は、プラズマを用いた成膜方法により形成される窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、前記第２絶縁膜は、プラズマを用いた成膜方法により形成される酸窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、前記第１絶縁膜は、ＴＥＯＳとオゾンとをソースガスに用いてＣＶＤ法により形成されるＴＥＯＳ膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、前記酸窒化シリコン膜は、モノシランと酸化窒素とを用いたプラズマＣＶＤ法により形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項３記載の半導体装置の製造方法において、前記酸窒化シリコン膜は、前記第１絶縁膜の表面を窒素プラズマまたはアンモニアプラズマにより窒化することにより形成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記第１絶縁膜の厚さは、２〜５ｎｍ、前記第２絶縁膜の厚さは、２〜５ｎｍ、前記第３絶縁膜の厚さは、２０〜５０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記（ｇ）工程の熱処理は、スパイクアニールであり、温度は１０００〜１１００℃であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
さらに、前記（ｃ）工程は、
（ｃ１）前記半導体基板の前記第１領域とは異なる第２領域に、第２導電型の不純物をイオン注入して、抵抗用不純物領域を形成する工程、
を含み、
さらに、前記（ｇ）工程の後、以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｈ）前記第１領域および前記第２領域の前記第３絶縁膜を除去する工程；
（ｉ）前記（ｈ）工程の後、前記第２絶縁膜上に第４絶縁膜を形成する工程；
（ｊ）前記（ｉ）工程の後、前記第１領域の前記第４絶縁膜、前記第２絶縁膜、および前記第１絶縁膜を除去する工程；
（ｋ）前記（ｊ）工程の後、前記第１領域の前記ゲート電極および前記不純物領域のそれぞれの上面にシリサイド膜を形成する工程；
（ｌ）前記（ｋ）工程の後、前記半導体基板の主面上に第５絶縁膜を形成する工程；
（ｍ）前記第５絶縁膜上に層間絶縁膜を形成する工程；
（ｎ）前記第１領域の前記層間絶縁膜、前記第５絶縁膜、および前記第４絶縁膜に、前記シリサイド膜に達する第１接続孔を形成し、前記第２領域の前記層間絶縁膜、前記第５絶縁膜、前記第４絶縁膜、前記第２絶縁膜、および前記第１絶縁膜に、前記抵抗用不純物領域に達する第２接続孔を形成する工程；
（ｏ）前記第１接続孔および前記第２接続孔の内部に電極を形成する工程。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記第４絶縁膜は、ＴＥＯＳとオゾンとをソースガスに用いてＣＶＤ法により形成されるＴＥＯＳ膜であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記第５絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）第１導電型の半導体基板の第１領域の主面にゲート絶縁膜およびゲート電極を順次形成する工程；
（ｂ）前記ゲート電極の側面にサイドウォールを形成する工程；
（ｃ）前記サイドウォールの両側の前記半導体基板に、第１導電型と異なる第２導電型の不純物をイオン注入して、不純物領域を形成する工程；
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に第１絶縁膜を形成する工程；
（ｅ）前記（ｄ）工程の後、前記第１絶縁膜上に第２絶縁膜を形成する工程；
（ｆ）前記（ｅ）工程の後、前記第２絶縁膜上に第３絶縁膜を形成する工程；
（ｇ）前記（ｆ）工程の後、熱処理を行う工程、
ここで、前記第１絶縁膜は、前記第２絶縁膜よりも被覆性のよい膜であり、かつ、前記第２絶縁膜とエッチング選択比が異なる膜であり、
前記第２絶縁膜は、前記第１絶縁膜よりも水素の拡散を阻止する機能が高い膜であり、
前記第３絶縁膜は、前記第１絶縁膜および前記第２絶縁膜よりも内部応力の変化が大きい膜である。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記第３絶縁膜は、プラズマを用いた成膜方法により形成される窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、前記第２絶縁膜は、プラズマを用いた成膜方法により形成される酸窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、前記第１絶縁膜は、ＴＥＯＳとオゾンとをソースガスに用いてＣＶＤ法により形成されるＴＥＯＳ膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、前記酸窒化シリコン膜は、モノシランと酸化窒素とを用いたプラズマＣＶＤ法により形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項３記載の半導体装置の製造方法において、前記酸窒化シリコン膜は、前記第１絶縁膜の表面を窒素プラズマまたはアンモニアプラズマにより窒化することにより形成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記第１絶縁膜の厚さは、２〜５ｎｍ、前記第２絶縁膜の厚さは、２〜５ｎｍ、前記第３絶縁膜の厚さは、２０〜５０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記（ｇ）工程の熱処理は、スパイクアニールであり、温度は１０００〜１１００℃であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
さらに、前記（ｃ）工程は、
（ｃ１）前記半導体基板の前記第１領域とは異なる第２領域に、第２導電型の不純物をイオン注入して、抵抗用不純物領域を形成する工程、
を含み、
さらに、前記（ｇ）工程の後、以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｈ）前記第１領域および前記第２領域の前記第３絶縁膜を除去する工程；
（ｉ）前記（ｈ）工程の後、前記第２絶縁膜上に第４絶縁膜を形成する工程；
（ｊ）前記（ｉ）工程の後、前記第１領域の前記第４絶縁膜、前記第２絶縁膜、および前記第１絶縁膜を除去する工程；
（ｋ）前記（ｊ）工程の後、前記第１領域の前記ゲート電極および前記不純物領域のそれぞれの上面にシリサイド膜を形成する工程；
（ｌ）前記（ｋ）工程の後、前記半導体基板の主面上に第５絶縁膜を形成する工程；
（ｍ）前記第５絶縁膜上に層間絶縁膜を形成する工程；
（ｎ）前記第１領域の前記層間絶縁膜、前記第５絶縁膜、および前記第４絶縁膜に、前記シリサイド膜に達する第１接続孔を形成し、前記第２領域の前記層間絶縁膜、前記第５絶縁膜、前記第４絶縁膜、前記第２絶縁膜、および前記第１絶縁膜に、前記抵抗用不純物領域に達する第２接続孔を形成する工程；
（ｏ）前記第１接続孔および前記第２接続孔の内部に電極を形成する工程。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記第４絶縁膜は、ＴＥＯＳとオゾンとをソースガスに用いてＣＶＤ法により形成されるＴＥＯＳ膜であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記第５絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−１０５７６５（Ｐ２０１３−１０５７６５Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２４６３４４（Ｐ２０１１−２４６３４４）
【出願日】平成２３年１１月１０日（２０１１．１１．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１０日（２０１１．１１．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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