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半導体装置の製造方法
説明

半導体装置の製造方法

【課題】キャパシタとコンタクトパッド間のコンタクト抵抗の上昇を防ぎ、書き込み・読み出し不良を低減する、装置特性が優れた半導体装置を提供する。
【解決手段】タングステン膜8bを形成する工程と、タングステン膜8b上に窒化チタン膜からなる下部電極13を形成する工程と、酸化雰囲気下で窒化チタン膜に熱処理を行うことにより窒化チタン膜を酸化する工程と、下部電極13上に容量絶縁膜14を形成する工程と、容量絶縁膜14上に上部電極15を形成する工程と、を有する半導体装置の製造方法。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
パソコンのメインメモリとして従来から、DRAM(Dynamic Random Access Memory)が使用されている。DRAMは、基本セル構造として1Tr.1キャパシタ構造を採用し、キャパシタ側にはキャパシタ−コンタクトパッド−容量コンタクトプラグ−拡散層−メモリセルトランジスタという構造を有する。この構造では、キャパシタ中での電荷の有無により情報を記憶する。
【0003】
このDRAMの安定動作および信頼性の確保のためには、一定以上のキャパシタ容量が必要である。しかし、半導体素子の微細化が進むにつれて、1ビットに相当する面積は小さくなり、キャパシタを配置する面積も小さくなっている。このため、メモリセルトランジスタのゲート長も短く、それらをつなぐコンタクトパッドや容量コンタクトプラグも小さくなっている。
【0004】
そこで、高いキャパシタ容量を確保するために、電極の表面積を増やす方法や、低EOT(等価酸化膜厚)膜の開発が進められている。電極の表面積を増やす方法として、特許文献1及び2(特開平07−7084号公報、特開2003−142605号公報)に開示されているように、高アスペクト比のクラウン構造のキャパシタの研究が進んでいる。また、低EOT膜として、IV族やV族の元素の酸化膜やそれらの酸化膜を積層した膜の開発も進んでいる。特に、低EOT膜としてまず、酸化ジルコニウムの結晶膜(ZrO2)を成膜後、薄膜のアルミナ(Al23)と酸化ジルコニウム(ZrO2)を数層ずつ積層するアモルファス膜の積層膜はEOT=0.8nmを達成することができ、注目を集めている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平07−7084号公報
【特許文献2】特開2003−142605号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
キャパシタの下部電極は、コンタクトパッドの下にある容量コンタクトプラグを介してメモリセルトランジスタのソース又はドレイン領域に接続されている。この下部電極には窒化チタンを用い、窒化チタンとのコンタクト抵抗を低くするためコンタクトパッドにはタングステンを用いている。
【0007】
上記の様なタングステン膜上に窒化チタンからなる下部電極を使用したキャパシタには、2つの問題点が発生していた。
【0008】
1つ目の問題点は、この半導体記憶装置では、容量絶縁膜として酸化膜を使用すると、図22Aに示すように、容量絶縁膜(酸化膜)14の成膜時に酸素原子が窒化チタン膜(下部電極)13aの結晶粒界を通ってタングステン膜21にまで拡散する。これにより、タングステン膜21の表面が酸化し、コンタクト抵抗が高くなる箇所が発生する。
【0009】
2つ目の問題点は、図22Bに示すように、窒化チタン膜13aとタングステン膜21の膨張係数の違いにより、容量絶縁膜14の成膜以降の工程において加わる熱のため、窒化チタン膜13aがタングステン膜21から剥離して、窒化チタン膜13aとタングステン膜21間のコンタクト抵抗が高くなる。2つ目の問題点である剥離の発生は、1つ目の問題点であるタングステン膜21表面の酸化により加速される。
【0010】
コンタクト抵抗が増加すると、キャパシタへのリード・ライト時の時間が長くなり、書き込み・読み出し不良の原因となる。この結果、装置特性を低下させて、歩留まりが低下することとなる。
【課題を解決するための手段】
【0011】
一実施形態は、
タングステン膜を形成する工程と、
前記タングステン膜上に、窒化チタン膜からなる下部電極を形成する工程と、
酸化雰囲気下で前記窒化チタン膜に熱処理を行うことにより、前記窒化チタン膜を酸化する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【0012】
キャパシタの下部電極とタングステン膜間のコンタクト抵抗の上昇を防ぎ、書き込み・読み出し不良を低減する。この結果、装置特性が優れた半導体装置を提供する。また、歩留まりを向上させることができる。
【図面の簡単な説明】
【0013】
【図1】第1実施例の半導体装置の製造方法を表す平面図である。
【図2】第1実施例の半導体装置の製造方法を表す断面図である。
【図3】第1実施例の半導体装置の製造方法を表す断面図である。
【図4】第1実施例の半導体装置の製造方法を表す断面図である。
【図5】第1実施例の半導体装置の製造方法を表す断面図である。
【図6】第1実施例の半導体装置の製造方法を表す断面図である。
【図7】第1実施例の半導体装置の製造方法を表す断面図である。
【図8】第1実施例の半導体装置の製造方法を表す断面図である。
【図9】第1実施例の半導体装置の製造方法を表す断面図である。
【図10】第1実施例の半導体装置の製造方法を表す断面図である。
【図11】第1実施例の半導体装置の製造方法を表す断面図である。
【図12】第1実施例の半導体装置の製造方法を表す断面図である。
【図13】第1実施例の半導体装置の製造方法を表す断面図である。
【図14】第1実施例の半導体装置の製造方法を表す断面図である。
【図15】第1実施例の半導体装置の製造方法を表す断面図である。
【図16】第1実施例の半導体装置の製造方法を表す断面図である。
【図17】第1実施例の半導体装置の製造方法を表す断面図である。
【図18】第1実施例の半導体装置の製造方法を表す断面図である。
【図19】第1実施例の半導体装置の製造方法を表す断面図である。
【図20】第1実施例の半導体装置の製造方法を表す断面図である。
【図21】第1実施例の半導体装置の製造方法を表す断面図である。
【図22】従来の半導体装置の問題点を説明する断面図である。
【図23】第1実施例の半導体装置の製造方法を表す平面図である。
【発明を実施するための形態】
【0014】
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【0015】
(第1実施例)
本実施例は、DRAM(Dynamic Random Access Memory)を有する半導体装置の製造方法に関するものであり、図1〜21及び23を参照して説明する。なお、図1及び23は主要な構造を模式的に表す平面図であり、一部の構造は省略している。また、図2〜21において、A図は図1及び23のA−A’断面、B図は図1のB−B’断面に対応する図面である。
【0016】
まず、図2に示すように、半導体基板50の周辺回路領域X及びメモリセル領域Yにそれぞれ、STI(Shallow Trench Isolation)法により、深さ250nmの素子分離領域2を形成し、メモリセル領域X及び周辺回路領域Yにそれぞれ、素子分離領域2で区画された活性領域32、32’を設ける。活性領域32、32’に設けるトランジスタの性能調整用に、p型不純物となるボロン(B)やn型不純物となるリン(P)や砒素(As)を、活性領域32、32’内に必要な濃度、必要な深さに注入する。
【0017】
なお、活性領域32、32’ごとに不純物の注入領域を切り替える場合、注入領域の切り替えは、目的の不純物を注入したい活性領域上に開口を有するフォトレジスト(図示していない)のパターンを設ける工程と、目的の不純物を注入する工程と、フォトレジストのパターンを除去する工程を繰り返すことにより行う。不純物の注入後は、N2雰囲気中で1000℃、10sのアニールを行い、不純物を活性化させる。
【0018】
図3に示すように、活性領域32、32’内への不純物の注入を終えた後、熱酸化により、半導体基板50の表面にシリコン酸化膜を形成する。その後、ゲート電極からのボロン(B)漏れを防ぐために、シリコン酸化膜中に窒素をドーピングする処理を行いシリコン酸窒化膜24とする。この際、周辺回路領域Xのシリコン酸窒化膜24は、後の工程で周辺回路領域Xのゲート酸化膜となる。半導体基板50の全面に、CVD(Chemical Vapor Deposition)法によってポリシリコン膜29を成膜する。ポリシリコン膜29は、不純物を導入しないノンドープ状態で20nm程度、成膜する。
【0019】
図4に示すように、ポリシリコン膜29の成膜後、周辺回路領域Xを覆うフォトレジスト(図示していない)を形成し、メモリセル領域Yの活性領域32にp型不純物となるボロン(B)やインジウム(In)イオン注入する。この際、活性領域32内の不純物濃度は低濃度とし、1×1018atoms/cm3を超えないようにする。さらに、メモリセル領域Yの活性領域32表面にソース及びドレイン領域4を形成する。ソース及びドレイン領域4は、活性領域32内に不純物としてリン(P)や砒素(As)を注入することにより、不純物濃度が1×1018atoms/cm3となるように形成する。ソース及びドレイン領域4は、後の工程で埋め込みゲート型MOSトランジスタのソース及びドレイン領域となり、それぞれ容量コンタクトプラグ34及びビット線25が接続される。
【0020】
活性領域32内への不純物の注入後、上記フォトレジストをマスクとしてドライエッチング技術を用いることにより、メモリセル領域Yのポリシリコン膜29を除去する。その後、N2雰囲気中で1000℃、10sのアニールを行い、不純物を活性化させる。さらに、CVD法を用いて、ハードマスク41を60nm程度形成する。ハードマスク41としては例えば、シリコン窒化膜を挙げることができる。次に、リソグラフィー技術を使用することにより、周辺回路領域Xの全体を覆うと共に、メモリセル領域Y上にライン/スペースパターンを有するフォトレジストパターン(図示していない)を形成する。フォトレジストは、活性領域32の長手方向を横切るラインパターンで構成される。本実施例では、フォトレジストのスペースの幅を50nmとする。
【0021】
メモリセル領域Yにおいて、ドライエッチング法によりフォトレジストパターンをハードマスクに転写してハードマスクパターン41を形成した後、このハードマスクパターン41を用いて、複数の素子分離領域2および複数の活性領域32を跨いで連通するトレンチ40を形成する。トレンチ40は幅50nm、深さ150nmとなるように形成する。この際、フォトレジストも除去される。本実施例ではトレンチ40の幅が25〜60nmとなるように形成することが好ましい。25nmより小さくなると、後の工程でトレンチ40内にタングステンを形成する空間を確保できなくなり、60nmより大きくなると半導体装置としての特性が、トレンチ40内に埋め込まれたタングステンの抵抗に依存しなくなるからである。また、トレンチ40の深さが100〜200nmとなるように形成することが好ましい。100nmより小さくなると、後の工程でタングステンの上に形成するキャップ絶縁膜23の形成空間が確保できなくなり、200nmより大きくなると素子分離領域2の深さと同等になって素子分離特性が悪化するからである。
【0022】
図5に示すように、トレンチ40の内面として露出した半導体基板50の表面を熱酸化することにより、トレンチ40の内面にシリコン酸化膜からなる厚さ5nm程度のセルゲート酸化膜45aを形成する。その後、CVD法により半導体基板50の全面に、厚さ5nmの窒化チタン膜からなるバリア膜45bを形成する。続いて、SFD(Sequential Flow Deposition)法により半導体基板50の全面に、トレンチ40が完全に埋設できる膜厚でタングステン膜45cを形成する。SFD法では、最初の核形成工程において、原料ガスと還元ガスを交互に供給する工程からなるサイクルを1回以上、行うALD法により結晶核を形成する。この後、連続して行なう膜形成工程において、原料ガスと還元ガスを同時に供給するCVD法により、結晶核を種にして結晶成長を行わせタングステン膜45cを形成する。具体的には、下記工程(1)〜(4)が核形成工程、下記工程(5)が膜形成工程に相当する。タングステン膜45cの所望の膜厚に応じて、SFD法のサイクル数およびその他の条件を決定する。
【0023】
(1)フッ化タングステン(WF6)ガスを供給することにより、バリア膜45bの表面にタングステン原料を吸着させる工程、
(2)フッ化タングステン(WF6)ガスをパージする工程、
(3)モノシラン(SiH4)ガスを供給することにより、バリア膜45bの表面に吸着しているタングステン原料を還元してタングステンの結晶核を形成する工程、
(4)モノシラン(SiH4)ガスをパージする工程、
(5)フッ化タングステン(WF6)ガス及び水素ガスを同時に供給することにより、タングステン膜45cを成膜する工程。
【0024】
本実施例では、上記工程(1)〜(4)のサイクルを5サイクル、行ってタングステン核を形成した後、工程(5)でタングステン膜45cの形成を行い、合計で60nmのタングステン膜45cを成膜した。SFD法はステップカバレッジに優れるため、トレンチ40のような高アスペクト(深さ/幅)比のトレンチ内を完全にタングステン膜45cで埋め込むことができる。好ましくは、SFD法により、アスペクト比が10以下のトレンチ40内にタングステン膜45cを形成するのが良い。本実施例ではトレンチ40の幅が50nmで深さを150nmとしている。タングステン膜45cの形成前に厚さ5nmのゲート酸化膜45aと厚さ5nmのバリア膜45bを形成しているので、残された空間の幅は約30nmで深さが約140nmとなる。したがって、アスペクト比は約4.7となる。
【0025】
次に、タングステン膜45c及びバリア膜45bのエッチバックを行う。このエッチバックは、塩素含有プラズマを用いたドライエッチング法により行う。このエッチバックでは、エッチバックされたバリア膜45bおよびタングステン膜45cの上面が半導体基板50の上面よりも60nm下がった位置となるように形成する。これにより、トレンチ40内にはセルゲート酸化膜45aが残留すると共に、埋め込まれたタングステン膜45c及びバリア膜45bも残留し、埋め込みゲート電極20を形成する。埋め込みゲート電極20はDRAMにおいてはワード配線を構成している。この場合、ワード配線20は、トレンチ40の内面に沿ってセルゲート酸化膜45aを介して形成されるバリア膜45bと、バリア膜45bの内部に埋め込まれるタングステン膜45cで構成される。また、ワード配線20は、タングステン膜45cの上面およびバリア膜45bの二つの上面に接するキャップ絶縁膜23(次工程で形成される)を有する構成となる。
【0026】
CVD法により、ハードマスク40上の全面にワード配線20の酸化防止を目的としたシリコン窒化膜21aを10nm程度形成する。この後、半導体基板50上の全面に、ボロンとリンを多く含み、高温でリフローするシリコン酸化膜であるBPSG(Boron Phosphorus Silicon Glass)膜21bを500nm程度、成膜する。さらに、N2雰囲気中で800℃、10分の熱処理を行い、ワード配線20の上面を埋める。上記シリコン窒化膜21aをストッパに用いたCMP(Chemical Mechanical Polishing)法を行い、BPSG膜21bの表面を平坦化した後、ドライエッチング技術とウェットエッチング技術を組み合わせて、上記シリコン窒化膜21aとハードマスク41を除去する。より具体的に説明すると、半導体基板50の表面にはハードマスク41と上記シリコン窒化膜21aが合計で70nm程度、存在する。このため、まず、ドライエッチング技術を用いて、シリコン窒化膜21a及び41を半分程度の膜厚までエッチバックする。それから、熱リン酸を用いたウェットエッチング技術により、半導体基板50の表面上のシリコン窒化膜21a及び41を時間調整しつつ、除去する。これにより、図5に示されるシリコン窒化膜21aとBPSG膜21bの積層膜であるキャップ絶縁膜23を形成する。
【0027】
以上により、メモリセル領域Yにおいて、一つの活性領域32内に埋め込み型のゲート電極20を有するMOSトランジスタTrを完成させる。MOSトランジスタTrは、セルゲート酸化膜45a、窒化チタン膜45b及びタングステン膜45cからなる埋め込みゲート電極20、ソース及びドレイン4a(第2の不純物拡散層)及び4b(第1の不純物拡散層)で構成される。なお、本実施例中では、1つの活性領域に2つのMOSトランジスタTrが形成され、2つのトランジスタTrの間でソース領域4bが共有化されている。なお、バイアス印加状態が逆転すればソース領域とドレイン領域は入れ替わることとなる。
【0028】
図6に示すように、CVD法により、半導体基板50上の全面にシリコン酸化膜31を30nm程度、形成する。
【0029】
図7に示すように、メモリセル領域Yの全体を覆い、周辺回路領域Xを開孔するフォトレジスト(図示していない)を形成する。その後、フォトレジストをマスクとして用いたドライエッチング技術により、周辺回路領域Xのシリコン酸化膜31を除去する。この後、フォトレジストを除去する。
【0030】
次いで、周辺回路領域Xの全体を覆うと共に、メモリセル領域Y上にパターンを有するフォトレジスト(図示していない)を形成する。このパターンはソース領域(第1の不純物拡散層)4bを露出させるように、複数の活性領域32を跨ぐ直線パターンで形成される。フォトレジストをマスクに用いたエッチングにより、シリコン酸化膜31の一部を除去して、半導体基板50の表面を露出させる。この後、フォトレジストを除去する。半導体基板50の表面を露出させたこの孔をビットコンタクト孔19と呼ぶ。
【0031】
図8に示すように、半導体基板50の全面に順にCVD法により、厚さ50nmのノンドープのポリシリコン膜43を成膜する。この際、周辺回路領域Xでは予めノンドープのポリシリコン膜29が形成されているため、ポリシリコン膜43と合計して、メモリセル領域Yよりも厚い膜厚のポリシリコン膜29、43が形成される。次に、CMP処理等により、ポリシリコン膜43の平坦化を行う。リソグラフィー技術を使用して、周辺回路領域Xにおいて、PチャネルMOSトランジスタ及びNチャネルMOSトランジスタのゲート電極の一部となるポリシリコン膜29、43中にそれぞれ、リン(P)及びボロン(B)等の不純物を注入する。この時、同時にメモリセル領域Yにおいてビット線の一部となるポリシリコン膜43中にも不純物を注入する。不純物の注入後、N2雰囲気中で活性化アニールを行った後、合計厚さ40nmのタングステン積層膜33を成膜する。タングステン積層膜33は、タングステンシリサイド(WSi)、窒化タングステン膜(WN)、タングステン(W)を順次、積層することにより形成する。
【0032】
さらに、厚さ160nmのシリコン窒化膜27(以下、膜43、33、27を積層したものを「積層体」と記載する場合がある)を形成する。なお、ポリシリコン膜43とタングステン膜の間のバリア膜として、窒化タングステン膜の代わりに窒化チタン膜を形成しても良い。
【0033】
図9に示すように、ポリシリコン膜29及び積層体に対してリソグラフィ技術を利用したエッチングを行うことにより、メモリセル領域Yに積層体からなるビット線25を形成する。この時、同時に周辺回路領域Xでは、ポリシリコン膜29及び積層体からなるプレナー型のMOSトランジスタ用のゲート電極26が形成される。また、この時、ソース領域4bに接続されるビットコンタクトプラグ19'も同時に形成される。本実施例では、ビット線25の、埋め込みゲート電極延在方向の幅は50nmとしている。
【0034】
全面にシリコン窒化膜を形成した後、ドライエッチング法によりエッチバックする。これにより、ビット線25およびゲート電極26の側壁にサイドウォール44を形成する。メモリセル領域Yをフォトレジスト(図示していない)で覆った状態で、周辺回路領域Xにリンやヒ素などのn型不純物のイオン注入を行うことにより、ゲート電極26の両側に位置する半導体基板の領域にソース及びドレイン領域28を形成する。これにより、プレナー型のMOSトランジスタを完成させる。この後、メモリセル領域Y上に形成したフォトレジストを除去する。
【0035】
図10に示すように、半導体基板50の全面に厚さ400nmの第1の層間絶縁膜5を形成する。その後、シリコン窒化膜27をストッパに用いたCMP法により第1の層間絶縁膜5の表面を平坦化する。リソグラフィー技術とドライエッチング技術を利用して、メモリセル領域Yの第1の層間絶縁膜5とシリコン酸窒化膜24を貫通してドレイン領域4aへ達する容量コンタクトホール37aを形成する。容量コンタクトホール37aの形成後、フォトレジストを除去する。容量コンタクトホール37aの直径は50nmとする。
【0036】
半導体基板50上の全面にCVD法により、容量コンタクトホール37aが完全に埋設されるように、1×1020atoms/cm3のリンを含有するシリコン膜36を形成する。次に、ドライエッチング法により、シリコン膜36をエッチバックして、容量コンタクトホール37a内の底から80nm程度、残留させる。なお、ノンドープのシリコン膜で形成した後に、イオン注入法によりシリコン膜中に不純物を導入しても良い。また、選択エピタキシャル成長法により形成することもできる。
【0037】
次に、リソグラフィー技術とドライエッチング技術を利用して、周辺回路領域Xに第1の層間絶縁膜5とゲート絶縁膜24を貫通してソース及びドレイン領域28へ達する周辺コンタクトホール37bを形成する。容量コンタクトホール37aと周辺コンタクトホール37bの形成後、全面にバリア膜としてチタン膜(Ti)と窒化チタン膜(TiN)を順次、成膜後、CVD法によりタングステン膜(W)を成膜する。なお、図10以降の図面では、チタン膜(Ti)、窒化チタン膜(TiN)及びタングステン膜(W)の境界を示さず、これらの膜をまとめてタングステン積層膜38として示す。タングステン積層膜38を成膜後、CMP法を用いて、第1の層間絶縁膜5の表面上のタングステン積層膜38を除去した後、第1の層間絶縁膜5とシリコン窒化膜27の一部を研削する。この研磨では、シリコン窒化膜27は50nm程度、残る条件に設定する。これにより、タングステン積層膜の埋め込まれた周辺コンタクトプラグ7と、シリコン膜とタングステン積層膜の埋め込まれた容量コンタクトプラグ34を形成する。
【0038】
図11に示すように、スパッタ法により、第1の層間絶縁膜5上にタングステン膜を形成した後、周辺回路領域Xの配線形成部分及びメモリセル領域Yのコンタクトパッド形成部分にフォトレジスト(図示していない)を形成する。フォトレジストをマスクに用いてタングステン膜のエッチングを行うことにより、メモリセル領域Yのドレイン領域4aに接続されたコンタクトプラグ34上にコンタクトパッド8b、周辺回路領域Xのソース及びドレイン領域28に接続されたコンタクトプラグ7上に配線層8aを形成する。このようにコンタクトパッド8bを形成することにより、シリコン膜上に下部電極を形成する場合と比べて、その上に形成する下部電極とのコンタクト抵抗を低減することができる。次に、第1の層間絶縁膜5上、配線層8aおよびコンタクトパッド8b上の全面に、ALD法を用いてシリコン窒化膜9を形成する。なお、装置の構成によってはコンタクトパッド8bを設けず、直接、容量コンタクトプラグ34上部のタングステン膜、または、タングステン膜からなるコンタクトプラグ34を形成し、タングステン膜上に直接、下部電極(後の工程で形成する)を形成しても良い。
【0039】
図12に示すように、シリコン窒化膜9上に、BPSG膜10aと、TEOS(Tetra Ethyl Ortho Silicate)を原料ガスに用いたプラズマCVD法によりシリコン酸化膜10bを順次、形成する。BPSG膜10aとシリコン膜酸化10bを成膜した後、CMP法によりこれらの膜10a及び10bの平坦化を行う。次に、ALD法により、シリコン酸化膜10b上にシリコン窒化膜11を形成する。シリコン窒化膜11は、後の工程で形成するキャパシタの下部電極の倒壊を防ぐサポート膜として機能する。
【0040】
図13に示すように、メモリセル領域Yにキャパシタ用の開口、周辺回路領域Xとメモリセル領域Yの境界にガードリング用の開口を有するフォトレジスト(図示していない)を形成する。フォトレジストをマスクに用いて絶縁膜11、10b、10a及び9をドライエッチングする。これにより、メモリセル領域Yにはキャパシタホール12aが形成され、その底面にコンタクトパッド8bが露出する。周辺回路領域Xとメモリセル領域Yの境界にはガードリング用トレンチ12bが形成される。キャパシタホール12aは断面が略円形となる円筒状であり、ガードリング用トレンチ12bはメモリセル領域Yを四角状に囲むように形成される。この際、キャパシタホール12aは、高アスペクト比であるため、深さ方向の中央部で断面径が大きく、頂部と底部で断面径が小さくなるボーイング形状となる。
【0041】
図14に示すように、ドライエッチ後の洗浄を兼ねてBPSG膜10aとシリコン酸化膜10bのウェットエッチングを行う。これにより、キャパシタホール12aにおいて、深さ方向の中央部と、頂部及び底部との断面径の差を小さくして、ボーイング形状をストレート形状に近づける。このようにキャパシタホール12aをストレート形状に近づけることで、後の工程で形成するキャパシタの容量Csを増大させることができる。すなわち、層間絶縁膜10aはBPSG膜、層間絶縁膜10bはTEOS膜としたため、層間絶縁膜10aは10bに対して、図14の工程でのエッチングレートが大きくなるように成膜することが出来る。これにより、キャパシタホール12aをボーイング形状からストレート形状に近づけることが可能となる。ウェットエッチングの薬液としては、希釈フッ酸(HF)やアンモニア水(NH4OH)を使用する。
【0042】
図15に示すように全面に、CVD法によりチタン膜を成膜する。直後にアンモニア(NH3)ガスを用いたプラズマ窒化を行い、チタン膜を窒化チタン膜へ変換する。更に、その上にSFD(Sequentianl Flow Deposition)法により、窒化チタン膜を形成する。このSFD法では、TiCl4ガスと、アンモニア(NH3)ガスを交互に供給することにより、原料層の堆積と窒化を行う。これにより合計で窒化チタン13を15nm程度、成膜する。上記のSFD法は、CVD法よりも段差被覆性(カバレッジ)に優れるため、キャパシタホール12aのような高アスペクト比のホールであっても、その内壁上にまで窒化チタン膜13を形成することができる。
【0043】
なお、微細化とコンテクト抵抗の低減を両立させる観点から、下部電極13(窒化チタン膜)とコンタクトパッド8b(タングステン膜)の接触面積≦{(下部電極13の膜厚)×3}2であることが好ましい。また、下記表1に、各プロセスで使用する下部電極13(窒化チタン膜)の寸法を示す。
【0044】
【表1】

【0045】
表1に示すように、微細化が進展して各部の寸法が小さくなると、タングステン膜のコンタクトパッド8b又はコンタクトプラグと下部電極13の接触面積が小さくなり、コンタクト抵抗の増大が顕著となる。しかし、本実施例では、このように微細化が進展した場合であっても、後述するように、酸化雰囲気下での熱処理により下部電極13上に、後述する酸化チタン膜35を形成し、この酸化チタン膜35は容量絶縁膜14形成時の酸素のバリアとして機能する。このため、容量絶縁膜14からの酸素の拡散によりタングステン膜8bに悪影響を及ぼして、タングステン膜8bと下部電極13間のコンタクト抵抗が増加することを防止できる。この結果、装置特性が優れた半導体装置を提供することができる。また、歩留まりを向上させることができる。表1に示すように、本実施例では、下部電極13の径が60nm以下、下部電極13の高さが1.6μm以下、下部電極13の膜厚が15nm以下の場合に、コンタクト抵抗の増加を防止する効果が特に顕著に表れる。
【0046】
図16に示すように、プラズマCVD法により、全面に200nmのシリコン窒化膜42を形成する。シリコン窒化膜42はカバレッジが悪い条件で成膜されるため、キャパシタホール12a、12bの中にまでは入り込まない。シリコン窒化膜42は、後の工程でサポート膜11内に開口を形成するためのフォトレジストを形成する際、フォトレジストがキャパシタホール12a内に入るのを防ぐ目的で形成する。
【0047】
図17に示すように、シリコン窒化膜42上にフォトレジスト(図示していない)を成膜し、リソグラフィー技術により、フォトレジストのパターニングを行う。フォトレジストをマスクに用いてシリコン窒化膜42、サポート膜11および窒化チタン膜13のドライエッチングを行い、サポート膜11内に層間絶縁膜10a及び10bのウェットエッチング用の開口30を形成する。図1は開口30の形成後の状態を模式的に表す平面図であり、開口30は複数のキャパシタホール12a上に設けられる。
【0048】
フォトレジストを除去した後、エッチバックによりシリコン窒化膜42を除去する。続いて、異方性のエッチバックにより、サポート膜11上の窒化チタン膜13を除去して、キャパシタホール12aの内壁上に下部電極13を形成する。
【0049】
図18に示すように、フッ化酸(HF)を用いたウェットエッチングにより、メモリセル領域Y内の層間絶縁膜10a及び10bを除去する。この際、周辺回路領域Xはメモリセル領域Yとガードリング用のトレンチ12bによって分断されているため、ウェットエッチング時に、HF水溶液は周辺回路領域Xには侵入せず、周辺回路領域X内の層間絶縁膜10a及び10bは除去されない。
【0050】
図19に示すように、オゾン(O3)の雰囲気下、220℃で窒化チタン膜に対して熱処理を30分程度行うことにより、窒化チタン膜上に1nmの薄い酸化チタン(TiO2)膜35を形成する。なお、酸化チタン(TiO2)膜35の膜厚は0.5〜1.5nmとすることが好ましい。
【0051】
図20に示すように全面に、220℃の温度に設定したALD法により、膜厚が5.2nmで非晶質の酸化ジルコニウム(ZrO2)膜を形成する。このALD法では、原料ガスとしてZr[N(C25)(CH3)]4(TEMAZ;テトラキス・エチルメチル・ジルコニウム)ガス、酸化ガスとして酸素(O2)ガス又はオゾン(O3)ガスを交互に供給することにより、原料層の堆積と酸化を行う。原料ガスとしてはTEMAZ以外にも、Zr(O−tBu)4、Zr[N(CH324、Zr[N(C2524、Zr(TMHD)4、Zr(OiC373(TMTD)及びZr(OtBu)4からなる群の中から選択されるいずれか1つを含むものを使用することができる。
【0052】
次に、220℃の温度に設定したALD法により、全面に膜厚が0.5nmで1原子層の酸化アルミニウム(Al23)膜を形成する。このALD法では、原料ガスとしてトリメチル・アルミニウム(TMA)ガス、酸化ガスとして酸素(O2)ガス又はオゾン(O3)ガスを交互に供給することにより、原料層の堆積と酸化を行う。
【0053】
続いて、220℃の温度に設定したALD法により、膜厚が1.5nmで非晶質の酸化ジルコニウム膜と酸化アルミニウムの積層膜(LAZO膜)を形成する。このLAZO膜は、前記の酸化ジルコニウム(ZrO2)膜及び酸化アルミニウム(Al23)膜と同様の原料ガス、酸化ガス及び成膜方法を用いて、酸化ジルコニウム(ZrO2)膜を数層、成膜し、続いて酸化アルミニウム(Al23)膜を数層成膜という工程を数回、繰り返すことにより成膜する。なお、図20以降の図面では、最初に形成した酸化ジルコニウム膜及び酸化アルミニウム膜と、LAZO膜をまとめて符号14で示す。
【0054】
この後、従来の製造方法を用いて、窒化チタン膜と、ボロン(B)をドープしたSiGe膜を成膜し、更にこの上にタングステン膜を成膜する。以降では、これらの膜を合わせて、上部電極15と表記する。上部電極の形成工程を具体的に説明すると、まず、SFD法により全面に窒化チタン膜を10nm、形成する。その後、CVD法により、ボロン(B)をドープしたSiGe膜を150nm、タングステン膜を100nm、成膜する。なお、このSiGe膜の成膜時の熱処理により、最初に形成した膜厚が5.2nmで非晶質の酸化ジルコニウム(ZrO2)膜は結晶質となるが、LAZO膜中の非晶質の酸化ジルコニウム膜はこの熱処理によっても非晶質のままとなる。SiGe膜成膜時の熱処理により、酸化ジルコニウム(ZrO2)膜を結晶質に変換するためには、酸化ジルコニウム(ZrO2)膜の膜厚を4〜5nmとすることが好ましい。また、上記の熱処理時に酸化ジルコニウム(ZrO2)膜を非晶質のままとするためには、酸化ジルコニウム(ZrO2)膜の膜厚を0.3〜0.5nmとすることが好ましい。
【0055】
上部電極15の成膜後、フォトレジスト(図示していない)を容量プレートの形状にパターニングした後、フォトレジストをマスクに用いて上部電極15、容量絶縁膜14及びサポート膜11のドライエッチングを行うことにより、メモリセル領域Yにのみこれらの膜を残存させる。これにより、下部電極13の内壁面及び外壁側面上に容量絶縁膜14が形成され、容量絶縁膜14上に上部電極15が形成されたクラウン構造のキャパシタが完成する。このような構造のキャパシタとすることで、電極13、15と容量絶縁膜14の接触面積を増大させてキャパシタ容量Csを大きくすることができる。最後に、フォトレジストを除去する。
【0056】
本実施例では、容量絶縁膜14として、結晶質の酸化ジルコニウム膜/酸化アルミニウム膜/非晶質の酸化ジルコニウム膜と酸化アルミニウムの積層膜(LAZO膜)、を使用する。結晶質の酸化ジルコニウム膜、及びLAZO膜の比有誘電率は、それぞれ45及び25程度である。このため、比誘電率の大きい結晶質の酸化ジルコニウム膜を用いることで容量絶縁膜14全体のEOTを0.8nm以下と小さくして、キャパシタ容量を大きくすることができる。
【0057】
また、図19の工程では酸化雰囲気下での熱処理により、窒化チタン膜からなる下部電極13上に酸化チタン膜35を形成する。この酸化チタン膜35は酸素原子のバリアとして機能するため、図20の工程で酸化ジルコニウム膜を形成した場合であっても、酸化ジルコニウム膜中の酸素が窒化チタン膜13中を拡散して、その下に位置するタングステン膜のコンタクトパッド8bにまで到達することを防止できる。この結果、タングステン膜8bの表面が酸化して、コンタクト抵抗が高くなることを防止できる。
【0058】
さらに、容量絶縁膜14成膜後の熱処理時に、下部電極13である窒化チタン膜とコンタクトパッド8bであるタングステン膜の膨張係数の違いにより、窒化チタン膜13のタングステン膜8bからの剥離が顕著となることも防止できる。すなわち、このような剥離はタングステン膜8bの表面が酸化された場合に顕著となるが、本実施例では上記のようにタングステン膜8b表面の酸化が防止されるため、剥離が促進されることを防止できる。
【0059】
結果的に、コンタクトパッド8bと下部電極13間のコンタクト抵抗が増大することを防止できる。そして、コンタクト抵抗増大による書き込み・読み出し不良が防止され、装置特性が優れた半導体装置を提供することができる。本実施例では、不良品の発生率を従来よりも1/3にまで減らすことができ、歩留まりを向上させることができる。
【0060】
図21及び23に示すように、CVD法により、層間絶縁膜10b上の全面にシリコン酸化膜10cを形成する。なお、図21は図23のA−A’断面及びB−B’断面を表す。図23中ではメモリセル領域Yの埋め込みゲート電極20、活性領域32、ビット線25及び容量コンタクトプラグ34など主要な構造しか示していない。また、図23のメモリセル領域Yにおける、埋め込みゲート電極20及びビット線25の端部の構造は概略的に示している。シリコン酸化膜10a〜10c内を貫通するようにコンタクトホール39を形成した後、CVD法により、全面にバリア膜となる窒化チタン膜とタングステン膜を形成する。さらに、CMP法により、シリコン酸化膜10c表面の窒化チタン膜及びタングステン膜を除去することにより、後に形成する配線層18と、配線層8aを接続する、コンタクトプラグ17を作製する。続いて、シリコン酸化膜10c上に配線層18となるアルミ膜を成膜する。リソグラフィー技術とエッチング技術によりアルミ膜をパターニングし、配線層18を形成する。さらに、上層のコンタクトプラグと配線(図示していない)を形成することにより、キャパシタとキャパシタに接続されたMOSトランジスタを備えたメモリセルを複数、有するDRAMを完成させることができる。
【0061】
なお、本実施例では、図20の工程で容量絶縁膜14として、酸化ジルコニウム膜及び酸化アルミニウム膜を形成したが、他の酸化膜を使用しても良い。容量絶縁膜14のうち、少なくとも下部電極13に最も近い膜として、高い誘電率を有し、かつイオン化傾向が高く強固な酸化物を形成し、酸素原子がタングステン膜8bにまで拡散しにくいIV族元素の酸化膜を使用することが好ましい。IV族元素の酸化膜としては、酸化ジルコニウム(ZrO2)膜以外に、酸化ハフニウム(HfO2)膜、酸化チタン(TiO2)膜を挙げることができる。なお、容量絶縁膜14として酸化チタン膜を使用する場合、図19の工程で酸化雰囲気下での熱処理により下部電極13上に形成する酸化チタン膜35は、容量絶縁膜14中の酸素原子がコンタクトパッド8bにまで拡散するのを防止する目的で形成されるのに対して、図20の工程で容量絶縁膜14として形成する酸化チタン膜は、情報記録のための電荷保持を行う目的で形成される点が異なる。しかし、容量絶縁膜14形成後には、両者の酸化チタン膜の境界は明確に識別できない場合がある。
【0062】
また、下部電極として使用する窒化チタン膜13aに熱処理を行う温度は250℃以下とし、少なくとも酸化チタン膜上に形成する容量絶縁膜を形成する温度は250℃以下とすることが好ましい。また、窒化チタン膜に熱処理を行う処理温度は、容量絶縁膜を形成する処理温度以上とすることが好ましい(容量絶縁膜を形成する処理温度と同じか又はそれよりも大きくすることが好ましい)。
【0063】
(第2実施例)
本実施例は、第1実施例とは、図19の工程における熱処理の条件が異なる。これ以外の点は、第1実施例と同様の工程を実施する。以下では、本実施例の製造方法を説明するが、第1実施例と同様の工程についてはその説明を省略する。
【0064】
第1実施例の図1〜18の工程を行った後、図19に示すように、オゾン(O3)の雰囲気下で、熱処理を行うことにより、窒化チタン膜13上に薄い酸化チタン膜35を形成する。この際、本実施例では、第1実施例とは異なり、190℃の熱処理を30分間、行った後、220℃の熱処理を30分間、行う。
【0065】
本実施例では、最初の熱処理温度が190℃であり、第1実施例よりも穏かな条件であるため、他の素子への悪影響を低減することができる。
【0066】
更に、本願発明は、特許請求の範囲に記載の発明に限定されず、本願発明には、下記の半導体装置も含まれる。
【0067】
1.タングステン膜と、
前記タングステン膜上に、窒化チタン膜からなる下部電極と、
前記下部電極上に第1の酸化チタン膜と、
前記第1の酸化チタン膜上に容量絶縁膜と、
前記容量絶縁膜上に上部電極と、
を有する半導体装置。
【0068】
2.前記タングステン膜は、コンタクトパッド又はコンタクトプラグの一部又は全部を構成する、上記1に記載の半導体装置。
【0069】
3.更に、
前記コンタクトパッド又はコンタクトプラグに、第1の不純物拡散層が接続されたトランジスタと、
前記トランジスタの第2の不純物拡散層に接続されたビット線と、
を有する、上記2に記載の半導体装置。
【0070】
4.前記容量絶縁膜は、少なくとも前記下部電極に最も近い側の前記容量絶縁膜として、IV族元素の酸化膜を有する、上記1〜3の何れか1に記載の半導体装置。
【0071】
5.前記IV族元素の酸化膜は、酸化ハフニウム膜、酸化ジルコニウム膜、又は第2の酸化チタン膜である、上記4に記載の半導体装置。
【0072】
6.前記容量絶縁膜は、前記下部電極に最も近い方から順に、結晶質の酸化ジルコニウム膜、酸化アルミニウム膜、及び非晶質の酸化ジルコニウム膜と酸化アルミニウム膜の積層膜を有する、上記1〜5の何れか1に記載の半導体装置。
【0073】
7.前記第1の酸化チタン膜の膜厚は0.5〜1.5nmである、上記1〜6の何れか1に記載の半導体装置。
【0074】
8.前記下部電極の、前記タングステン膜と接する部分の径は、60nm以下である、上記1〜7の何れか1に記載の半導体装置。
【0075】
9.前記下部電極の高さは1.6nm以下である、上記1〜8の何れか1に記載の半導体装置。
【0076】
10.前記下部電極の膜厚は15nm以下である、上記1〜9の何れか1に記載の半導体装置。
【0077】
11.前記容量絶縁膜は、前記第1の酸化チタン膜を介して、前記下部電極の内壁面及び外壁側面上に設けられる、上記1〜10の何れか1に記載の半導体装置。
【0078】
12.前記下部電極を複数、有し、
更に、前記下部電極の外壁側面の少なくとも一部に接するように設けられたサポート膜を有する、上記1〜11の何れか1に記載の半導体装置。
【符号の説明】
【0079】
2 素子分離領域
4 ソース及びドレイン領域
4a ドレイン領域
4b ソース領域
5 第1の層間絶縁膜
7 周辺コンタクトプラグ
8a 配線層
8b コンタクトパッド
9 シリコン窒化膜
10a BPSG膜
10b シリコン酸化膜
10c シリコン酸化膜
11 サポート膜
12a キャパシタホール
12b ガードリング用トレンチ
13a 窒化チタン膜
14 容量絶縁膜
15 上部電極
17 コンタクトプラグ
18 配線層
19 ビットコンコンタクト孔
19'ビットコンコンタクトプラグ
20 埋め込みゲート電極
21a シリコン窒化膜
21b SOD膜
22 フォトレジスト
23 キャップ絶縁膜
24 シリコン酸窒化膜
25 ビット線
26 ゲート電極
27 シリコン窒化膜
28 ソース及びドレイン領域
29 ポリシリコン膜
30 開口
31 シリコン窒化膜
32 活性領域(メモリセル領域)
32’ 活性領域(周辺領域)
33 タングステン積層膜
34 容量コンタクトプラグ
35 酸化チタン膜
36 DOPOS膜
37a 容量コンタクトホール
37b 周辺コンタクトホール
38 タングステン積層膜
39 コンタクトホール
40 トレンチ
41 ハードマスク
42 シリコン窒化膜
43 n型不純物含有ポリシリコン膜
44 サイドウォール
45a セルゲート酸化膜
45b バリア膜
45c タングステン膜
50 半導体基板
Tr トランジスタ
X 周辺回路領域
Y メモリセル領域

【特許請求の範囲】
【請求項1】
タングステン膜を形成する工程と、
前記タングステン膜上に、窒化チタン膜からなる下部電極を形成する工程と、
酸化雰囲気下で前記窒化チタン膜に熱処理を行うことにより、前記窒化チタン膜を酸化する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項2】
前記タングステン膜を形成する工程では、
前記タングステン膜を有するコンタクトパッド又はコンタクトプラグを形成する、請求項1に記載の半導体装置の製造方法。
【請求項3】
前記タングステン膜を形成する工程の前に更に、
前記コンタクトパッド又はコンタクトプラグに、第1の不純物拡散層が接続されるようにトランジスタを形成する工程と、
前記トランジスタの第2の不純物拡散層に接続されるようにビット線を形成する工程と、
を有する、請求項2に記載の半導体装置の製造方法。
【請求項4】
前記窒化チタン膜を酸化する工程では、
前記窒化チタン膜を250℃以下に加熱する、請求項1〜3の何れか1項に記載の半導体装置の製造方法。
【請求項5】
前記窒化チタン膜を酸化する工程では、
互いに温度の異なる複数回の前記熱処理により、前記窒化チタン膜を酸化する、請求項1〜4の何れか1項に記載の半導体装置の製造方法。
【請求項6】
前記窒化チタン膜を酸化する工程では、
オゾン(O3)の雰囲気下で前記窒化チタン膜を酸化する、請求項1〜5の何れか1項に記載の半導体装置の製造方法。
【請求項7】
前記容量絶縁膜を形成する工程では、
250℃以下の温度で容量絶縁膜を形成する、請求項1〜6の何れか1項に記載の半導体装置の製造方法。
【請求項8】
前記窒化チタン膜を酸化する工程における処理温度は、前記容量絶縁膜を形成する工程における処理温度以上である、請求項1〜7の何れか1項に記載の半導体装置の製造方法。
【請求項9】
前記容量絶縁膜を形成する工程では、
少なくとも前記下部電極に最も近い前記容量絶縁膜として、IV族元素の酸化膜を形成する、請求項1〜8の何れか1項に記載の半導体装置の製造方法。
【請求項10】
前記IV族元素の酸化膜は、酸化ハフニウム膜、酸化ジルコニウム膜、又は酸化チタン膜である、請求項9に記載の半導体装置の製造方法。
【請求項11】
前記容量絶縁膜を形成する工程では、
前記容量絶縁膜として、前記下部電極に最も近い方から順に、結晶質の酸化ジルコニウム膜、酸化アルミニウム膜、及び非晶質の酸化ジルコニウム膜と酸化アルミニウム膜の積層膜を形成する、請求項1〜10の何れか1項に記載の半導体装置の製造方法。
【請求項12】
前記窒化チタン膜を酸化する工程では、
前記窒化チタン膜の表面上に膜厚が0.5〜1.5nmの酸化チタン膜を形成する、請求項1〜11の何れか1項に記載の半導体装置の製造方法。
【請求項13】
前記下部電極を形成する工程では、
前記下部電極の、前記タングステン膜と接する部分の径が60nm以下となるように前記下部電極を形成する、請求項1〜12の何れか1項に記載の半導体装置の製造方法。
【請求項14】
前記下部電極を形成する工程では、
前記下部電極の高さが1.6μm以下となるように前記下部電極を形成する、請求項1〜13の何れか1項に記載の半導体装置の製造方法。
【請求項15】
前記下部電極を形成する工程では、
前記下部電極の膜厚が15nm以下となるように、前記下部電極を形成する、請求項1〜14の何れか1項に記載の半導体装置の製造方法。
【請求項16】
前記タングステン膜を形成する工程と前記下部電極を形成する工程の間に更に、
前記タングステン膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にサポート膜を形成する工程と、
前記サポート膜及び層間絶縁膜内に前記タングステン膜を露出させるようにキャパシタホールを形成する工程と、
を有し、
前記下部電極を形成する工程では、
前記キャパシタホール内に、前記下部電極を形成し、
前記下部電極を形成する工程と、前記容量絶縁膜を形成する工程の間に更に、
前記サポート膜内に開口を設ける工程と、
前記サポート膜をマスクに用いて、前記層間絶縁膜を除去することにより前記下部電極の外壁側面を露出させる工程と、
を有する、請求項1〜15の何れか1項に記載の半導体装置の製造方法。

【図1】
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【図2】
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【図3】
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【図5】
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【図6】
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【図7】
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【図22】
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【図23】
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【図4】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【公開番号】特開2013−110312(P2013−110312A)
【公開日】平成25年6月6日(2013.6.6)
【国際特許分類】
【出願番号】特願2011−255186(P2011−255186)
【出願日】平成23年11月22日(2011.11.22)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】