半導体装置の製造方法
【課題】ＴＡＴの短縮及び製造コストの低下を図る。
【解決手段】実施形態に係わる半導体装置の製造方法は、下地層上にピラーを形成する工程と、ＧＣＩＢ法を用いて、下地層上に、ピラーを覆い、かつ、上面の最も低い部分がピラーの上面よりも下にある絶縁層を形成する工程と、ＣＭＰ法を用いて、絶縁層及びピラーを、絶縁層の上面の最も低い部分まで研磨する工程とを備える。
【解決手段】実施形態に係わる半導体装置の製造方法は、下地層上にピラーを形成する工程と、ＧＣＩＢ法を用いて、下地層上に、ピラーを覆い、かつ、上面の最も低い部分がピラーの上面よりも下にある絶縁層を形成する工程と、ＣＭＰ法を用いて、絶縁層及びピラーを、絶縁層の上面の最も低い部分まで研磨する工程とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造方法において、下地層上にピラーを形成し、このピラーを絶縁層により埋め込んだ後に、ピラーの上面を絶縁層から露出させるプロセス（ピラーの頭出しプロセス）がある。このプロセスの課題は、ＣＭＰ(chemical mechanical polishing)やエッチバックなどによりピラーの上面を絶縁層から露出させるときに、ピラーの上面が露出した時点を把握できないことにある。このため、従来は、ＣＭＰ、ＲＩＥ(reactive ion etching)、ＩＢＥ(ion beam etching)などを組み合わる、サンプルを用いて、絶縁層のエッチング時間とピラーの上面の露出状況（絶縁層のエッチング量）との関係を検証し、最適なエッチング時間を求める、などの工夫が必要であった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１８６８６９号公報
【特許文献２】特開２００７−５９９２７号公報
【特許文献３】特開平５−２０６１２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、ＴＡＴ(turn around time)の短縮及び製造コストの低下を図ることが可能な半導体装置の製造方法を提案する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置の製造方法は、下地層上にピラーを形成する工程と、ＧＣＩＢ法を用いて、前記下地層上に、前記ピラーを覆い、かつ、上面の最も低い部分が前記ピラーの上面よりも下にある絶縁層を形成する工程と、ＣＭＰ法を用いて、前記絶縁層及び前記ピラーを、前記絶縁層の上面の最も低い部分まで研磨する工程とを備える。
【図面の簡単な説明】
【０００６】
【図１】基本プロセスを示す図。
【図２】基本プロセスを示す図。
【図３】基本プロセスを示す図。
【図４】基本プロセスを示す図。
【図５】基本プロセスを示す図。
【図６】基本プロセスを示す図。
【図７】実施例に係わるプロセスを示す図。
【図８】実施例に係わるプロセスを示す図。
【図９】実施例に係わるプロセスを示す図。
【図１０】実施例に係わるプロセスを示す図。
【図１１】抵抗変化素子の例を示す図。
【図１２】適用例としての半導体メモリを示す図。
【図１３】適用例としての半導体メモリを示す図。
【図１４】図１３の半導体メモリの製造方法を示す図。
【図１５】図１３の半導体メモリの製造方法を示す図。
【図１６】図１３の半導体メモリの製造方法を示す図。
【図１７】図１３の半導体メモリの製造方法を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態を説明する。
【０００８】
１． 基本プロセス
図１乃至図６は、基本プロセスを示している。
このプロセスは、ピラーの頭出しプロセス(a process of exposing a head of a pillar)に関する。ここで、ピラーとは、下地層上に配置される柱状部材のことであり、単層構造／積層構造、導電体（抵抗体を含む）／半導体／絶縁体などに制限はない。また、ピラーは、複数の機能要素（プラグ、電極、メモリセルなど）を含んでいてもよい。
【０００９】
まず、図１に示すように、第１の層（下地層）１上に第２の層２’を形成する。第１及び第２の層１，２’は、互いに異なる材料を備えるが、その材料の種類については、特に限定されない。また、第１及び第２の層１，２’の間にそれらよりも薄い界面層が存在していても構わない。
【００１０】
この後、第２の層２’をパターニングし、図２に示すように、ピラー２を形成する。このパターニングの方法についても、特に限定されない。例えば、ハードマスクをマスクにして、イオンビームエッチング、ＲＩＥ(Reactive ion etching)などの異方性エッチングにより、ピラー２を形成することができる。
【００１１】
次に、図３に示すように、ＧＣＩＢ(Gas cluster ion beam)法を用いて、第１の層１上に、ピラー２を覆い、かつ、上面の最も低い部分がピラー２の上面よりも下にある絶縁層３を形成する。
【００１２】
ここで、ＧＣＩＢ法とは、複数の元素を備えるクラスターをイオン化し、それをウェハーの表面に照射することにより、エッチング又は堆積を行う方法のことである。基本プロセスでは、このＧＣＩＢ法を絶縁層３の堆積のために使用する。
【００１３】
ＧＣＩＢ法によれば、イオン化されたクラスターの流れに強い方向性が生じるため、第１の層１上及びピラー２上に堆積する絶縁層３の上下方向の厚さｔ１、ｔ２は、ピラー２の側壁上に付着する絶縁層３の左右方向の厚さｔ３よりも大きくなる。
【００１４】
また、ＧＣＩＢ法により堆積する絶縁層３は、ＣＶＤ法などの従来の方法により堆積する絶縁層比べて、絶縁層３の上面の最も低い部分Ｘ、即ち、絶縁層３の凹部の底部が平坦になる性質を有する。
【００１５】
このため、絶縁層３の上面の最も低い部分Ｘをピラー２の上面Ｙよりも下にする制御が容易となる。特に、複数のピラーがアレイ状に配置される場合においては、複数のピラー間のスペースが絶縁層３により埋め込まれ易くなるが、ＧＣＩＢ法によれば、複数のピラー間のスペースを絶縁層３により完全に埋め込まない制御が可能になる。
【００１６】
次に、図４に示すように、ＣＭＰ法を用いて、絶縁層３及びピラー２を、絶縁層３の上面の最も低い部分Ｘ（図３のＸに対応）まで研磨する。即ち、ＧＣＩＢ法により形成された絶縁層３の上面の最も低い部分ＸをＣＭＰのエンドポイントとする。
【００１７】
ここで、図３のステップにおいて、絶縁層３の上面の最も低い部分Ｘをピラー２の上面Ｙよりも下にしたことにより、その最も低い部分ＸをＣＭＰのエンドポイントとすると、ピラー２の上面を絶縁層３から確実に露出させることができる。
【００１８】
これについて以下説明する。
【００１９】
図５は、ＣＭＰ装置を示している。
台座部（例えば、回転台）２１は、例えば、回転駆動（右回り／左回り）される。研磨パッド２２は、台座部２１上に搭載される。保持部２３は、ウェハー２４を保持し、かつ、ウェハー２４を保持した状態でウェハー２４を研磨パッド２２の表面部に接触させる。保持部２３は、例えば、回転駆動（右回り／左回り）される。
【００２０】
供給部２５は、台座部２１の上方、例えば、台座部２１が円柱形のとき、円の中央部の上方に配置され、研磨パッド２２の表面部にスラリーを供給する。スラリーは、例えば、研磨剤などの薬液、水などを含む。制御部２６は、台座部２１、保持部２３及び供給部２５の動作を制御する。
【００２１】
制御部２６は、トルク電流モニター部２７を有する。
【００２２】
トルク電流モニター部２７は、ＣＭＰのエンドポイントを判断する手段である。即ち、台座部２１及び保持部２３がそれぞれ一定回転で駆動されるとき、台座部２１又は保持部２３を回転駆動するトルク電流値をモニターすることにより、ＣＭＰのエンドポイントを決めることができる。
【００２３】
例えば、図３に示すように、ＧＣＩＢ法により形成された絶縁層３の上面は、凹凸を有する。このため、ＣＭＰの初期段階では、研磨パッド２２は、絶縁層３の上面の凸部のみに接触する。即ち、研磨パッド２２とウェハー２４との接触抵抗は小さく、トルク電流値も、小さい。
【００２４】
これに対し、例えば、図６に示すように、ＣＭＰの研磨時間が長くなるにつれて、絶縁層３の上面の凹凸が小さくなるため、研磨パッド２２とウェハー２４との接触抵抗が次第に大きくなり、トルク電流値も大きくなる。そして、絶縁層３の凹凸が無くなった時点、即ち、ＣＭＰによる研磨量が絶縁層３の上面の最も低い部分Ｘに達した時点で、トルク電流値は、最大値となり、その後、ほぼ一定になる。
【００２５】
従って、トルク電流値の変化点Ｐ１を検出することにより、ＣＭＰのエンドポイント（絶縁層３の上面の最も低い部分Ｘ）を決定することができる。
【００２６】
尚、トルク電流値の変化点Ｐ１を検出するために、例えば、一定の判断期間を設けるのが望ましい。ここで、既に述べたように、ＧＣＩＢ法により堆積する絶縁層３は、その上面の最も低い部分Ｘが平坦であるため、ＣＭＰのエンドポイントの検出精度を向上させることができる。
【００２７】
また、台座部２１及び保持部２３は、研磨量のむらをなくす観点から共に回転駆動されているのが望ましい。両者が回転駆動されるとき、保持部２３の回転方向と台座部２１の回転方向とは同じであるのが望ましい。
【００２８】
このように、基本プロセスによれば、従来のように、サンプルを用いて最適なエッチング時間（ＣＭＰの研磨時間）を検証する必要がなく、ＴＡＴの短縮を図ることができる。
【００２９】
また、ピラー２をＨ２ＯやＯ２などから保護する場合、一般的には、ピラー２を覆う薄い保護層（例えば、窒化シリコン）と層間絶縁層（例えば、酸化シリコン）とは別々に形成される。この場合、保護層を形成するプロセスと層間絶縁層を形成するプロセスとが必要となると共に、ピラーの上部にも十分に厚い層間絶縁層が残存するため、層間絶縁層にピラーの上面に達するコンタクトホールを形成するプロセスが必要になる。結果として、製造ステップ数の増加により、製造コストが増大する。
【００３０】
これに対し、基本プロセスによれば、ＧＣＩＢ法により形成される絶縁層３は、層間絶縁層であると共に、保護層として機能させることができる。
【００３１】
例えば、ＳｉＨ４とＮ２を含むクラスターを用いれば、ＧＣＩＢ法により形成される絶縁層３は、窒化シリコンとなる。この窒化シリコンは、層間絶縁層として及びピラー２を保護する保護層として機能させることができる。
【００３２】
従って、基本プロセスによれば、半導体装置の製造ステップ数を削減でき、製造コストの低下を図ることができる。
【００３３】
尚、コンベンショナルな堆積方法（例えば、ＣＶＤ法など）により、保護層（例えば、窒化シリコン）を十分に厚く形成し、層間絶縁層として機能させることは現実的でない。なぜなら、コンベンショナルなプロセスでは、ピラーの上部にも十分に厚い保護層が残存してしまうからである。
【００３４】
これに対し、基本プロセスによれば、保護層としての層間絶縁層は、ピラー２間のみに形成され、ピラー２の上部に形成されることはない。
【００３５】
ところで、図２のパターニングプロセスにおいて、ＧＣＩＢ法を用いることも可能である。
【００３６】
即ち、ＧＣＩＢ法は、エッチング方法として応用することもできる。この場合、図２のピラー２の形成と、図３の絶縁層３の堆積とを、同一装置内において行うことができるため、ウェハー移動によるピラー２の損傷や酸化などを防止できる。
【００３７】
以上、説明したように、基本プロセスによれば、半導体装置の製造方法におけるピラーの頭出しプロセスにおいて、ＴＡＴの短縮及び製造コストの低下を図ることができる。
【００３８】
２． 実施例
図７乃至図１０は、抵抗変化素子の頭出しプロセスを示している。
【００３９】
ここで、抵抗変化素子とは、電流、電圧、熱、磁場などにより抵抗値が変化するメモリセルのことである。抵抗変化素子をメモリセルとする半導体メモリとしては、例えば、磁気抵抗効果素子をメモリセルとするＭＲＡＭ(Magnetic Random Access Memory)、金属酸化物をメモリセルとするＲｅＲＡＭ(Resistive Random Access Memory)などがある。
【００４０】
尚、ピラーが抵抗変化素子（例えば、磁気抵抗効果素子）を含む場合、ピラー間に満たされる材料の比誘電率、即ち、ピラー間容量が抵抗変化素子の性能に与える影響はない。このため、基本プロセスで説明したように、層間絶縁層に保護層としての機能を持つ窒化シリコンを使用したとしても、ピラー２間のみに満たされる層間絶縁層が抵抗変化素子の性能に悪影響を与えることはない。
【００４１】
まず、図７に示すように、下部電極（ＬＥ：Lower electrode）１１上にメモリセル材料層（積層構造）１２’を形成する。また、メモリセル材料層１２’上にハードマスク材料層１３’を形成する。
【００４２】
この後、例えば、ＰＥＰ(Photo engraving process)を用いてレジストパターンを形成し、このレジストパターンをマスクにして、イオンビームエッチング、ＲＩＥなどの異方性エッチングにより、ハードマスク材料層１３’をパターニングし、ハードマスク層を形成する。この後、レジストパターンを除去する。
【００４３】
続けて、ハードマスク層をマスクにして、物理エッチング、例えば、ＧＣＩＢエッチングにより、メモリセル材料層１２’をパターニングする。ここで、ハードマスク層をマスクとするのは、レジストパターンをマスクにしてメモリセル材料層１２’をエッチングすると、レジストパターンをアッシングにより除去するときに、メモリセル材料層１２’が酸化されてしまうからである。
【００４４】
以上のパターニングの結果、図８に示すように、下部電極（ＬＥ）１１上に、抵抗変化素子（ＭＴＪ）１２及びハードマスク層（ＨＭ）１３を備えるピラーが形成される。
【００４５】
次に、図９に示すように、ＧＣＩＢ法を用いて、下部電極１１上に、ピラー（抵抗変化素子１２及びハードマスク層１３）を覆い、かつ、上面の最も低い部分Ｘが、ハードマスク層１３の上面Ｙ１よりも下にあり、ハードマスク層１３の下面Ｙ２よりも上にある絶縁層１４を形成する。
【００４６】
ここで、本実施例では、基本プロセスにない条件として、「ＧＣＩＢ法により形成される絶縁層１４の上面の最も低い部分がハードマスク層１３の下面よりも上である」ことが追加されている。これは、ピラーの頭出しを行うに当たって、抵抗変化素子１２がエッチングされることを防止するためである。
【００４７】
また、「絶縁層１４の上面の最も低い部分がハードマスク層１３の上面よりも下である」という条件は、「絶縁層１４の上面の最も低い部分がピラーの上面よりも下である」という条件に等価である。
【００４８】
ＧＣＩＢ法によれば、イオン化されたクラスターの流れに強い方向性が生じるため、下部電極１１上及びハードマスク層１３上に堆積する絶縁層１４の上下方向の厚さｔ１、ｔ２は、ハードマスク層１３の側壁上に付着する絶縁層１４の左右方向の厚さｔ３よりも大きくなる。このため、絶縁層１４の上面の最も低い部分Ｘを、ハードマスク層１３の上面Ｙ１よりも下にし、かつ、ハードマスク層１３の下面Ｙ２よりも上にする制御が容易となる。
【００４９】
次に、図１０に示すように、ＣＭＰ法を用いて、絶縁層１４及びハードマスク層１３を、絶縁層１４の上面の最も低い部分Ｘ（図９のＸに対応）まで研磨する。即ち、基本プロセスで説明したように、ＧＣＩＢ法により形成した絶縁層１４の上面の最も低い部分ＸをＣＭＰのエンドポイントとする。
【００５０】
ここで、図９のステップにおいて、絶縁層１４の上面の最も低い部分Ｘを、ハードマスク層１３の上面Ｙ１よりも下にし、かつ、ハードマスク層１３の下面Ｙ２よりも上にしたことにより、その最も低い部分ＸをＣＭＰのエンドポイントとすると、ハードマスク層１３の上面を絶縁層１４から確実に露出させることができる。
【００５１】
以上のステップにより、抵抗変化素子の頭出しプロセスが完了する。
【００５２】
尚、ＧＣＩＢ法は、ＣＶＤ法やＡＬＤ法に比べて、低温での絶縁層１４の堆積が可能である。例えば、ＣＶＤ法やＡＬＤ法では、４００〜６００℃の温度が必要であるが、ＧＣＩＢ法は、室温で行うことができる。このため、ＧＣＩＢ法により絶縁層１４を堆積している最中に、抵抗変化素子１２に悪影響を与えることがない。
【００５３】
図１１は、抵抗変化素子の例を示している。
【００５４】
抵抗変化素子（ＭＴＪ）１２は、例えば、磁気抵抗効果素子である。
【００５５】
この場合、抵抗変化素子１２は、下地層と、下地層上の記憶層（磁気フリー層）と、記憶層上のトンネルバリア層と、トンネルバリア層上の参照層（磁気ピンド層）と、参照層上のシフト調整層とを備える。
【００５６】
ハードマスク層１３は、抵抗変化素子１２上に配置される。
【００５７】
記憶層及び参照層は、例えば、ＣｏＦｅＢを備え、トンネルバリア層は、例えば、ＭｇＯを備える。シフト調整層は、例えば、Ｐｔ、Ｐｄ、Ｉｒのうちの１つを備える。ハードマスク層１３は、例えば、ＴｉＮ、ＴａＮのうちの１つを備える。
【００５８】
シフト調整層は、磁気抵抗層の構造に起因する磁気フリー層の磁気ヒステリシス曲線のシフトを調整する機能を有する。シフト調整層は、磁気ピンド層に付加されることによりその機能を発揮する。
【００５９】
第１の例と第２の例が異なる点は、記憶層と参照層の平面サイズの関係にある。
【００６０】
即ち、第１の例では、抵抗変化素子１２内の記憶層及び参照層の平面サイズは、互いに同じである。また、この例は、記憶層及び参照層の側壁が下に向かってテーパ状である場合を含む。この場合、記憶層及び参照層の平面サイズは、互いに異なり、かつ、記憶層及び参照層の側壁は、斜めに連続的に変化する。
【００６１】
また、第２の例では、抵抗変化素子１２内の記憶層及び参照層の平面サイズは、互いに異なる。この例での「平面サイズが異なる」とは、記憶層及び参照層の側壁が不連続である場合を意味する。
【００６２】
第２の例の特徴は、抵抗変化素子１２をパターニングするときに発生する再付着層(Re-deposition layer)による記憶層と参照層との電気的ショートを防止できる点にある。
【００６３】
尚、本例では、抵抗変化素子ＭＴＪの平面図（平面形状）は、円形を有しているが、これに限られない。抵抗変化素子ＭＴＪの平面形状は、四角形又は楕円に近い形状であっても構わない。
【００６４】
３． 適用例
近年、不揮発性半導体メモリとして、トンネル磁気抵抗効果（ＴＭＲ: Tunneling Magneto Resistive））を利用した磁気ランダムアクセスメモリ（ＭＲＡＭ）が開発されている。ＭＲＡＭは、高速読み出し／書き込み、低消費電力動作及び大容量化が可能といった特徴を持ち、次世代ワーキングメモリとしての応用が期待されている。
【００６５】
ＭＲＡＭのメモリセルは、抵抗変化素子としての磁気抵抗効果素子である。近年では、磁気抵抗効果素子の記憶層の磁化を反転させるに当たり、スピン角運動量移動(ＳＭＴ： Spin-momentum-transfer)現象を利用する、いわゆるスピン注入磁化反転方式を採用するのが主流である。この方式によれば、磁気抵抗効果素子のサイズが小さくなるに従い、磁化反転電流も小さくなる、というスケーラビリティ性を実現できるため、将来の大容量化にとって望ましい。
【００６６】
また、スピン注入磁化反転方式は、記憶層及び参照層が垂直磁化(perpendicular magnetization)を持つ場合に特に有効である。この場合、磁気抵抗効果素子を、その形状に関係なく、微細化することができるからである。記憶層及び参照層が面内磁化(in-plane magnetization)を持つ場合には、磁気抵抗効果素子に形状磁気異方性を付けなければならないため、微細化には望ましくない。
【００６７】
ここで、垂直磁化とは、残留磁化の方向が記憶層及び参照層の膜面（上面／下面）に対して垂直又はほぼ垂直となることである。この明細書において、ほぼ垂直とは、残留磁化の方向が記憶層及び参照層の膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。
【００６８】
以下、実施例に係わる抵抗変化素子（磁気抵抗効果素子）の製造方法をＭＲＡＭに適用した場合について説明する。
【００６９】
図１２は、ＭＲＡＭのメモリセルアレイの例を示している。
【００７０】
メモリセルアレイ３０は、複数の磁気抵抗効果素子ＭＴＪ（１）〜ＭＴＪ（５）、複数のビアＶ０（０）〜Ｖ０（４）及び複数のＦＥＴ ＳＷ（１）〜ＳＷ（４）を備える。
【００７１】
複数の磁気抵抗効果素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）は、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される。
【００７２】
また、複数の磁気抵抗効果素子ＭＴＪ（１）〜ＭＴＪ（５）のみを見たとき、これら複数の磁気抵抗効果素子ＭＴＪ（１）〜ＭＴＪ（５）は、一定ピッチで格子状に配置される。同様に、複数のビアＶ０（０）〜Ｖ０（４）のみを見たとき、これら複数のビアＶ０（０）〜Ｖ０（４）は、一定ピッチで格子状に配置される。
【００７３】
複数のＦＥＴ ＳＷ（１）〜ＳＷ（４）は、複数の磁気抵抗効果素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）と同様に、格子状に配置される。１つのＦＥＴは、第１の方向に隣接する１つの磁気抵抗効果素子と１つのビアとの間に接続される。
【００７４】
例えば、ＦＥＴ ＳＷ（１）は、複数の磁気抵抗効果素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）のうち第１の方向に隣接する磁気抵抗効果素子ＭＴＪ（１）とビアＶ０（１）との間に接続される。また、ＦＥＴ ＳＷ（２）は、複数の磁気抵抗効果素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）のうち第１の方向に隣接する磁気抵抗効果素子ＭＴＪ（２）とビアＶ０（２）との間に接続される。
【００７５】
複数のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…は、第２の方向に延び、第２の方向に並ぶ複数のＦＥＴのゲートに共通に接続される。
【００７６】
例えば、ワード線ＷＬ１は、ＦＥＴ ＳＷ（１）のゲートに接続され、ワード線ＷＬ２は、ＦＥＴ ＳＷ（２）のゲートに接続される。
【００７７】
複数の上部電極ＵＥ（１）〜ＵＥ（５）の各々は、第２の方向に隣接する１つの磁気抵抗効果素子と１つのビアとの間に接続される。
【００７８】
例えば、上部電極ＵＥ（１）は、ビアＶ０（０）及び磁気抵抗効果素子ＭＴＪ（１）に接続される。また、上部電極ＵＥ（２）は、ビアＶ０（１）及び磁気抵抗効果素子ＭＴＪ（２）に接続される。さらに、上部電極ＵＥ（３）は、ビアＶ０（２）及び磁気抵抗効果素子ＭＴＪ（３）に接続される。
【００７９】
複数のビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，…は、第１の方向に延び、第１の方向に並ぶ複数の上部電極ＵＥ（１）〜ＵＥ（５）に一つおきに接続される。
【００８０】
例えば、ビット線ＢＬ１ａ，ＢＬ２ａは、奇数番目の上部電極ＵＥ（１），ＵＥ（３），ＵＥ（５）に接続される。また、ビット線ＢＬ１ｂ，ＢＬ２ｂは、偶数番目の上部電極ＵＥ（２），ＵＥ（４）に接続される。
【００８１】
第１の制御回路３１は、複数のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…の電位を制御する。第２の制御回路３２は、複数のビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，…の電位を制御する。
【００８２】
例えば、磁気抵抗効果素子ＭＴＪ（１）について読み出し／書き込みを行うとき、第１の制御回路３１を用いて、ワード線ＷＬ１の電位を“Ｈ”にし、その他のワード線ＷＬ２，ＷＬ３，ＷＬ４，…の電位を“Ｌ”にする。ここで、“Ｈ”とは、ＦＥＴをオンにする電位のことであり、“Ｌ”とは、ＦＥＴをオフにする電位のことである。
【００８３】
この時、第２の制御回路３２を用いて、複数のビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，…の電位を制御することにより、磁気抵抗効果素子ＭＴＪ（１）について読み出し／書き込みを行うことができる。
【００８４】
図１３は、図１２のメモリセルアレイのデバイス構造の例を示している。
【００８５】
半導体基板４１内には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層４２が配置される。素子分離絶縁層４２に取り囲まれた素子領域（アクティブエリア）内には、複数のソース／ドレイン拡散層４３が配置される。
【００８６】
また、複数のソース／ドレイン拡散層４３間のチャネル領域上には、ゲート絶縁層４４、導電性シリコン層４５、金属層４６及びハードマスク層４７が配置される。金属層４６は、例えば、金属シリサイドを含む。金属層４６は、単層でも、複数層でもよい。ハードマスク層４７は、例えば、絶縁層である。
【００８７】
導電性シリコン層４５及び金属層４６は、ＦＥＴのゲートとして機能すると共に、第２の方向に延びることによりワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…としても機能する。ゲート絶縁層４４、導電性シリコン層４５、金属層４６及びハードマスク層４７の側壁には、複数のソース／ドレイン拡散層４３に対するコンタクトをセルフアラインで行うための側壁絶縁層４８が配置される。
【００８８】
複数のソース／ドレイン拡散層４３上には、複数のコンタクトビア（プラグ）ＣＢが配置される。複数のコンタクトビアＣＢ上には、複数の磁気抵抗効果素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…及び複数のビアＶ０（０），Ｖ０（１），Ｖ０（２），…が配置される。これら複数の磁気抵抗効果素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…及び複数のビアＶ０（０），Ｖ０（１），Ｖ０（２），…上には、複数の上部電極ＵＥ（１），ＵＥ（２），ＵＥ（３），…が配置される。
【００８９】
次に、図１３のＭＲＡＭの製造方法を説明する。
【００９０】
まず、図１４に示すように、周知の技術を用いて、半導体基板４１内に素子分離絶縁層４２を形成し、かつ、半導体基板４１上に複数のＦＥＴを形成する。複数のＦＥＴの各々は、ソース／ドレイン拡散層４３、ゲート絶縁層４４、導電性シリコン層４５、金属層４６、ハードマスク層４７及び側壁絶縁層４８を有する。
【００９１】
また、ソース／ドレイン拡散層４３上にセルフアラインでコンタクトビアＣＢを形成した後、コンタクトビアＣＢ上に、複数の磁気抵抗効果素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…及び複数のビアＶ０（０），Ｖ０（１），Ｖ０（２），…を形成する。複数の磁気抵抗効果素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…及び複数のビアＶ０（０），Ｖ０（１），Ｖ０（２），…は、それぞれ、ピラー形状を有する。
【００９２】
また、磁気抵抗効果素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…は、ハードマスク層１３をマスクにして、物理エッチング（例えば、ＧＣＩＢエッチング）によりパターニングするのが望ましい。
【００９３】
次に、図１５に示すように、ＧＣＩＢ法を用いて、複数のＦＥＴ上に、ピラー（複数の磁気抵抗効果素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…及び複数のビアＶ０（０），Ｖ０（１），Ｖ０（２），…）を覆い、かつ、上面の最も低い部分Ｘが、ハードマスク層１３（図１４参照）の上面よりも下にあり、ハードマスク層１３（図１４参照）の下面よりも上にある絶縁層１４を形成する。
【００９４】
ここで、ＧＣＩＢ法により形成する絶縁層１４が窒化シリコンである場合を説明する。
【００９５】
まず、大気圧レベルのＳｉＨ４ガス及びＮ２ガスを真空チャンバー内に放出する。この時、これらのガスは、断熱膨張し、１Ｋ程度に冷却される。その結果、原子量１００００程度のガスイオンクラスター２９が形成される。また、クラスター２９を、イオン化し、かつ、所定の加速電圧を与えることにより、クラスター２９をウェハーの表面に照射する。
【００９６】
このようなクラスター２９の照射により、複数のＦＥＴ上及びピラーの上面上には、厚い絶縁層１４が形成され、ピラーの側壁上には、薄い絶縁層１４が形成される。従って、絶縁層１４の上面は、凹凸を有する形状となる。尚、絶縁層１４の凸部は、ピラーの位置に対応する。
【００９７】
尚、絶縁層１４は、窒化シリコンに限られず、酸化シリコンであっても構わない
絶縁層１４を酸化シリコンとするときは、例えば、大気圧レベルのＳｉＨ４ガス及びＯ２ガスを真空チャンバー内に放出すればよい。
【００９８】
次に、図１６に示すように、ＣＭＰ法を用いて、絶縁層１４を、絶縁層１４の上面の最も低い部分Ｘ（図１５のＸに対応）まで研磨する。即ち、基本プロセスで説明したように、ＧＣＩＢ法により形成した絶縁層１４の上面の最も低い部分ＸをＣＭＰのエンドポイントとする。
【００９９】
これにより、ハードマスク層１３の上面及びビアＶ０（０），Ｖ０（１），Ｖ０（２），…の上面が、それぞれ、絶縁層１４から露出する。
【０１００】
最後に、第２の方向に隣接する１つのハードマスク層１３と１つのビアＶ０（０），Ｖ０（１），Ｖ０（２），…とを、上部電極ＵＥ（１），ＵＥ（２），ＵＥ（３），…により互いに電気的に接続する。
【０１０１】
また、上部電極ＵＥ（１），ＵＥ（３），…に接続されるビット線ＢＬ１ａを形成すると共に、上部電極ＵＥ（２），…に接続されるビット線ＢＬ１ｂを形成する。
【０１０２】
以上のステップにより、図１３のＭＲＡＭが形成される。
【０１０３】
４． むすび
実施形態によれば、ＴＡＴの短縮及び製造コストの低下を図ることができる。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０５】
１： 第１の層（下地層）、 ２’： 第２の層、 ２： ピラー、 ３，１４： 絶縁層、 １１： 下部電極、 １２’： メモリセル材料層、 １２： 抵抗変化素子、 １３’： ハードマスク材料層、 １３，４７： ハードマスク層、 ２１： 台座部、 ２２： 研磨パッド、 ２３： 保持部、 ２４： ウェハー、 ２５： 供給部、 ２６： 制御部、 ２７： トルク電流モニター部、 ３０： メモリセルアレイ、 ３１： 第１の制御回路、 ３２： 第２の制御回路、 ４１： 半導体基板、 ４２： 素子分離絶縁層、 ４３： ソース／ドレイン拡散層、 ４４： ゲート絶縁層、 ４５： 導電性シリコン層、 ４６： 金属層、 ４８： 側壁絶縁層。
【技術分野】
【０００１】
実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造方法において、下地層上にピラーを形成し、このピラーを絶縁層により埋め込んだ後に、ピラーの上面を絶縁層から露出させるプロセス（ピラーの頭出しプロセス）がある。このプロセスの課題は、ＣＭＰ(chemical mechanical polishing)やエッチバックなどによりピラーの上面を絶縁層から露出させるときに、ピラーの上面が露出した時点を把握できないことにある。このため、従来は、ＣＭＰ、ＲＩＥ(reactive ion etching)、ＩＢＥ(ion beam etching)などを組み合わる、サンプルを用いて、絶縁層のエッチング時間とピラーの上面の露出状況（絶縁層のエッチング量）との関係を検証し、最適なエッチング時間を求める、などの工夫が必要であった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１８６８６９号公報
【特許文献２】特開２００７−５９９２７号公報
【特許文献３】特開平５−２０６１２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、ＴＡＴ(turn around time)の短縮及び製造コストの低下を図ることが可能な半導体装置の製造方法を提案する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置の製造方法は、下地層上にピラーを形成する工程と、ＧＣＩＢ法を用いて、前記下地層上に、前記ピラーを覆い、かつ、上面の最も低い部分が前記ピラーの上面よりも下にある絶縁層を形成する工程と、ＣＭＰ法を用いて、前記絶縁層及び前記ピラーを、前記絶縁層の上面の最も低い部分まで研磨する工程とを備える。
【図面の簡単な説明】
【０００６】
【図１】基本プロセスを示す図。
【図２】基本プロセスを示す図。
【図３】基本プロセスを示す図。
【図４】基本プロセスを示す図。
【図５】基本プロセスを示す図。
【図６】基本プロセスを示す図。
【図７】実施例に係わるプロセスを示す図。
【図８】実施例に係わるプロセスを示す図。
【図９】実施例に係わるプロセスを示す図。
【図１０】実施例に係わるプロセスを示す図。
【図１１】抵抗変化素子の例を示す図。
【図１２】適用例としての半導体メモリを示す図。
【図１３】適用例としての半導体メモリを示す図。
【図１４】図１３の半導体メモリの製造方法を示す図。
【図１５】図１３の半導体メモリの製造方法を示す図。
【図１６】図１３の半導体メモリの製造方法を示す図。
【図１７】図１３の半導体メモリの製造方法を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態を説明する。
【０００８】
１． 基本プロセス
図１乃至図６は、基本プロセスを示している。
このプロセスは、ピラーの頭出しプロセス(a process of exposing a head of a pillar)に関する。ここで、ピラーとは、下地層上に配置される柱状部材のことであり、単層構造／積層構造、導電体（抵抗体を含む）／半導体／絶縁体などに制限はない。また、ピラーは、複数の機能要素（プラグ、電極、メモリセルなど）を含んでいてもよい。
【０００９】
まず、図１に示すように、第１の層（下地層）１上に第２の層２’を形成する。第１及び第２の層１，２’は、互いに異なる材料を備えるが、その材料の種類については、特に限定されない。また、第１及び第２の層１，２’の間にそれらよりも薄い界面層が存在していても構わない。
【００１０】
この後、第２の層２’をパターニングし、図２に示すように、ピラー２を形成する。このパターニングの方法についても、特に限定されない。例えば、ハードマスクをマスクにして、イオンビームエッチング、ＲＩＥ(Reactive ion etching)などの異方性エッチングにより、ピラー２を形成することができる。
【００１１】
次に、図３に示すように、ＧＣＩＢ(Gas cluster ion beam)法を用いて、第１の層１上に、ピラー２を覆い、かつ、上面の最も低い部分がピラー２の上面よりも下にある絶縁層３を形成する。
【００１２】
ここで、ＧＣＩＢ法とは、複数の元素を備えるクラスターをイオン化し、それをウェハーの表面に照射することにより、エッチング又は堆積を行う方法のことである。基本プロセスでは、このＧＣＩＢ法を絶縁層３の堆積のために使用する。
【００１３】
ＧＣＩＢ法によれば、イオン化されたクラスターの流れに強い方向性が生じるため、第１の層１上及びピラー２上に堆積する絶縁層３の上下方向の厚さｔ１、ｔ２は、ピラー２の側壁上に付着する絶縁層３の左右方向の厚さｔ３よりも大きくなる。
【００１４】
また、ＧＣＩＢ法により堆積する絶縁層３は、ＣＶＤ法などの従来の方法により堆積する絶縁層比べて、絶縁層３の上面の最も低い部分Ｘ、即ち、絶縁層３の凹部の底部が平坦になる性質を有する。
【００１５】
このため、絶縁層３の上面の最も低い部分Ｘをピラー２の上面Ｙよりも下にする制御が容易となる。特に、複数のピラーがアレイ状に配置される場合においては、複数のピラー間のスペースが絶縁層３により埋め込まれ易くなるが、ＧＣＩＢ法によれば、複数のピラー間のスペースを絶縁層３により完全に埋め込まない制御が可能になる。
【００１６】
次に、図４に示すように、ＣＭＰ法を用いて、絶縁層３及びピラー２を、絶縁層３の上面の最も低い部分Ｘ（図３のＸに対応）まで研磨する。即ち、ＧＣＩＢ法により形成された絶縁層３の上面の最も低い部分ＸをＣＭＰのエンドポイントとする。
【００１７】
ここで、図３のステップにおいて、絶縁層３の上面の最も低い部分Ｘをピラー２の上面Ｙよりも下にしたことにより、その最も低い部分ＸをＣＭＰのエンドポイントとすると、ピラー２の上面を絶縁層３から確実に露出させることができる。
【００１８】
これについて以下説明する。
【００１９】
図５は、ＣＭＰ装置を示している。
台座部（例えば、回転台）２１は、例えば、回転駆動（右回り／左回り）される。研磨パッド２２は、台座部２１上に搭載される。保持部２３は、ウェハー２４を保持し、かつ、ウェハー２４を保持した状態でウェハー２４を研磨パッド２２の表面部に接触させる。保持部２３は、例えば、回転駆動（右回り／左回り）される。
【００２０】
供給部２５は、台座部２１の上方、例えば、台座部２１が円柱形のとき、円の中央部の上方に配置され、研磨パッド２２の表面部にスラリーを供給する。スラリーは、例えば、研磨剤などの薬液、水などを含む。制御部２６は、台座部２１、保持部２３及び供給部２５の動作を制御する。
【００２１】
制御部２６は、トルク電流モニター部２７を有する。
【００２２】
トルク電流モニター部２７は、ＣＭＰのエンドポイントを判断する手段である。即ち、台座部２１及び保持部２３がそれぞれ一定回転で駆動されるとき、台座部２１又は保持部２３を回転駆動するトルク電流値をモニターすることにより、ＣＭＰのエンドポイントを決めることができる。
【００２３】
例えば、図３に示すように、ＧＣＩＢ法により形成された絶縁層３の上面は、凹凸を有する。このため、ＣＭＰの初期段階では、研磨パッド２２は、絶縁層３の上面の凸部のみに接触する。即ち、研磨パッド２２とウェハー２４との接触抵抗は小さく、トルク電流値も、小さい。
【００２４】
これに対し、例えば、図６に示すように、ＣＭＰの研磨時間が長くなるにつれて、絶縁層３の上面の凹凸が小さくなるため、研磨パッド２２とウェハー２４との接触抵抗が次第に大きくなり、トルク電流値も大きくなる。そして、絶縁層３の凹凸が無くなった時点、即ち、ＣＭＰによる研磨量が絶縁層３の上面の最も低い部分Ｘに達した時点で、トルク電流値は、最大値となり、その後、ほぼ一定になる。
【００２５】
従って、トルク電流値の変化点Ｐ１を検出することにより、ＣＭＰのエンドポイント（絶縁層３の上面の最も低い部分Ｘ）を決定することができる。
【００２６】
尚、トルク電流値の変化点Ｐ１を検出するために、例えば、一定の判断期間を設けるのが望ましい。ここで、既に述べたように、ＧＣＩＢ法により堆積する絶縁層３は、その上面の最も低い部分Ｘが平坦であるため、ＣＭＰのエンドポイントの検出精度を向上させることができる。
【００２７】
また、台座部２１及び保持部２３は、研磨量のむらをなくす観点から共に回転駆動されているのが望ましい。両者が回転駆動されるとき、保持部２３の回転方向と台座部２１の回転方向とは同じであるのが望ましい。
【００２８】
このように、基本プロセスによれば、従来のように、サンプルを用いて最適なエッチング時間（ＣＭＰの研磨時間）を検証する必要がなく、ＴＡＴの短縮を図ることができる。
【００２９】
また、ピラー２をＨ２ＯやＯ２などから保護する場合、一般的には、ピラー２を覆う薄い保護層（例えば、窒化シリコン）と層間絶縁層（例えば、酸化シリコン）とは別々に形成される。この場合、保護層を形成するプロセスと層間絶縁層を形成するプロセスとが必要となると共に、ピラーの上部にも十分に厚い層間絶縁層が残存するため、層間絶縁層にピラーの上面に達するコンタクトホールを形成するプロセスが必要になる。結果として、製造ステップ数の増加により、製造コストが増大する。
【００３０】
これに対し、基本プロセスによれば、ＧＣＩＢ法により形成される絶縁層３は、層間絶縁層であると共に、保護層として機能させることができる。
【００３１】
例えば、ＳｉＨ４とＮ２を含むクラスターを用いれば、ＧＣＩＢ法により形成される絶縁層３は、窒化シリコンとなる。この窒化シリコンは、層間絶縁層として及びピラー２を保護する保護層として機能させることができる。
【００３２】
従って、基本プロセスによれば、半導体装置の製造ステップ数を削減でき、製造コストの低下を図ることができる。
【００３３】
尚、コンベンショナルな堆積方法（例えば、ＣＶＤ法など）により、保護層（例えば、窒化シリコン）を十分に厚く形成し、層間絶縁層として機能させることは現実的でない。なぜなら、コンベンショナルなプロセスでは、ピラーの上部にも十分に厚い保護層が残存してしまうからである。
【００３４】
これに対し、基本プロセスによれば、保護層としての層間絶縁層は、ピラー２間のみに形成され、ピラー２の上部に形成されることはない。
【００３５】
ところで、図２のパターニングプロセスにおいて、ＧＣＩＢ法を用いることも可能である。
【００３６】
即ち、ＧＣＩＢ法は、エッチング方法として応用することもできる。この場合、図２のピラー２の形成と、図３の絶縁層３の堆積とを、同一装置内において行うことができるため、ウェハー移動によるピラー２の損傷や酸化などを防止できる。
【００３７】
以上、説明したように、基本プロセスによれば、半導体装置の製造方法におけるピラーの頭出しプロセスにおいて、ＴＡＴの短縮及び製造コストの低下を図ることができる。
【００３８】
２． 実施例
図７乃至図１０は、抵抗変化素子の頭出しプロセスを示している。
【００３９】
ここで、抵抗変化素子とは、電流、電圧、熱、磁場などにより抵抗値が変化するメモリセルのことである。抵抗変化素子をメモリセルとする半導体メモリとしては、例えば、磁気抵抗効果素子をメモリセルとするＭＲＡＭ(Magnetic Random Access Memory)、金属酸化物をメモリセルとするＲｅＲＡＭ(Resistive Random Access Memory)などがある。
【００４０】
尚、ピラーが抵抗変化素子（例えば、磁気抵抗効果素子）を含む場合、ピラー間に満たされる材料の比誘電率、即ち、ピラー間容量が抵抗変化素子の性能に与える影響はない。このため、基本プロセスで説明したように、層間絶縁層に保護層としての機能を持つ窒化シリコンを使用したとしても、ピラー２間のみに満たされる層間絶縁層が抵抗変化素子の性能に悪影響を与えることはない。
【００４１】
まず、図７に示すように、下部電極（ＬＥ：Lower electrode）１１上にメモリセル材料層（積層構造）１２’を形成する。また、メモリセル材料層１２’上にハードマスク材料層１３’を形成する。
【００４２】
この後、例えば、ＰＥＰ(Photo engraving process)を用いてレジストパターンを形成し、このレジストパターンをマスクにして、イオンビームエッチング、ＲＩＥなどの異方性エッチングにより、ハードマスク材料層１３’をパターニングし、ハードマスク層を形成する。この後、レジストパターンを除去する。
【００４３】
続けて、ハードマスク層をマスクにして、物理エッチング、例えば、ＧＣＩＢエッチングにより、メモリセル材料層１２’をパターニングする。ここで、ハードマスク層をマスクとするのは、レジストパターンをマスクにしてメモリセル材料層１２’をエッチングすると、レジストパターンをアッシングにより除去するときに、メモリセル材料層１２’が酸化されてしまうからである。
【００４４】
以上のパターニングの結果、図８に示すように、下部電極（ＬＥ）１１上に、抵抗変化素子（ＭＴＪ）１２及びハードマスク層（ＨＭ）１３を備えるピラーが形成される。
【００４５】
次に、図９に示すように、ＧＣＩＢ法を用いて、下部電極１１上に、ピラー（抵抗変化素子１２及びハードマスク層１３）を覆い、かつ、上面の最も低い部分Ｘが、ハードマスク層１３の上面Ｙ１よりも下にあり、ハードマスク層１３の下面Ｙ２よりも上にある絶縁層１４を形成する。
【００４６】
ここで、本実施例では、基本プロセスにない条件として、「ＧＣＩＢ法により形成される絶縁層１４の上面の最も低い部分がハードマスク層１３の下面よりも上である」ことが追加されている。これは、ピラーの頭出しを行うに当たって、抵抗変化素子１２がエッチングされることを防止するためである。
【００４７】
また、「絶縁層１４の上面の最も低い部分がハードマスク層１３の上面よりも下である」という条件は、「絶縁層１４の上面の最も低い部分がピラーの上面よりも下である」という条件に等価である。
【００４８】
ＧＣＩＢ法によれば、イオン化されたクラスターの流れに強い方向性が生じるため、下部電極１１上及びハードマスク層１３上に堆積する絶縁層１４の上下方向の厚さｔ１、ｔ２は、ハードマスク層１３の側壁上に付着する絶縁層１４の左右方向の厚さｔ３よりも大きくなる。このため、絶縁層１４の上面の最も低い部分Ｘを、ハードマスク層１３の上面Ｙ１よりも下にし、かつ、ハードマスク層１３の下面Ｙ２よりも上にする制御が容易となる。
【００４９】
次に、図１０に示すように、ＣＭＰ法を用いて、絶縁層１４及びハードマスク層１３を、絶縁層１４の上面の最も低い部分Ｘ（図９のＸに対応）まで研磨する。即ち、基本プロセスで説明したように、ＧＣＩＢ法により形成した絶縁層１４の上面の最も低い部分ＸをＣＭＰのエンドポイントとする。
【００５０】
ここで、図９のステップにおいて、絶縁層１４の上面の最も低い部分Ｘを、ハードマスク層１３の上面Ｙ１よりも下にし、かつ、ハードマスク層１３の下面Ｙ２よりも上にしたことにより、その最も低い部分ＸをＣＭＰのエンドポイントとすると、ハードマスク層１３の上面を絶縁層１４から確実に露出させることができる。
【００５１】
以上のステップにより、抵抗変化素子の頭出しプロセスが完了する。
【００５２】
尚、ＧＣＩＢ法は、ＣＶＤ法やＡＬＤ法に比べて、低温での絶縁層１４の堆積が可能である。例えば、ＣＶＤ法やＡＬＤ法では、４００〜６００℃の温度が必要であるが、ＧＣＩＢ法は、室温で行うことができる。このため、ＧＣＩＢ法により絶縁層１４を堆積している最中に、抵抗変化素子１２に悪影響を与えることがない。
【００５３】
図１１は、抵抗変化素子の例を示している。
【００５４】
抵抗変化素子（ＭＴＪ）１２は、例えば、磁気抵抗効果素子である。
【００５５】
この場合、抵抗変化素子１２は、下地層と、下地層上の記憶層（磁気フリー層）と、記憶層上のトンネルバリア層と、トンネルバリア層上の参照層（磁気ピンド層）と、参照層上のシフト調整層とを備える。
【００５６】
ハードマスク層１３は、抵抗変化素子１２上に配置される。
【００５７】
記憶層及び参照層は、例えば、ＣｏＦｅＢを備え、トンネルバリア層は、例えば、ＭｇＯを備える。シフト調整層は、例えば、Ｐｔ、Ｐｄ、Ｉｒのうちの１つを備える。ハードマスク層１３は、例えば、ＴｉＮ、ＴａＮのうちの１つを備える。
【００５８】
シフト調整層は、磁気抵抗層の構造に起因する磁気フリー層の磁気ヒステリシス曲線のシフトを調整する機能を有する。シフト調整層は、磁気ピンド層に付加されることによりその機能を発揮する。
【００５９】
第１の例と第２の例が異なる点は、記憶層と参照層の平面サイズの関係にある。
【００６０】
即ち、第１の例では、抵抗変化素子１２内の記憶層及び参照層の平面サイズは、互いに同じである。また、この例は、記憶層及び参照層の側壁が下に向かってテーパ状である場合を含む。この場合、記憶層及び参照層の平面サイズは、互いに異なり、かつ、記憶層及び参照層の側壁は、斜めに連続的に変化する。
【００６１】
また、第２の例では、抵抗変化素子１２内の記憶層及び参照層の平面サイズは、互いに異なる。この例での「平面サイズが異なる」とは、記憶層及び参照層の側壁が不連続である場合を意味する。
【００６２】
第２の例の特徴は、抵抗変化素子１２をパターニングするときに発生する再付着層(Re-deposition layer)による記憶層と参照層との電気的ショートを防止できる点にある。
【００６３】
尚、本例では、抵抗変化素子ＭＴＪの平面図（平面形状）は、円形を有しているが、これに限られない。抵抗変化素子ＭＴＪの平面形状は、四角形又は楕円に近い形状であっても構わない。
【００６４】
３． 適用例
近年、不揮発性半導体メモリとして、トンネル磁気抵抗効果（ＴＭＲ: Tunneling Magneto Resistive））を利用した磁気ランダムアクセスメモリ（ＭＲＡＭ）が開発されている。ＭＲＡＭは、高速読み出し／書き込み、低消費電力動作及び大容量化が可能といった特徴を持ち、次世代ワーキングメモリとしての応用が期待されている。
【００６５】
ＭＲＡＭのメモリセルは、抵抗変化素子としての磁気抵抗効果素子である。近年では、磁気抵抗効果素子の記憶層の磁化を反転させるに当たり、スピン角運動量移動(ＳＭＴ： Spin-momentum-transfer)現象を利用する、いわゆるスピン注入磁化反転方式を採用するのが主流である。この方式によれば、磁気抵抗効果素子のサイズが小さくなるに従い、磁化反転電流も小さくなる、というスケーラビリティ性を実現できるため、将来の大容量化にとって望ましい。
【００６６】
また、スピン注入磁化反転方式は、記憶層及び参照層が垂直磁化(perpendicular magnetization)を持つ場合に特に有効である。この場合、磁気抵抗効果素子を、その形状に関係なく、微細化することができるからである。記憶層及び参照層が面内磁化(in-plane magnetization)を持つ場合には、磁気抵抗効果素子に形状磁気異方性を付けなければならないため、微細化には望ましくない。
【００６７】
ここで、垂直磁化とは、残留磁化の方向が記憶層及び参照層の膜面（上面／下面）に対して垂直又はほぼ垂直となることである。この明細書において、ほぼ垂直とは、残留磁化の方向が記憶層及び参照層の膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。
【００６８】
以下、実施例に係わる抵抗変化素子（磁気抵抗効果素子）の製造方法をＭＲＡＭに適用した場合について説明する。
【００６９】
図１２は、ＭＲＡＭのメモリセルアレイの例を示している。
【００７０】
メモリセルアレイ３０は、複数の磁気抵抗効果素子ＭＴＪ（１）〜ＭＴＪ（５）、複数のビアＶ０（０）〜Ｖ０（４）及び複数のＦＥＴ ＳＷ（１）〜ＳＷ（４）を備える。
【００７１】
複数の磁気抵抗効果素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）は、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される。
【００７２】
また、複数の磁気抵抗効果素子ＭＴＪ（１）〜ＭＴＪ（５）のみを見たとき、これら複数の磁気抵抗効果素子ＭＴＪ（１）〜ＭＴＪ（５）は、一定ピッチで格子状に配置される。同様に、複数のビアＶ０（０）〜Ｖ０（４）のみを見たとき、これら複数のビアＶ０（０）〜Ｖ０（４）は、一定ピッチで格子状に配置される。
【００７３】
複数のＦＥＴ ＳＷ（１）〜ＳＷ（４）は、複数の磁気抵抗効果素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）と同様に、格子状に配置される。１つのＦＥＴは、第１の方向に隣接する１つの磁気抵抗効果素子と１つのビアとの間に接続される。
【００７４】
例えば、ＦＥＴ ＳＷ（１）は、複数の磁気抵抗効果素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）のうち第１の方向に隣接する磁気抵抗効果素子ＭＴＪ（１）とビアＶ０（１）との間に接続される。また、ＦＥＴ ＳＷ（２）は、複数の磁気抵抗効果素子ＭＴＪ（１）〜ＭＴＪ（５）及び複数のビアＶ０（０）〜Ｖ０（４）のうち第１の方向に隣接する磁気抵抗効果素子ＭＴＪ（２）とビアＶ０（２）との間に接続される。
【００７５】
複数のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…は、第２の方向に延び、第２の方向に並ぶ複数のＦＥＴのゲートに共通に接続される。
【００７６】
例えば、ワード線ＷＬ１は、ＦＥＴ ＳＷ（１）のゲートに接続され、ワード線ＷＬ２は、ＦＥＴ ＳＷ（２）のゲートに接続される。
【００７７】
複数の上部電極ＵＥ（１）〜ＵＥ（５）の各々は、第２の方向に隣接する１つの磁気抵抗効果素子と１つのビアとの間に接続される。
【００７８】
例えば、上部電極ＵＥ（１）は、ビアＶ０（０）及び磁気抵抗効果素子ＭＴＪ（１）に接続される。また、上部電極ＵＥ（２）は、ビアＶ０（１）及び磁気抵抗効果素子ＭＴＪ（２）に接続される。さらに、上部電極ＵＥ（３）は、ビアＶ０（２）及び磁気抵抗効果素子ＭＴＪ（３）に接続される。
【００７９】
複数のビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，…は、第１の方向に延び、第１の方向に並ぶ複数の上部電極ＵＥ（１）〜ＵＥ（５）に一つおきに接続される。
【００８０】
例えば、ビット線ＢＬ１ａ，ＢＬ２ａは、奇数番目の上部電極ＵＥ（１），ＵＥ（３），ＵＥ（５）に接続される。また、ビット線ＢＬ１ｂ，ＢＬ２ｂは、偶数番目の上部電極ＵＥ（２），ＵＥ（４）に接続される。
【００８１】
第１の制御回路３１は、複数のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…の電位を制御する。第２の制御回路３２は、複数のビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，…の電位を制御する。
【００８２】
例えば、磁気抵抗効果素子ＭＴＪ（１）について読み出し／書き込みを行うとき、第１の制御回路３１を用いて、ワード線ＷＬ１の電位を“Ｈ”にし、その他のワード線ＷＬ２，ＷＬ３，ＷＬ４，…の電位を“Ｌ”にする。ここで、“Ｈ”とは、ＦＥＴをオンにする電位のことであり、“Ｌ”とは、ＦＥＴをオフにする電位のことである。
【００８３】
この時、第２の制御回路３２を用いて、複数のビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，…の電位を制御することにより、磁気抵抗効果素子ＭＴＪ（１）について読み出し／書き込みを行うことができる。
【００８４】
図１３は、図１２のメモリセルアレイのデバイス構造の例を示している。
【００８５】
半導体基板４１内には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層４２が配置される。素子分離絶縁層４２に取り囲まれた素子領域（アクティブエリア）内には、複数のソース／ドレイン拡散層４３が配置される。
【００８６】
また、複数のソース／ドレイン拡散層４３間のチャネル領域上には、ゲート絶縁層４４、導電性シリコン層４５、金属層４６及びハードマスク層４７が配置される。金属層４６は、例えば、金属シリサイドを含む。金属層４６は、単層でも、複数層でもよい。ハードマスク層４７は、例えば、絶縁層である。
【００８７】
導電性シリコン層４５及び金属層４６は、ＦＥＴのゲートとして機能すると共に、第２の方向に延びることによりワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…としても機能する。ゲート絶縁層４４、導電性シリコン層４５、金属層４６及びハードマスク層４７の側壁には、複数のソース／ドレイン拡散層４３に対するコンタクトをセルフアラインで行うための側壁絶縁層４８が配置される。
【００８８】
複数のソース／ドレイン拡散層４３上には、複数のコンタクトビア（プラグ）ＣＢが配置される。複数のコンタクトビアＣＢ上には、複数の磁気抵抗効果素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…及び複数のビアＶ０（０），Ｖ０（１），Ｖ０（２），…が配置される。これら複数の磁気抵抗効果素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…及び複数のビアＶ０（０），Ｖ０（１），Ｖ０（２），…上には、複数の上部電極ＵＥ（１），ＵＥ（２），ＵＥ（３），…が配置される。
【００８９】
次に、図１３のＭＲＡＭの製造方法を説明する。
【００９０】
まず、図１４に示すように、周知の技術を用いて、半導体基板４１内に素子分離絶縁層４２を形成し、かつ、半導体基板４１上に複数のＦＥＴを形成する。複数のＦＥＴの各々は、ソース／ドレイン拡散層４３、ゲート絶縁層４４、導電性シリコン層４５、金属層４６、ハードマスク層４７及び側壁絶縁層４８を有する。
【００９１】
また、ソース／ドレイン拡散層４３上にセルフアラインでコンタクトビアＣＢを形成した後、コンタクトビアＣＢ上に、複数の磁気抵抗効果素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…及び複数のビアＶ０（０），Ｖ０（１），Ｖ０（２），…を形成する。複数の磁気抵抗効果素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…及び複数のビアＶ０（０），Ｖ０（１），Ｖ０（２），…は、それぞれ、ピラー形状を有する。
【００９２】
また、磁気抵抗効果素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…は、ハードマスク層１３をマスクにして、物理エッチング（例えば、ＧＣＩＢエッチング）によりパターニングするのが望ましい。
【００９３】
次に、図１５に示すように、ＧＣＩＢ法を用いて、複数のＦＥＴ上に、ピラー（複数の磁気抵抗効果素子ＭＴＪ（１），ＭＴＪ（２），ＭＴＪ（３），…及び複数のビアＶ０（０），Ｖ０（１），Ｖ０（２），…）を覆い、かつ、上面の最も低い部分Ｘが、ハードマスク層１３（図１４参照）の上面よりも下にあり、ハードマスク層１３（図１４参照）の下面よりも上にある絶縁層１４を形成する。
【００９４】
ここで、ＧＣＩＢ法により形成する絶縁層１４が窒化シリコンである場合を説明する。
【００９５】
まず、大気圧レベルのＳｉＨ４ガス及びＮ２ガスを真空チャンバー内に放出する。この時、これらのガスは、断熱膨張し、１Ｋ程度に冷却される。その結果、原子量１００００程度のガスイオンクラスター２９が形成される。また、クラスター２９を、イオン化し、かつ、所定の加速電圧を与えることにより、クラスター２９をウェハーの表面に照射する。
【００９６】
このようなクラスター２９の照射により、複数のＦＥＴ上及びピラーの上面上には、厚い絶縁層１４が形成され、ピラーの側壁上には、薄い絶縁層１４が形成される。従って、絶縁層１４の上面は、凹凸を有する形状となる。尚、絶縁層１４の凸部は、ピラーの位置に対応する。
【００９７】
尚、絶縁層１４は、窒化シリコンに限られず、酸化シリコンであっても構わない
絶縁層１４を酸化シリコンとするときは、例えば、大気圧レベルのＳｉＨ４ガス及びＯ２ガスを真空チャンバー内に放出すればよい。
【００９８】
次に、図１６に示すように、ＣＭＰ法を用いて、絶縁層１４を、絶縁層１４の上面の最も低い部分Ｘ（図１５のＸに対応）まで研磨する。即ち、基本プロセスで説明したように、ＧＣＩＢ法により形成した絶縁層１４の上面の最も低い部分ＸをＣＭＰのエンドポイントとする。
【００９９】
これにより、ハードマスク層１３の上面及びビアＶ０（０），Ｖ０（１），Ｖ０（２），…の上面が、それぞれ、絶縁層１４から露出する。
【０１００】
最後に、第２の方向に隣接する１つのハードマスク層１３と１つのビアＶ０（０），Ｖ０（１），Ｖ０（２），…とを、上部電極ＵＥ（１），ＵＥ（２），ＵＥ（３），…により互いに電気的に接続する。
【０１０１】
また、上部電極ＵＥ（１），ＵＥ（３），…に接続されるビット線ＢＬ１ａを形成すると共に、上部電極ＵＥ（２），…に接続されるビット線ＢＬ１ｂを形成する。
【０１０２】
以上のステップにより、図１３のＭＲＡＭが形成される。
【０１０３】
４． むすび
実施形態によれば、ＴＡＴの短縮及び製造コストの低下を図ることができる。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０５】
１： 第１の層（下地層）、 ２’： 第２の層、 ２： ピラー、 ３，１４： 絶縁層、 １１： 下部電極、 １２’： メモリセル材料層、 １２： 抵抗変化素子、 １３’： ハードマスク材料層、 １３，４７： ハードマスク層、 ２１： 台座部、 ２２： 研磨パッド、 ２３： 保持部、 ２４： ウェハー、 ２５： 供給部、 ２６： 制御部、 ２７： トルク電流モニター部、 ３０： メモリセルアレイ、 ３１： 第１の制御回路、 ３２： 第２の制御回路、 ４１： 半導体基板、 ４２： 素子分離絶縁層、 ４３： ソース／ドレイン拡散層、 ４４： ゲート絶縁層、 ４５： 導電性シリコン層、 ４６： 金属層、 ４８： 側壁絶縁層。
【特許請求の範囲】
【請求項１】
下地層上にピラーを形成する工程と、
ＧＣＩＢ法を用いて、前記下地層上に、前記ピラーを覆い、かつ、上面の最も低い部分が前記ピラーの上面よりも下にある絶縁層を形成する工程と、
ＣＭＰ法を用いて、前記絶縁層及び前記ピラーを、前記絶縁層の上面の最も低い部分まで研磨する工程とを具備する半導体装置の製造方法。
【請求項２】
前記ピラーは、前記下地層上のメモリセルと、前記メモリセル上のハードマスク層とを備え、前記絶縁層を形成する工程において、前記絶縁層の上面の最も低い部分は、前記ハードマスク層の下面よりも上、前記ハードマスク層の上面よりも下にある請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁層を形成する工程において、前記下地層上の前記絶縁層の上下方向の厚さは、前記ピラーの側壁上の前記絶縁層の前記上下方向に垂直な左右方向の厚さよりも大きい請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ＧＣＩＢ法は、ＳｉＨ４とＮ２を含むクラスターを用いて行われる請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ピラーは、ＧＣＩＢ法によりパターニングされる請求項１に記載の半導体装置の製造方法。
【請求項１】
下地層上にピラーを形成する工程と、
ＧＣＩＢ法を用いて、前記下地層上に、前記ピラーを覆い、かつ、上面の最も低い部分が前記ピラーの上面よりも下にある絶縁層を形成する工程と、
ＣＭＰ法を用いて、前記絶縁層及び前記ピラーを、前記絶縁層の上面の最も低い部分まで研磨する工程とを具備する半導体装置の製造方法。
【請求項２】
前記ピラーは、前記下地層上のメモリセルと、前記メモリセル上のハードマスク層とを備え、前記絶縁層を形成する工程において、前記絶縁層の上面の最も低い部分は、前記ハードマスク層の下面よりも上、前記ハードマスク層の上面よりも下にある請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁層を形成する工程において、前記下地層上の前記絶縁層の上下方向の厚さは、前記ピラーの側壁上の前記絶縁層の前記上下方向に垂直な左右方向の厚さよりも大きい請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ＧＣＩＢ法は、ＳｉＨ４とＮ２を含むクラスターを用いて行われる請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ピラーは、ＧＣＩＢ法によりパターニングされる請求項１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−１６５５７（Ｐ２０１３−１６５５７Ａ）
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１１−１４６５７７（Ｐ２０１１−１４６５７７）
【出願日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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