半導体装置の製造方法
【課題】半導体装置の信頼性を向上させ、半導体装置の製造歩留まりを向上させる。
【解決手段】半導体基板１の主面に酸化膜として絶縁膜２を形成し、絶縁膜２上に窒化シリコン膜を形成してから、素子分離用の溝４ａをプラズマドライエッチングにより形成し、溝４ａを埋めるように酸化シリコンからなる絶縁膜６をＨＤＰ−ＣＶＤ法で形成し、ＣＭＰ処理により溝４ａの外部の絶縁膜６を除去し、溝４ａ内に絶縁膜６を残す。それから、窒化シリコン膜を除去する。その後、絶縁膜２をウェットエッチングで除去して半導体基板１を露出させるが、この際、半導体基板１の主面に１４０ルクス以上の光を当てながら絶縁膜２をウェットエッチングする。
【解決手段】半導体基板１の主面に酸化膜として絶縁膜２を形成し、絶縁膜２上に窒化シリコン膜を形成してから、素子分離用の溝４ａをプラズマドライエッチングにより形成し、溝４ａを埋めるように酸化シリコンからなる絶縁膜６をＨＤＰ−ＣＶＤ法で形成し、ＣＭＰ処理により溝４ａの外部の絶縁膜６を除去し、溝４ａ内に絶縁膜６を残す。それから、窒化シリコン膜を除去する。その後、絶縁膜２をウェットエッチングで除去して半導体基板１を露出させるが、この際、半導体基板１の主面に１４０ルクス以上の光を当てながら絶縁膜２をウェットエッチングする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、素子分離領域を形成する工程を含む半導体装置の製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板に溝を形成し、この溝に絶縁膜を埋め込むことで、素子分離領域が形成される。この素子分離領域で規定された活性領域に種々の半導体素子が形成されることにより、半導体装置が製造される。各活性領域同士は、素子分離領域によって電気的に分離することができる。
【０００３】
特開２００６−１７３２６０号公報（特許文献１）には、ウェットエッチング処理を行う前に半導体基板を除電する処理を行う技術が記載されている。
【０００４】
特開２００８−１１３０２８号公報（特許文献２）には、水素の標準電極電位よりも正電位である物質をシリコン表面に局所的に付着させ、前記シリコンに対する光を遮断して当該シリコンに生成される電子正孔対を抑制しつつ、当該シリコン表面のうち前記物質が付着する部分でＨＦと当該シリコンを酸化反応させて電子ｅ−を生成し、当該電子ｅ−を水素イオンＨ＋と反応させる技術が記載されている。
【０００５】
特開２００９−４９２９３号公報（特許文献３）に記載の技術は、基板１２の上に第１の絶縁膜１１を形成する工程（ａ）と、第１の絶縁膜１１をウェットエッチングにより選択的に除去する工程（ｃ）と、基板１２における第１の絶縁膜１１が除去された領域の上に第２の絶縁膜１７を形成する工程（ｄ）とを備えている。そして、工程（ｃ）では、少なくともウェットエッチングを開始してから薬液が基板と接液するまでの期間において基板１２の表面に可視光又は赤外光からなる照明光を照射している（ここで記載されている符号は特許文献３における符号に対応している）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１７３２６０号公報
【特許文献２】特開２００８−１１３０２８号公報
【特許文献３】特開２００９−４９２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
素子分離領域の形成工程について検討したところ、素子分離領域形成後に半導体基板にピット（窪み、穴）が発生しやすいことが分かった。
【０００９】
素子分離領域を形成するには、まず、半導体基板の主面に酸化膜を形成してから、その酸化膜上に窒化シリコン膜を形成し、窒化シリコン膜、酸化膜および半導体基板に素子分離用の溝を形成する。それから、この溝を埋めるように酸化シリコン膜を形成してから、ＣＭＰ処理により溝の外部の酸化シリコン膜を除去し、溝内に酸化シリコン膜を残す。そして、窒化シリコン膜を除去する。このようにして、溝に埋め込まれた酸化シリコン膜からなる素子分離領域が形成される。その後、半導体基板の主面の酸化膜をウェットエッチングで除去して半導体基板を露出させる。このような素子分離領域形成工程において、半導体基板の主面の酸化膜をウェットエッチングで除去して半導体基板を露出させたときに、半導体基板にピットが発生しやすいことが分かった。
【００１０】
半導体基板にピットが発生した場合、そのピットを含む半導体チップ領域（半導体ウエハにおいて後で個々の半導体チップが取得される各領域を半導体チップ領域と称する）から取得された半導体チップ（半導体装置）の信頼性を低下させる虞がある。また、ピットを含む半導体チップ領域から取得された半導体チップを選別して除去する場合は、半導体装置の製造歩留まりを低下させ、コスト上昇の原因となる。
【００１１】
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００１２】
また、本発明の目的は、半導体装置の製造歩留まりを向上させることができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板を準備する工程、（ｂ）前記半導体基板の主面に第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第１絶縁膜および前記半導体基板に素子分離用の溝を形成する工程、（ｄ）前記溝を埋めるように、前記半導体基板の主面上に第２絶縁膜を形成する工程を有している。更に、（ｅ）ＣＭＰ処理により前記溝の外部の前記第２絶縁膜を除去し、前記溝内に前記第２絶縁膜を残す工程、（ｆ）前記第１絶縁膜をウェットエッチングで除去して前記半導体基板を露出させる工程を有している。そして、前記（ｆ）工程では、前記半導体基板の主面の少なくとも一部に１４０ルクス以上の光を当てながら前記第１絶縁膜をウェットエッチングする。
【００１６】
また、他の代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板を準備する工程、（ｂ）前記半導体基板の主面に第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第１絶縁膜および前記半導体基板に素子分離用の溝を形成する工程、（ｄ）前記溝を埋めるように、前記半導体基板の主面上に第２絶縁膜を形成する工程を有している。更に、（ｅ）ＣＭＰ処理により前記溝の外部の前記第２絶縁膜を除去し、前記溝内に前記第２絶縁膜を残す工程、（ｆ）前記第１絶縁膜をウェットエッチングで除去して前記半導体基板を露出させる工程を有している。そして、前記（ｆ）工程では、前記半導体基板の主面に光を当てながら前記第１絶縁膜をウェットエッチングし、前記（ｆ）工程の後において、前記半導体基板の主面に絶縁膜と前記絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って前記半導体基板を露出させる際には、前記半導体基板の主面の照度が、前記（ｆ）工程における前記半導体基板の主面の照度よりも低くなるようにする。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。
【００１９】
また、半導体装置の製造コストを低減させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】ステップＳ１１の絶縁膜の除去工程（ウェットエッチング工程）で用いた半導体製造装置（エッチング装置）の説明図である。
【図３１】ステップＳ１１の絶縁膜の除去工程（ウェットエッチング工程）で用いた半導体製造装置（エッチング装置）の説明図である。
【図３２】半導体基板の主面の酸化膜をウェットエッチングで除去したときに発生する欠陥の説明図である。
【図３３】半導体基板の主面の酸化膜をウェットエッチングで除去したときに発生する欠陥の説明図である。
【図３４】半導体基板の主面の酸化膜をウェットエッチングで除去したときに発生する欠陥の説明図である。
【図３５】半導体ウエハの主面の電荷分布の説明図である。
【図３６】半導体ウエハの主面の電荷分布の説明図である。
【図３７】ピットの発生状況を示す説明図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
＜半導体装置の製造工程＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３〜図２９は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。
【００２５】
まず、図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する（図１のステップＳ１）。次に、図４に示されるように、半導体基板１を酸化（好ましくは熱酸化）して半導体基板１の表面（主面）に絶縁膜（酸化膜）２を形成する（図１のステップＳ２）。次に、図５に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜２上に、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法（例えば熱ＣＶＤ法）などにより、絶縁膜３を形成（堆積）する（図１のステップＳ３）。絶縁膜２は、好ましくは酸化シリコン膜からなり、絶縁膜３は好ましくは窒化シリコン膜からなる。絶縁膜２の厚みは、例えば５〜２０ｎｍ程度とすることができ、絶縁膜３の厚みは、例えば１００〜５００ｎｍ程度とすることができる。
【００２６】
次に、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図６に示されるように、フォトレジストパターン（レジストパターン、レジスト層、マスク層）ＰＲ１を形成する。フォトレジストパターンＰＲ１は、後述の溝４ａ形成予定領域に開口部を有している。
【００２７】
次に、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、絶縁膜３、絶縁膜２および半導体基板１を順次ドライエッチング（プラズマドライエッチング）することにより、図７に示されるように、溝（素子分離用の溝）４ａを形成する（図１のステップＳ４）。このステップＳ４では、プラズマドライエッチングによって溝４ａを形成する。溝４ａは、絶縁膜３、絶縁膜２および半導体基板１にかけて形成されている。すなわち、溝４ａは、絶縁膜３および絶縁膜２を貫通し、溝４ａの底部が半導体基板１の厚みの途中に位置するように形成されている。半導体基板１における溝４ａの深さ（半導体基板１の表面から溝４ａの底面までの深さ）は、例えば３００〜７００ｎｍ程度である。溝４ａは、素子分離用の溝であり、すなわち後述する素子分離領域４を形成するための溝である。溝４ａの形成後、フォトレジストパターンＰＲ１は除去する。図７には、フォトレジストパターンＰＲ１を除去した段階（状態）が示されている。
【００２８】
ここで、プラズマドライエッチングとは、プラズマを利用したドライエッチングのことである。プラズマドライエッチングには、主にラジカルによってエッチングが進行する場合と、主にイオンによってエッチングが進行する場合と、ラジカルとイオンの両方によってエッチングが進行する場合とが含まれる。このため、主にラジカルよってエッチングが進行するプラズマエッチングだけでなく、主にイオンによってエッチングが進行する反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）も、プラズマドライエッチングに含むものとする。
【００２９】
次に、図８に示されるように、溝４ａの内部（すなわち溝４ａの底面および側壁）と絶縁膜３の表面とを酸化（好ましくは熱酸化）して絶縁膜５を形成する（図１のステップＳ５）。絶縁膜５は、酸化膜であり、溝４ａの内部（すなわち溝４ａの底面および側壁上）と絶縁膜３の表面上とに形成されるが、絶縁膜５のうち、溝４ａの底面および側壁で露出する半導体基板１の露出面に形成された部分は、酸化シリコン膜からなり、絶縁膜３の表面に形成された部分は、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜５の厚みは、例えば５〜２０ｎｍ程度とすることができる。
【００３０】
次に、図９に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜５上に、溝４ａ内を埋めるように、絶縁膜６を形成（堆積）する（図１のステップＳ６）。絶縁膜６は、好ましくは酸化シリコン膜からなる。絶縁膜６は、好ましくはプラズマＣＶＤにより形成し、特に好ましくはＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法により形成する。絶縁膜６は、溝４ａ内を埋めることができるような厚みに形成する。溝４ａの深さにもよるが、絶縁膜６の厚みは５００〜１０００ｎｍ程度とすることができる。プラズマＣＶＤ法（特にＨＤＰ−ＣＶＤ法）により絶縁膜６を成膜した場合、絶縁膜５は、絶縁膜６を堆積する際の半導体基板１へのダメージを防止する作用を備えている。絶縁膜６の形成後、スクラバ洗浄（例えば純水を使用したスクラバ洗浄）のような洗浄処理が行われる。
【００３１】
次に、溝４ａに埋め込んだ絶縁膜６を焼き締めるための熱処理（アニール処理）を行う。この熱処理は、半導体基板１を例えば４００〜１２００℃程度で熱処理することにより、行うことができる。
【００３２】
次に、半導体基板１の主面（主面全面）上に、すなわち絶縁膜６上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図１０に示されるように、フォトレジストパターン（レジストパターン、レジスト層、マスク層）ＰＲ２を形成する。フォトレジストパターンＰＲ２は、平面視で、溝４ａを覆い（すなわち溝４ａと重なり）、かつ溝４ａが形成されていない領域を露出するようなパターン形状を有している。
【００３３】
次に、フォトレジストパターンＰＲ２をエッチングマスクとして用いて、絶縁膜６をドライエッチング（プラズマドライエッチング）することにより、フォトレジストパターンＰＲ２から露出する部分の絶縁膜６（すなわち平面視で溝４ａに重ならない領域の絶縁膜６）をエッチバックして厚みを薄くする（図１のステップＳ７）。このステップＳ７は、プラズマドライエッチングを用いることが好ましい。その後、フォトレジストパターンＰＲ２をアッシング（プラズマアッシング）などにより除去し、更に、洗浄処理（例えば純水を使用した洗浄処理）が行われる。図１１には、フォトレジストパターンＰＲ２を除去した段階（状態）が示されている。ステップＳ７は、後で行うステップＳ８のＣＭＰ処理におけるディッシングなどを抑制または防止するために行われるが、それが気にならない場合は、ステップＳ７を省略することもできる。
【００３４】
次に、絶縁膜６をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨する（図１のステップＳ８）。これにより、図１２に示されるように、溝４ａの外部の絶縁膜６が除去され、溝４ａ内に絶縁膜６が残される。また、このＣＭＰ処理の際に、絶縁膜３上の絶縁膜５も除去され、絶縁膜３の上面が露出される。また、ステップＳ８のＣＭＰ処理は、絶縁膜６，５（酸化シリコン膜）の研磨速度に比べて、絶縁膜３（窒化シリコン膜）の研磨速度が小さくなるような条件で行われるため、絶縁膜３はＣＭＰ処理のストッパ膜（または保護膜）として機能することができる。
【００３５】
次に、図１３に示されるように、溝４ａ内の絶縁膜６の上部（上面）をドライエッチング（プラズマドライエッチング）によってエッチバックすることにより、溝４ａ内の絶縁膜６の上面を後退させる（図１のステップＳ９）。このステップＳ９は、プラズマドライエッチングを用いることが好ましいが、絶縁膜６（酸化シリコン膜）のエッチング速度に比べて絶縁膜３（窒化シリコン膜）のエッチング速度が小さくなるようなエッチング条件で行われる。このため、ステップＳ９の前（かつステップＳ８の後）には、溝４ａ内の絶縁膜６の上面の高さ位置は、絶縁膜３の上面の高さ位置とほぼ同じであったものが、ステップＳ９の後（かつ後述のステップＳ１０の前）には、溝４ａ内の絶縁膜６の上面の高さ位置は、絶縁膜３の上面の高さ位置よりも低くなる。但し、溝４ａ内の絶縁膜６の上面の高さ位置が、半導体基板１と絶縁膜２との界面の高さ位置よりも低くなる前に、ステップＳ９のドライエッチング（プラズマドライエッチング）を終了することが好ましい。図１３には、溝４ａ内の絶縁膜６の上面の高さ位置が、絶縁膜２の上面の高さ位置と絶縁膜３の上面の高さ位置との間に位置する場合が示されている。
【００３６】
次に、図１４に示されるように、熱リン酸などの薬液（エッチング液）を用いたウェットエッチングにより絶縁膜３を除去する（図１のステップＳ１０）。この際のウェットエッチングは、絶縁膜３（窒化シリコン膜）のエッチング速度に比べて絶縁膜６，５，２（酸化シリコン膜）のエッチング速度が小さくなるようなエッチング条件で行われる。このため、ステップＳ１０では、絶縁膜３が選択的に除去されて、絶縁膜２の上面が露出される。
【００３７】
次に、図１５に示されるように、フッ酸などの薬液（エッチング液）を用いたウェットエッチングにより、絶縁膜２を除去する（図１のステップＳ１１）。絶縁膜２を除去したことにより、半導体基板１の上面（表面、Ｓｉ面）が露出される。すなわち、ステップＳ１１では、絶縁膜２をウェットエッチングして除去することにより、半導体基板１のＳｉ面が露出される。また、ステップＳ１１のウェットエッチングは、絶縁膜２が除去されて半導体基板１の上面が露出される程度だけ行うため、溝４ａの内部の絶縁膜６，５は、ほとんどエッチングされずに残存する。溝４ａの内部に残存する絶縁膜５および絶縁膜６により、素子分離領域（素子分離）４が形成される。
【００３８】
ステップＳ１１を行う直前の段階で溝４ａの内部に残存する絶縁膜５および絶縁膜６を素子分離領域４とみなすこともできるが、この場合、ステップＳ１１直前における素子分離領域４の上面がステップＳ１１でわずかにエッチングされたものが、ステップＳ１１後の素子分離領域４となる。
【００３９】
また、ステップＳ１１では、半導体基板１の主面上（すなわち絶縁膜２上）にレジスト層（フォトレジスト層）が形成されていない状態で絶縁膜２をウェットエッチングするため、半導体基板１の主面全面で絶縁膜２がエッチングされて除去される。このため、ステップＳ１１を行うと、素子分離領域４が形成されている領域以外の領域（すなわち活性領域）の半導体基板１の表面（Ｓｉ面）が露出された状態となる。このステップＳ１１の絶縁膜２の除去工程（ウェットエッチング工程）については、後でより詳細に説明する。
【００４０】
このようにして、半導体基板１の溝４ａ内に埋め込まれた絶縁膜５，６からなる素子分離領域４が形成される。絶縁膜６に比べて絶縁膜５は薄いため、素子分離領域４は、主として溝４ａ内に埋め込まれた絶縁膜６により形成される。このように、素子分離領域４は、ＳＴＩ（Shallow Trench Isolation）法により形成される。素子分離領域４を形成したことで、半導体基板１においては、素子分離領域４によって活性領域が規定（画定）され、その活性領域に、以降の工程で種々の半導体素子（例えば後述するＭＩＳＦＥＴＱ１，Ｑ２など）が形成される。
【００４１】
次に、図１６に示されるように、半導体基板１の主面から所定の深さに渡ってウエル領域を形成する（図２のステップＳ１２）。本実施の形態では、ＭＩＳＦＥＴとしてｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するため、ここでは、ウエル領域としてｐ型ウエル（ｐ型のウエル領域）ＰＷを形成する。ｐ型ウエルＰＷは、半導体基板1に対してホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって形成することができる。ｐチャネル型のＭＩＳＦＥＴを形成する場合は、半導体基板1に対してリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ型のウエル領域（ｎ型ウエル）を形成する。
【００４２】
次に、図１７に示されるように、半導体基板１の表面（すなわちｐ型ウエルＰＷの表面）上に、ＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜１１を形成する（図２のステップＳ１３）。絶縁膜１１は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００４３】
次に、半導体基板１の主面（主面全面）上に、すなわち絶縁膜１１上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図１８に示されるように、フォトレジストパターン（レジストパターン、レジスト層、マスク層）ＰＲ３を形成する。
【００４４】
次に、図１９に示されるように、フォトレジストパターンＰＲ３をエッチングマスクとして用いて、絶縁膜１１をエッチングしてフォトレジストパターンＰＲ３から露出する部分の絶縁膜１１を選択的に除去する（図２のステップＳ１４）。この際、フォトレジストパターンＰＲ３に覆われた部分の絶縁膜１１は除去されずに残存する。ステップＳ１４のエッチングには、薬液（エッチング液）としてフッ酸などを用いたウェットエッチングを採用することができる。絶縁膜１１が除去された領域では、半導体基板１の上面（表面、Ｓｉ面）が露出する。
【００４５】
ここで、高耐圧のＭＩＳＦＥＴが形成される予定領域（以下、高耐圧ＭＩＳ領域１Ａと称す）では、絶縁膜１１が残され、一方、低耐圧のＭＩＳＦＥＴが形成される予定領域（以下、低耐圧ＭＩＳ領域１Ｂと称す）では、絶縁膜１１が除去されて半導体基板１の上面（すなわちＳｉ面）が露出される。つまり、フォトレジストパターンＰＲ３は、平面視で、高耐圧ＭＩＳ領域１Ａを覆い、かつ低耐圧ＭＩＳ領域１Ｂを露出するようなパターン形状を有している。また、フォトレジストパターンＰＲ３を用いた絶縁膜１１のウェットエッチング（すなわちステップＳ１４）を行う前に、アッシャーを用いたプラズマ処理などによりフォトレジストパターンＰＲ３に対して表面処理（プラズマ表面処理）を行い、それによってウェットエッチング時の濡れ性向上（フォトレジストパターンＰＲ３に対する濡れ性向上）を図ることもできる。
【００４６】
次に、図２０に示されるように、フォトレジストパターンＰＲ３を除去する。フォトレジストパターンＰＲ３の除去には、ウェット処理による除去を用い、例えばＳＰＭ（Sulfuric acid-Hydrogen Peroxide Mixture）液を用いたＳＰＭ洗浄を用いることができる。
【００４７】
次に、上記ステップＳ１４のウェットエッチング工程（フォトレジストパターンＰＲ３をエッチングマスクとして絶縁膜１１をウェットエッチングする工程）で絶縁膜１１が除去された領域（すなわち低耐圧ＭＩＳ領域１Ｂ）における半導体基板１の表面（すなわちｐ型ウエルＰＷの表面）上に、図２１に示されるように、酸化（例えば熱酸化）によりＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜１２を形成する（図２のステップＳ１５）。絶縁膜１２は、例えば薄い酸化シリコン膜などからなる。絶縁膜１２を形成する際に、絶縁膜１１の厚みが厚くなる場合もあり得る。
【００４８】
ステップＳ１５で絶縁膜１２を形成した段階（すなわち図２１の段階）で絶縁膜１２の厚みが絶縁膜１１の厚みよりも薄くなるように、絶縁膜１１と絶縁膜１２との各形成時の厚みを制御する必要がある。このためには、ステップＳ１３で絶縁膜１１を形成した段階（図１７の段階）の絶縁膜１１の厚みを、ステップＳ１５で絶縁膜１２を形成した段階（図２１の段階）の絶縁膜１２の厚みよりも厚くすればよいが、絶縁膜１２を（好ましくは熱酸化により）形成する際に絶縁膜１１の厚みが厚くなる場合もあり得る。
【００４９】
このようにして、図２１に示されるように、低耐圧ＭＩＳ領域１Ｂの半導体基板１（ｐ型ウエルＰＷ）の表面に絶縁膜１２が形成され、高耐圧ＭＩＳ領域１Ａの半導体基板１（ｐ型ウエルＰＷ）の表面に絶縁膜１２よりも厚い絶縁膜１１が形成された状態が得られる。
【００５０】
次に、図２２に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極用の導電体膜１３を形成する（図２のステップＳ１６）。導電体膜１３は、例えば多結晶シリコン膜（ドープトポリシリコン膜）とすることができる。それから、半導体基板１の主面（主面全面）上に、すなわち導電体膜１３上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、フォトレジストパターン（レジストパターン、レジスト層、マスク層）ＰＲ４を形成する。それから、フォトレジストパターンＰＲ４をエッチングマスクとしたドライエッチング（プラズマドライエッチング）により導電体膜１３をエッチングしてパターニングし、図２３に示されるように、パターニングされた導電体膜１３からなるゲート電極ＧＥを形成する（図２のステップＳ１７）。ゲート電極ＧＥのうち、高耐圧のＭＩＳＦＥＴ用のゲート電極ＧＥ１は、半導体基板１（ｐ型ウエルＰＷ）上に絶縁膜１１を介して形成され、低耐圧のＭＩＳＦＥＴ用のゲート電極ＧＥ２は、半導体基板１（ｐ型ウエルＰＷ）上に絶縁膜１２を介して形成される。その後、フォトレジストパターンＰＲ４は除去される。図２３には、フォトレジストパターンＰＲ４を除去した段階（状態）が示されている。ゲート電極ＧＥ１の下に絶縁膜１１が残存し、ゲート電極ＧＥ２の下に絶縁膜１２が残存するが、ゲート電極ＧＥ１，ＧＥ２で覆われない領域の絶縁膜１１，１２が層状に残存する場合もあり得る。
【００５１】
次に、図２４に示されるように、ｐ型ウエルＰＷのゲート電極ＧＥの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ型のエクステンション領域（ｎ−型半導体領域）ＥＸを形成する（図２のステップＳ１８）。エクステンション領域ＥＸは、ｎ型の半導体領域である。このイオン注入の際に、ゲート電極ＧＥはイオン注入阻止マスクとして機能することができるため、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域には、不純物はイオン注入されず、エクステンション領域ＥＸは、ゲート電極ＧＥの側壁に整合（自己整合）して形成される。
【００５２】
次に、図２５に示されるように、ゲート電極ＧＥの側壁上に、側壁絶縁膜（絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜、サイドウォール）ＳＰを形成する（図２のステップＳ１９）。サイドウォールスペーサＳＰは、例えば、半導体基板１の主面（主面全面）上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００５３】
サイドウォールスペーサＳＰの形成後、図２６に示されるように、ｐ型ウエルＰＷのゲート電極ＧＥおよびサイドウォールスペーサＳＰの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ型のソース・ドレイン領域（ｎ＋型半導体領域）ＳＤを形成する（図２のステップＳ２０）。ソース・ドレイン領域ＳＤは、ｎ型の半導体領域である。このイオン注入の際に、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＰはイオン注入阻止マスクとして機能することができるため、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域とそのゲート電極ＧＥの側壁上のサイドウォールスペーサＳＰの直下の領域とには、不純物は導入（イオン注入）されない。このため、ソース・ドレイン領域ＳＤは、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＰの側面（ゲート電極ＧＥに接している側とは反対側の面）に整合（自己整合）して形成される。
【００５４】
ソース・ドレイン領域ＳＤ形成用のイオン注入の後、導入した不純物の活性化のためのアニール処理を行う（図２のステップＳ２１）。このアニール処理は、例えば、１０５０℃程度のフラッシュランプアニール処理にて行うことができる。
【００５５】
同じＭＩＳＦＥＴ（同じゲート電極ＧＥに対して）に対して形成されているエクステンション領域ＥＸとソース・ドレイン領域ＳＤとの対により、ｎチャネル型ＭＩＳＦＥＴのＬＤＤ（Lightly doped Drain）構造のソースまたはドレインとして機能するｎ型の半導体領域が形成される。同じＭＩＳＦＥＴ（同じゲート電極ＧＥ）に対して形成されているエクステンション領域ＥＸとソース・ドレイン領域ＳＤとの関係は、ソース・ドレイン領域ＳＤとチャネル領域（ゲート電極ＧＥの直下の領域）との間にエクステンション領域ＥＸが介在し、ソース・ドレイン領域ＳＤはエクステンション領域ＥＸよりも、不純物濃度が高くかつ深さ（接合深さ）が深くなっている。
【００５６】
このようにして、図２６に示されるように、ｐ型ウエルＰＷに、電界効果トランジスタとしてｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎ１，Ｑ２が形成される。ゲート電極ＧＥ１をそのゲート電極とするＭＩＳＦＥＴＱ１は、ゲート電極ＧＥ１の下に位置する絶縁膜１１がゲート絶縁膜として機能し、ゲート電極ＧＥ２をそのゲート電極とするＭＩＳＦＥＴＱ２は、ゲート電極ＧＥ２の下に位置する絶縁膜１２がゲート絶縁膜として機能する。このため、ＭＩＳＦＥＴＱ１のゲート絶縁膜（ここでは絶縁膜１１）の厚みは、ＭＩＳＦＥＴＱ２のゲート絶縁膜（ここでは絶縁膜１２）の厚みよりも厚く、ＭＩＳＦＥＴＱ１の耐圧はＭＩＳＦＥＴＱ２の耐圧より高くなっている。このため、ＭＩＳＦＥＴＱ１の動作電圧を、ＭＩＳＦＥＴＱ２の動作電圧よりも高くすることができる。ＭＩＳＦＥＴＱ１は高耐圧ＭＩＳ領域１Ａに形成され、ＭＩＳＦＥＴＱ２は低耐圧ＭＩＳ領域１Ｂに形成される。
【００５７】
なお、ＭＩＳＦＥＴとしてｎチャネル型ＭＩＳＦＥＴを形成する場合について説明したが、ｎチャネル型ＭＩＳＦＥＴの代わりにｐチャネル型ＭＩＳＦＥＴを形成することもでき、この場合、ｐ型ウエルＰＷ、エクステンション領域ＥＸおよびソース・ドレイン領域ＳＤの各導電型を逆にすればよい（すなわちｐ型ウエルＰＷをｎ型ウエルとし、エクステンション領域ＥＸをｐ型とし、ソース・ドレイン領域ＳＤをｐ型とすればよい）。また、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方を形成することもできる。
【００５８】
また、図２６において、高耐圧ＭＩＳ領域１Ａと低耐圧ＭＩＳ領域１Ｂとの間（ＭＩＳＦＥＴＱ１が形成されている領域とＭＩＳＦＥＴＱ２が形成されている領域との間）に素子分離領域４を設ける（配置する）こともできる。
【００５９】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面（表層部分、上層部分）に、コバルトシリサイドまたはニッケルシリサイドなどからなる低抵抗の金属シリサイド層(図示せず)を形成することもできる。この金属シリサイド層は、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤを覆うように例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などの金属膜を堆積して熱処理することにより、形成することができ、その後、未反応の金属膜は除去される。
【００６０】
次に、図２７に示されるように、半導体基板１の主面（主面全面）上に絶縁膜（層間絶縁膜）２２を形成する。すなわち、ゲート電極ＧＥおよびサイドウォールスペーサＳＰを覆うように、半導体基板１の主面上に絶縁膜２２を形成する。絶縁膜２２は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、絶縁膜２２の表面（上面）をＣＭＰ法により研磨するなどして、絶縁膜２２の上面を平坦化する。下地段差に起因して絶縁膜２２の表面に凹凸形状が形成されていても、絶縁膜２２の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００６１】
次に、絶縁膜２２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜２２をドライエッチングすることにより、図２８に示されるように、絶縁膜２２にコンタクトホール（貫通孔、孔）２３を形成する。コンタクトホール２３の底部では、半導体基板１の主面の一部、例えばソース・ドレイン領域ＳＤの表面（この表面に金属シリサイド層を形成している場合はその金属シリサイド層）の一部や、ゲート電極ＧＥの表面（この表面に金属シリサイド層を形成している場合はその金属シリサイド層）の一部などが露出される。
【００６２】
次に、コンタクトホール２３内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）２４を形成する。プラグ２４を形成するには、例えば、コンタクトホール２３の内部（底部および側壁上）を含む絶縁膜２２上に、プラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホール２３を埋めるように形成し、絶縁膜２２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ２４を形成することができる。図面の簡略化のために、プラグ２４は、主導体膜とバリア導体膜を一体化して示してある。プラグ２４は、その底部で、ゲート電極ＧＥまたはソース・ドレイン領域ＳＤの表面（この表面に金属シリサイド層を形成している場合はその金属シリサイド層）などと接して、電気的に接続される。
【００６３】
次に、図２９に示されるように、プラグ２４が埋め込まれた絶縁膜２２上に、絶縁膜２５を形成する。絶縁膜２５は、複数の絶縁膜の積層膜で形成することもできる。
【００６４】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチング（プラズマドライエッチング）によって絶縁膜２５の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜２５上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【００６５】
配線Ｍ１は、プラグ２４を介してゲート電極ＧＥまたはソース・ドレイン領域ＳＤなどと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
【００６６】
＜ステップＳ１１の絶縁膜２の除去工程について＞
次に、上記ステップＳ１１の絶縁膜２の除去工程（ウェットエッチング工程）について、より詳細に説明する。
【００６７】
図３０および図３１は、ステップＳ１１の絶縁膜２の除去工程（ウェットエッチング工程）で用いた半導体製造装置（エッチング装置）３１の説明図である。図３０は、半導体製造装置３１全体を模式的に示す平面図に対応し、図３１は、半導体製造装置３１における個々のエッチング用チャンバ３３を模式的に示す断面図に対応している。
【００６８】
図３０の半導体製造装置３１を用いてステップＳ１１で絶縁膜２を除去する手順について、まず説明する。
【００６９】
図３０に示されるように、半導体製造装置３１は、搬送室３２、と搬送室３２の周囲に配置された複数のエッチング用チャンバ３３およびロードポート（ロードポート室）３４とを有しており、いわゆるマルチチャンバタイプの半導体製造装置である。搬送室３２とエッチング用チャンバ３３との間と、搬送室３２とロードポート（ロードポート室）３４との間とは、開閉手段であるゲートバルブ（図示せず）などを介して連結されている。
【００７０】
まず、フープ（図示せず）をロードポート（ロードポート室）３４にドッキングした後、フープから半導体ウエハＳＷを取り出し、搬送室３２に搬入する。半導体ウエハＳＷは、上記半導体基板１に対応するものである（すなわち半導体ウエハＳＷを上記半導体基板１とみなすことができる）。フープは半導体ウエハのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハを収納する。
【００７１】
それから、搬送用ロボット３５などによって半導体ウエハＳＷを、搬送室３２を経てエッチング用チャンバ３３内へ搬送する。そして、エッチング用チャンバ３３内で、半導体ウエハＳＷから上記絶縁膜２を除去（ウェットエッチング）する処理（すなわち上記ステップＳ１１の処理）を行う。
【００７２】
本実施の形態では、半導体ウエハＳＷに光を当てる（光を照射する）ための光源として、照明装置（光源）３６がエッチング用チャンバ３３内に配置されている。照明装置３６は、例えば蛍光灯などを用いることができる。照明装置３６からの光を半導体ウエハＳＷに光を当てながら、半導体ウエハＳＷから上記絶縁膜２を除去（ウェットエッチング）する処理が行われる。
【００７３】
エッチング用チャンバ３３内で上記絶縁膜２を除去（ウェットエッチング）する処理が行われた後、半導体ウエハＳＷは搬送用ロボット３５などによってエッチング用チャンバ３３から搬送室３２を経てロードポート（ロードポート室）３４に搬送され、フープへ戻される。その後、半導体ウエハＳＷは、次の工程を行うための半導体製造装置に送られる。
【００７４】
次に、ステップＳ１１において、エッチング用チャンバ（エッチング装置）３３内で行われる絶縁膜２の除去処理（ウェットエッチング処理）について、図３１を参照しながら具体的に説明する。
【００７５】
図３１に示されるように、エッチング用チャンバ３３内には、回転ステージ（ウエハ回転ステージ、スピンベース）４１が配置されている。この回転ステージ４１は、図示しない回転機構（例えばモータなど）によって高速で回転可能に構成された回転板であり、例えば半導体ウエハＳＷよりも大きな径を有している。エッチング用チャンバ３３内に搬入された半導体ウエハＳＷは、この回転ステージ４１上に載置（配置）され、図示しないチャック機構などによって回転ステージ４１に保持される。この際、半導体ウエハＳＷは、絶縁膜２が形成された側の面である主面（表面、半導体素子形成側の主面）が上方を向き、主面とは反対側の面である裏面が下方（回転ステージ４１に対向する側）を向くように、回転ステージ４１上に配置されて固定される。図示しない回転機構によって回転ステージ４１を回転させることで、回転ステージ４１に保持された半導体ウエハＳＷも回転させることができる。
【００７６】
回転ステージ４１の上方に（例えば回転ステージ４１に固定された半導体ウエハＳＷの主面の中央部上方に）ノズル４２が配置され、このノズル４２からエッチング液（洗浄液、エッチャント液、薬液）４３を半導体ウエハＳＷの主面に向かって吐出（噴出、供給）し、半導体ウエハＳＷの主面にエッチング液４３を供給できるように構成されている。エッチング液４３は、半導体ウエハＳＷの主面に形成されている上記絶縁膜２をエッチング可能なエッチング液を用い、フッ酸（ＨＦ）の水溶液を好適に用いることができる。
【００７７】
エッチング液４３のフッ酸の濃度は、生産性に支障をきたさない範囲のエッチング時間で目的とするエッチング量を確保できるようにすればよく、例えば、５ｗｔ．％（５重量％以下程度の濃度とすることができる。
【００７８】
半導体ウエハＳＷの主面に形成されている上記絶縁膜２を除去するには、絶縁膜２が形成されている半導体ウエハＳＷを、エッチング用チャンバ３３内の回転ステージ４１上に配置して固定してから（このとき、半導体ウエハＳＷにおいて、上記絶縁膜２が形成されている側の主面がノズル４２側を向く）、回転ステージ４１を回転させることによって、回転ステージ４１に保持された半導体ウエハＳＷを回転させる。この際、回転ステージ４１の回転の中心と半導体ウエハＳＷの主面の中心位置とをほぼ一致させることで、半導体ウエハＳＷの主面の中心位置を回転中心にして回転することが好ましい。
【００７９】
半導体ウエハＳＷが回転した状態で、回転する半導体ウエハＳＷの主面に対して、ノズル４２から半導体ウエハＳＷの主面の絶縁膜２をエッチングするためのエッチング液４３を供給する。これにより、半導体ウエハＳＷの主面にノズル４２からエッチング液４３が供給され、このエッチング液４３により、半導体ウエハＳＷの主面に形成されていた上記絶縁膜２がエッチング（ウェットエッチング）される。ノズル４２から半導体ウエハＳＷの主面の中心部付近に供給されたエッチング液４３は、半導体ウエハＳＷの回転によって、半導体ウエハＳＷの主面の中心部から外周部側に移動して、半導体ウエハＳＷの主面の全面にエッチング液４３が行き渡り、半導体ウエハＳＷの主面の全面で、エッチング液４３による絶縁膜２のエッチングが行われる。
【００８０】
絶縁膜２のエッチングを停止するには、エッチング液用ノズル４２から半導体ウエハＳＷの主面へのエッチング液４３の供給を停止し、回転する半導体ウエハＳＷの主面（の中心部付近）へノズル４２から純水などのリンス液（すすぎ液）を供給する。このリンス液が半導体ウエハＳＷの主面全体に行き渡ることで、半導体ウエハＳＷの主面のリンス処理（すすぎ処理）が行われ、半導体ウエハＳＷの主面からエッチング液４３がリンス液とともに除去され、半導体ウエハＳＷの主面における絶縁膜２のエッチングが停止される。また、エッチング液４３を半導体ウエハＳＷへ供給するノズルと、リンス液を半導体ウエハＳＷへ供給するノズルとを、同じノズル（ノズル４２）で兼ねても、あるいは別々のノズルとしてもよい。
【００８１】
本実施の形態では、絶縁膜２のウェットエッチング中の半導体ウエハＳＷの主面における照度を制御するために、上述のようにエッチング用チャンバ３３に照明装置（光源）３６が配置されている。照明装置３６は、光４４を発する光源として機能する。図３１では、照明装置３６が発する光４４を矢印で模式的に示してある。照明装置３６を設けるのは、照明装置３６からの光４４を半導体ウエハＳＷに当てる（照射する）ことで、絶縁膜２のエッチング中の半導体ウエハＳＷの照度を積極的に高くするためである。すなわち、エッチング液４３を半導体ウエハＳＷの主面に供給して絶縁膜２のエッチングを行っている間、照明装置３６によって半導体ウエハＳＷの主面を照らす（照明装置３６からの光４４を半導体ウエハＳＷの主面に当てる）ことにより、半導体ウエハＳＷの主面の照度を高くする。
【００８２】
本実施の形態では、照明装置３６からの光（照明装置３６が発する光）を、半導体ウエハＳＷの主面に当てながら（照射しながら）、半導体ウエハＳＷの主面の絶縁膜２のエッチング（エッチング液４３によるウェットエッチング）を行う。この際、半導体ウエハＳＷの主面の絶縁膜２のエッチング液４３によるウェットエッチングの開始（半導体ウエハＳＷの主面にエッチング液４３が接液した時点）から終了（リンス液によって半導体ウエハＳＷの主面からエッチング液４３が除去された時点）まで、照明装置３６からの光４４を半導体ウエハＳＷの主面に当て続けるようにすることが好ましい。
【００８３】
エッチング液４３により絶縁膜２がウェットエッチングされる際に、照明装置３６からの光４４が半導体ウエハＳＷの主面全体に当たる（照射される）場合だけでなく、半導体ウエハＳＷの主面の一部に当たる（照射される）場合もあり得る。例えば、照明装置３６から半導体ウエハＳＷの主面へ向かった光４４の一部がノズル４２で遮蔽されるなどして、照明装置３６からの光４４が半導体ウエハＳＷの主面全体ではなく、半導体ウエハＳＷの主面の一部に当たる（照射される）場合もあり得る。しかしながら、半導体ウエハＳＷは回転ステージ４１とともに回転しているので、照明装置３６からの光４４が半導体ウエハＳＷの主面の一部に当たる（照射される）場合であっても、半導体ウエハＳＷの主面において光４４が照射されている領域は、半導体ウエハＳＷの回転に伴い半導体ウエハＳＷの主面内を移動する。このため、絶縁膜２をエッチング液４３でウェットエッチングしている間に、半導体ウエハＳＷの主面のいずれの領域も照明装置３６からの光４４が照射される期間を有することができる。逆に言えば、半導体ウエハＳＷの主面のいずれの領域も、絶縁膜２がエッチング液４３でウェットエッチングされている間に照明装置３６からの光４４が照射される期間を有するように、半導体ウエハＳＷの主面の少なくとも一部に対して照明装置３６からの光４４を照射すればよい。つまり、半導体基板１（半導体ウエハＳＷ）の主面が、絶縁膜２をウェットエッチングしている間に光４４が全く照射されなかった領域を有さないようにすればよい。
【００８４】
その理由は後述するが、本実施の形態では、半導体ウエハＳＷの主面の少なくとも一部（半導体ウエハＳＷの主面全面または主面の一部）に１４０ルクス以上の光を当てながら、絶縁膜２を（エッチング液４３により）ウェットエッチングすることが好ましい。そして、半導体ウエハＳＷの主面のいずれの領域も、絶縁膜２を（エッチング液４３により）ウェットエッチングしている間に１４０ルクス以上の光が照射されている期間を有するようにすることが、より好ましい。ここで、１４０ルクス以上の光とは、半導体ウエハＳＷの主面における照度が１４０ルクス以上であることに対応している。半導体ウエハＳＷの主面における照度は、光源（ここでは照明装置３６）の明るさや、光源（ここでは照明装置３６）から半導体ウエハＳＷの主面までの距離などにより制御することができる。
【００８５】
＜素子分離領域形成に伴う欠陥発生について＞
次に、素子分離領域形成に伴う欠陥発生について説明する。
【００８６】
図３２〜図３４は、絶縁膜２に相当する酸化膜１０２をウェットエッチングで除去したときに発生する欠陥の説明図である。
【００８７】
図３２〜図３４において、酸化膜１０２は上記絶縁膜２に相当するものであり、溝１０４ａは上記溝４ａに相当するものであり、絶縁膜１０５は上記絶縁膜５に相当するものであり、絶縁膜１０６は上記絶縁膜６に相当するものであり、溝１０４ａ内に埋め込まれた絶縁膜１０５，１０６により形成された素子分離領域１０４は上記素子分離領域４に相当するものである。なお、図３２は、上記ステップＳ１１に相当する酸化膜１０２の除去工程（ウェットエッチング工程）を行う前の段階であり、図３３は、上記ステップＳ１１に相当する酸化膜１０２の除去工程（ウェットエッチング工程）を行った後の段階であり、図３４は、酸化膜１０２の除去に伴って半導体基板１にピット（窪み、穴）５１が形成された状態が示されている。
【００８８】
図３２の構造（状態）は、上記図１４の構造（状態）を得るまでとほぼ同様の工程を行うことにより形成されている。図３２の状態から、酸化膜１０２をフッ酸でウェットエッチングして除去することにより半導体基板１（のＳｉ面）を露出させることで、上記図１５に相当する図３３の構造（状態）が得られるが、本発明者の解析によると、酸化膜１０２の除去に伴って図３４のように半導体基板１にピット（窪み、穴）５１が形成される場合がある。このピット５１は、素子分離領域１０４で囲まれた活性領域において、酸化膜１０２をウェットエッチングして半導体基板１（のＳｉ面）を露出させたときに発生する。
【００８９】
このピット５１の発生原因について、本発明者が検討したところ、素子分離領域１０４を形成する種々の工程に伴い酸化膜１０２に蓄えられた（チャージされた）電荷が主原因であることが分かった。酸化膜１０２をウェットエッチングするときに酸化膜１０２がエッチングの進行に伴って薄くなってくると、この電荷（酸化膜１０２に蓄えられた電荷）が半導体基板１側に放電してしまい、この放電によって半導体基板１にピット５１が形成されることが分かった。
【００９０】
半導体基板１にピット５１が発生した場合、そのピット５１を含む半導体チップ領域（半導体ウエハにおいて後で個々の半導体チップが取得される各領域を半導体チップ領域と称する）から取得された半導体チップ（半導体装置）の信頼性を低下させる虞がある。また、ピット５１を含む半導体チップ領域から取得された半導体チップを選別して除去する場合は、半導体装置の製造歩留まりを低下させ、コスト上昇の原因となる。
【００９１】
そこで、酸化膜１０２に電荷が蓄積される原因を調べたところ、素子分離領域１０４を形成するための種々の工程においてプラズマを用いる際に、半導体基板１の主面に形成されている絶縁膜にプラズマに起因した電荷が蓄積されることが、主原因であることが分かった。特に影響が大きいのは、素子分離用の溝１０４ａを形成するためのプラズマドライエッチング（上記ステップＳ４に相当する工程）である。素子分離用の溝１０４ａは深さが深いため、溝１０４ａを形成するためのプラズマドライエッチングに要する時間が長く、溝１０４ａ形成のプラズマドライエッチングの際に、半導体基板１の主面に形成されている絶縁膜にプラズマに起因した電荷が蓄えられやすい（チャージされやすい）。溝１０４ａ形成時に半導体基板１の主面の絶縁膜に蓄えられた（チャージされた）電荷は、その後も除去されにくく、図３２の段階で酸化膜１０２に蓄えられている電荷を多くするように作用する。
【００９２】
また、溝１０４ａ形成工程以外に、溝１０４ａを埋める絶縁膜１０６（上記絶縁膜６に相当）を形成する工程（上記ステップＳ６に相当する工程）も、上記電荷蓄積への影響が大きい。これは、溝１０４ａの深さが深いため、その溝１０４ａを埋める絶縁膜１０６は溝１０４ａを埋め込むことができるように厚く形成する必要があり、この厚い絶縁膜１０６を形成するのにプラズマＣＶＤ法を用いると、絶縁膜１０６形成時にプラズマに起因した電荷が蓄えられやすい（チャージされやすい）。絶縁膜１０６形成時に蓄えられた（チャージされた）電荷は、その後も除去されにくく、図３２の段階で酸化膜１０２に蓄えられている電荷を多くするように作用する。これは、絶縁膜１０６をプラズマＣＶＤ法で形成した場合に生じ得るが、特にプラズマ密度が高いＨＤＰ−ＣＶＤ法により絶縁膜１０６を形成する場合に、より顕著に生じる。
【００９３】
このように、溝１０４ａ形成工程と絶縁膜１０６形成工程とは、図３２の段階で酸化膜１０２に蓄えられている電荷を多くするように作用する。また、溝１０４ａ形成工程や絶縁膜１０６形成工程以外に、上記ステップＳ７，Ｓ９に相当するプラズマドライエッチング工程もプラズマを利用した処理であるため、これらの工程を行った場合は、図３２の段階で酸化膜１０２に蓄えられている電荷を多くするように作用する。また、プラズマ処理より影響は少ないが、酸化膜１０２を形成してから図３２の構造を得るまでの間に行う種々の洗浄工程や、上記ステップＳ８に相当するＣＭＰ工程においても、静電気に起因した電荷の蓄積（チャージ）が発生し、これも図３２の段階で酸化膜１０２に蓄えられている電荷を多くするように作用する。
【００９４】
このように、酸化膜１０２を形成してから図３２の構造を得るまでに、素子分離領域１０４を形成するための種々の工程で半導体基板１の主面に形成されている絶縁膜にチャージされた電荷は、酸化膜１０２を除去する直前の段階（図３２の段階）では、酸化膜１０２にチャージされた状態となる。この電荷が、酸化膜１０２をウェットエッチングして半導体基板１を露出させる工程（図３２から図３３に移行する工程）において半導体基板１が露出する直前に酸化膜１０２の厚みが薄くなったときに、半導体基板１側に放電し、この放電によって半導体基板１にピット５１が形成される。つまり、素子分離領域１０４を形成するための種々の工程で電荷がチャージされやすいことと、酸化膜１０２を形成してから酸化膜１０２をウェットエッチングして除去する（図３２から図３３に移行する工程）までの間に半導体基板１（のＳｉ面）が露出されないこととにより、酸化膜１０２除去時に放電が起こりやすく、この放電によりピット５１が形成されてしまう。素子分離領域１０４で囲まれた活性領域においては、酸化膜１０２に蓄えられていた電荷は逃げ場がないことから、酸化膜１０２をウェットエッチングしてその活性領域（のＳｉ面）が露出する直前に、酸化膜１０２側から活性領域の半導体基板１（Ｓｉ領域）側に電荷が放電して、ピット５１が形成されるのである。また、酸化膜１０２のウェットエッチングにはフッ酸の水溶液のようにイオンを含む液体を用いるが、そのような液体を用いても、酸化膜１０２にチャージされている電荷を除去することは難しく、放電によりピット５１が形成されてしまう。
【００９５】
＜本実施の形態の主要な特徴と効果＞
そこで、本実施の形態では、ステップＳ１１の絶縁膜２の除去（ウェットエッチング）工程において、照明装置３６からの光４４を半導体ウエハＳＷに当てる（照射する）ようにしている。すなわち、ステップＳ１１では、半導体ウエハＳＷに照明装置３６からの光４４を当てながら（照射しながら）、絶縁膜２をウェットエッチングする。光４４を半導体ウエハＳＷに当てるのは、光電効果によりＳｉ基板（半導体基板１に対応するＳｉ基板領域）で電荷（ここでは主として電子）を発生させてこれをＳｉ基板側から絶縁膜２側に供給し、絶縁膜２に既に蓄えられていた電荷（主として正孔が蓄えられている）を中和させる（電子と正孔とを結合させて消滅させる）ためである。
【００９６】
図３５および図３６は、ステップＳ１１に相当する工程を行った半導体ウエハＳＷの主面の電荷分布の説明図である。図３５は、本実施の形態とは異なり、照明装置３６からの光４４を半導体ウエハＳＷに当てずにステップＳ１１（絶縁膜２のウェットエッチング）を行なった場合に対応し、図３６は、本実施の形態のように、照明装置３６からの光４４を半導体ウエハＳＷに当てながらステップＳ１１（絶縁膜２のウェットエッチング）を行なった場合に対応する。図３５および図３６において（ａ）で示されているのは、ステップＳ１１を行ったときの半導体ウエハＳＷの主面における電荷分布（チャージされている電荷の分布）を等高線で示したものであり、等高線の数字が大きいほど、単位面積当たりの電荷の密度（チャージされている電荷の密度）が高いことを示している。また、図３５および図３６において（ｂ）で示されているのは、（ａ）の分布をヒストグラム（度数分布）で示したものであり、（ｂ）のヒストグラムの縦軸の数値は（ａ）の等高線の数値に対応し、（ｂ）のヒストグラムの横軸は半導体ウエハＳＷの主面の全面積に占める割合（百分率表示）に対応している。なお、図３５および図３６の（ａ）の分布は、表面電荷測定装置により測定したものである。
【００９７】
図３５と図３６を比べると分かるように、照明装置３６からの光４４を半導体ウエハＳＷに当てることにより、チャージされている電荷の量（密度）を低減することができる。これは、照明装置３６からの光４４による光電効果によってＳｉ基板領域（半導体基板１に対応するＳｉ基板領域）側から絶縁膜側に電荷（ここでは主として電子）が供給され、絶縁膜に蓄えられていた電荷（主としてホールが蓄えられている）を中和できたためと考えられる。
【００９８】
図３７は、上記ピット５１の発生状況を示す説明図である。図３７には、本実施の形態とは異なり、照明装置３６からの光４４を半導体ウエハＳＷに当てずに半導体ウエハＳＷの主面に形成された上記酸化膜１０２のウェットエッチング工程（上記図３２から図３３に移行する工程）を行なった場合に、発生した上記ピット５１の分布が示されている。図３７の半導体ウエハＳＷの主面において、黒い点で示されているのが、ピット５１の発生位置であり、ピット５１は半導体ウエハＳＷの主面において特定の位置に密集して発生しやすいことが、図３７から分かる。図３７と図３５の（ａ）とを比べると分かるように、図３７の半導体ウエハＳＷの主面においてピット５１が密集して発生している領域は、図３５の（ａ）の半導体ウエハＳＷの主面においてチャージされている電荷の密度が比較的高い領域と、かなり一致している（相関性が高い）。つまり、半導体ウエハＳＷの主面に形成された酸化膜１０２に高密度で電荷がチャージされている領域があると、その領域においてピット５１が発生しやすいと考えられる。
【００９９】
それに対して、本実施の形態では、照明装置３６からの光４４を半導体ウエハＳＷに当てながらステップＳ１１（絶縁膜２のウェットエッチング）を行うことにより、半導体ウエハＳＷの主面の絶縁膜２にチャージされている電荷を光電効果によって中和して電荷密度を低減することができるため、基板領域におけるピット（上記ピット５１に相当するもの）の発生を抑制または防止できる。本実施の形態の場合、図３７において、ピット５１はほぼ発生しなくなる。
【０１００】
Ｓｉに光電効果を発生させるためには、１．１ｅＶ以上のエネルギーを与えればよい。光エネルギーは、次の式１
Ｅ＝ｈν＝ｈ×ｃ／λ ・・・（式１）
で表される。式１中のＥはエネルギー、ｈはプランク定数、νは振動数、ｃは光の速さ、λは波長である。式１より、１．１ｅＶ以上のエネルギーを与えるには、１１２７ｎｍ以下の波長の光が必要であることが分かる。このため、ステップＳ１１（絶縁膜２のウェットエッチング工程）において半導体ウエハＳＷに照射する光４４は、１１２７ｎｍ以下の波長の光とすればよい。
【０１０１】
このように、本実施の形態は、ステップＳ１１において、半導体ウエハＳＷ（半導体基板１）に光（具体的には照明装置３６からの光４４）を当てながら（照射しながら）、絶縁膜２をウェットエッチングすることにより、上記ピット５１の発生を抑制または防止している。この際、半導体ウエハＳＷに照射される光４４は、１４０ルクス以上とすることが好ましい。ここで、１４０ルクス以上とは、半導体ウエハＳＷの主面における照度が１４０ルクス以上であることに対応している。半導体ウエハＳＷの主面における照度が低いと、光電効果が十分に得られないが、半導体ウエハＳＷに照射される光４４を１４０ルクス以上とすることにより、光電効果によりＳｉ基板（半導体基板１に対応するＳｉ基板領域）で電荷（ここでは主として電子）を的確に発生させることができ、上記ピット５１の発生を的確に防止できるようになる。
【０１０２】
また、半導体ウエハＳＷの主面に光（好ましくは１４０ルクス以上の光）を当てながら絶縁膜２をウェットエッチングする（ステップＳ１１を行う）ことがピット５１発生抑制には重要であり、ステップＳ１１の前に半導体ウエハＳＷに光を照射したとしても、絶縁膜２のウェットエッチング（ステップＳ１１）中に半導体ウエハＳＷに光を当てないのであれば、ピット５１発生抑制の効果は十分には得られない。これは、次に理由によるものである。
【０１０３】
すなわち、絶縁膜２が形成された半導体ウエハＳＷに光を照射した場合、光電効果を生じさせるには、光が絶縁膜２を通過してＳｉ基板領域に到達する必要があるため、絶縁膜２の厚みが薄くなってきたときに光を照射することが有効である。このため、ステップＳ１１の前に半導体ウエハＳＷに光を照射したときには、絶縁膜２の厚みが比較的厚いことにより、光電効果は限定的である。しかしながら、本実施の形態のようにステップＳ１１で半導体ウエハＳＷの主面に光（好ましくは１４０ルクス以上の光）を当てながら絶縁膜２をウェットエッチングする場合には、光が照射されながらウェットエッチングが進行して絶縁膜２の厚みが薄くなっていくため、半導体ウエハＳＷのＳｉ基板領域に光が到達しやすくなり、光電効果により電荷（ここでは主として電子）を効率よく発生させることができるようになる。このため、ピット５１発生抑制の効果を的確に得ることができる。また、本実施の形態のようにステップＳ１１で半導体ウエハＳＷの主面に光を当てながら絶縁膜２をウェットエッチングする場合、ウェットエッチングが進行して絶縁膜２の厚みが薄くなっていくと、絶縁膜２にチャージされている電荷密度（体積当たりの電荷密度）が徐々に大きくなっていき、そのときに光電効果による電荷（主として電子）が供給されることで、電子と正孔が結合して消滅しやすくなる。このため、ピット５１発生抑制の効果を的確に得ることができる。
【０１０４】
本実施の形態のステップＳ１１における半導体基板１（半導体ウエハＳＷ）への光４４の照射の仕方をまとめると以下のようになる。
【０１０５】
本実施の形態では、ステップＳ１１において、半導体基板１（半導体ウエハＳＷ）の主面に光４４（好ましくは１４０ルクス以上の光）を当てながら絶縁膜２をウェットエッチングするが、この際、半導体基板１（半導体ウエハＳＷ）の主面の少なくとも一部に光４４（好ましくは１４０ルクス以上の光）を当てながら絶縁膜２をウェットエッチングする。これにより、半導体基板１（半導体ウエハＳＷ）の主面の光４４が照射された領域において、上記ピット５１の発生を抑制または防止することができる。
【０１０６】
また、本実施の形態では、ステップＳ１１において、半導体基板１（半導体ウエハＳＷ）を回転させ、回転する半導体基板１（半導体ウエハＳＷ）の主面の少なくとも一部に光４４（好ましくは１４０ルクス以上の光）を当てながら絶縁膜２をウェットエッチングする。これにより、光４４が半導体基板１（半導体ウエハＳＷ）の主面の全体ではなく一部に照射される場合であっても、光４４が照射されている領域は、半導体基板１（半導体ウエハＳＷ）の回転に伴い半導体基板１（半導体ウエハＳＷ）の主面内を移動することができ、半導体基板１（半導体ウエハＳＷ）の主面において光４４が照射される領域の実効的な面積を大きくすることができる。これにより、半導体基板１（半導体ウエハＳＷ）の主面における、上記ピット５１の発生を抑制または防止できる領域を大きくすることができる。
【０１０７】
また、本実施の形態では、ステップＳ１１において、半導体基板１（半導体ウエハＳＷ）の主面のいずれの領域も、絶縁膜２をウェットエッチングしている間に光４４（好ましくは１４０ルクス以上の光）が照射されている期間を有するようにすることが好ましい。すなわち、ステップＳ１１において、半導体基板１（半導体ウエハＳＷ）の主面が、絶縁膜２をウェットエッチングしている間に光４４（好ましくは１４０ルクス以上の光）が全く照射されなかった領域を有さないようにすることが好ましい。これにより、半導体基板１（半導体ウエハＳＷ）の主面の全領域において、上記ピット５１の発生を抑制または防止できる効果を得られる。
【０１０８】
このように、本実施の形態では、ピット５１の発生を抑制または防止できることで、半導体装置の信頼性を向上することができる。また、半導体装置の製造歩留まりを向上することができる。
【０１０９】
また、本実施の形態は、素子分離領域４を形成する種々の工程（特にプラズマを使用した工程）で電荷がチャージされやすいことに起因したピット５１の発生を抑制または防止できる技術であるが、電荷のチャージに特に影響が大きいのは、素子分離用の溝４ａを形成するためのプラズマドライエッチング工程であり、それ以外には、溝４ａを埋める絶縁膜６を形成するプラズマＣＶＤ工程の影響も大きい。このため、本実施の形態は、素子分離用の溝４ａをプラズマドライエッチングにより形成することと、溝４ａを埋める絶縁膜６をプラズマＣＶＤ法により形成することの、少なくとも一方を満たしている場合に適用すれば、上記ピット５１の発生抑制（防止）の効果を得られるが、両方を満たす場合に適用すれば、効果が最も大きい。
【０１１０】
＜ステップＳ１１と他のウェットエッチング工程との関係＞
また、本実施の形態では、素子分離領域４形成に伴うピット５１の発生を抑制または防止するために、ステップＳ１１の絶縁膜２のウェットエッチング工程で半導体ウエハＳＷに光４４を照射している。しかしながら、ステップＳ１１（絶縁膜２除去工程）よりも後において、半導体基板１（半導体ウエハＳＷ）の主面に絶縁膜と該絶縁膜上のレジスト層（エッチングマスクとして機能するフォトレジスト層）とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板１を露出させる際には、半導体基板１（半導体ウエハＳＷ）の主面に１００ルクス以上の光が照射されないようにする。これは、レジスト層（フォトレジスト層）は、光が照射されると変質し（例えば硬くなり）、後で除去しにくくなるためである。
【０１１１】
ステップＳ１１では、半導体基板１（半導体ウエハＳＷ）の主面にレジスト層（フォトレジスト層）を形成していない状態で絶縁膜２をウェットエッチングするため、半導体ウエハＳＷの主面に光（好ましくは１４０ルクス以上の光）を当てながら絶縁膜２をウェットエッチングしても、レジスト層自体が無いため、レジスト層（フォトレジスト層）に光が照射されることによる不具合は生じない。一方、ステップＳ１１よりも後において、半導体基板１（半導体ウエハＳＷ）の主面に絶縁膜と該絶縁膜上のレジスト層（フォトレジスト層）とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板１を露出させる際には、半導体基板１（半導体ウエハＳＷ）の主面に１００ルクス以上の光が照射されないようにすることで、レジスト層（フォトレジスト層）に光が照射されることによる不具合を抑制または防止できる。
【０１１２】
ステップＳ１１よりも後において、半導体基板１（半導体ウエハＳＷ）の主面に絶縁膜と該絶縁膜上のレジスト層（フォトレジスト層）とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板１を露出させる際には、半導体基板１（半導体ウエハＳＷ）の主面に１００ルクス以上の光が照射されないようにしても、上記ピット５１のようなものは発生しにくい。これは、ステップＳ１１で絶縁膜２をウェットエッチングで除去して半導体基板１を露出させた段階で、半導体基板１の主面には素子分離領域４を除いて絶縁膜が形成されていない状態（電荷がチャージされた絶縁膜が無い状態）となり、その後の工程では、素子分離領域４形成時ほど半導体基板１（半導体ウエハＳＷ）主面の絶縁膜に電荷がチャージされないためである。
【０１１３】
つまり、ステップＳ１１で絶縁膜２を除去する工程は、ピット５１が発生しやすい工程でかつレジスト層（フォトレジスト層）が形成されていない状態で行う工程であるため、ピット５１の発生抑制（防止）のために、半導体ウエハＳＷの主面に光（好ましくは１４０ルクス以上の光）を当てながら絶縁膜２をウェットエッチングする。一方、ステップＳ１１よりも後において、半導体基板１（半導体ウエハＳＷ）の主面に絶縁膜と該絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板１を露出させる工程は、ピット５１が発生しにくい工程でかつレジスト層が形成された状態で行う工程であるため、レジスト層の変質を抑制するため、半導体基板１（半導体ウエハＳＷ）の主面に１００ルクス以上の光が照射されないようにする。このように、半導体基板１（半導体ウエハＳＷ）の主面上に形成された絶縁膜をウェットエッチングで除去して半導体基板１を露出させるという観点では同じ工程であっても、光を積極的に当てる場合（ステップＳ１１）と当てない場合（ステップＳ１１よりも後の工程でかつレジスト層が形成されている工程）とを使い分け、半導体装置の総合的な信頼性向上や製造歩留まり向上を図ることができる。
【０１１４】
ここで、ステップＳ１１よりも後において、半導体基板１（半導体ウエハＳＷ）の主面に絶縁膜と該絶縁膜上のレジスト層（フォトレジスト層）とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板１を露出させる工程を例示すると、上記ステップＳ１４であり、前記絶縁膜及び前記レジスト層は、絶縁膜１１およびフォトレジストパターンＰＲ３にそれぞれ対応している。すなわち、上記ステップＳ１４では、フォトレジストパターンＰＲ３で覆われない領域（ここでは低耐圧ＭＩＳ領域１Ｂ）の絶縁膜１１がウェットエッチングによって除去されて半導体基板１の上面（すなわちＳｉ面）が露出されるが、この際のウェットエッチングは、半導体基板１（半導体ウエハＳＷ）の主面に１００ルクス以上の光が照射されないように行うのである。これは、ステップＳ１４の絶縁膜１１のウェットエッチングにおいては、半導体基板１（半導体ウエハＳＷ）の主面における照度が１００ルクス未満となるようにする、つまり、半導体基板１の主面が１００ルクス以上の照度となる領域を有さないようにすることに対応している。これにより、絶縁膜１１をウェットエッチングする際のフォトレジストパターンＰＲ３の光による変質（例えば硬化）を抑制して、その後にフォトレジストパターンＰＲ３を除去しやすくすることができ、フォトレジストパターンＰＲ３の除去残りの発生を抑制または防止することができる。これにより、半導体装置の信頼性を向上することができる。また、半導体装置の製造歩留まりを向上することができる。また、ステップＳ１４でウェットエッチングされる直前の絶縁膜１１にチャージされている電荷は、ステップＳ１１でウェットエッチングされる直前の絶縁膜２にチャージされている電荷よりもかなり少ないため、ステップＳ１４で絶縁膜１１をウェットエッチングする際に半導体基板１（半導体ウエハＳＷ）の主面に１００ルクス以上の光が照射されないようにしても、ピット５１に相当するものの発生を抑制または防止することができる。
【０１１５】
また、上記のことを別の観点で見ると、ステップＳ１１よりも後において、半導体基板１（半導体ウエハＳＷ）の主面に絶縁膜と該絶縁膜上のレジスト層（フォトレジスト層）とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板１を露出させる際には、半導体基板１（半導体ウエハＳＷ）の主面の照度が、ステップＳ１１における半導体基板１（半導体ウエハＳＷ）の主面の照度よりも低くなるようにする。具体的には、上記ステップＳ１４で絶縁膜１１をウェットエッチングしているときの半導体基板１（半導体ウエハＳＷ）の主面の照度を、上記ステップＳ１１で絶縁膜２をウェットエッチングしているときの半導体基板１（半導体ウエハＳＷ）の主面の照度よりも低くするのである。これにより、上記ピット５１に相当するものの発生を抑制または防止できるという効果を得られるとともに、レジスト層の除去残りの発生を抑制または防止できるという効果を得られる。そして、ステップＳ１１における半導体基板１（半導体ウエハＳＷ）の主面の照度は１４０ルクス以上が好ましく、ステップＳ１１工程の後において、半導体基板１の主面に絶縁膜と該絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板１を露出させる際には（具体的にはステップＳ１４では）、半導体基板１（半導体ウエハＳＷ）の主面の照度は１００ルクス以下が好ましい。これにより、上記ピット５１に相当するものの発生を抑制または防止できるという効果と、レジスト層の除去残りの発生を抑制または防止できるという効果とを更に向上させ、半導体装置の信頼性や製造歩留まりを、より的確に向上することが可能になる。
【０１１６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１１７】
本発明は、半導体装置の製造技術に適用して有効である。
【符号の説明】
【０１１８】
１ 半導体基板
１Ａ 高耐圧ＭＩＳ領域
１Ｂ 低高耐圧ＭＩＳ領域
２ 絶縁膜
３ 絶縁膜
４ 素子分離領域
４ａ 溝
５ 絶縁膜
６ 絶縁膜
１１ 絶縁膜
１２ 絶縁膜
１３ 導電体膜
２２ 絶縁膜
２３ コンタクトホール
２４ プラグ
２５ 絶縁膜
３１ 半導体製造装置
３２ 搬送室
３３ エッチング用チャンバ
３４ ロードポート
３５ 搬送用ロボット
３６ 照明装置
４１ 回転ステージ
４２ ノズル
４３ エッチング液
５１ ピット
１０２ 酸化膜
１０４ａ 溝
１０５ 絶縁膜
１０６ 絶縁膜
ＥＸ エクステンション領域
ＧＥ，ＧＥ１，ＧＥ２ ゲート電極
Ｍ１ 配線
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４ フォトレジストパターン
Ｑ１，Ｑ２ ＭＩＳＦＥＴ
ＳＤ ソース・ドレイン領域
ＳＰ サイドウォールスペーサ
ＳＷ 半導体ウエハ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、素子分離領域を形成する工程を含む半導体装置の製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板に溝を形成し、この溝に絶縁膜を埋め込むことで、素子分離領域が形成される。この素子分離領域で規定された活性領域に種々の半導体素子が形成されることにより、半導体装置が製造される。各活性領域同士は、素子分離領域によって電気的に分離することができる。
【０００３】
特開２００６−１７３２６０号公報（特許文献１）には、ウェットエッチング処理を行う前に半導体基板を除電する処理を行う技術が記載されている。
【０００４】
特開２００８−１１３０２８号公報（特許文献２）には、水素の標準電極電位よりも正電位である物質をシリコン表面に局所的に付着させ、前記シリコンに対する光を遮断して当該シリコンに生成される電子正孔対を抑制しつつ、当該シリコン表面のうち前記物質が付着する部分でＨＦと当該シリコンを酸化反応させて電子ｅ−を生成し、当該電子ｅ−を水素イオンＨ＋と反応させる技術が記載されている。
【０００５】
特開２００９−４９２９３号公報（特許文献３）に記載の技術は、基板１２の上に第１の絶縁膜１１を形成する工程（ａ）と、第１の絶縁膜１１をウェットエッチングにより選択的に除去する工程（ｃ）と、基板１２における第１の絶縁膜１１が除去された領域の上に第２の絶縁膜１７を形成する工程（ｄ）とを備えている。そして、工程（ｃ）では、少なくともウェットエッチングを開始してから薬液が基板と接液するまでの期間において基板１２の表面に可視光又は赤外光からなる照明光を照射している（ここで記載されている符号は特許文献３における符号に対応している）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１７３２６０号公報
【特許文献２】特開２００８−１１３０２８号公報
【特許文献３】特開２００９−４９２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
素子分離領域の形成工程について検討したところ、素子分離領域形成後に半導体基板にピット（窪み、穴）が発生しやすいことが分かった。
【０００９】
素子分離領域を形成するには、まず、半導体基板の主面に酸化膜を形成してから、その酸化膜上に窒化シリコン膜を形成し、窒化シリコン膜、酸化膜および半導体基板に素子分離用の溝を形成する。それから、この溝を埋めるように酸化シリコン膜を形成してから、ＣＭＰ処理により溝の外部の酸化シリコン膜を除去し、溝内に酸化シリコン膜を残す。そして、窒化シリコン膜を除去する。このようにして、溝に埋め込まれた酸化シリコン膜からなる素子分離領域が形成される。その後、半導体基板の主面の酸化膜をウェットエッチングで除去して半導体基板を露出させる。このような素子分離領域形成工程において、半導体基板の主面の酸化膜をウェットエッチングで除去して半導体基板を露出させたときに、半導体基板にピットが発生しやすいことが分かった。
【００１０】
半導体基板にピットが発生した場合、そのピットを含む半導体チップ領域（半導体ウエハにおいて後で個々の半導体チップが取得される各領域を半導体チップ領域と称する）から取得された半導体チップ（半導体装置）の信頼性を低下させる虞がある。また、ピットを含む半導体チップ領域から取得された半導体チップを選別して除去する場合は、半導体装置の製造歩留まりを低下させ、コスト上昇の原因となる。
【００１１】
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００１２】
また、本発明の目的は、半導体装置の製造歩留まりを向上させることができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板を準備する工程、（ｂ）前記半導体基板の主面に第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第１絶縁膜および前記半導体基板に素子分離用の溝を形成する工程、（ｄ）前記溝を埋めるように、前記半導体基板の主面上に第２絶縁膜を形成する工程を有している。更に、（ｅ）ＣＭＰ処理により前記溝の外部の前記第２絶縁膜を除去し、前記溝内に前記第２絶縁膜を残す工程、（ｆ）前記第１絶縁膜をウェットエッチングで除去して前記半導体基板を露出させる工程を有している。そして、前記（ｆ）工程では、前記半導体基板の主面の少なくとも一部に１４０ルクス以上の光を当てながら前記第１絶縁膜をウェットエッチングする。
【００１６】
また、他の代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板を準備する工程、（ｂ）前記半導体基板の主面に第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第１絶縁膜および前記半導体基板に素子分離用の溝を形成する工程、（ｄ）前記溝を埋めるように、前記半導体基板の主面上に第２絶縁膜を形成する工程を有している。更に、（ｅ）ＣＭＰ処理により前記溝の外部の前記第２絶縁膜を除去し、前記溝内に前記第２絶縁膜を残す工程、（ｆ）前記第１絶縁膜をウェットエッチングで除去して前記半導体基板を露出させる工程を有している。そして、前記（ｆ）工程では、前記半導体基板の主面に光を当てながら前記第１絶縁膜をウェットエッチングし、前記（ｆ）工程の後において、前記半導体基板の主面に絶縁膜と前記絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って前記半導体基板を露出させる際には、前記半導体基板の主面の照度が、前記（ｆ）工程における前記半導体基板の主面の照度よりも低くなるようにする。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。
【００１９】
また、半導体装置の製造コストを低減させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】ステップＳ１１の絶縁膜の除去工程（ウェットエッチング工程）で用いた半導体製造装置（エッチング装置）の説明図である。
【図３１】ステップＳ１１の絶縁膜の除去工程（ウェットエッチング工程）で用いた半導体製造装置（エッチング装置）の説明図である。
【図３２】半導体基板の主面の酸化膜をウェットエッチングで除去したときに発生する欠陥の説明図である。
【図３３】半導体基板の主面の酸化膜をウェットエッチングで除去したときに発生する欠陥の説明図である。
【図３４】半導体基板の主面の酸化膜をウェットエッチングで除去したときに発生する欠陥の説明図である。
【図３５】半導体ウエハの主面の電荷分布の説明図である。
【図３６】半導体ウエハの主面の電荷分布の説明図である。
【図３７】ピットの発生状況を示す説明図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
＜半導体装置の製造工程＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３〜図２９は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。
【００２５】
まず、図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する（図１のステップＳ１）。次に、図４に示されるように、半導体基板１を酸化（好ましくは熱酸化）して半導体基板１の表面（主面）に絶縁膜（酸化膜）２を形成する（図１のステップＳ２）。次に、図５に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜２上に、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法（例えば熱ＣＶＤ法）などにより、絶縁膜３を形成（堆積）する（図１のステップＳ３）。絶縁膜２は、好ましくは酸化シリコン膜からなり、絶縁膜３は好ましくは窒化シリコン膜からなる。絶縁膜２の厚みは、例えば５〜２０ｎｍ程度とすることができ、絶縁膜３の厚みは、例えば１００〜５００ｎｍ程度とすることができる。
【００２６】
次に、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図６に示されるように、フォトレジストパターン（レジストパターン、レジスト層、マスク層）ＰＲ１を形成する。フォトレジストパターンＰＲ１は、後述の溝４ａ形成予定領域に開口部を有している。
【００２７】
次に、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、絶縁膜３、絶縁膜２および半導体基板１を順次ドライエッチング（プラズマドライエッチング）することにより、図７に示されるように、溝（素子分離用の溝）４ａを形成する（図１のステップＳ４）。このステップＳ４では、プラズマドライエッチングによって溝４ａを形成する。溝４ａは、絶縁膜３、絶縁膜２および半導体基板１にかけて形成されている。すなわち、溝４ａは、絶縁膜３および絶縁膜２を貫通し、溝４ａの底部が半導体基板１の厚みの途中に位置するように形成されている。半導体基板１における溝４ａの深さ（半導体基板１の表面から溝４ａの底面までの深さ）は、例えば３００〜７００ｎｍ程度である。溝４ａは、素子分離用の溝であり、すなわち後述する素子分離領域４を形成するための溝である。溝４ａの形成後、フォトレジストパターンＰＲ１は除去する。図７には、フォトレジストパターンＰＲ１を除去した段階（状態）が示されている。
【００２８】
ここで、プラズマドライエッチングとは、プラズマを利用したドライエッチングのことである。プラズマドライエッチングには、主にラジカルによってエッチングが進行する場合と、主にイオンによってエッチングが進行する場合と、ラジカルとイオンの両方によってエッチングが進行する場合とが含まれる。このため、主にラジカルよってエッチングが進行するプラズマエッチングだけでなく、主にイオンによってエッチングが進行する反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）も、プラズマドライエッチングに含むものとする。
【００２９】
次に、図８に示されるように、溝４ａの内部（すなわち溝４ａの底面および側壁）と絶縁膜３の表面とを酸化（好ましくは熱酸化）して絶縁膜５を形成する（図１のステップＳ５）。絶縁膜５は、酸化膜であり、溝４ａの内部（すなわち溝４ａの底面および側壁上）と絶縁膜３の表面上とに形成されるが、絶縁膜５のうち、溝４ａの底面および側壁で露出する半導体基板１の露出面に形成された部分は、酸化シリコン膜からなり、絶縁膜３の表面に形成された部分は、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜５の厚みは、例えば５〜２０ｎｍ程度とすることができる。
【００３０】
次に、図９に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜５上に、溝４ａ内を埋めるように、絶縁膜６を形成（堆積）する（図１のステップＳ６）。絶縁膜６は、好ましくは酸化シリコン膜からなる。絶縁膜６は、好ましくはプラズマＣＶＤにより形成し、特に好ましくはＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法により形成する。絶縁膜６は、溝４ａ内を埋めることができるような厚みに形成する。溝４ａの深さにもよるが、絶縁膜６の厚みは５００〜１０００ｎｍ程度とすることができる。プラズマＣＶＤ法（特にＨＤＰ−ＣＶＤ法）により絶縁膜６を成膜した場合、絶縁膜５は、絶縁膜６を堆積する際の半導体基板１へのダメージを防止する作用を備えている。絶縁膜６の形成後、スクラバ洗浄（例えば純水を使用したスクラバ洗浄）のような洗浄処理が行われる。
【００３１】
次に、溝４ａに埋め込んだ絶縁膜６を焼き締めるための熱処理（アニール処理）を行う。この熱処理は、半導体基板１を例えば４００〜１２００℃程度で熱処理することにより、行うことができる。
【００３２】
次に、半導体基板１の主面（主面全面）上に、すなわち絶縁膜６上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図１０に示されるように、フォトレジストパターン（レジストパターン、レジスト層、マスク層）ＰＲ２を形成する。フォトレジストパターンＰＲ２は、平面視で、溝４ａを覆い（すなわち溝４ａと重なり）、かつ溝４ａが形成されていない領域を露出するようなパターン形状を有している。
【００３３】
次に、フォトレジストパターンＰＲ２をエッチングマスクとして用いて、絶縁膜６をドライエッチング（プラズマドライエッチング）することにより、フォトレジストパターンＰＲ２から露出する部分の絶縁膜６（すなわち平面視で溝４ａに重ならない領域の絶縁膜６）をエッチバックして厚みを薄くする（図１のステップＳ７）。このステップＳ７は、プラズマドライエッチングを用いることが好ましい。その後、フォトレジストパターンＰＲ２をアッシング（プラズマアッシング）などにより除去し、更に、洗浄処理（例えば純水を使用した洗浄処理）が行われる。図１１には、フォトレジストパターンＰＲ２を除去した段階（状態）が示されている。ステップＳ７は、後で行うステップＳ８のＣＭＰ処理におけるディッシングなどを抑制または防止するために行われるが、それが気にならない場合は、ステップＳ７を省略することもできる。
【００３４】
次に、絶縁膜６をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨する（図１のステップＳ８）。これにより、図１２に示されるように、溝４ａの外部の絶縁膜６が除去され、溝４ａ内に絶縁膜６が残される。また、このＣＭＰ処理の際に、絶縁膜３上の絶縁膜５も除去され、絶縁膜３の上面が露出される。また、ステップＳ８のＣＭＰ処理は、絶縁膜６，５（酸化シリコン膜）の研磨速度に比べて、絶縁膜３（窒化シリコン膜）の研磨速度が小さくなるような条件で行われるため、絶縁膜３はＣＭＰ処理のストッパ膜（または保護膜）として機能することができる。
【００３５】
次に、図１３に示されるように、溝４ａ内の絶縁膜６の上部（上面）をドライエッチング（プラズマドライエッチング）によってエッチバックすることにより、溝４ａ内の絶縁膜６の上面を後退させる（図１のステップＳ９）。このステップＳ９は、プラズマドライエッチングを用いることが好ましいが、絶縁膜６（酸化シリコン膜）のエッチング速度に比べて絶縁膜３（窒化シリコン膜）のエッチング速度が小さくなるようなエッチング条件で行われる。このため、ステップＳ９の前（かつステップＳ８の後）には、溝４ａ内の絶縁膜６の上面の高さ位置は、絶縁膜３の上面の高さ位置とほぼ同じであったものが、ステップＳ９の後（かつ後述のステップＳ１０の前）には、溝４ａ内の絶縁膜６の上面の高さ位置は、絶縁膜３の上面の高さ位置よりも低くなる。但し、溝４ａ内の絶縁膜６の上面の高さ位置が、半導体基板１と絶縁膜２との界面の高さ位置よりも低くなる前に、ステップＳ９のドライエッチング（プラズマドライエッチング）を終了することが好ましい。図１３には、溝４ａ内の絶縁膜６の上面の高さ位置が、絶縁膜２の上面の高さ位置と絶縁膜３の上面の高さ位置との間に位置する場合が示されている。
【００３６】
次に、図１４に示されるように、熱リン酸などの薬液（エッチング液）を用いたウェットエッチングにより絶縁膜３を除去する（図１のステップＳ１０）。この際のウェットエッチングは、絶縁膜３（窒化シリコン膜）のエッチング速度に比べて絶縁膜６，５，２（酸化シリコン膜）のエッチング速度が小さくなるようなエッチング条件で行われる。このため、ステップＳ１０では、絶縁膜３が選択的に除去されて、絶縁膜２の上面が露出される。
【００３７】
次に、図１５に示されるように、フッ酸などの薬液（エッチング液）を用いたウェットエッチングにより、絶縁膜２を除去する（図１のステップＳ１１）。絶縁膜２を除去したことにより、半導体基板１の上面（表面、Ｓｉ面）が露出される。すなわち、ステップＳ１１では、絶縁膜２をウェットエッチングして除去することにより、半導体基板１のＳｉ面が露出される。また、ステップＳ１１のウェットエッチングは、絶縁膜２が除去されて半導体基板１の上面が露出される程度だけ行うため、溝４ａの内部の絶縁膜６，５は、ほとんどエッチングされずに残存する。溝４ａの内部に残存する絶縁膜５および絶縁膜６により、素子分離領域（素子分離）４が形成される。
【００３８】
ステップＳ１１を行う直前の段階で溝４ａの内部に残存する絶縁膜５および絶縁膜６を素子分離領域４とみなすこともできるが、この場合、ステップＳ１１直前における素子分離領域４の上面がステップＳ１１でわずかにエッチングされたものが、ステップＳ１１後の素子分離領域４となる。
【００３９】
また、ステップＳ１１では、半導体基板１の主面上（すなわち絶縁膜２上）にレジスト層（フォトレジスト層）が形成されていない状態で絶縁膜２をウェットエッチングするため、半導体基板１の主面全面で絶縁膜２がエッチングされて除去される。このため、ステップＳ１１を行うと、素子分離領域４が形成されている領域以外の領域（すなわち活性領域）の半導体基板１の表面（Ｓｉ面）が露出された状態となる。このステップＳ１１の絶縁膜２の除去工程（ウェットエッチング工程）については、後でより詳細に説明する。
【００４０】
このようにして、半導体基板１の溝４ａ内に埋め込まれた絶縁膜５，６からなる素子分離領域４が形成される。絶縁膜６に比べて絶縁膜５は薄いため、素子分離領域４は、主として溝４ａ内に埋め込まれた絶縁膜６により形成される。このように、素子分離領域４は、ＳＴＩ（Shallow Trench Isolation）法により形成される。素子分離領域４を形成したことで、半導体基板１においては、素子分離領域４によって活性領域が規定（画定）され、その活性領域に、以降の工程で種々の半導体素子（例えば後述するＭＩＳＦＥＴＱ１，Ｑ２など）が形成される。
【００４１】
次に、図１６に示されるように、半導体基板１の主面から所定の深さに渡ってウエル領域を形成する（図２のステップＳ１２）。本実施の形態では、ＭＩＳＦＥＴとしてｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するため、ここでは、ウエル領域としてｐ型ウエル（ｐ型のウエル領域）ＰＷを形成する。ｐ型ウエルＰＷは、半導体基板1に対してホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって形成することができる。ｐチャネル型のＭＩＳＦＥＴを形成する場合は、半導体基板1に対してリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ型のウエル領域（ｎ型ウエル）を形成する。
【００４２】
次に、図１７に示されるように、半導体基板１の表面（すなわちｐ型ウエルＰＷの表面）上に、ＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜１１を形成する（図２のステップＳ１３）。絶縁膜１１は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００４３】
次に、半導体基板１の主面（主面全面）上に、すなわち絶縁膜１１上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図１８に示されるように、フォトレジストパターン（レジストパターン、レジスト層、マスク層）ＰＲ３を形成する。
【００４４】
次に、図１９に示されるように、フォトレジストパターンＰＲ３をエッチングマスクとして用いて、絶縁膜１１をエッチングしてフォトレジストパターンＰＲ３から露出する部分の絶縁膜１１を選択的に除去する（図２のステップＳ１４）。この際、フォトレジストパターンＰＲ３に覆われた部分の絶縁膜１１は除去されずに残存する。ステップＳ１４のエッチングには、薬液（エッチング液）としてフッ酸などを用いたウェットエッチングを採用することができる。絶縁膜１１が除去された領域では、半導体基板１の上面（表面、Ｓｉ面）が露出する。
【００４５】
ここで、高耐圧のＭＩＳＦＥＴが形成される予定領域（以下、高耐圧ＭＩＳ領域１Ａと称す）では、絶縁膜１１が残され、一方、低耐圧のＭＩＳＦＥＴが形成される予定領域（以下、低耐圧ＭＩＳ領域１Ｂと称す）では、絶縁膜１１が除去されて半導体基板１の上面（すなわちＳｉ面）が露出される。つまり、フォトレジストパターンＰＲ３は、平面視で、高耐圧ＭＩＳ領域１Ａを覆い、かつ低耐圧ＭＩＳ領域１Ｂを露出するようなパターン形状を有している。また、フォトレジストパターンＰＲ３を用いた絶縁膜１１のウェットエッチング（すなわちステップＳ１４）を行う前に、アッシャーを用いたプラズマ処理などによりフォトレジストパターンＰＲ３に対して表面処理（プラズマ表面処理）を行い、それによってウェットエッチング時の濡れ性向上（フォトレジストパターンＰＲ３に対する濡れ性向上）を図ることもできる。
【００４６】
次に、図２０に示されるように、フォトレジストパターンＰＲ３を除去する。フォトレジストパターンＰＲ３の除去には、ウェット処理による除去を用い、例えばＳＰＭ（Sulfuric acid-Hydrogen Peroxide Mixture）液を用いたＳＰＭ洗浄を用いることができる。
【００４７】
次に、上記ステップＳ１４のウェットエッチング工程（フォトレジストパターンＰＲ３をエッチングマスクとして絶縁膜１１をウェットエッチングする工程）で絶縁膜１１が除去された領域（すなわち低耐圧ＭＩＳ領域１Ｂ）における半導体基板１の表面（すなわちｐ型ウエルＰＷの表面）上に、図２１に示されるように、酸化（例えば熱酸化）によりＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜１２を形成する（図２のステップＳ１５）。絶縁膜１２は、例えば薄い酸化シリコン膜などからなる。絶縁膜１２を形成する際に、絶縁膜１１の厚みが厚くなる場合もあり得る。
【００４８】
ステップＳ１５で絶縁膜１２を形成した段階（すなわち図２１の段階）で絶縁膜１２の厚みが絶縁膜１１の厚みよりも薄くなるように、絶縁膜１１と絶縁膜１２との各形成時の厚みを制御する必要がある。このためには、ステップＳ１３で絶縁膜１１を形成した段階（図１７の段階）の絶縁膜１１の厚みを、ステップＳ１５で絶縁膜１２を形成した段階（図２１の段階）の絶縁膜１２の厚みよりも厚くすればよいが、絶縁膜１２を（好ましくは熱酸化により）形成する際に絶縁膜１１の厚みが厚くなる場合もあり得る。
【００４９】
このようにして、図２１に示されるように、低耐圧ＭＩＳ領域１Ｂの半導体基板１（ｐ型ウエルＰＷ）の表面に絶縁膜１２が形成され、高耐圧ＭＩＳ領域１Ａの半導体基板１（ｐ型ウエルＰＷ）の表面に絶縁膜１２よりも厚い絶縁膜１１が形成された状態が得られる。
【００５０】
次に、図２２に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極用の導電体膜１３を形成する（図２のステップＳ１６）。導電体膜１３は、例えば多結晶シリコン膜（ドープトポリシリコン膜）とすることができる。それから、半導体基板１の主面（主面全面）上に、すなわち導電体膜１３上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、フォトレジストパターン（レジストパターン、レジスト層、マスク層）ＰＲ４を形成する。それから、フォトレジストパターンＰＲ４をエッチングマスクとしたドライエッチング（プラズマドライエッチング）により導電体膜１３をエッチングしてパターニングし、図２３に示されるように、パターニングされた導電体膜１３からなるゲート電極ＧＥを形成する（図２のステップＳ１７）。ゲート電極ＧＥのうち、高耐圧のＭＩＳＦＥＴ用のゲート電極ＧＥ１は、半導体基板１（ｐ型ウエルＰＷ）上に絶縁膜１１を介して形成され、低耐圧のＭＩＳＦＥＴ用のゲート電極ＧＥ２は、半導体基板１（ｐ型ウエルＰＷ）上に絶縁膜１２を介して形成される。その後、フォトレジストパターンＰＲ４は除去される。図２３には、フォトレジストパターンＰＲ４を除去した段階（状態）が示されている。ゲート電極ＧＥ１の下に絶縁膜１１が残存し、ゲート電極ＧＥ２の下に絶縁膜１２が残存するが、ゲート電極ＧＥ１，ＧＥ２で覆われない領域の絶縁膜１１，１２が層状に残存する場合もあり得る。
【００５１】
次に、図２４に示されるように、ｐ型ウエルＰＷのゲート電極ＧＥの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ型のエクステンション領域（ｎ−型半導体領域）ＥＸを形成する（図２のステップＳ１８）。エクステンション領域ＥＸは、ｎ型の半導体領域である。このイオン注入の際に、ゲート電極ＧＥはイオン注入阻止マスクとして機能することができるため、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域には、不純物はイオン注入されず、エクステンション領域ＥＸは、ゲート電極ＧＥの側壁に整合（自己整合）して形成される。
【００５２】
次に、図２５に示されるように、ゲート電極ＧＥの側壁上に、側壁絶縁膜（絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜、サイドウォール）ＳＰを形成する（図２のステップＳ１９）。サイドウォールスペーサＳＰは、例えば、半導体基板１の主面（主面全面）上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００５３】
サイドウォールスペーサＳＰの形成後、図２６に示されるように、ｐ型ウエルＰＷのゲート電極ＧＥおよびサイドウォールスペーサＳＰの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ型のソース・ドレイン領域（ｎ＋型半導体領域）ＳＤを形成する（図２のステップＳ２０）。ソース・ドレイン領域ＳＤは、ｎ型の半導体領域である。このイオン注入の際に、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＰはイオン注入阻止マスクとして機能することができるため、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域とそのゲート電極ＧＥの側壁上のサイドウォールスペーサＳＰの直下の領域とには、不純物は導入（イオン注入）されない。このため、ソース・ドレイン領域ＳＤは、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＰの側面（ゲート電極ＧＥに接している側とは反対側の面）に整合（自己整合）して形成される。
【００５４】
ソース・ドレイン領域ＳＤ形成用のイオン注入の後、導入した不純物の活性化のためのアニール処理を行う（図２のステップＳ２１）。このアニール処理は、例えば、１０５０℃程度のフラッシュランプアニール処理にて行うことができる。
【００５５】
同じＭＩＳＦＥＴ（同じゲート電極ＧＥに対して）に対して形成されているエクステンション領域ＥＸとソース・ドレイン領域ＳＤとの対により、ｎチャネル型ＭＩＳＦＥＴのＬＤＤ（Lightly doped Drain）構造のソースまたはドレインとして機能するｎ型の半導体領域が形成される。同じＭＩＳＦＥＴ（同じゲート電極ＧＥ）に対して形成されているエクステンション領域ＥＸとソース・ドレイン領域ＳＤとの関係は、ソース・ドレイン領域ＳＤとチャネル領域（ゲート電極ＧＥの直下の領域）との間にエクステンション領域ＥＸが介在し、ソース・ドレイン領域ＳＤはエクステンション領域ＥＸよりも、不純物濃度が高くかつ深さ（接合深さ）が深くなっている。
【００５６】
このようにして、図２６に示されるように、ｐ型ウエルＰＷに、電界効果トランジスタとしてｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎ１，Ｑ２が形成される。ゲート電極ＧＥ１をそのゲート電極とするＭＩＳＦＥＴＱ１は、ゲート電極ＧＥ１の下に位置する絶縁膜１１がゲート絶縁膜として機能し、ゲート電極ＧＥ２をそのゲート電極とするＭＩＳＦＥＴＱ２は、ゲート電極ＧＥ２の下に位置する絶縁膜１２がゲート絶縁膜として機能する。このため、ＭＩＳＦＥＴＱ１のゲート絶縁膜（ここでは絶縁膜１１）の厚みは、ＭＩＳＦＥＴＱ２のゲート絶縁膜（ここでは絶縁膜１２）の厚みよりも厚く、ＭＩＳＦＥＴＱ１の耐圧はＭＩＳＦＥＴＱ２の耐圧より高くなっている。このため、ＭＩＳＦＥＴＱ１の動作電圧を、ＭＩＳＦＥＴＱ２の動作電圧よりも高くすることができる。ＭＩＳＦＥＴＱ１は高耐圧ＭＩＳ領域１Ａに形成され、ＭＩＳＦＥＴＱ２は低耐圧ＭＩＳ領域１Ｂに形成される。
【００５７】
なお、ＭＩＳＦＥＴとしてｎチャネル型ＭＩＳＦＥＴを形成する場合について説明したが、ｎチャネル型ＭＩＳＦＥＴの代わりにｐチャネル型ＭＩＳＦＥＴを形成することもでき、この場合、ｐ型ウエルＰＷ、エクステンション領域ＥＸおよびソース・ドレイン領域ＳＤの各導電型を逆にすればよい（すなわちｐ型ウエルＰＷをｎ型ウエルとし、エクステンション領域ＥＸをｐ型とし、ソース・ドレイン領域ＳＤをｐ型とすればよい）。また、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方を形成することもできる。
【００５８】
また、図２６において、高耐圧ＭＩＳ領域１Ａと低耐圧ＭＩＳ領域１Ｂとの間（ＭＩＳＦＥＴＱ１が形成されている領域とＭＩＳＦＥＴＱ２が形成されている領域との間）に素子分離領域４を設ける（配置する）こともできる。
【００５９】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面（表層部分、上層部分）に、コバルトシリサイドまたはニッケルシリサイドなどからなる低抵抗の金属シリサイド層(図示せず)を形成することもできる。この金属シリサイド層は、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤを覆うように例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などの金属膜を堆積して熱処理することにより、形成することができ、その後、未反応の金属膜は除去される。
【００６０】
次に、図２７に示されるように、半導体基板１の主面（主面全面）上に絶縁膜（層間絶縁膜）２２を形成する。すなわち、ゲート電極ＧＥおよびサイドウォールスペーサＳＰを覆うように、半導体基板１の主面上に絶縁膜２２を形成する。絶縁膜２２は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、絶縁膜２２の表面（上面）をＣＭＰ法により研磨するなどして、絶縁膜２２の上面を平坦化する。下地段差に起因して絶縁膜２２の表面に凹凸形状が形成されていても、絶縁膜２２の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００６１】
次に、絶縁膜２２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜２２をドライエッチングすることにより、図２８に示されるように、絶縁膜２２にコンタクトホール（貫通孔、孔）２３を形成する。コンタクトホール２３の底部では、半導体基板１の主面の一部、例えばソース・ドレイン領域ＳＤの表面（この表面に金属シリサイド層を形成している場合はその金属シリサイド層）の一部や、ゲート電極ＧＥの表面（この表面に金属シリサイド層を形成している場合はその金属シリサイド層）の一部などが露出される。
【００６２】
次に、コンタクトホール２３内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）２４を形成する。プラグ２４を形成するには、例えば、コンタクトホール２３の内部（底部および側壁上）を含む絶縁膜２２上に、プラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホール２３を埋めるように形成し、絶縁膜２２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ２４を形成することができる。図面の簡略化のために、プラグ２４は、主導体膜とバリア導体膜を一体化して示してある。プラグ２４は、その底部で、ゲート電極ＧＥまたはソース・ドレイン領域ＳＤの表面（この表面に金属シリサイド層を形成している場合はその金属シリサイド層）などと接して、電気的に接続される。
【００６３】
次に、図２９に示されるように、プラグ２４が埋め込まれた絶縁膜２２上に、絶縁膜２５を形成する。絶縁膜２５は、複数の絶縁膜の積層膜で形成することもできる。
【００６４】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチング（プラズマドライエッチング）によって絶縁膜２５の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜２５上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【００６５】
配線Ｍ１は、プラグ２４を介してゲート電極ＧＥまたはソース・ドレイン領域ＳＤなどと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
【００６６】
＜ステップＳ１１の絶縁膜２の除去工程について＞
次に、上記ステップＳ１１の絶縁膜２の除去工程（ウェットエッチング工程）について、より詳細に説明する。
【００６７】
図３０および図３１は、ステップＳ１１の絶縁膜２の除去工程（ウェットエッチング工程）で用いた半導体製造装置（エッチング装置）３１の説明図である。図３０は、半導体製造装置３１全体を模式的に示す平面図に対応し、図３１は、半導体製造装置３１における個々のエッチング用チャンバ３３を模式的に示す断面図に対応している。
【００６８】
図３０の半導体製造装置３１を用いてステップＳ１１で絶縁膜２を除去する手順について、まず説明する。
【００６９】
図３０に示されるように、半導体製造装置３１は、搬送室３２、と搬送室３２の周囲に配置された複数のエッチング用チャンバ３３およびロードポート（ロードポート室）３４とを有しており、いわゆるマルチチャンバタイプの半導体製造装置である。搬送室３２とエッチング用チャンバ３３との間と、搬送室３２とロードポート（ロードポート室）３４との間とは、開閉手段であるゲートバルブ（図示せず）などを介して連結されている。
【００７０】
まず、フープ（図示せず）をロードポート（ロードポート室）３４にドッキングした後、フープから半導体ウエハＳＷを取り出し、搬送室３２に搬入する。半導体ウエハＳＷは、上記半導体基板１に対応するものである（すなわち半導体ウエハＳＷを上記半導体基板１とみなすことができる）。フープは半導体ウエハのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハを収納する。
【００７１】
それから、搬送用ロボット３５などによって半導体ウエハＳＷを、搬送室３２を経てエッチング用チャンバ３３内へ搬送する。そして、エッチング用チャンバ３３内で、半導体ウエハＳＷから上記絶縁膜２を除去（ウェットエッチング）する処理（すなわち上記ステップＳ１１の処理）を行う。
【００７２】
本実施の形態では、半導体ウエハＳＷに光を当てる（光を照射する）ための光源として、照明装置（光源）３６がエッチング用チャンバ３３内に配置されている。照明装置３６は、例えば蛍光灯などを用いることができる。照明装置３６からの光を半導体ウエハＳＷに光を当てながら、半導体ウエハＳＷから上記絶縁膜２を除去（ウェットエッチング）する処理が行われる。
【００７３】
エッチング用チャンバ３３内で上記絶縁膜２を除去（ウェットエッチング）する処理が行われた後、半導体ウエハＳＷは搬送用ロボット３５などによってエッチング用チャンバ３３から搬送室３２を経てロードポート（ロードポート室）３４に搬送され、フープへ戻される。その後、半導体ウエハＳＷは、次の工程を行うための半導体製造装置に送られる。
【００７４】
次に、ステップＳ１１において、エッチング用チャンバ（エッチング装置）３３内で行われる絶縁膜２の除去処理（ウェットエッチング処理）について、図３１を参照しながら具体的に説明する。
【００７５】
図３１に示されるように、エッチング用チャンバ３３内には、回転ステージ（ウエハ回転ステージ、スピンベース）４１が配置されている。この回転ステージ４１は、図示しない回転機構（例えばモータなど）によって高速で回転可能に構成された回転板であり、例えば半導体ウエハＳＷよりも大きな径を有している。エッチング用チャンバ３３内に搬入された半導体ウエハＳＷは、この回転ステージ４１上に載置（配置）され、図示しないチャック機構などによって回転ステージ４１に保持される。この際、半導体ウエハＳＷは、絶縁膜２が形成された側の面である主面（表面、半導体素子形成側の主面）が上方を向き、主面とは反対側の面である裏面が下方（回転ステージ４１に対向する側）を向くように、回転ステージ４１上に配置されて固定される。図示しない回転機構によって回転ステージ４１を回転させることで、回転ステージ４１に保持された半導体ウエハＳＷも回転させることができる。
【００７６】
回転ステージ４１の上方に（例えば回転ステージ４１に固定された半導体ウエハＳＷの主面の中央部上方に）ノズル４２が配置され、このノズル４２からエッチング液（洗浄液、エッチャント液、薬液）４３を半導体ウエハＳＷの主面に向かって吐出（噴出、供給）し、半導体ウエハＳＷの主面にエッチング液４３を供給できるように構成されている。エッチング液４３は、半導体ウエハＳＷの主面に形成されている上記絶縁膜２をエッチング可能なエッチング液を用い、フッ酸（ＨＦ）の水溶液を好適に用いることができる。
【００７７】
エッチング液４３のフッ酸の濃度は、生産性に支障をきたさない範囲のエッチング時間で目的とするエッチング量を確保できるようにすればよく、例えば、５ｗｔ．％（５重量％以下程度の濃度とすることができる。
【００７８】
半導体ウエハＳＷの主面に形成されている上記絶縁膜２を除去するには、絶縁膜２が形成されている半導体ウエハＳＷを、エッチング用チャンバ３３内の回転ステージ４１上に配置して固定してから（このとき、半導体ウエハＳＷにおいて、上記絶縁膜２が形成されている側の主面がノズル４２側を向く）、回転ステージ４１を回転させることによって、回転ステージ４１に保持された半導体ウエハＳＷを回転させる。この際、回転ステージ４１の回転の中心と半導体ウエハＳＷの主面の中心位置とをほぼ一致させることで、半導体ウエハＳＷの主面の中心位置を回転中心にして回転することが好ましい。
【００７９】
半導体ウエハＳＷが回転した状態で、回転する半導体ウエハＳＷの主面に対して、ノズル４２から半導体ウエハＳＷの主面の絶縁膜２をエッチングするためのエッチング液４３を供給する。これにより、半導体ウエハＳＷの主面にノズル４２からエッチング液４３が供給され、このエッチング液４３により、半導体ウエハＳＷの主面に形成されていた上記絶縁膜２がエッチング（ウェットエッチング）される。ノズル４２から半導体ウエハＳＷの主面の中心部付近に供給されたエッチング液４３は、半導体ウエハＳＷの回転によって、半導体ウエハＳＷの主面の中心部から外周部側に移動して、半導体ウエハＳＷの主面の全面にエッチング液４３が行き渡り、半導体ウエハＳＷの主面の全面で、エッチング液４３による絶縁膜２のエッチングが行われる。
【００８０】
絶縁膜２のエッチングを停止するには、エッチング液用ノズル４２から半導体ウエハＳＷの主面へのエッチング液４３の供給を停止し、回転する半導体ウエハＳＷの主面（の中心部付近）へノズル４２から純水などのリンス液（すすぎ液）を供給する。このリンス液が半導体ウエハＳＷの主面全体に行き渡ることで、半導体ウエハＳＷの主面のリンス処理（すすぎ処理）が行われ、半導体ウエハＳＷの主面からエッチング液４３がリンス液とともに除去され、半導体ウエハＳＷの主面における絶縁膜２のエッチングが停止される。また、エッチング液４３を半導体ウエハＳＷへ供給するノズルと、リンス液を半導体ウエハＳＷへ供給するノズルとを、同じノズル（ノズル４２）で兼ねても、あるいは別々のノズルとしてもよい。
【００８１】
本実施の形態では、絶縁膜２のウェットエッチング中の半導体ウエハＳＷの主面における照度を制御するために、上述のようにエッチング用チャンバ３３に照明装置（光源）３６が配置されている。照明装置３６は、光４４を発する光源として機能する。図３１では、照明装置３６が発する光４４を矢印で模式的に示してある。照明装置３６を設けるのは、照明装置３６からの光４４を半導体ウエハＳＷに当てる（照射する）ことで、絶縁膜２のエッチング中の半導体ウエハＳＷの照度を積極的に高くするためである。すなわち、エッチング液４３を半導体ウエハＳＷの主面に供給して絶縁膜２のエッチングを行っている間、照明装置３６によって半導体ウエハＳＷの主面を照らす（照明装置３６からの光４４を半導体ウエハＳＷの主面に当てる）ことにより、半導体ウエハＳＷの主面の照度を高くする。
【００８２】
本実施の形態では、照明装置３６からの光（照明装置３６が発する光）を、半導体ウエハＳＷの主面に当てながら（照射しながら）、半導体ウエハＳＷの主面の絶縁膜２のエッチング（エッチング液４３によるウェットエッチング）を行う。この際、半導体ウエハＳＷの主面の絶縁膜２のエッチング液４３によるウェットエッチングの開始（半導体ウエハＳＷの主面にエッチング液４３が接液した時点）から終了（リンス液によって半導体ウエハＳＷの主面からエッチング液４３が除去された時点）まで、照明装置３６からの光４４を半導体ウエハＳＷの主面に当て続けるようにすることが好ましい。
【００８３】
エッチング液４３により絶縁膜２がウェットエッチングされる際に、照明装置３６からの光４４が半導体ウエハＳＷの主面全体に当たる（照射される）場合だけでなく、半導体ウエハＳＷの主面の一部に当たる（照射される）場合もあり得る。例えば、照明装置３６から半導体ウエハＳＷの主面へ向かった光４４の一部がノズル４２で遮蔽されるなどして、照明装置３６からの光４４が半導体ウエハＳＷの主面全体ではなく、半導体ウエハＳＷの主面の一部に当たる（照射される）場合もあり得る。しかしながら、半導体ウエハＳＷは回転ステージ４１とともに回転しているので、照明装置３６からの光４４が半導体ウエハＳＷの主面の一部に当たる（照射される）場合であっても、半導体ウエハＳＷの主面において光４４が照射されている領域は、半導体ウエハＳＷの回転に伴い半導体ウエハＳＷの主面内を移動する。このため、絶縁膜２をエッチング液４３でウェットエッチングしている間に、半導体ウエハＳＷの主面のいずれの領域も照明装置３６からの光４４が照射される期間を有することができる。逆に言えば、半導体ウエハＳＷの主面のいずれの領域も、絶縁膜２がエッチング液４３でウェットエッチングされている間に照明装置３６からの光４４が照射される期間を有するように、半導体ウエハＳＷの主面の少なくとも一部に対して照明装置３６からの光４４を照射すればよい。つまり、半導体基板１（半導体ウエハＳＷ）の主面が、絶縁膜２をウェットエッチングしている間に光４４が全く照射されなかった領域を有さないようにすればよい。
【００８４】
その理由は後述するが、本実施の形態では、半導体ウエハＳＷの主面の少なくとも一部（半導体ウエハＳＷの主面全面または主面の一部）に１４０ルクス以上の光を当てながら、絶縁膜２を（エッチング液４３により）ウェットエッチングすることが好ましい。そして、半導体ウエハＳＷの主面のいずれの領域も、絶縁膜２を（エッチング液４３により）ウェットエッチングしている間に１４０ルクス以上の光が照射されている期間を有するようにすることが、より好ましい。ここで、１４０ルクス以上の光とは、半導体ウエハＳＷの主面における照度が１４０ルクス以上であることに対応している。半導体ウエハＳＷの主面における照度は、光源（ここでは照明装置３６）の明るさや、光源（ここでは照明装置３６）から半導体ウエハＳＷの主面までの距離などにより制御することができる。
【００８５】
＜素子分離領域形成に伴う欠陥発生について＞
次に、素子分離領域形成に伴う欠陥発生について説明する。
【００８６】
図３２〜図３４は、絶縁膜２に相当する酸化膜１０２をウェットエッチングで除去したときに発生する欠陥の説明図である。
【００８７】
図３２〜図３４において、酸化膜１０２は上記絶縁膜２に相当するものであり、溝１０４ａは上記溝４ａに相当するものであり、絶縁膜１０５は上記絶縁膜５に相当するものであり、絶縁膜１０６は上記絶縁膜６に相当するものであり、溝１０４ａ内に埋め込まれた絶縁膜１０５，１０６により形成された素子分離領域１０４は上記素子分離領域４に相当するものである。なお、図３２は、上記ステップＳ１１に相当する酸化膜１０２の除去工程（ウェットエッチング工程）を行う前の段階であり、図３３は、上記ステップＳ１１に相当する酸化膜１０２の除去工程（ウェットエッチング工程）を行った後の段階であり、図３４は、酸化膜１０２の除去に伴って半導体基板１にピット（窪み、穴）５１が形成された状態が示されている。
【００８８】
図３２の構造（状態）は、上記図１４の構造（状態）を得るまでとほぼ同様の工程を行うことにより形成されている。図３２の状態から、酸化膜１０２をフッ酸でウェットエッチングして除去することにより半導体基板１（のＳｉ面）を露出させることで、上記図１５に相当する図３３の構造（状態）が得られるが、本発明者の解析によると、酸化膜１０２の除去に伴って図３４のように半導体基板１にピット（窪み、穴）５１が形成される場合がある。このピット５１は、素子分離領域１０４で囲まれた活性領域において、酸化膜１０２をウェットエッチングして半導体基板１（のＳｉ面）を露出させたときに発生する。
【００８９】
このピット５１の発生原因について、本発明者が検討したところ、素子分離領域１０４を形成する種々の工程に伴い酸化膜１０２に蓄えられた（チャージされた）電荷が主原因であることが分かった。酸化膜１０２をウェットエッチングするときに酸化膜１０２がエッチングの進行に伴って薄くなってくると、この電荷（酸化膜１０２に蓄えられた電荷）が半導体基板１側に放電してしまい、この放電によって半導体基板１にピット５１が形成されることが分かった。
【００９０】
半導体基板１にピット５１が発生した場合、そのピット５１を含む半導体チップ領域（半導体ウエハにおいて後で個々の半導体チップが取得される各領域を半導体チップ領域と称する）から取得された半導体チップ（半導体装置）の信頼性を低下させる虞がある。また、ピット５１を含む半導体チップ領域から取得された半導体チップを選別して除去する場合は、半導体装置の製造歩留まりを低下させ、コスト上昇の原因となる。
【００９１】
そこで、酸化膜１０２に電荷が蓄積される原因を調べたところ、素子分離領域１０４を形成するための種々の工程においてプラズマを用いる際に、半導体基板１の主面に形成されている絶縁膜にプラズマに起因した電荷が蓄積されることが、主原因であることが分かった。特に影響が大きいのは、素子分離用の溝１０４ａを形成するためのプラズマドライエッチング（上記ステップＳ４に相当する工程）である。素子分離用の溝１０４ａは深さが深いため、溝１０４ａを形成するためのプラズマドライエッチングに要する時間が長く、溝１０４ａ形成のプラズマドライエッチングの際に、半導体基板１の主面に形成されている絶縁膜にプラズマに起因した電荷が蓄えられやすい（チャージされやすい）。溝１０４ａ形成時に半導体基板１の主面の絶縁膜に蓄えられた（チャージされた）電荷は、その後も除去されにくく、図３２の段階で酸化膜１０２に蓄えられている電荷を多くするように作用する。
【００９２】
また、溝１０４ａ形成工程以外に、溝１０４ａを埋める絶縁膜１０６（上記絶縁膜６に相当）を形成する工程（上記ステップＳ６に相当する工程）も、上記電荷蓄積への影響が大きい。これは、溝１０４ａの深さが深いため、その溝１０４ａを埋める絶縁膜１０６は溝１０４ａを埋め込むことができるように厚く形成する必要があり、この厚い絶縁膜１０６を形成するのにプラズマＣＶＤ法を用いると、絶縁膜１０６形成時にプラズマに起因した電荷が蓄えられやすい（チャージされやすい）。絶縁膜１０６形成時に蓄えられた（チャージされた）電荷は、その後も除去されにくく、図３２の段階で酸化膜１０２に蓄えられている電荷を多くするように作用する。これは、絶縁膜１０６をプラズマＣＶＤ法で形成した場合に生じ得るが、特にプラズマ密度が高いＨＤＰ−ＣＶＤ法により絶縁膜１０６を形成する場合に、より顕著に生じる。
【００９３】
このように、溝１０４ａ形成工程と絶縁膜１０６形成工程とは、図３２の段階で酸化膜１０２に蓄えられている電荷を多くするように作用する。また、溝１０４ａ形成工程や絶縁膜１０６形成工程以外に、上記ステップＳ７，Ｓ９に相当するプラズマドライエッチング工程もプラズマを利用した処理であるため、これらの工程を行った場合は、図３２の段階で酸化膜１０２に蓄えられている電荷を多くするように作用する。また、プラズマ処理より影響は少ないが、酸化膜１０２を形成してから図３２の構造を得るまでの間に行う種々の洗浄工程や、上記ステップＳ８に相当するＣＭＰ工程においても、静電気に起因した電荷の蓄積（チャージ）が発生し、これも図３２の段階で酸化膜１０２に蓄えられている電荷を多くするように作用する。
【００９４】
このように、酸化膜１０２を形成してから図３２の構造を得るまでに、素子分離領域１０４を形成するための種々の工程で半導体基板１の主面に形成されている絶縁膜にチャージされた電荷は、酸化膜１０２を除去する直前の段階（図３２の段階）では、酸化膜１０２にチャージされた状態となる。この電荷が、酸化膜１０２をウェットエッチングして半導体基板１を露出させる工程（図３２から図３３に移行する工程）において半導体基板１が露出する直前に酸化膜１０２の厚みが薄くなったときに、半導体基板１側に放電し、この放電によって半導体基板１にピット５１が形成される。つまり、素子分離領域１０４を形成するための種々の工程で電荷がチャージされやすいことと、酸化膜１０２を形成してから酸化膜１０２をウェットエッチングして除去する（図３２から図３３に移行する工程）までの間に半導体基板１（のＳｉ面）が露出されないこととにより、酸化膜１０２除去時に放電が起こりやすく、この放電によりピット５１が形成されてしまう。素子分離領域１０４で囲まれた活性領域においては、酸化膜１０２に蓄えられていた電荷は逃げ場がないことから、酸化膜１０２をウェットエッチングしてその活性領域（のＳｉ面）が露出する直前に、酸化膜１０２側から活性領域の半導体基板１（Ｓｉ領域）側に電荷が放電して、ピット５１が形成されるのである。また、酸化膜１０２のウェットエッチングにはフッ酸の水溶液のようにイオンを含む液体を用いるが、そのような液体を用いても、酸化膜１０２にチャージされている電荷を除去することは難しく、放電によりピット５１が形成されてしまう。
【００９５】
＜本実施の形態の主要な特徴と効果＞
そこで、本実施の形態では、ステップＳ１１の絶縁膜２の除去（ウェットエッチング）工程において、照明装置３６からの光４４を半導体ウエハＳＷに当てる（照射する）ようにしている。すなわち、ステップＳ１１では、半導体ウエハＳＷに照明装置３６からの光４４を当てながら（照射しながら）、絶縁膜２をウェットエッチングする。光４４を半導体ウエハＳＷに当てるのは、光電効果によりＳｉ基板（半導体基板１に対応するＳｉ基板領域）で電荷（ここでは主として電子）を発生させてこれをＳｉ基板側から絶縁膜２側に供給し、絶縁膜２に既に蓄えられていた電荷（主として正孔が蓄えられている）を中和させる（電子と正孔とを結合させて消滅させる）ためである。
【００９６】
図３５および図３６は、ステップＳ１１に相当する工程を行った半導体ウエハＳＷの主面の電荷分布の説明図である。図３５は、本実施の形態とは異なり、照明装置３６からの光４４を半導体ウエハＳＷに当てずにステップＳ１１（絶縁膜２のウェットエッチング）を行なった場合に対応し、図３６は、本実施の形態のように、照明装置３６からの光４４を半導体ウエハＳＷに当てながらステップＳ１１（絶縁膜２のウェットエッチング）を行なった場合に対応する。図３５および図３６において（ａ）で示されているのは、ステップＳ１１を行ったときの半導体ウエハＳＷの主面における電荷分布（チャージされている電荷の分布）を等高線で示したものであり、等高線の数字が大きいほど、単位面積当たりの電荷の密度（チャージされている電荷の密度）が高いことを示している。また、図３５および図３６において（ｂ）で示されているのは、（ａ）の分布をヒストグラム（度数分布）で示したものであり、（ｂ）のヒストグラムの縦軸の数値は（ａ）の等高線の数値に対応し、（ｂ）のヒストグラムの横軸は半導体ウエハＳＷの主面の全面積に占める割合（百分率表示）に対応している。なお、図３５および図３６の（ａ）の分布は、表面電荷測定装置により測定したものである。
【００９７】
図３５と図３６を比べると分かるように、照明装置３６からの光４４を半導体ウエハＳＷに当てることにより、チャージされている電荷の量（密度）を低減することができる。これは、照明装置３６からの光４４による光電効果によってＳｉ基板領域（半導体基板１に対応するＳｉ基板領域）側から絶縁膜側に電荷（ここでは主として電子）が供給され、絶縁膜に蓄えられていた電荷（主としてホールが蓄えられている）を中和できたためと考えられる。
【００９８】
図３７は、上記ピット５１の発生状況を示す説明図である。図３７には、本実施の形態とは異なり、照明装置３６からの光４４を半導体ウエハＳＷに当てずに半導体ウエハＳＷの主面に形成された上記酸化膜１０２のウェットエッチング工程（上記図３２から図３３に移行する工程）を行なった場合に、発生した上記ピット５１の分布が示されている。図３７の半導体ウエハＳＷの主面において、黒い点で示されているのが、ピット５１の発生位置であり、ピット５１は半導体ウエハＳＷの主面において特定の位置に密集して発生しやすいことが、図３７から分かる。図３７と図３５の（ａ）とを比べると分かるように、図３７の半導体ウエハＳＷの主面においてピット５１が密集して発生している領域は、図３５の（ａ）の半導体ウエハＳＷの主面においてチャージされている電荷の密度が比較的高い領域と、かなり一致している（相関性が高い）。つまり、半導体ウエハＳＷの主面に形成された酸化膜１０２に高密度で電荷がチャージされている領域があると、その領域においてピット５１が発生しやすいと考えられる。
【００９９】
それに対して、本実施の形態では、照明装置３６からの光４４を半導体ウエハＳＷに当てながらステップＳ１１（絶縁膜２のウェットエッチング）を行うことにより、半導体ウエハＳＷの主面の絶縁膜２にチャージされている電荷を光電効果によって中和して電荷密度を低減することができるため、基板領域におけるピット（上記ピット５１に相当するもの）の発生を抑制または防止できる。本実施の形態の場合、図３７において、ピット５１はほぼ発生しなくなる。
【０１００】
Ｓｉに光電効果を発生させるためには、１．１ｅＶ以上のエネルギーを与えればよい。光エネルギーは、次の式１
Ｅ＝ｈν＝ｈ×ｃ／λ ・・・（式１）
で表される。式１中のＥはエネルギー、ｈはプランク定数、νは振動数、ｃは光の速さ、λは波長である。式１より、１．１ｅＶ以上のエネルギーを与えるには、１１２７ｎｍ以下の波長の光が必要であることが分かる。このため、ステップＳ１１（絶縁膜２のウェットエッチング工程）において半導体ウエハＳＷに照射する光４４は、１１２７ｎｍ以下の波長の光とすればよい。
【０１０１】
このように、本実施の形態は、ステップＳ１１において、半導体ウエハＳＷ（半導体基板１）に光（具体的には照明装置３６からの光４４）を当てながら（照射しながら）、絶縁膜２をウェットエッチングすることにより、上記ピット５１の発生を抑制または防止している。この際、半導体ウエハＳＷに照射される光４４は、１４０ルクス以上とすることが好ましい。ここで、１４０ルクス以上とは、半導体ウエハＳＷの主面における照度が１４０ルクス以上であることに対応している。半導体ウエハＳＷの主面における照度が低いと、光電効果が十分に得られないが、半導体ウエハＳＷに照射される光４４を１４０ルクス以上とすることにより、光電効果によりＳｉ基板（半導体基板１に対応するＳｉ基板領域）で電荷（ここでは主として電子）を的確に発生させることができ、上記ピット５１の発生を的確に防止できるようになる。
【０１０２】
また、半導体ウエハＳＷの主面に光（好ましくは１４０ルクス以上の光）を当てながら絶縁膜２をウェットエッチングする（ステップＳ１１を行う）ことがピット５１発生抑制には重要であり、ステップＳ１１の前に半導体ウエハＳＷに光を照射したとしても、絶縁膜２のウェットエッチング（ステップＳ１１）中に半導体ウエハＳＷに光を当てないのであれば、ピット５１発生抑制の効果は十分には得られない。これは、次に理由によるものである。
【０１０３】
すなわち、絶縁膜２が形成された半導体ウエハＳＷに光を照射した場合、光電効果を生じさせるには、光が絶縁膜２を通過してＳｉ基板領域に到達する必要があるため、絶縁膜２の厚みが薄くなってきたときに光を照射することが有効である。このため、ステップＳ１１の前に半導体ウエハＳＷに光を照射したときには、絶縁膜２の厚みが比較的厚いことにより、光電効果は限定的である。しかしながら、本実施の形態のようにステップＳ１１で半導体ウエハＳＷの主面に光（好ましくは１４０ルクス以上の光）を当てながら絶縁膜２をウェットエッチングする場合には、光が照射されながらウェットエッチングが進行して絶縁膜２の厚みが薄くなっていくため、半導体ウエハＳＷのＳｉ基板領域に光が到達しやすくなり、光電効果により電荷（ここでは主として電子）を効率よく発生させることができるようになる。このため、ピット５１発生抑制の効果を的確に得ることができる。また、本実施の形態のようにステップＳ１１で半導体ウエハＳＷの主面に光を当てながら絶縁膜２をウェットエッチングする場合、ウェットエッチングが進行して絶縁膜２の厚みが薄くなっていくと、絶縁膜２にチャージされている電荷密度（体積当たりの電荷密度）が徐々に大きくなっていき、そのときに光電効果による電荷（主として電子）が供給されることで、電子と正孔が結合して消滅しやすくなる。このため、ピット５１発生抑制の効果を的確に得ることができる。
【０１０４】
本実施の形態のステップＳ１１における半導体基板１（半導体ウエハＳＷ）への光４４の照射の仕方をまとめると以下のようになる。
【０１０５】
本実施の形態では、ステップＳ１１において、半導体基板１（半導体ウエハＳＷ）の主面に光４４（好ましくは１４０ルクス以上の光）を当てながら絶縁膜２をウェットエッチングするが、この際、半導体基板１（半導体ウエハＳＷ）の主面の少なくとも一部に光４４（好ましくは１４０ルクス以上の光）を当てながら絶縁膜２をウェットエッチングする。これにより、半導体基板１（半導体ウエハＳＷ）の主面の光４４が照射された領域において、上記ピット５１の発生を抑制または防止することができる。
【０１０６】
また、本実施の形態では、ステップＳ１１において、半導体基板１（半導体ウエハＳＷ）を回転させ、回転する半導体基板１（半導体ウエハＳＷ）の主面の少なくとも一部に光４４（好ましくは１４０ルクス以上の光）を当てながら絶縁膜２をウェットエッチングする。これにより、光４４が半導体基板１（半導体ウエハＳＷ）の主面の全体ではなく一部に照射される場合であっても、光４４が照射されている領域は、半導体基板１（半導体ウエハＳＷ）の回転に伴い半導体基板１（半導体ウエハＳＷ）の主面内を移動することができ、半導体基板１（半導体ウエハＳＷ）の主面において光４４が照射される領域の実効的な面積を大きくすることができる。これにより、半導体基板１（半導体ウエハＳＷ）の主面における、上記ピット５１の発生を抑制または防止できる領域を大きくすることができる。
【０１０７】
また、本実施の形態では、ステップＳ１１において、半導体基板１（半導体ウエハＳＷ）の主面のいずれの領域も、絶縁膜２をウェットエッチングしている間に光４４（好ましくは１４０ルクス以上の光）が照射されている期間を有するようにすることが好ましい。すなわち、ステップＳ１１において、半導体基板１（半導体ウエハＳＷ）の主面が、絶縁膜２をウェットエッチングしている間に光４４（好ましくは１４０ルクス以上の光）が全く照射されなかった領域を有さないようにすることが好ましい。これにより、半導体基板１（半導体ウエハＳＷ）の主面の全領域において、上記ピット５１の発生を抑制または防止できる効果を得られる。
【０１０８】
このように、本実施の形態では、ピット５１の発生を抑制または防止できることで、半導体装置の信頼性を向上することができる。また、半導体装置の製造歩留まりを向上することができる。
【０１０９】
また、本実施の形態は、素子分離領域４を形成する種々の工程（特にプラズマを使用した工程）で電荷がチャージされやすいことに起因したピット５１の発生を抑制または防止できる技術であるが、電荷のチャージに特に影響が大きいのは、素子分離用の溝４ａを形成するためのプラズマドライエッチング工程であり、それ以外には、溝４ａを埋める絶縁膜６を形成するプラズマＣＶＤ工程の影響も大きい。このため、本実施の形態は、素子分離用の溝４ａをプラズマドライエッチングにより形成することと、溝４ａを埋める絶縁膜６をプラズマＣＶＤ法により形成することの、少なくとも一方を満たしている場合に適用すれば、上記ピット５１の発生抑制（防止）の効果を得られるが、両方を満たす場合に適用すれば、効果が最も大きい。
【０１１０】
＜ステップＳ１１と他のウェットエッチング工程との関係＞
また、本実施の形態では、素子分離領域４形成に伴うピット５１の発生を抑制または防止するために、ステップＳ１１の絶縁膜２のウェットエッチング工程で半導体ウエハＳＷに光４４を照射している。しかしながら、ステップＳ１１（絶縁膜２除去工程）よりも後において、半導体基板１（半導体ウエハＳＷ）の主面に絶縁膜と該絶縁膜上のレジスト層（エッチングマスクとして機能するフォトレジスト層）とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板１を露出させる際には、半導体基板１（半導体ウエハＳＷ）の主面に１００ルクス以上の光が照射されないようにする。これは、レジスト層（フォトレジスト層）は、光が照射されると変質し（例えば硬くなり）、後で除去しにくくなるためである。
【０１１１】
ステップＳ１１では、半導体基板１（半導体ウエハＳＷ）の主面にレジスト層（フォトレジスト層）を形成していない状態で絶縁膜２をウェットエッチングするため、半導体ウエハＳＷの主面に光（好ましくは１４０ルクス以上の光）を当てながら絶縁膜２をウェットエッチングしても、レジスト層自体が無いため、レジスト層（フォトレジスト層）に光が照射されることによる不具合は生じない。一方、ステップＳ１１よりも後において、半導体基板１（半導体ウエハＳＷ）の主面に絶縁膜と該絶縁膜上のレジスト層（フォトレジスト層）とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板１を露出させる際には、半導体基板１（半導体ウエハＳＷ）の主面に１００ルクス以上の光が照射されないようにすることで、レジスト層（フォトレジスト層）に光が照射されることによる不具合を抑制または防止できる。
【０１１２】
ステップＳ１１よりも後において、半導体基板１（半導体ウエハＳＷ）の主面に絶縁膜と該絶縁膜上のレジスト層（フォトレジスト層）とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板１を露出させる際には、半導体基板１（半導体ウエハＳＷ）の主面に１００ルクス以上の光が照射されないようにしても、上記ピット５１のようなものは発生しにくい。これは、ステップＳ１１で絶縁膜２をウェットエッチングで除去して半導体基板１を露出させた段階で、半導体基板１の主面には素子分離領域４を除いて絶縁膜が形成されていない状態（電荷がチャージされた絶縁膜が無い状態）となり、その後の工程では、素子分離領域４形成時ほど半導体基板１（半導体ウエハＳＷ）主面の絶縁膜に電荷がチャージされないためである。
【０１１３】
つまり、ステップＳ１１で絶縁膜２を除去する工程は、ピット５１が発生しやすい工程でかつレジスト層（フォトレジスト層）が形成されていない状態で行う工程であるため、ピット５１の発生抑制（防止）のために、半導体ウエハＳＷの主面に光（好ましくは１４０ルクス以上の光）を当てながら絶縁膜２をウェットエッチングする。一方、ステップＳ１１よりも後において、半導体基板１（半導体ウエハＳＷ）の主面に絶縁膜と該絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板１を露出させる工程は、ピット５１が発生しにくい工程でかつレジスト層が形成された状態で行う工程であるため、レジスト層の変質を抑制するため、半導体基板１（半導体ウエハＳＷ）の主面に１００ルクス以上の光が照射されないようにする。このように、半導体基板１（半導体ウエハＳＷ）の主面上に形成された絶縁膜をウェットエッチングで除去して半導体基板１を露出させるという観点では同じ工程であっても、光を積極的に当てる場合（ステップＳ１１）と当てない場合（ステップＳ１１よりも後の工程でかつレジスト層が形成されている工程）とを使い分け、半導体装置の総合的な信頼性向上や製造歩留まり向上を図ることができる。
【０１１４】
ここで、ステップＳ１１よりも後において、半導体基板１（半導体ウエハＳＷ）の主面に絶縁膜と該絶縁膜上のレジスト層（フォトレジスト層）とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板１を露出させる工程を例示すると、上記ステップＳ１４であり、前記絶縁膜及び前記レジスト層は、絶縁膜１１およびフォトレジストパターンＰＲ３にそれぞれ対応している。すなわち、上記ステップＳ１４では、フォトレジストパターンＰＲ３で覆われない領域（ここでは低耐圧ＭＩＳ領域１Ｂ）の絶縁膜１１がウェットエッチングによって除去されて半導体基板１の上面（すなわちＳｉ面）が露出されるが、この際のウェットエッチングは、半導体基板１（半導体ウエハＳＷ）の主面に１００ルクス以上の光が照射されないように行うのである。これは、ステップＳ１４の絶縁膜１１のウェットエッチングにおいては、半導体基板１（半導体ウエハＳＷ）の主面における照度が１００ルクス未満となるようにする、つまり、半導体基板１の主面が１００ルクス以上の照度となる領域を有さないようにすることに対応している。これにより、絶縁膜１１をウェットエッチングする際のフォトレジストパターンＰＲ３の光による変質（例えば硬化）を抑制して、その後にフォトレジストパターンＰＲ３を除去しやすくすることができ、フォトレジストパターンＰＲ３の除去残りの発生を抑制または防止することができる。これにより、半導体装置の信頼性を向上することができる。また、半導体装置の製造歩留まりを向上することができる。また、ステップＳ１４でウェットエッチングされる直前の絶縁膜１１にチャージされている電荷は、ステップＳ１１でウェットエッチングされる直前の絶縁膜２にチャージされている電荷よりもかなり少ないため、ステップＳ１４で絶縁膜１１をウェットエッチングする際に半導体基板１（半導体ウエハＳＷ）の主面に１００ルクス以上の光が照射されないようにしても、ピット５１に相当するものの発生を抑制または防止することができる。
【０１１５】
また、上記のことを別の観点で見ると、ステップＳ１１よりも後において、半導体基板１（半導体ウエハＳＷ）の主面に絶縁膜と該絶縁膜上のレジスト層（フォトレジスト層）とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板１を露出させる際には、半導体基板１（半導体ウエハＳＷ）の主面の照度が、ステップＳ１１における半導体基板１（半導体ウエハＳＷ）の主面の照度よりも低くなるようにする。具体的には、上記ステップＳ１４で絶縁膜１１をウェットエッチングしているときの半導体基板１（半導体ウエハＳＷ）の主面の照度を、上記ステップＳ１１で絶縁膜２をウェットエッチングしているときの半導体基板１（半導体ウエハＳＷ）の主面の照度よりも低くするのである。これにより、上記ピット５１に相当するものの発生を抑制または防止できるという効果を得られるとともに、レジスト層の除去残りの発生を抑制または防止できるという効果を得られる。そして、ステップＳ１１における半導体基板１（半導体ウエハＳＷ）の主面の照度は１４０ルクス以上が好ましく、ステップＳ１１工程の後において、半導体基板１の主面に絶縁膜と該絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板１を露出させる際には（具体的にはステップＳ１４では）、半導体基板１（半導体ウエハＳＷ）の主面の照度は１００ルクス以下が好ましい。これにより、上記ピット５１に相当するものの発生を抑制または防止できるという効果と、レジスト層の除去残りの発生を抑制または防止できるという効果とを更に向上させ、半導体装置の信頼性や製造歩留まりを、より的確に向上することが可能になる。
【０１１６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１１７】
本発明は、半導体装置の製造技術に適用して有効である。
【符号の説明】
【０１１８】
１ 半導体基板
１Ａ 高耐圧ＭＩＳ領域
１Ｂ 低高耐圧ＭＩＳ領域
２ 絶縁膜
３ 絶縁膜
４ 素子分離領域
４ａ 溝
５ 絶縁膜
６ 絶縁膜
１１ 絶縁膜
１２ 絶縁膜
１３ 導電体膜
２２ 絶縁膜
２３ コンタクトホール
２４ プラグ
２５ 絶縁膜
３１ 半導体製造装置
３２ 搬送室
３３ エッチング用チャンバ
３４ ロードポート
３５ 搬送用ロボット
３６ 照明装置
４１ 回転ステージ
４２ ノズル
４３ エッチング液
５１ ピット
１０２ 酸化膜
１０４ａ 溝
１０５ 絶縁膜
１０６ 絶縁膜
ＥＸ エクステンション領域
ＧＥ，ＧＥ１，ＧＥ２ ゲート電極
Ｍ１ 配線
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４ フォトレジストパターン
Ｑ１，Ｑ２ ＭＩＳＦＥＴ
ＳＤ ソース・ドレイン領域
ＳＰ サイドウォールスペーサ
ＳＷ 半導体ウエハ
【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第１絶縁膜および前記半導体基板に素子分離用の溝を形成する工程、
（ｄ）前記溝を埋めるように、前記半導体基板の主面上に第２絶縁膜を形成する工程、
（ｅ）ＣＭＰ処理により前記溝の外部の前記第２絶縁膜を除去し、前記溝内に前記第２絶縁膜を残す工程、
（ｆ）前記第１絶縁膜をウェットエッチングで除去して前記半導体基板を露出させる工程、
を有し、
前記（ｆ）工程では、前記半導体基板の主面の少なくとも一部に１４０ルクス以上の光を当てながら前記第１絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、回転する前記半導体基板の主面の少なくとも一部に１４０ルクス以上の光を当てながら前記第１絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｆ）工程では、回転する前記半導体基板の主面に前記第１絶縁膜をエッチングするためのエッチング液を供給して、前記第１絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記半導体基板の主面のいずれの領域も、前記第１絶縁膜をウェットエッチングしている間に１４０ルクス以上の光が照射されている期間を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化膜であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｂ）工程では、熱酸化により前記第１絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｂ）工程後で、前記（ｃ）工程前に
（ｂ１）前記第１絶縁膜上に第３絶縁膜を形成する工程、
を更に有し、
前記（ｃ）工程では、前記第３絶縁膜、前記第１絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第３絶縁膜、前記第１絶縁膜および前記半導体基板に素子分離用の溝を形成し、
前記（ｅ）工程後で、前記（ｆ）工程前に、
（ｅ１）前記第３絶縁膜を除去して前記第１絶縁膜を露出させる工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第３絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｄ）工程では、プラズマＣＶＤ法により前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｄ）工程では、高密度プラズマＣＶＤ法により前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第２絶縁膜は、酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記半導体基板の主面上にレジスト層が形成されていない状態で、前記第１絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｆ）工程の後において、前記半導体基板の主面に絶縁膜と前記絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って前記半導体基板を露出させる際には、前記半導体基板の主面に１００ルクス以上の光が照射されないようにすることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記絶縁膜は、ＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項１５】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第１絶縁膜および前記半導体基板に素子分離用の溝を形成する工程、
（ｄ）前記溝を埋めるように、前記半導体基板の主面上に第２絶縁膜を形成する工程、
（ｅ）ＣＭＰ処理により前記溝の外部の前記第２絶縁膜を除去し、前記溝内に前記第２絶縁膜を残す工程、
（ｆ）前記第１絶縁膜をウェットエッチングで除去して前記半導体基板を露出させる工程、
を有し、
前記（ｆ）工程では、前記半導体基板の主面に光を当てながら前記第１絶縁膜をウェットエッチングし、
前記（ｆ）工程の後において、前記半導体基板の主面に絶縁膜と前記絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って前記半導体基板を露出させる際には、前記半導体基板の主面の照度が、前記（ｆ）工程における前記半導体基板の主面の照度よりも低くなるようにすることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記半導体基板の主面上にレジスト層が形成されていない状態で、前記第１絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記絶縁膜は、ＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第１絶縁膜および前記半導体基板に素子分離用の溝を形成する工程、
（ｄ）前記溝を埋めるように、前記半導体基板の主面上に第２絶縁膜を形成する工程、
（ｅ）ＣＭＰ処理により前記溝の外部の前記第２絶縁膜を除去し、前記溝内に前記第２絶縁膜を残す工程、
（ｆ）前記第１絶縁膜をウェットエッチングで除去して前記半導体基板を露出させる工程、
を有し、
前記（ｆ）工程では、前記半導体基板の主面の少なくとも一部に１４０ルクス以上の光を当てながら前記第１絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、回転する前記半導体基板の主面の少なくとも一部に１４０ルクス以上の光を当てながら前記第１絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｆ）工程では、回転する前記半導体基板の主面に前記第１絶縁膜をエッチングするためのエッチング液を供給して、前記第１絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記半導体基板の主面のいずれの領域も、前記第１絶縁膜をウェットエッチングしている間に１４０ルクス以上の光が照射されている期間を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化膜であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｂ）工程では、熱酸化により前記第１絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｂ）工程後で、前記（ｃ）工程前に
（ｂ１）前記第１絶縁膜上に第３絶縁膜を形成する工程、
を更に有し、
前記（ｃ）工程では、前記第３絶縁膜、前記第１絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第３絶縁膜、前記第１絶縁膜および前記半導体基板に素子分離用の溝を形成し、
前記（ｅ）工程後で、前記（ｆ）工程前に、
（ｅ１）前記第３絶縁膜を除去して前記第１絶縁膜を露出させる工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第３絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｄ）工程では、プラズマＣＶＤ法により前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｄ）工程では、高密度プラズマＣＶＤ法により前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第２絶縁膜は、酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記半導体基板の主面上にレジスト層が形成されていない状態で、前記第１絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｆ）工程の後において、前記半導体基板の主面に絶縁膜と前記絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って前記半導体基板を露出させる際には、前記半導体基板の主面に１００ルクス以上の光が照射されないようにすることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記絶縁膜は、ＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項１５】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第１絶縁膜および前記半導体基板に素子分離用の溝を形成する工程、
（ｄ）前記溝を埋めるように、前記半導体基板の主面上に第２絶縁膜を形成する工程、
（ｅ）ＣＭＰ処理により前記溝の外部の前記第２絶縁膜を除去し、前記溝内に前記第２絶縁膜を残す工程、
（ｆ）前記第１絶縁膜をウェットエッチングで除去して前記半導体基板を露出させる工程、
を有し、
前記（ｆ）工程では、前記半導体基板の主面に光を当てながら前記第１絶縁膜をウェットエッチングし、
前記（ｆ）工程の後において、前記半導体基板の主面に絶縁膜と前記絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って前記半導体基板を露出させる際には、前記半導体基板の主面の照度が、前記（ｆ）工程における前記半導体基板の主面の照度よりも低くなるようにすることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記半導体基板の主面上にレジスト層が形成されていない状態で、前記第１絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記絶縁膜は、ＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【公開番号】特開２０１３−１６６７２（Ｐ２０１３−１６６７２Ａ）
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１１−１４８８０２（Ｐ２０１１−１４８８０２）
【出願日】平成２３年７月５日（２０１１．７．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願日】平成２３年７月５日（２０１１．７．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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