半導体装置の製造方法
【課題】高精細化に伴う、貫通孔の微細化とさらに高アスペクト化の貫通電極を有する半導体装置の製造方法を提案する。
【解決手段】半導体基板１の厚み方向に貫通する貫通電極４を有する半導体装置の製造方法であって、半導体基板１の第１の面１ａから第１孔１０を開口する第１の工程と、第１孔１０を含む半導体基板１の第１の面１ａに絶縁膜２を形成する第２の工程と、半導体基板１の第１の面１ａと反対の面である第２の面１ｂから、少なくとも２つの第１孔１０を含んで第１孔１０へ貫通する第２孔１１を開口する第３の工程と、第２孔１１側よりスパッタ法によりシード層３を成膜する第４の工程と、シード層３に金属材料４ａをメッキ法により半導体基板１の第１の面１ａに達するまで第１孔１０を埋める第５の工程と、半導体基板１の第２の面１ｂを第２孔１１の深さ寸法より深く、厚み方向に研削する第６の工程と、を含む。
【解決手段】半導体基板１の厚み方向に貫通する貫通電極４を有する半導体装置の製造方法であって、半導体基板１の第１の面１ａから第１孔１０を開口する第１の工程と、第１孔１０を含む半導体基板１の第１の面１ａに絶縁膜２を形成する第２の工程と、半導体基板１の第１の面１ａと反対の面である第２の面１ｂから、少なくとも２つの第１孔１０を含んで第１孔１０へ貫通する第２孔１１を開口する第３の工程と、第２孔１１側よりスパッタ法によりシード層３を成膜する第４の工程と、シード層３に金属材料４ａをメッキ法により半導体基板１の第１の面１ａに達するまで第１孔１０を埋める第５の工程と、半導体基板１の第２の面１ｂを第２孔１１の深さ寸法より深く、厚み方向に研削する第６の工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板への貫通電極を形成するプロセスを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子を応用した製品は小型、薄型化が進んでおり、実装形態においても複数の半導体素子を積層する事で実装密度を高める手法が知られている。このような手法を実現させるために半導体素子の表面から裏面へ貫通孔を設ける貫通電極の形成技術が知られている。
例えば、特許文献１に記載されているように、貫通電極の導電電極をメッキ法により形成する際に、スパッタ法、真空蒸着法などでビアにシード層を形成し、その後、シード層にメッキ工程を実施する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１１４５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記シード層の形成に関しては次のような問題がある。
近年の微細化に伴い、シード層を形成する際に貫通孔が狭小化し、貫通電極として高アスペクト比化している。その為、貫通孔を形成するビア内へのシード層の成膜が困難となり電解メッキに必要なビア内へのシード層の付き回りが確保されず、貫通電極が形成できないという課題があった。
これを説明するために、図５に従来品のビアの断面図、図６に微細化された製品のビアの断面図を示す。図５、図６は製品の貫通電極形成時のシード層を形成した断面図である。
図５に示すように、半導体基板１にビア２０が形成され、ビア２０の内部には絶縁層２が形成される。そして、絶縁層２を覆って貫通電極を電解メッキにて形成する際のシード層３が形成されている。このように、ビア２０の開口が大きい場合、シード層３は貫通電極を形成するビア２０の底面まで成膜できている。
これに対してビアの開口が狭小化された場合、図６に示すように、ビア２０に成膜されるシード層３が底面まで達することができず、メッキによる貫通電極の形成ができない。
【課題を解決するための手段】
【０００５】
本発明は、上述の課題を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００６】
［適用例１］本適用例に係る半導体装置の製造方法は、半導体基板の厚み方向に貫通する貫通電極を有する半導体装置の製造方法であって、前記半導体基板の第１の面から第１孔を開口する第１の工程と、前記第１孔を含む前記半導体基板の前記第１の面に絶縁膜を形成する第２の工程と、前記半導体基板の前記第１の面と反対の面である第２の面から、少なくとも２つの前記第１孔を含んで前記第１孔へ貫通する第２孔を開口する第３の工程と、前記第２孔側よりスパッタ法によりシード層を成膜する第４の工程と、前記第１孔に前記シード層を用いてメッキ法により前記半導体基板の第１の面に達するまで金属材料を埋める第５の工程と、前記半導体基板の前記第２の面を前記第２孔の深さ寸法より深く、厚み方向に研削する第６の工程と、を含むことを特徴とする。
【０００７】
本適用例によれば、第１孔の底面へのシード層の成膜を半導体基板の第２の面側より実施するため、第１孔の底面へのシード層の成膜が可能となり、微小化した貫通電極の第１孔内への電解メッキで金属材料の充填ができることになる。従って高精細化して微小化した貫通電極の製造方法を提供できる。また、半導体ウェハーを最終段階にて薄型化するため、貫通電極形成プロセス中でも既存の半導体ウェハーと同等に取り扱いが可能である。
【０００８】
［適用例２］上記適用例に係る半導体装置の製造方法において、第４の工程で成膜される前記シード層は、前記半導体基板の前記第２の面及び、前記第２孔の孔内及び前記第１孔の前記第２孔側の孔内に成膜されることが好ましい。
【０００９】
本適用例によれば、電解メッキにてメッキを成長させる際に第１孔の第２孔側からのみメッキが成長するため、第１孔内へのメッキの形成時のボイドの発生が抑制される効果を得ることができる。
【００１０】
［適用例３］上記適用例に係る半導体装置の製造方法において、前記第１工程で開口される第１孔の大きさは、前記半導体基板の前記第１の面側と開口された孔の前記第２孔側まで同じ大きさ、または前記半導体基板の前記第１の面側より前記第２孔側の方が小さいことが好ましい。
【００１１】
本適用例によれば、第１孔への第２孔側から成膜されたシード層は第１孔の第２孔側へ形成されるという効果が得られる。
【図面の簡単な説明】
【００１２】
【図１】実施形態１の半導体装置の構成を示す断面図。
【図２】実施形態１の製造工程を示す工程図。
【図３】実施形態２の半導体装置の構成を示す断面図。
【図４】実施形態２の製造工程を示す工程図。
【図５】従来の貫通電極形成のシード層を形成する工程の断面図。
【図６】微小化した製品に従来のシード層形成の方式で実施した際の断面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各図においては、各層や各部材を認識可能な程度の大きさにするため、各層や各部材の尺度を実際とは異ならせしめている。
【００１４】
（実施形態１）
図１は本実施形態の半導体装置の構成を示す断面図である。
シリコンなどの半導体基板１には第１の面１ａから第２の面１ｂへ貫通する第１孔１０が設けられ、この第１孔１０の内面には絶縁膜２が形成されている。絶縁膜２はＳｉＯ2膜にて形成され、半導体基板１の第１の面１ａを覆い、第１孔１０の内周面に連続して形成されている。
また、半導体基板１の第１孔１０の絶縁膜２の上にはシード層３が設けられている。シード層３は半導体基板１の第２の面１ｂ側から第１孔１０の途中まで形成されている。シード層３の材料はＣｕ、Ａｕなどの金属膜が用いられる。
そして、第１孔１０に金属材料としてＣｕが充填されて、半導体基板１の第１の面１ａから第２の面１ｂにおよぶ貫通電極４が形成されている。
【００１５】
第１孔１０の開口された孔の径は、第１の面１ａ側の開口径をｄ１、第２の面１ｂ側の開口径をｄ２とすると、ｄ１≧ｄ２、となる関係に形成されている。
なお、半導体基板１の第１の面１ａまたは第２の面１ｂに集積回路などの回路を構成してもよい。
【００１６】
次に上記の半導体装置の製造方法について説明する。
図２（a）〜図２（ｆ）は、実施形態１に係る貫通電極の形成プロセスを示す工程図である。
【００１７】
まず図２（a）に示すように、シリコンなどの半導体基板１の第１の面１ａに第１孔１０を形成し（第１の工程）、第１孔１０の内面に絶縁膜２を成膜する（第２の工程）。第１孔１０の深さは最終的に半導体基板１を薄型化するため、半導体基板１の最終厚み以上の深さでよい。ここでは半導体基板１の初期厚みを４００μｍ、薄型後の厚みを１００μｍ、第１孔１０の深さを２００μｍとする。
第１孔１０の形成方法はフォトレジストを使用しドライエッチングにより実施する。使用するガスはＳＦ6、Ｏ2、Ｃ4Ｆ8、Ｏ2などを用いる。
第１孔１０の開口径は１０〜３０μｍ程度とする。
絶縁膜２は無機材、有機材問わず絶縁性が確保できるものであればよい。
ここではＳｉＯ2をＣＶＤ法により成膜するものとする。
【００１８】
次に図２（ｂ）に示すように、半導体基板１の第２の面１ｂに第２孔１１を第１孔１０のドライエッチングと同様な手法により形成する（第３の工程）。
第２孔１１の大きさは、２つ以上の第１孔１０を含んで形成しており、ここでは２つの第１孔１０を含んでいる。第２孔１１の深さは半導体基板１の初期厚みから最終厚みを減じた深さ以下であり、かつ第１孔１０まで貫通する深さとする。ここでは２００μｍとする。
【００１９】
次に図２（ｃ）に示すように、半導体基板の第２の面１ｂにシード層３を成膜する（第４の工程）。またシード層３の前に拡散防止層、密着層を形成してもよい。ここでは拡散防止層にＴｉＷ、シード層３にＣｕとし、いずれもスパッタ法により成膜を行い、それぞれの膜厚は１００ｎｍ、３００ｎｍとする。
このとき、第１孔１０の開口が狭いため、シード層３は第２の面１ｂ側から第１の面１ａ側に向かう第１孔１０の途中まで形成される。
【００２０】
次に図２（ｄ）、図２（ｅ）に示すように、金属材料４ａを電解メッキ法により第１孔１０内に形成する（第５の工程）。ここではＣｕの電解メッキとする。
シード層３より半導体基板１の第２の面１ｂ側より第１の面１ａに向かいＣｕメッキが成長する。メッキの初期では、シード層３の周辺から金属材料４ａが形成され、主に第１孔１０の径方向に金属材料４ａが充填される。そして、その後、第１孔１０を第１の面１ａ側から第２の面１ｂへ向かって金属材料４ａが充填される。
メッキ時間は第１孔１０を全て充填するまでとする。
【００２１】
次に図２（ｆ）に示すように、半導体基板１の第１の面１ａを研削もしくはＣＭＰ法により面精度を向上させる。
さらに、半導体基板１の第２の面１ｂを研削により薄型化し（第６の工程）、薄型と同時にシード層３、貫通電極４の分割を行う。ここでは最終厚みを１００μｍとした。
さらに必要により半導体基板１の第１の面１ａ、第２の面１ｂにバンプ形成、素子形成などを行ってもよい。
【００２２】
以上述べたように、本実施形態１に係る半導体装置の製造方法によれば、以下の効果を得ることができる。
（１）第１孔１０の底面へのシード層３の成膜を半導体基板１の第２の面１ｂ側より実施するため、第１孔１０の底面へのシード層３の成膜ができ、微小化した貫通電極４の形成が可能になり製品の高精細化、小型化が可能である。
（２）電解メッキにてメッキを成長させる際に第１孔１０の第２孔１１側からのみメッキが成長するため、第１孔１０内へのメッキの形成時のボイドの発生が抑制される効果を得ることができる。
（３）第１工程に開口される第１孔１０の大きさは、半導体基板１の第１の面１ａ側と開口された孔の第２孔１１側まで同じ大きさ、または半導体基板１の第１の面１ａ側より第２孔１１側の方が小さいことから、第１孔１０への第２孔１１側から成膜されたシード層３は第１孔１０の第２孔１１側へ形成されるという効果が得られる。
（４）高アスペクト比対応が可能であり貫通電極４の形成工程での薄型化するリスクを回避できる。
（５）シード層３のパターニングをなくす事ができるので既存の課題であるシード層のサイドエッチングの発生がなくなり配線幅も確保されるため、信頼性の向上にもつながる。
【００２３】
（実施形態２）
図３は本実施形態の半導体装置の構成を示す断面図である。
本実施形態は電極パッドが形成された半導体基板に、この電極パッドを含んで貫通電極を形成している点が実施形態１と異なる。
なお、実施形態１と同一の構成部位については、同一の符号を使用する。
【００２４】
シリコンなどの半導体基板１の第１の面１ａにはＳｉＯ2膜からなる絶縁膜８が形成され、絶縁膜８の上に電極パッド５が形成されている。電極パッド５は例えばＡｌ膜にて形成されている。そして、電極パッド５を含み第１の面１ａから第２の面１ｂへ貫通する第１孔１０が設けられている。
この第１孔１０の内面には絶縁膜２が形成され、絶縁膜２はＳｉＯ2膜にて形成されている。
【００２５】
また、半導体基板１の第１孔１０の絶縁膜２の上にはシード層３が設けられている。シード層３は半導体基板１の第２の面１ｂ側から第１孔１０の途中まで形成されている。シード層３の材料はＣｕ、Ａｕなどの金属膜が用いられる。
そして、第１孔１０に金属材料としてＣｕが充填されて、半導体基板１の第１の面１ａから第２の面１ｂにおよぶ貫通電極４が形成されている。さらに、電極パッド５の上部に端子７が形成されている。
なお、端子７の上にバンプなどの接続手段を形成してもよい。
【００２６】
次に上記の半導体装置の製造方法について説明する。
図４（ａ）〜図４（ｄ）は、実施形態２に係る貫通電極の形成プロセスを示す工程図である。本実施形態に係る貫通電極の製造方法について、これらの図を参照して説明する。なお、実施形態１と同一の構成部位については、同一の符号を使用し、重複する説明は省略する。
【００２７】
図４（a）に示すように、半導体基板１の第１の面１ａに電極パッド５が形成されている。ここではアルミパッドとし実施形態１と同様に半導体基板１の第１の面１ａに第１孔１０を形成し（第１の工程）、その第１孔１０に絶縁膜２を成膜する（第２の工程）。
電極パッド５表面の絶縁膜２はフォトレジにより開口を形成しドライエッチング法により除去する。
【００２８】
次に図４（ｂ）に示すように、実施形態１と同様に半導体基板１の第２の面１ｂ側から第２孔１１を形成（第３の工程）し、シード層３の形成を行う（第４の工程）。
【００２９】
次に図４（ｃ）に示すように、半導体基板１の第１の面１ａの電極パッド５上にメッキ端子形成用のレジスト６を形成し、実施形態１と同様に貫通電極４を形成する（第５の工程）。
【００３０】
次に図４（ｄ）に示すように、半導体基板１の第１の面１ａにレジスト６を除去し端子７を形成する。さらに半導体基板１の第２の面１ｂ側を研削により実施形態１と同様に薄型化を行う（第６の工程）。
【００３１】
以上述べたように、本実施形態２に係る半導体装置の製造方法によれば、以下の効果を得ることができる。
半導体基板１上へ配線パターンを形成してある基板においても貫通電極４を形成することが可能であり、製品形態の拡大化が図れる。
【符号の説明】
【００３２】
１…半導体基板、１ａ…第１の面、１ｂ…第２の面、２…絶縁膜、３…シード層、４…貫通電極、４ａ…金属材料、５…電極パッド、６…レジスト、７…端子、８…絶縁膜、１０…第１孔、１１…第２孔、２０…ビア。
【技術分野】
【０００１】
本発明は、半導体基板への貫通電極を形成するプロセスを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子を応用した製品は小型、薄型化が進んでおり、実装形態においても複数の半導体素子を積層する事で実装密度を高める手法が知られている。このような手法を実現させるために半導体素子の表面から裏面へ貫通孔を設ける貫通電極の形成技術が知られている。
例えば、特許文献１に記載されているように、貫通電極の導電電極をメッキ法により形成する際に、スパッタ法、真空蒸着法などでビアにシード層を形成し、その後、シード層にメッキ工程を実施する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１１４５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記シード層の形成に関しては次のような問題がある。
近年の微細化に伴い、シード層を形成する際に貫通孔が狭小化し、貫通電極として高アスペクト比化している。その為、貫通孔を形成するビア内へのシード層の成膜が困難となり電解メッキに必要なビア内へのシード層の付き回りが確保されず、貫通電極が形成できないという課題があった。
これを説明するために、図５に従来品のビアの断面図、図６に微細化された製品のビアの断面図を示す。図５、図６は製品の貫通電極形成時のシード層を形成した断面図である。
図５に示すように、半導体基板１にビア２０が形成され、ビア２０の内部には絶縁層２が形成される。そして、絶縁層２を覆って貫通電極を電解メッキにて形成する際のシード層３が形成されている。このように、ビア２０の開口が大きい場合、シード層３は貫通電極を形成するビア２０の底面まで成膜できている。
これに対してビアの開口が狭小化された場合、図６に示すように、ビア２０に成膜されるシード層３が底面まで達することができず、メッキによる貫通電極の形成ができない。
【課題を解決するための手段】
【０００５】
本発明は、上述の課題を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００６】
［適用例１］本適用例に係る半導体装置の製造方法は、半導体基板の厚み方向に貫通する貫通電極を有する半導体装置の製造方法であって、前記半導体基板の第１の面から第１孔を開口する第１の工程と、前記第１孔を含む前記半導体基板の前記第１の面に絶縁膜を形成する第２の工程と、前記半導体基板の前記第１の面と反対の面である第２の面から、少なくとも２つの前記第１孔を含んで前記第１孔へ貫通する第２孔を開口する第３の工程と、前記第２孔側よりスパッタ法によりシード層を成膜する第４の工程と、前記第１孔に前記シード層を用いてメッキ法により前記半導体基板の第１の面に達するまで金属材料を埋める第５の工程と、前記半導体基板の前記第２の面を前記第２孔の深さ寸法より深く、厚み方向に研削する第６の工程と、を含むことを特徴とする。
【０００７】
本適用例によれば、第１孔の底面へのシード層の成膜を半導体基板の第２の面側より実施するため、第１孔の底面へのシード層の成膜が可能となり、微小化した貫通電極の第１孔内への電解メッキで金属材料の充填ができることになる。従って高精細化して微小化した貫通電極の製造方法を提供できる。また、半導体ウェハーを最終段階にて薄型化するため、貫通電極形成プロセス中でも既存の半導体ウェハーと同等に取り扱いが可能である。
【０００８】
［適用例２］上記適用例に係る半導体装置の製造方法において、第４の工程で成膜される前記シード層は、前記半導体基板の前記第２の面及び、前記第２孔の孔内及び前記第１孔の前記第２孔側の孔内に成膜されることが好ましい。
【０００９】
本適用例によれば、電解メッキにてメッキを成長させる際に第１孔の第２孔側からのみメッキが成長するため、第１孔内へのメッキの形成時のボイドの発生が抑制される効果を得ることができる。
【００１０】
［適用例３］上記適用例に係る半導体装置の製造方法において、前記第１工程で開口される第１孔の大きさは、前記半導体基板の前記第１の面側と開口された孔の前記第２孔側まで同じ大きさ、または前記半導体基板の前記第１の面側より前記第２孔側の方が小さいことが好ましい。
【００１１】
本適用例によれば、第１孔への第２孔側から成膜されたシード層は第１孔の第２孔側へ形成されるという効果が得られる。
【図面の簡単な説明】
【００１２】
【図１】実施形態１の半導体装置の構成を示す断面図。
【図２】実施形態１の製造工程を示す工程図。
【図３】実施形態２の半導体装置の構成を示す断面図。
【図４】実施形態２の製造工程を示す工程図。
【図５】従来の貫通電極形成のシード層を形成する工程の断面図。
【図６】微小化した製品に従来のシード層形成の方式で実施した際の断面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各図においては、各層や各部材を認識可能な程度の大きさにするため、各層や各部材の尺度を実際とは異ならせしめている。
【００１４】
（実施形態１）
図１は本実施形態の半導体装置の構成を示す断面図である。
シリコンなどの半導体基板１には第１の面１ａから第２の面１ｂへ貫通する第１孔１０が設けられ、この第１孔１０の内面には絶縁膜２が形成されている。絶縁膜２はＳｉＯ2膜にて形成され、半導体基板１の第１の面１ａを覆い、第１孔１０の内周面に連続して形成されている。
また、半導体基板１の第１孔１０の絶縁膜２の上にはシード層３が設けられている。シード層３は半導体基板１の第２の面１ｂ側から第１孔１０の途中まで形成されている。シード層３の材料はＣｕ、Ａｕなどの金属膜が用いられる。
そして、第１孔１０に金属材料としてＣｕが充填されて、半導体基板１の第１の面１ａから第２の面１ｂにおよぶ貫通電極４が形成されている。
【００１５】
第１孔１０の開口された孔の径は、第１の面１ａ側の開口径をｄ１、第２の面１ｂ側の開口径をｄ２とすると、ｄ１≧ｄ２、となる関係に形成されている。
なお、半導体基板１の第１の面１ａまたは第２の面１ｂに集積回路などの回路を構成してもよい。
【００１６】
次に上記の半導体装置の製造方法について説明する。
図２（a）〜図２（ｆ）は、実施形態１に係る貫通電極の形成プロセスを示す工程図である。
【００１７】
まず図２（a）に示すように、シリコンなどの半導体基板１の第１の面１ａに第１孔１０を形成し（第１の工程）、第１孔１０の内面に絶縁膜２を成膜する（第２の工程）。第１孔１０の深さは最終的に半導体基板１を薄型化するため、半導体基板１の最終厚み以上の深さでよい。ここでは半導体基板１の初期厚みを４００μｍ、薄型後の厚みを１００μｍ、第１孔１０の深さを２００μｍとする。
第１孔１０の形成方法はフォトレジストを使用しドライエッチングにより実施する。使用するガスはＳＦ6、Ｏ2、Ｃ4Ｆ8、Ｏ2などを用いる。
第１孔１０の開口径は１０〜３０μｍ程度とする。
絶縁膜２は無機材、有機材問わず絶縁性が確保できるものであればよい。
ここではＳｉＯ2をＣＶＤ法により成膜するものとする。
【００１８】
次に図２（ｂ）に示すように、半導体基板１の第２の面１ｂに第２孔１１を第１孔１０のドライエッチングと同様な手法により形成する（第３の工程）。
第２孔１１の大きさは、２つ以上の第１孔１０を含んで形成しており、ここでは２つの第１孔１０を含んでいる。第２孔１１の深さは半導体基板１の初期厚みから最終厚みを減じた深さ以下であり、かつ第１孔１０まで貫通する深さとする。ここでは２００μｍとする。
【００１９】
次に図２（ｃ）に示すように、半導体基板の第２の面１ｂにシード層３を成膜する（第４の工程）。またシード層３の前に拡散防止層、密着層を形成してもよい。ここでは拡散防止層にＴｉＷ、シード層３にＣｕとし、いずれもスパッタ法により成膜を行い、それぞれの膜厚は１００ｎｍ、３００ｎｍとする。
このとき、第１孔１０の開口が狭いため、シード層３は第２の面１ｂ側から第１の面１ａ側に向かう第１孔１０の途中まで形成される。
【００２０】
次に図２（ｄ）、図２（ｅ）に示すように、金属材料４ａを電解メッキ法により第１孔１０内に形成する（第５の工程）。ここではＣｕの電解メッキとする。
シード層３より半導体基板１の第２の面１ｂ側より第１の面１ａに向かいＣｕメッキが成長する。メッキの初期では、シード層３の周辺から金属材料４ａが形成され、主に第１孔１０の径方向に金属材料４ａが充填される。そして、その後、第１孔１０を第１の面１ａ側から第２の面１ｂへ向かって金属材料４ａが充填される。
メッキ時間は第１孔１０を全て充填するまでとする。
【００２１】
次に図２（ｆ）に示すように、半導体基板１の第１の面１ａを研削もしくはＣＭＰ法により面精度を向上させる。
さらに、半導体基板１の第２の面１ｂを研削により薄型化し（第６の工程）、薄型と同時にシード層３、貫通電極４の分割を行う。ここでは最終厚みを１００μｍとした。
さらに必要により半導体基板１の第１の面１ａ、第２の面１ｂにバンプ形成、素子形成などを行ってもよい。
【００２２】
以上述べたように、本実施形態１に係る半導体装置の製造方法によれば、以下の効果を得ることができる。
（１）第１孔１０の底面へのシード層３の成膜を半導体基板１の第２の面１ｂ側より実施するため、第１孔１０の底面へのシード層３の成膜ができ、微小化した貫通電極４の形成が可能になり製品の高精細化、小型化が可能である。
（２）電解メッキにてメッキを成長させる際に第１孔１０の第２孔１１側からのみメッキが成長するため、第１孔１０内へのメッキの形成時のボイドの発生が抑制される効果を得ることができる。
（３）第１工程に開口される第１孔１０の大きさは、半導体基板１の第１の面１ａ側と開口された孔の第２孔１１側まで同じ大きさ、または半導体基板１の第１の面１ａ側より第２孔１１側の方が小さいことから、第１孔１０への第２孔１１側から成膜されたシード層３は第１孔１０の第２孔１１側へ形成されるという効果が得られる。
（４）高アスペクト比対応が可能であり貫通電極４の形成工程での薄型化するリスクを回避できる。
（５）シード層３のパターニングをなくす事ができるので既存の課題であるシード層のサイドエッチングの発生がなくなり配線幅も確保されるため、信頼性の向上にもつながる。
【００２３】
（実施形態２）
図３は本実施形態の半導体装置の構成を示す断面図である。
本実施形態は電極パッドが形成された半導体基板に、この電極パッドを含んで貫通電極を形成している点が実施形態１と異なる。
なお、実施形態１と同一の構成部位については、同一の符号を使用する。
【００２４】
シリコンなどの半導体基板１の第１の面１ａにはＳｉＯ2膜からなる絶縁膜８が形成され、絶縁膜８の上に電極パッド５が形成されている。電極パッド５は例えばＡｌ膜にて形成されている。そして、電極パッド５を含み第１の面１ａから第２の面１ｂへ貫通する第１孔１０が設けられている。
この第１孔１０の内面には絶縁膜２が形成され、絶縁膜２はＳｉＯ2膜にて形成されている。
【００２５】
また、半導体基板１の第１孔１０の絶縁膜２の上にはシード層３が設けられている。シード層３は半導体基板１の第２の面１ｂ側から第１孔１０の途中まで形成されている。シード層３の材料はＣｕ、Ａｕなどの金属膜が用いられる。
そして、第１孔１０に金属材料としてＣｕが充填されて、半導体基板１の第１の面１ａから第２の面１ｂにおよぶ貫通電極４が形成されている。さらに、電極パッド５の上部に端子７が形成されている。
なお、端子７の上にバンプなどの接続手段を形成してもよい。
【００２６】
次に上記の半導体装置の製造方法について説明する。
図４（ａ）〜図４（ｄ）は、実施形態２に係る貫通電極の形成プロセスを示す工程図である。本実施形態に係る貫通電極の製造方法について、これらの図を参照して説明する。なお、実施形態１と同一の構成部位については、同一の符号を使用し、重複する説明は省略する。
【００２７】
図４（a）に示すように、半導体基板１の第１の面１ａに電極パッド５が形成されている。ここではアルミパッドとし実施形態１と同様に半導体基板１の第１の面１ａに第１孔１０を形成し（第１の工程）、その第１孔１０に絶縁膜２を成膜する（第２の工程）。
電極パッド５表面の絶縁膜２はフォトレジにより開口を形成しドライエッチング法により除去する。
【００２８】
次に図４（ｂ）に示すように、実施形態１と同様に半導体基板１の第２の面１ｂ側から第２孔１１を形成（第３の工程）し、シード層３の形成を行う（第４の工程）。
【００２９】
次に図４（ｃ）に示すように、半導体基板１の第１の面１ａの電極パッド５上にメッキ端子形成用のレジスト６を形成し、実施形態１と同様に貫通電極４を形成する（第５の工程）。
【００３０】
次に図４（ｄ）に示すように、半導体基板１の第１の面１ａにレジスト６を除去し端子７を形成する。さらに半導体基板１の第２の面１ｂ側を研削により実施形態１と同様に薄型化を行う（第６の工程）。
【００３１】
以上述べたように、本実施形態２に係る半導体装置の製造方法によれば、以下の効果を得ることができる。
半導体基板１上へ配線パターンを形成してある基板においても貫通電極４を形成することが可能であり、製品形態の拡大化が図れる。
【符号の説明】
【００３２】
１…半導体基板、１ａ…第１の面、１ｂ…第２の面、２…絶縁膜、３…シード層、４…貫通電極、４ａ…金属材料、５…電極パッド、６…レジスト、７…端子、８…絶縁膜、１０…第１孔、１１…第２孔、２０…ビア。
【特許請求の範囲】
【請求項１】
半導体基板の厚み方向に貫通する貫通電極を有する半導体装置の製造方法であって、
前記半導体基板の第１の面から第１孔を開口する第１の工程と、
前記第１孔を含む前記半導体基板の前記第１の面に絶縁膜を形成する第２の工程と、
前記半導体基板の前記第１の面と反対の面である第２の面から、少なくとも２つの前記第１孔を含んで前記第１孔へ貫通する第２孔を開口する第３の工程と、
前記第２孔側よりスパッタ法によりシード層を成膜する第４の工程と、
前記シード層に金属材料をメッキ法により前記半導体基板の第１の面に達するまで前記第１孔を埋める第５の工程と、
前記半導体基板の前記第２の面を前記第２孔の深さ寸法より深く、厚み方向に研削する第６の工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第４の工程で成膜される前記シード層は、前記半導体基板の前記第２の面及び、前記第２孔の孔内及び前記第１孔の前記第２孔側の孔内に成膜することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の工程で開口される前記第１孔の大きさは、前記半導体基板の前記第１の面側と開口された孔の前記第２孔側まで同じ大きさ、または前記半導体基板の前記第１の面側より前記第２孔側の方が小さいことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１】
半導体基板の厚み方向に貫通する貫通電極を有する半導体装置の製造方法であって、
前記半導体基板の第１の面から第１孔を開口する第１の工程と、
前記第１孔を含む前記半導体基板の前記第１の面に絶縁膜を形成する第２の工程と、
前記半導体基板の前記第１の面と反対の面である第２の面から、少なくとも２つの前記第１孔を含んで前記第１孔へ貫通する第２孔を開口する第３の工程と、
前記第２孔側よりスパッタ法によりシード層を成膜する第４の工程と、
前記シード層に金属材料をメッキ法により前記半導体基板の第１の面に達するまで前記第１孔を埋める第５の工程と、
前記半導体基板の前記第２の面を前記第２孔の深さ寸法より深く、厚み方向に研削する第６の工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第４の工程で成膜される前記シード層は、前記半導体基板の前記第２の面及び、前記第２孔の孔内及び前記第１孔の前記第２孔側の孔内に成膜することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の工程で開口される前記第１孔の大きさは、前記半導体基板の前記第１の面側と開口された孔の前記第２孔側まで同じ大きさ、または前記半導体基板の前記第１の面側より前記第２孔側の方が小さいことを特徴とする請求項１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−２１２５３（Ｐ２０１３−２１２５３Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５５４７４（Ｐ２０１１−１５５４７４）
【出願日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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