半導体装置の製造方法
【課題】寄生抵抗が低く、接合リーク電流が抑制されたトランジスタを容易に形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態にかかる半導体装置の製造方法は、シリコン基板中のチャネル領域上にゲート絶縁膜を介してゲート電極を形成し、シリコン基板に所望の不純物を注入することにより、チャネル方向に沿ってチャネル領域を挟むようにシリコン基板中にソース領域とドレイン領域とを形成し、ソース領域及びドレイン領域の表面をアモルファス化することにより、それぞれの表面に不純物を含むアモルファス領域を形成し、アモルファス領域の上にニッケル膜を形成し、マイクロ波を照射して、アモルファス領域とニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、アモルファス領域を固相成長させてアモルファス領域に含まれる不純物を活性化し、未反応のニッケル膜を除去する。
【解決手段】実施形態にかかる半導体装置の製造方法は、シリコン基板中のチャネル領域上にゲート絶縁膜を介してゲート電極を形成し、シリコン基板に所望の不純物を注入することにより、チャネル方向に沿ってチャネル領域を挟むようにシリコン基板中にソース領域とドレイン領域とを形成し、ソース領域及びドレイン領域の表面をアモルファス化することにより、それぞれの表面に不純物を含むアモルファス領域を形成し、アモルファス領域の上にニッケル膜を形成し、マイクロ波を照射して、アモルファス領域とニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、アモルファス領域を固相成長させてアモルファス領域に含まれる不純物を活性化し、未反応のニッケル膜を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
トランジスタの微細化は、従来、ロジックデバイスが牽引してきたが、約２年毎に１世代微細化するメモリデバイスにおいて、ロジックデバイスよりも高性能なトランジスタが要望され始めている。
【０００３】
微細なトランジスタにおいては、例えばソース／ドレイン領域の厚さが１０ｎｍ以下といった、薄いソース／ドレイン領域が形成されている。このようなトランジスタであっても、トランジスタの寄生抵抗を下げる必要があるため、ソース／ドレイン領域の上に自己整合的にニッケルシリサイド膜を形成し、このニッケルシリサイド膜によりソース／ドレイン領域の抵抗を下げている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１４１５０４号公報
【特許文献２】特開２０１１−３５３７１号公報
【特許文献３】特開２００９−１１１２１４号公報
【特許文献４】特開２００６−３５１５８１号公報
【非特許文献】
【０００５】
【非特許文献１】T.Yamaguchi, Y.Kawasaki, T.Yamashita, Y.Yamamoto, Y.Goto,J.Tsuchimoto, S.Kudo, K.Maekawa, M.Fujisawa, and K.Asai: “Low-Resistive and Homogenous NiPt-Silicide Formation using Ultra-Low Temperature Annealing with Microwave System for 22nm-node CMOS and beyond”IEDM p576-579,(2010)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、寄生抵抗が低く、接合リーク電流が抑制されたトランジスタを容易に形成することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の実施形態によれば、半導体装置の製造方法は、シリコン基板中のチャネル領域上に、ゲート絶縁膜を介してゲート電極を形成し、前記シリコン基板に所望の不純物を注入することにより、チャネル方向に沿って前記チャネル領域を挟むように前記シリコン基板中にソース領域とドレイン領域とを形成し、前記ソース領域及び前記ドレイン領域の表面をアモルファス化することにより、それぞれの表面に前記不純物を含むアモルファス領域を形成し、前記アモルファス領域の上に、ニッケル膜を形成し、マイクロ波を照射して、前記アモルファス領域と前記ニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、前記アモルファス領域を固相成長させて前記アモルファス領域に含まれる前記不純物を活性化し、未反応の前記ニッケル膜を除去する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態にかかる半導体装置の製造方法を説明するための図（その１）である。
【図２】第１の実施形態にかかる半導体装置の製造方法を説明するための図（その２）である。
【図３】第１及び第２の実施形態の製造装置を模式的に示す図である。
【図４】第１及び第２の実施形態におけるメカニズムを説明するための図（その１）である。
【図５】第１及び第２の実施形態におけるメカニズムを説明するための図（その２）である。
【図６】第１及び第２の実施形態におけるメカニズムを説明するための図（その３）である。
【図７】第１の実施形態の変形例にかかる半導体装置の断面図である。
【図８】第２の実施形態にかかる半導体装置の製造方法を説明するための図（その１）である。
【図９】第２の実施形態にかかる半導体装置の製造方法を説明するための図（その２）である。
【図１０】第２の実施形態にかかる半導体装置の製造方法を説明するための図（その３）である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１０】
（第１の実施形態）
図１及び図２を用いて本実施形態の製造方法を説明する。この図１及び図２は、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)のチャネル方向に沿った断面に対応し、シリコン基板１０１上に設けられるＭＯＳＦＥＴの製造工程を示す。それぞれの図において、左側が、Ｐ型ＭＯＳＦＥＴが形成されるＰ型ＭＯＳＦＥＴ領域１０であり、右側が、Ｎ型ＭＯＳＦＥＴが形成されるＮ型ＭＯＳＦＥＴ領域１１である。ここでは、ＭＯＳＦＥＴの製造方法を例に説明するが、本発明は、このような半導体装置に限られるものではなく、他の半導体装置であっても良い。
【００１１】
まず、周知の方法により、Ｐ型ＭＯＳＦＥＴ領域１０においては、シリコン基板１０１上のＳＴＩ（Shallow Trench Isolation）１０２に挟まれたＮ型拡散層１０３のチャネル領域上に、Ｎ型ＭＯＳＦＥＴ領域１１においては、ＳＴＩ１０２に挟まれたＰ型拡散層１０４のチャネル領域上に、シリコン酸化膜（ＳｉＯ２）やハフニウムシリコン酸化窒化膜（ＨｆＳｉＯＮ）等からなるゲート絶縁膜１０５を形成する。次に、ゲート絶縁膜１０５の上に、ＴｉＮ等の仕事関数を制御する金属膜１０６と、多結晶シリコン膜１０７とを堆積し、これらの膜をゲート電極１２として加工する。さらに、チャネル方向に沿ってそれぞれのチャネル領域を挟むようなシリコン基板１０１の表面の２つの部分に不純物を注入して、Extension拡散層１０８、１０９を形成する。詳細には、Ｐ型ＭＯＳＦＥＴ領域１０においては、Ｐ型のExtension拡散層１０８を、Ｎ型ＭＯＳＦＥＴ領域１１においては、Ｎ型のExtension拡散層１０９を形成する。そして、例えばシリコン酸化膜やシリコン窒化膜（ＳｉＮ）あるいはこれらの積層構造からなり、且つ、ゲート電極１２の側壁を覆うようなゲート側壁膜１１０を形成する。次に、ゲート電極１２とゲート側壁膜１１０とをマスクとして用いて、Extension拡散層１０８、１０９を介してＮ型拡散層１０３とＰ型拡散層１０４とに不純物を注入する。このようにして、図１（ａ）に示されるように、Ｐ型ＭＯＳＦＥＴ領域１０においては、Ｐ型層であるソース／ドレイン領域１１１を、Ｎ型ＭＯＳＦＥＴ領域１１においては、Ｎ型層であるソース／ドレイン領域１１２を形成する。ここでは、簡単のために、ＭＯＳＦＥＴの形成の際に通常行われるＨａｌｏイオン注入やＰＴＳ(Punch Through Stopper)注入についての説明は省略する。
【００１２】
上記の説明においては、シリコン基板１０１の表面からの深さが例えば６ｎｍであるようなExtension拡散層１０８、１０９を形成した後に、例えば深さ１０ｎｍのソース／ドレイン領域１１１、１１２を形成しているが、本実施形態はこれに限るものではなく、例えば深さ１６ｎｍのソース／ドレイン領域１１１、１１２を形成した後に、側壁１１０を除去してからExtension拡散層１０８、１０９を形成し、その後、側壁１１０をもう一度形成しても良い。
【００１３】
次に、図１（ｂ）に示されるように、シリコン基板１０１にバイアスを印加しながら、Ｘｅ、Ｋｒ、Ａｒ、ＧｅＨ４等の雰囲気中でのプラズマ処理を行うことにより、ソース／ドレイン領域１１１、１１２の上面とゲート電極１２の一部をなす多結晶シリコン膜１０７の上面とに、アモルファス領域１１３、１１４、１１５を形成する。このようにプラズマ処理を用いることにより、結晶欠陥を少なくすることができる。この際、ソース／ドレイン領域１１１、１１２の上面に形成されるアモルファス領域１１３、１１４の深さは、ソース／ドレイン領域１１１、１１２の深さを超えないように形成することが好ましい。
【００１４】
図２（ｃ）に示されるように、シリコン基板１０１の上に、詳細には、ソース／ドレイン領域１１１、１１２やゲート電極１２を覆うように、白金を５〜１０％含むニッケル膜１１７をＰＶＤ（Physical Vapor Deposition）法を用いて５〜７ｎｍ堆積する。この際、ＣＶＤ（Chemical Vapor Deposition）法を用いても行うことができる。なお、ニッケル膜１１７は、耐熱性、抵抗値等を改善するためにコバルト等の不純物を含んだものでも良く、このような不純物を含まないものであっても良い。
【００１５】
次に、Ｎ２やＡｒ等を含む雰囲気中、１０Ｗ／ｃｍ２から１０００Ｗ／ｃｍ２のパワーで５．８０ＧＨｚのマイクロ波を照射する。詳細には、シリコン基板１０１の基板温度が１５０〜３５０℃、好ましくは２００〜３００℃で飽和するようなパワーで、マイクロ波を３０秒から１５分間照射する。このようにして、アモルファス領域１１３、１１４、１１５とニッケル膜１１７とがシリサイド化反応を起こし、ソース／ドレイン領域１１１、１１２の上面と多結晶シリコン膜１０７の上面とに、ニッケルシリサイド膜１１８、１１９が形成される。このようにマイクロ波を用いて低温度で反応させることにより、ニッケルシリサイド膜１１８、１１９は、そのほとんどが低抵抗なニッケルモノシリサイド（ＮｉＳｉ）からなるものとして形成される。そして、同時に、アモルファス領域１１３、１１４が結晶化（固相成長）し、これらに含まれる不純物が活性化される。なお、この際のシリコン基板１０１の基板温度は、シリコン基板１０１の裏面に設けられた熱電対を用いて確認することができる。
【００１６】
さらに詳細には、マイクロ波の照射パワーについては、以下のようにすることが好ましい。図３に示されるように、マイクロ波を照射する際に用いられる製造装置２０は、１つ又は複数の導波管２１を有する（例えば、図３中では、製造装置２０は４つの導波管２１を有する）。この導波管２１は、マグネトロン等のマイクロ波発振装置（不図示）から出力されたマイクロ波Ｗｎ（図３中では、Ｗ１からＷ４）をシリコン基板１０１が設置される製造装置２０の内部に導くためのものである。そして、マイクロ波の照射パワー、詳細には、各導波管２１から出力される各マイクロ波ＷｎのパワーＰＷｎを対応する各導波管２１の断面積Ｓｎで割ったものの総和Σ（ＰＷｎ／Ｓｎ）が、１０Ｗ／ｃｍ２から１０００Ｗ／ｃｍ２となるように調整することが好ましい。例えば、図３で示される４つの導波管２１を有する製造装置２０を用いて説明すると、各導波管２１の断面積をＳ１からＳ４とし、各導波管２１から出力されるマイクロ波Ｗ１からＷ４のパワーをＰＷ１からＰＷ４とした場合、各導波管２１から出力されるマイクロ波のパワーを各導波管２１の断面積で割ったもの（ＰＷ１〜４／Ｓ１〜４）の総和、すなわち、ＰＷ１／Ｓ１＋ＰＷ２／Ｓ２＋ＰＷ３／Ｓ３＋ＰＷ４／Ｓ４が、１０Ｗ／ｃｍ２から１０００Ｗ／ｃｍ２となるように、マイクロ波の照射パワーを調整することが好ましい。よって、上記のように定義されたマイクロ波の照射パワーは、製造装置２０の有する導波管２１が増えるにしたがい、増えることとなる。
【００１７】
また、上記の実施形態では、５．８０ＧＨｚを中心とする周波数帯のマイクロ波を用いたが、この周波数帯は、ＩＳＭ (Industry-Science-Medical)バンド（(産業科学医療用バンド)）に指定されているため、容易にマグネトロンが入手しやすいためであり、２．４５ＧＨｚから２５ＧＨｚまでの周波数を中心とする周波数帯を持つマイクロ波でも同様に実施することができる。
【００１８】
また、マイクロ波を照射してニッケルシリサイド膜１１８、１１９を形成する際には、マイクロ波の照射と同時に、Ｎ２ガスやＨｅガス等を基板に吹き付けたり、石英板の上にシリコン基板１０１を載せたりすることにより、シリコン基板１０１を冷却して基板温度の上昇を抑えても良い。このようにシリコン基板１０１の基板温度の上昇を抑えることにより、マイクロ波の照射パワーをより高くすることが可能となり、よってシリサイド化反応と不純物の活性化とを容易に行うことができる。
【００１９】
次いで、未反応のニッケル膜１１７を王水等によりエッチング除去すると、図２（ｄ）に示されるように、ソース／ドレイン領域１１１、１１２の上面と多結晶シリコン膜１０７の上面との上に、ニッケルシリサイド膜１１８、１１９が残存する。
【００２０】
ところで、従来から用いられているＲＴＡ（Rapid Thermal annealing） によるニッケルシリサイド膜の形成においては、４００℃から５００℃程度の温度が必要であった。しかし、この温度では、アモルファス領域を結晶化し、且つ、そこに含まれる不純物を活性化することは難しいものであった。そこで、さらに高い温度にしてこの２つを両立させることもできるが、そうなると、低抵抗なニッケルシリサイド膜を得ることが難しい。
【００２１】
さらに、ソース／ドレイン領域上に、非常に薄いニッケルシリサイド膜をＲＴＡにより形成した場合は、ニッケルシリサイド膜が非常に薄いことに起因して、ニッケルシリサイド膜が形成された後に印加される熱により凝集が起こり、ニッケルシリサイド膜のシート抵抗が増加してしまう。一方、ソース／ドレイン領域上に、厚いニッケルシリサイド膜をＲＴＡにより形成した場合には、ニッケルシリサイド膜が深さ方向に向かって（シリコン基板の表面とは反対の方向に向かって）異常成長等を起こし、さらにソース／ドレイン領域を突き抜け、接合リークを増大させてしまう恐れがある。
【００２２】
しかしながら、本実施形態によれば、マイクロ波を用いることにより、上記のようなニッケルシリサイド膜１１８、１１９の異常成長を避けることができる。マイクロ波は、紫外線、可視光、赤外線等とくらべて５ｃｍ程度と波長が長く、膜内部への浸透性が高いという性質を有する。本実施形態においては、このような性質を持つマイクロ波が、必要な箇所にエネルギーを届け、ニッケル膜１１７とアモルファス領域１１３、１１４、１１５との界面に存在する双極子を回転振動させることにより、熱による凝集や異常成長を抑制しつつ、ニッケルシリサイド膜１１８、１１９の形成とソース／ドレイン領域１１１、１１２に含まれる不純物の活性化との両方を行うことができる。さらに、ＲＴＡ等においてはニッケルリッチシリサイドが形成されてしまうような低温領域であっても、マイクロ波を照射することによりニッケルモノシリサイドを多く含む低抵抗なニッケルシリサイド膜１１８、１１９を形成することができることから、トランジスタの寄生抵抗をより下げることができる。
【００２３】
さらに、本実施形態によれば、ニッケルシリサイド膜１１８の異常成長を抑制し、ニッケルシリサイド膜１１８がソース／ドレイン領域１１１、１１２を突き抜けることを避けることができる。従って、接合リーク電流が抑制されたトランジスタを形成することができる。例えば、ニッケルシリサイド膜１１８とソース／ドレイン領域１１１、１１２との界面が１ｎｍ以下の荒さを持つような、平滑なニッケルシリサイド膜１１８を得ることができる。
【００２４】
このメカニズムについて、本発明者らは以下のように考えている。以下、図４から図６を用いて説明する。図４から図６は、図２（ｃ）から図２（ｄ）に対応する、アモルファス領域２０３（図２（ｃ）及び（ｄ）中では１１３、１１４、１１５）とニッケル膜２０４（図２（ｃ）及び（ｄ）中では１１７）とがシリサイド化反応を起こし、ニッケルシリサイド膜２０５（図２（ｃ）及び（ｄ）中では１１８、１１９）が形成される過程を示すものである。
【００２５】
まず、図４（ａ）に示すように、マイクロ波を照射することにより、ニッケル膜２０４がアモルファス領域２０３とシリサイド化反応を起こす。このシリサイド化反応は、深さ方向に向かって（シリコン基板２０１に向かって）進行する。さらに同時に、このシリサイド化反応の進行方向と反対の方向に、アモルファスシリコンの結晶化、すなわち、シリコン基板２０１を成長核（シード）としてシリコンの固相成長が進み、アモルファス領域２０３が単結晶層２０２となる。
【００２６】
そして、図４（ｂ）に示すように、この固相成長に起因して、アモルファス領域２０３と単結晶層２０２との界面でシリサイド化反応が一旦停止すると考えられる。詳細には、２００℃程度でマイクロ波を用いた場合、シリサイド化反応のスピードが固相成長のスピードよりも速いが、アモルファス領域２０３と単結晶層２０２との界面で、深さ方向のシリサイド化反応が一旦停止し、さらに、図５（ｃ）に示すように、この界面に沿って、横方向へのシリサイド化反応が進む。そして、図５（ｄ）に示すように、アモルファス領域２０３での横方向のシリサイド化が完了すると、図６（ｅ）に示すように、深さ方向のシリサイド化反応が再開する。
【００２７】
図２（ｃ）及び（ｄ）に示される本実施形態においては、図５（ｄ）のような横方向のシリサイド化反応が完了した段階で、シリサイド化反応を終了させることにより、シリコン基板１０１の表面から遠くに位置するソース／ドレイン領域１１１、１１２の底部よりもシリコン基板１０１の表面側にニッケルシリサイド膜１１８が形成されるため、ニッケルシリサイド膜１１８がソース／ドレイン領域１１１、１１２を突き抜けることを避けることができ、よって、接合リーク電流が十分抑制されたトランジスタを形成することができる。
【００２８】
なお、上記の本実施形態の説明では述べていないが、ソース／ドレイン領域１１１、１１２にＳｉやＳｉＧｅ等を選択的にエピタキシャル成長させた場合でも、本実施形態を適用することができる。
【００２９】
また、本実施形態によれば、図７に示されるようなExtension拡散層１０８、１０９のない構造にも適用することができる。
【００３０】
（第２の実施形態）
図８から図１０を用いて、第２の実施形態にかかるＦｉｎ型トランジスタ（ＦｉｎＦＥＴ)の製造方法を説明する。ＦｉｎＦＥＴは、シリコン基板を短冊状に細く切り出して突起状領域を形成し（この突起状領域をＦｉｎと呼ぶ）、これにゲート電極を立体交差させることで、切り出した突起状領域の上面及び側面をチャネルとするようなＭＯＳＦＥＴである。ここでは、Ｎ型のＦｉｎＦＥＴの製造方法について説明するが、本発明は、このような半導体装置に限られるものではなく、他の半導体装置やＰ型のＦｉｎＦＥＴであっても良い。
【００３１】
図８から図１０は、ＦｉｎＦＥＴにおけるＦｉｎ中のソース／ドレイン領域（不図示）におけるＦｉｎの断面に対応し、Ｐ型ＦｉｎＦＥＴの製造工程を示す。なお、図８から図１０には図示しないが、ＦｉｎＦＥＴは、Extension拡散層やゲート側壁膜等を有しても良い。
【００３２】
まず、例えば幅１２ｎｍのＦｉｎ３０４が複数形成されたシリコン基板３０１を準備し、Ｆｉｎ３０４の間に絶縁膜を埋め込んでＳＴＩ３０２を形成する。さらに、Ｆｉｎ３０４を覆うように側壁膜３０３を形成した後に、反応性イオンエッチングにより、Ｆｉｎ３０４の上部を覆う側壁膜３０３を除去する。このようにして、図８（ａ）に示すような、下部が側壁膜３０３で覆われ、上部が露出されたＦｉｎ３０４を形成する。
【００３３】
次に、図８（ｂ）に示すように、Ｆｉｎ３０４の露出された上部の表面にある自然酸化膜を除去し、例えば９ｎｍの厚みのエピタキシャルシリコン層３０５を選択的にＦｉｎ３０４が露出した箇所に成長させる。結晶が均一なエピタキシャルシリコン層３０５を形成する。
【００３４】
次に、図９（ｃ）に示すように、ＰＨ３等のドーピング用ガスとＡｒ、Ｋｒ、Ｘｅ等の不活性ガスとを含む雰囲気でプラズマドーピングプロセスを用い、エピタキシャルシリコン層３０５が形成されたＦｉｎ３０４の表面に、リン（Ｐ）を含むアモルファス領域３０６を形成する。言い換えると、プラズマドーピングプロセスを用いて、不純物のドーピングとＦｉｎ３０４の表面のアモルファス化とを同時に行っている。この場合、アモルファス領域３０６の厚みを例えば１０ｎｍとし、Ｆｉｎ３０４の中央部に単結晶部３０７が残るようにすることが好ましい。Ｆｉｎ３０４の全てがアモルファス化されてしまうと、次の工程において、再結晶化を行うことが難しくなるためである。また、イオン注入よりも粒子のエネルギーの小さいプラズマでドーピングを行うことにより、結晶欠陥を少なくすることができ、加えて、浅く、広い面積にドーピングを行うことができることから、Ｆｉｎ３０４のような三次元構造の対してはプラズマドーピングプロセスを用いることが好ましい。
【００３５】
次に、図９（ｄ）に示すように、シリコン基板３０１の上に、詳細には、Ｆｉｎ３０４を覆うように、コバルトを５〜４０％含むニッケル膜３０８をＣＶＤ法で５〜７ｎｍ堆積する。微細構造のＦｉｎ３０４を覆うように形成するためには、ＣＶＤ法を用いることが望ましい。しかしながら、ＣＶＤ法を用いると有機ソースを使用することとなるため、ニッケル膜３０８に炭素等の不純物が含まれやすい。従って、この炭素等の不純物を除去するために、次の工程で水素を用いることが好ましい。また、本実施形態においては、コバルトを含むニッケル膜３０８を用いているが、リン等の不純物を含んだものでも良く、このような不純物を含まないものであっても良い。
【００３６】
次に、Ｈ２、Ｎ２、又はＡｒを含む雰囲気中、１０Ｗ／ｃｍ２から１０００Ｗ／ｃｍ２のパワーで５．８０ＧＨｚのマイクロ波を照射する。詳細には、シリコン基板３０１の基板温度が２００〜３５０℃、好ましくは２５０〜３００℃で飽和するようなパワーで、マイクロ波を３０秒から１５分間照射する。なお、この際のシリコン基板３０１の基板温度は、第１の実施形態と同様に、シリコン基板３０１の裏面に設けられた熱電対を用いて確認することができる。
【００３７】
このようにマイクロ波を照射することにより、アモルファス領域３０６とニッケル膜３０８とがシリサイド化反応を起こし、Ｆｉｎ３０４の上部を覆うようなニッケルシリサイド膜３０９が形成される。マイクロ波を用いて低温度で反応させることにより、ニッケルシリサイド膜３０９は、そのほとんどが低抵抗なニッケルモノシリサイド（ＮｉＳｉ）からなるものとして形成される。そして、同時に、アモルファス領域３０６が結晶し、これらに含まれる不純物が活性化される。すなわち、先に、図４から図６を用いて説明した第１の実施形態のメカニズムと同様に、Ｆｉｎ３０４の立体構造の側壁及び上面においては、アモルファス領域３０６とニッケル膜３０８とのシリサイド化反応と同時に、Ｆｉｎ３０４の中央部にある単結晶部３０７が再結晶化の成長核（シード）として働き、アモルファス領域３０６の固相成長が起きることとなる。従って、第１の実施形態と同様に、ニッケルシリサイド膜３０９の異常成長を抑制して、ニッケルシリサイド膜３０９がソース／ドレイン領域（不図示）を突き抜けることを避けることができる。
【００３８】
なお、本実施形態においても、第１の実施形態と同様のマイクロ波の照射パワーの定義を用いており、さらに、周波数についても、第１の実施形態と同様に２．４５ＧＨｚから２５ＧＨｚまでの周波数を中心とする周波数帯を持つマイクロ波でも同様に実施することができる。
【００３９】
また、マイクロ波を照射してニッケルシリサイド膜３０９を形成する際には、第１の実施形態と同様に、マイクロ波の照射と同時に、Ｎ２ガスやＨｅガス等を基板に吹き付けたり、石英板の上にシリコン基板３０１を載せたりすることにより、シリコン基板３０１を冷却して基板温度の上昇を抑えても良い。
【００４０】
次いで、未反応のニッケル膜３０８を硫酸及び過酸化水素水の混合液等によりエッチング除去すると、図１０（ｅ）に示されるような、ソース／ドレイン領域（不図示）上にニッケルシリサイド膜３０９を有するＦｉｎ３０４を得ることができる。ニッケルシリサイド膜３０９の膜厚は、例えば７〜８ｎｍである。
【００４１】
本実施形態によれば、第１の実施形態と同様に、マイクロ波を用いることにより、熱による凝集や異常成長を抑制しつつ、ニッケルシリサイド膜３０９の形成と不純物の活性化との両方を行うことができる。さらに、低温で行うことができるため、ニッケルモノシリサイドを多く含む低抵抗なニッケルシリサイド膜３０９を形成することができることから、トランジスタの寄生抵抗を下げることができる。加えて、ニッケルシリサイド膜３０９の異常成長を抑制し、ニッケルシリサイド膜３０９がソース／ドレイン領域を突き抜けることを避け、よって、接合リーク電流が十分抑制されたトランジスタを形成することができる。
【００４２】
なお、本実施形態では、Ｎ型のＦｉｎＦＥＴについて説明したが、先に述べたようにＰ型のＦｉｎＦＥＴに対しても適用することができ、その場合には、プラズマドーピングプロセスで用いるドーピングガスをＰＨ３等からＢ２Ｈ６等に変更すればよい。
【００４３】
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
１０ Ｐ型ＭＯＳＦＥＴ領域
１１ Ｎ型ＭＯＳＦＥＴ領域
１２ ゲート電極
２０ 製造装置
２１ 導波管
１０１、２０１、３０１ シリコン基板
１０２、３０２ ＳＴＩ
１０３ Ｎ型拡散層
１０４ Ｐ型拡散層
１０５ ゲート絶縁膜
１０６ 金属膜
１０７ 多結晶シリコン膜
１０８、１０９ Extension拡散層
１１０ ゲート側壁膜
１１１、１１２ ソース／ドレイン領域
１１３、１１４、１１５、２０３、３０６ アモルファス領域
１１７、２０４、３０８ ニッケル膜
１１８、１１９、２０５、３０９ ニッケルシリサイド膜
２０２ 単結晶層
３０３ 側壁膜
３０４ Ｆｉｎ
３０５ エピタキシャルシリコン層
３０７ 単結晶部
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
トランジスタの微細化は、従来、ロジックデバイスが牽引してきたが、約２年毎に１世代微細化するメモリデバイスにおいて、ロジックデバイスよりも高性能なトランジスタが要望され始めている。
【０００３】
微細なトランジスタにおいては、例えばソース／ドレイン領域の厚さが１０ｎｍ以下といった、薄いソース／ドレイン領域が形成されている。このようなトランジスタであっても、トランジスタの寄生抵抗を下げる必要があるため、ソース／ドレイン領域の上に自己整合的にニッケルシリサイド膜を形成し、このニッケルシリサイド膜によりソース／ドレイン領域の抵抗を下げている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１４１５０４号公報
【特許文献２】特開２０１１−３５３７１号公報
【特許文献３】特開２００９−１１１２１４号公報
【特許文献４】特開２００６−３５１５８１号公報
【非特許文献】
【０００５】
【非特許文献１】T.Yamaguchi, Y.Kawasaki, T.Yamashita, Y.Yamamoto, Y.Goto,J.Tsuchimoto, S.Kudo, K.Maekawa, M.Fujisawa, and K.Asai: “Low-Resistive and Homogenous NiPt-Silicide Formation using Ultra-Low Temperature Annealing with Microwave System for 22nm-node CMOS and beyond”IEDM p576-579,(2010)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、寄生抵抗が低く、接合リーク電流が抑制されたトランジスタを容易に形成することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の実施形態によれば、半導体装置の製造方法は、シリコン基板中のチャネル領域上に、ゲート絶縁膜を介してゲート電極を形成し、前記シリコン基板に所望の不純物を注入することにより、チャネル方向に沿って前記チャネル領域を挟むように前記シリコン基板中にソース領域とドレイン領域とを形成し、前記ソース領域及び前記ドレイン領域の表面をアモルファス化することにより、それぞれの表面に前記不純物を含むアモルファス領域を形成し、前記アモルファス領域の上に、ニッケル膜を形成し、マイクロ波を照射して、前記アモルファス領域と前記ニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、前記アモルファス領域を固相成長させて前記アモルファス領域に含まれる前記不純物を活性化し、未反応の前記ニッケル膜を除去する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態にかかる半導体装置の製造方法を説明するための図（その１）である。
【図２】第１の実施形態にかかる半導体装置の製造方法を説明するための図（その２）である。
【図３】第１及び第２の実施形態の製造装置を模式的に示す図である。
【図４】第１及び第２の実施形態におけるメカニズムを説明するための図（その１）である。
【図５】第１及び第２の実施形態におけるメカニズムを説明するための図（その２）である。
【図６】第１及び第２の実施形態におけるメカニズムを説明するための図（その３）である。
【図７】第１の実施形態の変形例にかかる半導体装置の断面図である。
【図８】第２の実施形態にかかる半導体装置の製造方法を説明するための図（その１）である。
【図９】第２の実施形態にかかる半導体装置の製造方法を説明するための図（その２）である。
【図１０】第２の実施形態にかかる半導体装置の製造方法を説明するための図（その３）である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１０】
（第１の実施形態）
図１及び図２を用いて本実施形態の製造方法を説明する。この図１及び図２は、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)のチャネル方向に沿った断面に対応し、シリコン基板１０１上に設けられるＭＯＳＦＥＴの製造工程を示す。それぞれの図において、左側が、Ｐ型ＭＯＳＦＥＴが形成されるＰ型ＭＯＳＦＥＴ領域１０であり、右側が、Ｎ型ＭＯＳＦＥＴが形成されるＮ型ＭＯＳＦＥＴ領域１１である。ここでは、ＭＯＳＦＥＴの製造方法を例に説明するが、本発明は、このような半導体装置に限られるものではなく、他の半導体装置であっても良い。
【００１１】
まず、周知の方法により、Ｐ型ＭＯＳＦＥＴ領域１０においては、シリコン基板１０１上のＳＴＩ（Shallow Trench Isolation）１０２に挟まれたＮ型拡散層１０３のチャネル領域上に、Ｎ型ＭＯＳＦＥＴ領域１１においては、ＳＴＩ１０２に挟まれたＰ型拡散層１０４のチャネル領域上に、シリコン酸化膜（ＳｉＯ２）やハフニウムシリコン酸化窒化膜（ＨｆＳｉＯＮ）等からなるゲート絶縁膜１０５を形成する。次に、ゲート絶縁膜１０５の上に、ＴｉＮ等の仕事関数を制御する金属膜１０６と、多結晶シリコン膜１０７とを堆積し、これらの膜をゲート電極１２として加工する。さらに、チャネル方向に沿ってそれぞれのチャネル領域を挟むようなシリコン基板１０１の表面の２つの部分に不純物を注入して、Extension拡散層１０８、１０９を形成する。詳細には、Ｐ型ＭＯＳＦＥＴ領域１０においては、Ｐ型のExtension拡散層１０８を、Ｎ型ＭＯＳＦＥＴ領域１１においては、Ｎ型のExtension拡散層１０９を形成する。そして、例えばシリコン酸化膜やシリコン窒化膜（ＳｉＮ）あるいはこれらの積層構造からなり、且つ、ゲート電極１２の側壁を覆うようなゲート側壁膜１１０を形成する。次に、ゲート電極１２とゲート側壁膜１１０とをマスクとして用いて、Extension拡散層１０８、１０９を介してＮ型拡散層１０３とＰ型拡散層１０４とに不純物を注入する。このようにして、図１（ａ）に示されるように、Ｐ型ＭＯＳＦＥＴ領域１０においては、Ｐ型層であるソース／ドレイン領域１１１を、Ｎ型ＭＯＳＦＥＴ領域１１においては、Ｎ型層であるソース／ドレイン領域１１２を形成する。ここでは、簡単のために、ＭＯＳＦＥＴの形成の際に通常行われるＨａｌｏイオン注入やＰＴＳ(Punch Through Stopper)注入についての説明は省略する。
【００１２】
上記の説明においては、シリコン基板１０１の表面からの深さが例えば６ｎｍであるようなExtension拡散層１０８、１０９を形成した後に、例えば深さ１０ｎｍのソース／ドレイン領域１１１、１１２を形成しているが、本実施形態はこれに限るものではなく、例えば深さ１６ｎｍのソース／ドレイン領域１１１、１１２を形成した後に、側壁１１０を除去してからExtension拡散層１０８、１０９を形成し、その後、側壁１１０をもう一度形成しても良い。
【００１３】
次に、図１（ｂ）に示されるように、シリコン基板１０１にバイアスを印加しながら、Ｘｅ、Ｋｒ、Ａｒ、ＧｅＨ４等の雰囲気中でのプラズマ処理を行うことにより、ソース／ドレイン領域１１１、１１２の上面とゲート電極１２の一部をなす多結晶シリコン膜１０７の上面とに、アモルファス領域１１３、１１４、１１５を形成する。このようにプラズマ処理を用いることにより、結晶欠陥を少なくすることができる。この際、ソース／ドレイン領域１１１、１１２の上面に形成されるアモルファス領域１１３、１１４の深さは、ソース／ドレイン領域１１１、１１２の深さを超えないように形成することが好ましい。
【００１４】
図２（ｃ）に示されるように、シリコン基板１０１の上に、詳細には、ソース／ドレイン領域１１１、１１２やゲート電極１２を覆うように、白金を５〜１０％含むニッケル膜１１７をＰＶＤ（Physical Vapor Deposition）法を用いて５〜７ｎｍ堆積する。この際、ＣＶＤ（Chemical Vapor Deposition）法を用いても行うことができる。なお、ニッケル膜１１７は、耐熱性、抵抗値等を改善するためにコバルト等の不純物を含んだものでも良く、このような不純物を含まないものであっても良い。
【００１５】
次に、Ｎ２やＡｒ等を含む雰囲気中、１０Ｗ／ｃｍ２から１０００Ｗ／ｃｍ２のパワーで５．８０ＧＨｚのマイクロ波を照射する。詳細には、シリコン基板１０１の基板温度が１５０〜３５０℃、好ましくは２００〜３００℃で飽和するようなパワーで、マイクロ波を３０秒から１５分間照射する。このようにして、アモルファス領域１１３、１１４、１１５とニッケル膜１１７とがシリサイド化反応を起こし、ソース／ドレイン領域１１１、１１２の上面と多結晶シリコン膜１０７の上面とに、ニッケルシリサイド膜１１８、１１９が形成される。このようにマイクロ波を用いて低温度で反応させることにより、ニッケルシリサイド膜１１８、１１９は、そのほとんどが低抵抗なニッケルモノシリサイド（ＮｉＳｉ）からなるものとして形成される。そして、同時に、アモルファス領域１１３、１１４が結晶化（固相成長）し、これらに含まれる不純物が活性化される。なお、この際のシリコン基板１０１の基板温度は、シリコン基板１０１の裏面に設けられた熱電対を用いて確認することができる。
【００１６】
さらに詳細には、マイクロ波の照射パワーについては、以下のようにすることが好ましい。図３に示されるように、マイクロ波を照射する際に用いられる製造装置２０は、１つ又は複数の導波管２１を有する（例えば、図３中では、製造装置２０は４つの導波管２１を有する）。この導波管２１は、マグネトロン等のマイクロ波発振装置（不図示）から出力されたマイクロ波Ｗｎ（図３中では、Ｗ１からＷ４）をシリコン基板１０１が設置される製造装置２０の内部に導くためのものである。そして、マイクロ波の照射パワー、詳細には、各導波管２１から出力される各マイクロ波ＷｎのパワーＰＷｎを対応する各導波管２１の断面積Ｓｎで割ったものの総和Σ（ＰＷｎ／Ｓｎ）が、１０Ｗ／ｃｍ２から１０００Ｗ／ｃｍ２となるように調整することが好ましい。例えば、図３で示される４つの導波管２１を有する製造装置２０を用いて説明すると、各導波管２１の断面積をＳ１からＳ４とし、各導波管２１から出力されるマイクロ波Ｗ１からＷ４のパワーをＰＷ１からＰＷ４とした場合、各導波管２１から出力されるマイクロ波のパワーを各導波管２１の断面積で割ったもの（ＰＷ１〜４／Ｓ１〜４）の総和、すなわち、ＰＷ１／Ｓ１＋ＰＷ２／Ｓ２＋ＰＷ３／Ｓ３＋ＰＷ４／Ｓ４が、１０Ｗ／ｃｍ２から１０００Ｗ／ｃｍ２となるように、マイクロ波の照射パワーを調整することが好ましい。よって、上記のように定義されたマイクロ波の照射パワーは、製造装置２０の有する導波管２１が増えるにしたがい、増えることとなる。
【００１７】
また、上記の実施形態では、５．８０ＧＨｚを中心とする周波数帯のマイクロ波を用いたが、この周波数帯は、ＩＳＭ (Industry-Science-Medical)バンド（(産業科学医療用バンド)）に指定されているため、容易にマグネトロンが入手しやすいためであり、２．４５ＧＨｚから２５ＧＨｚまでの周波数を中心とする周波数帯を持つマイクロ波でも同様に実施することができる。
【００１８】
また、マイクロ波を照射してニッケルシリサイド膜１１８、１１９を形成する際には、マイクロ波の照射と同時に、Ｎ２ガスやＨｅガス等を基板に吹き付けたり、石英板の上にシリコン基板１０１を載せたりすることにより、シリコン基板１０１を冷却して基板温度の上昇を抑えても良い。このようにシリコン基板１０１の基板温度の上昇を抑えることにより、マイクロ波の照射パワーをより高くすることが可能となり、よってシリサイド化反応と不純物の活性化とを容易に行うことができる。
【００１９】
次いで、未反応のニッケル膜１１７を王水等によりエッチング除去すると、図２（ｄ）に示されるように、ソース／ドレイン領域１１１、１１２の上面と多結晶シリコン膜１０７の上面との上に、ニッケルシリサイド膜１１８、１１９が残存する。
【００２０】
ところで、従来から用いられているＲＴＡ（Rapid Thermal annealing） によるニッケルシリサイド膜の形成においては、４００℃から５００℃程度の温度が必要であった。しかし、この温度では、アモルファス領域を結晶化し、且つ、そこに含まれる不純物を活性化することは難しいものであった。そこで、さらに高い温度にしてこの２つを両立させることもできるが、そうなると、低抵抗なニッケルシリサイド膜を得ることが難しい。
【００２１】
さらに、ソース／ドレイン領域上に、非常に薄いニッケルシリサイド膜をＲＴＡにより形成した場合は、ニッケルシリサイド膜が非常に薄いことに起因して、ニッケルシリサイド膜が形成された後に印加される熱により凝集が起こり、ニッケルシリサイド膜のシート抵抗が増加してしまう。一方、ソース／ドレイン領域上に、厚いニッケルシリサイド膜をＲＴＡにより形成した場合には、ニッケルシリサイド膜が深さ方向に向かって（シリコン基板の表面とは反対の方向に向かって）異常成長等を起こし、さらにソース／ドレイン領域を突き抜け、接合リークを増大させてしまう恐れがある。
【００２２】
しかしながら、本実施形態によれば、マイクロ波を用いることにより、上記のようなニッケルシリサイド膜１１８、１１９の異常成長を避けることができる。マイクロ波は、紫外線、可視光、赤外線等とくらべて５ｃｍ程度と波長が長く、膜内部への浸透性が高いという性質を有する。本実施形態においては、このような性質を持つマイクロ波が、必要な箇所にエネルギーを届け、ニッケル膜１１７とアモルファス領域１１３、１１４、１１５との界面に存在する双極子を回転振動させることにより、熱による凝集や異常成長を抑制しつつ、ニッケルシリサイド膜１１８、１１９の形成とソース／ドレイン領域１１１、１１２に含まれる不純物の活性化との両方を行うことができる。さらに、ＲＴＡ等においてはニッケルリッチシリサイドが形成されてしまうような低温領域であっても、マイクロ波を照射することによりニッケルモノシリサイドを多く含む低抵抗なニッケルシリサイド膜１１８、１１９を形成することができることから、トランジスタの寄生抵抗をより下げることができる。
【００２３】
さらに、本実施形態によれば、ニッケルシリサイド膜１１８の異常成長を抑制し、ニッケルシリサイド膜１１８がソース／ドレイン領域１１１、１１２を突き抜けることを避けることができる。従って、接合リーク電流が抑制されたトランジスタを形成することができる。例えば、ニッケルシリサイド膜１１８とソース／ドレイン領域１１１、１１２との界面が１ｎｍ以下の荒さを持つような、平滑なニッケルシリサイド膜１１８を得ることができる。
【００２４】
このメカニズムについて、本発明者らは以下のように考えている。以下、図４から図６を用いて説明する。図４から図６は、図２（ｃ）から図２（ｄ）に対応する、アモルファス領域２０３（図２（ｃ）及び（ｄ）中では１１３、１１４、１１５）とニッケル膜２０４（図２（ｃ）及び（ｄ）中では１１７）とがシリサイド化反応を起こし、ニッケルシリサイド膜２０５（図２（ｃ）及び（ｄ）中では１１８、１１９）が形成される過程を示すものである。
【００２５】
まず、図４（ａ）に示すように、マイクロ波を照射することにより、ニッケル膜２０４がアモルファス領域２０３とシリサイド化反応を起こす。このシリサイド化反応は、深さ方向に向かって（シリコン基板２０１に向かって）進行する。さらに同時に、このシリサイド化反応の進行方向と反対の方向に、アモルファスシリコンの結晶化、すなわち、シリコン基板２０１を成長核（シード）としてシリコンの固相成長が進み、アモルファス領域２０３が単結晶層２０２となる。
【００２６】
そして、図４（ｂ）に示すように、この固相成長に起因して、アモルファス領域２０３と単結晶層２０２との界面でシリサイド化反応が一旦停止すると考えられる。詳細には、２００℃程度でマイクロ波を用いた場合、シリサイド化反応のスピードが固相成長のスピードよりも速いが、アモルファス領域２０３と単結晶層２０２との界面で、深さ方向のシリサイド化反応が一旦停止し、さらに、図５（ｃ）に示すように、この界面に沿って、横方向へのシリサイド化反応が進む。そして、図５（ｄ）に示すように、アモルファス領域２０３での横方向のシリサイド化が完了すると、図６（ｅ）に示すように、深さ方向のシリサイド化反応が再開する。
【００２７】
図２（ｃ）及び（ｄ）に示される本実施形態においては、図５（ｄ）のような横方向のシリサイド化反応が完了した段階で、シリサイド化反応を終了させることにより、シリコン基板１０１の表面から遠くに位置するソース／ドレイン領域１１１、１１２の底部よりもシリコン基板１０１の表面側にニッケルシリサイド膜１１８が形成されるため、ニッケルシリサイド膜１１８がソース／ドレイン領域１１１、１１２を突き抜けることを避けることができ、よって、接合リーク電流が十分抑制されたトランジスタを形成することができる。
【００２８】
なお、上記の本実施形態の説明では述べていないが、ソース／ドレイン領域１１１、１１２にＳｉやＳｉＧｅ等を選択的にエピタキシャル成長させた場合でも、本実施形態を適用することができる。
【００２９】
また、本実施形態によれば、図７に示されるようなExtension拡散層１０８、１０９のない構造にも適用することができる。
【００３０】
（第２の実施形態）
図８から図１０を用いて、第２の実施形態にかかるＦｉｎ型トランジスタ（ＦｉｎＦＥＴ)の製造方法を説明する。ＦｉｎＦＥＴは、シリコン基板を短冊状に細く切り出して突起状領域を形成し（この突起状領域をＦｉｎと呼ぶ）、これにゲート電極を立体交差させることで、切り出した突起状領域の上面及び側面をチャネルとするようなＭＯＳＦＥＴである。ここでは、Ｎ型のＦｉｎＦＥＴの製造方法について説明するが、本発明は、このような半導体装置に限られるものではなく、他の半導体装置やＰ型のＦｉｎＦＥＴであっても良い。
【００３１】
図８から図１０は、ＦｉｎＦＥＴにおけるＦｉｎ中のソース／ドレイン領域（不図示）におけるＦｉｎの断面に対応し、Ｐ型ＦｉｎＦＥＴの製造工程を示す。なお、図８から図１０には図示しないが、ＦｉｎＦＥＴは、Extension拡散層やゲート側壁膜等を有しても良い。
【００３２】
まず、例えば幅１２ｎｍのＦｉｎ３０４が複数形成されたシリコン基板３０１を準備し、Ｆｉｎ３０４の間に絶縁膜を埋め込んでＳＴＩ３０２を形成する。さらに、Ｆｉｎ３０４を覆うように側壁膜３０３を形成した後に、反応性イオンエッチングにより、Ｆｉｎ３０４の上部を覆う側壁膜３０３を除去する。このようにして、図８（ａ）に示すような、下部が側壁膜３０３で覆われ、上部が露出されたＦｉｎ３０４を形成する。
【００３３】
次に、図８（ｂ）に示すように、Ｆｉｎ３０４の露出された上部の表面にある自然酸化膜を除去し、例えば９ｎｍの厚みのエピタキシャルシリコン層３０５を選択的にＦｉｎ３０４が露出した箇所に成長させる。結晶が均一なエピタキシャルシリコン層３０５を形成する。
【００３４】
次に、図９（ｃ）に示すように、ＰＨ３等のドーピング用ガスとＡｒ、Ｋｒ、Ｘｅ等の不活性ガスとを含む雰囲気でプラズマドーピングプロセスを用い、エピタキシャルシリコン層３０５が形成されたＦｉｎ３０４の表面に、リン（Ｐ）を含むアモルファス領域３０６を形成する。言い換えると、プラズマドーピングプロセスを用いて、不純物のドーピングとＦｉｎ３０４の表面のアモルファス化とを同時に行っている。この場合、アモルファス領域３０６の厚みを例えば１０ｎｍとし、Ｆｉｎ３０４の中央部に単結晶部３０７が残るようにすることが好ましい。Ｆｉｎ３０４の全てがアモルファス化されてしまうと、次の工程において、再結晶化を行うことが難しくなるためである。また、イオン注入よりも粒子のエネルギーの小さいプラズマでドーピングを行うことにより、結晶欠陥を少なくすることができ、加えて、浅く、広い面積にドーピングを行うことができることから、Ｆｉｎ３０４のような三次元構造の対してはプラズマドーピングプロセスを用いることが好ましい。
【００３５】
次に、図９（ｄ）に示すように、シリコン基板３０１の上に、詳細には、Ｆｉｎ３０４を覆うように、コバルトを５〜４０％含むニッケル膜３０８をＣＶＤ法で５〜７ｎｍ堆積する。微細構造のＦｉｎ３０４を覆うように形成するためには、ＣＶＤ法を用いることが望ましい。しかしながら、ＣＶＤ法を用いると有機ソースを使用することとなるため、ニッケル膜３０８に炭素等の不純物が含まれやすい。従って、この炭素等の不純物を除去するために、次の工程で水素を用いることが好ましい。また、本実施形態においては、コバルトを含むニッケル膜３０８を用いているが、リン等の不純物を含んだものでも良く、このような不純物を含まないものであっても良い。
【００３６】
次に、Ｈ２、Ｎ２、又はＡｒを含む雰囲気中、１０Ｗ／ｃｍ２から１０００Ｗ／ｃｍ２のパワーで５．８０ＧＨｚのマイクロ波を照射する。詳細には、シリコン基板３０１の基板温度が２００〜３５０℃、好ましくは２５０〜３００℃で飽和するようなパワーで、マイクロ波を３０秒から１５分間照射する。なお、この際のシリコン基板３０１の基板温度は、第１の実施形態と同様に、シリコン基板３０１の裏面に設けられた熱電対を用いて確認することができる。
【００３７】
このようにマイクロ波を照射することにより、アモルファス領域３０６とニッケル膜３０８とがシリサイド化反応を起こし、Ｆｉｎ３０４の上部を覆うようなニッケルシリサイド膜３０９が形成される。マイクロ波を用いて低温度で反応させることにより、ニッケルシリサイド膜３０９は、そのほとんどが低抵抗なニッケルモノシリサイド（ＮｉＳｉ）からなるものとして形成される。そして、同時に、アモルファス領域３０６が結晶し、これらに含まれる不純物が活性化される。すなわち、先に、図４から図６を用いて説明した第１の実施形態のメカニズムと同様に、Ｆｉｎ３０４の立体構造の側壁及び上面においては、アモルファス領域３０６とニッケル膜３０８とのシリサイド化反応と同時に、Ｆｉｎ３０４の中央部にある単結晶部３０７が再結晶化の成長核（シード）として働き、アモルファス領域３０６の固相成長が起きることとなる。従って、第１の実施形態と同様に、ニッケルシリサイド膜３０９の異常成長を抑制して、ニッケルシリサイド膜３０９がソース／ドレイン領域（不図示）を突き抜けることを避けることができる。
【００３８】
なお、本実施形態においても、第１の実施形態と同様のマイクロ波の照射パワーの定義を用いており、さらに、周波数についても、第１の実施形態と同様に２．４５ＧＨｚから２５ＧＨｚまでの周波数を中心とする周波数帯を持つマイクロ波でも同様に実施することができる。
【００３９】
また、マイクロ波を照射してニッケルシリサイド膜３０９を形成する際には、第１の実施形態と同様に、マイクロ波の照射と同時に、Ｎ２ガスやＨｅガス等を基板に吹き付けたり、石英板の上にシリコン基板３０１を載せたりすることにより、シリコン基板３０１を冷却して基板温度の上昇を抑えても良い。
【００４０】
次いで、未反応のニッケル膜３０８を硫酸及び過酸化水素水の混合液等によりエッチング除去すると、図１０（ｅ）に示されるような、ソース／ドレイン領域（不図示）上にニッケルシリサイド膜３０９を有するＦｉｎ３０４を得ることができる。ニッケルシリサイド膜３０９の膜厚は、例えば７〜８ｎｍである。
【００４１】
本実施形態によれば、第１の実施形態と同様に、マイクロ波を用いることにより、熱による凝集や異常成長を抑制しつつ、ニッケルシリサイド膜３０９の形成と不純物の活性化との両方を行うことができる。さらに、低温で行うことができるため、ニッケルモノシリサイドを多く含む低抵抗なニッケルシリサイド膜３０９を形成することができることから、トランジスタの寄生抵抗を下げることができる。加えて、ニッケルシリサイド膜３０９の異常成長を抑制し、ニッケルシリサイド膜３０９がソース／ドレイン領域を突き抜けることを避け、よって、接合リーク電流が十分抑制されたトランジスタを形成することができる。
【００４２】
なお、本実施形態では、Ｎ型のＦｉｎＦＥＴについて説明したが、先に述べたようにＰ型のＦｉｎＦＥＴに対しても適用することができ、その場合には、プラズマドーピングプロセスで用いるドーピングガスをＰＨ３等からＢ２Ｈ６等に変更すればよい。
【００４３】
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
１０ Ｐ型ＭＯＳＦＥＴ領域
１１ Ｎ型ＭＯＳＦＥＴ領域
１２ ゲート電極
２０ 製造装置
２１ 導波管
１０１、２０１、３０１ シリコン基板
１０２、３０２ ＳＴＩ
１０３ Ｎ型拡散層
１０４ Ｐ型拡散層
１０５ ゲート絶縁膜
１０６ 金属膜
１０７ 多結晶シリコン膜
１０８、１０９ Extension拡散層
１１０ ゲート側壁膜
１１１、１１２ ソース／ドレイン領域
１１３、１１４、１１５、２０３、３０６ アモルファス領域
１１７、２０４、３０８ ニッケル膜
１１８、１１９、２０５、３０９ ニッケルシリサイド膜
２０２ 単結晶層
３０３ 側壁膜
３０４ Ｆｉｎ
３０５ エピタキシャルシリコン層
３０７ 単結晶部
【特許請求の範囲】
【請求項１】
シリコン基板中のチャネル領域上に、ゲート絶縁膜を介してゲート電極を形成し、
前記シリコン基板に所望の不純物を注入することにより、チャネル方向に沿って前記チャネル領域を挟むように前記シリコン基板中にソース領域とドレイン領域とを形成し、
前記ソース領域及び前記ドレイン領域の表面をアモルファス化することにより、それぞれの表面に前記不純物を含むアモルファス領域を形成し、
前記アモルファス領域の上に、ニッケル膜を形成し、
マイクロ波を照射して、前記アモルファス領域と前記ニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、前記アモルファス領域を固相成長させて前記アモルファス領域に含まれる前記不純物を活性化し、
未反応の前記ニッケル膜を除去する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記マイクロ波の照射は、前記シリコン基板の基板温度が１５０℃から３５０℃となるように行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マイクロ波の照射は、前記シリコン基板を冷却しながら行われることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記アモルファス領域の形成は、プラズマ処理により行われることを特徴とする請求項１から３のいずれか１つに記載の半導体装置の製造方法。
【請求項１】
シリコン基板中のチャネル領域上に、ゲート絶縁膜を介してゲート電極を形成し、
前記シリコン基板に所望の不純物を注入することにより、チャネル方向に沿って前記チャネル領域を挟むように前記シリコン基板中にソース領域とドレイン領域とを形成し、
前記ソース領域及び前記ドレイン領域の表面をアモルファス化することにより、それぞれの表面に前記不純物を含むアモルファス領域を形成し、
前記アモルファス領域の上に、ニッケル膜を形成し、
マイクロ波を照射して、前記アモルファス領域と前記ニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、前記アモルファス領域を固相成長させて前記アモルファス領域に含まれる前記不純物を活性化し、
未反応の前記ニッケル膜を除去する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記マイクロ波の照射は、前記シリコン基板の基板温度が１５０℃から３５０℃となるように行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マイクロ波の照射は、前記シリコン基板を冷却しながら行われることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記アモルファス領域の形成は、プラズマ処理により行われることを特徴とする請求項１から３のいずれか１つに記載の半導体装置の製造方法。
【図３】
【図８】
【図９】
【図１０】
【図１】
【図２】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１】
【図２】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−２６３３３（Ｐ２０１３−２６３３３Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１５８０５２（Ｐ２０１１−１５８０５２）
【出願日】平成２３年７月１９日（２０１１．７．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月１９日（２０１１．７．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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