半導体装置の製造方法
【課題】信頼性を低下することなく、高集積化が可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、薄膜抵抗体と配線層とが、接続層とビアホールに埋設されたタングステンプラグとを介して電気的に接続されてなる半導体装置の製造方法である。従来、接続層は、バリアメタル層を介して薄膜抵抗体と接続された構成である。この接続層としてアルミニウムを用いたものでは、接続層とタングステンプラグとの線膨張係数の差異に起因してストレスマイグレーションにより、接続層にボイドが発生する懸念があった。本発明では、接続層を除去する工程を実施し、タングステンプラグをバリアメタル層と直接接続する。これにより、タングステンプラグは、アルミニウムよりなる接続層を介することなく、薄膜抵抗体と電気的に接続される。したがって、接続層におけるボイドの発生を抑制し、半導体装置の接続信頼性を向上することができる。
【解決手段】この半導体装置の製造方法は、薄膜抵抗体と配線層とが、接続層とビアホールに埋設されたタングステンプラグとを介して電気的に接続されてなる半導体装置の製造方法である。従来、接続層は、バリアメタル層を介して薄膜抵抗体と接続された構成である。この接続層としてアルミニウムを用いたものでは、接続層とタングステンプラグとの線膨張係数の差異に起因してストレスマイグレーションにより、接続層にボイドが発生する懸念があった。本発明では、接続層を除去する工程を実施し、タングステンプラグをバリアメタル層と直接接続する。これにより、タングステンプラグは、アルミニウムよりなる接続層を介することなく、薄膜抵抗体と電気的に接続される。したがって、接続層におけるボイドの発生を抑制し、半導体装置の接続信頼性を向上することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストレスマイグレーションに対して高い耐性を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置は益々高集積化されつつあり、そのプロセスルールも微細化されつつある。そこで、半導体基板上に形成される下層配線層（アルミ配線）と上層配線層（アルミ配線）との接続を、層間絶縁膜に設けられた層間接続孔（ビアホール）に、タングステンプラグを埋設させることにより行う半導体装置が特許文献１に示されている。従来、こうしたビアホールは、イオナイズドスパッタリング法を用いて、主にアルミニウム合金系金属を埋め込むことにより導体化されてきた。しかしながら、微細化が進むとともに、イオナイズドスパッタリング法では、前述のアルミニウム合金系金属の埋め込みが不完全となり、不良の原因となっていた。そこで、そのような導通不良や配線寿命低下などの問題を回避するために、イオナイズドスパッタリング法に代えて、化学気相成長（ＣＶＤ）法によって成膜されるタングステン膜が用いられるようになってきた。
【０００３】
一方、特許文献２に示されるような薄膜抵抗体を有する半導体装置がある。この半導体装置は、下層接続層（特許文献１における下層配線層に相当）と、上層配線層と、これらを接続するためビアホールに設けられたプラグと、薄膜抵抗体と下層接続層との間に配置されたバリアメタル層と、を有する。このような構成の半導体装置においても、プロセスルールの微細化に伴い、プラグとして、アルミプラグに代わってタングステンプラグが用いられるようになってきている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３０２７５２号公報
【特許文献２】特開２００１−１１８８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献２に示したような構成の半導体装置では、下層接続層として純粋なアルミニウム（Ｐｕｒｅ−Ａｌ）を用い、バリアメタル層としてＴｉＷ（チタンタングステン）を用いている。この下層接続層は、薄膜抵抗体と上層配線層とを接続するための金属層としてだけではなく、バリアメタル層をウェットエッチングするためのマスクとしての用途も兼ねる。このため、その構成材料として、ウェットエッチングの容易さから、不純物を含まないＰｕｒｅ−Ａｌが用いられる。
【０００６】
このような構成では、上層配線層と下層接続層とを接続するプラグの構成材料として、タングステンを用いる場合、下層接続層の構成材料であるＰｕｒｅ−Ａｌと、タングステンプラグとが接続される構成となる。このため、アルミニウムおよびタングステンの線膨張係数差に起因するストレスマイグレーションにより、下層接続層とプラグとの界面にボイドが生じる虞がある。すなわち、プラグの接続箇所において、コンタクト抵抗が増加する、あるいは断線する等、半導体装置の信頼性低下が懸念される。
【０００７】
本発明は、上記問題点に鑑みてなされたものであり、信頼性を低下することなく、高集積化が可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１に記載の半導体装置の製造方法は、
基板の一面上に薄膜抵抗体を成膜する第１成膜工程と、
薄膜抵抗体における基板との接触面と反対の面で面接触するように、接続層としての第１導体層を成膜する第２成膜工程と、
第１導体層上に、第１導体層のエッチングマスクとして、アルミニウムからなる第２導体層を所定の形状で成膜する第３成膜工程と、
第２導体層をエッチングマスクとして、第１導体層をエッチングして所定形状とするパターンニング工程と、
第２導体層を除去するマスク除去工程と、
薄膜抵抗体および第１導体層を覆うように、基板の一面上に層間絶縁膜を形成する第４成膜工程と、
層間絶縁膜を貫通して第１導体層に到達するビアホールを形成するビアホール形成工程と、
ビアホール内部にタングステンからなる導体を埋設して、タングステンプラグを形成するプラグ形成工程と、
タングステンプラグと接続するように、層間絶縁膜上に配線層を形成する配線工程と、
を備えることを特徴とする。
【０００９】
本発明では、ビアホールの形成前に、アルミニウムからなり、第１導体層をエッチングする際のマスクとして用いられる第２導体層を除去する。そして、ビアホール形成工程にて、ビアホールを第１導体層に到達するように形成し、プラグ形成工程にて、ビアホール内部にタングステンからなる導体を埋設する。すなわち、アルミニウムからなる第２導体層を介することなく、配線層と、接続層としての第１導体層と、薄膜抵抗体とが電気的に導通する。したがって、アルミニウムとタングステンとの間の線膨張係数差に起因するストレスマイグレーションが発生することはなく、接続層におけるボイドの発生を抑制することができる。これにより、プラグとしてタングステンを用いることが必要とされる高集積化可能な半導体装置においても、接続信頼性を向上することができる。
【００１０】
請求項２に記載のように、第１導体層はＴｉＷ（チタンタングステン）からなることが好ましい。
【００１１】
薄膜抵抗体は極めて薄く形成されるため、ビアホールを薄膜抵抗体に到達して形成することは現実的ではない。このため、薄膜抵抗体と配線層を接続するための接続層として、第１導体層を用いる。ＴｉＷは、プラグとしてのタングステンと密着性に優れるため、第１導体層の構成材料として好適である。また、薄膜抵抗体と第２導体層とが直接接触すると、カーケンドール効果により、薄膜抵抗体と第２導体層との界面に合金を生じてしまい、薄膜抵抗体の抵抗値が変動してしまう虞がある。ＴｉＷは、エッチングしやすく、所定の形状に加工しやすいだけでなく、他の金属との間で合金化しにくいため、薄膜抵抗体と第２導体層との間のバリアメタルとして好適である。
【００１２】
請求項３に記載のように、薄膜抵抗体はＣｒＳｉ（クロムシリコン）系の薄膜であることが好ましい。
【００１３】
ＣｒＳｉは、抵抗値の温度依存性が小さく、温度変動の大きな箇所で利用することができる。また、レーザートリミング等の方法での形状の加工が容易であり、抵抗値を精密に決定できる。とくに、請求項２に記載のように、バリアメタルとしてＴｉＷを用いる場合において、ＣｒＳｉとＴｉＷとは密着性に優れるため、半導体装置の接続信頼性を向上する効果も得られる。
【００１４】
請求項４に記載のように、ビアホール形成工程の後、プラグ形成工程の前に、ビアホールの内壁にグルー膜を成膜するグルー膜形成工程を有することが好ましい。
【００１５】
これによれば、ビアホールがその内壁にグルー膜を有することにより、プラグの構成材料であるタングステンが堆積しやすくなる。したがって、より効率的にプラグ形成工程を実施することができる。
【００１６】
なお、請求項５に記載のように、グルー膜は、ＴｉＮ（窒化チタン）からなることが好ましい。
【００１７】
これによれば、プラグの構成材料であるタングステンが堆積しやすく、より効率的にビアホール内に埋設できることに加え、例えばアルミニウム系合金よりなる配線層との密着性に優れているため、半導体装置の接続信頼性を向上することができる。
【図面の簡単な説明】
【００１８】
【図１】第１実施形態に係る半導体装置の概略を示す断面図である。
【図２】半導体装置の製造方法を示す断面図であり、（ａ）第１成膜工程、（ｂ）第２成膜工程、（ｃ）第３成膜工程、（ｄ）パターンニング工程、（ｅ）マスク除去工程、を示す。
【図３】半導体装置の製造方法を示す断面図であり、（ａ）第４成膜工程、（ｂ）ビアホール形成工程、（ｃ）グルー膜形成工程、（ｄ）プラグ形成工程、（ｅ）配線工程、を示す。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
【００２０】
（第１実施形態）
最初に、図１を参照して、本実施形態に係る半導体装置１０の構成について説明する。
【００２１】
半導体装置１０は、基板１１と、薄膜抵抗体１２と、接続層としての第１導体層１３と、層間絶縁膜１４と、タングステンプラグ１５と、グルー膜１６と、配線層１７と、を有する。
【００２２】
基板１１は、一面にＴＥＯＳ（オルトケイ酸テトラエチル）膜が形成されたシリコンなどからなる半導体基板（図示せず）であり、この半導体基板のＴＥＯＳ形成面に薄膜抵抗体１２と第１導体層１３とが形成されている。
【００２３】
薄膜抵抗体１２は、基板１１の一面上に成膜されている。本実施形態において、この薄膜抵抗体１２は、抵抗値の温度依存性が小さく、安定した抵抗値を得られるＣｒＳｉ（クロムシリコン）系の薄膜からなる。
【００２４】
第１導体層１３は、薄膜抵抗体１２における基板１１との接触面と反対の表面１８の一部で面接触されつつ、基板１１の一面上に成膜されている。本実施形態において、この第１導体層１３は、他種金属と接触した場合に合金化しにくいＴｉＷ（チタンタングステン）からなる。
【００２５】
層間絶縁膜１４は、薄膜抵抗体１２および第１導体層１３を覆うように、基板１１の一面上に形成されている。本実施形態において、この層間絶縁膜１４はＴＥＯＳ膜からなる。
【００２６】
タングステンプラグ１５は、タングステンからなり、層間絶縁膜１４を貫通して設けられ、第１導体層１３と配線層１７とを電気的に接続している。
【００２７】
グルー膜１６は、層間絶縁膜１４におけるタングステンプラグ１５との対向面および第１導体層１３におけるタングステンプラグ１５との対向面に成膜されている。本実施形態において、グルー膜１６はＴｉＮ（窒化チタン）からなる。
【００２８】
配線層１７は、層間絶縁膜１４上に形成され、タングステンプラグ１５を介して薄膜抵抗体１２および第１導体層１３と電気的に接続されている。具体的な構成として、配線層１７は、主配線２０と、主配線２０に接してバリアメタルとして機能する第１バリアメタル層２１と、第１バリアメタル層２１と層間絶縁膜１４、タングステンプラグ１５およびグルー膜１６の対向面に配置された第２バリアメタル層２２とを有している。すなわち、層間絶縁膜１４側から、第２バリアメタル層２２、第１バリアメタル層２１、主配線２０の順で形成されている。主配線２０の構成材料は、Ｃｕ（銅）を含むアルミニウム系合金である。また、第１バリアメタル層２１は、ＴｉＮからなり、第２バリアメタル層２２はチタンからなる。
【００２９】
このように構成された本実施形態の半導体装置１０では、配線層１７が、図示しない外部回路と接続されることにより、薄膜抵抗体１２が抵抗器として機能するようになっている。
【００３０】
次に、図２および図３を参照して、本実施形態に係る半導体装置１０の製造方法を以下に説明する。
【００３１】
先ず、図２（ａ）に示すように、基板１１の一面上に薄膜抵抗体１２を形成する第１成膜工程を行う。具体的には、例えば、ＣｒＳｉ膜をイオナイズドスパッタリング（以降、単にスパッタリングという）により膜厚１５ｎｍ程度成膜する。その後、フォトリソグラフィ処理によりパターンニングして薄膜抵抗体１２を形成する。
【００３２】
次いで、図２（ｂ）に示すように、接続層としての第１導体層１３を形成する第２成膜工程を行う。第１導体層１３としては、ＴｉＷ膜をスパッタリングにより膜厚１２０ｎｍ程度成膜する。この第１導体層１３は、薄膜抵抗体１２の表面１８に面接触するように、基板１１の一面全域に成膜する。
【００３３】
次いで、図２（ｃ）に示すように、第１導体層１３をパターンニングするマスクとしての第２導体層１９を形成する第３成膜工程を行う。第２導体層１９としては、アルミニウムをスパッタリングにより膜厚２００ｎｍ程度成膜する。その後、第２導体層１９の表面の一部にフォトレジストを塗布してウェットエッチングを行い、第２導体層１９を所定の形状とする。具体的には、薄膜抵抗体１２の一部と第１導体層１３と第２導体層１９とが重畳するように形成する。なお、エッチング液としては、燐酸と硝酸との混合液を用いることができる。
【００３４】
次いで、図２（ｄ）に示すように、第２導体層１９をエッチングマスクとして、第１導体層１３をウェットエッチングによりパターンニングするパターンニング工程を行う。この工程におけるエッチング液として、水酸化アンモニウムと過酸化水素水との混合液を用いると、オーバーエッチを行っても、ＣｒＳｉからなる薄膜抵抗体１２をエッチオフすることがないため、確実にパターンニングを行うことができる。
【００３５】
次いで、図２（ｅ）に示すように、第２導体層１９をウェットエッチングにより除去するマスク除去工程を行う。この工程においては、エッチング液として燐酸と硝酸との混合液を用いる。
【００３６】
次いで、図３（ａ）に示すように、層間絶縁膜１４を形成するための第４成膜工程を行う。層間絶縁膜１４としては、ＴＥＯＳを化学気相成長（ＣＶＤ）法により、薄膜抵抗体１２と第１導体層１３とを覆うように、基板１１の一面全域に成膜する。
【００３７】
次いで、図３（ｂ）に示すように、ビアホール２３を形成するためのビアホール形成工程を行う。ビアホール２３は、エッチング気体にＣ４Ｆ８（パーフルオロシクロブタン）のプラズマガスを用いたドライエッチングにより形成する。ビアホール２３は、層間絶縁膜１４を、層間絶縁膜１４の基板１１との接触面と反対の面側から第１導体層１３に到達するまでエッチングして形成する。
【００３８】
次いで、図３（ｃ）に示すように、グルー膜１６を形成するグルー膜形成工程を行う。グルー膜１６としては、タングステンプラグ１５との密着性に優れたＴｉＮを、スパッタリングにより、層間絶縁膜１４上に膜厚７０ｎｍ程度成膜する。この工程により、ビアホール２３の内壁にもグルー膜１６が形成される。
【００３９】
次いで、図３（ｄ）に示すように、タングステンプラグ１５を形成するためのプラグ形成工程を行う。まず、グルー膜１６が形成された層間絶縁膜１４上の全面に亘って、ＷＦ６（六フッ化タングステン）とＳｉＨ４（モノシラン）を用いた還元反応により、わずかにタングステン膜を成長させることで核形成を行う。続いて、ＷＦ６と水素の還元反応により、タングステンを堆積させる。この工程により、ビアホール２３内にグルー膜１６を介してタングステンプラグ１５が形成される。また、層間絶縁膜１４の表面上にも、グルー膜１６を介してタングステン膜が形成される。その後、化学機械平坦化（ＣＭＰ）により、層間絶縁膜１４とタングステンプラグの一部が露出するように平坦化する。
【００４０】
最後に、図３（ｅ）に示すように、配線層１７を形成する配線工程を行う。第２バリアメタル層２２としてのチタン層を、平坦化された層間絶縁膜１４、タングステンプラグ１５の表面に露出した部分およびグルー膜１６の表面に露出した一部の上に、スパッタリングにより成膜する。続いて、第１バリアメタル層２１としてのＴｉＮ層を、第２バリアメタル層２２の表面を被覆するようにスパッタリングにより成膜する。その後、主配線２０としてのＣｕを含むアルミニウム系合金を、第１バリアメタル層２１上に、スパッタリングにより成膜する。
【００４１】
以上の工程を経て、本実施形態に係る半導体装置１０を製造することができる。
【００４２】
次に、本実施形態に係る半導体装置の製造方法を採用した場合の作用効果について説明する。
【００４３】
本実施形態では、アルミニウムからなる第２導体層１９を除去するマスク除去した後、ビアホール２３を第１導体層１３に到達するように形成し、次いで、タングステンプラグ１５を形成する。すなわち、アルミニウムからなる第２導体層１９を介することなく、配線層１７、接続層としての第１導体層１３ならびに薄膜抵抗体１２が電気的に導通する。したがって、アルミニウムとタングステンとの間の線膨張係数差に起因するストレスマイグレーションが発生することはなく、接続層におけるボイドの発生を抑制することができる。これにより、プラグの構成材料としてタングステンを用いることが必要とされる高集積化可能な半導体装置１０においても、接続信頼性を向上することができる。
【００４４】
また、本実施形態では、薄膜抵抗体１２としてＣｒＳｉを用いている。ＣｒＳｉは、抵抗値の温度依存性が小さく、温度変動の大きな箇所で利用することができる。また、レーザートリミング等の方法での形状の加工が容易であり、抵抗値を精密に決定できる。
【００４５】
また、本実施形態では、接続層としての第１導体層１３に、ＴｉＷを用いている。ＴｉＷは、エッチングが容易で、所定の形状に加工しやすいことに加え、他の種類の金属と合金化しにくい。このため、薄膜抵抗体１２の抵抗値を変動させることなく、第１導体層１３に接続することができる。また、ＴｉＷは、ＣｒＳｉとの密着性が高く、薄膜抵抗体１２と第１導体層１３との接続信頼性を向上することもできる。
【００４６】
また、本実施形態では、ビアホール形成工程の後、プラグ形成工程の前に、ビアホール２３の内壁にＴｉＮからなるグルー膜１６を成膜するグルー膜形成工程を有する。これによれば、ビアホール２３がその内壁にグルー膜１６を有することにより、タングステンプラグ１５の構成材料であるであるタングステンが堆積しやすくなる。したがって、より効率的にプラグ形成工程を実施することができる。
【００４７】
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００４８】
基板１１としては、第１実施形態で示したような半導体基板上に形成されたＴＥＯＳ膜以外に、半導体基板上に形成されたＢＰＳＧ、ＬＯＣＯＳ、ＳｉＯ２、窒化膜などの絶縁膜の場合にも適用することができる。薄膜抵抗体１２としては、第１実施形態で示したＣｒＳｉ以外に、ＮｉＣｒなどを用いることができる。第１導体層１３としては、第１実施形態で示したＴｉＷ以外に、ＴｉＮ、タングステンあるいはチタンを用いることができる。また、グルー膜１６としては、第１実施形態で示したＴｉＮ以外に、チタンなどを用いることができる。なお、グルー膜１６は、プラグ形成工程において、タングステンプラグ１５の構成材料であるタングステンがビアホール２３の内壁に堆積しやすくする機能を発揮するものである。このため、グルー膜１６は必ずしも設ける必要はないが、グルー膜１６を設けることにより、効率的にタングステンプラグ１５をビアホール２３内に埋設することができる。
【符号の説明】
【００４９】
１０・・・半導体装置
１１・・・基板
１２・・・薄膜抵抗体
１３・・・第１導体層
１４・・・層間絶縁膜
１５・・・タングステンプラグ
１６・・・グルー膜
１７・・・配線層
２０・・・主配線
２１・・・第１バリアメタル層
２２・・・第２バリアメタル層
【技術分野】
【０００１】
本発明は、ストレスマイグレーションに対して高い耐性を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置は益々高集積化されつつあり、そのプロセスルールも微細化されつつある。そこで、半導体基板上に形成される下層配線層（アルミ配線）と上層配線層（アルミ配線）との接続を、層間絶縁膜に設けられた層間接続孔（ビアホール）に、タングステンプラグを埋設させることにより行う半導体装置が特許文献１に示されている。従来、こうしたビアホールは、イオナイズドスパッタリング法を用いて、主にアルミニウム合金系金属を埋め込むことにより導体化されてきた。しかしながら、微細化が進むとともに、イオナイズドスパッタリング法では、前述のアルミニウム合金系金属の埋め込みが不完全となり、不良の原因となっていた。そこで、そのような導通不良や配線寿命低下などの問題を回避するために、イオナイズドスパッタリング法に代えて、化学気相成長（ＣＶＤ）法によって成膜されるタングステン膜が用いられるようになってきた。
【０００３】
一方、特許文献２に示されるような薄膜抵抗体を有する半導体装置がある。この半導体装置は、下層接続層（特許文献１における下層配線層に相当）と、上層配線層と、これらを接続するためビアホールに設けられたプラグと、薄膜抵抗体と下層接続層との間に配置されたバリアメタル層と、を有する。このような構成の半導体装置においても、プロセスルールの微細化に伴い、プラグとして、アルミプラグに代わってタングステンプラグが用いられるようになってきている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３０２７５２号公報
【特許文献２】特開２００１−１１８８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献２に示したような構成の半導体装置では、下層接続層として純粋なアルミニウム（Ｐｕｒｅ−Ａｌ）を用い、バリアメタル層としてＴｉＷ（チタンタングステン）を用いている。この下層接続層は、薄膜抵抗体と上層配線層とを接続するための金属層としてだけではなく、バリアメタル層をウェットエッチングするためのマスクとしての用途も兼ねる。このため、その構成材料として、ウェットエッチングの容易さから、不純物を含まないＰｕｒｅ−Ａｌが用いられる。
【０００６】
このような構成では、上層配線層と下層接続層とを接続するプラグの構成材料として、タングステンを用いる場合、下層接続層の構成材料であるＰｕｒｅ−Ａｌと、タングステンプラグとが接続される構成となる。このため、アルミニウムおよびタングステンの線膨張係数差に起因するストレスマイグレーションにより、下層接続層とプラグとの界面にボイドが生じる虞がある。すなわち、プラグの接続箇所において、コンタクト抵抗が増加する、あるいは断線する等、半導体装置の信頼性低下が懸念される。
【０００７】
本発明は、上記問題点に鑑みてなされたものであり、信頼性を低下することなく、高集積化が可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１に記載の半導体装置の製造方法は、
基板の一面上に薄膜抵抗体を成膜する第１成膜工程と、
薄膜抵抗体における基板との接触面と反対の面で面接触するように、接続層としての第１導体層を成膜する第２成膜工程と、
第１導体層上に、第１導体層のエッチングマスクとして、アルミニウムからなる第２導体層を所定の形状で成膜する第３成膜工程と、
第２導体層をエッチングマスクとして、第１導体層をエッチングして所定形状とするパターンニング工程と、
第２導体層を除去するマスク除去工程と、
薄膜抵抗体および第１導体層を覆うように、基板の一面上に層間絶縁膜を形成する第４成膜工程と、
層間絶縁膜を貫通して第１導体層に到達するビアホールを形成するビアホール形成工程と、
ビアホール内部にタングステンからなる導体を埋設して、タングステンプラグを形成するプラグ形成工程と、
タングステンプラグと接続するように、層間絶縁膜上に配線層を形成する配線工程と、
を備えることを特徴とする。
【０００９】
本発明では、ビアホールの形成前に、アルミニウムからなり、第１導体層をエッチングする際のマスクとして用いられる第２導体層を除去する。そして、ビアホール形成工程にて、ビアホールを第１導体層に到達するように形成し、プラグ形成工程にて、ビアホール内部にタングステンからなる導体を埋設する。すなわち、アルミニウムからなる第２導体層を介することなく、配線層と、接続層としての第１導体層と、薄膜抵抗体とが電気的に導通する。したがって、アルミニウムとタングステンとの間の線膨張係数差に起因するストレスマイグレーションが発生することはなく、接続層におけるボイドの発生を抑制することができる。これにより、プラグとしてタングステンを用いることが必要とされる高集積化可能な半導体装置においても、接続信頼性を向上することができる。
【００１０】
請求項２に記載のように、第１導体層はＴｉＷ（チタンタングステン）からなることが好ましい。
【００１１】
薄膜抵抗体は極めて薄く形成されるため、ビアホールを薄膜抵抗体に到達して形成することは現実的ではない。このため、薄膜抵抗体と配線層を接続するための接続層として、第１導体層を用いる。ＴｉＷは、プラグとしてのタングステンと密着性に優れるため、第１導体層の構成材料として好適である。また、薄膜抵抗体と第２導体層とが直接接触すると、カーケンドール効果により、薄膜抵抗体と第２導体層との界面に合金を生じてしまい、薄膜抵抗体の抵抗値が変動してしまう虞がある。ＴｉＷは、エッチングしやすく、所定の形状に加工しやすいだけでなく、他の金属との間で合金化しにくいため、薄膜抵抗体と第２導体層との間のバリアメタルとして好適である。
【００１２】
請求項３に記載のように、薄膜抵抗体はＣｒＳｉ（クロムシリコン）系の薄膜であることが好ましい。
【００１３】
ＣｒＳｉは、抵抗値の温度依存性が小さく、温度変動の大きな箇所で利用することができる。また、レーザートリミング等の方法での形状の加工が容易であり、抵抗値を精密に決定できる。とくに、請求項２に記載のように、バリアメタルとしてＴｉＷを用いる場合において、ＣｒＳｉとＴｉＷとは密着性に優れるため、半導体装置の接続信頼性を向上する効果も得られる。
【００１４】
請求項４に記載のように、ビアホール形成工程の後、プラグ形成工程の前に、ビアホールの内壁にグルー膜を成膜するグルー膜形成工程を有することが好ましい。
【００１５】
これによれば、ビアホールがその内壁にグルー膜を有することにより、プラグの構成材料であるタングステンが堆積しやすくなる。したがって、より効率的にプラグ形成工程を実施することができる。
【００１６】
なお、請求項５に記載のように、グルー膜は、ＴｉＮ（窒化チタン）からなることが好ましい。
【００１７】
これによれば、プラグの構成材料であるタングステンが堆積しやすく、より効率的にビアホール内に埋設できることに加え、例えばアルミニウム系合金よりなる配線層との密着性に優れているため、半導体装置の接続信頼性を向上することができる。
【図面の簡単な説明】
【００１８】
【図１】第１実施形態に係る半導体装置の概略を示す断面図である。
【図２】半導体装置の製造方法を示す断面図であり、（ａ）第１成膜工程、（ｂ）第２成膜工程、（ｃ）第３成膜工程、（ｄ）パターンニング工程、（ｅ）マスク除去工程、を示す。
【図３】半導体装置の製造方法を示す断面図であり、（ａ）第４成膜工程、（ｂ）ビアホール形成工程、（ｃ）グルー膜形成工程、（ｄ）プラグ形成工程、（ｅ）配線工程、を示す。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
【００２０】
（第１実施形態）
最初に、図１を参照して、本実施形態に係る半導体装置１０の構成について説明する。
【００２１】
半導体装置１０は、基板１１と、薄膜抵抗体１２と、接続層としての第１導体層１３と、層間絶縁膜１４と、タングステンプラグ１５と、グルー膜１６と、配線層１７と、を有する。
【００２２】
基板１１は、一面にＴＥＯＳ（オルトケイ酸テトラエチル）膜が形成されたシリコンなどからなる半導体基板（図示せず）であり、この半導体基板のＴＥＯＳ形成面に薄膜抵抗体１２と第１導体層１３とが形成されている。
【００２３】
薄膜抵抗体１２は、基板１１の一面上に成膜されている。本実施形態において、この薄膜抵抗体１２は、抵抗値の温度依存性が小さく、安定した抵抗値を得られるＣｒＳｉ（クロムシリコン）系の薄膜からなる。
【００２４】
第１導体層１３は、薄膜抵抗体１２における基板１１との接触面と反対の表面１８の一部で面接触されつつ、基板１１の一面上に成膜されている。本実施形態において、この第１導体層１３は、他種金属と接触した場合に合金化しにくいＴｉＷ（チタンタングステン）からなる。
【００２５】
層間絶縁膜１４は、薄膜抵抗体１２および第１導体層１３を覆うように、基板１１の一面上に形成されている。本実施形態において、この層間絶縁膜１４はＴＥＯＳ膜からなる。
【００２６】
タングステンプラグ１５は、タングステンからなり、層間絶縁膜１４を貫通して設けられ、第１導体層１３と配線層１７とを電気的に接続している。
【００２７】
グルー膜１６は、層間絶縁膜１４におけるタングステンプラグ１５との対向面および第１導体層１３におけるタングステンプラグ１５との対向面に成膜されている。本実施形態において、グルー膜１６はＴｉＮ（窒化チタン）からなる。
【００２８】
配線層１７は、層間絶縁膜１４上に形成され、タングステンプラグ１５を介して薄膜抵抗体１２および第１導体層１３と電気的に接続されている。具体的な構成として、配線層１７は、主配線２０と、主配線２０に接してバリアメタルとして機能する第１バリアメタル層２１と、第１バリアメタル層２１と層間絶縁膜１４、タングステンプラグ１５およびグルー膜１６の対向面に配置された第２バリアメタル層２２とを有している。すなわち、層間絶縁膜１４側から、第２バリアメタル層２２、第１バリアメタル層２１、主配線２０の順で形成されている。主配線２０の構成材料は、Ｃｕ（銅）を含むアルミニウム系合金である。また、第１バリアメタル層２１は、ＴｉＮからなり、第２バリアメタル層２２はチタンからなる。
【００２９】
このように構成された本実施形態の半導体装置１０では、配線層１７が、図示しない外部回路と接続されることにより、薄膜抵抗体１２が抵抗器として機能するようになっている。
【００３０】
次に、図２および図３を参照して、本実施形態に係る半導体装置１０の製造方法を以下に説明する。
【００３１】
先ず、図２（ａ）に示すように、基板１１の一面上に薄膜抵抗体１２を形成する第１成膜工程を行う。具体的には、例えば、ＣｒＳｉ膜をイオナイズドスパッタリング（以降、単にスパッタリングという）により膜厚１５ｎｍ程度成膜する。その後、フォトリソグラフィ処理によりパターンニングして薄膜抵抗体１２を形成する。
【００３２】
次いで、図２（ｂ）に示すように、接続層としての第１導体層１３を形成する第２成膜工程を行う。第１導体層１３としては、ＴｉＷ膜をスパッタリングにより膜厚１２０ｎｍ程度成膜する。この第１導体層１３は、薄膜抵抗体１２の表面１８に面接触するように、基板１１の一面全域に成膜する。
【００３３】
次いで、図２（ｃ）に示すように、第１導体層１３をパターンニングするマスクとしての第２導体層１９を形成する第３成膜工程を行う。第２導体層１９としては、アルミニウムをスパッタリングにより膜厚２００ｎｍ程度成膜する。その後、第２導体層１９の表面の一部にフォトレジストを塗布してウェットエッチングを行い、第２導体層１９を所定の形状とする。具体的には、薄膜抵抗体１２の一部と第１導体層１３と第２導体層１９とが重畳するように形成する。なお、エッチング液としては、燐酸と硝酸との混合液を用いることができる。
【００３４】
次いで、図２（ｄ）に示すように、第２導体層１９をエッチングマスクとして、第１導体層１３をウェットエッチングによりパターンニングするパターンニング工程を行う。この工程におけるエッチング液として、水酸化アンモニウムと過酸化水素水との混合液を用いると、オーバーエッチを行っても、ＣｒＳｉからなる薄膜抵抗体１２をエッチオフすることがないため、確実にパターンニングを行うことができる。
【００３５】
次いで、図２（ｅ）に示すように、第２導体層１９をウェットエッチングにより除去するマスク除去工程を行う。この工程においては、エッチング液として燐酸と硝酸との混合液を用いる。
【００３６】
次いで、図３（ａ）に示すように、層間絶縁膜１４を形成するための第４成膜工程を行う。層間絶縁膜１４としては、ＴＥＯＳを化学気相成長（ＣＶＤ）法により、薄膜抵抗体１２と第１導体層１３とを覆うように、基板１１の一面全域に成膜する。
【００３７】
次いで、図３（ｂ）に示すように、ビアホール２３を形成するためのビアホール形成工程を行う。ビアホール２３は、エッチング気体にＣ４Ｆ８（パーフルオロシクロブタン）のプラズマガスを用いたドライエッチングにより形成する。ビアホール２３は、層間絶縁膜１４を、層間絶縁膜１４の基板１１との接触面と反対の面側から第１導体層１３に到達するまでエッチングして形成する。
【００３８】
次いで、図３（ｃ）に示すように、グルー膜１６を形成するグルー膜形成工程を行う。グルー膜１６としては、タングステンプラグ１５との密着性に優れたＴｉＮを、スパッタリングにより、層間絶縁膜１４上に膜厚７０ｎｍ程度成膜する。この工程により、ビアホール２３の内壁にもグルー膜１６が形成される。
【００３９】
次いで、図３（ｄ）に示すように、タングステンプラグ１５を形成するためのプラグ形成工程を行う。まず、グルー膜１６が形成された層間絶縁膜１４上の全面に亘って、ＷＦ６（六フッ化タングステン）とＳｉＨ４（モノシラン）を用いた還元反応により、わずかにタングステン膜を成長させることで核形成を行う。続いて、ＷＦ６と水素の還元反応により、タングステンを堆積させる。この工程により、ビアホール２３内にグルー膜１６を介してタングステンプラグ１５が形成される。また、層間絶縁膜１４の表面上にも、グルー膜１６を介してタングステン膜が形成される。その後、化学機械平坦化（ＣＭＰ）により、層間絶縁膜１４とタングステンプラグの一部が露出するように平坦化する。
【００４０】
最後に、図３（ｅ）に示すように、配線層１７を形成する配線工程を行う。第２バリアメタル層２２としてのチタン層を、平坦化された層間絶縁膜１４、タングステンプラグ１５の表面に露出した部分およびグルー膜１６の表面に露出した一部の上に、スパッタリングにより成膜する。続いて、第１バリアメタル層２１としてのＴｉＮ層を、第２バリアメタル層２２の表面を被覆するようにスパッタリングにより成膜する。その後、主配線２０としてのＣｕを含むアルミニウム系合金を、第１バリアメタル層２１上に、スパッタリングにより成膜する。
【００４１】
以上の工程を経て、本実施形態に係る半導体装置１０を製造することができる。
【００４２】
次に、本実施形態に係る半導体装置の製造方法を採用した場合の作用効果について説明する。
【００４３】
本実施形態では、アルミニウムからなる第２導体層１９を除去するマスク除去した後、ビアホール２３を第１導体層１３に到達するように形成し、次いで、タングステンプラグ１５を形成する。すなわち、アルミニウムからなる第２導体層１９を介することなく、配線層１７、接続層としての第１導体層１３ならびに薄膜抵抗体１２が電気的に導通する。したがって、アルミニウムとタングステンとの間の線膨張係数差に起因するストレスマイグレーションが発生することはなく、接続層におけるボイドの発生を抑制することができる。これにより、プラグの構成材料としてタングステンを用いることが必要とされる高集積化可能な半導体装置１０においても、接続信頼性を向上することができる。
【００４４】
また、本実施形態では、薄膜抵抗体１２としてＣｒＳｉを用いている。ＣｒＳｉは、抵抗値の温度依存性が小さく、温度変動の大きな箇所で利用することができる。また、レーザートリミング等の方法での形状の加工が容易であり、抵抗値を精密に決定できる。
【００４５】
また、本実施形態では、接続層としての第１導体層１３に、ＴｉＷを用いている。ＴｉＷは、エッチングが容易で、所定の形状に加工しやすいことに加え、他の種類の金属と合金化しにくい。このため、薄膜抵抗体１２の抵抗値を変動させることなく、第１導体層１３に接続することができる。また、ＴｉＷは、ＣｒＳｉとの密着性が高く、薄膜抵抗体１２と第１導体層１３との接続信頼性を向上することもできる。
【００４６】
また、本実施形態では、ビアホール形成工程の後、プラグ形成工程の前に、ビアホール２３の内壁にＴｉＮからなるグルー膜１６を成膜するグルー膜形成工程を有する。これによれば、ビアホール２３がその内壁にグルー膜１６を有することにより、タングステンプラグ１５の構成材料であるであるタングステンが堆積しやすくなる。したがって、より効率的にプラグ形成工程を実施することができる。
【００４７】
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００４８】
基板１１としては、第１実施形態で示したような半導体基板上に形成されたＴＥＯＳ膜以外に、半導体基板上に形成されたＢＰＳＧ、ＬＯＣＯＳ、ＳｉＯ２、窒化膜などの絶縁膜の場合にも適用することができる。薄膜抵抗体１２としては、第１実施形態で示したＣｒＳｉ以外に、ＮｉＣｒなどを用いることができる。第１導体層１３としては、第１実施形態で示したＴｉＷ以外に、ＴｉＮ、タングステンあるいはチタンを用いることができる。また、グルー膜１６としては、第１実施形態で示したＴｉＮ以外に、チタンなどを用いることができる。なお、グルー膜１６は、プラグ形成工程において、タングステンプラグ１５の構成材料であるタングステンがビアホール２３の内壁に堆積しやすくする機能を発揮するものである。このため、グルー膜１６は必ずしも設ける必要はないが、グルー膜１６を設けることにより、効率的にタングステンプラグ１５をビアホール２３内に埋設することができる。
【符号の説明】
【００４９】
１０・・・半導体装置
１１・・・基板
１２・・・薄膜抵抗体
１３・・・第１導体層
１４・・・層間絶縁膜
１５・・・タングステンプラグ
１６・・・グルー膜
１７・・・配線層
２０・・・主配線
２１・・・第１バリアメタル層
２２・・・第２バリアメタル層
【特許請求の範囲】
【請求項１】
基板の一面上に薄膜抵抗体を成膜する第１成膜工程と、
前記薄膜抵抗体における前記基板との接触面と反対の面で面接触するように、接続層としての第１導体層を成膜する第２成膜工程と、
前記第１導体層上に、前記第１導体層のエッチングマスクとして、アルミニウムからなる第２導体層を所定の形状で成膜する第３成膜工程と、
前記第２導体層をエッチングマスクとして、前記第１導体層をエッチングして所定形状とするパターンニング工程と、
前記第２導体層を除去するマスク除去工程と、
前記薄膜抵抗体および前記第１導体層を覆うように、前記基板の一面上に層間絶縁膜を形成する第４成膜工程と、
前記層間絶縁膜を貫通して前記第１導体層に到達するビアホールを形成するビアホール形成工程と、
前記ビアホール内部にタングステンからなる導体を埋設して、タングステンプラグを形成するプラグ形成工程と、
前記タングステンプラグと接続するように、前記層間絶縁膜上に配線層を形成する配線工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導体層はＴｉＷ（チタンタングステン）からなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記薄膜抵抗体はＣｒＳｉ（クロムシリコン）系の薄膜であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ビアホール形成工程の後、前記プラグ形成工程の前に、前記ビアホールの内壁にグルー膜を成膜するグルー膜形成工程を有することを特徴とする請求項１〜３いずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記グルー膜はＴｉＮ（窒化チタン）からなることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１】
基板の一面上に薄膜抵抗体を成膜する第１成膜工程と、
前記薄膜抵抗体における前記基板との接触面と反対の面で面接触するように、接続層としての第１導体層を成膜する第２成膜工程と、
前記第１導体層上に、前記第１導体層のエッチングマスクとして、アルミニウムからなる第２導体層を所定の形状で成膜する第３成膜工程と、
前記第２導体層をエッチングマスクとして、前記第１導体層をエッチングして所定形状とするパターンニング工程と、
前記第２導体層を除去するマスク除去工程と、
前記薄膜抵抗体および前記第１導体層を覆うように、前記基板の一面上に層間絶縁膜を形成する第４成膜工程と、
前記層間絶縁膜を貫通して前記第１導体層に到達するビアホールを形成するビアホール形成工程と、
前記ビアホール内部にタングステンからなる導体を埋設して、タングステンプラグを形成するプラグ形成工程と、
前記タングステンプラグと接続するように、前記層間絶縁膜上に配線層を形成する配線工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導体層はＴｉＷ（チタンタングステン）からなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記薄膜抵抗体はＣｒＳｉ（クロムシリコン）系の薄膜であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ビアホール形成工程の後、前記プラグ形成工程の前に、前記ビアホールの内壁にグルー膜を成膜するグルー膜形成工程を有することを特徴とする請求項１〜３いずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記グルー膜はＴｉＮ（窒化チタン）からなることを特徴とする請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１３−３８１９５（Ｐ２０１３−３８１９５Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７２４６９（Ｐ２０１１−１７２４６９）
【出願日】平成２３年８月７日（２０１１．８．７）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月７日（２０１１．８．７）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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