半導体装置の製造方法
【課題】基板を貫通する電極の形成に適用できる新規な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程と、半導体基板に孔を形成する工程と、半導体素子の上方と孔の内壁および底を覆うように絶縁膜を形成する工程と、異方性エッチングにより、半導体素子の上方と孔の底の絶縁膜を除去する工程と、孔の底に金属拡散防止膜を形成する工程と、孔に導電膜を埋める工程とを有する。
【解決手段】半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程と、半導体基板に孔を形成する工程と、半導体素子の上方と孔の内壁および底を覆うように絶縁膜を形成する工程と、異方性エッチングにより、半導体素子の上方と孔の底の絶縁膜を除去する工程と、孔の底に金属拡散防止膜を形成する工程と、孔に導電膜を埋める工程とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体チップの３次元実装技術において、基板を貫通する電極としてスルーシリコンビア（ＴＳＶ）が用いられている。ＴＳＶの形成方法として、ビアファーストプロセス、ビアラストプロセス、およびビアミドルプロセスがある。
【０００３】
ビアファーストプロセスは、基板に半導体素子を形成する前に、ＴＳＶ用の孔を基板に形成する。ビアラストプロセスは、多層配線構造まで完成した後に、積層絶縁膜および基板をエッチングして、ＴＳＶ用の孔を形成する。ビアミドルプロセスは、これらの中間的な方法であり、半導体素子の形成後、多層配線構造の完成までの間に、ＴＳＶ用の孔を形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３３５６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一目的は、基板を貫通する電極の形成に適用できる新規な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、半導体基板上に半導体素子を形成する工程と、前記半導体基板に孔を形成する工程と、前記半導体素子の上方と前記孔の内壁および底を覆うように絶縁膜を形成する工程と、異方性エッチングにより、前記半導体素子の上方と前記孔の底の前記絶縁膜を除去する工程と、前記孔の底に金属拡散防止膜を形成する工程と、前記孔に導電膜を埋める工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
半導体素子上方の絶縁膜を、導電膜形成前に、異方性エッチングで除去することができる。
【図面の簡単な説明】
【０００８】
【図１−１】図１Ａおよび図１Ｂは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−２】図１Ｃおよび図１Ｄは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−３】図１Ｅおよび図１Ｆは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−４】図１Ｇおよび図１Ｈは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−５】図１Ｉおよび図１Ｊは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−６】図１Ｋおよび図１Ｌは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−７】図１Ｍおよび図１Ｎは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−８】図１Ｏおよび図１Ｐは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−９】図１Ｑおよび図１Ｒは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−１０】図１Ｓおよび図１Ｔは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−１１】図１Ｕおよび図１Ｖは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−１】図２Ａは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−２】図２Ｂは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−３】図２Ｃは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−４】図２Ｄは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−５】図２Ｅは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図３】図３Ａおよび図３Ｂは、比較例による半導体装置の製造方法の主要工程を示す概略断面図である。
【発明を実施するための形態】
【０００９】
本発明の実施例による半導体装置の製造方法について説明する。図１Ａ〜図１Ｖおよび図２Ａ〜図２Ｅは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【００１０】
図１Ａを参照する。半導体基板（例えばシリコン基板）１に、素子分離絶縁膜２を形成し、ＭＯＳトランジスタ３を形成する。ＭＯＳトランジスタ３のソース／ドレイン領域上およびゲート電極上をシリサイド化して、シリサイド層３ｓｉを形成する（なお、図示の煩雑さを避けるため、図１Ｂ以降はシリサイド層３ｓｉを省略する）。
【００１１】
図１Ｂを参照する。トランジスタ３を覆って基板１上に、ＳｉＮ（窒化シリコン）を化学気相堆積（ＣＶＤ）で厚さ３０ｎｍ〜１００ｎｍ程度堆積して、エッチングストッパ膜４を形成する。
【００１２】
図１Ｃを参照する。エッチングストッパ膜４上に、ＳｉＯ（酸化シリコン）をＣＶＤで厚さ６００ｎｍ〜８００ｎｍ程度堆積して、層間絶縁膜５を形成する。
【００１３】
図１Ｄを参照する。化学機械研磨（ＣＭＰ）により層間絶縁膜５の上面を平坦化する。
【００１４】
図１Ｅを参照する。層間絶縁膜５上に、コンタクトホール形状の開口を有するレジストパターンＲＰ１を形成する。コンタクトホールの径は、例えば０．１μｍ程度である。
【００１５】
図１Ｆを参照する。レジストパターンＲＰ１をマスクとし、層間絶縁膜５およびエッチングストッパ膜４をエッチングして、ＭＯＳトランジスタ３のソース／ドレイン領域を露出するコンタクトホール６を形成する。エッチングストッパ膜４は、層間絶縁膜５のエッチング時のエッチングストッパとして用いることができる。その後、レジストパターンＲＰ１をアッシングで除去する。
【００１６】
図１Ｇを参照する。コンタクトホール６の内面を覆って層間絶縁膜５上に、密着層７ａとして、ＴｉあるいはＴｉ／ＴｉＮの積層膜をスパッタリングにより厚さ１０ｎｍ〜３０ｎｍ堆積する。密着層７ａ上に、Ｗ膜７ｂをＣＶＤにより厚さ２００ｎｍ〜３００ｎｍ堆積して、コンタクトホール６を埋め込む。
【００１７】
図１Ｈを参照する。層間絶縁膜５上の余分なＷ膜７ｂおよび密着層７ａをＣＭＰで除去して、コンタクトホール６内にコンタクトプラグ７を形成する。
【００１８】
図１Ｉを参照する。コンタクトプラグ７を覆って層間絶縁膜５上に、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、あるいはＳｉＣＯをＣＶＤで厚さ３０ｎｍ〜７０ｎｍ程度堆積して、カバー膜８を形成する。レジストの濡れ性を良くするため、カバー膜８上に、ＳｉＯ膜９をＣＶＤで厚さ１０ｎｍ〜５０ｎｍ程度形成する。
【００１９】
図１Ｊを参照する。ＳｉＯ膜９上に、ＴＳＶ形状の開口を有するレジストパターンＲＰ２を形成する。ＴＳＶの径は、１μｍ〜２０μｍ程度、例えば１０μｍ程度である。
【００２０】
図１Ｋを参照する。レジストパターンＲＰ２をマスクとし、ＳｉＯ膜９、カバー膜８、層間絶縁膜５、エッチングストッパ膜４、および基板１をエッチングして、孔１０を形成する。
【００２１】
絶縁膜（ＳｉＯ膜９、カバー膜８、層間絶縁膜５、およびエッチングストッパ膜４）のエッチングには、例えばＣ４Ｆ６、Ｏ２およびＡｒの混合ガスが用いられ、シリコン基板１のエッチングには、例えばＳＦ６が用いられる。孔１０の深さは、５０μｍ〜４００μｍ程度である。孔１０のアスペクト比は例えば１０〜２０であり、例えば、径１０μｍでアスペクト比１０として、孔１０の深さは１００μｍである。基板１の厚さは、例えば７５０μｍである。
【００２２】
図１Ｌを参照する。レジストパターンＲＰ２をアッシングにより除去する。
【００２３】
図１Ｍを参照する。孔１０の内面を覆ってＳｉＯ膜９上に、ＳｉＯをＣＶＤで例えば厚さ１００ｎｍ〜２μｍ堆積して、ライナー膜１１を形成する。孔１０の側壁上のライナー膜１１の厚さは、例えば１０ｎｍ〜２００ｎｍである。
【００２４】
孔１０の側壁上のライナー膜１１は、後の工程で孔１０内に形成されるＴＳＶ１３と半導体基板１との間を絶縁するとともに、ＴＳＶ１３を形成する金属材料の半導体基板１中への拡散を抑制する。ライナー膜１１が孔１０の側壁上に所望の厚さ形成される程度に、ＳｉＯ膜９上面上のライナー膜１１は厚く形成されている。なお、ライナー膜１１の材料として、ＳｉＯの他、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣ、ＳｉＣＮ等他の絶縁材料を用いることもできる。
【００２５】
図１Ｎを参照する。ライナー膜１１を、異方性エッチングにより、全面でエッチバックする。エッチバックには、例えば、Ｃ４Ｆ６、Ｏ２およびＡｒの混合ガスが用いられる。ＳｉＯ膜９の上面部分および孔１０の底面部分のライナー膜１１が除去され、エッチングの異方性により、孔１０の側壁部分のライナー膜１１が残る。なお、このエッチングでＳｉＯ膜９を除去してもよい。
【００２６】
図１Ｏを参照する。例えば、オゾン水溶液（２ｐｐｍ〜２０ｐｐｍ）によるウェット処理を１０分〜３０分施して、シリコン基板１を孔１０の底面で酸化することにより、孔１０の底に例えば厚さ１ｎｍ程度のＳｉＯ膜を成長させて、金属拡散防止膜１２を形成する。金属拡散防止膜１２は、ＴＳＶ１３を形成する金属材料の半導体基板１中への拡散を抑制する。なお、ウェット処理に替えて、例えばＯ２プラズマ処理により孔１０の底面を酸化してもよい。Ｏ２プラズマ処理条件は、例えば、ＲＦパワー６００Ｗ〜２０００Ｗで処理時間１０分〜３０分である。
【００２７】
図１Ｐを参照する。孔１０の内面を覆ってＳｉＯ膜９上に（ＳｉＯ膜９が除去されている場合はカバー膜８上に）、Ｔｉ、Ｔａ、ＴａＮ等をスパッタリングで厚さ５０ｎｍ〜３００ｎｍ堆積して、バリアメタル膜１３ａを形成する。バリアメタル膜１３ａ上に、Ｃｕをスパッタリングで厚さ１００ｎｍ〜１μｍ堆積して、シード膜を形成する。シード膜上に、電解メッキによりＣｕ膜１３ｂを堆積して、孔１０を埋め込む。なお、無電解メッキを用いる場合には、Ｃｕシード膜を省略してもよい。
【００２８】
図１Ｑを参照する。余分なＣｕ膜１３ｂおよびバリアメタル膜１３ａと、（残っていれば）ＳｉＯ膜９と、カバー膜８の表層をＣＭＰで除去して、孔１０内にＴＳＶ１３を形成する。
【００２９】
図１Ｒを参照する。ＴＳＶ１３を覆ってカバー膜８上に、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、あるいはＳｉＣＯをＣＶＤで厚さ１０ｎｍ〜５０ｎｍ程度堆積して、カバー膜１４を形成する。カバー膜１４上に、ＳｉＯＣをＣＶＤで厚さ１００ｎｍ〜２５０ｎｍ堆積して、第１配線層の層間絶縁膜１５を形成する。層間絶縁膜１５上に、ＳｉＯをＣＶＤで厚さ２０ｎｍ〜１００ｎｍ程度堆積して、ハードマスク膜１６を形成する。
【００３０】
図１Ｓを参照する。ハードマスク膜１６上に、第１配線層形状の開口を有するレジストパターンＲＰ３を形成する。
【００３１】
図１Ｔを参照する。レジストパターンＲＰ３をマスクとして、ハードマスク膜１６、層間絶縁膜１５、カバー膜１４、およびカバー膜８をエッチングし、コンタクトプラグ７やＴＳＶ１３を露出する配線溝１７を形成する。その後、レジストパターンＲＰ３をアッシングで除去する。
【００３２】
図１Ｕを参照する。配線溝１７の内面を覆ってハードマスク膜１６上に、Ｔｉ、Ｔａ、ＴａＮ等をスパッタリングで厚さ５ｎｍ〜３０ｎｍ堆積して、バリアメタル膜１８ａを形成する。バリアメタル膜１８ａ上に、Ｃｕをスパッタリングで厚さ２０ｎｍ〜８０ｎｍ堆積して、シード膜を形成する。シード膜上に、電解メッキによりＣｕ膜１８ｂを堆積して、配線溝１７を埋め込む。
【００３３】
図１Ｖを参照する。余分なＣｕ膜１８ｂおよびバリアメタル膜１８ａと、ハードマスク膜１６と、層間絶縁膜１５の表層をＣＭＰで除去して、配線溝１７内に第１配線層１８を形成する。なお、ハードマスクとして用いたＳｉＯ膜１６は、構造によっては残してもよい。
【００３４】
図２Ａを参照する。その後、何層かの配線形成工程を行なって、多層配線構造を形成する。Ｃｕを用いた多層配線層２１上に、Ｗによる導電プラグ２２が形成され、導電プラグ２２上に、Ａｌによる配線層２３が形成されている。導電プラグ２２と配線層２３を埋め込むカバー膜２４に、配線層２３を露出するパッド窓２５が形成されている。
【００３５】
図２Ａ（〜図２Ｅ）には、トランジスタ３の形成されたウェルＷＬを示す。ＴＳＶ１３は、ウェルＷＬよりも深く形成されている。
【００３６】
図２Ｂを参照する。パッド窓２５上に、バリアメタル膜２６を介して、バンプ２７が形成される。
【００３７】
図２Ｃを参照する。ウエハ上面上に（バンプ２７上方に）、接着剤２８によりサポート基板２９を接着する。接着剤２８として、例えばエポキシ系接着剤が用いられる。サポート基板２９として、例えばガラス基板が用いられる。サポート基板２９を接着した状態で、基板１を裏面側から研磨する。
【００３８】
図２Ｄを参照する。ＴＳＶ１３が露出する手前で基板１の研磨を終了し、サポート基板２９および接着剤２８を剥がす。
【００３９】
図２Ｅを参照する。シリコン基板１の裏面を全面でエッチバックして、ＴＳＶ１３の端部を露出させる。シリコン基板１のエッチバックには、例えば、エッチングガスとしてＳＦ４あるいはＣＣｌ４あるいはＣｌ２が用いられ、あるいは、ウェットエッチングの薬液としてフッ硝酸が用いられる。
【００４０】
さらに、ＴＳＶ１３の端面に形成された金属拡散防止膜１２と、ＴＳＶ１３の端部側面に形成されたライナー膜１１を、エッチングで除去する。このエッチングには、例えば、エッチングガスとしてＣｘＦｙやＣｘＨｙＦｚにＯ２やＡｒを添加した混合ガスが用いられ、あるいは、ウェットエッチングの薬液としてフッ酸が用いられる。
【００４１】
さらに、ＴＳＶ１３の端面に形成されたバリアメタル膜１３ａをエッチングで除去する。このエッチングには、例えば、エッチングガスとしてＣＣｌ４あるいはＣｌ２あるいはＢＣｌ３あるいはＣｘＦｙあるいはＣｘＨｙＦｚが用いられ、あるいは、ウェットエッチングの薬液として硫酸や硫酸過水が用いられる。
【００４２】
以上のようにして、基板１を貫通する電極であるＴＳＶ１３が形成されて、実施例による半導体装置が形成される。
【００４３】
次に、比較例による半導体装置の製造方法について説明する。図３Ａおよび図３Ｂは、比較例による半導体装置の製造方法の主要工程を示す概略断面図である。比較例による半導体装置の製造方法は、実施例の製造方法と、図１Ｍに示したライナー膜１１形成工程まで同様である。
【００４４】
図３Ａを参照する。ライナー膜１１の形成後、比較例では、ライナー膜１１上にバリアメタル膜１３ａを形成し、バリアメタル膜１３ａ上にＣｕ膜１３ｂを堆積して孔１０を埋め込む。
【００４５】
図３Ｂを参照する。余分なＣｕ膜１３ｂおよびバリアメタル膜１３ａと、ライナー膜１１の上面部分と、ＳｉＯ膜９と、カバー膜８の表層をＣＭＰで除去して、孔１０内にＴＳＶ１３を形成する。なお比較例では、孔１０底部のライナー膜１１が残ったままＴＳＶ１３が形成される。その後は、実施例の図１Ｒ以後と同様の工程により、比較例の半導体装置が形成される。
【００４６】
比較例では、ＳｉＯ膜９上面上のライナー膜１１が、ＴＳＶ１３形成時のＣＭＰ工程で除去される。図１Ｍを参照して説明したように、ＳｉＯ膜９上面上のライナー膜１１は厚いため、ＣＭＰによる除去は長時間を要する。また、これに伴い、ＣＭＰの面内ばらつきも大きくなりやすい。
【００４７】
実施例では、ライナー膜１１の上面部分を異方性エッチングで除去した後にＴＳＶ１３が形成されるので、ライナー膜１１の上面部分をＣＭＰで除去する必要がなくなる。これにより、工程に要する時間の短縮や面内分布改善等が図られる。
【００４８】
実施例では、ライナー膜１１の上面部分を異方性エッチングで除去する際、孔１０の底の部分のライナー膜１１も除去される。このため、図１Ｏを参照して説明したように、孔１０の底に改めて金属拡散防止膜１２が形成される。上記実施例では、シリコン基板１の酸化で金属拡散防止膜１２を形成することにより、孔１０の底に選択的に金属拡散防止膜１２を形成することができる。
【００４９】
なお、上記実施例ではコンタクトプラグの形成後にＴＳＶを形成したが、層間絶縁膜５の形成後、ＴＳＶを形成してからコンタクトプラグを形成するようにしてもよい。
【００５０】
なお、上記実施例では半導体基板としてＳｉ基板を用いたが、基板はＳｉ基板に限定されない。例えば、ＳｉＣ基板を用いることもできる。ＳｉＣ基板を用いる場合も、Ｓｉ基板の場合と同様な工程を採用することができる。なお、ＳｉＣのエッチングガスとしては、例えば、ＣｘＦｙあるいはＣｘＨｙＦｚを用いることができる。基板貫通電極を形成する孔の底における金属拡散防止膜は、Ｓｉ基板の場合と同様に、ＳｉＣ基板の酸化で形成することができる。
【００５１】
なお、上記実施例では基板貫通電極の材料としてＣｕを用いたが、基板貫通電極材料はＣｕに限定されない。例えば、細い径（例えば３μｍ以下）の基板貫通電極を、（密着層としてＴｉ等を介在させて）Ｗによって形成することもできるであろう。
【００５２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５３】
以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板上に半導体素子を形成する工程と、
前記半導体基板に孔を形成する工程と、
前記半導体素子の上方と前記孔の内壁および底を覆うように絶縁膜を形成する工程と、
異方性エッチングにより、前記半導体素子の上方と前記孔の底の前記絶縁膜を除去する工程と、
前記孔の底に金属拡散防止膜を形成する工程と、
前記孔に導電膜を埋める工程と
を有する半導体装置の製造方法。
（付記２）
前記半導体基板に前記孔を形成する工程は、前記孔を、前記半導体素子下に形成されたウェルよりも深く形成する付記１に記載の半導体装置の製造方法。
（付記３）
前記金属拡散防止膜を形成する工程は、前記孔の底の前記半導体基板を酸化して、前記金属拡散防止膜を形成する付記１または２に記載の半導体装置の製造方法。
（付記４）
前記半導体基板の酸化に、オゾン溶液を用いる付記３に記載の半導体装置の製造方法。
（付記５）
前記半導体基板の酸化に、酸素を含むプラズマを用いる付記３に記載の半導体装置の製造方法。
（付記６）
前記孔を形成する前に、前記半導体素子とコンタクトする導電部材を形成する工程をさらに有する付記１〜５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
前記半導体基板を裏面側から削り、前記金属拡散防止膜を除去して、前記導電膜を露出させる工程をさらに有する付記１〜６のいずれか１つに記載の半導体装置の製造方法。
（付記８）
前記半導体素子を覆って前記半導体基板上に他の絶縁膜を形成する工程をさらに有し、
前記半導体基板に孔を形成する工程は、前記他の絶縁膜と前記半導体基板とをエッチングして前記孔を形成し、
前記絶縁膜を形成する工程は、前記他の絶縁膜の上面と前記孔の内壁および底を覆うように前記絶縁膜を形成し、
前記絶縁膜を除去する工程は、前記他の絶縁膜の上面上の前記絶縁膜を除去する付記１〜７のいずれか１つに記載の半導体装置の製造方法。
（付記９）
前記孔に前記導電膜を埋める工程は、前記孔を埋め込んで前記他の絶縁膜上に前記導電膜を形成し、
前記他の絶縁膜の上面上の前記導電膜を研磨除去する工程をさらに有する付記８に記載の半導体装置の製造方法。
【符号の説明】
【００５４】
１ 半導体基板
２ 素子分離絶縁膜
３ トランジスタ
４ エッチングストッパ膜
５ 層間絶縁膜
６ コンタクトホール
７ａ 密着層
７ｂ Ｗ膜
７ コンタクトプラグ
８ カバー膜
９ ＳｉＯ膜
１０ 孔
１１ ライナー膜
１２ 金属拡散防止膜
１３ａ バリアメタル膜
１３ｂ Ｃｕ膜
１３ ＴＳＶ
１４ カバー膜
１５ 層間絶縁膜
１６ ハードマスク膜
１７ 配線溝
１８ａ バリアメタル膜
１８ｂ Ｃｕ膜
１８ 配線層
２１ 多層配線層
２２ 導電プラグ
２３ 配線層
ＲＰ１〜ＲＰ３ レジストパターン
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体チップの３次元実装技術において、基板を貫通する電極としてスルーシリコンビア（ＴＳＶ）が用いられている。ＴＳＶの形成方法として、ビアファーストプロセス、ビアラストプロセス、およびビアミドルプロセスがある。
【０００３】
ビアファーストプロセスは、基板に半導体素子を形成する前に、ＴＳＶ用の孔を基板に形成する。ビアラストプロセスは、多層配線構造まで完成した後に、積層絶縁膜および基板をエッチングして、ＴＳＶ用の孔を形成する。ビアミドルプロセスは、これらの中間的な方法であり、半導体素子の形成後、多層配線構造の完成までの間に、ＴＳＶ用の孔を形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３３５６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一目的は、基板を貫通する電極の形成に適用できる新規な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、半導体基板上に半導体素子を形成する工程と、前記半導体基板に孔を形成する工程と、前記半導体素子の上方と前記孔の内壁および底を覆うように絶縁膜を形成する工程と、異方性エッチングにより、前記半導体素子の上方と前記孔の底の前記絶縁膜を除去する工程と、前記孔の底に金属拡散防止膜を形成する工程と、前記孔に導電膜を埋める工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
半導体素子上方の絶縁膜を、導電膜形成前に、異方性エッチングで除去することができる。
【図面の簡単な説明】
【０００８】
【図１−１】図１Ａおよび図１Ｂは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−２】図１Ｃおよび図１Ｄは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−３】図１Ｅおよび図１Ｆは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−４】図１Ｇおよび図１Ｈは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−５】図１Ｉおよび図１Ｊは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−６】図１Ｋおよび図１Ｌは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−７】図１Ｍおよび図１Ｎは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−８】図１Ｏおよび図１Ｐは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−９】図１Ｑおよび図１Ｒは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−１０】図１Ｓおよび図１Ｔは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−１１】図１Ｕおよび図１Ｖは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−１】図２Ａは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−２】図２Ｂは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−３】図２Ｃは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−４】図２Ｄは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−５】図２Ｅは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図３】図３Ａおよび図３Ｂは、比較例による半導体装置の製造方法の主要工程を示す概略断面図である。
【発明を実施するための形態】
【０００９】
本発明の実施例による半導体装置の製造方法について説明する。図１Ａ〜図１Ｖおよび図２Ａ〜図２Ｅは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【００１０】
図１Ａを参照する。半導体基板（例えばシリコン基板）１に、素子分離絶縁膜２を形成し、ＭＯＳトランジスタ３を形成する。ＭＯＳトランジスタ３のソース／ドレイン領域上およびゲート電極上をシリサイド化して、シリサイド層３ｓｉを形成する（なお、図示の煩雑さを避けるため、図１Ｂ以降はシリサイド層３ｓｉを省略する）。
【００１１】
図１Ｂを参照する。トランジスタ３を覆って基板１上に、ＳｉＮ（窒化シリコン）を化学気相堆積（ＣＶＤ）で厚さ３０ｎｍ〜１００ｎｍ程度堆積して、エッチングストッパ膜４を形成する。
【００１２】
図１Ｃを参照する。エッチングストッパ膜４上に、ＳｉＯ（酸化シリコン）をＣＶＤで厚さ６００ｎｍ〜８００ｎｍ程度堆積して、層間絶縁膜５を形成する。
【００１３】
図１Ｄを参照する。化学機械研磨（ＣＭＰ）により層間絶縁膜５の上面を平坦化する。
【００１４】
図１Ｅを参照する。層間絶縁膜５上に、コンタクトホール形状の開口を有するレジストパターンＲＰ１を形成する。コンタクトホールの径は、例えば０．１μｍ程度である。
【００１５】
図１Ｆを参照する。レジストパターンＲＰ１をマスクとし、層間絶縁膜５およびエッチングストッパ膜４をエッチングして、ＭＯＳトランジスタ３のソース／ドレイン領域を露出するコンタクトホール６を形成する。エッチングストッパ膜４は、層間絶縁膜５のエッチング時のエッチングストッパとして用いることができる。その後、レジストパターンＲＰ１をアッシングで除去する。
【００１６】
図１Ｇを参照する。コンタクトホール６の内面を覆って層間絶縁膜５上に、密着層７ａとして、ＴｉあるいはＴｉ／ＴｉＮの積層膜をスパッタリングにより厚さ１０ｎｍ〜３０ｎｍ堆積する。密着層７ａ上に、Ｗ膜７ｂをＣＶＤにより厚さ２００ｎｍ〜３００ｎｍ堆積して、コンタクトホール６を埋め込む。
【００１７】
図１Ｈを参照する。層間絶縁膜５上の余分なＷ膜７ｂおよび密着層７ａをＣＭＰで除去して、コンタクトホール６内にコンタクトプラグ７を形成する。
【００１８】
図１Ｉを参照する。コンタクトプラグ７を覆って層間絶縁膜５上に、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、あるいはＳｉＣＯをＣＶＤで厚さ３０ｎｍ〜７０ｎｍ程度堆積して、カバー膜８を形成する。レジストの濡れ性を良くするため、カバー膜８上に、ＳｉＯ膜９をＣＶＤで厚さ１０ｎｍ〜５０ｎｍ程度形成する。
【００１９】
図１Ｊを参照する。ＳｉＯ膜９上に、ＴＳＶ形状の開口を有するレジストパターンＲＰ２を形成する。ＴＳＶの径は、１μｍ〜２０μｍ程度、例えば１０μｍ程度である。
【００２０】
図１Ｋを参照する。レジストパターンＲＰ２をマスクとし、ＳｉＯ膜９、カバー膜８、層間絶縁膜５、エッチングストッパ膜４、および基板１をエッチングして、孔１０を形成する。
【００２１】
絶縁膜（ＳｉＯ膜９、カバー膜８、層間絶縁膜５、およびエッチングストッパ膜４）のエッチングには、例えばＣ４Ｆ６、Ｏ２およびＡｒの混合ガスが用いられ、シリコン基板１のエッチングには、例えばＳＦ６が用いられる。孔１０の深さは、５０μｍ〜４００μｍ程度である。孔１０のアスペクト比は例えば１０〜２０であり、例えば、径１０μｍでアスペクト比１０として、孔１０の深さは１００μｍである。基板１の厚さは、例えば７５０μｍである。
【００２２】
図１Ｌを参照する。レジストパターンＲＰ２をアッシングにより除去する。
【００２３】
図１Ｍを参照する。孔１０の内面を覆ってＳｉＯ膜９上に、ＳｉＯをＣＶＤで例えば厚さ１００ｎｍ〜２μｍ堆積して、ライナー膜１１を形成する。孔１０の側壁上のライナー膜１１の厚さは、例えば１０ｎｍ〜２００ｎｍである。
【００２４】
孔１０の側壁上のライナー膜１１は、後の工程で孔１０内に形成されるＴＳＶ１３と半導体基板１との間を絶縁するとともに、ＴＳＶ１３を形成する金属材料の半導体基板１中への拡散を抑制する。ライナー膜１１が孔１０の側壁上に所望の厚さ形成される程度に、ＳｉＯ膜９上面上のライナー膜１１は厚く形成されている。なお、ライナー膜１１の材料として、ＳｉＯの他、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣ、ＳｉＣＮ等他の絶縁材料を用いることもできる。
【００２５】
図１Ｎを参照する。ライナー膜１１を、異方性エッチングにより、全面でエッチバックする。エッチバックには、例えば、Ｃ４Ｆ６、Ｏ２およびＡｒの混合ガスが用いられる。ＳｉＯ膜９の上面部分および孔１０の底面部分のライナー膜１１が除去され、エッチングの異方性により、孔１０の側壁部分のライナー膜１１が残る。なお、このエッチングでＳｉＯ膜９を除去してもよい。
【００２６】
図１Ｏを参照する。例えば、オゾン水溶液（２ｐｐｍ〜２０ｐｐｍ）によるウェット処理を１０分〜３０分施して、シリコン基板１を孔１０の底面で酸化することにより、孔１０の底に例えば厚さ１ｎｍ程度のＳｉＯ膜を成長させて、金属拡散防止膜１２を形成する。金属拡散防止膜１２は、ＴＳＶ１３を形成する金属材料の半導体基板１中への拡散を抑制する。なお、ウェット処理に替えて、例えばＯ２プラズマ処理により孔１０の底面を酸化してもよい。Ｏ２プラズマ処理条件は、例えば、ＲＦパワー６００Ｗ〜２０００Ｗで処理時間１０分〜３０分である。
【００２７】
図１Ｐを参照する。孔１０の内面を覆ってＳｉＯ膜９上に（ＳｉＯ膜９が除去されている場合はカバー膜８上に）、Ｔｉ、Ｔａ、ＴａＮ等をスパッタリングで厚さ５０ｎｍ〜３００ｎｍ堆積して、バリアメタル膜１３ａを形成する。バリアメタル膜１３ａ上に、Ｃｕをスパッタリングで厚さ１００ｎｍ〜１μｍ堆積して、シード膜を形成する。シード膜上に、電解メッキによりＣｕ膜１３ｂを堆積して、孔１０を埋め込む。なお、無電解メッキを用いる場合には、Ｃｕシード膜を省略してもよい。
【００２８】
図１Ｑを参照する。余分なＣｕ膜１３ｂおよびバリアメタル膜１３ａと、（残っていれば）ＳｉＯ膜９と、カバー膜８の表層をＣＭＰで除去して、孔１０内にＴＳＶ１３を形成する。
【００２９】
図１Ｒを参照する。ＴＳＶ１３を覆ってカバー膜８上に、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、あるいはＳｉＣＯをＣＶＤで厚さ１０ｎｍ〜５０ｎｍ程度堆積して、カバー膜１４を形成する。カバー膜１４上に、ＳｉＯＣをＣＶＤで厚さ１００ｎｍ〜２５０ｎｍ堆積して、第１配線層の層間絶縁膜１５を形成する。層間絶縁膜１５上に、ＳｉＯをＣＶＤで厚さ２０ｎｍ〜１００ｎｍ程度堆積して、ハードマスク膜１６を形成する。
【００３０】
図１Ｓを参照する。ハードマスク膜１６上に、第１配線層形状の開口を有するレジストパターンＲＰ３を形成する。
【００３１】
図１Ｔを参照する。レジストパターンＲＰ３をマスクとして、ハードマスク膜１６、層間絶縁膜１５、カバー膜１４、およびカバー膜８をエッチングし、コンタクトプラグ７やＴＳＶ１３を露出する配線溝１７を形成する。その後、レジストパターンＲＰ３をアッシングで除去する。
【００３２】
図１Ｕを参照する。配線溝１７の内面を覆ってハードマスク膜１６上に、Ｔｉ、Ｔａ、ＴａＮ等をスパッタリングで厚さ５ｎｍ〜３０ｎｍ堆積して、バリアメタル膜１８ａを形成する。バリアメタル膜１８ａ上に、Ｃｕをスパッタリングで厚さ２０ｎｍ〜８０ｎｍ堆積して、シード膜を形成する。シード膜上に、電解メッキによりＣｕ膜１８ｂを堆積して、配線溝１７を埋め込む。
【００３３】
図１Ｖを参照する。余分なＣｕ膜１８ｂおよびバリアメタル膜１８ａと、ハードマスク膜１６と、層間絶縁膜１５の表層をＣＭＰで除去して、配線溝１７内に第１配線層１８を形成する。なお、ハードマスクとして用いたＳｉＯ膜１６は、構造によっては残してもよい。
【００３４】
図２Ａを参照する。その後、何層かの配線形成工程を行なって、多層配線構造を形成する。Ｃｕを用いた多層配線層２１上に、Ｗによる導電プラグ２２が形成され、導電プラグ２２上に、Ａｌによる配線層２３が形成されている。導電プラグ２２と配線層２３を埋め込むカバー膜２４に、配線層２３を露出するパッド窓２５が形成されている。
【００３５】
図２Ａ（〜図２Ｅ）には、トランジスタ３の形成されたウェルＷＬを示す。ＴＳＶ１３は、ウェルＷＬよりも深く形成されている。
【００３６】
図２Ｂを参照する。パッド窓２５上に、バリアメタル膜２６を介して、バンプ２７が形成される。
【００３７】
図２Ｃを参照する。ウエハ上面上に（バンプ２７上方に）、接着剤２８によりサポート基板２９を接着する。接着剤２８として、例えばエポキシ系接着剤が用いられる。サポート基板２９として、例えばガラス基板が用いられる。サポート基板２９を接着した状態で、基板１を裏面側から研磨する。
【００３８】
図２Ｄを参照する。ＴＳＶ１３が露出する手前で基板１の研磨を終了し、サポート基板２９および接着剤２８を剥がす。
【００３９】
図２Ｅを参照する。シリコン基板１の裏面を全面でエッチバックして、ＴＳＶ１３の端部を露出させる。シリコン基板１のエッチバックには、例えば、エッチングガスとしてＳＦ４あるいはＣＣｌ４あるいはＣｌ２が用いられ、あるいは、ウェットエッチングの薬液としてフッ硝酸が用いられる。
【００４０】
さらに、ＴＳＶ１３の端面に形成された金属拡散防止膜１２と、ＴＳＶ１３の端部側面に形成されたライナー膜１１を、エッチングで除去する。このエッチングには、例えば、エッチングガスとしてＣｘＦｙやＣｘＨｙＦｚにＯ２やＡｒを添加した混合ガスが用いられ、あるいは、ウェットエッチングの薬液としてフッ酸が用いられる。
【００４１】
さらに、ＴＳＶ１３の端面に形成されたバリアメタル膜１３ａをエッチングで除去する。このエッチングには、例えば、エッチングガスとしてＣＣｌ４あるいはＣｌ２あるいはＢＣｌ３あるいはＣｘＦｙあるいはＣｘＨｙＦｚが用いられ、あるいは、ウェットエッチングの薬液として硫酸や硫酸過水が用いられる。
【００４２】
以上のようにして、基板１を貫通する電極であるＴＳＶ１３が形成されて、実施例による半導体装置が形成される。
【００４３】
次に、比較例による半導体装置の製造方法について説明する。図３Ａおよび図３Ｂは、比較例による半導体装置の製造方法の主要工程を示す概略断面図である。比較例による半導体装置の製造方法は、実施例の製造方法と、図１Ｍに示したライナー膜１１形成工程まで同様である。
【００４４】
図３Ａを参照する。ライナー膜１１の形成後、比較例では、ライナー膜１１上にバリアメタル膜１３ａを形成し、バリアメタル膜１３ａ上にＣｕ膜１３ｂを堆積して孔１０を埋め込む。
【００４５】
図３Ｂを参照する。余分なＣｕ膜１３ｂおよびバリアメタル膜１３ａと、ライナー膜１１の上面部分と、ＳｉＯ膜９と、カバー膜８の表層をＣＭＰで除去して、孔１０内にＴＳＶ１３を形成する。なお比較例では、孔１０底部のライナー膜１１が残ったままＴＳＶ１３が形成される。その後は、実施例の図１Ｒ以後と同様の工程により、比較例の半導体装置が形成される。
【００４６】
比較例では、ＳｉＯ膜９上面上のライナー膜１１が、ＴＳＶ１３形成時のＣＭＰ工程で除去される。図１Ｍを参照して説明したように、ＳｉＯ膜９上面上のライナー膜１１は厚いため、ＣＭＰによる除去は長時間を要する。また、これに伴い、ＣＭＰの面内ばらつきも大きくなりやすい。
【００４７】
実施例では、ライナー膜１１の上面部分を異方性エッチングで除去した後にＴＳＶ１３が形成されるので、ライナー膜１１の上面部分をＣＭＰで除去する必要がなくなる。これにより、工程に要する時間の短縮や面内分布改善等が図られる。
【００４８】
実施例では、ライナー膜１１の上面部分を異方性エッチングで除去する際、孔１０の底の部分のライナー膜１１も除去される。このため、図１Ｏを参照して説明したように、孔１０の底に改めて金属拡散防止膜１２が形成される。上記実施例では、シリコン基板１の酸化で金属拡散防止膜１２を形成することにより、孔１０の底に選択的に金属拡散防止膜１２を形成することができる。
【００４９】
なお、上記実施例ではコンタクトプラグの形成後にＴＳＶを形成したが、層間絶縁膜５の形成後、ＴＳＶを形成してからコンタクトプラグを形成するようにしてもよい。
【００５０】
なお、上記実施例では半導体基板としてＳｉ基板を用いたが、基板はＳｉ基板に限定されない。例えば、ＳｉＣ基板を用いることもできる。ＳｉＣ基板を用いる場合も、Ｓｉ基板の場合と同様な工程を採用することができる。なお、ＳｉＣのエッチングガスとしては、例えば、ＣｘＦｙあるいはＣｘＨｙＦｚを用いることができる。基板貫通電極を形成する孔の底における金属拡散防止膜は、Ｓｉ基板の場合と同様に、ＳｉＣ基板の酸化で形成することができる。
【００５１】
なお、上記実施例では基板貫通電極の材料としてＣｕを用いたが、基板貫通電極材料はＣｕに限定されない。例えば、細い径（例えば３μｍ以下）の基板貫通電極を、（密着層としてＴｉ等を介在させて）Ｗによって形成することもできるであろう。
【００５２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５３】
以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板上に半導体素子を形成する工程と、
前記半導体基板に孔を形成する工程と、
前記半導体素子の上方と前記孔の内壁および底を覆うように絶縁膜を形成する工程と、
異方性エッチングにより、前記半導体素子の上方と前記孔の底の前記絶縁膜を除去する工程と、
前記孔の底に金属拡散防止膜を形成する工程と、
前記孔に導電膜を埋める工程と
を有する半導体装置の製造方法。
（付記２）
前記半導体基板に前記孔を形成する工程は、前記孔を、前記半導体素子下に形成されたウェルよりも深く形成する付記１に記載の半導体装置の製造方法。
（付記３）
前記金属拡散防止膜を形成する工程は、前記孔の底の前記半導体基板を酸化して、前記金属拡散防止膜を形成する付記１または２に記載の半導体装置の製造方法。
（付記４）
前記半導体基板の酸化に、オゾン溶液を用いる付記３に記載の半導体装置の製造方法。
（付記５）
前記半導体基板の酸化に、酸素を含むプラズマを用いる付記３に記載の半導体装置の製造方法。
（付記６）
前記孔を形成する前に、前記半導体素子とコンタクトする導電部材を形成する工程をさらに有する付記１〜５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
前記半導体基板を裏面側から削り、前記金属拡散防止膜を除去して、前記導電膜を露出させる工程をさらに有する付記１〜６のいずれか１つに記載の半導体装置の製造方法。
（付記８）
前記半導体素子を覆って前記半導体基板上に他の絶縁膜を形成する工程をさらに有し、
前記半導体基板に孔を形成する工程は、前記他の絶縁膜と前記半導体基板とをエッチングして前記孔を形成し、
前記絶縁膜を形成する工程は、前記他の絶縁膜の上面と前記孔の内壁および底を覆うように前記絶縁膜を形成し、
前記絶縁膜を除去する工程は、前記他の絶縁膜の上面上の前記絶縁膜を除去する付記１〜７のいずれか１つに記載の半導体装置の製造方法。
（付記９）
前記孔に前記導電膜を埋める工程は、前記孔を埋め込んで前記他の絶縁膜上に前記導電膜を形成し、
前記他の絶縁膜の上面上の前記導電膜を研磨除去する工程をさらに有する付記８に記載の半導体装置の製造方法。
【符号の説明】
【００５４】
１ 半導体基板
２ 素子分離絶縁膜
３ トランジスタ
４ エッチングストッパ膜
５ 層間絶縁膜
６ コンタクトホール
７ａ 密着層
７ｂ Ｗ膜
７ コンタクトプラグ
８ カバー膜
９ ＳｉＯ膜
１０ 孔
１１ ライナー膜
１２ 金属拡散防止膜
１３ａ バリアメタル膜
１３ｂ Ｃｕ膜
１３ ＴＳＶ
１４ カバー膜
１５ 層間絶縁膜
１６ ハードマスク膜
１７ 配線溝
１８ａ バリアメタル膜
１８ｂ Ｃｕ膜
１８ 配線層
２１ 多層配線層
２２ 導電プラグ
２３ 配線層
ＲＰ１〜ＲＰ３ レジストパターン
【特許請求の範囲】
【請求項１】
半導体基板上に半導体素子を形成する工程と、
前記半導体基板に孔を形成する工程と、
前記半導体素子の上方と前記孔の内壁および底を覆うように絶縁膜を形成する工程と、
異方性エッチングにより、前記半導体素子の上方と前記孔の底の前記絶縁膜を除去する工程と、
前記孔の底に金属拡散防止膜を形成する工程と、
前記孔に導電膜を埋める工程と
を有する半導体装置の製造方法。
【請求項２】
前記半導体基板に前記孔を形成する工程は、前記孔を、前記半導体素子下に形成されたウェルよりも深く形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属拡散防止膜を形成する工程は、前記孔の底の前記半導体基板を酸化して、前記金属拡散防止膜を形成する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板の酸化に、オゾン溶液を用いる請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の酸化に、酸素を含むプラズマを用いる請求項３に記載の半導体装置の製造方法。
【請求項６】
前記孔を形成する前に、前記半導体素子とコンタクトする導電部材を形成する工程をさらに有する請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に半導体素子を形成する工程と、
前記半導体基板に孔を形成する工程と、
前記半導体素子の上方と前記孔の内壁および底を覆うように絶縁膜を形成する工程と、
異方性エッチングにより、前記半導体素子の上方と前記孔の底の前記絶縁膜を除去する工程と、
前記孔の底に金属拡散防止膜を形成する工程と、
前記孔に導電膜を埋める工程と
を有する半導体装置の製造方法。
【請求項２】
前記半導体基板に前記孔を形成する工程は、前記孔を、前記半導体素子下に形成されたウェルよりも深く形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属拡散防止膜を形成する工程は、前記孔の底の前記半導体基板を酸化して、前記金属拡散防止膜を形成する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板の酸化に、オゾン溶液を用いる請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の酸化に、酸素を含むプラズマを用いる請求項３に記載の半導体装置の製造方法。
【請求項６】
前記孔を形成する前に、前記半導体素子とコンタクトする導電部材を形成する工程をさらに有する請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【図１−１】
【図１−２】
【図１−３】
【図１−４】
【図１−５】
【図１−６】
【図１−７】
【図１−８】
【図１−９】
【図１−１０】
【図１−１１】
【図２−１】
【図２−２】
【図２−３】
【図２−４】
【図２−５】
【図３】
【図１−２】
【図１−３】
【図１−４】
【図１−５】
【図１−６】
【図１−７】
【図１−８】
【図１−９】
【図１−１０】
【図１−１１】
【図２−１】
【図２−２】
【図２−３】
【図２−４】
【図２−５】
【図３】
【公開番号】特開２０１３−５８６７２（Ｐ２０１３−５８６７２Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−１９６９８２（Ｐ２０１１−１９６９８２）
【出願日】平成２３年９月９日（２０１１．９．９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年９月９日（２０１１．９．９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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