説明

半導体装置の製造方法

【課題】オーミック電極をレーザアニールによって形成する場合にチッピングの発生を抑制できるようにする。
【解決手段】n+型基板1の裏面1b側にドレイン電極11を形成する際のレーザアニールをチップ内でのみ行い、ダイシング領域では行われないようする。これにより、ダイシングブレード60によってダイシングを行うときに、レーザ跡が残っていない場所をダイシングすることになるため、レーザ跡の影響を受けることなくダイシングが行え、チッピングが発生することを抑制することが可能となる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、オーミック電極を有する半導体装置の製造方法に関するものであり、特に半導体材料として炭化珪素(以下、SiCという)を用いたSiC半導体装置の製造方法に適用すると好適である。
【背景技術】
【0002】
従来より、SiC基板に縦型パワーデバイスを形成した場合、基板の厚さ方向の抵抗を低減するために、当該デバイスを薄膜化してドレイン電極を形成することが望まれている。このドレイン電極を形成するに際し、SiC基板とドレイン電極との接触抵抗を低減させたオーミック電極を形成するようにしている。ドレイン電極をオーミック電極とする方法としては、レーザアニールを適用することができる(例えば特許文献1、2参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2008−135611号公報
【特許文献2】特表2009−509339号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
レーザアニールによってドレイン電極をオーミック電極とする場合、レーザのビーム径がドレイン電極の面積に比べて小さく、例えばドレイン電極が5mm□であるのに対してレーザのビーム径が200μmφとなる。このため、レーザをX−Y平面上においてスキャンしながら移動させ、ドレイン電極の全域にレーザ光照射が行われるようにすることが必要になる。しかしながら、レーザアニールを行った後にSiC基板をチップ単位に分割するダイシングを行ったところ、チップが欠けるというチッピングが発生するという問題が生じることが確認された。
【0005】
本発明は上記点に鑑みて、縦型パワーデバイスなどの縦型素子を形成した半導体装置の製造方法において、オーミック電極をレーザアニールによって形成する場合にチッピングの発生を抑制できるようにすることを目的とする。
【課題を解決するための手段】
【0006】
上記問題を解決すべく、本発明者らが鋭意検討を行ったところ、チッピングの発生がレーザアニールを行ったときに筋状に残るレーザ跡(もしくはレーザ跡の間に残る凸部)が原因となっている可能性があることを見出した。本発明者らの試作検討によると、ダイシング方向とスキャン方向、つまりレーザ跡の長手方向とが略平行になるとチッピングが発生し易くなることが確認された。
【0007】
そこで、請求項1に記載の発明では、半導体基板(1)を用意し、当該半導体基板(1)の裏面(1b)に対して金属薄膜(110)を形成する金属薄膜形成工程と、金属薄膜形成工程の後、金属薄膜(110)にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる第1の電極(11)を形成する電極形成工程と、電極形成工程の後、ダイシング領域においてダイシングを行うことで第1の電極(11)が形成された半導体基板(1)をチップ単位に分割するダイシング工程と、を含み、電極形成工程では、金属薄膜(110)へのレーザ光照射をチップ単位で行い、ダイシング領域にはレーザ光照射が行われないようにすることを特徴としている。
【0008】
このように、半導体基板(1)の裏面(1b)側に第1の電極(11)を形成する際のレーザアニールをチップ内でのみ行い、ダイシング領域では行われないようにしている。このため、ダイシングを行うときに、レーザ跡が残っていない場所をダイシングすることになるため、レーザ跡の影響を受けることなくダイシングが行え、チッピングが発生することを抑制することが可能となる。
【0009】
例えば、請求項2に記載したように、半導体基板(1)に対して縦型デバイスを形成し、第1の電極として縦型デバイスの電極(11)を形成する工程として金属薄膜形成工程と電極形成工程とを行う場合、電極形成工程では、金属薄膜(110)へのレーザ光照射を縦型デバイスの電極(11)となる領域にのみ行い、ダイシング領域にはレーザ光照射が行われないようにすれば良い。
【0010】
請求項3に記載の発明では、電極形成工程では、金属薄膜(110)へのレーザ光照射をダイシング工程におけるダイシング方向に対して傾斜させて行い、ダイシング工程では、レーザ光照射によるレーザ跡を跨ぐようにダイシングを行うことを特徴としている。
【0011】
このように、レーザアニールをダイシング方向に対して傾斜させるようにしている。これにより、レーザ跡の長手方向に対してダイシング方向をずらし、レーザ跡を跨ぐようにダイシングを行うことが可能となり、ダイシング方向をレーザ跡に対して略平行にする場合のようなチッピングが発生することを抑制することができる。
【0012】
具体的には、請求項4に記載したように、電極形成工程では、金属薄膜(110)へのレーザ光照射をダイシング工程におけるダイシング方向に対して15〜75°傾斜させて行うことにより、チッピングを良好に抑制できる。
【0013】
請求項5に記載の発明では、電極形成工程では、金属薄膜(110)へのレーザ光照射を少なくとも交差する二方向において行うことで、チップ内において交差する複数のレーザ跡を形成し、レーザ跡が形成されていない領域に残る凸部を分断することを特徴としている。
【0014】
このように交差する複数のレーザ跡が形成されるようにし、レーザ跡が形成されていない領域に残る凸部を分断するようにしている。このため、レーザ跡の長手方向が一方向だけの場合において、ダイシング方向をレーザ跡に対して略平行にする場合のようなチッピングが発生することを抑制することができる。このようにしても、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。
【0015】
請求項6に記載の発明では、ダイシング工程では、ダイシング前に、第1の電極(11)に対してレーザ光照射によるレーザ跡とレーザ跡が形成されていない部分とによる凹凸の段差以上の厚みの接着層(112a)を有するダイシングテープ(112)を貼り付け、その後、ダイシングを行うことを特徴としている。
【0016】
このように、ダイシングテープ(112)を貼り付けると、レーザ跡とレーザ跡が形成されていない部分とによる凹凸を接着層(112a)によって埋めた状態にできる。この状態でダイシングを行うことにより、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。
【0017】
これら請求項1ないし6に記載の半導体装置の製造方法は、請求項7に記載したように、SiC半導体基板を用いてSiC半導体装置を製造する場合に適用すると好適である。すなわち、SiC半導体装置では、高い温度でのアニールが要求されるが、基板全部を高温にすると素子に影響を与える可能性がある。このため、レーザアニールような局所的なアニールを行うことで、低温プロセスによって第1の電極(11)をオーミック電極とすることが可能となり、素子への影響を抑制することが可能となる。
【0018】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【0019】
【図1】本発明の第1実施形態にかかるSiC半導体装置の製造方法により製造した縦型パワーMOSFETの断面図である。
【図2】図1に示した縦型パワーMOSFETにおけるドレイン電極11の製造工程を示した図である。
【図3】ダイシング前のn+型基板1上でのアニールの様子を示した図であり、(a)はn+型基板1の全体図、(b)は(a)の部分拡大図である。
【図4】本発明の第2実施形態の製造方法にてSiC半導体装置を製造するときのダイシング前のn+型基板1上でのアニールの様子を示した図であり、(a)はn+型基板1の全体図、(b)は(a)の部分拡大図である。
【図5】本発明の第3実施形態の製造方法にてSiC半導体装置を製造するときのダイシング前のn+型基板1上でのアニールの様子を示した図であり、(a)はn+型基板1の全体図、(b)は(a)の部分拡大図である。
【図6】本発明の第4実施形態の製造方法にてSiC半導体装置を製造するときのダイシング時の様子を示した断面図である。
【発明を実施するための形態】
【0020】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【0021】
(第1実施形態)
以下、本発明を図に示す実施形態について説明する。図1に、本実施形態に示すSiC半導体装置の製造方法により製造したプレーナ型MOSFET(縦型パワーMOSFET)の断面図を示す。本デバイスは、例えばインバータに適用すると好適なものである。図1に基づいて縦型パワーMOSFETの構造について説明する。
【0022】
縦型パワーMOSFETは、n+型半導体基板(以下、n+型基板という)1を用いて形成されている。n+型半導体基板1は、厚さは350μmとされ、上面を主表面1aとし、主表面1aの反対面である下面を裏面1bとしており、単結晶SiCからなるものである。このn+型基板1の主表面1a上には、n+型基板1よりも低いドーパント濃度を有するSiCにて構成されたn-型エピタキシャル層(以下、n-型エピ層という)2が積層されている。
【0023】
-型エピ層2の表層部における所定領域には、所定深さを有するp-型ベース領域3aおよびp-型ベース領域3b(以下、p-型ベース領域3a、3bという)が離間して形成されている。また、ベース領域3a、3bにおいて、一部厚さが厚くなったディープベース層30a、30bが形成されている。このディープベース層30a、30bは、n+型ソース領域4a、4bに重ならない部分に形成されており、p-型ベース領域3a、3bのうちディープベース層30a、30bが形成された厚みが厚くなった部分が、ディープベース層30aが形成されていない厚みの薄い部分よりも不純物濃度が濃くなっている。
【0024】
このようなディープベース層30a、30bによって、ディープベース層30a、30b下のn-型エピ層2における厚さが薄くなり(n+型半導体n+型基板1とディープベース層30a、30bとの距離が短くなり)電界強度を高くすることができ、アバランシェブレークダウンさせ易くすることができる。
【0025】
また、p-型ベース領域3aの表層部における所定領域には、当該p-型ベース領域3aよりも浅いn+型ソース領域4aが形成され、p-型ベース領域3bの表層部における所定領域には、当該p-型ベース領域3bよりも浅いn+型ソース領域4bがそれぞれ形成されている。
【0026】
さらに、n+型ソース領域4aとn+型ソース領域4bとの間におけるn-型エピ層2およびp-型ベース領域3a、3bの表面部にはn-型層5aおよびn+型層5bからなるn-型SiC層5が延設されている。つまり、p-型ベース領域3a、3bの表面部においてソース領域4a、4bとn-型エピ層2とを繋ぐようにn-型SiC層5が配置されている。このn-型SiC層5は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、n-型SiC層5を表面チャネル層という。
【0027】
表面チャネル層5は、例えばn-型エピ層2およびp-型ベース領域3a、3bの表面部にn型不純物をイオン注入することで形成されている。表面チャネル層5のうちp-型ベース領域3a、3bの上部に配置されたn-型層5aのドーパント濃度は、1×1015cm-3〜1×1017cm-3程度の低濃度となっており、かつ、n-型エピ層2およびp-型ベース領域3a、3bのドーパント濃度以下となっている。また、n-型エピ層2の表面部に形成されたn+型層5bのドーパント濃度は、n-型エピ層2よりも高濃度とされている。これにより、低オン抵抗化が図られている。
【0028】
また、p-型ベース領域3a、3b、n+型ソース領域4a、4bの表面部には凹部6a、6bが形成されており、凹部6a、6bの底部からp型不純物濃度が濃いディープベース層30a、30bが露出させられている。
【0029】
表面チャネル層5の上面およびn+型ソース領域4a、4bの上面にはゲート絶縁膜(シリコン酸化膜)7が形成されている。さらに、ゲート絶縁膜7の上にはゲート電極8が形成されており、ゲート電極8は絶縁膜9にて覆われている。当該絶縁膜9としては、シリコン酸化膜が用いられている。その上にはソース電極10が形成され、ソース電極10はn+型ソース領域4a、4bおよびp-型ベース領域3a、3bと接している。また、n+型基板1の裏面1bには、ドレイン電極11が形成されている。このドレイン電極11は、n+型基板1の裏面1bに対してオーミック接合されたオーミック電極によって構成されている。
【0030】
なお、上記構造において、ソース電極10が本発明の第2の電極に相当し、ドレイン電極11が本発明の第1の電極に相当する。
【0031】
次に、図1に示す縦型パワーMOSFETの製造方法について説明する。ただし、本実施形態にかかる縦型パワーMOSFETの基本的な製造方法に関しては従来と同様であるため、従来と異なるドレイン電極11の形成方法についてのみ説明する。
【0032】
図2は、図1に示した縦型パワーMOSFETにおけるドレイン電極11の製造工程を示した図である。なお、図2では、簡略化のため縦型パワーMOSFETの素子構造については図示を省略してある。
【0033】
まず、図2(a)に示すように、n+型基板1の表面側に図1に示されるデバイスを形成したもの、すなわちドレイン電極11を除くソース電極10まで形成したものを用意したのち、n+型基板1を薄膜化し、n+型基板1の厚さを例えば350μmとする。
【0034】
次に、図2(b)に示す工程では、n+型基板1の裏面1b上に金属薄膜110を形成する(金属薄膜形成工程)。例えば、n+型基板1の裏面1b上にNiを蒸着させることにより、n+型基板1の裏面1b上に金属薄膜110を形成する。
【0035】
続く、図2(c)に示す工程では、金属薄膜110にレーザ光照射を行うことによりレーザアニールを行う(電極形成工程)。例えば、LD励起固体レーザを用いて、スキャニングしながらX−Y平面上においてレーザ光50をn+型基板1の裏面1b上で走査し、チップ単位でレーザ光照射が行われ、ダイシング領域にはレーザ光照射が行われないようにする。これにより、金属薄膜110を構成する金属(本実施形態ではNi)とn+型基板1を構成するSiとを反応させてシリサイド化させることで、図2(d)に示される合金層111を生成することができる。この合金層111によってオーミック電極からなるドレイン電極11を構成することができる。このように、レーザアニールのような局所的なアニールを行うことで、低温プロセスによってドレイン電極11をオーミック電極とすることが可能となり、素子への影響を抑制することが可能となる。
【0036】
この後、図2(d)に示す工程では、ダイシングブレード60を用いて、ダイシング領域においてn+型基板1をダイシングすることで、チップ単位に分割する(ダイシング工程)。これにより、図1に示した縦型パワーMOSFETを備えたSiC半導体装置が完成する。
【0037】
このようなSiC半導体装置の製造方法では、図2(d)の工程において、レーザアニール時に、チップ単位でレーザ光照射が行われ、ダイシング領域にはレーザ光照射が行われないようにしている。このため、図3に示すような状態でアニールが行われることになる。
【0038】
図3は、ダイシング前のn+型基板1上でのアニールの様子を示した図であり、(a)はn+型基板1の全体図、(b)は(a)の部分拡大図であり、ダイシングラインとの関係についても示してある。図3(b)中の太線はレーザアニールによるレーザ跡を示している。この図に示されるように、チップ単位でレーザ光照射を行っているため、ダイシング領域にはレーザ光照射が行われていないようにしてある。
【0039】
上記したように、レーザアニール後にダイシングを行うとき、筋状にレーザ跡が残った状態になっている。本発明者らが鋭意検討によると、この筋状のレーザ跡、具体的にはレーザ跡とスキャンされていない領域とによる凹凸形状がチッピングの発生要因になっている可能性があることが確認された。本発明者らの試作検討によると、ダイシング方向とスキャン方向、つまりレーザ跡の長手方向とが略平行になるとチッピングが発生し易くなることが確認された。
【0040】
このため、本実施形態では、ダイシングブレード60が通過するダイシング領域には、レーザ跡が形成されないようにしている。このようにすることで、ダイシングブレード60によってダイシングを行うときに、レーザ跡が残っていない場所をダイシングすることになるため、レーザ跡の影響を受けることなくダイシングが行え、チッピングが発生することを抑制することが可能となる。
【0041】
以上説明したように、本実施形態では、n+型基板1の裏面1b側にドレイン電極11を形成する際のレーザアニールをチップ内でのみ行い、ダイシング領域では行われないようにしている。このため、ダイシングブレード60によってダイシングを行うときに、レーザ跡が残っていない場所をダイシングすることになるため、レーザ跡の影響を受けることなくダイシングが行え、チッピングが発生することを抑制することが可能となる。
【0042】
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してレーザアニール方法を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0043】
図4は、本実施形態の製造方法にてSiC半導体装置を製造するときのダイシング前のn+型基板1上でのアニールの様子を示した図であり、(a)はn+型基板1の全体図、(b)は(a)の部分拡大図であり、ダイシングラインとの関係についても示してある。図4(b)中の太線はレーザアニールによるレーザ跡を示している。この図に示されるように、本実施形態では、レーザアニールをダイシングブレード60によるダイシング方向に対して傾斜させるようにしている。これにより、レーザ跡の長手方向に対してダイシング方向をずらし、レーザ跡を跨ぐようにダイシングを行うことが可能となり、ダイシング方向をレーザ跡に対して略平行にする場合のようなチッピングが発生することを抑制することができる。実験によると、レーザ光照射をダイシング方向に対して15〜75°傾斜させて行うと好ましいという結果が得られた。このようにしても、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。
【0044】
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対してレーザアニール方法を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0045】
図5は、本実施形態の製造方法にてSiC半導体装置を製造するときのダイシング前のn+型基板1上でのアニールの様子を示した図であり、(a)はn+型基板1の全体図、(b)は(a)の部分拡大図であり、ダイシングラインとの関係についても示してある。図5(b)中の太線はレーザアニールによるレーザ跡を示している。この図に示されるように、角度を変えて二方向にスキャンすることでレーザアニールを行っている。具体的には、本実施形態では、レーザアニールを互いに直交する二方向に行っている。各レーザアニールの間隔はチップの間隔よりも小さくされており、チップ内において交差する複数のレーザ跡が形成された状態となっている。このように交差する複数のレーザ跡が形成されたものでは、レーザ跡が形成されていない領域に残る凸部を分断することが可能となる。このため、レーザ跡の長手方向が一方向だけの場合において、ダイシング方向をレーザ跡に対して略平行にする場合のようなチッピングが発生することを抑制することができる。このようにしても、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。
【0046】
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態は、第1実施形態のようにレーザアニール方法を従来に対して変更するのではなく、レーザアニール後のダイシング時の前処理を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
【0047】
図6は、本実施形態の製造方法にてSiC半導体装置を製造するときのダイシング時の様子を示した断面図である。この図に示す工程は、第1実施形態で説明した図2(d)の工程に代えて行われる。
【0048】
図6に示すように、ダイシング前に合金層111の表面にダイシングテープ112を貼り付けておく。ダイシングテープ112は、レーザアニールによって形成されるレーザ跡とレーザ跡が形成されていない部分とによる凹凸の段差(高低差)以上の接着層112aを有するものとされている。このため、ダイシングテープ112を貼り付けた状態において、レーザ跡とレーザ跡が形成されていない部分とによる凹凸を接着層112aによって埋めた状態にできる。この状態でダイシングを行うことにより、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。
【0049】
(他の実施形態)
上記各実施形態では、レーザ跡の影響をあまり受けないようにダイシングが行えるレーザアニール工程の一例を示したが、各実施形態相互間において適宜組み合わせたレーザアニール工程を行うようにしても良い。例えば、第1実施形態のよにダイシング領域にレーザ光照射が行われないようにしつつ、第2実施形態のようにスキャン方向をダイシング方向に対して傾斜させるようにしたり、第3実施形態のように交差する異なる二方向にスキャンするようにしたり、第4実施形態のようにダイシングテープを貼り付けたりすることを組み合わせて行うようにしても良い。
【0050】
また、上記各実施形態では、縦型パワーMOSFETを例に挙げて説明したが、これは単なる一例であり、ダイオードやIGBTなどの他の縦型素子を備えたSiC半導体装置の製造方法についても本発明を適用することが可能である。ダイオードの場合、アノード電極やカソード電極が第1、第2の電極となり、IGBTの場合には、コレクタ電極エミッタ電極が第1、第2の電極となる。なお、第1実施形態では、ダイシング領域にレーザ光照射が行われないようにしており、縦型パワーMOSFETのドレイン電極11となる領域にのみレーザ光照射が行われるようにしたが、縦型素子としてダイオードやIGBTを形成する場合にも、裏面電極(例えばカソード電極やコレクタ電極)となる領域にのみレーザ光照射が行われるようにすれば良い。
【0051】
さらに、上記各実施形態では、半導体装置としてSiC半導体装置を例に挙げて説明したが、シリコンなどの他の半導体材料によって構成される半導体装置についても、本発明を適用することができる。
【符号の説明】
【0052】
1 n+型基板
1a 主表面
1b 裏面
10 ソース電極(第2の電極)
11 ドレイン電極(第1の電極)
50 レーザ光
60 ダイシング
110 金属薄膜
111 合金層
112 ダイシングテープ
112a 接着層

【特許請求の範囲】
【請求項1】
主表面(1a)および当該主表面の反対面である裏面(1b)を有する単結晶からなる半導体基板(1)と、該半導体基板(1)の裏面(1b)に対して形成されるオーミック電極からなる第1の電極(11)と、前記半導体基板(2)の主表面(1a)に形成される第2の電極(10)と、を有する半導体装置の製造方法であって、
前記半導体基板(1)を用意し、当該半導体基板(1)の裏面(1b)に対して金属薄膜(110)を形成する金属薄膜形成工程と、
前記金属薄膜形成工程の後、前記金属薄膜(110)にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる前記第1の電極(11)を形成する電極形成工程と、
前記電極形成工程の後、ダイシング領域においてダイシングを行うことで前記第1の電極(11)が形成された前記半導体基板(1)をチップ単位に分割するダイシング工程と、を含み、
前記電極形成工程では、前記金属薄膜(110)へのレーザ光照射をチップ単位で行い、前記ダイシング領域にはレーザ光照射が行われないようにすることを特徴とする半導体装置の製造方法。
【請求項2】
前記半導体基板(1)に対して縦型デバイスを形成し、前記第1の電極として前記縦型デバイスの電極(11)を形成する工程として前記金属薄膜形成工程と前記電極形成工程とを行い、
前記電極形成工程では、前記金属薄膜(110)へのレーザ光照射を前記縦型デバイスの前記電極(11)となる領域にのみ行い、前記ダイシング領域にはレーザ光照射が行われないようにすることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
主表面(1a)および当該主表面の反対面である裏面(1b)を有する単結晶からなる半導体基板(1)と、該半導体基板(1)の裏面(1b)に対して形成されるオーミック電極からなる第1の電極(11)と、前記半導体基板(2)の主表面(1a)に形成される第2の電極(10)と、を有する半導体装置の製造方法であって、
前記半導体基板(1)を用意し、当該半導体基板(1)の裏面(1b)に対して金属薄膜(110)を形成する金属薄膜形成工程と、
前記金属薄膜形成工程の後、前記金属薄膜(110)にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる前記第1の電極(11)を形成する電極形成工程と、
前記電極形成工程の後、ダイシング領域においてダイシングを行うことで前記第1の電極(11)が形成された前記半導体基板(1)をチップ単位に分割するダイシング工程と、を含み、
前記電極形成工程では、前記金属薄膜(110)へのレーザ光照射を前記ダイシング工程におけるダイシング方向に対して傾斜させて行い、
前記ダイシング工程では、前記レーザ光照射によるレーザ跡を跨ぐように前記ダイシングを行うことを特徴とする半導体装置の製造方法。
【請求項4】
前記電極形成工程では、前記金属薄膜(110)へのレーザ光照射を前記ダイシング工程におけるダイシング方向に対して15〜75°傾斜させて行うことを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
主表面(1a)および当該主表面の反対面である裏面(1b)を有する単結晶からなる半導体基板(1)と、該半導体基板(1)の裏面(1b)に対して形成されるオーミック電極からなる第1の電極(11)と、前記半導体基板(2)の主表面(1a)に形成される第2の電極(10)と、を有する半導体装置の製造方法であって、
前記半導体基板(1)を用意し、当該半導体基板(1)の裏面(1b)に対して金属薄膜(110)を形成する金属薄膜形成工程と、
前記金属薄膜形成工程の後、前記金属薄膜(110)にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる前記第1の電極(11)を形成する電極形成工程と、
前記電極形成工程の後、ダイシング領域においてダイシングを行うことで前記第1の電極(11)が形成された前記半導体基板(1)をチップ単位に分割するダイシング工程と、を含み、
前記電極形成工程では、前記金属薄膜(110)へのレーザ光照射を少なくとも交差する二方向において行うことで、チップ内において交差する複数のレーザ跡を形成し、レーザ跡が形成されていない領域に残る凸部を分断することを特徴とする半導体装置の製造方法。
【請求項6】
主表面(1a)および当該主表面の反対面である裏面(1b)を有する単結晶からなる半導体基板(1)と、該半導体基板(1)の裏面(1b)に対して形成されるオーミック電極からなる第1の電極(11)と、前記半導体基板(2)の主表面(1a)に形成される第2の電極(10)と、を有する半導体装置の製造方法であって、
前記半導体基板(1)を用意し、当該半導体基板(1)の裏面(1b)に対して金属薄膜(110)を形成する金属薄膜形成工程と、
前記金属薄膜形成工程の後、前記金属薄膜(110)にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる前記第1の電極(11)を形成する電極形成工程と、
前記電極形成工程の後、ダイシング領域においてダイシングを行うことで前記第1の電極(11)が形成された前記半導体基板(1)をチップ単位に分割するダイシング工程と、を含み、
前記ダイシング工程では、前記ダイシング前に、前記第1の電極(11)に対して前記レーザ光照射によるレーザ跡とレーザ跡が形成されていない部分とによる凹凸の段差以上の厚みの接着層(112a)を有するダイシングテープ(112)を貼り付け、その後、前記ダイシングを行うことを特徴とする半導体装置の製造方法。
【請求項7】
前記半導体基板(1)として炭化珪素半導体基板を用いることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置の製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【公開番号】特開2013−77593(P2013−77593A)
【公開日】平成25年4月25日(2013.4.25)
【国際特許分類】
【出願番号】特願2011−214899(P2011−214899)
【出願日】平成23年9月29日(2011.9.29)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】