半導体装置の製造方法
【課題】半導体基板等にダメージを与えることなくゲート絶縁膜を形成する半導体装置の製造方法を提供する。
【解決手段】半導体基板上に誘電体膜を形成する成膜工程と、前記誘電体膜を熱処理する熱処理工程と、前記誘電体膜上の一部に電極を形成する電極形成工程と、前記電極の形成されていない前記誘電体膜にイオン化したガスクラスターを照射する照射工程と、前記照射工程の後、ウェットエッチングにより、前記イオン化したガスクラスターの照射された領域における前記誘電体膜を除去するエッチング工程と、を有することを特徴とする半導体装置の製造方法を提供することにより上記課題を解決する。
【解決手段】半導体基板上に誘電体膜を形成する成膜工程と、前記誘電体膜を熱処理する熱処理工程と、前記誘電体膜上の一部に電極を形成する電極形成工程と、前記電極の形成されていない前記誘電体膜にイオン化したガスクラスターを照射する照射工程と、前記照射工程の後、ウェットエッチングにより、前記イオン化したガスクラスターの照射された領域における前記誘電体膜を除去するエッチング工程と、を有することを特徴とする半導体装置の製造方法を提供することにより上記課題を解決する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するもので、特にＭＩＳ型ＦＥＴの製造方法に関する。
【背景技術】
【０００２】
従来、ＭＩＳ（Metal-Insulator-Semiconductor）型ＦＥＴ（Field-Effect Transistor）のゲート絶縁膜として、シリコン酸化膜が用いられている。シリコン基板を熱酸化して形成されたシリコン酸化膜は、シリコン基板との界面における欠陥が少なく、偶発的な絶縁破壊が起きる確率も低いため、非常に品質が高い絶縁膜となる。
【０００３】
近年、より一層の半導体装置の高集積化の要求に伴い、ＬＳＩに用いるＭＩＳ型ＦＥＴは、その寸法を比例関係を保ったまま縮小することでその性能を継続的に向上させてきた。現在、最新のLogic ＬＳＩ等では、ゲート長４０ｎｍ以下、ゲート絶縁膜として用いられるシリコン酸化膜の膜厚２ｎｍ未満のものが用いられている。本来の比例縮小の原則に従うならば、ゲート絶縁膜は膜厚１ｎｍ程度のシリコン酸化膜を用いることが好ましいが、物理膜厚が１ｎｍ程度のシリコン酸化膜は、直接トンネリングによるリーク電流が非常に大きく、ＬＳＩの消費電力の増大をもたらすこととなる。これを解決するために、high-k膜と呼ばれるシリコン酸化物よりも誘電率の大きい金属酸化物、たとえばＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２などを主成分とした膜がゲート絶縁膜として用いられている。high-k膜を用いることにより、物理膜厚の厚い膜であっても、シリコン酸化物の場合と同等のゲート容量を得ることができるため、トンネル電流の増大を抑制し、消費電力の小さいＬＳＩを製造することができる。
【０００４】
以下、図１に基づき第１の従来技術による半導体装置の製造方法を説明する。
【０００５】
最初に、図１（ａ）に示すようにＳｉ基板等の半導体基板１１上にhigh-k膜１２をＣＶＤ(Chemical Vapor Deposition)法やＡＬＤ(Atomic Layer Deposition)法を用いて形成する。ここで形成されるhigh-k膜１２は、としてはＨｆＯ２（酸化ハフニウム）などを主体とする膜が代表的である。
【０００６】
次に、図１（ｂ）に示すように、high-k膜１２上に電極膜１３を形成する。電極膜１３は単層の多結晶シリコンからなる場合もあるし、下層にＴｉＮ等の金属層、上層に多結晶シリコンを積層した構造からなる場合もある。
【０００７】
次に、図１（ｃ）に示すように、ハードマスク層１４を成膜し、その上にフォトリソグラフィ法等によりレジストパターン１５を形成する。その後、レジストパターン１５をマスクとしてハードマスク層１４の露出している領域をＲＩＥ(reactive ion etching)等の異方性エッチングにより除去し、更に、レジストパターン１５をアッシング等で除去することにより、図１（ｄ）に示すようにハードマスク１４ａを形成する。
【０００８】
次に、図１（ｅ）に示すように、ハードマスク１４ａをマスクとして電極膜１３の露出している領域をhigh-k膜１２に対して選択的にエッチングすることにより、ゲート電極１３ａを形成する。
【０００９】
次に、図１（ｆ）に示すように、ハードマスク１４ａ及びゲート電極１３ａをマスクとしてＲＩＥ等の異方性エッチングを行うことにより、露出しているhigh-k膜１２を半導体基板１１に対して選択的にエッチングし、半導体基板１１を露出させる。これにより、ゲート領域のhigh-k膜１２ａを形成する。
【００１０】
この後、低加速イオン注入と高温短時間アニール等を組み合わせた工程で、浅い不純物拡散層を含むソース・ドレインを形成し、さらに配線を形成してhigh-kゲート絶縁膜を有するＭＩＳ型ＦＥＴを形成することができる。
【００１１】
また、異方性エッチングの代わりに、ウェットエッチング等の等方性エッチングを用いて、ゲート電極１３ａの形成されていない領域のhigh-k膜１２を除去しても同等の効果を得ることができる。このような方法により形成されたものの典型的な断面図を図１（ｇ）に示す。
【００１２】
一方で、実際のＬＳＩを製造する場合、回路的な要請に応じて同一チップ内で複数の異なる仕様のＦＥＴを組み合わせて使用することが通常行われている。この場合、ＦＥＴのゲート絶縁膜も絶縁膜耐圧やリーク電流などの仕様に合わせて複数の異なる膜厚のものを用いる場合がある。以下図２に基づき第２の従来技術による半導体装置の製造方法を説明する。この方法はhigh-kを用いて多種膜厚のゲート絶縁膜を形成する方法である。
【００１３】
最初に、図２（ａ）に示すように、Ｓｉ基板等の半導体基板２１に素子分離領域２２、ウェル２３を形成し、さらに半導体基板２１の表面を熱酸化することによりＳｉＯ２膜２４を形成する。
【００１４】
次に、図２（ｂ）に示すように、フォトリソグラフィ法等を用いてレジストパターン２５を形成する。
【００１５】
次に、図２（ｃ）に示すように、レジストパターン２５の形成されていない領域のＳｉＯ２膜２４を希弗酸等を用いて除去する。
【００１６】
次に、図２（ｄ）に示すように、レジストパターン２５をアッシングやＨ２ＳＯ４とＨ２Ｏ２との混合液等を用いて除去する。このようにして、ＳｉＯ２膜２４が形成されている領域ａ１とＳｉＯ２膜２４が形成されていない領域ａ２とを形成する。
【００１７】
次に、図２（ｅ）に示すように、半導体基板２１の表面に熱酸化によりＳｉＯ２膜を形成する。これにより、ＳｉＯ２膜２４が形成されている領域ａ１においては、ＳｉＯ２膜２４を含む膜厚の厚いＳｉＯ２膜２６ａが形成され、ＳｉＯ２膜２４が形成されていない領域ａ２においては、熱酸化により形成された膜厚の薄いＳｉＯ２膜２６ｂが形成される。
【００１８】
次に、図２（ｆ）に示すように、high-k膜２７を形成する。これにより、領域ａ１においては、厚いＳｉＯ２膜２６ａとhigh-k膜２７とが積層された絶縁膜が形成され、領域ａ２においては、薄いＳｉＯ２膜２６ｂとhigh-k膜２７とが積層された絶縁膜とが形成される。
【００１９】
この後、第1の従来例と同様の方法で、ゲート電極、ソース・ドレイン等を形成することによりＭＩＳ型ＦＥＴが作製される。
【００２０】
上記においては、２種類の異なる絶縁膜厚を有するＭＩＳ型ＦＥＴの製造方法について説明したが、同様に追加のフォトリソグラフィとウェットエッチング、酸化を所望の回数行うことで、２種類より多い異なる絶縁膜厚を有するＭＩＳ型ＦＥＴを製造することも可能である。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００４−７１９７３号公報
【特許文献２】特開２００２−３３４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
ところで、第１の従来技術による半導体装置の製造方法によれば、図１（ｆ）に示すＲＩＥ等のエッチング工程においては、半導体基板との選択性に注意した場合であってもほとんどの場合その選択比は不十分であり、Ｓｉ基板等の半導体基板１１においてオーバーエッチング１６ａが発生する。また、半導体基板１１の基板面に対して垂直な方向への運動エネルギーをもったイオンによりエッチングが行なわれるため、半導体基板１１がエッチングされた部分では、ダメージ１６ｂが発生しやすい。これらはいずれも、形成される半導体装置の性能を損なうものである。
【００２３】
また、第２の従来技術による半導体装置の製造方法によれば、図２（ｃ）に示すようにＳｉＯ２膜２４の表面にレジストパターン２５を形成しＲＩＥ等によりレジストパターン２５の形成されていない領域のＳｉＯ２膜２４を除去するものであるため、レジストパターンやエッチングガスに含まれるＣ（炭素）等が、半導体基板２１またはＳｉＯ２膜２４の表面に付着し拡散し、半導体基板２１とゲート絶縁膜との界面に界面準位が形成される要因や、ゲート絶縁膜の絶縁破壊耐圧の低下の要因となっていた。
【００２４】
従って、基板にダメージを与えることなく誘電体膜を完全に除去することによりゲート絶縁膜を形成することができる半導体装置の製造方法、また、シリコン基板等の半導体基板の表面を清浄に保ちつつ基板上に異なる膜厚の誘電体膜を形成することのできる半導体装置の製造方法が望まれている。
【課題を解決するための手段】
【００２５】
本発明は、半導体基板上に誘電体膜を形成する成膜工程と、前記誘電体膜を熱処理する熱処理工程と、前記誘電体膜上の一部に電極を形成する電極形成工程と、前記電極の形成されていない前記誘電体膜にイオン化したガスクラスターを照射する照射工程と、前記照射工程の後、ウェットエッチングにより、前記イオン化したガスクラスターの照射された領域における前記誘電体膜を除去するエッチング工程と、を有することを特徴とする。
【００２６】
また、本発明は、前記誘電体膜を構成する材料は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２のいずれかを含む材料であることを特徴とする。
【００２７】
また、本発明は、前記電極形成工程は、前記誘電体膜上に電極膜を形成し、前記電極膜上に酸化膜又は窒化膜からなる化合物膜を形成し、前記化合物膜上にレジストパターンを形成し、前記レジストパターンをマスクとして前記レジストパターンの形成されていない領域の化合物膜を除去することにより化合物マスクを形成し、前記化合物マスクの形成されていない領域における前記電極膜を除去するものであることを特徴とする。
【００２８】
また、本発明は、前記誘電体膜の膜厚は、２ｎｍ以下であることを特徴とする。
【００２９】
また、本発明は、半導体基板上に誘電体膜を形成する誘電体膜形成工程と、前記誘電体膜上にレジストパターンを形成するレジストパターン形成工程と、前記レジストパターンの形成されていない前記誘電体膜にイオン化したガスクラスターを照射する照射工程と、前記誘電体膜のうち、前記イオン化したガスクラスターが照射された領域の膜厚方向の一部をウェットエッチングにより除去するエッチング工程と、を含むものであって、前記誘電体膜はゲート絶縁膜となるものであり、前記誘電体膜の膜厚が異なる２つの領域を形成することを特徴とする。
【００３０】
また、本発明は、半導体基板上に第１の誘電体膜を形成する第１誘電体膜形成工程と、前記第１誘電体膜上に前記第１の誘電体膜を構成する材料の比誘電率よりも高い比誘電率を有する材料により構成される第２の誘電体膜を形成する第２誘電体膜形成工程と、前記第２の誘電体膜上にレジストパターンを形成するレジストパターン形成工程と、前記レジストパターンの形成されていない前記第２の誘電体膜にイオン化したガスクラスターを照射する照射工程と、前記第２の誘電体膜のうち、前記イオン化したガスクラスターが照射された領域の膜厚方向の一部をウェットエッチングにより除去するエッチング工程と、を含むものであって、ゲート絶縁膜は前記第１の誘電体膜と前記第２の誘電体膜とにより形成されるものであり、前記ゲート絶縁膜は、前記イオン化したガスクラスターが照射された領域とされていない領域とにおいて膜厚が異なるものであることを特徴とする。
【００３１】
また、本発明は、前記誘電体膜または前記第２の誘電体膜を構成する材料は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２のいずれかを含む材料であることを特徴とする。
【００３２】
また、本発明は、前記ウェットエッチングは希フッ酸によるエッチングであることを特徴とする。
【００３３】
また、本発明は、前記ガスクラスターを構成する原子の数の平均は、１０００以上であることを特徴とする。
【発明の効果】
【００３４】
本発明によれば、ゲート絶縁膜等としてHigh-k膜を用いた場合において、基板にダメージを与えることなく完全に除去することのできる半導体装置の製造方法、及び、基板上に異なる膜厚のHigh-k膜を形成する場合に、できるだけコンタミの混入を低減させた半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】（ａ）〜（ｆ） 第１の従来技術による半導体装置の製造方法の工程断面図、（ｇ） 第１の従来技術による半導体装置の他の製造方法の説明図
【図２】（ａ）〜（ｆ） 第２の従来技術による半導体装置の製造方法の工程断面図
【図３】（ａ）〜（ｇ） 第１の実施の形態における半導体装置の製造方法の工程断面図
【図４】ガスクラスター照射有無によるhigh-k膜の特性図
【図５】ガスクラスター照射装置の構成図
【図６】（ａ）〜（ｅ） 第２の実施の形態における半導体装置の製造方法の工程断面図
【発明を実施するための形態】
【００３６】
本発明を実施するための形態について、以下に説明する。
【００３７】
〔第１の実施の形態〕
第１の実施の形態を図３に基づき説明する。本実施の形態はゲート絶縁膜としてhigh-k膜を形成する半導体装置の製造方法である。
【００３８】
最初に、図３（ａ）に示すように、Ｓｉ基板等の半導体基板１０１上にhigh-k膜１０２を成膜する。ここで形成されるhigh-k膜１０２を構成する材料としてＨｆＯ２（酸化ハフニウム）、ＺｒＯ２（酸化ジルコニウム）、Ａｌ２Ｏ３（酸化アルミニウム）、Ｔａ２Ｏ５（五酸化タンタル）、ＴｉＯ２（酸化チタン）、希土類酸化物等及びこれらの混合、及びこれらにＳｉを添加したもの、さらにそれらを窒化処理したもの等があげられる。high-k膜の形成方法としては、ＣＶＤまたはＡＬＤが好適であるが、添加する物質の種類によっては、ＰＶＤを併用することもできるし、プラズマ窒化等を併用することもできる。high-k膜１０２の膜厚は、現在最先端のLogic ＬＳＩに用いられているもので、典型的には２ｎｍを下回る程度である。high-k膜１０２を形成した後、望ましくは５００℃乃至８００℃で数分から数十分、あるいは、９００℃乃至１１００℃で数秒以内の熱処理を行う。熱処理を行う雰囲気は、Ａｒ、Ｎ２などの不活性ガスあるいは、これらに数％以下の微量の酸素を添加した雰囲気が好適である。この熱処理は、high-k膜を緻密化し、誘電率を高くする効果と、後で説明するように、希弗酸によるエッチングレートを遅くする効果がある。
【００３９】
次に、図３（ｂ）に示すように、high-k膜１０２上に電極膜１０３を形成する。電極膜１０３としては、多結晶シリコンなどが代表的である。多結晶シリコンには抵抗を低下させ、電極として適切な仕事関数を与えるために、Ａｓ（ヒ素）、Ｐ（リン）等のｎ型を示す導電性不純物か、あるいはＢ（ホウ素）等のｐ型を示す導電性不純物を添加した後に、熱処理を行い電気的に活性化させる。この不純物添加と活性化の処理は、ゲート電極のパターニング前に行ってもよいし、ゲートパターニング後にマスクを除去してから行ってもよい。また、ゲート電極としては、下層に所望の仕事関数を持つ金属を堆積し、その上に適宜多結晶シリコンに導電性不純物を添加した膜やＷを含む膜等の電極のシート抵抗を低下させるための膜を積層したものでもよい。ただし、これらの膜は、後にhigh-k膜１０２の一部を希弗酸で除去する工程の際に、希弗酸におけるエッチングレートが十分に遅いことが必要である。
【００４０】
次に、図３(c)に示すように、電極膜１０３上にハードマスク層１０４としてＳｉＯ２膜を形成し、更に、ハードマスク層１０４上にレジストパターン１０５を形成する。ハードマスク層は、ＳｉＯ２を主成分とするもの等が代表的であるが、電極膜１０３の材質によってはＳｉＮを主成分とするもの等を適宜選択することができる。また、レジストパターン１０５は、ハードマスク層１０４上にフォトレジストを塗布し、プリベーク、露光装置による露光、現像を行うことにより、ハードマスク層１０４上において、後述するハードマスク１０４ａが形成される領域にレジストパターン１０５を形成する。
【００４１】
次に、図３（ｄ）に示すように、レジストパターン１０５をマスクとしてハードマスク層１０４を異方性エッチングし、この後、アッシング等によりレジストパターン１０５を除去する。これによりハードマスク１０４ａを形成する。
【００４２】
次に、図３（ｅ）に示すように、ハードマスク１０４ａをマスクとして、露出している電極膜１０３を異方性エッチングにより除去することにより、ゲート電極１０３ａを形成する。このとき、電極膜１０３を形成する材料である多結晶シリコン、金属などはＨＢｒ、Ｃｌ２、ＳＦ６、ＮＦ３等を含むガスを用いてＲＩＥ等により異方性エッチングすることで、良好にエッチングされることが知られているが、一般にこれらのガス系による基板加熱を併用しないエッチングでは、high-k膜１０２に対するエッチングレートが非常に遅いことが知られている。そのため、high-k膜１０２は図に示すように残存する。
【００４３】
次に、図３（ｆ）に示すように、イオン化したガスクラスター１０６を照射することにより、ゲート電極１０３ａの形成されていない領域のhigh-k膜１０２が変質し、変質膜１０２ｂが形成される。この変質膜１０２ｂは、後述するように弗酸を含む液に対して高いエッチングレートを持つ。尚、イオン化したガスクラスターの照射装置については後述する。イオン化したガスクラスターに用いられる元素としては、アルゴン、酸素、窒素等が挙げられる。
【００４４】
次に、図３（ｇ）に示すように、弗酸を含む液を用いて、変質膜１０２ｂを除去する。これにより、ゲート電極１０３ａの形成されている領域にのみゲート領域のhigh-k膜１０２ａを形成することができる。
【００４５】
この後、ハードマスク１０４ａ及びゲート電極１０３ａをマスクとして半導体基板１０１にイオン注入を行うことにより、ゲート電極１０３ａに対して自己整合的にソース/ドレイン電極を形成し、周知の方法で層間絶縁膜及び配線を形成する。これにより、high-k膜を有するＭＯＳ型ＦＥＴを形成することができる（図示せず）。
【００４６】
本実施の形態における半導体装置の製造方法によれば、半導体基板１０１にダメージを与えることなく、表面の露出した領域のhigh-k膜１０２を変質膜１０２ｂとし、ウェットエッチングにより完全に除去することができる。これにより、後に形成するソース/ドレインの接合リーク電流の少ない、高品質のＭＯＳ型ＦＥＴを製造することができる。
（high-k膜の特性）
次に、本実施の形態において形成したhigh-k膜のエッチング特性について説明する。ここで用いたhigh-k膜の材料は酸化アルミニウムであり、ＣＶＤ法を用いて成膜を行った。尚、サンプルＡはhigh-k膜を２０ｎｍ成膜した後に８５０℃で３００秒の熱処理を行った状態のものであり、サンプルＢはサンプルＡと同様の熱処理を行った後に、さらにクラスターイオンを照射したものである。
【００４７】
図４に純水：弗酸＝１：１００の溶液中でウェットエッチングを行った場合のhigh-k膜厚の時間依存性を示す。サンプルＡは、high-k膜が熱処理により結晶化しているため、希弗酸によりほとんどエッチングされない。一方、サンプルＢは希弗酸によりhigh-k膜の表面の１〜２ｎｍ程度がエッチングされるが、その後はほとんどエッチングされない。
【００４８】
このように、イオン化したガスクラスターの照射により、照射された膜の表面の状態は変質するため、本実施の形態を説明する図３（ｆ）に示すように、イオン化したガスクラスターの照射された領域におけるhigh-k膜は、その表面の１〜２ｎｍが変質し、希弗酸によるエッチングがされやすくなったものと推察される。
【００４９】
尚、本実施の形態における変質される深さに関しては、イオン化したガスクラスターの条件を調節することにより調整可能である。
【００５０】
また、上述したhigh-k膜の特性については、Ａｌ２Ｏ３について示したが、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、ＴｉＯ２についても同様の傾向にある。
【００５１】
また、本実施の形態では、イオン化したガスクラスターとして、酸素のイオン化したガスクラスターを用いたが、窒素およびアルゴン等のイオン化したガスクラスターを用いた場合にも同様の効果が得られる。
【００５２】
尚、膜中に元素を導入する類似の方法としては、イオン注入法が代表的である。しかし、原子または分子がイオン化されたイオンを膜に注入する方法では、薄いhigh-k膜のみを改質することが非常に困難であり、high-k膜を通り抜け基板にも影響を与えてしまう。
【００５３】
また、膜を改質するには、１×１０２１〜１×１０２２ｃｍ−３程度の密度に原子を注入することが必要であるが、一方で、膜と接するＳｉ基板に注入される原子は１×１０１８ｃｍ−３台を超えるとＳｉ基板自体を酸化するなどの弊害が出てくる。イオン注入では、膜を改質し、Ｓｉ基板を酸化しないという両方の条件を満たすようなプロファイルを得ることが非常に困難である。また、本発明のように、結晶化した膜を注入の対象にする場合には、結晶の特定の方位に対して、一定数のイオンが散乱を受けずに透過してしまうチャネリングと呼ばれる現象が起こるため、膜の深い位置までイオンが到達する確率が高くなる。
【００５４】
一方で、ガスクラスター注入ではイオン注入と不純物導入の原理が異なるためこのような条件を満たすプロファイルを得ることが可能である。数１０００個程度の原子数を持つガスクラスターが注入の対象物に衝突すると、瞬間的に衝突が起きた近傍で高温高圧領域が形成される。これで、対象物が瞬間的に溶融し、溶融した部分に注入したい原子が浸透する。不純物深さはこの溶融する深さで決定され、不純物のプロファイルは非常に急峻になる。また、ガスクラスターの衝突過程では、照射される表面近傍で多体衝突が生じるため、上述のチャネリングは発生しない。また、上記の溶融により、対象膜の結晶構造が崩れる効果もあり、チャネリングは発生しない。また、クラスターの平均的な値は、上述のように数１０００個以上にすることができ、原子1個当たりのエネルギーは、イオン注入の場合に比べ非常に低くすることができる。これらの効果に関しては、「クラスターイオンビーム基礎と応用」山田公編著、日刊工業新聞社、ISBN4-526-05765-7、p.146-147等に記述されている。
【００５５】
（ガスクラスター照射装置）
次に、イオン化したガスクラスターの照射に用いられるガスクラスター照射装置について説明する。
【００５６】
図５に、本実施の形態で用いられるクラスターイオン照射装置を示す。このクラスターイオン照射装置は、ガスクラスターを生成するノズル部５１、イオン化電極５２、加速電極５３、クラスター選別部５４を有している。
【００５７】
ノズル部５１では、圧縮されたガスによりガスクラスターが生成される。具体的には、高圧状態でノズル部５１に供給されたガスが、ノズル部５１より噴出することにより、ガスクラスターが生成される。この際に用いられるガスは、酸素等のガスであり、常温で気体状態を示すものが好ましい。
【００５８】
イオン化電極５２では、生成されたガスクラスターをイオン化する。これにより、生成されたガスクラスターがイオン化される。
【００５９】
次に、加速電極５３によりイオン化したガスクラスターが加速される。この際、ガスクラスターは、ガスクラスターを構成する原子の数の平方根、即ち、質量の平方根に反比例する速度で加速される。また、イオン化されている価数の平方根に比例する速度で加速される。
【００６０】
次に、クラスター選別部５４においてガスクラスターがイオン化されている価数や質量に応じて選別される。具体的には、クラスター選別部５４は、電界又は磁界を印加することによりクラスターにはならなかったモノマーイオン等を除去する。
【００６１】
この後、ガスクラスター照射装置より供給されるイオン化したガスクラスター５５を誘電体膜等に照射する。
【００６２】
〔第２の実施の形態〕
次に、図６に基づき第２の実施形態について説明する。本実施の形態は、Ｓｉ基板等からなる半導体基板上に誘電体膜の膜厚（high-k膜の膜厚）の異なる領域を形成した構造の半導体装置の形成方法に関するものである。
【００６３】
最初に、図６（ａ）に示すように、Ｓｉ基板からなる半導体基板２０１に、素子分離２０２、ウェル２０３を形成し、半導体基板２０１の表面に、好ましくは１ｎｍ以下のＳｉＯ２を主成分とする界面層２０４を形成する。界面層２０４の形成方法としては、Ｈ２ＳＯ４とＨ２Ｏ２との混合液や、Ｈ２Ｏ２とＮＨ４ＯＨとＨ２Ｏ２の混合液や、Ｏ３を溶存させた液などの薬液処理、酸素を含むラジカル等による酸化処理、酸素などの酸化種を含む気体中での熱酸化などがあげられる。さらに、界面層２０４上にhigh-k膜２０５を形成する。high-k膜２０５の材料としては、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２や、希土類酸化物、及びこれらの混合、及びこれらにＳｉを添加したもの、さらにそれらを窒化処理したもの等があげられる。high-k膜２０５の膜厚は、この後のエッチング工程において除去される分量を勘案して、厚い部分と薄い部分の膜厚要求を満たすように設定される。high-k膜２０５の成膜方法としては、ＣＶＤまたはＡＬＤが好適であるが、添加する物質の種類によっては、ＰＶＤを併用することもできるし、プラズマ窒化等を併用することもできる。
【００６４】
次に、図６（ｂ）に示すように、high-k膜２０５が厚く残される領域上にレジストパターン２０６を形成する。
【００６５】
次に、図６（ｃ）に示すように、イオン化したガスクラスター２０７を照射する。このイオン化したガスクラスター２０７は、第１の実施形態において説明したイオン化したガスクラスターと同様のものであり、イオン化したガスクラスターが照射された領域における表面の状態を変質させる。これにより、レジストパターン２０６の形成されていない領域の膜厚方向の一部には、変質層２０５ａが形成される。
【００６６】
次に、図６（ｄ）に示すように、レジストパターン２０６をＨ２ＳＯ４とＨ２Ｏ２との混合液により、またはアッシングにより除去する。
【００６７】
次に、図６（ｅ）に示すように、希弗酸によりウェットエッチングを行う。イオン化したガスクラスターの照射されていない領域は、図４のサンプルＡに対応し、ほとんどエッチングされることはない。これに対し、イオン化したガスクラスターの照射された領域は図４のサンプルＢに対応し、表面の１〜２ｎｍがエッチングされるものの、その後はほとんどエッチングされない。このようにして変質層２０５ａは除去される。これにより、エッチング等による除去がされていない膜厚の厚いhigh-k膜２０５ｂが形成された領域ｂ１と、変質層２０５ａが除去された膜厚の薄いhigh-k膜２０５ｃが形成された領域ｂ２とを形成することができる。
【００６８】
本実施形態における製造方法によれば、半導体基板２０１の表面が露出した状態でレジストがＳｉ基板である半導体基板２０１の表面に形成されること等がない。即ち、引き続き行われるゲート絶縁膜の形成工程に、レジストパターン２０６からのＣ（炭素）等の付着や拡散がない。よって、Ｓｉ基板である半導体基板２０１とゲート絶縁膜の界面に界面準位が形成される要因、また、ゲート絶縁膜の絶縁破壊耐圧の低下の要因を排除することができ、品質の高いＭＯＳ型ＦＥＴを製造することができる。
【００６９】
また、従来技術による製造方法では、リーク電流を抑制するためにhigh-k膜を使っているが、膜厚差をつけるためにＳｉＯ２を用いている。よって、一部では厚いＳｉＯ２膜とhigh-k膜とが積層された構造となるため、全部をhigh-kにした場合に比べてリーク電流の低減効果が小さい。しかし、本実施形態による製造方法では、リーク電流を抑制するためにhigh-k膜を使っているので、絶縁膜積層構造におけるhigh-kの膜厚の比率がより大きくなる。このため、リーク電流の低減効果が大きく、リーク電流の少ない高品質のＭＯＳ型ＦＥＴを製造することができる。
【００７０】
以上、本発明の実施に係る形態について説明したが、上記内容は、発明の内容を限定するものではない。
【符号の説明】
【００７１】
１１ 半導体基板
１２ high-k膜
１２ａ ゲート領域のhigh-k膜
１２ｂ 変質膜
１３ 電極膜
１３ａ ゲート電極
１４ ハードマスク層
１４ａ ハードマスク
１５ レジストパターン
２１ 半導体基板
２２ 素子分離領域
２３ ウェル
２４ ＳｉＯ２膜
２５ レジストパターン
２６ ＳｉＯ２膜
２７ high-k膜
５１ ノズル部
５２ イオン化電極
５３ 加速電極
５４ クラスター選別部
５５ ガスクラスター
１０１ 半導体基板
１０２ high-k膜
１０２ａ ゲート領域のhigh-k膜
１０２ｂ 変質層
１０３ 電極膜
１０３ａ ゲート電極
１０４ ハードマスク層
１０４ａ ハードマスク
１０５ レジストパターン
２０１ 半導体基板
２０２ 素子分離領域
２０３ ウェル
２０４ 界面層
２０５ high-k膜
２０５ａ 変質膜
２０５ｂ 厚いhigh-k膜
２０５ｃ 薄いhigh-k膜
２０６ レジストパターン
２０７ ガスクラスター
ｂ１ 厚いhigh-k膜が形成された領域
ｂ２ 薄いhigh-k膜が形成された領域
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するもので、特にＭＩＳ型ＦＥＴの製造方法に関する。
【背景技術】
【０００２】
従来、ＭＩＳ（Metal-Insulator-Semiconductor）型ＦＥＴ（Field-Effect Transistor）のゲート絶縁膜として、シリコン酸化膜が用いられている。シリコン基板を熱酸化して形成されたシリコン酸化膜は、シリコン基板との界面における欠陥が少なく、偶発的な絶縁破壊が起きる確率も低いため、非常に品質が高い絶縁膜となる。
【０００３】
近年、より一層の半導体装置の高集積化の要求に伴い、ＬＳＩに用いるＭＩＳ型ＦＥＴは、その寸法を比例関係を保ったまま縮小することでその性能を継続的に向上させてきた。現在、最新のLogic ＬＳＩ等では、ゲート長４０ｎｍ以下、ゲート絶縁膜として用いられるシリコン酸化膜の膜厚２ｎｍ未満のものが用いられている。本来の比例縮小の原則に従うならば、ゲート絶縁膜は膜厚１ｎｍ程度のシリコン酸化膜を用いることが好ましいが、物理膜厚が１ｎｍ程度のシリコン酸化膜は、直接トンネリングによるリーク電流が非常に大きく、ＬＳＩの消費電力の増大をもたらすこととなる。これを解決するために、high-k膜と呼ばれるシリコン酸化物よりも誘電率の大きい金属酸化物、たとえばＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２などを主成分とした膜がゲート絶縁膜として用いられている。high-k膜を用いることにより、物理膜厚の厚い膜であっても、シリコン酸化物の場合と同等のゲート容量を得ることができるため、トンネル電流の増大を抑制し、消費電力の小さいＬＳＩを製造することができる。
【０００４】
以下、図１に基づき第１の従来技術による半導体装置の製造方法を説明する。
【０００５】
最初に、図１（ａ）に示すようにＳｉ基板等の半導体基板１１上にhigh-k膜１２をＣＶＤ(Chemical Vapor Deposition)法やＡＬＤ(Atomic Layer Deposition)法を用いて形成する。ここで形成されるhigh-k膜１２は、としてはＨｆＯ２（酸化ハフニウム）などを主体とする膜が代表的である。
【０００６】
次に、図１（ｂ）に示すように、high-k膜１２上に電極膜１３を形成する。電極膜１３は単層の多結晶シリコンからなる場合もあるし、下層にＴｉＮ等の金属層、上層に多結晶シリコンを積層した構造からなる場合もある。
【０００７】
次に、図１（ｃ）に示すように、ハードマスク層１４を成膜し、その上にフォトリソグラフィ法等によりレジストパターン１５を形成する。その後、レジストパターン１５をマスクとしてハードマスク層１４の露出している領域をＲＩＥ(reactive ion etching)等の異方性エッチングにより除去し、更に、レジストパターン１５をアッシング等で除去することにより、図１（ｄ）に示すようにハードマスク１４ａを形成する。
【０００８】
次に、図１（ｅ）に示すように、ハードマスク１４ａをマスクとして電極膜１３の露出している領域をhigh-k膜１２に対して選択的にエッチングすることにより、ゲート電極１３ａを形成する。
【０００９】
次に、図１（ｆ）に示すように、ハードマスク１４ａ及びゲート電極１３ａをマスクとしてＲＩＥ等の異方性エッチングを行うことにより、露出しているhigh-k膜１２を半導体基板１１に対して選択的にエッチングし、半導体基板１１を露出させる。これにより、ゲート領域のhigh-k膜１２ａを形成する。
【００１０】
この後、低加速イオン注入と高温短時間アニール等を組み合わせた工程で、浅い不純物拡散層を含むソース・ドレインを形成し、さらに配線を形成してhigh-kゲート絶縁膜を有するＭＩＳ型ＦＥＴを形成することができる。
【００１１】
また、異方性エッチングの代わりに、ウェットエッチング等の等方性エッチングを用いて、ゲート電極１３ａの形成されていない領域のhigh-k膜１２を除去しても同等の効果を得ることができる。このような方法により形成されたものの典型的な断面図を図１（ｇ）に示す。
【００１２】
一方で、実際のＬＳＩを製造する場合、回路的な要請に応じて同一チップ内で複数の異なる仕様のＦＥＴを組み合わせて使用することが通常行われている。この場合、ＦＥＴのゲート絶縁膜も絶縁膜耐圧やリーク電流などの仕様に合わせて複数の異なる膜厚のものを用いる場合がある。以下図２に基づき第２の従来技術による半導体装置の製造方法を説明する。この方法はhigh-kを用いて多種膜厚のゲート絶縁膜を形成する方法である。
【００１３】
最初に、図２（ａ）に示すように、Ｓｉ基板等の半導体基板２１に素子分離領域２２、ウェル２３を形成し、さらに半導体基板２１の表面を熱酸化することによりＳｉＯ２膜２４を形成する。
【００１４】
次に、図２（ｂ）に示すように、フォトリソグラフィ法等を用いてレジストパターン２５を形成する。
【００１５】
次に、図２（ｃ）に示すように、レジストパターン２５の形成されていない領域のＳｉＯ２膜２４を希弗酸等を用いて除去する。
【００１６】
次に、図２（ｄ）に示すように、レジストパターン２５をアッシングやＨ２ＳＯ４とＨ２Ｏ２との混合液等を用いて除去する。このようにして、ＳｉＯ２膜２４が形成されている領域ａ１とＳｉＯ２膜２４が形成されていない領域ａ２とを形成する。
【００１７】
次に、図２（ｅ）に示すように、半導体基板２１の表面に熱酸化によりＳｉＯ２膜を形成する。これにより、ＳｉＯ２膜２４が形成されている領域ａ１においては、ＳｉＯ２膜２４を含む膜厚の厚いＳｉＯ２膜２６ａが形成され、ＳｉＯ２膜２４が形成されていない領域ａ２においては、熱酸化により形成された膜厚の薄いＳｉＯ２膜２６ｂが形成される。
【００１８】
次に、図２（ｆ）に示すように、high-k膜２７を形成する。これにより、領域ａ１においては、厚いＳｉＯ２膜２６ａとhigh-k膜２７とが積層された絶縁膜が形成され、領域ａ２においては、薄いＳｉＯ２膜２６ｂとhigh-k膜２７とが積層された絶縁膜とが形成される。
【００１９】
この後、第1の従来例と同様の方法で、ゲート電極、ソース・ドレイン等を形成することによりＭＩＳ型ＦＥＴが作製される。
【００２０】
上記においては、２種類の異なる絶縁膜厚を有するＭＩＳ型ＦＥＴの製造方法について説明したが、同様に追加のフォトリソグラフィとウェットエッチング、酸化を所望の回数行うことで、２種類より多い異なる絶縁膜厚を有するＭＩＳ型ＦＥＴを製造することも可能である。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００４−７１９７３号公報
【特許文献２】特開２００２−３３４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
ところで、第１の従来技術による半導体装置の製造方法によれば、図１（ｆ）に示すＲＩＥ等のエッチング工程においては、半導体基板との選択性に注意した場合であってもほとんどの場合その選択比は不十分であり、Ｓｉ基板等の半導体基板１１においてオーバーエッチング１６ａが発生する。また、半導体基板１１の基板面に対して垂直な方向への運動エネルギーをもったイオンによりエッチングが行なわれるため、半導体基板１１がエッチングされた部分では、ダメージ１６ｂが発生しやすい。これらはいずれも、形成される半導体装置の性能を損なうものである。
【００２３】
また、第２の従来技術による半導体装置の製造方法によれば、図２（ｃ）に示すようにＳｉＯ２膜２４の表面にレジストパターン２５を形成しＲＩＥ等によりレジストパターン２５の形成されていない領域のＳｉＯ２膜２４を除去するものであるため、レジストパターンやエッチングガスに含まれるＣ（炭素）等が、半導体基板２１またはＳｉＯ２膜２４の表面に付着し拡散し、半導体基板２１とゲート絶縁膜との界面に界面準位が形成される要因や、ゲート絶縁膜の絶縁破壊耐圧の低下の要因となっていた。
【００２４】
従って、基板にダメージを与えることなく誘電体膜を完全に除去することによりゲート絶縁膜を形成することができる半導体装置の製造方法、また、シリコン基板等の半導体基板の表面を清浄に保ちつつ基板上に異なる膜厚の誘電体膜を形成することのできる半導体装置の製造方法が望まれている。
【課題を解決するための手段】
【００２５】
本発明は、半導体基板上に誘電体膜を形成する成膜工程と、前記誘電体膜を熱処理する熱処理工程と、前記誘電体膜上の一部に電極を形成する電極形成工程と、前記電極の形成されていない前記誘電体膜にイオン化したガスクラスターを照射する照射工程と、前記照射工程の後、ウェットエッチングにより、前記イオン化したガスクラスターの照射された領域における前記誘電体膜を除去するエッチング工程と、を有することを特徴とする。
【００２６】
また、本発明は、前記誘電体膜を構成する材料は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２のいずれかを含む材料であることを特徴とする。
【００２７】
また、本発明は、前記電極形成工程は、前記誘電体膜上に電極膜を形成し、前記電極膜上に酸化膜又は窒化膜からなる化合物膜を形成し、前記化合物膜上にレジストパターンを形成し、前記レジストパターンをマスクとして前記レジストパターンの形成されていない領域の化合物膜を除去することにより化合物マスクを形成し、前記化合物マスクの形成されていない領域における前記電極膜を除去するものであることを特徴とする。
【００２８】
また、本発明は、前記誘電体膜の膜厚は、２ｎｍ以下であることを特徴とする。
【００２９】
また、本発明は、半導体基板上に誘電体膜を形成する誘電体膜形成工程と、前記誘電体膜上にレジストパターンを形成するレジストパターン形成工程と、前記レジストパターンの形成されていない前記誘電体膜にイオン化したガスクラスターを照射する照射工程と、前記誘電体膜のうち、前記イオン化したガスクラスターが照射された領域の膜厚方向の一部をウェットエッチングにより除去するエッチング工程と、を含むものであって、前記誘電体膜はゲート絶縁膜となるものであり、前記誘電体膜の膜厚が異なる２つの領域を形成することを特徴とする。
【００３０】
また、本発明は、半導体基板上に第１の誘電体膜を形成する第１誘電体膜形成工程と、前記第１誘電体膜上に前記第１の誘電体膜を構成する材料の比誘電率よりも高い比誘電率を有する材料により構成される第２の誘電体膜を形成する第２誘電体膜形成工程と、前記第２の誘電体膜上にレジストパターンを形成するレジストパターン形成工程と、前記レジストパターンの形成されていない前記第２の誘電体膜にイオン化したガスクラスターを照射する照射工程と、前記第２の誘電体膜のうち、前記イオン化したガスクラスターが照射された領域の膜厚方向の一部をウェットエッチングにより除去するエッチング工程と、を含むものであって、ゲート絶縁膜は前記第１の誘電体膜と前記第２の誘電体膜とにより形成されるものであり、前記ゲート絶縁膜は、前記イオン化したガスクラスターが照射された領域とされていない領域とにおいて膜厚が異なるものであることを特徴とする。
【００３１】
また、本発明は、前記誘電体膜または前記第２の誘電体膜を構成する材料は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２のいずれかを含む材料であることを特徴とする。
【００３２】
また、本発明は、前記ウェットエッチングは希フッ酸によるエッチングであることを特徴とする。
【００３３】
また、本発明は、前記ガスクラスターを構成する原子の数の平均は、１０００以上であることを特徴とする。
【発明の効果】
【００３４】
本発明によれば、ゲート絶縁膜等としてHigh-k膜を用いた場合において、基板にダメージを与えることなく完全に除去することのできる半導体装置の製造方法、及び、基板上に異なる膜厚のHigh-k膜を形成する場合に、できるだけコンタミの混入を低減させた半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】（ａ）〜（ｆ） 第１の従来技術による半導体装置の製造方法の工程断面図、（ｇ） 第１の従来技術による半導体装置の他の製造方法の説明図
【図２】（ａ）〜（ｆ） 第２の従来技術による半導体装置の製造方法の工程断面図
【図３】（ａ）〜（ｇ） 第１の実施の形態における半導体装置の製造方法の工程断面図
【図４】ガスクラスター照射有無によるhigh-k膜の特性図
【図５】ガスクラスター照射装置の構成図
【図６】（ａ）〜（ｅ） 第２の実施の形態における半導体装置の製造方法の工程断面図
【発明を実施するための形態】
【００３６】
本発明を実施するための形態について、以下に説明する。
【００３７】
〔第１の実施の形態〕
第１の実施の形態を図３に基づき説明する。本実施の形態はゲート絶縁膜としてhigh-k膜を形成する半導体装置の製造方法である。
【００３８】
最初に、図３（ａ）に示すように、Ｓｉ基板等の半導体基板１０１上にhigh-k膜１０２を成膜する。ここで形成されるhigh-k膜１０２を構成する材料としてＨｆＯ２（酸化ハフニウム）、ＺｒＯ２（酸化ジルコニウム）、Ａｌ２Ｏ３（酸化アルミニウム）、Ｔａ２Ｏ５（五酸化タンタル）、ＴｉＯ２（酸化チタン）、希土類酸化物等及びこれらの混合、及びこれらにＳｉを添加したもの、さらにそれらを窒化処理したもの等があげられる。high-k膜の形成方法としては、ＣＶＤまたはＡＬＤが好適であるが、添加する物質の種類によっては、ＰＶＤを併用することもできるし、プラズマ窒化等を併用することもできる。high-k膜１０２の膜厚は、現在最先端のLogic ＬＳＩに用いられているもので、典型的には２ｎｍを下回る程度である。high-k膜１０２を形成した後、望ましくは５００℃乃至８００℃で数分から数十分、あるいは、９００℃乃至１１００℃で数秒以内の熱処理を行う。熱処理を行う雰囲気は、Ａｒ、Ｎ２などの不活性ガスあるいは、これらに数％以下の微量の酸素を添加した雰囲気が好適である。この熱処理は、high-k膜を緻密化し、誘電率を高くする効果と、後で説明するように、希弗酸によるエッチングレートを遅くする効果がある。
【００３９】
次に、図３（ｂ）に示すように、high-k膜１０２上に電極膜１０３を形成する。電極膜１０３としては、多結晶シリコンなどが代表的である。多結晶シリコンには抵抗を低下させ、電極として適切な仕事関数を与えるために、Ａｓ（ヒ素）、Ｐ（リン）等のｎ型を示す導電性不純物か、あるいはＢ（ホウ素）等のｐ型を示す導電性不純物を添加した後に、熱処理を行い電気的に活性化させる。この不純物添加と活性化の処理は、ゲート電極のパターニング前に行ってもよいし、ゲートパターニング後にマスクを除去してから行ってもよい。また、ゲート電極としては、下層に所望の仕事関数を持つ金属を堆積し、その上に適宜多結晶シリコンに導電性不純物を添加した膜やＷを含む膜等の電極のシート抵抗を低下させるための膜を積層したものでもよい。ただし、これらの膜は、後にhigh-k膜１０２の一部を希弗酸で除去する工程の際に、希弗酸におけるエッチングレートが十分に遅いことが必要である。
【００４０】
次に、図３(c)に示すように、電極膜１０３上にハードマスク層１０４としてＳｉＯ２膜を形成し、更に、ハードマスク層１０４上にレジストパターン１０５を形成する。ハードマスク層は、ＳｉＯ２を主成分とするもの等が代表的であるが、電極膜１０３の材質によってはＳｉＮを主成分とするもの等を適宜選択することができる。また、レジストパターン１０５は、ハードマスク層１０４上にフォトレジストを塗布し、プリベーク、露光装置による露光、現像を行うことにより、ハードマスク層１０４上において、後述するハードマスク１０４ａが形成される領域にレジストパターン１０５を形成する。
【００４１】
次に、図３（ｄ）に示すように、レジストパターン１０５をマスクとしてハードマスク層１０４を異方性エッチングし、この後、アッシング等によりレジストパターン１０５を除去する。これによりハードマスク１０４ａを形成する。
【００４２】
次に、図３（ｅ）に示すように、ハードマスク１０４ａをマスクとして、露出している電極膜１０３を異方性エッチングにより除去することにより、ゲート電極１０３ａを形成する。このとき、電極膜１０３を形成する材料である多結晶シリコン、金属などはＨＢｒ、Ｃｌ２、ＳＦ６、ＮＦ３等を含むガスを用いてＲＩＥ等により異方性エッチングすることで、良好にエッチングされることが知られているが、一般にこれらのガス系による基板加熱を併用しないエッチングでは、high-k膜１０２に対するエッチングレートが非常に遅いことが知られている。そのため、high-k膜１０２は図に示すように残存する。
【００４３】
次に、図３（ｆ）に示すように、イオン化したガスクラスター１０６を照射することにより、ゲート電極１０３ａの形成されていない領域のhigh-k膜１０２が変質し、変質膜１０２ｂが形成される。この変質膜１０２ｂは、後述するように弗酸を含む液に対して高いエッチングレートを持つ。尚、イオン化したガスクラスターの照射装置については後述する。イオン化したガスクラスターに用いられる元素としては、アルゴン、酸素、窒素等が挙げられる。
【００４４】
次に、図３（ｇ）に示すように、弗酸を含む液を用いて、変質膜１０２ｂを除去する。これにより、ゲート電極１０３ａの形成されている領域にのみゲート領域のhigh-k膜１０２ａを形成することができる。
【００４５】
この後、ハードマスク１０４ａ及びゲート電極１０３ａをマスクとして半導体基板１０１にイオン注入を行うことにより、ゲート電極１０３ａに対して自己整合的にソース/ドレイン電極を形成し、周知の方法で層間絶縁膜及び配線を形成する。これにより、high-k膜を有するＭＯＳ型ＦＥＴを形成することができる（図示せず）。
【００４６】
本実施の形態における半導体装置の製造方法によれば、半導体基板１０１にダメージを与えることなく、表面の露出した領域のhigh-k膜１０２を変質膜１０２ｂとし、ウェットエッチングにより完全に除去することができる。これにより、後に形成するソース/ドレインの接合リーク電流の少ない、高品質のＭＯＳ型ＦＥＴを製造することができる。
（high-k膜の特性）
次に、本実施の形態において形成したhigh-k膜のエッチング特性について説明する。ここで用いたhigh-k膜の材料は酸化アルミニウムであり、ＣＶＤ法を用いて成膜を行った。尚、サンプルＡはhigh-k膜を２０ｎｍ成膜した後に８５０℃で３００秒の熱処理を行った状態のものであり、サンプルＢはサンプルＡと同様の熱処理を行った後に、さらにクラスターイオンを照射したものである。
【００４７】
図４に純水：弗酸＝１：１００の溶液中でウェットエッチングを行った場合のhigh-k膜厚の時間依存性を示す。サンプルＡは、high-k膜が熱処理により結晶化しているため、希弗酸によりほとんどエッチングされない。一方、サンプルＢは希弗酸によりhigh-k膜の表面の１〜２ｎｍ程度がエッチングされるが、その後はほとんどエッチングされない。
【００４８】
このように、イオン化したガスクラスターの照射により、照射された膜の表面の状態は変質するため、本実施の形態を説明する図３（ｆ）に示すように、イオン化したガスクラスターの照射された領域におけるhigh-k膜は、その表面の１〜２ｎｍが変質し、希弗酸によるエッチングがされやすくなったものと推察される。
【００４９】
尚、本実施の形態における変質される深さに関しては、イオン化したガスクラスターの条件を調節することにより調整可能である。
【００５０】
また、上述したhigh-k膜の特性については、Ａｌ２Ｏ３について示したが、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、ＴｉＯ２についても同様の傾向にある。
【００５１】
また、本実施の形態では、イオン化したガスクラスターとして、酸素のイオン化したガスクラスターを用いたが、窒素およびアルゴン等のイオン化したガスクラスターを用いた場合にも同様の効果が得られる。
【００５２】
尚、膜中に元素を導入する類似の方法としては、イオン注入法が代表的である。しかし、原子または分子がイオン化されたイオンを膜に注入する方法では、薄いhigh-k膜のみを改質することが非常に困難であり、high-k膜を通り抜け基板にも影響を与えてしまう。
【００５３】
また、膜を改質するには、１×１０２１〜１×１０２２ｃｍ−３程度の密度に原子を注入することが必要であるが、一方で、膜と接するＳｉ基板に注入される原子は１×１０１８ｃｍ−３台を超えるとＳｉ基板自体を酸化するなどの弊害が出てくる。イオン注入では、膜を改質し、Ｓｉ基板を酸化しないという両方の条件を満たすようなプロファイルを得ることが非常に困難である。また、本発明のように、結晶化した膜を注入の対象にする場合には、結晶の特定の方位に対して、一定数のイオンが散乱を受けずに透過してしまうチャネリングと呼ばれる現象が起こるため、膜の深い位置までイオンが到達する確率が高くなる。
【００５４】
一方で、ガスクラスター注入ではイオン注入と不純物導入の原理が異なるためこのような条件を満たすプロファイルを得ることが可能である。数１０００個程度の原子数を持つガスクラスターが注入の対象物に衝突すると、瞬間的に衝突が起きた近傍で高温高圧領域が形成される。これで、対象物が瞬間的に溶融し、溶融した部分に注入したい原子が浸透する。不純物深さはこの溶融する深さで決定され、不純物のプロファイルは非常に急峻になる。また、ガスクラスターの衝突過程では、照射される表面近傍で多体衝突が生じるため、上述のチャネリングは発生しない。また、上記の溶融により、対象膜の結晶構造が崩れる効果もあり、チャネリングは発生しない。また、クラスターの平均的な値は、上述のように数１０００個以上にすることができ、原子1個当たりのエネルギーは、イオン注入の場合に比べ非常に低くすることができる。これらの効果に関しては、「クラスターイオンビーム基礎と応用」山田公編著、日刊工業新聞社、ISBN4-526-05765-7、p.146-147等に記述されている。
【００５５】
（ガスクラスター照射装置）
次に、イオン化したガスクラスターの照射に用いられるガスクラスター照射装置について説明する。
【００５６】
図５に、本実施の形態で用いられるクラスターイオン照射装置を示す。このクラスターイオン照射装置は、ガスクラスターを生成するノズル部５１、イオン化電極５２、加速電極５３、クラスター選別部５４を有している。
【００５７】
ノズル部５１では、圧縮されたガスによりガスクラスターが生成される。具体的には、高圧状態でノズル部５１に供給されたガスが、ノズル部５１より噴出することにより、ガスクラスターが生成される。この際に用いられるガスは、酸素等のガスであり、常温で気体状態を示すものが好ましい。
【００５８】
イオン化電極５２では、生成されたガスクラスターをイオン化する。これにより、生成されたガスクラスターがイオン化される。
【００５９】
次に、加速電極５３によりイオン化したガスクラスターが加速される。この際、ガスクラスターは、ガスクラスターを構成する原子の数の平方根、即ち、質量の平方根に反比例する速度で加速される。また、イオン化されている価数の平方根に比例する速度で加速される。
【００６０】
次に、クラスター選別部５４においてガスクラスターがイオン化されている価数や質量に応じて選別される。具体的には、クラスター選別部５４は、電界又は磁界を印加することによりクラスターにはならなかったモノマーイオン等を除去する。
【００６１】
この後、ガスクラスター照射装置より供給されるイオン化したガスクラスター５５を誘電体膜等に照射する。
【００６２】
〔第２の実施の形態〕
次に、図６に基づき第２の実施形態について説明する。本実施の形態は、Ｓｉ基板等からなる半導体基板上に誘電体膜の膜厚（high-k膜の膜厚）の異なる領域を形成した構造の半導体装置の形成方法に関するものである。
【００６３】
最初に、図６（ａ）に示すように、Ｓｉ基板からなる半導体基板２０１に、素子分離２０２、ウェル２０３を形成し、半導体基板２０１の表面に、好ましくは１ｎｍ以下のＳｉＯ２を主成分とする界面層２０４を形成する。界面層２０４の形成方法としては、Ｈ２ＳＯ４とＨ２Ｏ２との混合液や、Ｈ２Ｏ２とＮＨ４ＯＨとＨ２Ｏ２の混合液や、Ｏ３を溶存させた液などの薬液処理、酸素を含むラジカル等による酸化処理、酸素などの酸化種を含む気体中での熱酸化などがあげられる。さらに、界面層２０４上にhigh-k膜２０５を形成する。high-k膜２０５の材料としては、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２や、希土類酸化物、及びこれらの混合、及びこれらにＳｉを添加したもの、さらにそれらを窒化処理したもの等があげられる。high-k膜２０５の膜厚は、この後のエッチング工程において除去される分量を勘案して、厚い部分と薄い部分の膜厚要求を満たすように設定される。high-k膜２０５の成膜方法としては、ＣＶＤまたはＡＬＤが好適であるが、添加する物質の種類によっては、ＰＶＤを併用することもできるし、プラズマ窒化等を併用することもできる。
【００６４】
次に、図６（ｂ）に示すように、high-k膜２０５が厚く残される領域上にレジストパターン２０６を形成する。
【００６５】
次に、図６（ｃ）に示すように、イオン化したガスクラスター２０７を照射する。このイオン化したガスクラスター２０７は、第１の実施形態において説明したイオン化したガスクラスターと同様のものであり、イオン化したガスクラスターが照射された領域における表面の状態を変質させる。これにより、レジストパターン２０６の形成されていない領域の膜厚方向の一部には、変質層２０５ａが形成される。
【００６６】
次に、図６（ｄ）に示すように、レジストパターン２０６をＨ２ＳＯ４とＨ２Ｏ２との混合液により、またはアッシングにより除去する。
【００６７】
次に、図６（ｅ）に示すように、希弗酸によりウェットエッチングを行う。イオン化したガスクラスターの照射されていない領域は、図４のサンプルＡに対応し、ほとんどエッチングされることはない。これに対し、イオン化したガスクラスターの照射された領域は図４のサンプルＢに対応し、表面の１〜２ｎｍがエッチングされるものの、その後はほとんどエッチングされない。このようにして変質層２０５ａは除去される。これにより、エッチング等による除去がされていない膜厚の厚いhigh-k膜２０５ｂが形成された領域ｂ１と、変質層２０５ａが除去された膜厚の薄いhigh-k膜２０５ｃが形成された領域ｂ２とを形成することができる。
【００６８】
本実施形態における製造方法によれば、半導体基板２０１の表面が露出した状態でレジストがＳｉ基板である半導体基板２０１の表面に形成されること等がない。即ち、引き続き行われるゲート絶縁膜の形成工程に、レジストパターン２０６からのＣ（炭素）等の付着や拡散がない。よって、Ｓｉ基板である半導体基板２０１とゲート絶縁膜の界面に界面準位が形成される要因、また、ゲート絶縁膜の絶縁破壊耐圧の低下の要因を排除することができ、品質の高いＭＯＳ型ＦＥＴを製造することができる。
【００６９】
また、従来技術による製造方法では、リーク電流を抑制するためにhigh-k膜を使っているが、膜厚差をつけるためにＳｉＯ２を用いている。よって、一部では厚いＳｉＯ２膜とhigh-k膜とが積層された構造となるため、全部をhigh-kにした場合に比べてリーク電流の低減効果が小さい。しかし、本実施形態による製造方法では、リーク電流を抑制するためにhigh-k膜を使っているので、絶縁膜積層構造におけるhigh-kの膜厚の比率がより大きくなる。このため、リーク電流の低減効果が大きく、リーク電流の少ない高品質のＭＯＳ型ＦＥＴを製造することができる。
【００７０】
以上、本発明の実施に係る形態について説明したが、上記内容は、発明の内容を限定するものではない。
【符号の説明】
【００７１】
１１ 半導体基板
１２ high-k膜
１２ａ ゲート領域のhigh-k膜
１２ｂ 変質膜
１３ 電極膜
１３ａ ゲート電極
１４ ハードマスク層
１４ａ ハードマスク
１５ レジストパターン
２１ 半導体基板
２２ 素子分離領域
２３ ウェル
２４ ＳｉＯ２膜
２５ レジストパターン
２６ ＳｉＯ２膜
２７ high-k膜
５１ ノズル部
５２ イオン化電極
５３ 加速電極
５４ クラスター選別部
５５ ガスクラスター
１０１ 半導体基板
１０２ high-k膜
１０２ａ ゲート領域のhigh-k膜
１０２ｂ 変質層
１０３ 電極膜
１０３ａ ゲート電極
１０４ ハードマスク層
１０４ａ ハードマスク
１０５ レジストパターン
２０１ 半導体基板
２０２ 素子分離領域
２０３ ウェル
２０４ 界面層
２０５ high-k膜
２０５ａ 変質膜
２０５ｂ 厚いhigh-k膜
２０５ｃ 薄いhigh-k膜
２０６ レジストパターン
２０７ ガスクラスター
ｂ１ 厚いhigh-k膜が形成された領域
ｂ２ 薄いhigh-k膜が形成された領域
【特許請求の範囲】
【請求項１】
半導体基板上に誘電体膜を形成する成膜工程と、
前記誘電体膜を熱処理する熱処理工程と、
前記誘電体膜上の一部に電極を形成する電極形成工程と、
前記電極の形成されていない前記誘電体膜にイオン化したガスクラスターを照射する照射工程と、
前記照射工程の後、ウェットエッチングにより、前記イオン化したガスクラスターの照射された領域における前記誘電体膜を除去するエッチング工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記誘電体膜を構成する材料は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２のいずれかを含む材料であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記電極形成工程は、
前記誘電体膜上に電極膜を形成し、
前記電極膜上に酸化膜又は窒化膜からなる化合物膜を形成し、
前記化合物膜上にレジストパターンを形成し、
前記レジストパターンをマスクとして前記レジストパターンの形成されていない領域の化合物膜を除去することにより化合物マスクを形成し、
前記化合物マスクの形成されていない領域における前記電極膜を除去するものであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記誘電体膜の膜厚は、２ｎｍ以下であることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
半導体基板上に誘電体膜を形成する誘電体膜形成工程と、
前記誘電体膜上にレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンの形成されていない前記誘電体膜にイオン化したガスクラスターを照射する照射工程と、
前記誘電体膜のうち、前記イオン化したガスクラスターが照射された領域の膜厚方向の一部をウェットエッチングにより除去するエッチング工程と、
を含むものであって、
前記誘電体膜はゲート絶縁膜となるものであり、前記誘電体膜の膜厚が異なる２つの領域を形成することを特徴とする半導体装置の形成方法。
【請求項６】
半導体基板上に第１の誘電体膜を形成する第１誘電体膜形成工程と、
前記第１誘電体膜上に前記第１の誘電体膜を構成する材料の比誘電率よりも高い比誘電率を有する材料により構成される第２の誘電体膜を形成する第２誘電体膜形成工程と、
前記第２の誘電体膜上にレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンの形成されていない前記第２の誘電体膜にイオン化したガスクラスターを照射する照射工程と、
前記第２の誘電体膜のうち、前記イオン化したガスクラスターが照射された領域の膜厚方向の一部をウェットエッチングにより除去するエッチング工程と、
を含むものであって、
ゲート絶縁膜は前記第１の誘電体膜と前記第２の誘電体膜とにより形成されるものであり、前記ゲート絶縁膜は、前記イオン化したガスクラスターが照射された領域とされていない領域とにおいて膜厚が異なるものであることを特徴とする半導体装置の形成方法。
【請求項７】
前記誘電体膜または前記第２の誘電体膜を構成する材料は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２のいずれかを含む材料であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ウェットエッチングは希フッ酸によるエッチングであることを特徴とする請求項１から７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記ガスクラスターを構成する原子の数の平均は、１０００以上であることを特徴とする請求項１から８のいずれかに記載の半導体装置の製造方法。
【請求項１】
半導体基板上に誘電体膜を形成する成膜工程と、
前記誘電体膜を熱処理する熱処理工程と、
前記誘電体膜上の一部に電極を形成する電極形成工程と、
前記電極の形成されていない前記誘電体膜にイオン化したガスクラスターを照射する照射工程と、
前記照射工程の後、ウェットエッチングにより、前記イオン化したガスクラスターの照射された領域における前記誘電体膜を除去するエッチング工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記誘電体膜を構成する材料は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２のいずれかを含む材料であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記電極形成工程は、
前記誘電体膜上に電極膜を形成し、
前記電極膜上に酸化膜又は窒化膜からなる化合物膜を形成し、
前記化合物膜上にレジストパターンを形成し、
前記レジストパターンをマスクとして前記レジストパターンの形成されていない領域の化合物膜を除去することにより化合物マスクを形成し、
前記化合物マスクの形成されていない領域における前記電極膜を除去するものであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記誘電体膜の膜厚は、２ｎｍ以下であることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
半導体基板上に誘電体膜を形成する誘電体膜形成工程と、
前記誘電体膜上にレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンの形成されていない前記誘電体膜にイオン化したガスクラスターを照射する照射工程と、
前記誘電体膜のうち、前記イオン化したガスクラスターが照射された領域の膜厚方向の一部をウェットエッチングにより除去するエッチング工程と、
を含むものであって、
前記誘電体膜はゲート絶縁膜となるものであり、前記誘電体膜の膜厚が異なる２つの領域を形成することを特徴とする半導体装置の形成方法。
【請求項６】
半導体基板上に第１の誘電体膜を形成する第１誘電体膜形成工程と、
前記第１誘電体膜上に前記第１の誘電体膜を構成する材料の比誘電率よりも高い比誘電率を有する材料により構成される第２の誘電体膜を形成する第２誘電体膜形成工程と、
前記第２の誘電体膜上にレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンの形成されていない前記第２の誘電体膜にイオン化したガスクラスターを照射する照射工程と、
前記第２の誘電体膜のうち、前記イオン化したガスクラスターが照射された領域の膜厚方向の一部をウェットエッチングにより除去するエッチング工程と、
を含むものであって、
ゲート絶縁膜は前記第１の誘電体膜と前記第２の誘電体膜とにより形成されるものであり、前記ゲート絶縁膜は、前記イオン化したガスクラスターが照射された領域とされていない領域とにおいて膜厚が異なるものであることを特徴とする半導体装置の形成方法。
【請求項７】
前記誘電体膜または前記第２の誘電体膜を構成する材料は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２のいずれかを含む材料であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ウェットエッチングは希フッ酸によるエッチングであることを特徴とする請求項１から７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記ガスクラスターを構成する原子の数の平均は、１０００以上であることを特徴とする請求項１から８のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−８０８３４（Ｐ２０１３−８０８３４Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１１−２２０２５７（Ｐ２０１１−２２０２５７）
【出願日】平成２３年１０月４日（２０１１．１０．４）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２３年１０月４日（２０１１．１０．４）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
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