半導体装置の製造方法
【課題】結晶性の優れた炭化シリコン膜を形成することができる炭化シリコンからなる半導体装置の製造方法を提供する。
【解決手段】基板１上に、絶縁膜２を介してシリコン膜３が形成された半導体基板を用意し、炭化シリコン膜６形成予定領域を選択的に被覆するマスク膜５を形成する。このマスク膜５で被覆されない領域のシリコン膜３を酸化し、酸化シリコン膜４を形成する。マスク膜５を除去し、シリコン膜３を露出させ、露出したシリコン膜３を炭化し、炭化シリコン膜６を形成する。その後、炭化シリコン膜６上に炭化シリコンのエピタキシャル成長膜８を形成する。
【解決手段】基板１上に、絶縁膜２を介してシリコン膜３が形成された半導体基板を用意し、炭化シリコン膜６形成予定領域を選択的に被覆するマスク膜５を形成する。このマスク膜５で被覆されない領域のシリコン膜３を酸化し、酸化シリコン膜４を形成する。マスク膜５を除去し、シリコン膜３を露出させ、露出したシリコン膜３を炭化し、炭化シリコン膜６を形成する。その後、炭化シリコン膜６上に炭化シリコンのエピタキシャル成長膜８を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、基板上に、絶縁膜を介して形成された炭化シリコン膜に半導体素子を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、整流素子やインバータ等の高耐圧パワーデバイス用の半導体材料として炭化珪素が注目されている。炭化シリコンは、絶縁破壊電界が強く高耐圧の素子を形成することができ、また機械的強度、耐熱性、科学的安定性に優れているという特徴を有している。一方、その科学的安定性のために、加工しづらいという欠点を有している。
【０００３】
具体的には、ウエットエッチング法では、数百℃の溶融水酸化カリウム（ＫＯＨ）が用いられ、安全管理上コストのかかる方法となっている。またドライエッチング法でも、フッ化炭素系ガス、塩素系ガス、六フッ化硫黄系ガスを用いる方法が提案されているが、エッチングレートが小さく、生産性に劣る方法となっている。さらにドライエッチング法では、選択比が大きいマスク材料がないという欠点もあった。
【０００４】
そのため、炭化シリコンをエッチングすることなく形成する方法がいくつも提案されている。例えば特許文献１には、シリコン基板上に炭化シリコン膜を選択的に形成する方法が開示されている。
【０００５】
特許文献１に開示された従来の方法によると、シリコン基板１１上に酸化シリコン膜１２を介してアモルファスシリコン膜１３が形成された半導体基板を用意する。次に、アモルファスシリコン膜１３表面を熱酸化し、炭化シリコン膜の形成予定領域を開口するようにパターニングして、マスク膜１４を形成する。このときアモルファスシリコン膜１３の厚さは、１００ｎｍ以下とする（図８ａ）。
【０００６】
次に、露出するアモルファスシリコン膜１３を炭化する。アモルファスシリコン膜１３の厚さを１００ｎｍ以下とすることで、露出するアモルファスシリコン膜１３をすべて炭化シリコン膜１５に変成することができる（図８ｂ）。
【０００７】
炭化シリコン膜１５上に炭化シリコンをエピタキシャル成長させると、膜厚の厚い炭化シリコン膜１５を形成することができる（図８ｃ）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２７８２１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、上記方法により炭化シリコン膜１５を形成する場合、マスク１４の直下に、炭化シリコン膜１５と炭化されないアモルファスシリコン膜１３とが接触する領域（図中Ａと表示）が存在する。そのため、厚い炭化シリコン膜を形成するため、エピタキシャル成長する工程で、接触領域で炭化が進んだり、エピタキシャル成長膜の結晶性が乱れてしまうという問題が発生してしまう。
【００１０】
本発明は、上記実状に鑑みなされるもので、結晶性の優れた炭化シリコン膜を形成することができる炭化シリコンからなる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため本願請求項１に係る発明は、基板上に、絶縁膜を介してシリコン膜が形成された半導体基板を用意する工程と、炭化シリコン膜形成予定領域を選択的に被覆するマスク膜を形成する工程と、前記マスク膜で被覆されない領域の前記シリコン膜を酸化し、酸化シリコン膜を形成する工程と、前記マスク膜を除去し、前記シリコン膜を露出する工程と、該露出したシリコン膜を炭化し、炭化シリコン膜を形成した後、該炭化シリコン膜上に炭化シリコンのエピタキシャル成長膜を形成する工程と、を含むことを特徴とする。
【００１２】
本願請求項２に係る発明は、基板上に、絶縁膜を介してシリコン膜が形成された半導体基板を用意する工程と、素子形成予定領域を選択的に被覆するマスク膜を形成する工程と、前記マスク膜で被覆されない領域の前記シリコン膜を酸化し、酸化シリコン膜からなる素子分離領域を形成する工程と、炭化シリコン膜形成予定領域の前記マスク膜を除去し、前記シリコン膜を露出する工程と、該露出したシリコン膜を炭化し、炭化シリコン膜を形成した後、該炭化シリコン膜上に炭化シリコンのエピタキシャル成長膜を形成する工程と、 該炭化シリコンのエピタキシャル成長膜に半導体素子を形成する工程と、前記炭化シリコン膜形成予定領域以外の前記シリコン膜に半導体素子を形成する工程と、を含むことを特徴とする。
【００１３】
本願請求項３に係る発明は、請求項１または２いずれか記載の半導体装置の製造方法において、前記炭化シリコン膜上に別の絶縁膜を形成した後、前記炭化シリコン膜上に前記エピタキシャル成長膜を形成することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、エッチングなど加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。さらにエピタキシャル成長膜が形成された炭化シリコン膜は、シリコン膜と酸化膜で区画された領域が炭化されるため、結晶性がよく、その上に形成されるエピタキシャル成長膜の結晶性も良好となる。
【００１５】
本発明によれば、同一基板上に炭化シリコン半導体素子とシリコン半導体素子が混載された半導体装置を簡便に形成することができ、半導体装置の小型化が実現できる。
【図面の簡単な説明】
【００１６】
【図１】本発明を説明する図である。
【図２】本発明の第１の実施例の説明図である。
【図３】本発明の第２の実施例の説明図である。
【図４】本発明の第３の実施例の説明図である。
【図５】本発明の第３の実施例により形成した半導体装置の説明図である。
【図６】本発明の第４の実施例の説明図である。
【図７】本発明の第４の実施例により形成した半導体装置の説明図である。
【図８】従来例のこの種の半導体装置の製造方法の説明図である。
【発明を実施するための形態】
【００１７】
以下、本発明について説明する。まず、基板１上に絶縁膜２（酸化膜）を介してシリコン膜３が形成された半導体基板（例えば、ＳＯＩ基板）を用意する。次に、シリコン膜３表面を酸化し、酸化膜４を形成する（図１ａ）。さらに酸化膜４上に耐酸化膜となる窒化膜を形成し、炭化シリコン膜の形成予定領域を被覆するようにパターニングし、熱酸化のためのマスク膜５を形成する。（図１ｂ）。
【００１８】
次に、マスク膜５で被覆されていない領域のシリコン膜３を熱酸化し、下層の絶縁膜、上層の酸化膜と一体となった酸化膜４を形成する（図１ｃ）。
【００１９】
マスク膜５を除去した後、少なくともシリコン膜３を被覆する酸化膜４の一部を除去し、シリコン膜３を露出させる。その後、露出するシリコン膜３を炭化し、炭化シリコン膜６を形成する（図１ｄ）。ここで、シリコン膜３は、露出する表面以外は、酸化膜４と接触した構造となっており、酸化膜４との接触領域で炭化が進むことはない。
【００２０】
次に、炭化シリコン膜６表面を露出するように、厚い酸化膜７を形成する（図１ｅ）。その後、露出する炭化シリコン膜６表面に炭化シリコンのエピタキシャル成長膜８を形成する（図１ｆ）。ここで、エピタキシャル成長層８が薄い場合には、厚い酸化膜７は必ずしも必要ではない。
【００２１】
このように形成した炭化シリコンからなるエピタキシャル成長膜８に半導体素子を形成することで、炭化シリコンをエッチング等することなく、厚い酸化膜７で素子分離された半導体素子形成領域を形成することが可能となる。以下、各種半導体装置の製造方法について、詳細に説明する。
【実施例１】
【００２２】
まず、ＭＯＳ型ＦＥＴ（電界効果トランジスタ）の製造方法について説明する。シリコンからなる基板１上に酸化膜からなる絶縁膜２を介してシリコン膜３が形成されたＳＯＩ基板を用意する。次に、シリコン膜３の厚さが１０ｎｍになるまで熱酸化を行い、シリコン膜３上に酸化膜４を形成する。一般的にＳＯＩ基板のシリコン膜は、１５００ｎｍ程度と厚いため、酸化膜４の厚さも厚くなる。そこで、フッ素水素酸を用いて、酸化膜４の厚さが２０ｎｍとなるまでエッチングする（図１ａに相当）。その後、酸化膜４上に窒化膜を５０ｎｍ積層形成し、炭化シリコン膜の形成予定領域を被覆するようにパターニングし、マスク膜５を形成する（図１ｂに相当）。
【００２３】
その後、熱酸化を行うことで、マスク膜５で被覆されていない領域のシリコン膜３を酸化膜４に変成させる。その結果、マスク膜５で被覆された領域のシリコン膜３は、周囲を酸化膜４で区画された領域となる（図１ｃに相当）。
【００２４】
窒化膜５を除去した後、シリコン膜３を被覆する酸化膜４をドライエッチング法により除去する。このとき、シリコン膜３を区画する領域の酸化膜４は残される。その後、水素とプロパン（Ｃ3Ｈ8）の混合ガス中で加熱することにより、露出するシリコン膜３を炭化し、炭化シリコン膜６を形成する（図１ｄに相当）。ここでシリコン膜３の厚さは、１０ｎｍ程度であったため、ほぼすべてのシリコン膜が炭化シリコン膜に変成することになる。
【００２５】
形成される炭化シリコン膜６の厚さは、２０ｎｍ程度であるため、ＭＯＳ型ＦＥＴを形成するには厚さが薄い。そこで、炭化シリコン膜６表面に低濃度でｐ型の導電性を有する炭化シリコンのエピタキシャル成長膜８を厚さ１５００ｎｍ程度形成する。ここで、平坦性を確保するため、酸化膜４上に、ＣＶＤ法により、厚い酸化膜７を形成した後、エピタキシャル成長するのが好ましい（図１ｆに相当）。
【００２６】
厚い酸化膜７の分離された所望の厚さの炭化シリコンのエピタキシャル成長膜８上に、通常の半導体装置の製造工程に従い、高濃度のｎ型領域からなるソース領域、高濃度のｎ型領域からなるドレイン領域、高濃度のｐ型領域からなるバックゲート領域を形成し、さらにこれらに接続するソース電極（Ｇ）、ドレイン電極（Ｄ）、バックゲート電極（ＢＧ）、ソース領域とドレイン領域間にゲート酸化膜を介してゲート電極（Ｇ）を形成することにより、ＭＯＳ型ＦＥＴを形成することができる（図２）。
【００２７】
このように本実施例によれば、エッチングなど加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。さらに、エピタキシャル成長膜を上層に形成する炭化シリコン膜は、酸化膜で区画された領域で、炭化形成されるため、結晶性がよく、その上に形成されるエピタキシャル成長膜の結晶性も良好となり、特性の優れたＭＯＳ型ＦＥＴを形成することができる。
【実施例２】
【００２８】
次に、縦型のＭＯＳ型ＦＥＴの製造方法について説明する。第１の実施例同様、縦型のＭＯＳ型ＦＥＴの形成予定領域に炭化シリコン膜６を形成する（図１ｄに相当）。酸化膜４上に、ＣＶＤ法により、酸化膜７を形成し、炭化シリコン膜６表面に高濃度でｎ型の導電性を有する炭化シリコンのエピタキシャル成長膜８ａを厚さ１５００ｎｍ程度形成する（図３ａ）。この高濃度ｎ型のエピタキシャル成長層は、ドレイン領域を構成する。高濃度のエピタキシャル成長層は、低濃度のエピタキシャル成長膜を形成した後、リンをイオン注入することで、形成することもできる。
【００２９】
次に、ドレイン領域の引き出し用電極の形成予定領域の高濃度ｎ型のエピタキシャル膜８ａを覆うように別の厚い酸化膜７を形成し、エピタキシャル成長膜８ａ表面を露出させる（図３ｂ）。その後、高濃度のエピタキシャル成長膜８ａ表面に、低濃度でｎ型の導電性を有する炭化シリコンのエピタキシャル成長膜８ｂを厚さ３００ｎｍ程度形成する。この低濃度ｎ型のエピタキシャル成長膜は、ドリフト領域を構成する（図３ｃ）。
【００３０】
以下、通常の半導体装置の製造工程に従い、低濃度ｎ型のエピタキシャル成長膜８ｂ上に、ｐ型領域からなるチャネル領域、チャネル領域中にｎ型領域からなるソース領域を形成し、さらにソース領域に接続するソース電極（Ｓ）、高濃度ｎ型のエピタキシャル成長膜８ａからなるドレイン領域に接続するドレイン電極（Ｄ）、ゲート酸化膜を介してゲート電極（Ｇ）を形成することにより、縦型のＭＯＳ型ＦＥＴを形成することができる（図３ｄ）。
【００３１】
本実施例においても、加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。さらに、エピタキシャル成長膜が形成される炭化シリコン膜は、酸化膜で区画された領域が炭化形成されるため、結晶性がよく、その上に形成されるエピタキシャル成長層の結晶性も良好となり、特性の優れたＭＯＳ型ＦＥＴを形成することができる。
【実施例３】
【００３２】
次に、上述の第１の実施例あるいは第２の実施例で説明した炭化シリコン膜を形成し、その炭化シリコン膜中に半導体素子を形成する基板上に、同時にシリコン半導体素子を形成する方法について説明する。上述の第１および第２の実施例では、ＳＯＩ基板のシリコン膜３のすべてを１０ｎｍになるまで熱酸化を行う場合について説明したが、シリコン半導体素子を形成する場合には、シリコン膜３の一部を厚いまま残し、この厚く残るシリコン膜３に半導体素子を形成すればよい。以下、炭化シリコン膜に半導体素子を形成する領域を「炭化シリコン領域」、シリコン膜に半導体素子を形成する領域「シリコン領域」、炭化シリコン領域とシリコン領域との間に素子分離のために酸化膜を形成する領域を「素子分離領域」と称し、説明する。
【００３３】
まず、シリコンからなる基板１上に酸化膜からなる絶縁膜２を介してシリコン膜３が形成されたＳＯＩ基板を用意する。次に、シリコン膜３表面を熱酸化し、シリコン膜３上に厚さ２０ｎｍの酸化膜４を形成する。一般的にＳＯＩ基板のシリコン膜は、１５００ｎｍ程度と厚いため、酸化膜４が形成された後でも、１５００ｎｍのシリコン膜が残ることになる。その後、シリコン領域の酸化膜４上に窒化膜を５０ｎｍ積層させ、パターニングすることでマスク膜５を形成する（図４ａ）。
【００３４】
その後、熱酸化を行うことで、マスク膜５で被覆されていない炭化シリコン領域と素子分離領域のシリコン膜３を酸化膜４に変成させる（図４ｂ）。このとき残るシリコン膜３の厚さは、上述の実施例同様、１０ｎｍとする。
【００３５】
次に、素子分離のための酸化膜を形成するため、先に形成したマスク膜５を除去した後、酸化膜４上に別の窒化膜からなるマスク膜５を５０ｎｍ積層形成し、素子分離領域を開口するようにパターニングする。この酸化膜と窒化膜の積層膜を耐酸化のマスク膜として使用し、熱酸化を行うことにより、素子分離のための酸化膜４を形成する（図４ｃ）。なお、この素子分離のための酸化膜を形成した後、炭化シリコン領域の厚い酸化膜を形成しても良い。
【００３６】
次に、炭化シリコン領域の厚い酸化膜４を除去し、薄く残るシリコン膜３を露出させる。その後、露出するシリコン膜３を炭化し、炭化シリコン膜６を形成する（図４ｄ）。さらに、半導体素子を形成するために、所望の不純物濃度、導電性を有する炭化シリコンのエピタキシャル成長層８を形成する（図４ｅ）。表面を平坦化するとともに、シリコン領域のシリコン膜３を被覆する酸化膜４を除去することで、酸化膜４によって素子分離された炭化シリコン膜とシリコン膜を形成することができる（図４ｆ）。以下、炭化シリコン膜とシリコン膜上に所望の半導体素子を形成することにより、同一基板上に、炭化シリコン半導体素子とシリコン半導体素子が混載された半導体装置を形成することができる。
【００３７】
一例として、図５には、炭化シリコン領域に実施例１、実施例２で説明したＭＯＳ型ＦＥＴを形成し、シリコン領域には一般的なＭＯＳ型ＦＥＴを形成した例を示す。
【００３８】
このように本実施例によれば、エッチングなど加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。さらにエピタキシャル成長膜が形成された炭化シリコン膜は、シリコン膜と酸化膜で区画された領域が炭化されるため、結晶性がよく、その上に形成されるエピタキシャル成長層の結晶性も良好となる。本実施例では、同一基板上に炭化シリコン半導体素子とシリコン半導体素子が混載された半導体装置を形成することができ、半導体装置の小型化が実現できる。
【実施例４】
【００３９】
次に、キャパシタの製造方法について説明する。シリコンからなる基板１上に酸化膜からなる絶縁膜２を介してシリコン膜３が形成されたＳＯＩ基板を用意する。次に、シリコン膜３の厚さが１０ｎｍになるまで熱酸化を行い、シリコン膜３上に酸化膜４を形成する。一般的にＳＯＩ基板のシリコン膜は、１５００ｎｍ程度と厚いため、酸化膜４の厚さも厚くなる。そこで、フッ素水素酸を用いて、酸化膜４の厚さが２０ｎｍとなるまでエッチングする（図６ａ）。
【００４０】
その後、酸化膜４上に窒化膜を５０ｎｍ積層形成し、キャパシタ誘電体形成予定領域を被覆するようにパターニングし、マスク膜５を形成する。熱酸化を行うことで、マスク膜５で被覆されていない領域のシリコン膜３を酸化膜４に変成させる。その結果、マスク膜５で被覆された領域のシリコン膜３は、周囲を酸化膜４で区画された領域となる（図６ｂ）。
【００４１】
マスク膜５を除去した後、シリコン膜３を被覆する酸化膜４をドライエッチング法により除去する。このとき、シリコン膜３を区画する領域の酸化膜４は残される。その後、水素とプロパン（Ｃ3Ｈ8）の混合ガス中で加熱することにより、露出するシリコン膜３を炭化し、炭化シリコン膜６を形成する（図６ｃ）。
【００４２】
酸化膜４上に、ＣＶＤ法により、厚い酸化膜７を形成した後、炭化シリコン膜６上の酸化膜７を除去する。露出する炭化シリコン膜６表面に、低濃度の炭化シリコンのエピタキシャル成長膜８を形成する（図６ｄ）。このエピタキシャル成長膜８がキャパシタ誘電体となる。
【００４３】
次にキャパシタ電極を形成するため、エピタキシャル成長膜８を挟んで対向するように、酸化膜７の一部を除去し、凹部を形成する。その後、凹部内に、キャパシタ電極を構成するアルミニウムを充填し、所望のパターニングを行うことで、キャパシタ電極９を形成し、キャパシタ素子を形成することができる（図６ｅ）。
【００４４】
このように本実施例においても、エッチングなど加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。本実施例によるキャパシタ素子は、上述の実施例と同時に形成することも可能であり、占有面積を非常に小さくすることができる。一例として、図７に、図５に示した半導体装置と同一基板上にキャパシタ素子を形成した例を示す。
【符号の説明】
【００４５】
１；基板、２；絶縁膜、３；シリコン膜、４；酸化膜、５；マスク膜、６；炭化シリコン膜、７、８；エピタキシャル成長膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、基板上に、絶縁膜を介して形成された炭化シリコン膜に半導体素子を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、整流素子やインバータ等の高耐圧パワーデバイス用の半導体材料として炭化珪素が注目されている。炭化シリコンは、絶縁破壊電界が強く高耐圧の素子を形成することができ、また機械的強度、耐熱性、科学的安定性に優れているという特徴を有している。一方、その科学的安定性のために、加工しづらいという欠点を有している。
【０００３】
具体的には、ウエットエッチング法では、数百℃の溶融水酸化カリウム（ＫＯＨ）が用いられ、安全管理上コストのかかる方法となっている。またドライエッチング法でも、フッ化炭素系ガス、塩素系ガス、六フッ化硫黄系ガスを用いる方法が提案されているが、エッチングレートが小さく、生産性に劣る方法となっている。さらにドライエッチング法では、選択比が大きいマスク材料がないという欠点もあった。
【０００４】
そのため、炭化シリコンをエッチングすることなく形成する方法がいくつも提案されている。例えば特許文献１には、シリコン基板上に炭化シリコン膜を選択的に形成する方法が開示されている。
【０００５】
特許文献１に開示された従来の方法によると、シリコン基板１１上に酸化シリコン膜１２を介してアモルファスシリコン膜１３が形成された半導体基板を用意する。次に、アモルファスシリコン膜１３表面を熱酸化し、炭化シリコン膜の形成予定領域を開口するようにパターニングして、マスク膜１４を形成する。このときアモルファスシリコン膜１３の厚さは、１００ｎｍ以下とする（図８ａ）。
【０００６】
次に、露出するアモルファスシリコン膜１３を炭化する。アモルファスシリコン膜１３の厚さを１００ｎｍ以下とすることで、露出するアモルファスシリコン膜１３をすべて炭化シリコン膜１５に変成することができる（図８ｂ）。
【０００７】
炭化シリコン膜１５上に炭化シリコンをエピタキシャル成長させると、膜厚の厚い炭化シリコン膜１５を形成することができる（図８ｃ）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２７８２１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、上記方法により炭化シリコン膜１５を形成する場合、マスク１４の直下に、炭化シリコン膜１５と炭化されないアモルファスシリコン膜１３とが接触する領域（図中Ａと表示）が存在する。そのため、厚い炭化シリコン膜を形成するため、エピタキシャル成長する工程で、接触領域で炭化が進んだり、エピタキシャル成長膜の結晶性が乱れてしまうという問題が発生してしまう。
【００１０】
本発明は、上記実状に鑑みなされるもので、結晶性の優れた炭化シリコン膜を形成することができる炭化シリコンからなる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため本願請求項１に係る発明は、基板上に、絶縁膜を介してシリコン膜が形成された半導体基板を用意する工程と、炭化シリコン膜形成予定領域を選択的に被覆するマスク膜を形成する工程と、前記マスク膜で被覆されない領域の前記シリコン膜を酸化し、酸化シリコン膜を形成する工程と、前記マスク膜を除去し、前記シリコン膜を露出する工程と、該露出したシリコン膜を炭化し、炭化シリコン膜を形成した後、該炭化シリコン膜上に炭化シリコンのエピタキシャル成長膜を形成する工程と、を含むことを特徴とする。
【００１２】
本願請求項２に係る発明は、基板上に、絶縁膜を介してシリコン膜が形成された半導体基板を用意する工程と、素子形成予定領域を選択的に被覆するマスク膜を形成する工程と、前記マスク膜で被覆されない領域の前記シリコン膜を酸化し、酸化シリコン膜からなる素子分離領域を形成する工程と、炭化シリコン膜形成予定領域の前記マスク膜を除去し、前記シリコン膜を露出する工程と、該露出したシリコン膜を炭化し、炭化シリコン膜を形成した後、該炭化シリコン膜上に炭化シリコンのエピタキシャル成長膜を形成する工程と、 該炭化シリコンのエピタキシャル成長膜に半導体素子を形成する工程と、前記炭化シリコン膜形成予定領域以外の前記シリコン膜に半導体素子を形成する工程と、を含むことを特徴とする。
【００１３】
本願請求項３に係る発明は、請求項１または２いずれか記載の半導体装置の製造方法において、前記炭化シリコン膜上に別の絶縁膜を形成した後、前記炭化シリコン膜上に前記エピタキシャル成長膜を形成することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、エッチングなど加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。さらにエピタキシャル成長膜が形成された炭化シリコン膜は、シリコン膜と酸化膜で区画された領域が炭化されるため、結晶性がよく、その上に形成されるエピタキシャル成長膜の結晶性も良好となる。
【００１５】
本発明によれば、同一基板上に炭化シリコン半導体素子とシリコン半導体素子が混載された半導体装置を簡便に形成することができ、半導体装置の小型化が実現できる。
【図面の簡単な説明】
【００１６】
【図１】本発明を説明する図である。
【図２】本発明の第１の実施例の説明図である。
【図３】本発明の第２の実施例の説明図である。
【図４】本発明の第３の実施例の説明図である。
【図５】本発明の第３の実施例により形成した半導体装置の説明図である。
【図６】本発明の第４の実施例の説明図である。
【図７】本発明の第４の実施例により形成した半導体装置の説明図である。
【図８】従来例のこの種の半導体装置の製造方法の説明図である。
【発明を実施するための形態】
【００１７】
以下、本発明について説明する。まず、基板１上に絶縁膜２（酸化膜）を介してシリコン膜３が形成された半導体基板（例えば、ＳＯＩ基板）を用意する。次に、シリコン膜３表面を酸化し、酸化膜４を形成する（図１ａ）。さらに酸化膜４上に耐酸化膜となる窒化膜を形成し、炭化シリコン膜の形成予定領域を被覆するようにパターニングし、熱酸化のためのマスク膜５を形成する。（図１ｂ）。
【００１８】
次に、マスク膜５で被覆されていない領域のシリコン膜３を熱酸化し、下層の絶縁膜、上層の酸化膜と一体となった酸化膜４を形成する（図１ｃ）。
【００１９】
マスク膜５を除去した後、少なくともシリコン膜３を被覆する酸化膜４の一部を除去し、シリコン膜３を露出させる。その後、露出するシリコン膜３を炭化し、炭化シリコン膜６を形成する（図１ｄ）。ここで、シリコン膜３は、露出する表面以外は、酸化膜４と接触した構造となっており、酸化膜４との接触領域で炭化が進むことはない。
【００２０】
次に、炭化シリコン膜６表面を露出するように、厚い酸化膜７を形成する（図１ｅ）。その後、露出する炭化シリコン膜６表面に炭化シリコンのエピタキシャル成長膜８を形成する（図１ｆ）。ここで、エピタキシャル成長層８が薄い場合には、厚い酸化膜７は必ずしも必要ではない。
【００２１】
このように形成した炭化シリコンからなるエピタキシャル成長膜８に半導体素子を形成することで、炭化シリコンをエッチング等することなく、厚い酸化膜７で素子分離された半導体素子形成領域を形成することが可能となる。以下、各種半導体装置の製造方法について、詳細に説明する。
【実施例１】
【００２２】
まず、ＭＯＳ型ＦＥＴ（電界効果トランジスタ）の製造方法について説明する。シリコンからなる基板１上に酸化膜からなる絶縁膜２を介してシリコン膜３が形成されたＳＯＩ基板を用意する。次に、シリコン膜３の厚さが１０ｎｍになるまで熱酸化を行い、シリコン膜３上に酸化膜４を形成する。一般的にＳＯＩ基板のシリコン膜は、１５００ｎｍ程度と厚いため、酸化膜４の厚さも厚くなる。そこで、フッ素水素酸を用いて、酸化膜４の厚さが２０ｎｍとなるまでエッチングする（図１ａに相当）。その後、酸化膜４上に窒化膜を５０ｎｍ積層形成し、炭化シリコン膜の形成予定領域を被覆するようにパターニングし、マスク膜５を形成する（図１ｂに相当）。
【００２３】
その後、熱酸化を行うことで、マスク膜５で被覆されていない領域のシリコン膜３を酸化膜４に変成させる。その結果、マスク膜５で被覆された領域のシリコン膜３は、周囲を酸化膜４で区画された領域となる（図１ｃに相当）。
【００２４】
窒化膜５を除去した後、シリコン膜３を被覆する酸化膜４をドライエッチング法により除去する。このとき、シリコン膜３を区画する領域の酸化膜４は残される。その後、水素とプロパン（Ｃ3Ｈ8）の混合ガス中で加熱することにより、露出するシリコン膜３を炭化し、炭化シリコン膜６を形成する（図１ｄに相当）。ここでシリコン膜３の厚さは、１０ｎｍ程度であったため、ほぼすべてのシリコン膜が炭化シリコン膜に変成することになる。
【００２５】
形成される炭化シリコン膜６の厚さは、２０ｎｍ程度であるため、ＭＯＳ型ＦＥＴを形成するには厚さが薄い。そこで、炭化シリコン膜６表面に低濃度でｐ型の導電性を有する炭化シリコンのエピタキシャル成長膜８を厚さ１５００ｎｍ程度形成する。ここで、平坦性を確保するため、酸化膜４上に、ＣＶＤ法により、厚い酸化膜７を形成した後、エピタキシャル成長するのが好ましい（図１ｆに相当）。
【００２６】
厚い酸化膜７の分離された所望の厚さの炭化シリコンのエピタキシャル成長膜８上に、通常の半導体装置の製造工程に従い、高濃度のｎ型領域からなるソース領域、高濃度のｎ型領域からなるドレイン領域、高濃度のｐ型領域からなるバックゲート領域を形成し、さらにこれらに接続するソース電極（Ｇ）、ドレイン電極（Ｄ）、バックゲート電極（ＢＧ）、ソース領域とドレイン領域間にゲート酸化膜を介してゲート電極（Ｇ）を形成することにより、ＭＯＳ型ＦＥＴを形成することができる（図２）。
【００２７】
このように本実施例によれば、エッチングなど加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。さらに、エピタキシャル成長膜を上層に形成する炭化シリコン膜は、酸化膜で区画された領域で、炭化形成されるため、結晶性がよく、その上に形成されるエピタキシャル成長膜の結晶性も良好となり、特性の優れたＭＯＳ型ＦＥＴを形成することができる。
【実施例２】
【００２８】
次に、縦型のＭＯＳ型ＦＥＴの製造方法について説明する。第１の実施例同様、縦型のＭＯＳ型ＦＥＴの形成予定領域に炭化シリコン膜６を形成する（図１ｄに相当）。酸化膜４上に、ＣＶＤ法により、酸化膜７を形成し、炭化シリコン膜６表面に高濃度でｎ型の導電性を有する炭化シリコンのエピタキシャル成長膜８ａを厚さ１５００ｎｍ程度形成する（図３ａ）。この高濃度ｎ型のエピタキシャル成長層は、ドレイン領域を構成する。高濃度のエピタキシャル成長層は、低濃度のエピタキシャル成長膜を形成した後、リンをイオン注入することで、形成することもできる。
【００２９】
次に、ドレイン領域の引き出し用電極の形成予定領域の高濃度ｎ型のエピタキシャル膜８ａを覆うように別の厚い酸化膜７を形成し、エピタキシャル成長膜８ａ表面を露出させる（図３ｂ）。その後、高濃度のエピタキシャル成長膜８ａ表面に、低濃度でｎ型の導電性を有する炭化シリコンのエピタキシャル成長膜８ｂを厚さ３００ｎｍ程度形成する。この低濃度ｎ型のエピタキシャル成長膜は、ドリフト領域を構成する（図３ｃ）。
【００３０】
以下、通常の半導体装置の製造工程に従い、低濃度ｎ型のエピタキシャル成長膜８ｂ上に、ｐ型領域からなるチャネル領域、チャネル領域中にｎ型領域からなるソース領域を形成し、さらにソース領域に接続するソース電極（Ｓ）、高濃度ｎ型のエピタキシャル成長膜８ａからなるドレイン領域に接続するドレイン電極（Ｄ）、ゲート酸化膜を介してゲート電極（Ｇ）を形成することにより、縦型のＭＯＳ型ＦＥＴを形成することができる（図３ｄ）。
【００３１】
本実施例においても、加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。さらに、エピタキシャル成長膜が形成される炭化シリコン膜は、酸化膜で区画された領域が炭化形成されるため、結晶性がよく、その上に形成されるエピタキシャル成長層の結晶性も良好となり、特性の優れたＭＯＳ型ＦＥＴを形成することができる。
【実施例３】
【００３２】
次に、上述の第１の実施例あるいは第２の実施例で説明した炭化シリコン膜を形成し、その炭化シリコン膜中に半導体素子を形成する基板上に、同時にシリコン半導体素子を形成する方法について説明する。上述の第１および第２の実施例では、ＳＯＩ基板のシリコン膜３のすべてを１０ｎｍになるまで熱酸化を行う場合について説明したが、シリコン半導体素子を形成する場合には、シリコン膜３の一部を厚いまま残し、この厚く残るシリコン膜３に半導体素子を形成すればよい。以下、炭化シリコン膜に半導体素子を形成する領域を「炭化シリコン領域」、シリコン膜に半導体素子を形成する領域「シリコン領域」、炭化シリコン領域とシリコン領域との間に素子分離のために酸化膜を形成する領域を「素子分離領域」と称し、説明する。
【００３３】
まず、シリコンからなる基板１上に酸化膜からなる絶縁膜２を介してシリコン膜３が形成されたＳＯＩ基板を用意する。次に、シリコン膜３表面を熱酸化し、シリコン膜３上に厚さ２０ｎｍの酸化膜４を形成する。一般的にＳＯＩ基板のシリコン膜は、１５００ｎｍ程度と厚いため、酸化膜４が形成された後でも、１５００ｎｍのシリコン膜が残ることになる。その後、シリコン領域の酸化膜４上に窒化膜を５０ｎｍ積層させ、パターニングすることでマスク膜５を形成する（図４ａ）。
【００３４】
その後、熱酸化を行うことで、マスク膜５で被覆されていない炭化シリコン領域と素子分離領域のシリコン膜３を酸化膜４に変成させる（図４ｂ）。このとき残るシリコン膜３の厚さは、上述の実施例同様、１０ｎｍとする。
【００３５】
次に、素子分離のための酸化膜を形成するため、先に形成したマスク膜５を除去した後、酸化膜４上に別の窒化膜からなるマスク膜５を５０ｎｍ積層形成し、素子分離領域を開口するようにパターニングする。この酸化膜と窒化膜の積層膜を耐酸化のマスク膜として使用し、熱酸化を行うことにより、素子分離のための酸化膜４を形成する（図４ｃ）。なお、この素子分離のための酸化膜を形成した後、炭化シリコン領域の厚い酸化膜を形成しても良い。
【００３６】
次に、炭化シリコン領域の厚い酸化膜４を除去し、薄く残るシリコン膜３を露出させる。その後、露出するシリコン膜３を炭化し、炭化シリコン膜６を形成する（図４ｄ）。さらに、半導体素子を形成するために、所望の不純物濃度、導電性を有する炭化シリコンのエピタキシャル成長層８を形成する（図４ｅ）。表面を平坦化するとともに、シリコン領域のシリコン膜３を被覆する酸化膜４を除去することで、酸化膜４によって素子分離された炭化シリコン膜とシリコン膜を形成することができる（図４ｆ）。以下、炭化シリコン膜とシリコン膜上に所望の半導体素子を形成することにより、同一基板上に、炭化シリコン半導体素子とシリコン半導体素子が混載された半導体装置を形成することができる。
【００３７】
一例として、図５には、炭化シリコン領域に実施例１、実施例２で説明したＭＯＳ型ＦＥＴを形成し、シリコン領域には一般的なＭＯＳ型ＦＥＴを形成した例を示す。
【００３８】
このように本実施例によれば、エッチングなど加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。さらにエピタキシャル成長膜が形成された炭化シリコン膜は、シリコン膜と酸化膜で区画された領域が炭化されるため、結晶性がよく、その上に形成されるエピタキシャル成長層の結晶性も良好となる。本実施例では、同一基板上に炭化シリコン半導体素子とシリコン半導体素子が混載された半導体装置を形成することができ、半導体装置の小型化が実現できる。
【実施例４】
【００３９】
次に、キャパシタの製造方法について説明する。シリコンからなる基板１上に酸化膜からなる絶縁膜２を介してシリコン膜３が形成されたＳＯＩ基板を用意する。次に、シリコン膜３の厚さが１０ｎｍになるまで熱酸化を行い、シリコン膜３上に酸化膜４を形成する。一般的にＳＯＩ基板のシリコン膜は、１５００ｎｍ程度と厚いため、酸化膜４の厚さも厚くなる。そこで、フッ素水素酸を用いて、酸化膜４の厚さが２０ｎｍとなるまでエッチングする（図６ａ）。
【００４０】
その後、酸化膜４上に窒化膜を５０ｎｍ積層形成し、キャパシタ誘電体形成予定領域を被覆するようにパターニングし、マスク膜５を形成する。熱酸化を行うことで、マスク膜５で被覆されていない領域のシリコン膜３を酸化膜４に変成させる。その結果、マスク膜５で被覆された領域のシリコン膜３は、周囲を酸化膜４で区画された領域となる（図６ｂ）。
【００４１】
マスク膜５を除去した後、シリコン膜３を被覆する酸化膜４をドライエッチング法により除去する。このとき、シリコン膜３を区画する領域の酸化膜４は残される。その後、水素とプロパン（Ｃ3Ｈ8）の混合ガス中で加熱することにより、露出するシリコン膜３を炭化し、炭化シリコン膜６を形成する（図６ｃ）。
【００４２】
酸化膜４上に、ＣＶＤ法により、厚い酸化膜７を形成した後、炭化シリコン膜６上の酸化膜７を除去する。露出する炭化シリコン膜６表面に、低濃度の炭化シリコンのエピタキシャル成長膜８を形成する（図６ｄ）。このエピタキシャル成長膜８がキャパシタ誘電体となる。
【００４３】
次にキャパシタ電極を形成するため、エピタキシャル成長膜８を挟んで対向するように、酸化膜７の一部を除去し、凹部を形成する。その後、凹部内に、キャパシタ電極を構成するアルミニウムを充填し、所望のパターニングを行うことで、キャパシタ電極９を形成し、キャパシタ素子を形成することができる（図６ｅ）。
【００４４】
このように本実施例においても、エッチングなど加工の困難な炭化シリコン膜は、選択的なエピタキシャル成長により形成すればよく、簡便な製造方法となる。本実施例によるキャパシタ素子は、上述の実施例と同時に形成することも可能であり、占有面積を非常に小さくすることができる。一例として、図７に、図５に示した半導体装置と同一基板上にキャパシタ素子を形成した例を示す。
【符号の説明】
【００４５】
１；基板、２；絶縁膜、３；シリコン膜、４；酸化膜、５；マスク膜、６；炭化シリコン膜、７、８；エピタキシャル成長膜
【特許請求の範囲】
【請求項１】
基板上に、絶縁膜を介してシリコン膜が形成された半導体基板を用意する工程と、
炭化シリコン膜形成予定領域を選択的に被覆するマスク膜を形成する工程と、
前記マスク膜で被覆されない領域の前記シリコン膜を酸化し、酸化シリコン膜を形成する工程と、
前記マスク膜を除去し、前記シリコン膜を露出する工程と、
該露出したシリコン膜を炭化し、炭化シリコン膜を形成した後、該炭化シリコン膜上に炭化シリコンのエピタキシャル成長膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
基板上に、絶縁膜を介してシリコン膜が形成された半導体基板を用意する工程と、
素子形成予定領域を選択的に被覆するマスク膜を形成する工程と、
前記マスク膜で被覆されない領域の前記シリコン膜を酸化し、酸化シリコン膜からなる素子分離領域を形成する工程と、
炭化シリコン膜形成予定領域の前記マスク膜を除去し、前記シリコン膜を露出する工程と、
該露出したシリコン膜を炭化し、炭化シリコン膜を形成した後、該炭化シリコン膜上に炭化シリコンのエピタキシャル成長膜を形成する工程と、
該炭化シリコンのエピタキシャル成長膜に半導体素子を形成する工程と、
前記炭化シリコン膜形成予定領域以外の前記シリコン膜に半導体素子を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２いずれか記載の半導体装置の製造方法において、前記炭化シリコン膜上に別の絶縁膜を形成した後、前記炭化シリコン膜上に前記エピタキシャル成長膜を形成することを特徴とする半導体装置の製造方法。
【請求項１】
基板上に、絶縁膜を介してシリコン膜が形成された半導体基板を用意する工程と、
炭化シリコン膜形成予定領域を選択的に被覆するマスク膜を形成する工程と、
前記マスク膜で被覆されない領域の前記シリコン膜を酸化し、酸化シリコン膜を形成する工程と、
前記マスク膜を除去し、前記シリコン膜を露出する工程と、
該露出したシリコン膜を炭化し、炭化シリコン膜を形成した後、該炭化シリコン膜上に炭化シリコンのエピタキシャル成長膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
基板上に、絶縁膜を介してシリコン膜が形成された半導体基板を用意する工程と、
素子形成予定領域を選択的に被覆するマスク膜を形成する工程と、
前記マスク膜で被覆されない領域の前記シリコン膜を酸化し、酸化シリコン膜からなる素子分離領域を形成する工程と、
炭化シリコン膜形成予定領域の前記マスク膜を除去し、前記シリコン膜を露出する工程と、
該露出したシリコン膜を炭化し、炭化シリコン膜を形成した後、該炭化シリコン膜上に炭化シリコンのエピタキシャル成長膜を形成する工程と、
該炭化シリコンのエピタキシャル成長膜に半導体素子を形成する工程と、
前記炭化シリコン膜形成予定領域以外の前記シリコン膜に半導体素子を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２いずれか記載の半導体装置の製造方法において、前記炭化シリコン膜上に別の絶縁膜を形成した後、前記炭化シリコン膜上に前記エピタキシャル成長膜を形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−８４６５４（Ｐ２０１３−８４６５４Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１１−２２１７２７（Ｐ２０１１−２２１７２７）
【出願日】平成２３年１０月６日（２０１１．１０．６）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２３年１０月６日（２０１１．１０．６）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
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