半導体装置の製造方法
【課題】第1の領域において、第２の絶縁膜からゲート絶縁膜への酸化剤の侵入を防止する。第２の領域において、複数の第１の配線間に設けられた第２の絶縁膜を第１の絶縁膜に対して選択的に除去する。
【解決手段】半導体装置の製造方法では、基板の第１の領域には第１の積層体を形成し第２の領域には複数の第１の配線を形成する。第1の絶縁膜をマスクとして、第1の領域の主面に第１の不純物のイオン注入を施す。第１の積層体の側壁を覆いかつ複数の第１の配線間を埋設するように第２の絶縁膜を形成する。第２の絶縁膜をマスクとして、第1の領域の主面に第２の不純物のイオン注入を施す。第1のエッチングにより、第２の絶縁膜を第１の絶縁膜に対して選択的に除去した後、基板に熱処理を行う。
【解決手段】半導体装置の製造方法では、基板の第１の領域には第１の積層体を形成し第２の領域には複数の第１の配線を形成する。第1の絶縁膜をマスクとして、第1の領域の主面に第１の不純物のイオン注入を施す。第１の積層体の側壁を覆いかつ複数の第１の配線間を埋設するように第２の絶縁膜を形成する。第２の絶縁膜をマスクとして、第1の領域の主面に第２の不純物のイオン注入を施す。第1のエッチングにより、第２の絶縁膜を第１の絶縁膜に対して選択的に除去した後、基板に熱処理を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１（特開２０００−２１６３７３号公報）には、半導体基板上へのＭＯＳトランジスタの形成方法が記載されている。ここでは、基板上にゲート絶縁膜を介して配置されたゲート電極を形成する。この後、ゲート電極の側壁上にオフセットスペーサを形成し、ゲート電極およびオフセットスペーサをマスクとして基板にイオン注入を施すことにより、ＬＤＤ領域を形成する。オフセットスペーサを用いることで、イオン注入により導入された不純物がゲート電極下の基板に熱拡散しにくくなり、ゲート−ドレイン間容量を低減できる。更に、オフセットスペーサの外部側壁上にサイドウォールスペーサを形成し、ゲート電極およびサイドウォールスペーサをマスクとして基板にイオン注入を施すことで、ソース及びドレインを形成する。ここで、特許文献１では、オフセットスペーサおよびサイドウォールスペーサを形成する材料として、酸化シリコンまたは窒化シリコンからなる絶縁膜が挙げられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２１６３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者がこの技術について検討したところ、以下のような課題を有することが明らかとなった。酸化シリコン膜やそれよりも高い誘電率を持つ高誘電率膜（ｈｉｇｈ−ｋ膜）からなるゲート絶縁膜は、ＭＩＳトランジスタの電気特性に関わる構成要素の一つである。特に、ゲート絶縁膜の膜厚（等価酸化膜厚（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：ＥＯＴ）で表される）は、閾値電圧や電流値に影響するため、ＥＯＴの制御が重要となる。
【０００５】
従来、ＭＩＳトランジスタの形成工程では、特許文献１の図３に示されるように、オフセットスペーサやサイドウォールスペーサ（第２スペーサ）を構成する材料として、酸化シリコンや窒化シリコンからなる絶縁膜が適用されていた。このような技術について本発明者が検討したところ、以下の課題を有することが分かった。
【０００６】
例えば、オフセットスペーサやサイドウォールスペーサとして酸化シリコンを適用した場合、ソース及びドレイン用の不純物活性化のためのアニール時などに、これらのスペーサや層間絶縁膜の酸化シリコンに由来する酸化剤がゲート絶縁膜に侵入し、ゲート絶縁膜のＥＯＴを増加させることが分かった。このような酸化剤の進入によるゲート絶縁膜のＥＯＴの増加は、酸化シリコンよりも誘電率の高い高誘電率膜（ｈｉｇｈ−ｋ膜）をゲート絶縁膜として用いた場合に、より顕著となっていた。また、酸化剤作用によりゲート絶縁膜中に負の固定チャージが誘起され、閾値電圧のシフトが起こることが分かった。
【０００７】
また、オフセットスペーサとして窒化シリコン膜を適用した場合であっても、サイドウォールスペーサなどと比較して薄いオフセットスペーサでは酸化剤の進入に対するバリア性は不十分であった。一方、厚い窒化シリコン膜からなるオフセットスペーサを用いることは、ゲート電極下のチャネル領域とＬＤＤ領域との離間による抵抗の増加が懸念されるため、好ましくない。
【０００８】
そこで、本発明者は、周辺回路領域のトランジスタ用のオフセットスペーサおよびサイドウォールスペーサの両スペーサを窒化シリコン膜とする構造を更に検討した。このように、オフセットスペーサに加え、比較的厚いサイドウォールスペーサを窒化シリコン膜とすることで、酸化剤の進入によるＥＯＴの増加の抑制が期待できる。
【０００９】
しかしながら、本発明者の更なる検討によれば、以下のような課題を有することが分かった。例えば、埋め込みワード線構造のＤＲＡＭメモリセルにおいて、周辺回路領域のゲート電極と同時にパターニングされるビット線の間隔は、周辺回路領域のゲート電極の間隔よりも狭くなる。また、一般的に半導体集積回路の高集積化に伴って半導体素子は微細化され、複数併設されるゲート電極の間隔は狭くなる。このように狭いビット線やゲート電極間は、スペーサ膜やエッチングストッパ膜で埋設される場合がある。換言すれば、ビット線間やゲート電極間が窒化シリコン膜のみで埋設されることになる。これにより、当該ビット線間やゲート電極間に、自己整合的手法によるコンタクト（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ：ＳＡＣ）を形成することが困難となる。そこで、ビット線間のサイドウォールスペーサを選択的に除去することが考えられる。しかし、上述のようにオフセットスペーサとサイドウォールスペーサが同一の窒化シリコン膜で形成されている場合、サイドウォールスペーサのみを選択的に除去できなくなる。
【課題を解決するための手段】
【００１０】
一実施形態は、
基板の第１の領域の主面に、ゲート絶縁膜、ゲート電極、および、第１の導体膜をこの順に積層した第１の積層体を形成する工程と、
前記基板の前記第１の領域と異なる第２の領域の主面に、前記第１の導体膜からなる複数の第１の配線を形成する工程と、
前記第１の積層体の側壁を覆い、かつ、前記複数の第１の配線を覆うように、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をマスクとして、前記基板の第１の領域の主面に第１の不純物のイオン注入を施す工程と、
前記第１の積層体の側壁を覆い、かつ、前記複数の第１の配線間を埋設するように第２の絶縁膜を形成する工程であって、第１のエッチングに対してのエッチングレートが前記第１の絶縁膜よりも高い第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をマスクとして、前記基板の第１の領域の主面に第２の不純物のイオン注入を施す工程と、
前記第１のエッチングにより、前記第２の絶縁膜を前記第１の絶縁膜に対して選択的に除去する工程と、
前記第２の絶縁膜を除去した後、前記基板に熱処理を行う工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００１１】
なお、本明細書及び特許請求の範囲では、完成前のメモリセル領域を形成する予定の領域を「メモリセル形成領域」、完成前の周辺回路領域を形成する予定の領域を「周辺回路形成領域」とする。これらの領域は、完成前で製造途中の領域である点でそれぞれ、「メモリセル領域」及び「周辺回路領域」と区別される。以下では、メモリセル形成領域を「第２の領域」、周辺回路形成領域を第１の領域と呼ぶ場合がある。
【発明の効果】
【００１２】
第1の領域において、第２の絶縁膜からゲート絶縁膜への酸化剤の侵入を防止することができる。第２の領域において、複数の第１の配線間に設けられた第２の絶縁膜を第１の絶縁膜に対して選択的に除去することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図６】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図８】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図９】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【発明を実施するための形態】
【００１４】
（第１実施例）
本実施例は、本発明の構造を周辺回路領域の第1の電界効果トランジスタ及びメモリセル領域の複数のビット線（第1の配線）に適用した、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する半導体装置の製造方法に関するものである。本実施例では、メモリセル形成領域（第２の領域）のビット線と、周辺回路形成領域（第１の領域）の第1の電界効果トランジスタのゲート電極を、同一の工程でパターニングして形成する。
【００１５】
以下、図面を参照して、本実施例の半導体装置の製造方法を説明する。図１はメモリセル形成領域を表す平面図を表す。また、図２Ａは図１のＡ１−Ａ１方向の断面図、図２Ｂは図１のＢ１−Ｂ１方向の断面図、図２Ｃは周辺回路形成領域の断面図を表す。以下、平面図と断面図との関係は特記しない限り同様である。なお、構成要素を分かり易くするために、上層を覆う絶縁膜などを適宜省略して示すこととする。
【００１６】
まず、図１及び２に示すように、ＳＴＩ法により、半導体基板６のメモリセル形成領域（第２の領域）及び周辺回路形成領域（第１の領域）内に、素子分離領域３を形成する。これにより、半導体基板６内では、素子分離領域３で区画された領域が活性領域４となる。次に、公知の方法により、周辺回路形成領域のｎチャネル型のトランジスタを形成する領域６ｂにＰウェル８を形成し、ｐチャネル型のトランジスタを形成する領域６ａにＮウェル９を形成する。
【００１７】
続いて、公知の方法により、メモリセル形成領域内に、素子分離領域３と交差する方向に延在する溝状のトレンチ５を形成する。そして、トレンチ５の内壁をＩＳＳＧ（ｉｎ−ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ）法により酸化して、酸化シリコン膜からなるゲート絶縁膜２を形成する。次に、トレンチ５内を導体膜で埋め込むことで、溝型のゲート電極１を形成する。そして、半導体基板６上の主面に、窒化シリコン膜からなるビットコンタクト層間絶縁膜７を形成する。ウェットエッチングにより、周辺回路形成領域上の窒化シリコン膜７を除去する。
【００１８】
次に、図３に示すように、周辺回路形成領域の主面上に酸化シリコン膜１０、高誘電率絶縁膜１１、窒化チタン膜１２、及び不純物を含む導電性の多結晶シリコン膜１３をこの順に形成する。窒化チタン膜１２、及び多結晶シリコン膜１３はゲート電極を構成する。フォトリソグラフィ法およびドライエッチング法などによって、Ｐウェル８及びＮウェル９上にそれぞれ、パターニングされた酸化シリコン膜１０、高誘電率絶縁膜１１、窒化チタン膜１２、及び多結晶シリコン膜１３の積層膜を形成する。
【００１９】
この酸化シリコン膜１０及び高誘電率絶縁膜１１は、ゲート絶縁膜を構成する。高誘電率絶縁膜は、二酸化シリコンよりも誘電率が高く、Ｈｉｇｈ−ｋ絶縁膜とも呼ばれる。本実施例の半導体装置では、周辺回路形成領域にこのような高誘電率絶縁膜をゲート絶縁膜に適用した第1の電界効果トランジスタを形成する。
【００２０】
なお、高誘電率絶縁膜としては例えば、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウムアルミニウム（ＨｆＡｌＯx）、ケイ酸化ハフニウム（ＨｆＳｉＯ）や、酸化ランタン（Ｌａ2Ｏ3）などを使用することができる。酸化剤の影響を受けてＥＯＴが増加し得るゲート絶縁膜であれば、本願を適用して同様に効果的である。また、高誘電率絶縁膜と相性の良いゲート電極として、金属材料を適用することがあり、上記の窒化チタン膜もその一種である。金属ゲート電極はこれに限定されず、例えば、窒化タンタル（ＴａＮ）膜などもある。
【００２１】
次に、図４に示すように、フォトリソグラフィ法およびドライエッチング法などによって、ビットコンタクト層間絶縁膜７の一部を除去することで、ビットコンタクト開口部から活性領域４の一部を露出させる。その上で、半導体基板６上の全面に、不純物を含む導電性の多結晶シリコン膜１４、窒化タングステン膜及びタングステン膜１５（図４中には窒化タングステン膜とタングステン膜の境界を示さない）、並びに窒化シリコン膜１６を形成する。多結晶シリコン膜１４、窒化タングステン膜及びタングステン膜１５は、第１の導体膜を構成する。この工程により、周辺回路形成領域では多結晶シリコン膜１３を覆い、メモリセル形成領域ではビットコンタクト開口部において半導体基板６を覆うように、３層の膜を形成する。
【００２２】
次に、図５及び６に示すように、フォトリソグラフィ法およびエッチング法などにより、酸化シリコン膜１０、高誘電率絶縁膜１１、窒化チタン膜１２、多結晶シリコン膜１３及び１４、窒化タングステン膜及びタングステン膜１５、並びに窒化シリコン膜１６を加工する。この加工により、メモリセル形成領域上では、多結晶シリコン膜１４、窒化タングステン膜及びタングステン膜１５（多結晶シリコン膜１４、窒化タングステン膜及びタングステン膜１５は、第1の導体膜を構成する）からなる複数のビット線１８（第１の配線）が形成される。また、この加工により、周辺回路形成領域のＰウェル８及びＮウェル９上にはそれぞれ、酸化シリコン膜１０及び高誘電率絶縁膜１１からなるゲート絶縁膜、窒化チタン膜１２、多結晶シリコン膜１３及び１４、窒化タングステン膜及びタングステン膜１５からなる第１の積層体１７が形成される。第１の積層体１７は、ゲート絶縁膜１０及び１１と、ゲート電極１２及び１３と、第1の導体膜１４及び１５とからなる。また、第１の積層体上には、窒化シリコン膜１６からなるハードマスクが形成される。
【００２３】
次に、図７に示すように、半導体基板６上の全面に、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、窒化シリコン膜２０（第１の絶縁膜）を形成する。半導体基板上の全面にフォトレジスト２２を形成した後、周辺回路形成領域上のフォトレジスト２２を除去して、フォトレジストパターンを形成する。周辺回路形成領域上の窒化シリコン膜２０をエッチバックして、第1の積層体１７及びハードマスク１６の側壁を覆うように、オフセットスペーサ（第１の絶縁膜）２０ａとして窒化シリコン膜を残留させる。この際、フォトレジスト２２で覆われたメモリセル形成領域は当該エッチングには曝されず、窒化シリコン膜２０は複数のビット線１８を覆うように形成される。
【００２４】
フォトレジストパターン２２を除去した後、メモリセル形成領域及び周辺回路形成領域のＮウェル９上に、第１のマスク（図示していない）を設ける。ハードマスク１６、オフセットスペーサ２０ａ及び第１のマスクを用いて、周辺回路形成領域のＰウェル８内にｎ型導電型の不純物をイオン注入して、ゲート電極１２及び１３の側方下部にＬＤＤ領域２１ａを形成する（第１の不純物のイオン注入）。第１のマスクを除去した後、メモリセル形成領域及び周辺回路形成領域のＰウェル８上に、第２のマスク（図示していない）を設ける。ハードマスク１６、オフセットスペーサ２０ａ及び第２のマスクを用いて、周辺回路形成領域のＮウェル９内にｐ型導電型の不純物をイオン注入して、ゲート電極１２及び１３の側方下部にＬＤＤ領域２１ｂを形成する（第１の不純物のイオン注入）。この後、第２のマスクを除去する。
【００２５】
次に、図８に示すように、半導体基板６上の全面に、酸化シリコン膜（第２の絶縁膜）を形成する。なお、第２の絶縁膜は、後述する図１０のウェットエッチング（第1のエッチング）工程において、エッチングレートが窒化シリコン膜２０（第１の絶縁膜）よりも高くなる材料であれば酸化シリコン膜に限定されない。半導体基板６上の全面にフォトレジスト（図示していない）を形成した後、メモリセル形成領域上のフォトレジストを除去して、フォトレジストパターンを形成する。このフォトレジストパターンをマスクに用いたウェットエッチングにより、メモリセル形成領域上の酸化シリコン膜を除去する（第１の工程）。ここでは、酸化シリコン膜と窒化シリコン膜２０とが異なる絶縁膜であるため、メモリセル形成領域のビット線１８間に埋設された酸化シリコン膜を、ビット線１８を覆う窒化シリコン膜２０に対して選択的に除去できる。この観点から、メモリセル形成領域においてビット線１８を覆うように形成する第１の絶縁膜の材料は、酸化シリコンと異なり（第２の絶縁膜を選択的に除去するため）、かつ、酸化剤として寄与しない絶縁膜であれば良く、窒化シリコンに限定されない。その後、フォトレジストパターンを除去する。
【００２６】
半導体基板６上の全面にフォトレジスト（図示していない）を形成した後、周辺回路形成領域上のフォトレジストを除去して、フォトレジストパターンを形成する。周辺回路形成領域上の酸化シリコン膜をエッチバックして、オフセットスペーサ（第１の絶縁膜）２０ａに、サイドウォールスペーサ（第２の絶縁膜）２３ａとして酸化シリコン膜を残留させる。
【００２７】
次に、図９に示すように、フォトレジストパターンを除去した後、メモリセル形成領域及び周辺回路形成領域のＮウェル９上に、第３のマスク（図示していない）を設ける。ハードマスク１６、オフセットスペーサ２０ａ、サイドウォールスペーサ２３ａ、及び第３のマスクを用いて、周辺回路形成領域のＰウェル８内に、第１の不純物のイオン注入よりも高濃度かつ主面からの深さが深くなるようにｎ型導電型の不純物のイオン注入を行う（第２の不純物のイオン注入）。これにより、ゲート電極１２及び１３の側方下部にソース及びドレイン２４ａを形成する。第３のマスクを除去した後、メモリセル形成領域及び周辺回路形成領域のＰウェル８上に、第４のマスク（図示していない）を設ける。ハードマスク１６、オフセットスペーサ２０ａ、サイドウォールスペーサ２３ａ、及び第４のマスクを用いて、周辺回路形成領域のＮウェル９内に、第１の不純物のイオン注入よりも高濃度のｐ型導電型の不純物のイオン注入を行う（第２の不純物のイオン注入）。これにより、ゲート電極１２及び１３の側方下部にソース及びドレイン２４ｂを形成する。この後、第４のマスクを除去する。
【００２８】
次に、図１０に示すように、リソグラフィー技術とエッチング技術を利用して、周辺回路形成領域上のサイドウォールスペーサ２３ａを、サイドウォールスペーサ２３ａに対して選択的に除去する。エッチング技術としては特に限定されないが、ウェットエッチング（第1のエッチング）を利用することが好ましい。また、この際、ウェットエッチング（第1のエッチング）の条件は、サイドウォールスペーサ２３ａ（第２の絶縁膜）のエッチングレートがオフセットスペーサ２０ａ（第１の絶縁膜）よりも高くなるように設定する。この後（第２の工程）、半導体基板６に対して熱処理（アニール処理）を行う。これにより、周辺回路形成領域のＰウェル８及びＮウェル９内に注入されたソース／ドレイン２４ａ及び２４ｂ中の不純物が活性化される。この工程では、予めサイドウォールスペーサ２３ａを除去した状態で熱処理を行うため、サイドウォールスペーサ（酸化シリコン膜）２３ａから、ゲート絶縁膜１０及び１１への酸化剤の侵入を防止することができる。また、オフセットスペーサ２０ａは窒化シリコン膜であるため、オフセットスペーサ２０ａからゲート絶縁膜１０及び１１への酸化剤の侵入は起こらない。この結果、高誘電率絶縁膜１１などゲート絶縁膜１０及び１１を構成する膜のＥＯＴの増加および負の固定チャージの誘起を抑制できる。これにより、閾値電圧の変動やオン電流の低下を抑制できる。
【００２９】
次に、図１１に示すように、半導体基板６上の全面に、ＣＶＤ法により、ライナー膜として窒化シリコン膜２７を形成する。この際、メモリセル形成領域上の酸化シリコン膜は除去されているため、ビット線１８間を完全に埋設させることなく、窒化シリコン膜２７を形成することができる。この結果、後述する図１２の工程で、窒化シリコン膜２７を、容量コンタクトホール開口時のエッチングストッパとして用いることができる。次に、ＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ；層間絶縁膜）膜２８を形成した後、熱処理を行う。ライナー膜２７をストッパとして、ＳＯＤ膜２８に対してＣＭＰ法を行うことにより、ＳＯＤ膜２８を平坦化させる。
【００３０】
次に、図１２に示すように、フォトリソグラフィ法およびエッチング法などにより、ＳＯＤ膜２８からなる層間絶縁膜に、容量コンタクトホール２９（接続孔）およびコンタクトホール３０を形成する。具体的には、メモリセル形成領域では、ＳＯＤ膜２８からなる層間絶縁膜に、その表面から、ビット線１８間に位置する活性領域４（ソースまたはドレインである基板の主面）までを貫通するように、層間絶縁膜に容量コンタクトホール２９を形成する。ここでは、ライナー膜２７およびオフセットスペーサ２０ａがドライエッチング保護膜として機能し、ビット線１８の間に自己整合的に容量コンタクトホール２９を形成することができる。
【００３１】
次に、図１３に示すように、公知の技術により容量コンタクトホール２９およびコンタクトホール３０の中に導電膜を埋め込むことでそれぞれ、コンタクトプラグ（接続プラグ）３１及び３３を形成する。この際、図１３に示すように、容量コンタクトホール２９の側壁には窒化シリコンからなるサイドウォール膜３２を形成しても良い。
【００３２】
次に、図１４に示すように、メモリセル形成領域内では容量コンタクトプラグ３１に電気的に接続された容量コンタクトパッド３５、周辺回路形成領域（図１４中には周辺回路形成領域を示していない）内ではソース及びドレイン２４ａ及び２４ｂに電気的に接続された配線を、公知の方法により形成する。続いて、メモリセル形成領域には、公知の方法により、下部電極３６、容量絶縁膜３８、及び上部電極３７からなるクラウン型のキャパシタＣａｐを形成する。キャパシタＣａｐは、容量コンタクトパッド３５に電気的に接続されている。これにより、キャパシタＣａｐ、電界効果トランジスタ、及びビット線１８を有するＤＲＡＭを備えた、本実施例の半導体装置が完成する。
【００３３】
本実施例の半導体装置のメモリセル領域には、半導体基板６内に設けられた溝型のゲート電極１と、ゲート絶縁膜２と、ソース及びドレインを備えた電界効果トランジスタが設けられている。半導体基板６上の層間絶縁膜２８内には、この電界効果トランジスタのソースまたはドレインに電気的に接続されるようにビット線１８が設けられている。ビット線１８は、ソースまたはドレインの側から順に、多結晶シリコン膜１４、並びに窒化タングステン膜及びタングステン膜１５からなる第1の導体膜によって構成されている。ビット線１８上には、窒化シリコン膜からなるハードマスク１６が設けられている。
【００３４】
また、電界効果トランジスタのソースまたはドレインに接続されるように容量コンタクトプラグ３１が設けられている。ビット線１８と容量コンタクトプラグ３１との間は、窒化シリコン膜２０及び２７とサイドウォール膜３２によって電気的に絶縁されている。容量コンタクトプラグ３１は、容量コンタクトパッド３５を介して、キャパシタＣａｐに電気的に接続されている。キャパシタＣａｐは、下部電極３６、容量絶縁膜３８及び上部電極３７から構成されている。
【００３５】
周辺回路領域には、プレナー型のｎチャネル型とｐチャネル型の第１の電界効果トランジスタが形成されている。各チャネル型のトランジスタは、半導体基板６上に順に設けられた、ゲート絶縁膜１０及び１１、ゲート電極１２及び１３並びに第１の導体膜１４及び１５を有する。ｎチャネル型及びｐチャネル型のトランジスタのゲート絶縁膜は、酸化シリコン膜１０、及び高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）１１からなる。各チャネル型のトランジスタのゲート電極は窒化チタン膜１２及び多結晶シリコン膜１３からなり、第１の導体膜は多結晶シリコン膜１４、窒化タングステン膜及びタングステン膜１５からなる。第１の導体膜上には、ハードマスク１６が設けられている。各チャネル型のトランジスタのゲート絶縁膜１０及び１１、ゲート電極１２及び１３並びに第１の導体膜１４及び１５（ゲート絶縁膜１０及び１１と、ゲート電極１２及び１３と、第１の導体膜１４及び１５とから第１の積層体１７が構成される）の側壁上には、ＬＤＤ領域２１ａ及び２１ｂを形成するためのオフセットスペーサ２０ａとして窒化シリコン膜が形成されている。
【００３６】
本実施例では、周辺回路領域の第１の電界効果トランジスタから予めサイドウォールスペーサ２３ａを除去した状態で熱処理を行い、ソース及びドレイン用の不純物を活性化させる。このため、サイドウォールスペーサ（酸化シリコン膜）２３ａから、ゲート絶縁膜１０及び１１への酸化剤の侵入を防止することができる。この結果、高誘電率絶縁膜１１などゲート絶縁膜１０及び１１を構成する膜のＥＯＴの増加および負の固定チャージの誘起を抑制できる。これにより、閾値電圧の変動やオン電流の低下を抑制できる。
【００３７】
また、半導体装置の構成によっては、メモリセル領域のビット線１８の間隔は、周辺回路領域のトランジスタのゲート電極１２及び１３を含む第1の積層体１７の間隔よりも狭いことがある。この場合、周辺回路領域のサイドウォールスペーサ用に形成した絶縁膜が、メモリセル領域のビット線１８間を埋設してしまう。ビット線１８間に容量コンタクトプラグ３１を形成する際には、層間絶縁膜２８（酸化シリコン膜）内に容量コンタクトホール２９を形成するためのドライエッチングに対するエッチストッパとしてライナー膜２７（窒化シリコン膜）を形成する。そこで、このライナー膜２７を形成するためには、ビット線１８間に埋設されたサイドウォールスペーサ用の絶縁膜を、ウェットエッチングにより等方的に除去する必要がある。
【００３８】
この際、関連する半導体装置の製造方法では、ライナー膜とサイドウォールスペーサ用の絶縁膜を窒化シリコン膜で形成している。このため、サイドウォールスペーサ用の絶縁膜をウェットエッチングで除去する際に、ライナー膜も除去されて、ビット線がウェットエッチングに曝されるおそれがあり、好ましくない。
【００３９】
これに対して、本実施例では、ライナー膜２７を窒化シリコン膜で形成し、ビット線１８間は酸化シリコン膜で埋設するため、この埋設膜（酸化シリコン膜）を選択的に除去できる。このため、ビット線１８がウェットエッチングに曝されるといった問題が生じない。
【００４０】
以上のように、本実施例によれば、ゲート電極１２及び１３及びゲート絶縁膜１０及び１１への酸化剤の影響による素子特性の劣化を抑制しつつ、ビット線１８間に埋設された絶縁膜を選択的に除去し得ることで素子の微細化を実現できる。
【００４１】
なお、本実施例では、サイドウォールスペーサ用の絶縁膜として酸化シリコン膜を使用した。しかし、上記のソース及びドレイン用不純物の活性化（熱処理）時のゲート絶縁膜１０及び１１のＥＯＴ増加は、サイドウォールスペーサ用の絶縁膜中に酸化剤を含む場合に起こる。このため、第２の絶縁膜としては酸化シリコン膜に限定されず、酸化剤を含む絶縁膜の場合にも本実施例と同様の効果を奏することができる。酸化剤としては、ゲート絶縁膜を酸化する作用を有するものであれば特に限定されず、原子状、分子状のものが存在し、例えば、酸素原子を挙げることができる。また、酸化剤を含む絶縁膜としては、酸窒化シリコン膜（ＳｉＯＮ膜）を挙げることができる。
【符号の説明】
【００４２】
１ ゲート電極
２ ゲート絶縁膜
３ 素子分離領域
４ 活性領域
５ トレンチ
６ 半導体基板
６ａ ｐチャネル型のトランジスタを形成する領域
６ｂ ｎチャネル型のトランジスタを形成する領域
７ ビットコンタクト層間絶縁膜
８ Ｐウェル
９ Ｎウェル
１０ 酸化シリコン膜
１１ 高誘電率絶縁膜
１２ 窒化チタン膜
１３、１４ ポリシリコン膜
１５ 窒化タングステン膜及びタングステン膜
１６ 窒化シリコン膜
１７ 第1の積層体
１８ ビット線
２０ 窒化シリコン膜
２０ａ オフセットスペーサ（第１の絶縁膜）
２１ａ、２１ｂ ＬＤＤ領域
２２ フォトレジスト
２３ａ サイドウォールスペーサ（第２の絶縁膜）
２４ａ、２４ｂ ソース、ドレイン
２７ ライナー膜
２８ ＳＯＤ膜
２９ 容量コンタクトホール
３０ コンタクトホール
３１、３３ コンタクトプラグ
３２ サイドウォール膜
３５ 容量コンタクトパッド
３６ 下部電極
３７ 上部電極
３８ 容量絶縁膜
Ｃａｐ キャパシタ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１（特開２０００−２１６３７３号公報）には、半導体基板上へのＭＯＳトランジスタの形成方法が記載されている。ここでは、基板上にゲート絶縁膜を介して配置されたゲート電極を形成する。この後、ゲート電極の側壁上にオフセットスペーサを形成し、ゲート電極およびオフセットスペーサをマスクとして基板にイオン注入を施すことにより、ＬＤＤ領域を形成する。オフセットスペーサを用いることで、イオン注入により導入された不純物がゲート電極下の基板に熱拡散しにくくなり、ゲート−ドレイン間容量を低減できる。更に、オフセットスペーサの外部側壁上にサイドウォールスペーサを形成し、ゲート電極およびサイドウォールスペーサをマスクとして基板にイオン注入を施すことで、ソース及びドレインを形成する。ここで、特許文献１では、オフセットスペーサおよびサイドウォールスペーサを形成する材料として、酸化シリコンまたは窒化シリコンからなる絶縁膜が挙げられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２１６３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者がこの技術について検討したところ、以下のような課題を有することが明らかとなった。酸化シリコン膜やそれよりも高い誘電率を持つ高誘電率膜（ｈｉｇｈ−ｋ膜）からなるゲート絶縁膜は、ＭＩＳトランジスタの電気特性に関わる構成要素の一つである。特に、ゲート絶縁膜の膜厚（等価酸化膜厚（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：ＥＯＴ）で表される）は、閾値電圧や電流値に影響するため、ＥＯＴの制御が重要となる。
【０００５】
従来、ＭＩＳトランジスタの形成工程では、特許文献１の図３に示されるように、オフセットスペーサやサイドウォールスペーサ（第２スペーサ）を構成する材料として、酸化シリコンや窒化シリコンからなる絶縁膜が適用されていた。このような技術について本発明者が検討したところ、以下の課題を有することが分かった。
【０００６】
例えば、オフセットスペーサやサイドウォールスペーサとして酸化シリコンを適用した場合、ソース及びドレイン用の不純物活性化のためのアニール時などに、これらのスペーサや層間絶縁膜の酸化シリコンに由来する酸化剤がゲート絶縁膜に侵入し、ゲート絶縁膜のＥＯＴを増加させることが分かった。このような酸化剤の進入によるゲート絶縁膜のＥＯＴの増加は、酸化シリコンよりも誘電率の高い高誘電率膜（ｈｉｇｈ−ｋ膜）をゲート絶縁膜として用いた場合に、より顕著となっていた。また、酸化剤作用によりゲート絶縁膜中に負の固定チャージが誘起され、閾値電圧のシフトが起こることが分かった。
【０００７】
また、オフセットスペーサとして窒化シリコン膜を適用した場合であっても、サイドウォールスペーサなどと比較して薄いオフセットスペーサでは酸化剤の進入に対するバリア性は不十分であった。一方、厚い窒化シリコン膜からなるオフセットスペーサを用いることは、ゲート電極下のチャネル領域とＬＤＤ領域との離間による抵抗の増加が懸念されるため、好ましくない。
【０００８】
そこで、本発明者は、周辺回路領域のトランジスタ用のオフセットスペーサおよびサイドウォールスペーサの両スペーサを窒化シリコン膜とする構造を更に検討した。このように、オフセットスペーサに加え、比較的厚いサイドウォールスペーサを窒化シリコン膜とすることで、酸化剤の進入によるＥＯＴの増加の抑制が期待できる。
【０００９】
しかしながら、本発明者の更なる検討によれば、以下のような課題を有することが分かった。例えば、埋め込みワード線構造のＤＲＡＭメモリセルにおいて、周辺回路領域のゲート電極と同時にパターニングされるビット線の間隔は、周辺回路領域のゲート電極の間隔よりも狭くなる。また、一般的に半導体集積回路の高集積化に伴って半導体素子は微細化され、複数併設されるゲート電極の間隔は狭くなる。このように狭いビット線やゲート電極間は、スペーサ膜やエッチングストッパ膜で埋設される場合がある。換言すれば、ビット線間やゲート電極間が窒化シリコン膜のみで埋設されることになる。これにより、当該ビット線間やゲート電極間に、自己整合的手法によるコンタクト（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ：ＳＡＣ）を形成することが困難となる。そこで、ビット線間のサイドウォールスペーサを選択的に除去することが考えられる。しかし、上述のようにオフセットスペーサとサイドウォールスペーサが同一の窒化シリコン膜で形成されている場合、サイドウォールスペーサのみを選択的に除去できなくなる。
【課題を解決するための手段】
【００１０】
一実施形態は、
基板の第１の領域の主面に、ゲート絶縁膜、ゲート電極、および、第１の導体膜をこの順に積層した第１の積層体を形成する工程と、
前記基板の前記第１の領域と異なる第２の領域の主面に、前記第１の導体膜からなる複数の第１の配線を形成する工程と、
前記第１の積層体の側壁を覆い、かつ、前記複数の第１の配線を覆うように、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をマスクとして、前記基板の第１の領域の主面に第１の不純物のイオン注入を施す工程と、
前記第１の積層体の側壁を覆い、かつ、前記複数の第１の配線間を埋設するように第２の絶縁膜を形成する工程であって、第１のエッチングに対してのエッチングレートが前記第１の絶縁膜よりも高い第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をマスクとして、前記基板の第１の領域の主面に第２の不純物のイオン注入を施す工程と、
前記第１のエッチングにより、前記第２の絶縁膜を前記第１の絶縁膜に対して選択的に除去する工程と、
前記第２の絶縁膜を除去した後、前記基板に熱処理を行う工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００１１】
なお、本明細書及び特許請求の範囲では、完成前のメモリセル領域を形成する予定の領域を「メモリセル形成領域」、完成前の周辺回路領域を形成する予定の領域を「周辺回路形成領域」とする。これらの領域は、完成前で製造途中の領域である点でそれぞれ、「メモリセル領域」及び「周辺回路領域」と区別される。以下では、メモリセル形成領域を「第２の領域」、周辺回路形成領域を第１の領域と呼ぶ場合がある。
【発明の効果】
【００１２】
第1の領域において、第２の絶縁膜からゲート絶縁膜への酸化剤の侵入を防止することができる。第２の領域において、複数の第１の配線間に設けられた第２の絶縁膜を第１の絶縁膜に対して選択的に除去することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図６】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図８】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図９】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【発明を実施するための形態】
【００１４】
（第１実施例）
本実施例は、本発明の構造を周辺回路領域の第1の電界効果トランジスタ及びメモリセル領域の複数のビット線（第1の配線）に適用した、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する半導体装置の製造方法に関するものである。本実施例では、メモリセル形成領域（第２の領域）のビット線と、周辺回路形成領域（第１の領域）の第1の電界効果トランジスタのゲート電極を、同一の工程でパターニングして形成する。
【００１５】
以下、図面を参照して、本実施例の半導体装置の製造方法を説明する。図１はメモリセル形成領域を表す平面図を表す。また、図２Ａは図１のＡ１−Ａ１方向の断面図、図２Ｂは図１のＢ１−Ｂ１方向の断面図、図２Ｃは周辺回路形成領域の断面図を表す。以下、平面図と断面図との関係は特記しない限り同様である。なお、構成要素を分かり易くするために、上層を覆う絶縁膜などを適宜省略して示すこととする。
【００１６】
まず、図１及び２に示すように、ＳＴＩ法により、半導体基板６のメモリセル形成領域（第２の領域）及び周辺回路形成領域（第１の領域）内に、素子分離領域３を形成する。これにより、半導体基板６内では、素子分離領域３で区画された領域が活性領域４となる。次に、公知の方法により、周辺回路形成領域のｎチャネル型のトランジスタを形成する領域６ｂにＰウェル８を形成し、ｐチャネル型のトランジスタを形成する領域６ａにＮウェル９を形成する。
【００１７】
続いて、公知の方法により、メモリセル形成領域内に、素子分離領域３と交差する方向に延在する溝状のトレンチ５を形成する。そして、トレンチ５の内壁をＩＳＳＧ（ｉｎ−ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ）法により酸化して、酸化シリコン膜からなるゲート絶縁膜２を形成する。次に、トレンチ５内を導体膜で埋め込むことで、溝型のゲート電極１を形成する。そして、半導体基板６上の主面に、窒化シリコン膜からなるビットコンタクト層間絶縁膜７を形成する。ウェットエッチングにより、周辺回路形成領域上の窒化シリコン膜７を除去する。
【００１８】
次に、図３に示すように、周辺回路形成領域の主面上に酸化シリコン膜１０、高誘電率絶縁膜１１、窒化チタン膜１２、及び不純物を含む導電性の多結晶シリコン膜１３をこの順に形成する。窒化チタン膜１２、及び多結晶シリコン膜１３はゲート電極を構成する。フォトリソグラフィ法およびドライエッチング法などによって、Ｐウェル８及びＮウェル９上にそれぞれ、パターニングされた酸化シリコン膜１０、高誘電率絶縁膜１１、窒化チタン膜１２、及び多結晶シリコン膜１３の積層膜を形成する。
【００１９】
この酸化シリコン膜１０及び高誘電率絶縁膜１１は、ゲート絶縁膜を構成する。高誘電率絶縁膜は、二酸化シリコンよりも誘電率が高く、Ｈｉｇｈ−ｋ絶縁膜とも呼ばれる。本実施例の半導体装置では、周辺回路形成領域にこのような高誘電率絶縁膜をゲート絶縁膜に適用した第1の電界効果トランジスタを形成する。
【００２０】
なお、高誘電率絶縁膜としては例えば、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウムアルミニウム（ＨｆＡｌＯx）、ケイ酸化ハフニウム（ＨｆＳｉＯ）や、酸化ランタン（Ｌａ2Ｏ3）などを使用することができる。酸化剤の影響を受けてＥＯＴが増加し得るゲート絶縁膜であれば、本願を適用して同様に効果的である。また、高誘電率絶縁膜と相性の良いゲート電極として、金属材料を適用することがあり、上記の窒化チタン膜もその一種である。金属ゲート電極はこれに限定されず、例えば、窒化タンタル（ＴａＮ）膜などもある。
【００２１】
次に、図４に示すように、フォトリソグラフィ法およびドライエッチング法などによって、ビットコンタクト層間絶縁膜７の一部を除去することで、ビットコンタクト開口部から活性領域４の一部を露出させる。その上で、半導体基板６上の全面に、不純物を含む導電性の多結晶シリコン膜１４、窒化タングステン膜及びタングステン膜１５（図４中には窒化タングステン膜とタングステン膜の境界を示さない）、並びに窒化シリコン膜１６を形成する。多結晶シリコン膜１４、窒化タングステン膜及びタングステン膜１５は、第１の導体膜を構成する。この工程により、周辺回路形成領域では多結晶シリコン膜１３を覆い、メモリセル形成領域ではビットコンタクト開口部において半導体基板６を覆うように、３層の膜を形成する。
【００２２】
次に、図５及び６に示すように、フォトリソグラフィ法およびエッチング法などにより、酸化シリコン膜１０、高誘電率絶縁膜１１、窒化チタン膜１２、多結晶シリコン膜１３及び１４、窒化タングステン膜及びタングステン膜１５、並びに窒化シリコン膜１６を加工する。この加工により、メモリセル形成領域上では、多結晶シリコン膜１４、窒化タングステン膜及びタングステン膜１５（多結晶シリコン膜１４、窒化タングステン膜及びタングステン膜１５は、第1の導体膜を構成する）からなる複数のビット線１８（第１の配線）が形成される。また、この加工により、周辺回路形成領域のＰウェル８及びＮウェル９上にはそれぞれ、酸化シリコン膜１０及び高誘電率絶縁膜１１からなるゲート絶縁膜、窒化チタン膜１２、多結晶シリコン膜１３及び１４、窒化タングステン膜及びタングステン膜１５からなる第１の積層体１７が形成される。第１の積層体１７は、ゲート絶縁膜１０及び１１と、ゲート電極１２及び１３と、第1の導体膜１４及び１５とからなる。また、第１の積層体上には、窒化シリコン膜１６からなるハードマスクが形成される。
【００２３】
次に、図７に示すように、半導体基板６上の全面に、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、窒化シリコン膜２０（第１の絶縁膜）を形成する。半導体基板上の全面にフォトレジスト２２を形成した後、周辺回路形成領域上のフォトレジスト２２を除去して、フォトレジストパターンを形成する。周辺回路形成領域上の窒化シリコン膜２０をエッチバックして、第1の積層体１７及びハードマスク１６の側壁を覆うように、オフセットスペーサ（第１の絶縁膜）２０ａとして窒化シリコン膜を残留させる。この際、フォトレジスト２２で覆われたメモリセル形成領域は当該エッチングには曝されず、窒化シリコン膜２０は複数のビット線１８を覆うように形成される。
【００２４】
フォトレジストパターン２２を除去した後、メモリセル形成領域及び周辺回路形成領域のＮウェル９上に、第１のマスク（図示していない）を設ける。ハードマスク１６、オフセットスペーサ２０ａ及び第１のマスクを用いて、周辺回路形成領域のＰウェル８内にｎ型導電型の不純物をイオン注入して、ゲート電極１２及び１３の側方下部にＬＤＤ領域２１ａを形成する（第１の不純物のイオン注入）。第１のマスクを除去した後、メモリセル形成領域及び周辺回路形成領域のＰウェル８上に、第２のマスク（図示していない）を設ける。ハードマスク１６、オフセットスペーサ２０ａ及び第２のマスクを用いて、周辺回路形成領域のＮウェル９内にｐ型導電型の不純物をイオン注入して、ゲート電極１２及び１３の側方下部にＬＤＤ領域２１ｂを形成する（第１の不純物のイオン注入）。この後、第２のマスクを除去する。
【００２５】
次に、図８に示すように、半導体基板６上の全面に、酸化シリコン膜（第２の絶縁膜）を形成する。なお、第２の絶縁膜は、後述する図１０のウェットエッチング（第1のエッチング）工程において、エッチングレートが窒化シリコン膜２０（第１の絶縁膜）よりも高くなる材料であれば酸化シリコン膜に限定されない。半導体基板６上の全面にフォトレジスト（図示していない）を形成した後、メモリセル形成領域上のフォトレジストを除去して、フォトレジストパターンを形成する。このフォトレジストパターンをマスクに用いたウェットエッチングにより、メモリセル形成領域上の酸化シリコン膜を除去する（第１の工程）。ここでは、酸化シリコン膜と窒化シリコン膜２０とが異なる絶縁膜であるため、メモリセル形成領域のビット線１８間に埋設された酸化シリコン膜を、ビット線１８を覆う窒化シリコン膜２０に対して選択的に除去できる。この観点から、メモリセル形成領域においてビット線１８を覆うように形成する第１の絶縁膜の材料は、酸化シリコンと異なり（第２の絶縁膜を選択的に除去するため）、かつ、酸化剤として寄与しない絶縁膜であれば良く、窒化シリコンに限定されない。その後、フォトレジストパターンを除去する。
【００２６】
半導体基板６上の全面にフォトレジスト（図示していない）を形成した後、周辺回路形成領域上のフォトレジストを除去して、フォトレジストパターンを形成する。周辺回路形成領域上の酸化シリコン膜をエッチバックして、オフセットスペーサ（第１の絶縁膜）２０ａに、サイドウォールスペーサ（第２の絶縁膜）２３ａとして酸化シリコン膜を残留させる。
【００２７】
次に、図９に示すように、フォトレジストパターンを除去した後、メモリセル形成領域及び周辺回路形成領域のＮウェル９上に、第３のマスク（図示していない）を設ける。ハードマスク１６、オフセットスペーサ２０ａ、サイドウォールスペーサ２３ａ、及び第３のマスクを用いて、周辺回路形成領域のＰウェル８内に、第１の不純物のイオン注入よりも高濃度かつ主面からの深さが深くなるようにｎ型導電型の不純物のイオン注入を行う（第２の不純物のイオン注入）。これにより、ゲート電極１２及び１３の側方下部にソース及びドレイン２４ａを形成する。第３のマスクを除去した後、メモリセル形成領域及び周辺回路形成領域のＰウェル８上に、第４のマスク（図示していない）を設ける。ハードマスク１６、オフセットスペーサ２０ａ、サイドウォールスペーサ２３ａ、及び第４のマスクを用いて、周辺回路形成領域のＮウェル９内に、第１の不純物のイオン注入よりも高濃度のｐ型導電型の不純物のイオン注入を行う（第２の不純物のイオン注入）。これにより、ゲート電極１２及び１３の側方下部にソース及びドレイン２４ｂを形成する。この後、第４のマスクを除去する。
【００２８】
次に、図１０に示すように、リソグラフィー技術とエッチング技術を利用して、周辺回路形成領域上のサイドウォールスペーサ２３ａを、サイドウォールスペーサ２３ａに対して選択的に除去する。エッチング技術としては特に限定されないが、ウェットエッチング（第1のエッチング）を利用することが好ましい。また、この際、ウェットエッチング（第1のエッチング）の条件は、サイドウォールスペーサ２３ａ（第２の絶縁膜）のエッチングレートがオフセットスペーサ２０ａ（第１の絶縁膜）よりも高くなるように設定する。この後（第２の工程）、半導体基板６に対して熱処理（アニール処理）を行う。これにより、周辺回路形成領域のＰウェル８及びＮウェル９内に注入されたソース／ドレイン２４ａ及び２４ｂ中の不純物が活性化される。この工程では、予めサイドウォールスペーサ２３ａを除去した状態で熱処理を行うため、サイドウォールスペーサ（酸化シリコン膜）２３ａから、ゲート絶縁膜１０及び１１への酸化剤の侵入を防止することができる。また、オフセットスペーサ２０ａは窒化シリコン膜であるため、オフセットスペーサ２０ａからゲート絶縁膜１０及び１１への酸化剤の侵入は起こらない。この結果、高誘電率絶縁膜１１などゲート絶縁膜１０及び１１を構成する膜のＥＯＴの増加および負の固定チャージの誘起を抑制できる。これにより、閾値電圧の変動やオン電流の低下を抑制できる。
【００２９】
次に、図１１に示すように、半導体基板６上の全面に、ＣＶＤ法により、ライナー膜として窒化シリコン膜２７を形成する。この際、メモリセル形成領域上の酸化シリコン膜は除去されているため、ビット線１８間を完全に埋設させることなく、窒化シリコン膜２７を形成することができる。この結果、後述する図１２の工程で、窒化シリコン膜２７を、容量コンタクトホール開口時のエッチングストッパとして用いることができる。次に、ＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ；層間絶縁膜）膜２８を形成した後、熱処理を行う。ライナー膜２７をストッパとして、ＳＯＤ膜２８に対してＣＭＰ法を行うことにより、ＳＯＤ膜２８を平坦化させる。
【００３０】
次に、図１２に示すように、フォトリソグラフィ法およびエッチング法などにより、ＳＯＤ膜２８からなる層間絶縁膜に、容量コンタクトホール２９（接続孔）およびコンタクトホール３０を形成する。具体的には、メモリセル形成領域では、ＳＯＤ膜２８からなる層間絶縁膜に、その表面から、ビット線１８間に位置する活性領域４（ソースまたはドレインである基板の主面）までを貫通するように、層間絶縁膜に容量コンタクトホール２９を形成する。ここでは、ライナー膜２７およびオフセットスペーサ２０ａがドライエッチング保護膜として機能し、ビット線１８の間に自己整合的に容量コンタクトホール２９を形成することができる。
【００３１】
次に、図１３に示すように、公知の技術により容量コンタクトホール２９およびコンタクトホール３０の中に導電膜を埋め込むことでそれぞれ、コンタクトプラグ（接続プラグ）３１及び３３を形成する。この際、図１３に示すように、容量コンタクトホール２９の側壁には窒化シリコンからなるサイドウォール膜３２を形成しても良い。
【００３２】
次に、図１４に示すように、メモリセル形成領域内では容量コンタクトプラグ３１に電気的に接続された容量コンタクトパッド３５、周辺回路形成領域（図１４中には周辺回路形成領域を示していない）内ではソース及びドレイン２４ａ及び２４ｂに電気的に接続された配線を、公知の方法により形成する。続いて、メモリセル形成領域には、公知の方法により、下部電極３６、容量絶縁膜３８、及び上部電極３７からなるクラウン型のキャパシタＣａｐを形成する。キャパシタＣａｐは、容量コンタクトパッド３５に電気的に接続されている。これにより、キャパシタＣａｐ、電界効果トランジスタ、及びビット線１８を有するＤＲＡＭを備えた、本実施例の半導体装置が完成する。
【００３３】
本実施例の半導体装置のメモリセル領域には、半導体基板６内に設けられた溝型のゲート電極１と、ゲート絶縁膜２と、ソース及びドレインを備えた電界効果トランジスタが設けられている。半導体基板６上の層間絶縁膜２８内には、この電界効果トランジスタのソースまたはドレインに電気的に接続されるようにビット線１８が設けられている。ビット線１８は、ソースまたはドレインの側から順に、多結晶シリコン膜１４、並びに窒化タングステン膜及びタングステン膜１５からなる第1の導体膜によって構成されている。ビット線１８上には、窒化シリコン膜からなるハードマスク１６が設けられている。
【００３４】
また、電界効果トランジスタのソースまたはドレインに接続されるように容量コンタクトプラグ３１が設けられている。ビット線１８と容量コンタクトプラグ３１との間は、窒化シリコン膜２０及び２７とサイドウォール膜３２によって電気的に絶縁されている。容量コンタクトプラグ３１は、容量コンタクトパッド３５を介して、キャパシタＣａｐに電気的に接続されている。キャパシタＣａｐは、下部電極３６、容量絶縁膜３８及び上部電極３７から構成されている。
【００３５】
周辺回路領域には、プレナー型のｎチャネル型とｐチャネル型の第１の電界効果トランジスタが形成されている。各チャネル型のトランジスタは、半導体基板６上に順に設けられた、ゲート絶縁膜１０及び１１、ゲート電極１２及び１３並びに第１の導体膜１４及び１５を有する。ｎチャネル型及びｐチャネル型のトランジスタのゲート絶縁膜は、酸化シリコン膜１０、及び高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）１１からなる。各チャネル型のトランジスタのゲート電極は窒化チタン膜１２及び多結晶シリコン膜１３からなり、第１の導体膜は多結晶シリコン膜１４、窒化タングステン膜及びタングステン膜１５からなる。第１の導体膜上には、ハードマスク１６が設けられている。各チャネル型のトランジスタのゲート絶縁膜１０及び１１、ゲート電極１２及び１３並びに第１の導体膜１４及び１５（ゲート絶縁膜１０及び１１と、ゲート電極１２及び１３と、第１の導体膜１４及び１５とから第１の積層体１７が構成される）の側壁上には、ＬＤＤ領域２１ａ及び２１ｂを形成するためのオフセットスペーサ２０ａとして窒化シリコン膜が形成されている。
【００３６】
本実施例では、周辺回路領域の第１の電界効果トランジスタから予めサイドウォールスペーサ２３ａを除去した状態で熱処理を行い、ソース及びドレイン用の不純物を活性化させる。このため、サイドウォールスペーサ（酸化シリコン膜）２３ａから、ゲート絶縁膜１０及び１１への酸化剤の侵入を防止することができる。この結果、高誘電率絶縁膜１１などゲート絶縁膜１０及び１１を構成する膜のＥＯＴの増加および負の固定チャージの誘起を抑制できる。これにより、閾値電圧の変動やオン電流の低下を抑制できる。
【００３７】
また、半導体装置の構成によっては、メモリセル領域のビット線１８の間隔は、周辺回路領域のトランジスタのゲート電極１２及び１３を含む第1の積層体１７の間隔よりも狭いことがある。この場合、周辺回路領域のサイドウォールスペーサ用に形成した絶縁膜が、メモリセル領域のビット線１８間を埋設してしまう。ビット線１８間に容量コンタクトプラグ３１を形成する際には、層間絶縁膜２８（酸化シリコン膜）内に容量コンタクトホール２９を形成するためのドライエッチングに対するエッチストッパとしてライナー膜２７（窒化シリコン膜）を形成する。そこで、このライナー膜２７を形成するためには、ビット線１８間に埋設されたサイドウォールスペーサ用の絶縁膜を、ウェットエッチングにより等方的に除去する必要がある。
【００３８】
この際、関連する半導体装置の製造方法では、ライナー膜とサイドウォールスペーサ用の絶縁膜を窒化シリコン膜で形成している。このため、サイドウォールスペーサ用の絶縁膜をウェットエッチングで除去する際に、ライナー膜も除去されて、ビット線がウェットエッチングに曝されるおそれがあり、好ましくない。
【００３９】
これに対して、本実施例では、ライナー膜２７を窒化シリコン膜で形成し、ビット線１８間は酸化シリコン膜で埋設するため、この埋設膜（酸化シリコン膜）を選択的に除去できる。このため、ビット線１８がウェットエッチングに曝されるといった問題が生じない。
【００４０】
以上のように、本実施例によれば、ゲート電極１２及び１３及びゲート絶縁膜１０及び１１への酸化剤の影響による素子特性の劣化を抑制しつつ、ビット線１８間に埋設された絶縁膜を選択的に除去し得ることで素子の微細化を実現できる。
【００４１】
なお、本実施例では、サイドウォールスペーサ用の絶縁膜として酸化シリコン膜を使用した。しかし、上記のソース及びドレイン用不純物の活性化（熱処理）時のゲート絶縁膜１０及び１１のＥＯＴ増加は、サイドウォールスペーサ用の絶縁膜中に酸化剤を含む場合に起こる。このため、第２の絶縁膜としては酸化シリコン膜に限定されず、酸化剤を含む絶縁膜の場合にも本実施例と同様の効果を奏することができる。酸化剤としては、ゲート絶縁膜を酸化する作用を有するものであれば特に限定されず、原子状、分子状のものが存在し、例えば、酸素原子を挙げることができる。また、酸化剤を含む絶縁膜としては、酸窒化シリコン膜（ＳｉＯＮ膜）を挙げることができる。
【符号の説明】
【００４２】
１ ゲート電極
２ ゲート絶縁膜
３ 素子分離領域
４ 活性領域
５ トレンチ
６ 半導体基板
６ａ ｐチャネル型のトランジスタを形成する領域
６ｂ ｎチャネル型のトランジスタを形成する領域
７ ビットコンタクト層間絶縁膜
８ Ｐウェル
９ Ｎウェル
１０ 酸化シリコン膜
１１ 高誘電率絶縁膜
１２ 窒化チタン膜
１３、１４ ポリシリコン膜
１５ 窒化タングステン膜及びタングステン膜
１６ 窒化シリコン膜
１７ 第1の積層体
１８ ビット線
２０ 窒化シリコン膜
２０ａ オフセットスペーサ（第１の絶縁膜）
２１ａ、２１ｂ ＬＤＤ領域
２２ フォトレジスト
２３ａ サイドウォールスペーサ（第２の絶縁膜）
２４ａ、２４ｂ ソース、ドレイン
２７ ライナー膜
２８ ＳＯＤ膜
２９ 容量コンタクトホール
３０ コンタクトホール
３１、３３ コンタクトプラグ
３２ サイドウォール膜
３５ 容量コンタクトパッド
３６ 下部電極
３７ 上部電極
３８ 容量絶縁膜
Ｃａｐ キャパシタ
【特許請求の範囲】
【請求項１】
基板の第１の領域の主面に、ゲート絶縁膜、ゲート電極、および、第１の導体膜をこの順に積層した第１の積層体を形成する工程と、
前記基板の前記第１の領域と異なる第２の領域の主面に、前記第１の導体膜からなる複数の第１の配線を形成する工程と、
前記第１の積層体の側壁を覆い、かつ、前記複数の第１の配線を覆うように、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をマスクとして、前記基板の第１の領域の主面に第１の不純物のイオン注入を施す工程と、
前記第１の積層体の側壁を覆い、かつ、前記複数の第１の配線間を埋設するように第２の絶縁膜を形成する工程であって、第１のエッチングに対してのエッチングレートが前記第１の絶縁膜よりも高い第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をマスクとして、前記基板の第１の領域の主面に第２の不純物のイオン注入を施す工程と、
前記第１のエッチングにより、前記第２の絶縁膜を前記第１の絶縁膜に対して選択的に除去する工程と、
前記第２の絶縁膜を除去した後、前記基板に熱処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜として、酸化シリコン膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート絶縁膜として、酸化シリコン膜よりも誘電率が高い絶縁膜を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極として、窒化チタン膜と、不純物を含む導電性の多結晶シリコン膜と、をこの順に形成することを特徴とする請求項１乃至３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の導体膜として、不純物を含む導電性の多結晶シリコン膜と、窒化タングステン膜と、タングステン膜と、をこの順に形成することを特徴とする請求項１乃至４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜として、窒化シリコン膜を形成することを特徴とする請求項１乃至５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１のエッチングとして、ウェットエッチングを施すことを特徴とする請求項１乃至６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１のエッチングにより前記第２の絶縁膜を除去した後、
前記基板の主面を覆うように、層間絶縁膜を形成する工程と、
前記層間絶縁膜をその表面から、前記複数の第１の配線間に位置する前記基板の主面までを貫通するように、前記層間絶縁膜内に接続孔を形成する工程を更に有することを特徴とする請求項１乃至７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記基板に前記第１の導体膜を形成する工程の前に、
前記基板の第２の領域に、溝型のゲート電極を備えた電界効果トランジスタを形成する工程を更に有し、
前記層間絶縁膜に前記接続孔を形成する工程の後に、
前記接続孔を導電膜で埋め込んで接続プラグを形成する工程と、
前記接続プラグに電気的に接続するキャパシタを形成する工程と、
を更に有し、
前記接続孔を形成する工程では、前記層間絶縁膜をその表面から、前記複数の第１の配線間に位置する前記基板の主面であって、前記電界効果トランジスタのソースまたはドレインである前記基板の主面までを貫通するように形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の不純物のイオン注入を施す工程では、前記基板の導電型が前記第１の不純物のイオン注入をした場合と同じ導電型となる不純物イオンを、前記第１の不純物のイオン注入を施す工程よりも深く、かつ、高濃度に注入することを特徴とする請求項１乃至９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第１の不純物のイオン注入を施す工程と、前記第２の不純物のイオン注入を施す工程とでは、互いに同じ導電型となる不純物イオンを注入し、
前記第２の不純物のイオン注入を施す工程では、前記第１の不純物のイオン注入を施す工程よりも高い濃度の不純物イオンを注入し、
前記第１の不純物のイオン注入を施す工程では前記ゲート電極の側方下部の前記基板にＬＤＤ領域を形成し、
前記第２の不純物のイオン注入を施す工程では前記ゲート電極の側方下部の前記基板にソース／ドレインを形成し、
前記第１の領域には、前記ゲート絶縁膜、前記ゲート電極、前記第1の導体膜、前記ＬＤＤ領域、および、前記ソース／ドレインを有する第１の電界効果トランジスタを形成することを特徴とする請求項１乃至１０の何れか１項に記載の半導体装置の製造方法。
【請求項１】
基板の第１の領域の主面に、ゲート絶縁膜、ゲート電極、および、第１の導体膜をこの順に積層した第１の積層体を形成する工程と、
前記基板の前記第１の領域と異なる第２の領域の主面に、前記第１の導体膜からなる複数の第１の配線を形成する工程と、
前記第１の積層体の側壁を覆い、かつ、前記複数の第１の配線を覆うように、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をマスクとして、前記基板の第１の領域の主面に第１の不純物のイオン注入を施す工程と、
前記第１の積層体の側壁を覆い、かつ、前記複数の第１の配線間を埋設するように第２の絶縁膜を形成する工程であって、第１のエッチングに対してのエッチングレートが前記第１の絶縁膜よりも高い第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をマスクとして、前記基板の第１の領域の主面に第２の不純物のイオン注入を施す工程と、
前記第１のエッチングにより、前記第２の絶縁膜を前記第１の絶縁膜に対して選択的に除去する工程と、
前記第２の絶縁膜を除去した後、前記基板に熱処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜として、酸化シリコン膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート絶縁膜として、酸化シリコン膜よりも誘電率が高い絶縁膜を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極として、窒化チタン膜と、不純物を含む導電性の多結晶シリコン膜と、をこの順に形成することを特徴とする請求項１乃至３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の導体膜として、不純物を含む導電性の多結晶シリコン膜と、窒化タングステン膜と、タングステン膜と、をこの順に形成することを特徴とする請求項１乃至４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜として、窒化シリコン膜を形成することを特徴とする請求項１乃至５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１のエッチングとして、ウェットエッチングを施すことを特徴とする請求項１乃至６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１のエッチングにより前記第２の絶縁膜を除去した後、
前記基板の主面を覆うように、層間絶縁膜を形成する工程と、
前記層間絶縁膜をその表面から、前記複数の第１の配線間に位置する前記基板の主面までを貫通するように、前記層間絶縁膜内に接続孔を形成する工程を更に有することを特徴とする請求項１乃至７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記基板に前記第１の導体膜を形成する工程の前に、
前記基板の第２の領域に、溝型のゲート電極を備えた電界効果トランジスタを形成する工程を更に有し、
前記層間絶縁膜に前記接続孔を形成する工程の後に、
前記接続孔を導電膜で埋め込んで接続プラグを形成する工程と、
前記接続プラグに電気的に接続するキャパシタを形成する工程と、
を更に有し、
前記接続孔を形成する工程では、前記層間絶縁膜をその表面から、前記複数の第１の配線間に位置する前記基板の主面であって、前記電界効果トランジスタのソースまたはドレインである前記基板の主面までを貫通するように形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の不純物のイオン注入を施す工程では、前記基板の導電型が前記第１の不純物のイオン注入をした場合と同じ導電型となる不純物イオンを、前記第１の不純物のイオン注入を施す工程よりも深く、かつ、高濃度に注入することを特徴とする請求項１乃至９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第１の不純物のイオン注入を施す工程と、前記第２の不純物のイオン注入を施す工程とでは、互いに同じ導電型となる不純物イオンを注入し、
前記第２の不純物のイオン注入を施す工程では、前記第１の不純物のイオン注入を施す工程よりも高い濃度の不純物イオンを注入し、
前記第１の不純物のイオン注入を施す工程では前記ゲート電極の側方下部の前記基板にＬＤＤ領域を形成し、
前記第２の不純物のイオン注入を施す工程では前記ゲート電極の側方下部の前記基板にソース／ドレインを形成し、
前記第１の領域には、前記ゲート絶縁膜、前記ゲート電極、前記第1の導体膜、前記ＬＤＤ領域、および、前記ソース／ドレインを有する第１の電界効果トランジスタを形成することを特徴とする請求項１乃至１０の何れか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−９３４５１（Ｐ２０１３−９３４５１Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３４８９４（Ｐ２０１１−２３４８９４）
【出願日】平成２３年１０月２６日（２０１１．１０．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２６日（２０１１．１０．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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