半導体装置の製造方法
【課題】エピ抵抗や抵抗チップを用いることなく、奇モードのループ発振を抑えること。
【解決手段】本発明は、金属層６０を形成する工程と、複数のＦＥＴそれぞれのゲートフィンガー１４を共通に接続するゲートバスライン２６のパターンのうち一部分を除いたパターンを有するめっき層６４と、一部分の領域を被覆する第２マスク層６６と、をマスクにして金属層６０をパターニングすることで、ゲートバスライン２６を形成する工程と、を有する半導体装置の製造方法である。
【解決手段】本発明は、金属層６０を形成する工程と、複数のＦＥＴそれぞれのゲートフィンガー１４を共通に接続するゲートバスライン２６のパターンのうち一部分を除いたパターンを有するめっき層６４と、一部分の領域を被覆する第２マスク層６６と、をマスクにして金属層６０をパターニングすることで、ゲートバスライン２６を形成する工程と、を有する半導体装置の製造方法である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
マイクロ波、準ミリ波、ミリ波などの高周波帯域において増幅を行うのに適した半導体装置として、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が知られている。ＦＥＴにおいて、従来、奇モードのループ発振を抑えるために、隣接するゲートパッドの間に、エピ抵抗やチップ抵抗を電気的に接続させることが提案されている。また、例えば特許文献１には、ゲート・ソース間のリーク電流による発振を抑えるために、ゲートバイアス回路に発振防止回路を設ける技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−３１６７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
奇モードのループ発振を抑えるために、隣接するゲートパッドの間にチップ抵抗を電気的に接続させる場合、構成部品が増え、且つチップ抵抗を設けるスペースを確保しなければならない。また、隣接するゲートパッドの間にエピ抵抗を電気的に接続させる場合、エピ抵抗の面積を大きくしなければ奇モードのループ発振を抑えることができない。これは、エピ抵抗のシート抵抗値は、例えば１００Ω／□と高いのに対し、奇モードのループ発振を抑えるための抵抗は、例えば２〜３Ωのような１０Ω以下の場合が望ましいためである。
【０００５】
このように、エピ抵抗を用いる場合では、エピ抵抗の面積が大きくなることから、エピ抵抗となる抵抗活性領域とＦＥＴの活性領域との間のアイソレーションが取れずに、ゲートリーク電流が発生してしまう場合がある。
【０００６】
本発明は、上記課題に鑑みなされたものであり、エピ抵抗やチップ抵抗を用いることなく、奇モードのループ発振を抑えることが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、金属層を形成する工程と、複数のＦＥＴそれぞれのゲートフィンガーを共通に接続するゲートバスラインのパターンのうち一部分を除いたパターンを有するめっき層と、前記一部分の領域を被覆するマスク層と、をマスクにして前記金属層をパターニングすることで、前記ゲートバスラインを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、エピ抵抗やチップ抵抗を用いることなく、奇モードのループ発振を抑えることができる。
【０００８】
上記構成において、前記めっき層は、前記ゲートバスラインのパターンのうち前記一部分を除いたパターンの開口を有する第１マスク層を形成する工程と、前記第１マスク層をマスクとして、前記金属層上に前記めっき層を形成する工程と、により形成される構成とすることができる。
【０００９】
上記構成において、前記一部分の領域を被覆するマスク層は、前記めっき層が形成された領域における前記ゲートバスラインの幅よりも狭い構成とすることができる。この構成によれば、奇モードのループ発振をより確実に抑えることができる。
【００１０】
上記構成において、前記一部分の領域を被覆するマスク層は、前記第１マスク層と異なる第２マスク層によって構成されてなる構成とすることができる。
【００１１】
上記構成において、前記ゲートバスラインには複数のゲートパッドが接続されてなり、前記ゲートバスラインの前記一部分の領域は、前記複数のゲートパッドの間に位置してなる構成とすることができる。この構成によれば、特性への影響を抑えつつ、奇モードのループ発振を抑えることができる。
【００１２】
上記構成において、前記ゲートバスラインの前記一部分の領域は、前記複数のゲートパッドまでの電気長が実質的に等しい位置に設けられてなる構成とすることができる。この構成によれば、特性への影響をより抑えつつ、奇モードのループ発振を抑えることができる。
【００１３】
上記構成において、前記めっき層を１μｍ〜２μｍの厚さに形成する構成とすることができる。
【００１４】
上記構成において、前記金属層としてＮｉ層とＰｄ層とＡｕ層とを順次積層する構成とすることができる。
【００１５】
上記構成において、前記金属層は、前記ゲートフィンガーを形成する領域にも形成され、前記めっき層は、前記ゲートフィンガーを形成する領域において、ゲートフィンガーのパターンをもって形成され、前記ゲートバスラインを形成する工程において、同時に、前記めっき層をマスクにして、前記ゲートフィンガーにおける前記金属層をパターニングする構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、エピ抵抗やチップ抵抗を用いることなく、奇モードのループ発振を抑えることが可能な半導体装置を得ることができる。
【図面の簡単な説明】
【００１７】
【図１】図１は比較例１に係る半導体装置の上面模式図の例である。
【図２】図２は比較例１に係る半導体装置の等価回路図の例である。
【図３】図３は実施例１に係る半導体装置の上面模式図の例である。
【図４】図４（ａ）はゲートバスラインの上面模式図の例であり、図４（ｂ）は図４（ａ）のＡ−Ａ間、図４（ｃ）は図４（ａ）のＢ−Ｂ間の断面模式図の例である。図４（ｄ）は、比較例１のゲートバスラインの上面模式図の例である。
【図５】図５は実施例１に係る半導体装置の等価回路図の例である。
【図６】図６（ａ）から図６（ｉ）は実施例１に半導体装置の製造方法を示す断面模式図（その１）の例である。
【図７】図７（ａ）から図７（ｉ）は実施例１に係る半導体装置の製造方法を示す断面模式図（その２）の例である。
【図８】図８（ａ）から図８（ｉ）は実施例１に係る半導体装置の製造方法を示す断面模式図（その３）の例である。
【発明を実施するための形態】
【００１８】
まず、比較例１に係る半導体装置について説明する。比較例１に係る半導体装置は、奇モードのループ発振を抑えるために、隣接するゲートパッドの間にエピ抵抗を電気的に接続させた場合の例である。図１は、比較例１に係る半導体装置の上面模式図の例である。図１を参照して、半導体基板上に形成された半導体層の活性領域７０上に、複数のソースフィンガー７２、複数のドレインフィンガー７４及び複数のゲートフィンガー７６が設けられている。なお、活性領域とは、ソースフィンガー、ドレインフィンガー及びゲートフィンガーが交差する領域であって、半導体層が電気的に活性化した領域をいう。
【００１９】
複数のソースフィンガー７２は、ソースバスライン７８により互いに接続している。複数のドレインフィンガー７４は、ドレインバスライン８０により互いに接続している。ソースバスライン７８には複数のソースパッド８２が接続され、ドレインバスライン８０には複数のドレインパッド８４が接続されている。
【００２０】
複数のゲートフィンガー７６は、ゲートバスライン８６により互いに接続されている。ゲートバスライン８６には、複数のゲートパッド８８が接続されている。複数のゲートパッド８８のうち隣接するゲートパッド８８の間に、エピ抵抗９０が電気的に接続されている。ここで、複数のゲートパッド８８の周期に合わせたＦＥＴ群を単位ＦＥＴ９２とする。
【００２１】
図２は、比較例１に係る半導体装置の等価回路図の例である。図２を参照して、隣接する単位ＦＥＴ９２のゲート間に抵抗が付加されている。これは、図１で説明したように、隣接するゲートパッド８８の間にエピ抵抗９０を電気的に接続させたためである。これにより、比較例１によれば、奇モードのループ発振を抑えることが可能となる。
【００２２】
しかしながら、発明が解決しようとする課題で述べたように、奇モードのループ発振を抑えるため、エピ抵抗９０が１０Ω以下となるようにすると、エピ抵抗９０の抵抗活性領域の面積が大きくなってしまう。このため、抵抗活性領域とＦＥＴの活性領域７０との間のアイソレーションが取れずに、ゲートリーク電流が発生する場合がある。そこで、このような課題を解決するために、エピ抵抗を用いることなく、奇モードのループ発振を抑制することが可能な半導体装置について説明する。
【実施例１】
【００２３】
図３は、実施例１に係る半導体装置の上面模式図の例である。図３を参照して、半導体基板上に形成された半導体層上に、複数のソースフィンガー１０、複数のドレインフィンガー１２及び複数のゲートフィンガー１４が設けられている。複数のソースフィンガー１０は、活性領域１６上に互いに並列に設けられている。複数のドレインフィンガー１２は、ソースフィンガー１０と交互に配置されるように、活性領域１６上に互いに並列に設けられている。複数のゲートフィンガー１４は、ソースフィンガー１０とドレインフィンガー１２との間にそれぞれ配置されるように、活性領域１６上に互いに並列に設けられている。これにより、ゲートフィンガー１４とその両側に設けられたソースフィンガー１０及びドレインフィンガー１２とからなる複数のＦＥＴが並列に接続されている。
【００２４】
複数のソースフィンガー１０は、活性領域１６の外側でソースバスライン１８により共通に束ねられて互いに接続している。ソースバスライン１８には、複数のソースパッド２０が等間隔で接続されている。同様に、複数のドレインフィンガー１２は、活性領域１６の外側でドレインバスライン２２により共通に束ねられて互いに接続している。ドレインバスライン２２には、複数のドレインパッド２４が等間隔で接続されている。ソースバスライン１８及びソースパッド２０とドレインバスライン２２及びドレインパッド２４とは、活性領域１６を挟んで反対側に設けられている。
【００２５】
複数のゲートフィンガー１４は、活性領域１６の外側でゲートバスライン２６により共通に束ねられて互いに接続している。ゲートバスライン２６には、複数のゲートパッド２８が等間隔で接続されている。ゲートバスライン２６は、隣接するゲートパッド２８の間からゲートバスライン２６側に延伸させた領域内で、幅が狭くなった狭幅部分３０を有する。ここで、複数のゲートパッド２８の周期に合わせたＦＥＴ群を単位ＦＥＴ３２とする。
【００２６】
ゲートバスライン２６及びゲートパッド２８は、活性領域１６に対してソースバスライン１８及びソースパッド２０と同じ側に設けられている。このため、ソースフィンガー１０とゲートバスライン２６とが交差する領域は、ソースフィンガー１０とゲートバスライン２６とが電気的に接続されないよう、その間に絶縁膜を挟んだ構造、又は空気を挟んだエアブリッジ構造となっている。また、ゲートバスライン２６からゲートパッド２８へと引き出す配線３４とソースバスライン１８とが交差する領域も、絶縁膜を間に挟んだ構造、又は空気を間に挟んだエアブリッジ構造となっている。
【００２７】
ここで、ゲートバスライン２６についてより詳細に説明する。図４（ａ）は、図３の領域３６におけるゲートバスライン２６の上面模式図の例である。図４（ｂ）は、図４（ａ）のＡ−Ａ間の断面模式図の例であり、図４（ｃ）は、図４（ａ）のＢ−Ｂ間の断面模式図の例である。また、比較のために、図４（ｄ）に、比較例１のゲートバスライン８６の上面模式図の例を示す。図４（ｄ）を参照して、比較例１では、ゲートバスライン８６は、一定の幅及び一定の厚さで延伸しており、幅は例えば１０μｍで、厚さは例えば１μｍである。一方、図４（ａ）から図４（ｃ）を参照して、実施例１では、ゲートバスライン２６は、幅が狭くなった狭幅部分３０を有する。狭幅部分３０の長さＬは例えば１５μｍであり、幅Ｗ１は例えば１μｍであり、厚さＴ１は例えば０．２μｍである。狭幅部分３０以外の部分（以下、幅広部分３８と称す場合がある）での幅Ｗ２は例えば１０μｍであり、厚さＴ２は例えば１μｍである。
【００２８】
図５は、実施例１に係る半導体装置の等価回路図の例である。図５を参照して、隣接する単位ＦＥＴ３２の間に抵抗が付加されている。これは、ゲートバスライン２６の一部に狭幅部分３０を設けたことにより、狭幅部分３０で抵抗が高くなったことによるものである。例えばゲートバスライン２６がＡｕからなる場合に、狭幅部分３０の長さＬを１５μｍ、幅Ｗ１を１μｍ、厚さＴ１を０．２μｍとすることで、狭幅部分３０の抵抗を２Ω程度にすることができる。これにより、奇モードのループ発振を抑えることができる。
【００２９】
次に、図６（ａ）から図８（ｉ）を用いて、実施例１に係る半導体装置の製造方法について説明する。図６（ａ）から図８（ｉ）では、図４（ａ）のＡ−Ａ間に相当する断面、図４（ａ）のＢ−Ｂ間に相当する断面及びゲートフィンガーが形成される領域の断面を用いて製造方法を説明する。
【００３０】
図６（ａ）から図６（ｃ）を参照して、ＧａＮ基板からなる半導体基板４０上に、例えばＭＯＣＶＤ（有機金属気相成長）法を用いて、ｉ型ＧａＮ層４１、ｎ−ＡｌＧａＮ層４４及びｎ型ＧａＮ層４６を順次堆積する。これにより、半導体基板４０上に、ｉ型ＧａＮ層４１、ｎ−ＡｌＧａＮ層４４及びｎ型ＧａＮ層４６を含む半導体層４８が形成される。なお、以下の図６（ｄ）から図８（ｆ）においては、図の簡略化のために、半導体基板４０の図示は省略する。
【００３１】
図６（ｄ）から図６（ｆ）を参照して、活性領域１６となるべき領域を、例えばレジストからなるマスク層５０で覆い、マスク層５０をマスクにしてＡｒ（アルゴン）を注入する。これにより、活性領域１６となるべき領域以外の領域の半導体層４８を不活性化させる。
【００３２】
図６（ｇ）から図６（ｉ）を参照して、マスク層５０を除去した後、半導体層４８上に、例えばＣＶＤ（化学気相成長）法を用いて、窒化シリコン膜５２を堆積する。続いて、窒化シリコン膜５２上にレジスト５４を形成し、ゲートフィンガー１４やゲートバスライン２６などを形成すべき領域の窒化シリコン膜５２が露出するように、レジスト５４をパターンニングする。パターニング後、レジスト５４をマスクとして、例えばドライエッチング法を用いて、窒化シリコン膜５２をエッチングして除去する。
【００３３】
図７（ａ）から図７（ｃ）を参照して、レジスト５４を除去した後、半導体層４８上及び窒化シリコン膜５２上に、例えば真空蒸着法を用いて、厚さ５０ｎｍのＮｉ（ニッケル）層と厚さ２０ｎｍのＰｄ（パラジウム）層を堆積する。Ｎｉ層とＰｄ層とを合わせて層５６とする。図７（ｄ）から図７（ｆ）を参照して、層５６のＰｄ層上に、例えば真空蒸着法を用いて、厚さ０．２μｍのＡｕ層５８を堆積する。これらにより、半導体層４８上に、Ｎｉ層とＰｄ層とを合わせた層５６及びＡｕ層５８を含む金属層６０が形成される。
【００３４】
図７（ｇ）から図７（ｉ）を参照して、Ａｕ層５８上にレジストを形成し、ゲートバスライン２６の幅広部分３８が形成されるべき領域とゲートフィンガー１４が形成されるべき領域とに開口を有するよう、レジストをパターニングして第１マスク層６２を形成する。つまり、第１マスク層６２は、ゲートバスライン２６が形成されるべき領域のうち狭幅部分３０が形成されるべき領域を覆い、幅広部分３８が形成されるべき領域を開口するように形成される。その後、第１マスク層６２をマスクとして、例えば電解めっき法を用いて、厚さ２μｍのＡｕからなるめっき層６４を形成する。
【００３５】
図８（ａ）から図８（ｃ）を参照して、第１マスク層６２を除去した後、再度、Ａｕ層５８上及びめっき層６４上にレジストを形成する。そして、ゲートバスライン２６の狭幅部分３０が形成されるべき領域を覆うように、レジストをパターニングして第２マスク層６６を形成する。第２マスク層６６の幅Ｗ３は、ゲートバスライン２６の幅広部分３８に形成されためっき層６４の幅Ｗ４よりも狭くなるように形成する。
【００３６】
図８（ｄ）から図８（ｆ）を参照して、めっき層６４と第２マスク層６６とをマスクとして、例えばドライエッチング法を用いて、金属層６０をエッチングして除去する。これにより、金属層６０の側面とめっき層６４の側面とは同一面を形成することになる。図８（ｇ）から図８（ｉ）を参照して、第２マスク層６６を除去する。これにより、狭幅部分３０と幅広部分３８とを有するゲートバスライン２６が形成される。また、ゲートバスライン２６と同時にゲートフィンガー１４が形成される。
【００３７】
実施例１によれば、図７（ａ）から図７（ｆ）のように、半導体層４８上に金属層６０を形成する。図８（ａ）及び図８（ｂ）のように、ゲートバスライン２６のパターンのうち一部分を除いたパターンを有するめっき層６４と、一部分の領域を被覆すると共に、めっき層６４が形成された領域におけるゲートバスライン２６の幅よりも狭い幅の第２マスク層６６を形成する。図８（ｄ）及び図８（ｅ）のように、めっき層６４と第２マスク層６６をマスクに金属層６０をパターニングして、狭幅部分３０を有するゲートバスライン２６を形成する。
【００３８】
これにより、図５で説明したように、エピ抵抗やチップ抵抗を用いることなく、奇モードのループ発振を抑制することが可能な半導体装置を得ることができる。したがって、チップ抵抗の場合に生じていた構成部品数の増加やエピ抵抗の場合に生じていたゲートリーク電流の発生などは起こらない。また、図５のように、抵抗はゲートに直列に接続されるわけではなく、利得特性の劣化を招くことを抑制できる。さらに、ゲートバスライン２６の一部分の幅を狭くすることから、ゲートの対地容量を減らすことができる。さらに、隣接する単位ＦＥＴ３２間を最短距離で接続することができるため、単位ＦＥＴ３２間の位相バランスが崩れ難く、単位ＦＥＴ３２同士の出力は同相となり、単位ＦＥＴ３２の出力を足し合わせたときの合成効率が上がる。
【００３９】
奇モードのループ発振を抑制するには、ゲートバスライン２６の狭幅部分３０における抵抗を、例えば１０Ω以下のような低抵抗に精度良く合わせ込むことが求められる。例えば、狭幅部分３０にもめっき層を形成し、めっき層をマスクに金属層６０を除去する場合、最後に狭幅部分３０のめっき層を除去しなければならず、狭幅部分３０の抵抗がばらついてしまう。これに対し、図８（ｂ）及び図８（ｅ）のように、狭幅部分３０にめっき層を形成せずに第２マスク層６６を形成し、第２マスク層６６をマスクに金属層６０を除去することで、狭幅部分３０の抵抗を低抵抗に精度良く合わせ込むことができる。これにより、奇モードのループ発振をより確実に抑制することができる。
【００４０】
また、図８（ａ）及び図８（ｄ）のように、ゲートバスライン２６の幅広部分３８では、めっき層６４上に第２マスク層６６を形成せずに、めっき層６４をマスクに金属層６０を除去している。例えば、めっき層６４を覆って金属層６０上にレジストを形成し、めっき層６４上と金属層６０上とにレジストを残存させる場合、めっき層６４の厚さが厚いことから、めっき層６４上と金属層６０上とで露光での焦点が合わずパターニングが困難となる。つまり、レジストを精度良くパターニングすることが難しくなる。このため、図８（ａ）及び図８（ｂ）のように、めっき層６４上にはレジストを残存させずに、金属層６０上にのみレジストが残存するようにパターニングをして第２マスク層６６を形成している。これにより、第２マスク層６６を精度良くパターニングすることができ、狭幅部分３０の抵抗を低抵抗に精度良く合わせ込むことができる。よって、奇モードのループ発振をより確実に抑制することができる。
【００４１】
図７（ｇ）及び図７（ｈ）のように、めっき層６４は、ゲートバスライン２６のパターンのうち一部分を除いたパターンの開口を有する第１マスク層６２を形成し、第１マスク層６２をマスクにして金属層６０上に形成することが好ましい。
【００４２】
図３のように、ゲートバスライン２６の一部分の領域である狭幅部分３０が、ゲートパッド２８の間に位置するように設けられることが好ましい。隣接するゲートパッド２８の間のゲートバスライン２６には電流があまり流れないため、狭幅部分３０を形成しても特性にはあまり影響を与えないためである。つまり、特性への影響を抑えつつ、奇モードのループ発振を抑えることができるためである。このことから、狭幅部分３０は、複数のゲートパッド２８までの電気長が実質的に等しい位置に設けられることがより好ましい。つまり、隣接するゲートパッド２８それぞれから狭幅部分３０までの電気長が等しくなることがより好ましい。ゲートパッド２８からの電気長が等しい位置でのゲートバスライン２６には電流がほとんど流れないため、特性への影響をより抑えつつ、奇モードのループ発振を抑えることができるためである。
【００４３】
図８（ａ）及び図８（ｄ）のように、めっき層６４をマスクとしたエッチングにより金属層６０を除去することから、エッチング後のめっき層６４の厚さは、エッチング前に比べて薄くなる。このように、めっき層６４の厚さが薄くなることによるゲートバスライン２６の抵抗増を考慮すると、めっき層６４を１μｍ〜２μｍの厚さに形成することが好ましく、１．２μｍ〜１．８μｍの厚さに形成することがより好ましい。また、エッチング後のめっき層６４は、０．５μｍ〜１μｍの厚さにすることが好ましく、０．７μｍ〜０．８μｍの厚さにすることがより好ましい。
【００４４】
図７（ａ）から図７（ｆ）のように、金属層６０として半導体層４８側からＮｉ層とＰｄ層（層５６）とＡｕ層５８とを順次積層させる場合が好ましい。また、図８（ｄ）から図８（ｆ）のように、めっき層６４と第２マスク層６６とをマスクにして、ドライエッチング法により金属層６０を除去する場合が好ましい。ドライエッチング法により金属層６０を除去することで、ゲートバスライン２６の幅を精度良く制御することができる。つまり、狭幅部分３０の幅を精度良く制御でき、狭幅部分３０の抵抗を低抵抗に精度良く合わせ込むことができる。また、図７（ｇ）から図７（ｉ）では、めっき層６４は電解めっき法により形成する場合を例に示したが、無電解めっき法により形成する場合でもよい。
【００４５】
図７（ｆ）のように、金属層６０はゲートフィンガー１４を形成する領域にも形成され、図７（ｉ）のように、めっき層６４はゲートフィンガー１４のパターンをもって形成される。そして、図８（ｆ）のように、ゲートバスライン２６の形成と同時に、めっき層６４をマスクにゲートフィンガー１４における金属層６０をパターニングすることが好ましい。つまり、ゲートバスライン２６とゲートフィンガー１４とを同じ工程で同時に形成する場合が好ましい。これにより、ゲートバスライン２６とゲートフィンガー１４とを、少ない工程数で製造することができ、コストの低減を実現できる。なお、ゲートバスライン２６とゲートフィンガー１４とを別々の工程で製造する場合でもよい。また、実施例１では、図３のように、隣接する単位ＦＥＴ３２の間で、ゲートバスライン２６に狭幅部分３０を１箇所設けた場合を例に示したが、この場合に限られず、２箇所、３箇所など複数箇所設ける場合でもよい。
【００４６】
実施例１では、ゲートバスライン２６は、隣接する単位ＦＥＴ３２の間に狭幅部分３０を有する場合を例に説明したが、この場合に限られる訳ではない。ゲートバスライン２６の一部分の厚さを薄くすることで、隣接する単位ＦＥＴ３２の間に抵抗が付加されるようにしてもよい。このようなゲートバスラインは、半導体層上に金属層を形成した後、ゲートバスラインのパターンのうち一部分を除いたパターンを有するめっき層と、一部分の領域を被覆するマスク層と、をマスクにして金属層をパターニングすることで形成できる。
【００４７】
実施例１では、半導体基板４０はＧａＮ基板である場合を例に示したが、この場合に限られず、例えばＳｉＣ基板、Ｓｉ基板、ＧａＡｓ基板の場合でもよい。また、半導体層４８は、ｉ型ＧａＮ層４１、ｎ−ＡｌＧａＮ層４４及びｎ型ＧａＮ層４６からなる場合を例に示したが、この場合に限られる訳ではない。半導体層４８は、窒素を含むＩＩＩ−Ｖ族化合物半導体層または砒素を含むＩＩＩ−Ｖ族化合物半導体層の場合でもよい。ここで、窒素を含むＩＩＩ−Ｖ族化合物半導体の例として、例えばＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＡｌＩｎＧａＮなどが挙げられる。また、砒素を含むＩＩＩ−Ｖ族化合物半導体の例として、例えばＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓなどが挙げられる。
【００４８】
実施例１では、半導体装置がＧａＮ系ＦＥＴである場合を例に示したが、これに限られる訳ではない。窒素を含むＩＩＩ−Ｖ族化合物半導体を用いたＦＥＴ、ＨＥＭＴの場合でもよい。また、ＧａＡｓ系ＦＥＴのような、砒素を含むＩＩＩ−Ｖ族化合物半導体を用いたＦＥＴ、ＨＥＭＴの場合でもよい。ＧａＡｓ系ＦＥＴの場合では、半導体層上に設ける金属層は以下の方法により形成することができる。半導体層上に、例えばスパッタ法を用いて、厚さ０．１５μｍのＷＳｉ（タングステンシリサイド）層を堆積する。ＷＳｉ層上に、例えばスパッタ法を用いて、厚さ０．２μｍのＡｕ層を堆積する。これにより、半導体層上に、ＷＳｉ層及びＡｕ層を含む金属層を形成することができる。
【００４９】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５０】
１０ ソースフィンガー
１２ ドレインフィンガー
１４ ゲートフィンガー
１６ 活性領域
１８ ソースバスライン
２０ ソースパッド
２２ ドレインバスライン
２４ ドレインパッド
２６ ゲートバスライン
２８ ゲートパッド
３０ 狭幅部分
３２ 単位ＦＥＴ
３４ 配線
３８ 幅広部分
４０ 半導体基板
４１ ｉ型ＧａＮ層
４４ ｎ−ＡｌＧａＮ層
４６ ｎ型ＧａＮ層
４８ 半導体層
５２ 窒化シリコン膜
５４ レジスト
５６ 層
５８ Ａｕ層
６０ 金属層
６２ 第１マスク層
６４ めっき層
６６ 第２マスク層
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
マイクロ波、準ミリ波、ミリ波などの高周波帯域において増幅を行うのに適した半導体装置として、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が知られている。ＦＥＴにおいて、従来、奇モードのループ発振を抑えるために、隣接するゲートパッドの間に、エピ抵抗やチップ抵抗を電気的に接続させることが提案されている。また、例えば特許文献１には、ゲート・ソース間のリーク電流による発振を抑えるために、ゲートバイアス回路に発振防止回路を設ける技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−３１６７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
奇モードのループ発振を抑えるために、隣接するゲートパッドの間にチップ抵抗を電気的に接続させる場合、構成部品が増え、且つチップ抵抗を設けるスペースを確保しなければならない。また、隣接するゲートパッドの間にエピ抵抗を電気的に接続させる場合、エピ抵抗の面積を大きくしなければ奇モードのループ発振を抑えることができない。これは、エピ抵抗のシート抵抗値は、例えば１００Ω／□と高いのに対し、奇モードのループ発振を抑えるための抵抗は、例えば２〜３Ωのような１０Ω以下の場合が望ましいためである。
【０００５】
このように、エピ抵抗を用いる場合では、エピ抵抗の面積が大きくなることから、エピ抵抗となる抵抗活性領域とＦＥＴの活性領域との間のアイソレーションが取れずに、ゲートリーク電流が発生してしまう場合がある。
【０００６】
本発明は、上記課題に鑑みなされたものであり、エピ抵抗やチップ抵抗を用いることなく、奇モードのループ発振を抑えることが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、金属層を形成する工程と、複数のＦＥＴそれぞれのゲートフィンガーを共通に接続するゲートバスラインのパターンのうち一部分を除いたパターンを有するめっき層と、前記一部分の領域を被覆するマスク層と、をマスクにして前記金属層をパターニングすることで、前記ゲートバスラインを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、エピ抵抗やチップ抵抗を用いることなく、奇モードのループ発振を抑えることができる。
【０００８】
上記構成において、前記めっき層は、前記ゲートバスラインのパターンのうち前記一部分を除いたパターンの開口を有する第１マスク層を形成する工程と、前記第１マスク層をマスクとして、前記金属層上に前記めっき層を形成する工程と、により形成される構成とすることができる。
【０００９】
上記構成において、前記一部分の領域を被覆するマスク層は、前記めっき層が形成された領域における前記ゲートバスラインの幅よりも狭い構成とすることができる。この構成によれば、奇モードのループ発振をより確実に抑えることができる。
【００１０】
上記構成において、前記一部分の領域を被覆するマスク層は、前記第１マスク層と異なる第２マスク層によって構成されてなる構成とすることができる。
【００１１】
上記構成において、前記ゲートバスラインには複数のゲートパッドが接続されてなり、前記ゲートバスラインの前記一部分の領域は、前記複数のゲートパッドの間に位置してなる構成とすることができる。この構成によれば、特性への影響を抑えつつ、奇モードのループ発振を抑えることができる。
【００１２】
上記構成において、前記ゲートバスラインの前記一部分の領域は、前記複数のゲートパッドまでの電気長が実質的に等しい位置に設けられてなる構成とすることができる。この構成によれば、特性への影響をより抑えつつ、奇モードのループ発振を抑えることができる。
【００１３】
上記構成において、前記めっき層を１μｍ〜２μｍの厚さに形成する構成とすることができる。
【００１４】
上記構成において、前記金属層としてＮｉ層とＰｄ層とＡｕ層とを順次積層する構成とすることができる。
【００１５】
上記構成において、前記金属層は、前記ゲートフィンガーを形成する領域にも形成され、前記めっき層は、前記ゲートフィンガーを形成する領域において、ゲートフィンガーのパターンをもって形成され、前記ゲートバスラインを形成する工程において、同時に、前記めっき層をマスクにして、前記ゲートフィンガーにおける前記金属層をパターニングする構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、エピ抵抗やチップ抵抗を用いることなく、奇モードのループ発振を抑えることが可能な半導体装置を得ることができる。
【図面の簡単な説明】
【００１７】
【図１】図１は比較例１に係る半導体装置の上面模式図の例である。
【図２】図２は比較例１に係る半導体装置の等価回路図の例である。
【図３】図３は実施例１に係る半導体装置の上面模式図の例である。
【図４】図４（ａ）はゲートバスラインの上面模式図の例であり、図４（ｂ）は図４（ａ）のＡ−Ａ間、図４（ｃ）は図４（ａ）のＢ−Ｂ間の断面模式図の例である。図４（ｄ）は、比較例１のゲートバスラインの上面模式図の例である。
【図５】図５は実施例１に係る半導体装置の等価回路図の例である。
【図６】図６（ａ）から図６（ｉ）は実施例１に半導体装置の製造方法を示す断面模式図（その１）の例である。
【図７】図７（ａ）から図７（ｉ）は実施例１に係る半導体装置の製造方法を示す断面模式図（その２）の例である。
【図８】図８（ａ）から図８（ｉ）は実施例１に係る半導体装置の製造方法を示す断面模式図（その３）の例である。
【発明を実施するための形態】
【００１８】
まず、比較例１に係る半導体装置について説明する。比較例１に係る半導体装置は、奇モードのループ発振を抑えるために、隣接するゲートパッドの間にエピ抵抗を電気的に接続させた場合の例である。図１は、比較例１に係る半導体装置の上面模式図の例である。図１を参照して、半導体基板上に形成された半導体層の活性領域７０上に、複数のソースフィンガー７２、複数のドレインフィンガー７４及び複数のゲートフィンガー７６が設けられている。なお、活性領域とは、ソースフィンガー、ドレインフィンガー及びゲートフィンガーが交差する領域であって、半導体層が電気的に活性化した領域をいう。
【００１９】
複数のソースフィンガー７２は、ソースバスライン７８により互いに接続している。複数のドレインフィンガー７４は、ドレインバスライン８０により互いに接続している。ソースバスライン７８には複数のソースパッド８２が接続され、ドレインバスライン８０には複数のドレインパッド８４が接続されている。
【００２０】
複数のゲートフィンガー７６は、ゲートバスライン８６により互いに接続されている。ゲートバスライン８６には、複数のゲートパッド８８が接続されている。複数のゲートパッド８８のうち隣接するゲートパッド８８の間に、エピ抵抗９０が電気的に接続されている。ここで、複数のゲートパッド８８の周期に合わせたＦＥＴ群を単位ＦＥＴ９２とする。
【００２１】
図２は、比較例１に係る半導体装置の等価回路図の例である。図２を参照して、隣接する単位ＦＥＴ９２のゲート間に抵抗が付加されている。これは、図１で説明したように、隣接するゲートパッド８８の間にエピ抵抗９０を電気的に接続させたためである。これにより、比較例１によれば、奇モードのループ発振を抑えることが可能となる。
【００２２】
しかしながら、発明が解決しようとする課題で述べたように、奇モードのループ発振を抑えるため、エピ抵抗９０が１０Ω以下となるようにすると、エピ抵抗９０の抵抗活性領域の面積が大きくなってしまう。このため、抵抗活性領域とＦＥＴの活性領域７０との間のアイソレーションが取れずに、ゲートリーク電流が発生する場合がある。そこで、このような課題を解決するために、エピ抵抗を用いることなく、奇モードのループ発振を抑制することが可能な半導体装置について説明する。
【実施例１】
【００２３】
図３は、実施例１に係る半導体装置の上面模式図の例である。図３を参照して、半導体基板上に形成された半導体層上に、複数のソースフィンガー１０、複数のドレインフィンガー１２及び複数のゲートフィンガー１４が設けられている。複数のソースフィンガー１０は、活性領域１６上に互いに並列に設けられている。複数のドレインフィンガー１２は、ソースフィンガー１０と交互に配置されるように、活性領域１６上に互いに並列に設けられている。複数のゲートフィンガー１４は、ソースフィンガー１０とドレインフィンガー１２との間にそれぞれ配置されるように、活性領域１６上に互いに並列に設けられている。これにより、ゲートフィンガー１４とその両側に設けられたソースフィンガー１０及びドレインフィンガー１２とからなる複数のＦＥＴが並列に接続されている。
【００２４】
複数のソースフィンガー１０は、活性領域１６の外側でソースバスライン１８により共通に束ねられて互いに接続している。ソースバスライン１８には、複数のソースパッド２０が等間隔で接続されている。同様に、複数のドレインフィンガー１２は、活性領域１６の外側でドレインバスライン２２により共通に束ねられて互いに接続している。ドレインバスライン２２には、複数のドレインパッド２４が等間隔で接続されている。ソースバスライン１８及びソースパッド２０とドレインバスライン２２及びドレインパッド２４とは、活性領域１６を挟んで反対側に設けられている。
【００２５】
複数のゲートフィンガー１４は、活性領域１６の外側でゲートバスライン２６により共通に束ねられて互いに接続している。ゲートバスライン２６には、複数のゲートパッド２８が等間隔で接続されている。ゲートバスライン２６は、隣接するゲートパッド２８の間からゲートバスライン２６側に延伸させた領域内で、幅が狭くなった狭幅部分３０を有する。ここで、複数のゲートパッド２８の周期に合わせたＦＥＴ群を単位ＦＥＴ３２とする。
【００２６】
ゲートバスライン２６及びゲートパッド２８は、活性領域１６に対してソースバスライン１８及びソースパッド２０と同じ側に設けられている。このため、ソースフィンガー１０とゲートバスライン２６とが交差する領域は、ソースフィンガー１０とゲートバスライン２６とが電気的に接続されないよう、その間に絶縁膜を挟んだ構造、又は空気を挟んだエアブリッジ構造となっている。また、ゲートバスライン２６からゲートパッド２８へと引き出す配線３４とソースバスライン１８とが交差する領域も、絶縁膜を間に挟んだ構造、又は空気を間に挟んだエアブリッジ構造となっている。
【００２７】
ここで、ゲートバスライン２６についてより詳細に説明する。図４（ａ）は、図３の領域３６におけるゲートバスライン２６の上面模式図の例である。図４（ｂ）は、図４（ａ）のＡ−Ａ間の断面模式図の例であり、図４（ｃ）は、図４（ａ）のＢ−Ｂ間の断面模式図の例である。また、比較のために、図４（ｄ）に、比較例１のゲートバスライン８６の上面模式図の例を示す。図４（ｄ）を参照して、比較例１では、ゲートバスライン８６は、一定の幅及び一定の厚さで延伸しており、幅は例えば１０μｍで、厚さは例えば１μｍである。一方、図４（ａ）から図４（ｃ）を参照して、実施例１では、ゲートバスライン２６は、幅が狭くなった狭幅部分３０を有する。狭幅部分３０の長さＬは例えば１５μｍであり、幅Ｗ１は例えば１μｍであり、厚さＴ１は例えば０．２μｍである。狭幅部分３０以外の部分（以下、幅広部分３８と称す場合がある）での幅Ｗ２は例えば１０μｍであり、厚さＴ２は例えば１μｍである。
【００２８】
図５は、実施例１に係る半導体装置の等価回路図の例である。図５を参照して、隣接する単位ＦＥＴ３２の間に抵抗が付加されている。これは、ゲートバスライン２６の一部に狭幅部分３０を設けたことにより、狭幅部分３０で抵抗が高くなったことによるものである。例えばゲートバスライン２６がＡｕからなる場合に、狭幅部分３０の長さＬを１５μｍ、幅Ｗ１を１μｍ、厚さＴ１を０．２μｍとすることで、狭幅部分３０の抵抗を２Ω程度にすることができる。これにより、奇モードのループ発振を抑えることができる。
【００２９】
次に、図６（ａ）から図８（ｉ）を用いて、実施例１に係る半導体装置の製造方法について説明する。図６（ａ）から図８（ｉ）では、図４（ａ）のＡ−Ａ間に相当する断面、図４（ａ）のＢ−Ｂ間に相当する断面及びゲートフィンガーが形成される領域の断面を用いて製造方法を説明する。
【００３０】
図６（ａ）から図６（ｃ）を参照して、ＧａＮ基板からなる半導体基板４０上に、例えばＭＯＣＶＤ（有機金属気相成長）法を用いて、ｉ型ＧａＮ層４１、ｎ−ＡｌＧａＮ層４４及びｎ型ＧａＮ層４６を順次堆積する。これにより、半導体基板４０上に、ｉ型ＧａＮ層４１、ｎ−ＡｌＧａＮ層４４及びｎ型ＧａＮ層４６を含む半導体層４８が形成される。なお、以下の図６（ｄ）から図８（ｆ）においては、図の簡略化のために、半導体基板４０の図示は省略する。
【００３１】
図６（ｄ）から図６（ｆ）を参照して、活性領域１６となるべき領域を、例えばレジストからなるマスク層５０で覆い、マスク層５０をマスクにしてＡｒ（アルゴン）を注入する。これにより、活性領域１６となるべき領域以外の領域の半導体層４８を不活性化させる。
【００３２】
図６（ｇ）から図６（ｉ）を参照して、マスク層５０を除去した後、半導体層４８上に、例えばＣＶＤ（化学気相成長）法を用いて、窒化シリコン膜５２を堆積する。続いて、窒化シリコン膜５２上にレジスト５４を形成し、ゲートフィンガー１４やゲートバスライン２６などを形成すべき領域の窒化シリコン膜５２が露出するように、レジスト５４をパターンニングする。パターニング後、レジスト５４をマスクとして、例えばドライエッチング法を用いて、窒化シリコン膜５２をエッチングして除去する。
【００３３】
図７（ａ）から図７（ｃ）を参照して、レジスト５４を除去した後、半導体層４８上及び窒化シリコン膜５２上に、例えば真空蒸着法を用いて、厚さ５０ｎｍのＮｉ（ニッケル）層と厚さ２０ｎｍのＰｄ（パラジウム）層を堆積する。Ｎｉ層とＰｄ層とを合わせて層５６とする。図７（ｄ）から図７（ｆ）を参照して、層５６のＰｄ層上に、例えば真空蒸着法を用いて、厚さ０．２μｍのＡｕ層５８を堆積する。これらにより、半導体層４８上に、Ｎｉ層とＰｄ層とを合わせた層５６及びＡｕ層５８を含む金属層６０が形成される。
【００３４】
図７（ｇ）から図７（ｉ）を参照して、Ａｕ層５８上にレジストを形成し、ゲートバスライン２６の幅広部分３８が形成されるべき領域とゲートフィンガー１４が形成されるべき領域とに開口を有するよう、レジストをパターニングして第１マスク層６２を形成する。つまり、第１マスク層６２は、ゲートバスライン２６が形成されるべき領域のうち狭幅部分３０が形成されるべき領域を覆い、幅広部分３８が形成されるべき領域を開口するように形成される。その後、第１マスク層６２をマスクとして、例えば電解めっき法を用いて、厚さ２μｍのＡｕからなるめっき層６４を形成する。
【００３５】
図８（ａ）から図８（ｃ）を参照して、第１マスク層６２を除去した後、再度、Ａｕ層５８上及びめっき層６４上にレジストを形成する。そして、ゲートバスライン２６の狭幅部分３０が形成されるべき領域を覆うように、レジストをパターニングして第２マスク層６６を形成する。第２マスク層６６の幅Ｗ３は、ゲートバスライン２６の幅広部分３８に形成されためっき層６４の幅Ｗ４よりも狭くなるように形成する。
【００３６】
図８（ｄ）から図８（ｆ）を参照して、めっき層６４と第２マスク層６６とをマスクとして、例えばドライエッチング法を用いて、金属層６０をエッチングして除去する。これにより、金属層６０の側面とめっき層６４の側面とは同一面を形成することになる。図８（ｇ）から図８（ｉ）を参照して、第２マスク層６６を除去する。これにより、狭幅部分３０と幅広部分３８とを有するゲートバスライン２６が形成される。また、ゲートバスライン２６と同時にゲートフィンガー１４が形成される。
【００３７】
実施例１によれば、図７（ａ）から図７（ｆ）のように、半導体層４８上に金属層６０を形成する。図８（ａ）及び図８（ｂ）のように、ゲートバスライン２６のパターンのうち一部分を除いたパターンを有するめっき層６４と、一部分の領域を被覆すると共に、めっき層６４が形成された領域におけるゲートバスライン２６の幅よりも狭い幅の第２マスク層６６を形成する。図８（ｄ）及び図８（ｅ）のように、めっき層６４と第２マスク層６６をマスクに金属層６０をパターニングして、狭幅部分３０を有するゲートバスライン２６を形成する。
【００３８】
これにより、図５で説明したように、エピ抵抗やチップ抵抗を用いることなく、奇モードのループ発振を抑制することが可能な半導体装置を得ることができる。したがって、チップ抵抗の場合に生じていた構成部品数の増加やエピ抵抗の場合に生じていたゲートリーク電流の発生などは起こらない。また、図５のように、抵抗はゲートに直列に接続されるわけではなく、利得特性の劣化を招くことを抑制できる。さらに、ゲートバスライン２６の一部分の幅を狭くすることから、ゲートの対地容量を減らすことができる。さらに、隣接する単位ＦＥＴ３２間を最短距離で接続することができるため、単位ＦＥＴ３２間の位相バランスが崩れ難く、単位ＦＥＴ３２同士の出力は同相となり、単位ＦＥＴ３２の出力を足し合わせたときの合成効率が上がる。
【００３９】
奇モードのループ発振を抑制するには、ゲートバスライン２６の狭幅部分３０における抵抗を、例えば１０Ω以下のような低抵抗に精度良く合わせ込むことが求められる。例えば、狭幅部分３０にもめっき層を形成し、めっき層をマスクに金属層６０を除去する場合、最後に狭幅部分３０のめっき層を除去しなければならず、狭幅部分３０の抵抗がばらついてしまう。これに対し、図８（ｂ）及び図８（ｅ）のように、狭幅部分３０にめっき層を形成せずに第２マスク層６６を形成し、第２マスク層６６をマスクに金属層６０を除去することで、狭幅部分３０の抵抗を低抵抗に精度良く合わせ込むことができる。これにより、奇モードのループ発振をより確実に抑制することができる。
【００４０】
また、図８（ａ）及び図８（ｄ）のように、ゲートバスライン２６の幅広部分３８では、めっき層６４上に第２マスク層６６を形成せずに、めっき層６４をマスクに金属層６０を除去している。例えば、めっき層６４を覆って金属層６０上にレジストを形成し、めっき層６４上と金属層６０上とにレジストを残存させる場合、めっき層６４の厚さが厚いことから、めっき層６４上と金属層６０上とで露光での焦点が合わずパターニングが困難となる。つまり、レジストを精度良くパターニングすることが難しくなる。このため、図８（ａ）及び図８（ｂ）のように、めっき層６４上にはレジストを残存させずに、金属層６０上にのみレジストが残存するようにパターニングをして第２マスク層６６を形成している。これにより、第２マスク層６６を精度良くパターニングすることができ、狭幅部分３０の抵抗を低抵抗に精度良く合わせ込むことができる。よって、奇モードのループ発振をより確実に抑制することができる。
【００４１】
図７（ｇ）及び図７（ｈ）のように、めっき層６４は、ゲートバスライン２６のパターンのうち一部分を除いたパターンの開口を有する第１マスク層６２を形成し、第１マスク層６２をマスクにして金属層６０上に形成することが好ましい。
【００４２】
図３のように、ゲートバスライン２６の一部分の領域である狭幅部分３０が、ゲートパッド２８の間に位置するように設けられることが好ましい。隣接するゲートパッド２８の間のゲートバスライン２６には電流があまり流れないため、狭幅部分３０を形成しても特性にはあまり影響を与えないためである。つまり、特性への影響を抑えつつ、奇モードのループ発振を抑えることができるためである。このことから、狭幅部分３０は、複数のゲートパッド２８までの電気長が実質的に等しい位置に設けられることがより好ましい。つまり、隣接するゲートパッド２８それぞれから狭幅部分３０までの電気長が等しくなることがより好ましい。ゲートパッド２８からの電気長が等しい位置でのゲートバスライン２６には電流がほとんど流れないため、特性への影響をより抑えつつ、奇モードのループ発振を抑えることができるためである。
【００４３】
図８（ａ）及び図８（ｄ）のように、めっき層６４をマスクとしたエッチングにより金属層６０を除去することから、エッチング後のめっき層６４の厚さは、エッチング前に比べて薄くなる。このように、めっき層６４の厚さが薄くなることによるゲートバスライン２６の抵抗増を考慮すると、めっき層６４を１μｍ〜２μｍの厚さに形成することが好ましく、１．２μｍ〜１．８μｍの厚さに形成することがより好ましい。また、エッチング後のめっき層６４は、０．５μｍ〜１μｍの厚さにすることが好ましく、０．７μｍ〜０．８μｍの厚さにすることがより好ましい。
【００４４】
図７（ａ）から図７（ｆ）のように、金属層６０として半導体層４８側からＮｉ層とＰｄ層（層５６）とＡｕ層５８とを順次積層させる場合が好ましい。また、図８（ｄ）から図８（ｆ）のように、めっき層６４と第２マスク層６６とをマスクにして、ドライエッチング法により金属層６０を除去する場合が好ましい。ドライエッチング法により金属層６０を除去することで、ゲートバスライン２６の幅を精度良く制御することができる。つまり、狭幅部分３０の幅を精度良く制御でき、狭幅部分３０の抵抗を低抵抗に精度良く合わせ込むことができる。また、図７（ｇ）から図７（ｉ）では、めっき層６４は電解めっき法により形成する場合を例に示したが、無電解めっき法により形成する場合でもよい。
【００４５】
図７（ｆ）のように、金属層６０はゲートフィンガー１４を形成する領域にも形成され、図７（ｉ）のように、めっき層６４はゲートフィンガー１４のパターンをもって形成される。そして、図８（ｆ）のように、ゲートバスライン２６の形成と同時に、めっき層６４をマスクにゲートフィンガー１４における金属層６０をパターニングすることが好ましい。つまり、ゲートバスライン２６とゲートフィンガー１４とを同じ工程で同時に形成する場合が好ましい。これにより、ゲートバスライン２６とゲートフィンガー１４とを、少ない工程数で製造することができ、コストの低減を実現できる。なお、ゲートバスライン２６とゲートフィンガー１４とを別々の工程で製造する場合でもよい。また、実施例１では、図３のように、隣接する単位ＦＥＴ３２の間で、ゲートバスライン２６に狭幅部分３０を１箇所設けた場合を例に示したが、この場合に限られず、２箇所、３箇所など複数箇所設ける場合でもよい。
【００４６】
実施例１では、ゲートバスライン２６は、隣接する単位ＦＥＴ３２の間に狭幅部分３０を有する場合を例に説明したが、この場合に限られる訳ではない。ゲートバスライン２６の一部分の厚さを薄くすることで、隣接する単位ＦＥＴ３２の間に抵抗が付加されるようにしてもよい。このようなゲートバスラインは、半導体層上に金属層を形成した後、ゲートバスラインのパターンのうち一部分を除いたパターンを有するめっき層と、一部分の領域を被覆するマスク層と、をマスクにして金属層をパターニングすることで形成できる。
【００４７】
実施例１では、半導体基板４０はＧａＮ基板である場合を例に示したが、この場合に限られず、例えばＳｉＣ基板、Ｓｉ基板、ＧａＡｓ基板の場合でもよい。また、半導体層４８は、ｉ型ＧａＮ層４１、ｎ−ＡｌＧａＮ層４４及びｎ型ＧａＮ層４６からなる場合を例に示したが、この場合に限られる訳ではない。半導体層４８は、窒素を含むＩＩＩ−Ｖ族化合物半導体層または砒素を含むＩＩＩ−Ｖ族化合物半導体層の場合でもよい。ここで、窒素を含むＩＩＩ−Ｖ族化合物半導体の例として、例えばＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＡｌＩｎＧａＮなどが挙げられる。また、砒素を含むＩＩＩ−Ｖ族化合物半導体の例として、例えばＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓなどが挙げられる。
【００４８】
実施例１では、半導体装置がＧａＮ系ＦＥＴである場合を例に示したが、これに限られる訳ではない。窒素を含むＩＩＩ−Ｖ族化合物半導体を用いたＦＥＴ、ＨＥＭＴの場合でもよい。また、ＧａＡｓ系ＦＥＴのような、砒素を含むＩＩＩ−Ｖ族化合物半導体を用いたＦＥＴ、ＨＥＭＴの場合でもよい。ＧａＡｓ系ＦＥＴの場合では、半導体層上に設ける金属層は以下の方法により形成することができる。半導体層上に、例えばスパッタ法を用いて、厚さ０．１５μｍのＷＳｉ（タングステンシリサイド）層を堆積する。ＷＳｉ層上に、例えばスパッタ法を用いて、厚さ０．２μｍのＡｕ層を堆積する。これにより、半導体層上に、ＷＳｉ層及びＡｕ層を含む金属層を形成することができる。
【００４９】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５０】
１０ ソースフィンガー
１２ ドレインフィンガー
１４ ゲートフィンガー
１６ 活性領域
１８ ソースバスライン
２０ ソースパッド
２２ ドレインバスライン
２４ ドレインパッド
２６ ゲートバスライン
２８ ゲートパッド
３０ 狭幅部分
３２ 単位ＦＥＴ
３４ 配線
３８ 幅広部分
４０ 半導体基板
４１ ｉ型ＧａＮ層
４４ ｎ−ＡｌＧａＮ層
４６ ｎ型ＧａＮ層
４８ 半導体層
５２ 窒化シリコン膜
５４ レジスト
５６ 層
５８ Ａｕ層
６０ 金属層
６２ 第１マスク層
６４ めっき層
６６ 第２マスク層
【特許請求の範囲】
【請求項１】
金属層を形成する工程と、
複数のＦＥＴそれぞれのゲートフィンガーを共通に接続するゲートバスラインのパターンのうち一部分を除いたパターンを有するめっき層と、前記一部分の領域を被覆するマスク層と、をマスクにして前記金属層をパターニングすることで、前記ゲートバスラインを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記めっき層は、前記ゲートバスラインのパターンのうち前記一部分を除いたパターンの開口を有する第１マスク層を形成する工程と、
前記第１マスク層をマスクとして、前記金属層上に前記めっき層を形成する工程と、により形成されるものであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記一部分の領域を被覆するマスク層は、前記めっき層が形成された領域における前記ゲートバスラインの幅よりも狭いことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記一部分の領域を被覆するマスク層は、前記第１マスク層と異なる第２マスク層によって構成されてなることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記ゲートバスラインには複数のゲートパッドが接続されてなり、前記ゲートバスラインの前記一部分の領域は、前記複数のゲートパッドの間に位置してなることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
【請求項６】
前記ゲートバスラインの前記一部分の領域は、前記複数のゲートパッドまでの電気長が実質的に等しい位置に設けられてなることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記めっき層を１μｍ〜２μｍの厚さに形成することを特徴とする請求項１から６のいずれか一項記載の半導体装置の製造方法。
【請求項８】
前記金属層としてＮｉ層とＰｄ層とＡｕ層とを順次積層することを特徴とする請求項１から７のいずれか一項記載の半導体装置の製造方法。
【請求項９】
前記金属層は、前記ゲートフィンガーを形成する領域にも形成され、前記めっき層は、前記ゲートフィンガーを形成する領域において、ゲートフィンガーのパターンをもって形成され、
前記ゲートバスラインを形成する工程において、同時に、前記めっき層をマスクにして、前記ゲートフィンガーにおける前記金属層をパターニングすることを特徴とする請求項１から８のいずれか一項記載の半導体装置の製造方法。
【請求項１】
金属層を形成する工程と、
複数のＦＥＴそれぞれのゲートフィンガーを共通に接続するゲートバスラインのパターンのうち一部分を除いたパターンを有するめっき層と、前記一部分の領域を被覆するマスク層と、をマスクにして前記金属層をパターニングすることで、前記ゲートバスラインを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記めっき層は、前記ゲートバスラインのパターンのうち前記一部分を除いたパターンの開口を有する第１マスク層を形成する工程と、
前記第１マスク層をマスクとして、前記金属層上に前記めっき層を形成する工程と、により形成されるものであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記一部分の領域を被覆するマスク層は、前記めっき層が形成された領域における前記ゲートバスラインの幅よりも狭いことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記一部分の領域を被覆するマスク層は、前記第１マスク層と異なる第２マスク層によって構成されてなることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記ゲートバスラインには複数のゲートパッドが接続されてなり、前記ゲートバスラインの前記一部分の領域は、前記複数のゲートパッドの間に位置してなることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
【請求項６】
前記ゲートバスラインの前記一部分の領域は、前記複数のゲートパッドまでの電気長が実質的に等しい位置に設けられてなることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記めっき層を１μｍ〜２μｍの厚さに形成することを特徴とする請求項１から６のいずれか一項記載の半導体装置の製造方法。
【請求項８】
前記金属層としてＮｉ層とＰｄ層とＡｕ層とを順次積層することを特徴とする請求項１から７のいずれか一項記載の半導体装置の製造方法。
【請求項９】
前記金属層は、前記ゲートフィンガーを形成する領域にも形成され、前記めっき層は、前記ゲートフィンガーを形成する領域において、ゲートフィンガーのパターンをもって形成され、
前記ゲートバスラインを形成する工程において、同時に、前記めっき層をマスクにして、前記ゲートフィンガーにおける前記金属層をパターニングすることを特徴とする請求項１から８のいずれか一項記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−９３４７７（Ｐ２０１３−９３４７７Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３５４３６（Ｐ２０１１−２３５４３６）
【出願日】平成２３年１０月２６日（２０１１．１０．２６）
【出願人】（０００１５４３２５）住友電工デバイス・イノベーション株式会社 (291)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２６日（２０１１．１０．２６）
【出願人】（０００１５４３２５）住友電工デバイス・イノベーション株式会社 (291)
【Ｆターム（参考）】
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