半導体装置の製造方法
【課題】コンタクトホールの側壁に制御性良く傾斜を形成することで、コンタクトプラグにボイドが形成されることを抑制する。
【解決手段】絶縁膜１０に第１のコンタクトホール（破線部）を形成する工程と、第１のコンタクトホールの内壁を構成する絶縁膜の上方ほどエッチング量が多くなるケミカルドライエッチングを施して内壁が傾斜した第２のコンタクトホール１３を形成する工程と、第２のコンタクトホール内にコンタクトプラグを形成する工程とを有する。
【解決手段】絶縁膜１０に第１のコンタクトホール（破線部）を形成する工程と、第１のコンタクトホールの内壁を構成する絶縁膜の上方ほどエッチング量が多くなるケミカルドライエッチングを施して内壁が傾斜した第２のコンタクトホール１３を形成する工程と、第２のコンタクトホール内にコンタクトプラグを形成する工程とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、詳しくは絶縁膜中に微細なコンタクトホールを形成する方法に関する。
【背景技術】
【０００２】
半導体装置において、層間絶縁膜にコンタクトホールを形成して導体（コンタクトプラグ）を埋め込むことで層間絶縁膜の下層の導体と上層の導体とを接続している。
【０００３】
通常、このようなコンタクトホールは、フォトリソグラフィー技術とドライエッチング技術により形成される。
【０００４】
通常、ドライエッチング法では、マスクパターンに忠実なパターンを被加工物に転写するために異方性ドライエッチングが用いられる。端的にいえば、プラズマ中に発生するエッチングガスイオンの電界加速性を利用した垂直エッチングである。酸化シリコン膜や窒化シリコン膜などのシリコン化合物のエッチングには主にフッ素イオンが用いられ、アルミニウム膜やタングステン膜などの金属のエッチングには主に塩素イオンが用いられている。異方性ドライエッチングでは横方向にマスクパターンからのズレを発生しないので微細パターンを形成することができる。現在では、半導体装置全般の製造に主流技術として用いられている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、より微細化が進んだ世代の半導体装置の製造においては、この垂直エッチングが、逆に悪影響を及ぼす問題が発生してきた。以下、この問題について説明する。
【０００６】
図２６（ａ）は、上面の所定領域に拡散層１０２が形成された半導体基板１００上に層間絶縁膜１０３を形成し、拡散層１０２の上面を露出させるコンタクトホール１０４を形成した状態を示している。この後、図２６（ｂ）に示すように、全面に導体１０５を形成し、さらに図２６（ｃ）に示すように、ドライエッチング法によりエッチバックし、コンタクトプラグ１０７を形成し、コンタクトプラグ１０７の上面に図示しない配線を接続させて、配線と拡散層１０２を接続する工程が半導体製造においては古くから用いられている。図に記載した拡散層１０２は一例であって、下層に位置するコンタクトプラグ、下層に位置する配線などの場合もある。
【０００７】
図２６（ａ）で、層間絶縁膜１０３に形成するコンタクトホール１０４は、半導体装置の微細化に伴い、直径が３０ｎｍ程度に極めて小さくなってきている。一方、配線１０８は低抵抗を保持しなければならない必然性から微細化が進んでも薄膜化できない事情がある。したがって、配線１０８を上層配線と絶縁するための層間絶縁膜１０３の厚さは、ほとんど薄膜化されず、一定の膜厚が保持される。そのため、コンタクトホール１０４のアスペクト比（深さ／直径）は半導体装置の微細化世代が進むごとに増加することとなる。アスペクト比が増大すると、図２６（ｂ）に示したように、導体１０５を形成した場合、直径の狭いコンタクトホール内では導体１０５の埋設が不十分となってボイド１０６が発生する。次いで、図２６（ｃ）に示したように、層間絶縁膜１０３の上面に形成された導体１０５を除去してコンタクトプラグ１０７を形成しても、ボイド１０６は残存する。この結果、ボイド１０６が生じている部分のコンタクトプラグ１０７の平面視における断面積が減少し抵抗が増大する問題がある。抵抗増大は半導体装置の高速動作を阻害する原因となる。また、図２６（ｄ）に示したように、層間絶縁膜１０３の上面に形成された導体１０５をドライエッチング法によりエッチバックしてコンタクトプラグ１０７を形成する場合には、オーバーエッチングによりボイド１０６の上部が露出する結果、拡散層１０２まで貫通エッチングしてしまい接合不良をもたらす問題も発生する。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、上記問題に鑑みて考案されたものであり、絶縁膜にコンタクトホールを形成する工程と、コンタクトホールの内壁を構成する絶縁膜の上方ほどエッチング量が多くなるケミカルドライエッチングを施してコンタクトホールの内壁に傾斜を形成する工程と、コンタクトホール内にコンタクトプラグを形成する工程と、を有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、コンタクトホールの開口径を上部に向かって基板面に均一に拡大することができ、コンタクトホール内に埋め込むコンタクトプラグにボイドが形成されることを防止できる。
【図面の簡単な説明】
【００１０】
【図１】ケミカルドライエッチングの温度条件に対するＳｉＮ／ＳｉＯ２選択比を示すグラフである。
【図２】本発明の一実施例に係るＭＯＳトランジスタの平面図である。
【図３】図２に示すＭＯＳトランジスタの拡散層に接続するコンタクト形成工程を説明する工程断面図である。
【図４】図２に示すＭＯＳトランジスタの拡散層に接続するコンタクト形成工程を説明する工程断面図である。
【図５】図２に示すＭＯＳトランジスタの拡散層に接続するコンタクト形成工程を説明する工程断面図である。
【図６】図２に示すＭＯＳトランジスタの拡散層に接続するコンタクト形成工程を説明する工程断面図である。
【図７】図２に示すＭＯＳトランジスタの拡散層に接続するコンタクト形成工程を説明する工程断面図である。
【図８】図２に示すＭＯＳトランジスタのゲート電極に接続するコンタクト形成工程を説明する工程断面図である。
【図９】図２に示すＭＯＳトランジスタのゲート電極に接続するコンタクト形成工程を説明する工程断面図である。
【図１０】図２に示すＭＯＳトランジスタのゲート電極に接続するコンタクト形成工程を説明する工程断面図である。
【図１１】本発明の一実施例に係るメモリセルアレイの平面図である。
【図１２】図１１のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１１のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図１３】図１１のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１１のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図１４】図１１のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１１のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図１５】図１１のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１１のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図１６】図１１のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１１のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図１７】本発明の別の実施例に係るメモリセルアレイの平面図である。
【図１８】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図１９】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図２０】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図２１】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図２２】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図２３】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図２４】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図である。
【図２５】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図２６】本発明の一つの課題を説明する工程断面図である。
【発明を実施するための形態】
【００１１】
本発明に適用するケミカルドライエッチング（ＣＤＥ）条件の説明
従来のＣＤＥでは酸化シリコン膜の表面を高精度に一定量だけエッチング除去する技術が知られている。本発明者は、窒化シリコン膜に対してＣＤＥを適用する検討を種々行なった結果、エッチング雰囲気の温度を７０℃以上に制御することによって、窒化シリコン膜を酸化シリコン膜と同等のエッチング量でエッチングできることを見出した。
【００１２】
図１は、ＣＤＥの温度条件に対するＳｉＮ／ＳｉＯ２選択比を示すグラフである。同グラフに示すように室温（２５℃）から４５℃付近まで直線状に選択比が低下し、さらに温度を上げると緩やかに選択比が低下する。そして７０℃以上では、ほぼ選択比１となり、窒化シリコン膜を酸化シリコン膜と同等のエッチング量でエッチングできる。酸化シリコン膜単独、或いは窒化シリコン膜単独の場合は選択比を考慮する必要がないため、所望のエッチング速度が得られるように温度を制御すればよい。
【００１３】
ＣＤＥでは、絶縁膜中の構成原子とエッチングガス中の構成原子との反応物による堆積が起こることがある。酸化シリコンや窒化シリコンなどのシリコンを構成原子として含む絶縁膜に対して、エッチングガスとして、フッ素を含むガス（例えば、ＨＦ、ＮＦ３など）とアンモニア（ＮＨ３）とを用いると、フッ化アンモニウム（ＮＨ４Ｆ）等がエッチング雰囲気に生成し、一方、フッ素（Ｆ）と絶縁膜中のシリコン（Ｓｉ）とが反応してフッ化ケイ素（ＳｉＦ４）が生成する。フッ化ケイ素とフッ化アンモニウムが反応してケイフッ化アンモニウム（（ＮＨ４）２ＳｉＦ６）が生成する。
例えば、酸化シリコン（ＳｉＯ２）の場合は、以下の反応が進行する。
ＳｉＯ２ ＋ ４Ｆ → ＳｉＦ４
ＳｉＦ４ ＋ ２ＮＨ４Ｆ → （ＮＨ４）２ＳｉＦ６
【００１４】
ケイフッ化アンモニウムは堆積物として絶縁膜に付着し、これによりエッチングが阻害される。条件にも依存するが、１０ｎｍ程度で反応が飽和して所望のエッチング量を確保することができなくなることがある。ケイフッ化アンモニウムは昇華性があり、昇華により露出した絶縁膜は再度エッチングされる。このように、ケイフッ化アンモニウムの堆積と昇華を繰り返すサイクルエッチングにより徐々にエッチングが進行する。純粋なケイフッ化アンモニウムは１６０℃を超える温度では分解する。昇華は分解温度よりも低い温度で起こっているが、昇華速度を速めるために好ましくは１００℃以上に加熱することが好ましい。したがって、サイクルエッチングは、エッチングガスを供給して、例えば１００℃未満でケイフッ化アンモニウムの堆積を行う工程と、エッチングガスの供給を停止し、１００℃以上に加熱してケイフッ化アンモニウムを昇華又は分解して除去する工程を繰り返すことで実施することができる。このように、所望のエッチング量を確保することが困難な場合には、サイクルエッチングが適している。
【００１５】
さらに、上記条件をコンタクトホールに適用したところ、層間絶縁膜が窒化シリコン膜、酸化シリコン膜のいずれの場合も、コンタクトホールの上方ほどエッチング量が大きくなる現象を知見した。特にケイフッ化アンモニウムの堆積と昇華を繰り返すサイクルエッチングを実施することでコンタクトホールの上部の拡幅を精度良く制御することが可能となる。
【００１６】
また、本発明では、コンタクトホールに窒化シリコン膜と酸化シリコン膜とが混在して露出する場合に、いずれの膜に対しても同様のエッチング量とすることで、コンタクトホールの上部の拡幅を図る方法も提供する。
【実施例】
【００１７】
以下、実施例を挙げて本発明を具体的に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００１８】
実施例１
図２にＭＯＳ型トランジスタのレイアウトの一例の平面図を示す。図３〜図７は図２のＡ−Ａ’の断面図を示している。
【００１９】
（図３）
まず、半導体基板１上に素子分離（ＳＴＩ：Shallow Trench Isolation）領域２で囲まれた活性領域３を形成する。次に、活性領域３を横切り、Ｘ方向に延在するゲート電極５を形成する。ここでは、活性領域３の半導体基板１表面に厚さ５ｎｍのゲート絶縁膜４、厚さ５０ｎｍのゲート電極５、厚さ５０ｎｍの窒化シリコン膜からなるカバー絶縁膜６を積層形成する。次に、リソグラフィとドライエッチング法により順次エッチングした後、側壁に窒化シリコン膜からなるサイドウォール（ＳＷ）絶縁膜７を形成する。ゲート電極５は多結晶シリコン上にタングステンなどの金属を積層したポリサイド構造、窒化チタンなどのバリヤ金属上にタングステンなどの低抵抗金属を積層した金属積層膜、ゲート絶縁膜４にハフニウムシリケート膜などの高誘電率膜を用いる場合にはタングステン単層構造などを用いることができる。いずれの場合もゲート電極５の最上面はタングステンなどの金属で構成される。
【００２０】
続いて、ゲート電極パターンをマスクとして用い、イオン注入法により半導体基板表面に不純物導入し、ソース拡散層８およびドレイン拡散層９を形成する。
【００２１】
最後にゲート電極パターンを覆うように、酸化シリコン膜からなる厚さ１４０ｎｍの層間絶縁膜１０を形成する。層間絶縁膜１０はＣＶＤ法や回転塗布法により成膜した後、ＣＭＰ法により表面平坦化することで形成できる。
【００２２】
（図４）
次に、リソグラフィにより形成したマスク１１を用い、ドライエッチング法によりソース拡散層８およびドレイン拡散層９に接続する直径３０ｎｍの拡散層コンタクトホール（第１のコンタクトホール）１２を層間絶縁膜１０に形成する。拡散層コンタクトホール１２は、ＳＷ絶縁膜７には接していない。図２では、各々の拡散層上のＸ方向に３個並列に形成された例を示す。拡散層コンタクトホール１２の内壁はこの段階では従来法と同様に垂直に形成されている。
【００２３】
（図５）
続いて、マスク１１を除去した後、本発明のＣＤＥ法により、拡散層コンタクトホールの開口部直径を拡大し、側壁に傾斜を形成する。
【００２４】
本実施例のＣＤＥ法の条件は以下の通りである。
エッチングガス：ＮＦ３（１４ｓｃｃｍ）、ＮＨ３（５０ｓｃｃｍ）
圧力： ４００Ｐａ（３Ｔｏｒｒ）
温度： ３５℃（エッチングガス供給時）／１２０℃（ケイフッ化アンモニウム昇華時）
ＲＦパワー： ３０Ｗ
時間： ６０秒
【００２５】
また、以下の条件でも同様の効果を得られる。
エッチングガス：ＨＦ（４０ｓｃｃｍ）、ＮＨ３（５０ｓｃｃｍ）
圧力： １１Ｐａ（８０ｍＴｏｒｒ）
温度： ３５℃（エッチングガス供給時）／１２０℃（ケイフッ化アンモニウム昇華時）
ＲＦパワー： ０Ｗ
時間： ６０秒
【００２６】
これにより、新たな拡散層コンタクトホール（第２のコンタクトホール）１３を形成する。開口部の拡がりＤは５ｎｍに制御する。直径は３０ｎｍから４０ｎｍに拡大する。底面の拡散層はシリコンで構成されているので、ＣＤＥでは除去されない。
【００２７】
高精度拡幅には、上記のようにケイフッ化アンモニウムの形成と昇華を繰り返すサイクルエッチングが有効である。
【００２８】
（図６）
拡散層コンタクトホール１３を埋め込むように、ＣＶＤ法により全面に導体１４を形成する。コンタクトホールが垂直側壁から傾斜側壁となっているのでボイドは発生しない。導体１４としては、例えば、多結晶シリコン、タングステン等の金属の単層膜あるいは多結晶シリコンとタングステンなどの金属の積層膜などが例示できる。タングステン形成の場合は拡散層表面あるいは先に形成する多結晶シリコン上面に金属シリサイド（例えば、コバルトシリサイド）を形成し、さらに絶縁膜との間に窒化チタン等のバリヤ膜（例えば、Ｔｉ／ＴｉＮなど）を形成することが好ましい。
【００２９】
（図７）
最後に、ＣＭＰ法もしくはドライエッチング法により層間絶縁膜１０上に形成されている導体１４を除去し、拡散層コンタクトホール１３内に拡散層コンタクトプラグ１５を形成する。さらに、拡散層コンタクトプラグ１５の上面と接続する配線１６を形成する。
【００３０】
本実施例によれば、拡散層コンタクトホール１２の内壁は、酸化シリコン膜からなる層間絶縁膜１０で構成されており、上記のＣＤＥ条件を用いることによりホールの上部を拡幅した傾斜を有する拡散層コンタクトホール１３に加工することができる。その結果、拡散層コンタクトホール１３を埋設する導体１４におけるボイドの発生を防止して、抵抗増大や拡散層へのエッチングダメージを回避する拡散層コンタクトプラグ１５を形成できる。
【００３１】
実施例２
実施例１では、ソース及びドレイン拡散層に接続される拡散層コンタクトホールについて説明したが、図２に示すように、ゲート電極５に接続するゲートコンタクトホールも同様に形成することができる。ゲートコンタクトホールは、酸化シリコン膜からなる層間絶縁膜１０と窒化シリコン膜からなるカバー絶縁膜６とを貫通して形成されているが、本発明による方法では、このように異なる絶縁膜が積層されている場合であっても適用できる。
図８〜図１０は図２のＢ−Ｂ’の断面図を示している。
【００３２】
（図８）
実施例１の図４工程において、拡散層コンタクトホール１２の形成と同時又は別個に、ゲートコンタクトホール（第１のコンタクトホール）１７を形成する。
【００３３】
（図９）
実施例１の図５工程と同様に、本発明のＣＤＥ法により、ゲートコンタクトホール１７の開口部直径を拡大し、側壁に傾斜を形成する。但し、エッチングガス供給時の雰囲気温度は８０℃とした。これにより上部に向かって開口部直径が拡大したゲートコンタクトホール（第２のコンタクトホール）１８が形成される。該工程は、実施例１の図５工程と同時に行うことができる。
【００３４】
（図１０）
その後、実施例１の図６工程、図７工程を経て、ゲートコンタクトプラグ１９及び配線１６を形成する。
【００３５】
本実施例に示すように、コンタクトホールに異種の絶縁膜が露出している場合にも同様に開口部径の拡大を行うことができる。
【００３６】
実施例３
図１１は、埋込みワード線（ＷＬ１〜３）を用いたメモリセルアレイの平面図である。図１１において、２２はＳＴＩ領域、２４は活性領域を示し、Ｘ’方向（第１の方向）に延在して形成される。活性領域２４は、Ｙ方向（第２の方向）にＳＴＩ領域２３により分断され、それぞれ島状の活性領域２４ａとなる。各活性領域２４ａはさらにＹ方向に延在する２本の埋込ワード線で３つの拡散層に分割される。ビット線に接続される拡散層領域をビット線コンタクト領域２５、容量コンタクトプラグ３５が接続される拡散層領域を容量コンタクト領域２６と呼ぶ。ビット線コンタクト領域２５は各活性領域２４ａの中央部に配置され、Ｘ方向（第３の方向）に延在するビット線（ＢＬ１〜３）が接続される。容量コンタクト領域２６は各活性領域２４ａの両端に配置され、容量コンタクトプラグ３５が接続される。
【００３７】
以下、断面図を参照してこのメモリセルアレイの製造方法を説明する。図１２〜１６は、本実施例に係るメモリセルアレイの製造工程を説明する工程断面図であり、各図（ａ）は、図１１のＡ−Ａ’線、各図（ｂ）はＢ−Ｂ’線での断面に相当する。
【００３８】
（図１２）
まず、半導体基板２１にＳＴＩ領域２２，２３となる溝を形成し、絶縁膜を埋め込んでＳＴＩ領域２２，２３を形成する。続いて、活性領域２４に拡散層用の不純物イオンを注入して拡散層（図示せず）を形成する。次に、ワード線用の溝を図１１のＹ方向に形成し、ワード線導体層を埋込み、さらに窒化シリコン膜からなるキャップ絶縁膜２７を形成して表面を平坦化する。なお、ワード線と半導体基板２１とは図示しないゲート絶縁膜で分離されている。また、ワード線導体層の表面は活性層の深さよりも深い位置になるように埋め込まれる。なお、ＳＴＩ領域２３に代えて、ダミーのワード線を形成して活性領域２４を各活性領域２４ａに分離することもできる。
【００３９】
（図１３）
次に、酸化シリコン膜からなる第１層間絶縁膜２８を形成した後、ビット線コンタクト領域２５を露出するビットコンタクトホール（図示せず）を形成し、ビット線となる導体層及び窒化シリコン膜からなるカバー絶縁膜２９を成膜し、パターニングしてビット線（ＢＬ１〜３）を形成する。さらに、ビット線（ＢＬ１〜３）の側壁に窒化シリコン膜からなる第１サイドウォール（ＳＷＤ１）を形成する。その後、全面に酸化シリコン膜からなる第２層間絶縁膜３０を形成し、カバー絶縁膜２９及び第１サイドウォール（ＳＷＤ１）をストッパーとしてＣＭＰ等で平坦化する。
【００４０】
（図１４）
第２層間絶縁膜３０上にマスク膜３１を形成し、容量コンタクト領域２６を露出する容量コンタクトホール（第１のコンタクトホール）３２を形成する。
【００４１】
（図１５）
実施例１の図５工程と同様に、本発明のＣＤＥ法により、容量コンタクトホール３２の開口部直径を拡大し、側壁に傾斜を形成する。但し、エッチングガス供給時の雰囲気温度は８０℃とした。ここでは、酸化シリコン膜からなる第２層間絶縁膜３０と窒化シリコン膜からなる第１サイドウォール（ＳＷＤ１）は同程度にエッチングされ、いずれも上部に向かって直径が拡大した容量コンタクトホール（第２のコンタクトホール）３３が形成される。
【００４２】
（図１６）
その後、容量コンタクトプラグ３４を形成し、さらにキャパシタ３５を形成する。このように、容量コンタクトプラグ３４の上部の径が拡張されていることで、ボイドの発生を抑制すると共に、アレイパターンが微細化されてもキャパシタ３５の下部電極とのコンタクト面積を確保することができる。
【００４３】
実施例４
実施例３に示したメモリセルアレイにおいて、更に微細化が進むと、容量コンタクト領域に容量コンタクトホールを均一に形成することが困難となり、キャパシタ特性に影響する場合がある。本実施例では、隣接する島状活性領域２４ａの対向する容量コンタクト領域２６を一括して開口し、コンタクトプラグとなる導体を埋め込んだ後、２つのプラグに分割するツインプラグ法により容量コンタクトプラグを形成する方法について説明する。
【００４４】
図１７は、図１１と同様にメモリセルアレイの平面図を示し、Ｙ方向に延在するマスク領域４１と開口領域４２を示す。開口領域４２とビット線（ＢＬ１〜３）とで画定される領域を単位開口部４４と呼び、この部分にコンタクトプラグとなる導体が埋め込まれる。
【００４５】
図１８〜図２５は、本実施例に係る半導体装置の製造工程を説明する工程断面図であり、各図において、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）は図１７のＢ−Ｂ’線での断面図を示す。
【００４６】
（図１８）
実施例３と同様にビット線の側壁に第１サイドウォールＳＷＤ１を形成した後、酸化シリコン膜からなる第２層間絶縁膜３０を形成する。実施例３では第１サイドウォールＳＷＤ１の上面までとしていたが、本実施例では第２層間絶縁膜３０の上面が第１サイドウォールＳＷＤ１の上面よりも高い位置となるように形成する。次に、マスク領域４１にフォトレジスト等のマスク膜４３を形成する。
【００４７】
（図１９）
マスク膜４３をマスクに開口領域４２に露出する酸化シリコン膜からなる第１及び第２層間絶縁膜２８及び３０をエッチングする。これにより単位開口部４４が形成される。
【００４８】
（図２０）
窒化シリコン膜を成膜した後、エッチバックして第２サイドウォールＳＷＤ２を単位開口部４４に露出する第１及び第２層間絶縁膜２８及び３０の側壁及び第１サイドウォールＳＷＤ１の側壁に形成する。第２サイドウォールＳＷＤ２形成後の単位開口部を単位開口部（第１のコンタクトホール）４５とする。
【００４９】
（図２１）
次に、実施例１の図５工程と同様に、本発明のＣＤＥ法により、単位開口部４５の開口部直径を拡大し、側壁に傾斜を形成する（第２のコンタクトホール）。但し、エッチングガス供給時の雰囲気温度は８０℃とした。
【００５０】
（図２２）
続いて、容量コンタクトプラグとなる導体４６を形成する。導体４６は、ビット線上のカバー絶縁膜２９がちょうど露出するか露出しない程度にエッチバックする。カバー絶縁膜２９の表面より低く形成すると、次の工程での第３サイドウォールがビット線側壁の第２サイドウォール側壁にも形成され、その後の導体４６の分離が不十分となる場合がある。
【００５１】
（図２３）
窒化シリコン膜を形成し、エッチバックして第３サイドウォールＳＷＤ３を形成する。さらに、第３サイドウォールＳＷＤ３をマスクに、導体４６をエッチングし、単位開口部４５内で２つの容量コンタクトプラグ４７に分割する。
【００５２】
（図２４）
全面に絶縁膜を形成し、ＣＭＰ等により平坦化する。これにより単位開口部４５内の２つの容量コンタクトプラグ４７の間に埋込絶縁膜４８が埋め込まれる。
【００５３】
（図２５）
その後、実施例３と同様にキャパシタ３５を形成する。
【００５４】
本実施例に示すように、単位開口部４５側壁がすべて窒化シリコン膜である場合にも同様に開口部径の拡大を行うことができる。また、本発明のＣＤＥ法を適用することで開口内側壁の傾斜角を精密に制御できるため、ツインプラグ構造では、一つの単位開口部内で分離して形成された２つのプラグの下部中心点間距離よりも上部中心点間距離が広くなり、キャパシタのレイアウトに制限されることなく、メモリセルレイアウトの自由度が向上する。
【符号の説明】
【００５５】
１，２１ 半導体基板
２，２２，２３ ＳＴＩ領域
３，２４ 活性領域
４ ゲート絶縁膜
５ ゲート電極
６ カバー絶縁膜
７ サイドウォール絶縁膜
８ ソース拡散層
９ ドレイン拡散層
１０ 層間絶縁膜
１１ マスク
１２，１３ 拡散層コンタクトホール
１４ 導体
１５ 拡散層コンタクトプラグ
１６ 配線
１７，１８ ゲートコンタクトホール
１９ ゲートコンタクトプラグ
２５ ビット線コンタクト領域
２６ 容量コンタクト領域
２７ キャップ絶縁膜
２８ 第１層間絶縁膜
２９ カバー絶縁膜
３０ 第２層間絶縁膜
３１ マスク膜
３２，３３ 容量コンタクトホール
３４ 容量コンタクトプラグ
３５ キャパシタ
４１ マスク領域
４２ 開口領域
４３ マスク膜
４４，４５ 単位開口部
４６ 導体
４７ 容量コンタクトプラグ
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、詳しくは絶縁膜中に微細なコンタクトホールを形成する方法に関する。
【背景技術】
【０００２】
半導体装置において、層間絶縁膜にコンタクトホールを形成して導体（コンタクトプラグ）を埋め込むことで層間絶縁膜の下層の導体と上層の導体とを接続している。
【０００３】
通常、このようなコンタクトホールは、フォトリソグラフィー技術とドライエッチング技術により形成される。
【０００４】
通常、ドライエッチング法では、マスクパターンに忠実なパターンを被加工物に転写するために異方性ドライエッチングが用いられる。端的にいえば、プラズマ中に発生するエッチングガスイオンの電界加速性を利用した垂直エッチングである。酸化シリコン膜や窒化シリコン膜などのシリコン化合物のエッチングには主にフッ素イオンが用いられ、アルミニウム膜やタングステン膜などの金属のエッチングには主に塩素イオンが用いられている。異方性ドライエッチングでは横方向にマスクパターンからのズレを発生しないので微細パターンを形成することができる。現在では、半導体装置全般の製造に主流技術として用いられている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、より微細化が進んだ世代の半導体装置の製造においては、この垂直エッチングが、逆に悪影響を及ぼす問題が発生してきた。以下、この問題について説明する。
【０００６】
図２６（ａ）は、上面の所定領域に拡散層１０２が形成された半導体基板１００上に層間絶縁膜１０３を形成し、拡散層１０２の上面を露出させるコンタクトホール１０４を形成した状態を示している。この後、図２６（ｂ）に示すように、全面に導体１０５を形成し、さらに図２６（ｃ）に示すように、ドライエッチング法によりエッチバックし、コンタクトプラグ１０７を形成し、コンタクトプラグ１０７の上面に図示しない配線を接続させて、配線と拡散層１０２を接続する工程が半導体製造においては古くから用いられている。図に記載した拡散層１０２は一例であって、下層に位置するコンタクトプラグ、下層に位置する配線などの場合もある。
【０００７】
図２６（ａ）で、層間絶縁膜１０３に形成するコンタクトホール１０４は、半導体装置の微細化に伴い、直径が３０ｎｍ程度に極めて小さくなってきている。一方、配線１０８は低抵抗を保持しなければならない必然性から微細化が進んでも薄膜化できない事情がある。したがって、配線１０８を上層配線と絶縁するための層間絶縁膜１０３の厚さは、ほとんど薄膜化されず、一定の膜厚が保持される。そのため、コンタクトホール１０４のアスペクト比（深さ／直径）は半導体装置の微細化世代が進むごとに増加することとなる。アスペクト比が増大すると、図２６（ｂ）に示したように、導体１０５を形成した場合、直径の狭いコンタクトホール内では導体１０５の埋設が不十分となってボイド１０６が発生する。次いで、図２６（ｃ）に示したように、層間絶縁膜１０３の上面に形成された導体１０５を除去してコンタクトプラグ１０７を形成しても、ボイド１０６は残存する。この結果、ボイド１０６が生じている部分のコンタクトプラグ１０７の平面視における断面積が減少し抵抗が増大する問題がある。抵抗増大は半導体装置の高速動作を阻害する原因となる。また、図２６（ｄ）に示したように、層間絶縁膜１０３の上面に形成された導体１０５をドライエッチング法によりエッチバックしてコンタクトプラグ１０７を形成する場合には、オーバーエッチングによりボイド１０６の上部が露出する結果、拡散層１０２まで貫通エッチングしてしまい接合不良をもたらす問題も発生する。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、上記問題に鑑みて考案されたものであり、絶縁膜にコンタクトホールを形成する工程と、コンタクトホールの内壁を構成する絶縁膜の上方ほどエッチング量が多くなるケミカルドライエッチングを施してコンタクトホールの内壁に傾斜を形成する工程と、コンタクトホール内にコンタクトプラグを形成する工程と、を有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、コンタクトホールの開口径を上部に向かって基板面に均一に拡大することができ、コンタクトホール内に埋め込むコンタクトプラグにボイドが形成されることを防止できる。
【図面の簡単な説明】
【００１０】
【図１】ケミカルドライエッチングの温度条件に対するＳｉＮ／ＳｉＯ２選択比を示すグラフである。
【図２】本発明の一実施例に係るＭＯＳトランジスタの平面図である。
【図３】図２に示すＭＯＳトランジスタの拡散層に接続するコンタクト形成工程を説明する工程断面図である。
【図４】図２に示すＭＯＳトランジスタの拡散層に接続するコンタクト形成工程を説明する工程断面図である。
【図５】図２に示すＭＯＳトランジスタの拡散層に接続するコンタクト形成工程を説明する工程断面図である。
【図６】図２に示すＭＯＳトランジスタの拡散層に接続するコンタクト形成工程を説明する工程断面図である。
【図７】図２に示すＭＯＳトランジスタの拡散層に接続するコンタクト形成工程を説明する工程断面図である。
【図８】図２に示すＭＯＳトランジスタのゲート電極に接続するコンタクト形成工程を説明する工程断面図である。
【図９】図２に示すＭＯＳトランジスタのゲート電極に接続するコンタクト形成工程を説明する工程断面図である。
【図１０】図２に示すＭＯＳトランジスタのゲート電極に接続するコンタクト形成工程を説明する工程断面図である。
【図１１】本発明の一実施例に係るメモリセルアレイの平面図である。
【図１２】図１１のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１１のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図１３】図１１のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１１のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図１４】図１１のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１１のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図１５】図１１のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１１のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図１６】図１１のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１１のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図１７】本発明の別の実施例に係るメモリセルアレイの平面図である。
【図１８】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図１９】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図２０】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図２１】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図２２】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図２３】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図２４】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図である。
【図２５】図１７のメモリセルアレイにおける容量コンタクトプラグ形成工程を説明する工程断面図であり、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）はＢ−Ｂ’線での断面図を示す。
【図２６】本発明の一つの課題を説明する工程断面図である。
【発明を実施するための形態】
【００１１】
本発明に適用するケミカルドライエッチング（ＣＤＥ）条件の説明
従来のＣＤＥでは酸化シリコン膜の表面を高精度に一定量だけエッチング除去する技術が知られている。本発明者は、窒化シリコン膜に対してＣＤＥを適用する検討を種々行なった結果、エッチング雰囲気の温度を７０℃以上に制御することによって、窒化シリコン膜を酸化シリコン膜と同等のエッチング量でエッチングできることを見出した。
【００１２】
図１は、ＣＤＥの温度条件に対するＳｉＮ／ＳｉＯ２選択比を示すグラフである。同グラフに示すように室温（２５℃）から４５℃付近まで直線状に選択比が低下し、さらに温度を上げると緩やかに選択比が低下する。そして７０℃以上では、ほぼ選択比１となり、窒化シリコン膜を酸化シリコン膜と同等のエッチング量でエッチングできる。酸化シリコン膜単独、或いは窒化シリコン膜単独の場合は選択比を考慮する必要がないため、所望のエッチング速度が得られるように温度を制御すればよい。
【００１３】
ＣＤＥでは、絶縁膜中の構成原子とエッチングガス中の構成原子との反応物による堆積が起こることがある。酸化シリコンや窒化シリコンなどのシリコンを構成原子として含む絶縁膜に対して、エッチングガスとして、フッ素を含むガス（例えば、ＨＦ、ＮＦ３など）とアンモニア（ＮＨ３）とを用いると、フッ化アンモニウム（ＮＨ４Ｆ）等がエッチング雰囲気に生成し、一方、フッ素（Ｆ）と絶縁膜中のシリコン（Ｓｉ）とが反応してフッ化ケイ素（ＳｉＦ４）が生成する。フッ化ケイ素とフッ化アンモニウムが反応してケイフッ化アンモニウム（（ＮＨ４）２ＳｉＦ６）が生成する。
例えば、酸化シリコン（ＳｉＯ２）の場合は、以下の反応が進行する。
ＳｉＯ２ ＋ ４Ｆ → ＳｉＦ４
ＳｉＦ４ ＋ ２ＮＨ４Ｆ → （ＮＨ４）２ＳｉＦ６
【００１４】
ケイフッ化アンモニウムは堆積物として絶縁膜に付着し、これによりエッチングが阻害される。条件にも依存するが、１０ｎｍ程度で反応が飽和して所望のエッチング量を確保することができなくなることがある。ケイフッ化アンモニウムは昇華性があり、昇華により露出した絶縁膜は再度エッチングされる。このように、ケイフッ化アンモニウムの堆積と昇華を繰り返すサイクルエッチングにより徐々にエッチングが進行する。純粋なケイフッ化アンモニウムは１６０℃を超える温度では分解する。昇華は分解温度よりも低い温度で起こっているが、昇華速度を速めるために好ましくは１００℃以上に加熱することが好ましい。したがって、サイクルエッチングは、エッチングガスを供給して、例えば１００℃未満でケイフッ化アンモニウムの堆積を行う工程と、エッチングガスの供給を停止し、１００℃以上に加熱してケイフッ化アンモニウムを昇華又は分解して除去する工程を繰り返すことで実施することができる。このように、所望のエッチング量を確保することが困難な場合には、サイクルエッチングが適している。
【００１５】
さらに、上記条件をコンタクトホールに適用したところ、層間絶縁膜が窒化シリコン膜、酸化シリコン膜のいずれの場合も、コンタクトホールの上方ほどエッチング量が大きくなる現象を知見した。特にケイフッ化アンモニウムの堆積と昇華を繰り返すサイクルエッチングを実施することでコンタクトホールの上部の拡幅を精度良く制御することが可能となる。
【００１６】
また、本発明では、コンタクトホールに窒化シリコン膜と酸化シリコン膜とが混在して露出する場合に、いずれの膜に対しても同様のエッチング量とすることで、コンタクトホールの上部の拡幅を図る方法も提供する。
【実施例】
【００１７】
以下、実施例を挙げて本発明を具体的に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００１８】
実施例１
図２にＭＯＳ型トランジスタのレイアウトの一例の平面図を示す。図３〜図７は図２のＡ−Ａ’の断面図を示している。
【００１９】
（図３）
まず、半導体基板１上に素子分離（ＳＴＩ：Shallow Trench Isolation）領域２で囲まれた活性領域３を形成する。次に、活性領域３を横切り、Ｘ方向に延在するゲート電極５を形成する。ここでは、活性領域３の半導体基板１表面に厚さ５ｎｍのゲート絶縁膜４、厚さ５０ｎｍのゲート電極５、厚さ５０ｎｍの窒化シリコン膜からなるカバー絶縁膜６を積層形成する。次に、リソグラフィとドライエッチング法により順次エッチングした後、側壁に窒化シリコン膜からなるサイドウォール（ＳＷ）絶縁膜７を形成する。ゲート電極５は多結晶シリコン上にタングステンなどの金属を積層したポリサイド構造、窒化チタンなどのバリヤ金属上にタングステンなどの低抵抗金属を積層した金属積層膜、ゲート絶縁膜４にハフニウムシリケート膜などの高誘電率膜を用いる場合にはタングステン単層構造などを用いることができる。いずれの場合もゲート電極５の最上面はタングステンなどの金属で構成される。
【００２０】
続いて、ゲート電極パターンをマスクとして用い、イオン注入法により半導体基板表面に不純物導入し、ソース拡散層８およびドレイン拡散層９を形成する。
【００２１】
最後にゲート電極パターンを覆うように、酸化シリコン膜からなる厚さ１４０ｎｍの層間絶縁膜１０を形成する。層間絶縁膜１０はＣＶＤ法や回転塗布法により成膜した後、ＣＭＰ法により表面平坦化することで形成できる。
【００２２】
（図４）
次に、リソグラフィにより形成したマスク１１を用い、ドライエッチング法によりソース拡散層８およびドレイン拡散層９に接続する直径３０ｎｍの拡散層コンタクトホール（第１のコンタクトホール）１２を層間絶縁膜１０に形成する。拡散層コンタクトホール１２は、ＳＷ絶縁膜７には接していない。図２では、各々の拡散層上のＸ方向に３個並列に形成された例を示す。拡散層コンタクトホール１２の内壁はこの段階では従来法と同様に垂直に形成されている。
【００２３】
（図５）
続いて、マスク１１を除去した後、本発明のＣＤＥ法により、拡散層コンタクトホールの開口部直径を拡大し、側壁に傾斜を形成する。
【００２４】
本実施例のＣＤＥ法の条件は以下の通りである。
エッチングガス：ＮＦ３（１４ｓｃｃｍ）、ＮＨ３（５０ｓｃｃｍ）
圧力： ４００Ｐａ（３Ｔｏｒｒ）
温度： ３５℃（エッチングガス供給時）／１２０℃（ケイフッ化アンモニウム昇華時）
ＲＦパワー： ３０Ｗ
時間： ６０秒
【００２５】
また、以下の条件でも同様の効果を得られる。
エッチングガス：ＨＦ（４０ｓｃｃｍ）、ＮＨ３（５０ｓｃｃｍ）
圧力： １１Ｐａ（８０ｍＴｏｒｒ）
温度： ３５℃（エッチングガス供給時）／１２０℃（ケイフッ化アンモニウム昇華時）
ＲＦパワー： ０Ｗ
時間： ６０秒
【００２６】
これにより、新たな拡散層コンタクトホール（第２のコンタクトホール）１３を形成する。開口部の拡がりＤは５ｎｍに制御する。直径は３０ｎｍから４０ｎｍに拡大する。底面の拡散層はシリコンで構成されているので、ＣＤＥでは除去されない。
【００２７】
高精度拡幅には、上記のようにケイフッ化アンモニウムの形成と昇華を繰り返すサイクルエッチングが有効である。
【００２８】
（図６）
拡散層コンタクトホール１３を埋め込むように、ＣＶＤ法により全面に導体１４を形成する。コンタクトホールが垂直側壁から傾斜側壁となっているのでボイドは発生しない。導体１４としては、例えば、多結晶シリコン、タングステン等の金属の単層膜あるいは多結晶シリコンとタングステンなどの金属の積層膜などが例示できる。タングステン形成の場合は拡散層表面あるいは先に形成する多結晶シリコン上面に金属シリサイド（例えば、コバルトシリサイド）を形成し、さらに絶縁膜との間に窒化チタン等のバリヤ膜（例えば、Ｔｉ／ＴｉＮなど）を形成することが好ましい。
【００２９】
（図７）
最後に、ＣＭＰ法もしくはドライエッチング法により層間絶縁膜１０上に形成されている導体１４を除去し、拡散層コンタクトホール１３内に拡散層コンタクトプラグ１５を形成する。さらに、拡散層コンタクトプラグ１５の上面と接続する配線１６を形成する。
【００３０】
本実施例によれば、拡散層コンタクトホール１２の内壁は、酸化シリコン膜からなる層間絶縁膜１０で構成されており、上記のＣＤＥ条件を用いることによりホールの上部を拡幅した傾斜を有する拡散層コンタクトホール１３に加工することができる。その結果、拡散層コンタクトホール１３を埋設する導体１４におけるボイドの発生を防止して、抵抗増大や拡散層へのエッチングダメージを回避する拡散層コンタクトプラグ１５を形成できる。
【００３１】
実施例２
実施例１では、ソース及びドレイン拡散層に接続される拡散層コンタクトホールについて説明したが、図２に示すように、ゲート電極５に接続するゲートコンタクトホールも同様に形成することができる。ゲートコンタクトホールは、酸化シリコン膜からなる層間絶縁膜１０と窒化シリコン膜からなるカバー絶縁膜６とを貫通して形成されているが、本発明による方法では、このように異なる絶縁膜が積層されている場合であっても適用できる。
図８〜図１０は図２のＢ−Ｂ’の断面図を示している。
【００３２】
（図８）
実施例１の図４工程において、拡散層コンタクトホール１２の形成と同時又は別個に、ゲートコンタクトホール（第１のコンタクトホール）１７を形成する。
【００３３】
（図９）
実施例１の図５工程と同様に、本発明のＣＤＥ法により、ゲートコンタクトホール１７の開口部直径を拡大し、側壁に傾斜を形成する。但し、エッチングガス供給時の雰囲気温度は８０℃とした。これにより上部に向かって開口部直径が拡大したゲートコンタクトホール（第２のコンタクトホール）１８が形成される。該工程は、実施例１の図５工程と同時に行うことができる。
【００３４】
（図１０）
その後、実施例１の図６工程、図７工程を経て、ゲートコンタクトプラグ１９及び配線１６を形成する。
【００３５】
本実施例に示すように、コンタクトホールに異種の絶縁膜が露出している場合にも同様に開口部径の拡大を行うことができる。
【００３６】
実施例３
図１１は、埋込みワード線（ＷＬ１〜３）を用いたメモリセルアレイの平面図である。図１１において、２２はＳＴＩ領域、２４は活性領域を示し、Ｘ’方向（第１の方向）に延在して形成される。活性領域２４は、Ｙ方向（第２の方向）にＳＴＩ領域２３により分断され、それぞれ島状の活性領域２４ａとなる。各活性領域２４ａはさらにＹ方向に延在する２本の埋込ワード線で３つの拡散層に分割される。ビット線に接続される拡散層領域をビット線コンタクト領域２５、容量コンタクトプラグ３５が接続される拡散層領域を容量コンタクト領域２６と呼ぶ。ビット線コンタクト領域２５は各活性領域２４ａの中央部に配置され、Ｘ方向（第３の方向）に延在するビット線（ＢＬ１〜３）が接続される。容量コンタクト領域２６は各活性領域２４ａの両端に配置され、容量コンタクトプラグ３５が接続される。
【００３７】
以下、断面図を参照してこのメモリセルアレイの製造方法を説明する。図１２〜１６は、本実施例に係るメモリセルアレイの製造工程を説明する工程断面図であり、各図（ａ）は、図１１のＡ−Ａ’線、各図（ｂ）はＢ−Ｂ’線での断面に相当する。
【００３８】
（図１２）
まず、半導体基板２１にＳＴＩ領域２２，２３となる溝を形成し、絶縁膜を埋め込んでＳＴＩ領域２２，２３を形成する。続いて、活性領域２４に拡散層用の不純物イオンを注入して拡散層（図示せず）を形成する。次に、ワード線用の溝を図１１のＹ方向に形成し、ワード線導体層を埋込み、さらに窒化シリコン膜からなるキャップ絶縁膜２７を形成して表面を平坦化する。なお、ワード線と半導体基板２１とは図示しないゲート絶縁膜で分離されている。また、ワード線導体層の表面は活性層の深さよりも深い位置になるように埋め込まれる。なお、ＳＴＩ領域２３に代えて、ダミーのワード線を形成して活性領域２４を各活性領域２４ａに分離することもできる。
【００３９】
（図１３）
次に、酸化シリコン膜からなる第１層間絶縁膜２８を形成した後、ビット線コンタクト領域２５を露出するビットコンタクトホール（図示せず）を形成し、ビット線となる導体層及び窒化シリコン膜からなるカバー絶縁膜２９を成膜し、パターニングしてビット線（ＢＬ１〜３）を形成する。さらに、ビット線（ＢＬ１〜３）の側壁に窒化シリコン膜からなる第１サイドウォール（ＳＷＤ１）を形成する。その後、全面に酸化シリコン膜からなる第２層間絶縁膜３０を形成し、カバー絶縁膜２９及び第１サイドウォール（ＳＷＤ１）をストッパーとしてＣＭＰ等で平坦化する。
【００４０】
（図１４）
第２層間絶縁膜３０上にマスク膜３１を形成し、容量コンタクト領域２６を露出する容量コンタクトホール（第１のコンタクトホール）３２を形成する。
【００４１】
（図１５）
実施例１の図５工程と同様に、本発明のＣＤＥ法により、容量コンタクトホール３２の開口部直径を拡大し、側壁に傾斜を形成する。但し、エッチングガス供給時の雰囲気温度は８０℃とした。ここでは、酸化シリコン膜からなる第２層間絶縁膜３０と窒化シリコン膜からなる第１サイドウォール（ＳＷＤ１）は同程度にエッチングされ、いずれも上部に向かって直径が拡大した容量コンタクトホール（第２のコンタクトホール）３３が形成される。
【００４２】
（図１６）
その後、容量コンタクトプラグ３４を形成し、さらにキャパシタ３５を形成する。このように、容量コンタクトプラグ３４の上部の径が拡張されていることで、ボイドの発生を抑制すると共に、アレイパターンが微細化されてもキャパシタ３５の下部電極とのコンタクト面積を確保することができる。
【００４３】
実施例４
実施例３に示したメモリセルアレイにおいて、更に微細化が進むと、容量コンタクト領域に容量コンタクトホールを均一に形成することが困難となり、キャパシタ特性に影響する場合がある。本実施例では、隣接する島状活性領域２４ａの対向する容量コンタクト領域２６を一括して開口し、コンタクトプラグとなる導体を埋め込んだ後、２つのプラグに分割するツインプラグ法により容量コンタクトプラグを形成する方法について説明する。
【００４４】
図１７は、図１１と同様にメモリセルアレイの平面図を示し、Ｙ方向に延在するマスク領域４１と開口領域４２を示す。開口領域４２とビット線（ＢＬ１〜３）とで画定される領域を単位開口部４４と呼び、この部分にコンタクトプラグとなる導体が埋め込まれる。
【００４５】
図１８〜図２５は、本実施例に係る半導体装置の製造工程を説明する工程断面図であり、各図において、（ａ）は図１７のＡ−Ａ’線での断面図、（ｂ）は図１７のＢ−Ｂ’線での断面図を示す。
【００４６】
（図１８）
実施例３と同様にビット線の側壁に第１サイドウォールＳＷＤ１を形成した後、酸化シリコン膜からなる第２層間絶縁膜３０を形成する。実施例３では第１サイドウォールＳＷＤ１の上面までとしていたが、本実施例では第２層間絶縁膜３０の上面が第１サイドウォールＳＷＤ１の上面よりも高い位置となるように形成する。次に、マスク領域４１にフォトレジスト等のマスク膜４３を形成する。
【００４７】
（図１９）
マスク膜４３をマスクに開口領域４２に露出する酸化シリコン膜からなる第１及び第２層間絶縁膜２８及び３０をエッチングする。これにより単位開口部４４が形成される。
【００４８】
（図２０）
窒化シリコン膜を成膜した後、エッチバックして第２サイドウォールＳＷＤ２を単位開口部４４に露出する第１及び第２層間絶縁膜２８及び３０の側壁及び第１サイドウォールＳＷＤ１の側壁に形成する。第２サイドウォールＳＷＤ２形成後の単位開口部を単位開口部（第１のコンタクトホール）４５とする。
【００４９】
（図２１）
次に、実施例１の図５工程と同様に、本発明のＣＤＥ法により、単位開口部４５の開口部直径を拡大し、側壁に傾斜を形成する（第２のコンタクトホール）。但し、エッチングガス供給時の雰囲気温度は８０℃とした。
【００５０】
（図２２）
続いて、容量コンタクトプラグとなる導体４６を形成する。導体４６は、ビット線上のカバー絶縁膜２９がちょうど露出するか露出しない程度にエッチバックする。カバー絶縁膜２９の表面より低く形成すると、次の工程での第３サイドウォールがビット線側壁の第２サイドウォール側壁にも形成され、その後の導体４６の分離が不十分となる場合がある。
【００５１】
（図２３）
窒化シリコン膜を形成し、エッチバックして第３サイドウォールＳＷＤ３を形成する。さらに、第３サイドウォールＳＷＤ３をマスクに、導体４６をエッチングし、単位開口部４５内で２つの容量コンタクトプラグ４７に分割する。
【００５２】
（図２４）
全面に絶縁膜を形成し、ＣＭＰ等により平坦化する。これにより単位開口部４５内の２つの容量コンタクトプラグ４７の間に埋込絶縁膜４８が埋め込まれる。
【００５３】
（図２５）
その後、実施例３と同様にキャパシタ３５を形成する。
【００５４】
本実施例に示すように、単位開口部４５側壁がすべて窒化シリコン膜である場合にも同様に開口部径の拡大を行うことができる。また、本発明のＣＤＥ法を適用することで開口内側壁の傾斜角を精密に制御できるため、ツインプラグ構造では、一つの単位開口部内で分離して形成された２つのプラグの下部中心点間距離よりも上部中心点間距離が広くなり、キャパシタのレイアウトに制限されることなく、メモリセルレイアウトの自由度が向上する。
【符号の説明】
【００５５】
１，２１ 半導体基板
２，２２，２３ ＳＴＩ領域
３，２４ 活性領域
４ ゲート絶縁膜
５ ゲート電極
６ カバー絶縁膜
７ サイドウォール絶縁膜
８ ソース拡散層
９ ドレイン拡散層
１０ 層間絶縁膜
１１ マスク
１２，１３ 拡散層コンタクトホール
１４ 導体
１５ 拡散層コンタクトプラグ
１６ 配線
１７，１８ ゲートコンタクトホール
１９ ゲートコンタクトプラグ
２５ ビット線コンタクト領域
２６ 容量コンタクト領域
２７ キャップ絶縁膜
２８ 第１層間絶縁膜
２９ カバー絶縁膜
３０ 第２層間絶縁膜
３１ マスク膜
３２，３３ 容量コンタクトホール
３４ 容量コンタクトプラグ
３５ キャパシタ
４１ マスク領域
４２ 開口領域
４３ マスク膜
４４，４５ 単位開口部
４６ 導体
４７ 容量コンタクトプラグ
【特許請求の範囲】
【請求項１】
絶縁膜に第１のコンタクトホールを形成する工程と、
該第１のコンタクトホールの内壁を構成する絶縁膜の上方ほどエッチング量が多くなるケミカルドライエッチングを施して内壁が傾斜した第２のコンタクトホールを形成する工程と、
該第２のコンタクトホール内にコンタクトプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ケミカルドライエッチングは、絶縁膜構成原子とエッチングガス中の構成原子との反応物による堆積と、該反応物の昇華を繰り返すサイクルエッチングを含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜は構成原子としてシリコンを含み、前記エッチングガスとしてフッ素を含むガスとアンモニアとを含み、前記反応物としてケイフッ化アンモニウムを生成する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記コンタクトホールの内壁を構成する絶縁膜が、酸化シリコン膜と窒化シリコン膜の少なくとも一方を含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記コンタクトホールの内壁を構成する絶縁膜が、酸化シリコン膜である請求項４に記載の半導体装置の製造方法。
【請求項６】
前記コンタクトホールの内壁を構成する絶縁膜が、窒化シリコン膜である請求項４に記載の半導体装置の製造方法。
【請求項７】
前記コンタクトホールの内壁を構成する絶縁膜が、酸化シリコン膜と窒化シリコン膜の両方を含む請求項４に記載の半導体装置の製造方法。
【請求項８】
前記ケミカルドライエッチングは、７０℃以上の温度で実施される請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ケミカルドライエッチングは、酸化シリコン膜と窒化シリコン膜とのエッチング選択比が１である請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記コンタクトホールは、ＭＯＳトランジスタのソース及びドレイン拡散層に接続する拡散層コンタクトホールであり、
前記拡散層コンタクトホールが、酸化シリコン膜である層間絶縁膜を貫通して形成される請求項４に記載の半導体装置の製造方法。
【請求項１１】
前記コンタクトホールは、ＭＯＳトランジスタのゲート電極に接続するゲートコンタクトホールであり、
前記ゲートコンタクトホールが、前記ゲート電極上の窒化シリコン膜であるカバー絶縁膜と該カバー絶縁膜上の酸化シリコン膜である層間絶縁膜を貫通して形成される請求項４に記載の半導体装置の製造方法。
【請求項１２】
前記コンタクトホールは、ＭＯＳトランジスタのソース及びドレイン拡散層に接続する拡散層コンタクトホールと、ＭＯＳトランジスタのゲート電極に接続するゲートコンタクトホールであり、
前記拡散層コンタクトホールの内壁を構成する絶縁膜が酸化シリコン膜であり、
前記ゲートコンタクトホールの内壁を構成する絶縁膜が酸化シリコン膜と窒化シリコン膜であり、
前記ケミカルドライエッチングが前記拡散層コンタクトホールと前記ゲートコンタクトホールの両方に対して同時に実施される請求項４に記載の半導体装置の製造方法。
【請求項１３】
前記半導体装置は、半導体基板上に形成された配線と、該配線側壁の窒化シリコン膜からなる第１サイドウォールと、これらを覆う酸化シリコン膜からなる層間絶縁膜を有し、
前記第１のコンタクトホールは、隣接する配線の対向する第１サイドウォールを露出して前記層間絶縁膜に形成され、
前記ケミカルドライエッチングにより前記第１サイドウォールと前記層間絶縁膜の両方に傾斜を有する第２のコンタクトホールが形成される請求項４に記載の半導体装置の製造方法。
【請求項１４】
前記半導体装置は、
半導体基板に形成された素子分離領域により画定された第１の方向に延在する活性領域と、
前記第１の方向と交差する第２の方向に延在し、前記半導体基板中に埋め込まれたワード線と、
前記第１及び第２の方向と交差する第３の方向に延在して前記半導体基板上に形成され、前記活性領域の一部に接続されたビット線と、
前記ビット線の接続された活性領域に対して前記ワード線を介して隣接する活性領域に接続された容量コンタクトプラグと、
前記容量コンタクトプラグに接続されたキャパシタと
を有し、
前記半導体基板上に形成された配線が前記ビット線であり、前記第１のコンタクトホールが前記容量コンタクトプラグを接続する活性領域に形成され、前記第２のコンタクトホールに導体を埋め込むことで前記容量コンタクトプラグが形成される請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記半導体装置は、半導体基板上に形成された配線と、該配線側壁の窒化シリコン膜からなる第１サイドウォールと、これらを覆う酸化シリコン膜からなる層間絶縁膜を有し、
前記第１のコンタクトホールは、前記層間絶縁膜に前記配線の延在方向と交差する方向に延在する溝を形成し、該溝及び前記溝内に露出する配線の第１サイドウォール表面に窒化シリコン膜からなる第２サイドウォールを形成することで隣接する配線の対向する第２サイドウォールと前記溝の対向する第２サイドウォールにより画定され、
前記ケミカルドライエッチングにより前記第２サイドウォールに傾斜を有する第２のコンタクトホールが形成される請求項４に記載の半導体装置の製造方法。
【請求項１６】
前記半導体装置は、
半導体基板に形成された素子分離領域により画定された第１の方向に延在する活性領域と、
前記第１の方向と交差する第２の方向に延在し、前記半導体基板中に埋め込まれたワード線と、
前記第１及び第２の方向と交差する第３の方向に延在して前記半導体基板上に形成され、前記活性領域の一部に接続されたビット線と、
前記ビット線の接続された活性領域に対して前記ワード線を介して隣接する活性領域に接続された容量コンタクトプラグと、
前記容量コンタクトプラグに接続されたキャパシタと
を有し、
前記活性領域は、前記ビット線の接続された活性領域を中央に共有し、隣接する２本のワード線を介して対峙する２つの活性領域を一セル単位として、前記第１の方向に電気的に分離されており、
窒化シリコンからなる第１サイドウォールで保護された前記ビット線を形成した後、酸化シリコンからなる層間絶縁膜を形成する工程と、
前記第１の方向に隣接する２つのセル単位の対向する２つの前記容量コンタクトプラグが接続される活性領域を連続して露出し、前記第２の方向に延在し、略垂直の側壁を有する溝を前記層間絶縁膜に形成する工程と、
前記溝の側壁及び該溝内に露出する前記第１サイドウォールの側壁に窒化シリコンからなる第２サイドウォールを形成する工程と、
前記第２サイドウォールを前記ケミカルドライエッチングによりエッチングして、傾斜を形成する工程と、
前記溝と前記ビット線とで区画される領域に導体膜を埋め込む工程と、
前記導体膜を前記溝内で第２の方向に２分して２つの容量コンタクトプラグを形成する工程と
を有する請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記層間絶縁膜はその表面が前記ビット線側壁の第１サイドウォール表面よりも高くなるように形成され、前記導体膜を前記第１サイドウォール表面以上であって、前記層間絶縁膜表面よりも低く埋め込んだ後、該導体膜上に前記溝側壁の第２サイドウォールに対して前記第２の方向に延在する第３サイドウォールを形成し、該第３サイドウォールをマスクに前記導体膜を２分する請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記２分された導体膜間に絶縁膜を埋め込み、前記第１サイドウォール表面が露出するまで全面を平坦化することで、前記容量コンタクトプラグを形成する請求項１７に記載の半導体装置の製造方法。
【請求項１】
絶縁膜に第１のコンタクトホールを形成する工程と、
該第１のコンタクトホールの内壁を構成する絶縁膜の上方ほどエッチング量が多くなるケミカルドライエッチングを施して内壁が傾斜した第２のコンタクトホールを形成する工程と、
該第２のコンタクトホール内にコンタクトプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ケミカルドライエッチングは、絶縁膜構成原子とエッチングガス中の構成原子との反応物による堆積と、該反応物の昇華を繰り返すサイクルエッチングを含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜は構成原子としてシリコンを含み、前記エッチングガスとしてフッ素を含むガスとアンモニアとを含み、前記反応物としてケイフッ化アンモニウムを生成する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記コンタクトホールの内壁を構成する絶縁膜が、酸化シリコン膜と窒化シリコン膜の少なくとも一方を含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記コンタクトホールの内壁を構成する絶縁膜が、酸化シリコン膜である請求項４に記載の半導体装置の製造方法。
【請求項６】
前記コンタクトホールの内壁を構成する絶縁膜が、窒化シリコン膜である請求項４に記載の半導体装置の製造方法。
【請求項７】
前記コンタクトホールの内壁を構成する絶縁膜が、酸化シリコン膜と窒化シリコン膜の両方を含む請求項４に記載の半導体装置の製造方法。
【請求項８】
前記ケミカルドライエッチングは、７０℃以上の温度で実施される請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ケミカルドライエッチングは、酸化シリコン膜と窒化シリコン膜とのエッチング選択比が１である請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記コンタクトホールは、ＭＯＳトランジスタのソース及びドレイン拡散層に接続する拡散層コンタクトホールであり、
前記拡散層コンタクトホールが、酸化シリコン膜である層間絶縁膜を貫通して形成される請求項４に記載の半導体装置の製造方法。
【請求項１１】
前記コンタクトホールは、ＭＯＳトランジスタのゲート電極に接続するゲートコンタクトホールであり、
前記ゲートコンタクトホールが、前記ゲート電極上の窒化シリコン膜であるカバー絶縁膜と該カバー絶縁膜上の酸化シリコン膜である層間絶縁膜を貫通して形成される請求項４に記載の半導体装置の製造方法。
【請求項１２】
前記コンタクトホールは、ＭＯＳトランジスタのソース及びドレイン拡散層に接続する拡散層コンタクトホールと、ＭＯＳトランジスタのゲート電極に接続するゲートコンタクトホールであり、
前記拡散層コンタクトホールの内壁を構成する絶縁膜が酸化シリコン膜であり、
前記ゲートコンタクトホールの内壁を構成する絶縁膜が酸化シリコン膜と窒化シリコン膜であり、
前記ケミカルドライエッチングが前記拡散層コンタクトホールと前記ゲートコンタクトホールの両方に対して同時に実施される請求項４に記載の半導体装置の製造方法。
【請求項１３】
前記半導体装置は、半導体基板上に形成された配線と、該配線側壁の窒化シリコン膜からなる第１サイドウォールと、これらを覆う酸化シリコン膜からなる層間絶縁膜を有し、
前記第１のコンタクトホールは、隣接する配線の対向する第１サイドウォールを露出して前記層間絶縁膜に形成され、
前記ケミカルドライエッチングにより前記第１サイドウォールと前記層間絶縁膜の両方に傾斜を有する第２のコンタクトホールが形成される請求項４に記載の半導体装置の製造方法。
【請求項１４】
前記半導体装置は、
半導体基板に形成された素子分離領域により画定された第１の方向に延在する活性領域と、
前記第１の方向と交差する第２の方向に延在し、前記半導体基板中に埋め込まれたワード線と、
前記第１及び第２の方向と交差する第３の方向に延在して前記半導体基板上に形成され、前記活性領域の一部に接続されたビット線と、
前記ビット線の接続された活性領域に対して前記ワード線を介して隣接する活性領域に接続された容量コンタクトプラグと、
前記容量コンタクトプラグに接続されたキャパシタと
を有し、
前記半導体基板上に形成された配線が前記ビット線であり、前記第１のコンタクトホールが前記容量コンタクトプラグを接続する活性領域に形成され、前記第２のコンタクトホールに導体を埋め込むことで前記容量コンタクトプラグが形成される請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記半導体装置は、半導体基板上に形成された配線と、該配線側壁の窒化シリコン膜からなる第１サイドウォールと、これらを覆う酸化シリコン膜からなる層間絶縁膜を有し、
前記第１のコンタクトホールは、前記層間絶縁膜に前記配線の延在方向と交差する方向に延在する溝を形成し、該溝及び前記溝内に露出する配線の第１サイドウォール表面に窒化シリコン膜からなる第２サイドウォールを形成することで隣接する配線の対向する第２サイドウォールと前記溝の対向する第２サイドウォールにより画定され、
前記ケミカルドライエッチングにより前記第２サイドウォールに傾斜を有する第２のコンタクトホールが形成される請求項４に記載の半導体装置の製造方法。
【請求項１６】
前記半導体装置は、
半導体基板に形成された素子分離領域により画定された第１の方向に延在する活性領域と、
前記第１の方向と交差する第２の方向に延在し、前記半導体基板中に埋め込まれたワード線と、
前記第１及び第２の方向と交差する第３の方向に延在して前記半導体基板上に形成され、前記活性領域の一部に接続されたビット線と、
前記ビット線の接続された活性領域に対して前記ワード線を介して隣接する活性領域に接続された容量コンタクトプラグと、
前記容量コンタクトプラグに接続されたキャパシタと
を有し、
前記活性領域は、前記ビット線の接続された活性領域を中央に共有し、隣接する２本のワード線を介して対峙する２つの活性領域を一セル単位として、前記第１の方向に電気的に分離されており、
窒化シリコンからなる第１サイドウォールで保護された前記ビット線を形成した後、酸化シリコンからなる層間絶縁膜を形成する工程と、
前記第１の方向に隣接する２つのセル単位の対向する２つの前記容量コンタクトプラグが接続される活性領域を連続して露出し、前記第２の方向に延在し、略垂直の側壁を有する溝を前記層間絶縁膜に形成する工程と、
前記溝の側壁及び該溝内に露出する前記第１サイドウォールの側壁に窒化シリコンからなる第２サイドウォールを形成する工程と、
前記第２サイドウォールを前記ケミカルドライエッチングによりエッチングして、傾斜を形成する工程と、
前記溝と前記ビット線とで区画される領域に導体膜を埋め込む工程と、
前記導体膜を前記溝内で第２の方向に２分して２つの容量コンタクトプラグを形成する工程と
を有する請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記層間絶縁膜はその表面が前記ビット線側壁の第１サイドウォール表面よりも高くなるように形成され、前記導体膜を前記第１サイドウォール表面以上であって、前記層間絶縁膜表面よりも低く埋め込んだ後、該導体膜上に前記溝側壁の第２サイドウォールに対して前記第２の方向に延在する第３サイドウォールを形成し、該第３サイドウォールをマスクに前記導体膜を２分する請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記２分された導体膜間に絶縁膜を埋め込み、前記第１サイドウォール表面が露出するまで全面を平坦化することで、前記容量コンタクトプラグを形成する請求項１７に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１３−９３５１２（Ｐ２０１３−９３５１２Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３５９６６（Ｐ２０１１−２３５９６６）
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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