半導体装置の製造方法
【課題】ＧａＮ系半導体を用い耐圧の異なるトランジスタを作り分ける。
【解決手段】基板１上方に第１、第２ＧａＮ系半導体層３，４、電極層５、第１絶縁膜６を積層し、電極層５及び第１絶縁膜６をパターニングして、第１ゲート電極５と第１絶縁膜６が積層された第１構造と、第２ゲート電極５と第１絶縁膜６が積層された第２構造を形成し、第１、第２構造を覆って第２絶縁膜７を形成し、第１ゲート電極５とその両側領域を露出する第１開口８ＳＤ、第２ゲート電極５を挟んでそれぞれ一方側、他方側に配置された第２、第３開口８Ｓ，８Ｄを有する第１マスクを用いて、第２絶縁膜７を異方性エッチングし、第１開口内８ＳＤにおいて、第１構造の側面上にサイドウォール絶縁膜７ＳＷを残しつつ、第１ゲート電極を挟んでコンタクトホール９Ｓ，９Ｄを形成し、第２、第３開口内に、それぞれコンタクトホール９Ｓ，９Ｄを形成し、各コンタクトホールに電極を形成する。
【解決手段】基板１上方に第１、第２ＧａＮ系半導体層３，４、電極層５、第１絶縁膜６を積層し、電極層５及び第１絶縁膜６をパターニングして、第１ゲート電極５と第１絶縁膜６が積層された第１構造と、第２ゲート電極５と第１絶縁膜６が積層された第２構造を形成し、第１、第２構造を覆って第２絶縁膜７を形成し、第１ゲート電極５とその両側領域を露出する第１開口８ＳＤ、第２ゲート電極５を挟んでそれぞれ一方側、他方側に配置された第２、第３開口８Ｓ，８Ｄを有する第１マスクを用いて、第２絶縁膜７を異方性エッチングし、第１開口内８ＳＤにおいて、第１構造の側面上にサイドウォール絶縁膜７ＳＷを残しつつ、第１ゲート電極を挟んでコンタクトホール９Ｓ，９Ｄを形成し、第２、第３開口内に、それぞれコンタクトホール９Ｓ，９Ｄを形成し、各コンタクトホールに電極を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
高電子移動度トランジスタ（ＨＥＭＴ）等、２次元電子ガス層をチャネルとするトランジスタが開発されている（例えば、特許文献１、２参照）。例えばＧａＮ系半導体を用いて、ＨＥＭＴを形成することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０６６３号公報
【特許文献２】特開２０１０−１０９３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、ＧａＮ系半導体を用い耐圧の異なるトランジスタを、同一基板上に作り分けることができる、半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、基板上方に、第１ＧａＮ系半導体層を形成する工程と、前記第１ＧａＮ系半導体層上に、前記第１ＧａＮ系半導体層とバンドギャップの異なる第２ＧａＮ系半導体層を形成する工程と、前記第２ＧａＮ系半導体層上方に、ゲート電極層を形成する工程と、前記ゲート電極層上に、第１絶縁膜を形成する工程と、前記ゲート電極層及び前記第１絶縁膜をパターニングして、前記第２ＧａＮ系半導体層上方の第１領域に、第１ゲート電極と前記第１絶縁膜の第１部分とが積層された第１構造を形成し、前記第２ＧａＮ系半導体層上方の第２領域に、第２ゲート電極と前記第１絶縁膜の第２部分とが積層された第２構造を形成する工程と、前記第１構造及び前記第２構造を覆って、前記第２ＧａＮ系半導体層上方に、第２絶縁膜を形成する工程と、前記第１ゲート電極とその両側の領域を露出する第１開口、前記第２ゲート電極を挟んで一方側と他方側にそれぞれ配置された第２開口及び第３開口を有する第１マスクを用いて、前記第２絶縁膜を異方性エッチングすることにより、前記第１開口内において、前記第１構造の側面上にサイドウォール絶縁膜を残しつつ、前記第１ゲート電極を挟んで一方側に第１ソース電極形成用コンタクトホールを形成し、他方側に第１ドレイン電極形成用コンタクトホールを形成し、前記第２開口内に、第２ソース電極形成用コンタクトホールを形成し、前記第３開口内に、第２ドレイン電極形成用コンタクトホールを形成する工程と、前記第１ソース電極形成用コンタクトホール内に第１ソース電極を形成し、前記第１ドレイン電極形成用コンタクトホール内に第１ドレイン電極を形成し、前記第２ソース電極形成用コンタクトホール内に第２ソース電極を形成し、前記第２ドレイン電極形成用コンタクトホール内に第２ドレイン電極を形成する工程とを有し、前記第１ゲート電極から前記第１ドレイン電極までの距離に比べて、前記第２ゲート電極から前記第２ドレイン電極までの距離が長い半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
ＧａＮ系半導体を用い耐圧の異なるトランジスタを、同一基板上に作り分けることができる。
【図面の簡単な説明】
【０００７】
【図１−１】図１Ａ〜図１Ｃは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−２】図１Ｄ及び図１Ｅは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−３】図１Ｆ及び図１Ｇは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−４】図１Ｈ及び図１Ｉは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−５】図１Ｊ及び図１Ｋは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−１】図２Ａ及び図２Ｂは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−２】図２Ｃ及び図２Ｄは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図３−１】図３Ａ及び図３Ｂは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図３−２】図３Ｃ及び図３Ｄは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図３−３】図３Ｅ及び図３Ｆは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図４−１】図４Ａ及び図４Ｂは、第４実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図４−２】図４Ｃ及び図４Ｄは、第４実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図４−３】図４Ｅ及び図４Ｆは、第４実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図４−４】図４Ｇ及び図４Ｈは、第４実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図５−１】図５Ａ及び図５Ｂは、第５実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図５−２】図５Ｃ及び図５Ｄは、第５実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図６−１】図６Ａ及び図６Ｂは、第６実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図６−２】図６Ｃ及び図６Ｄは、第６実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図６−３】図６Ｅ及び図６Ｆは、第６実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図７−１】図７Ａ及び図７Ｂは、第７実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図７−２】図７Ｃ及び図７Ｄは、第７実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図７−３】図７Ｅ及び図７Ｆは、第７実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図８】図８は、第８実施例による半導体装置の概略断面図である。
【図９】図９は、第１応用例による絶縁型ＤＣＤＣコンバータの概略的な回路図である。
【図１０】図１０は、第２応用例、第３応用例による絶縁型ＤＣＤＣコンバータの概略的な回路図である。
【図１１】図１１は、第２応用例による電圧測定回路の主要部分を概略的に示す回路図である。
【図１２】図１２は、第３応用例による電圧測定回路の主要部分を概略的に示す回路図である。
【発明を実施するための形態】
【０００８】
本発明の実施例による半導体装置の製造方法について説明する。実施例では、ＧａＮ系半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）を形成し、相対的に低耐圧、中耐圧、及び高耐圧のトランジスタを同時形成する。なお、ＧａＮ系半導体は、少なくともＧａとＮとを含む。
【０００９】
まず、第１実施例による半導体装置の製造方法について説明する。図１Ａ〜図１Ｋは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。各図の左側部分、中央部分、及び右側部分は、それぞれ、低耐圧トランジスタ、中耐圧トランジスタ、及び高耐圧トランジスタの部分を示す。
【００１０】
図１Ａを参照する。基板（例えばＳｉ基板）１上に、下方から順に、ＧａＮバッファ層２、チャネル層となるＧａＮ層３、及び、電子供給層となるＡｌＧａＮ層４を、例えば有機金属化学気相堆積（ＭＯＣＶＤ）で形成する。ＧａＮバッファ層２、ＧａＮ層３、及びＡｌＧａＮ層４の積層厚さは、例えば３μｍ〜５μｍである。
【００１１】
ＧａＮ層３と、ＧａＮ層３よりもバンドギャップの広いＡｌＧａＮ層４との界面に、２次元電子ガス層が形成される。なお、２次元電子ガス層を形成させるための、ＧａＮ系半導体層の積層構造は、この例に限定されない。少なくとも、相互にバンドギャップの異なる第１ＧａＮ系半導体層と第２ＧａＮ系半導体層とを積層することにより、２次元電子ガス層を形成することができる。
【００１２】
図１Ｂを参照する。ＡｌＧａＮ層４上に、ゲート電極層５を形成する。ゲート電極層５は、例えば、ＡｌやＴａＮ等の金属層であり、スパッタリング（蒸着）により厚さ３００ｎｍ程度形成される。なお、ゲート電極層５は、金属膜と絶縁膜、ポリシリコン膜と絶縁膜、及び左記の三層とＧａＮ層との積層構造等とすることもできる。絶縁膜は、例えばＳｉＯ膜やＳｉＮ膜である。
【００１３】
ゲート電極層５上に、絶縁膜６を形成する。絶縁膜６は、例えば窒化シリコン（ＳｉＮ）膜や酸化シリコン（ＳｉＯ）膜であり、例えば、化学気相堆積（ＣＶＤ）で厚さ２００ｎｍ程度形成される。
【００１４】
図１Ｃを参照する。絶縁膜６上に、ゲート電極形状のレジストパターンＭ１１を形成する。レジストパターンＭ１１をマスクとし、絶縁膜６及びゲート電極層５をパターニングして、低耐圧トランジスタ、中耐圧トランジスタ、高耐圧トランジスタそれぞれのゲート電極５を形成する。低耐圧トランジスタ、中耐圧トランジスタ、高耐圧トランジスタそれぞれについて、ゲート電極５上に絶縁膜６が積層された構造が形成される。その後、レジストパターンＭ１１を除去する。
【００１５】
図１Ｄを参照する。ゲート電極５上に絶縁膜６が積層された構造を覆って、ＡｌＧａＮ層４上に、絶縁膜７を形成する。絶縁膜７は、例えばＳｉＮ膜やＳｉＯ膜であり、例えば、ＣＶＤで厚さ２００ｎｍ〜５００ｎｍ程度形成される。なお、ＳｉＯ膜材料として、テトラエトキシシラン（ＴＥＯＳ）を用いることもできる。
【００１６】
図１Ｅを参照する。絶縁膜７上に、レジストパターンＭ１２を形成する。レジストパターンＭ１２は、中耐圧トランジスタ部分及び高耐圧トランジスタ部分のそれぞれで、ソース電極形成用のコンタクトホール形状の開口８Ｓと、ドレイン電極形成用のコンタクトホール形状の開口８Ｄとを有する。中耐圧トランジスタ部分及び高耐圧トランジスタ部分では、ゲート電極５の近傍はレジストパターンＭ１２に覆われている。
【００１７】
レジストパターンＭ１２の、低耐圧トランジスタ部分の開口８ＳＤは、ゲート電極５の一方側に配置されるソース電極用のコンタクトホール形成領域から、ゲート電極５の他方側に配置されるドレイン電極用のコンタクトホール形成領域までを露出する。つまり、低耐圧トランジスタ部分では、レジストパターンＭ１２の開口８ＳＤ内に、ゲート電極５の形成領域も露出する。
【００１８】
レジストパターンＭ１２をマスクとして、異方性ドライエッチングにより絶縁膜７をエッチングする。中耐圧トランジスタ部分及び高耐圧トランジスタ部分では、それぞれ、開口８Ｓ内にソース電極形成用のコンタクトホール９Ｓが形成され、開口８Ｄ内にドレイン電極形成用のコンタクトホール９Ｄが形成される。
【００１９】
低耐圧トランジスタ部分では、絶縁膜６の上面上に形成された絶縁膜７が除去され、エッチングの異方性により、ゲート電極５と絶縁膜６との積層構造側面上に絶縁膜７が残って、サイドウォール絶縁膜７ＳＷが形成される。サイドウォール絶縁膜７ＳＷの厚さは、例えば２００ｎｍ程度である。
【００２０】
開口８ＳＤ内で、サイドウォール絶縁膜７ＳＷの外側部分の絶縁膜７が除去されて、ゲート電極５を挟んで一方側にソース電極形成用のコンタクトホール９Ｓが形成され、ゲート電極５を挟んで他方側にドレイン電極形成用のコンタクトホール９Ｄが形成される。その後、レジストパターンＭ１２を除去する。
【００２１】
なお、コンタクトホール９Ｓ及びコンタクトホール９Ｄの形成された絶縁膜７をマスクとして、さらに、ＡｌＧａＮ層４を除去することもできる。
【００２２】
このように、低耐圧トランジスタにおいては、コンタクトホール９Ｓのゲート電極側端部の位置、及び、コンタクトホール９Ｄのゲート電極側端部の位置が、サイドウォール絶縁膜７ＳＷにより決定される。つまり、低耐圧トランジスタは、ソース電極及びドレイン電極のゲート電極側端部（ゲート端）の位置が、セルフアラインで決定される。一方、中耐圧トランジスタ及び高耐圧トランジスタにおいては、ソース電極及びドレイン電極のゲート端の位置が、マスクＭ１２により決定される。
【００２３】
各電極に印加される電圧の例は、例えば以下のようなものである。低耐圧トランジスタ、中耐圧トランジスタ、高耐圧トランジスタのいずれも、ソース電極には例えば０Ｖが印加され、ゲート電極には例えばオフ時に０Ｖ、オン時に１Ｖ〜１０Ｖが印加される。ドレイン電極には、例えば、低耐圧トランジスタで１Ｖ〜１０Ｖ、中耐圧トランジスタで１０Ｖ〜１００Ｖ、高耐圧トランジスタで１００Ｖ〜１０００Ｖが印加される。
【００２４】
低耐圧トランジスタは、ゲート・ソース間、及び、ゲート・ドレイン間の電圧差が最大でも例えば１０Ｖ程度である。このため、ゲート電極からソース電極までの距離、及び、ゲート電極からドレイン電極までの距離を、比較的短くすることができ、ソース電極及びドレイン電極のゲート端の位置を、セルフアラインで決定することができる。
【００２５】
耐圧を向上させるため、ゲート電極からドレイン電極のゲート端までの距離は、低耐圧トランジスタよりも中耐圧トランジスタが長く、中耐圧トランジスタよりも高耐圧トランジスタが長い。ゲート電極からドレイン電極のゲート端までの距離は、例えば、低耐圧トランジスタで２００ｎｍ程度、中耐圧トランジスタで２μｍ程度、高耐圧トランジスタで２０μｍ程度である。
【００２６】
図１Ｆを参照する。コンタクトホール９Ｓの内面及びコンタクトホール９Ｄの内面を覆って、全面上に、導電膜１０を形成する。導電膜１０は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ａｌ層あるいはＡｌＣｕ層あるいはＴｉＮ層あるいはＷ層を、スパッタリングあるいはＣＶＤで形成する。導電膜１０の厚さは、例えば３００ｎｍ程度である。
【００２７】
図１Ｇを参照する。導電膜１０上に、レジストパターンＭ１３を形成する。レジストパターンＭ１３は、低耐圧トランジスタ部分、中耐圧トランジスタ部分それぞれについて、ソース電極形状及びドレイン電極形状で形成されており、また、高耐圧トランジスタ部分では、ソース電極形状、ドレイン電極形状、及びフィールドプレート形状で形成されている。
【００２８】
レジストパターンＭ１３をマスクとし、導電膜１０をパターニングして、低耐圧トランジスタ、中耐圧トランジスタ、高耐圧トランジスタそれぞれのソース電極１０Ｓ及びドレイン電極１０Ｄと、高耐圧トランジスタのフィールドプレート１０ＦＰを形成する。その後、レジストパターンＭ１３を除去する。ゲート電極５とソース電極１０Ｓとの間、及び、ゲート電極５とドレイン電極１０Ｄとの間に、２次元電子ガス層２ＤＥＧを示す。
【００２９】
なお、低耐圧トランジスタのソース電極１０Ｓあるいはドレイン電極１０Ｄが、ゲート電極５の端部上に重なってパターニングされたとしても、ゲート電極５上に残された絶縁膜６により、ソース電極１０Ｓあるいはドレイン電極１０Ｄとゲート電極５との短絡は抑制される。
【００３０】
高耐圧トランジスタのフィールドプレート１０ＦＰは、ゲート電極５とドレイン電極１０Ｄとの間で、絶縁膜７上に配置される。フィールドプレート１０ＦＰへの印加電圧は、例えば０Ｖである。フィールドプレート１０ＦＰにより、ゲート電極５からドレイン電極１０Ｄのゲート端までの間における電界集中を緩和して、耐圧を高めることができる。
【００３１】
図１Ｈを参照する。全面上に、例えば、ＳｉＯをＣＶＤで堆積して、層間絶縁膜１１を形成する。層間絶縁膜１１の上面を、化学機械研磨（ＣＭＰ）で平坦化する。
【００３２】
図１Ｉを参照する。層間絶縁膜１１上に、レジストパターンＭ１４を形成する。レジストパターンＭ１４は、各ソース電極１０Ｓを露出するコンタクトホール形状の開口、及び、各ドレイン電極１０Ｄを露出するコンタクトホール形状の開口を有する。
【００３３】
レジストパターンＭ１４をマスクとし、層間絶縁膜１１をエッチングして、ソース電極１０Ｓを露出するコンタクトホール１２Ｓ、及び、ドレイン電極１０Ｄを露出するコンタクトホール１２Ｄを形成する。その後、レジストパターンＭ１４を除去する。
【００３４】
図１Ｊを参照する。コンタクトホール１２Ｓ及びコンタクトホール１２Ｄを埋め込んで、全面上に、導電膜１３を形成する。導電膜１３は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ａｌ層あるいはＡｌＣｕ層あるいはＴｉＮ層あるいはＷ層を、スパッタリングあるいはＣＶＤで形成する。
【００３５】
図１Ｋを参照する。導電膜１３上に、各ソース電極１０Ｓに接続する配線形状、及び、各ドレイン電極１０Ｄに接続する配線形状のレジストパターンＭ１５を形成する。レジストパターンＭ１５をマスクとし、導電膜１３をパターニングして、配線層１３Ｓ及び配線層１３Ｄを形成する。その後、レジストパターンＭ１５を除去する。
【００３６】
第１実施例の配線層１３Ｓ及び配線層１３Ｄは、層間絶縁膜１１に埋め込まれた導電プラグ部分と、層間絶縁膜１１上に配置された配線部分とが、一体的に形成される。
【００３７】
さらに、必要に応じて上方に多層配線構造を形成することができる。このようにして、第１実施例による半導体装置が形成される。
【００３８】
次に、第２実施例による半導体装置の製造方法について説明する。図２Ａ〜図２Ｄは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【００３９】
まず、第１実施例で図１Ｉを参照して説明した工程までと同様にして、層間絶縁膜１１にコンタクトホール１２Ｓ及びコンタクトホール１２Ｄを形成する。
【００４０】
図２Ａを参照する。コンタクトホール１２Ｓ及びコンタクトホール１２Ｄを埋め込んで、全面上に、導電膜２１を形成する。導電膜２１は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ｗ層をＣＶＤで形成する。
【００４１】
図２Ｂを参照する。導電膜２１の上部をＣＭＰで除去して、層間絶縁膜１１を露出させる。これにより、コンタクトホール１２Ｓ及びコンタクトホール１２Ｄに、それぞれ導電プラグ２１Ｓ及び導電プラグ２１Ｄが形成される。
【００４２】
図２Ｃを参照する。導電プラグ２１Ｓ及び導電プラグ２１Ｄを覆って、全面上に、導電膜２２を形成する。導電膜２２は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ａｌ層あるいはＡｌＣｕ層あるいはＴｉＮ層あるいはＷ層を、スパッタリングあるいはＣＶＤで形成する。
【００４３】
図２Ｄを参照する。導電膜２２上に、各導電プラグ２１Ｓに接続する配線形状、及び、各導電プラグ２１Ｄに接続する配線形状のレジストパターンＭ２１を形成する。レジストパターンＭ２１をマスクとし、導電膜２２をパターニングして、配線２２Ｓ及び配線２２Ｄを形成する。その後、レジストパターンＭ２１を除去する。
【００４４】
第２実施例のように、ソース電極１０Ｓに接続する配線層や、ドレイン電極１０Ｄに接続する配線層について、層間絶縁膜１１に埋め込まれた導電プラグ部分と、層間絶縁膜１１上に配置された配線部分とを、別々の工程で形成することもできる。
【００４５】
さらに、必要に応じて上方に多層配線構造を形成することができる。このようにして、第２実施例による半導体装置が形成される。
【００４６】
次に、第３実施例による半導体装置の製造方法について説明する。図３Ａ〜図３Ｆは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【００４７】
まず、第１実施例で図１Ｅを参照して説明した工程までと同様にして、絶縁膜７にコンタクトホール９Ｓ及びコンタクトホール９Ｄを形成する。
【００４８】
図３Ａを参照する。コンタクトホール９Ｓ及びコンタクトホール９Ｄを埋め込んで、全面上に、導電膜３１を形成する。導電膜３１は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ｗ層をＣＶＤで形成する。
【００４９】
図３Ｂを参照する。導電膜３１の上部をＣＭＰで除去する。低耐圧トランジスタでは、ゲート電極５上方で絶縁膜６が露出し、コンタクトホール９Ｓ及びコンタクトホール９Ｄの外側で絶縁膜７が露出し、コンタクトホール９Ｓ内にソース電極３１Ｓが形成され、コンタクトホール９Ｄ内にドレイン電極３１Ｄが形成される。
【００５０】
中耐圧トランジスタ及び高耐圧トランジスタでは、ゲート電極５の上方で導電膜３１とともに絶縁膜７が除去されて絶縁膜６が露出し、コンタクトホール９Ｓ及びコンタクトホール９Ｄの外側で絶縁膜７が露出し、コンタクトホール９Ｓ内にソース電極３１Ｓが形成され、コンタクトホール９Ｄ内にドレイン電極３１Ｄが形成される。
【００５１】
第１実施例のような導電膜のパターニングでソース電極及びドレイン電極を形成する方法に限らず、第３実施例のように、導電膜の不要部を研磨除去してソース電極及びドレイン電極を形成することもできる。
【００５２】
図３Ｃを参照する。全面上に、導電膜３２を形成する。導電膜３２は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ａｌ層あるいはＡｌＣｕ層あるいはＴｉＮ層あるいはＷ層を、スパッタリングあるいはＣＶＤで形成する。
【００５３】
図３Ｄを参照する。導電膜３２上に、レジストパターンＭ３１を形成する。レジストパターンＭ３１は、低耐圧トランジスタ部分、中耐圧トランジスタ部分、高耐圧トランジスタ部分それぞれについて、ソース電極３１Ｓに接続する配線形状、及び、ドレイン電極３１Ｄに接続する配線形状を有するとともに、高耐圧トランジスタ部分では、フィールドプレート形状を有する。
【００５４】
レジストパターンＭ３１をマスクとし、導電膜３２をパターニングして、配線３２Ｓ、配線３２Ｄ、及びフィールドプレート３２ＦＰを形成する。その後、レジストパターンＭ３１を除去する。
【００５５】
図３Ｅを参照する。全面上に、例えば、ＳｉＯをＣＶＤで堆積して、層間絶縁膜３３を形成する。層間絶縁膜３３の上面を、ＣＭＰで平坦化する。
【００５６】
図３Ｆを参照する。層間絶縁膜３３上に、レジストパターンＭ３２を形成する。レジストパターンＭ３２は、配線３２Ｓを露出するコンタクトホール形状の開口、及び、配線３２Ｄを露出するコンタクトホール形状の開口を有する。
【００５７】
レジストパターンＭ３２をマスクとし、層間絶縁膜３３をエッチングして、配線３２Ｓを露出するコンタクトホール３４Ｓ、及び、配線３２Ｄを露出するコンタクトホール３４Ｄを形成する。その後、レジストパターンＭ３２を除去する。
【００５８】
さらに、必要に応じて上方に多層配線構造を形成することができる。このようにして、第３実施例による半導体装置が形成される。
【００５９】
次に、第４実施例による半導体装置の製造方法について説明する。図４Ａ〜図４Ｈは、第４実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【００６０】
まず、第１実施例で図１Ｃを参照して説明した工程までと同様にして、ゲート電極５上に絶縁膜６が残った構造を形成する。
【００６１】
図４Ａを参照する。第１実施例で図１Ｄを参照して説明した絶縁膜７の形成工程と同様に、ゲート電極５上に絶縁膜６が積層された構造を覆って、ＡｌＧａＮ層４上に、絶縁膜４１を形成する。
【００６２】
第１実施例（〜第３実施例）では、低耐圧トランジスタのソース電極及びドレイン電極のゲート端の位置を、セルフアラインで決定した。中耐圧トランジスタ及び高耐圧トランジスタにおいても、ゲート・ソース間の電位差は、最大で例えば１０Ｖ程度に留まる。そこで、第４実施例では、以下に説明するように、中耐圧トランジスタ及び高耐圧トランジスタのソース電極のゲート端の位置も、セルフアラインで決定する。
【００６３】
図４Ｂを参照する。絶縁膜４１上にレジストパターンＭ４１を形成する。レジストパターンＭ４１をマスクとし、絶縁膜４１を異方性ドライエッチングして、ソース電極形成用のコンタクトホール４２Ｓと、ドレイン電極形成用のコンタクトホール４２Ｄとを形成する。
【００６４】
第４実施例によるレジストパターンＭ４１の開口形状は、以下のようなものである。低耐圧トランジスタ部分の開口４３ＳＤは、第１実施例によるレジストパターンＭ１２の開口８ＳＤと同様である。低耐圧トランジスタ部分について、第１実施例と同様に、ゲート電極５のソース電極側及びドレイン電極側の側面にサイドウォール絶縁膜４１ＳＷが形成されるとともに、コンタクトホール４２Ｓ及びコンタクトホール４２Ｄが形成される。
【００６５】
中耐圧トランジスタ部分及び高耐圧トランジスタ部分において、ソース電極形成用の開口４３Ｓは、ゲート電極５のソース電極側端部上まで重なり、ゲート電極形成領域を露出する。ドレイン電極形成用の開口４３Ｄは、第１実施例によるレジストパターンＭ１２の開口８Ｄと同様である。ゲート電極５のドレイン電極側端部は、レジストパターンＭ４１に覆われている。
【００６６】
従って、第４実施例では、中耐圧トランジスタ部分及び高耐圧トランジスタ部分においても、ゲート電極５のソース電極側側面にはサイドウォール絶縁膜４１ＳＷが形成されて、コンタクトホール４２Ｓが形成される。つまり、中耐圧トランジスタ及び高耐圧トランジスタにおいても、ソース電極のゲート端の位置がセルフアラインで決定される。
【００６７】
なお、コンタクトホール４２Ｓ及びコンタクトホール４２Ｄが形成された絶縁膜４１をマスクとして、さらに、ＡｌＧａＮ層４を除去することもできる。
【００６８】
図４Ｃを参照する。第１実施例で図１Ｆを参照して説明した導電膜１０の形成工程と同様にして、コンタクトホール４２Ｓ及びコンタクトホール４２Ｄを覆って、全面上に導電膜４４を形成する。
【００６９】
図４Ｄを参照する。第１実施例で図１Ｇを参照して説明した工程と同様にして、ソース電極形状、ドレイン電極形状、及びフィールドプレート形状で形成されたレジストパターンＭ４２を形成する。レジストパターンＭ４２をマスクとし、導電膜４４をパターニングして、ソース電極４４Ｓ、ドレイン電極４４Ｄ、及びフィールドプレート４４ＦＰを形成する。その後、レジストパターンＭ４２を除去する。
【００７０】
図４Ｅを参照する。第１実施例で図１Ｈを参照して説明した層間絶縁膜１１の形成工程と同様にして、全面上に層間絶縁膜４５を形成する。
【００７１】
図４Ｆを参照する。第１実施例で図１Ｉを参照して説明した工程と同様にして、層間絶縁膜４５上に、ソース電極４４Ｓを露出するコンタクトホール形状の開口、及び、ドレイン電極４４Ｄを露出するコンタクトホール形状の開口を有するレジストパターンＭ４３を形成する。
【００７２】
レジストパターンＭ４３をマスクとし、層間絶縁膜４５をエッチングして、ソース電極４４Ｓを露出するコンタクトホール４６Ｓ、及び、ドレイン電極４４Ｄを露出するコンタクトホール４６Ｄを形成する。その後、レジストパターンＭ４３を除去する。
【００７３】
図４Ｇを参照する。第１実施例で図１Ｊを参照して説明した導電膜１３の形成工程と同様にして、コンタクトホール４６Ｓ及びコンタクトホール４６Ｄを埋め込んで、全面上に導電膜４７を形成する。
【００７４】
図４Ｈを参照する。第１実施例で図１Ｋを参照して説明した工程と同様にして、導電膜４７上に、ソース電極４４Ｓに接続する配線形状、及び、ドレイン電極４４Ｄに接続する配線形状レジストパターンＭ４４を形成する。
【００７５】
レジストパターンＭ４４をマスクとし、導電膜４７をパターニングして、配線層４７Ｓ及び配線層４７Ｄを形成する。その後、レジストパターンＭ４４を除去する。
【００７６】
さらに、必要に応じて上方に多層配線構造を形成することができる。このようにして、第４実施例による半導体装置が形成される。
【００７７】
次に、第５実施例による半導体装置の製造方法について説明する。第５実施例は、中耐圧トランジスタ及び高耐圧トランジスタにおいてもソース電極ゲート端位置をセルフアラインで決定するようにした第４実施例に、第２実施例の配線形成方法を適用した例である。図５Ａ〜図５Ｄは、第５実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
まず、第４実施例で図４Ｆを参照して説明した工程までと同様にして、層間絶縁膜４５にコンタクトホール４６Ｓ及びコンタクトホール４６Ｄを形成する。
【００７８】
図５Ａを参照する。第２実施例で図２Ａを参照して説明した導電膜２１の形成工程と同様にして、コンタクトホール４６Ｓ及びコンタクトホール４６Ｄを埋め込んで、全面上に導電膜５１を形成する。
【００７９】
図５Ｂを参照する。第２実施例で図２Ｂを参照して説明した工程と同様にして、導電膜５１の上部をＣＭＰで除去し、コンタクトホール４６Ｓ及びコンタクトホール４６Ｄに、それぞれ導電プラグ５１Ｓ及び導電プラグ５１Ｄを形成する。
【００８０】
図５Ｃを参照する。第２実施例で図２Ｃを参照して説明した導電膜２２の形成工程と同様にして、全面上に導電膜５２を形成する。
【００８１】
図５Ｄを参照する。第２実施例で図２Ｄを参照して説明した工程と同様にして、導電膜５２上に、導電プラグ５１Ｓに接続する配線形状、及び、導電プラグ５１Ｄに接続する配線形状のレジストパターンＭ５１を形成する。レジストパターンＭ５１をマスクとし、導電膜５２をパターニングして、配線５２Ｓ及び配線５２Ｄを形成する。その後、レジストパターンＭ５１を除去する。さらに、必要に応じて上方に多層配線構造を形成することができる。このようにして、第５実施例による半導体装置が形成される。
【００８２】
次に、第６実施例による半導体装置の製造方法について説明する。第６実施例は、中耐圧トランジスタ及び高耐圧トランジスタにおいてもソース電極ゲート端位置をセルフアラインで決定するようにした第４実施例に、第３実施例のソース電極・ドレイン電極形成方法を適用した例である。図６Ａ〜図６Ｆは、第６実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【００８３】
まず、第４実施例で図４Ｂを参照して説明した工程までと同様にして、絶縁膜４１にコンタクトホール４２Ｓ及びコンタクトホール４２Ｄを形成する。
【００８４】
図６Ａを参照する。第３実施例で図３Ａを参照して説明した導電膜３１の形成工程と同様にして、コンタクトホール４２Ｓ及びコンタクトホール４２Ｄを埋め込んで、全面上に導電膜６１を形成する。
【００８５】
図６Ｂを参照する。第３実施例で図３Ｂを参照して説明した工程と同様にして、導電膜６１の上部をＣＭＰで除去し、コンタクトホール４２Ｓ及びコンタクトホール４２Ｄに、それぞれソース電極６１Ｓ及びソース電極６１Ｄを形成する。
【００８６】
図６Ｃを参照する。第３実施例で図３Ｃを参照して説明した導電膜３２の形成工程と同様にして、全面上に導電膜６２を形成する。
【００８７】
図６Ｄを参照する。第３実施例で図３Ｄを参照して説明した工程と同様にして、導電膜６２上に、ソース電極６１Ｓに接続する配線形状、ドレイン電極６１Ｄに接続する配線形状、及び、フィールドプレート形状のレジストパターンＭ６１を形成する。レジストパターンＭ６１をマスクとし、導電膜６２をパターニングして、配線６２Ｓ、配線６２Ｄ、及びフィールドプレート６２ＦＰを形成する。その後、レジストパターンＭ６１を除去する。
【００８８】
図６Ｅを参照する。第３実施例で図３Ｅを参照して説明した層間絶縁膜３３の形成工程と同様にして、全面上に層間絶縁膜６３を形成する。
【００８９】
図６Ｆを参照する。第３実施例で図３Ｆを参照して説明した工程と同様にして、層間絶縁膜６３上に、配線６２Ｓを露出するコンタクトホール形状の開口、及び、配線６２Ｄを露出するコンタクトホール形状の開口を有するレジストパターンＭ６２を形成する。
【００９０】
レジストパターンＭ６２をマスクとし、層間絶縁膜６３をエッチングして、配線６２Ｓを露出するコンタクトホール６４Ｓ、及び、配線６２Ｄを露出するコンタクトホール６４Ｄを形成する。その後、レジストパターンＭ６２を除去する。
【００９１】
さらに、必要に応じて上方に多層配線構造を形成することができる。このようにして、第６実施例による半導体装置が形成される。
【００９２】
次に、第７実施例による半導体装置の製造方法について説明する。図７Ａ〜図７Ｆは、第７実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【００９３】
まず、第１実施例で図１Ｄを参照して説明した工程までと同様にして、ゲート電極５上に絶縁膜６が積層された構造を覆って全面上に絶縁膜７を形成する。
【００９４】
図７Ａを参照する。全面の絶縁膜７を、異方性ドライエッチングする。低耐圧トランジスタ部分、中耐圧トランジスタ部分、及び高耐圧トランジスタ部分において、ゲート電極５と絶縁膜６の積層構造の側面に、サイドウォール絶縁膜７ＳＷが形成される。
【００９５】
図７Ｂを参照する。全面上に、例えば、ＳｉＯをＣＶＤで堆積して、絶縁膜７１を形成する。絶縁膜７１は、絶縁膜６（例えばＳｉＮ膜）やサイドウォール絶縁膜７（例えばＳｉＮ膜）に対して選択的エッチングできる材料とすることが好ましい。そして、絶縁膜７１の上面を、ＣＭＰで平坦化する。
【００９６】
図７Ｃを参照する。絶縁膜７１上に、レジストパターンＭ７１を形成する。レジストパターンＭ７１をマスクとし、絶縁膜７１を異方性ドライエッチングして、ソース電極形成用のコンタクトホール７２Ｓと、ドレイン電極形成用のコンタクトホール７２Ｄとを形成する。例えばＳｉＯによる絶縁膜７１が、例えばＳｉＮによる絶縁膜６及びサイドウォール絶縁膜７ＳＷに対して選択的にエッチングされるようなエッチング条件とすることが好ましい。
【００９７】
レジストパターンＭ７１の開口パターンは、第１実施例で図１Ｅを参照して説明した工程で用いたレジストパターンＭ１２と同様である。つまり、低耐圧トランジスタ部分では、ゲート電極配置領域とその両側領域を露出する開口パターンでエッチングが行われる。サイドウォール絶縁膜７ＳＷの外側で絶縁膜７１がエッチングされ、ゲート電極５及びサイドウォール絶縁膜７ＳＷを挟んで一方側と他方側に、それぞれコンタクトホール７２Ｓとコンタクトホール７２Ｄとが形成される。
【００９８】
また、中耐圧トランジスタ部分及び高耐圧トランジスタ部分では、ソース電極形成領域及びドレイン電極形成領域に配置された開口パターンでエッチングが行われ、コンタクトホール７２Ｓとコンタクトホール７２Ｄとが形成される。
【００９９】
さらに、レジストパターンＭ７１及び絶縁膜７１をマスクとして、コンタクトホール７２Ｓとコンタクトホール７２Ｄの底に露出したＡｌＧａＮ層４をエッチングする。その後、レジストパターンＭ７１を除去する。このように、第７実施例では、ＡｌＧａＮ層４までを除去し、底にＧａＮ層３が露出したコンタクトホール７２Ｓ及びコンタクトホール７２Ｄを形成する。
【０１００】
図７Ｄを参照する。コンタクトホール７２Ｓ及びコンタクトホール７２Ｄを埋め込んで、全面上に、導電膜７３を形成する。導電膜７３は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ｗ層をＣＶＤで形成する。
【０１０１】
導電膜７３の上部をＣＭＰで除去して、絶縁膜７１及び絶縁膜６を露出させる。これにより、コンタクトホール７２Ｓ及びコンタクトホール７２Ｄに、それぞれソース電極７３Ｓ及びソース電極７３Ｄが形成される。
【０１０２】
図７Ｅを参照する。全面上に、例えば、ＳｉＯをＣＶＤで堆積して、層間絶縁膜７４を形成する。
【０１０３】
層間絶縁膜７４上に、レジストパターンＭ７２を形成する。レジストパターンＭ７２は、ソース電極７３Ｓを露出するコンタクトホール形状の開口、ソース電極７３Ｄを露出するコンタクトホール形状の開口、及び、高耐圧トランジスタのフィールドプレート形状の開口を有する。
【０１０４】
レジストパターンＭ７２をマスクとし、層間絶縁膜７４をエッチングして、ソース電極７３Ｓを露出するコンタクトホール７５Ｓ、ドレイン電極７３Ｄを露出するコンタクトホール７５Ｄ、及び、底に絶縁膜７１が露出し、フィールドプレートが埋め込まれる凹部７５ＦＰを形成する。その後、レジストパターンＭ７２を除去する。
【０１０５】
図７Ｆを参照する。コンタクトホール７５Ｓ、コンタクトホール７５Ｄ、及び凹部７５ＦＰを埋め込んで、全面上に、導電膜７６を形成する。導電膜７６は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ａｌ層あるいはＡｌＣｕ層あるいはＴｉＮ層あるいはＷ層を、スパッタリングあるいはＣＶＤで形成する。
【０１０６】
導電膜７６上に、ソース電極７３Ｓに接続する配線形状、ドレイン電極７３Ｄに接続する配線形状、及び、フィールドプレート形状のレジストパターンＭ７３を形成する。レジストパターンＭ７３をマスクとし、導電膜７６をパターニングして、配線層７６Ｓ、配線層７６Ｄ、及びフィールドプレート７６ＦＰを形成する。その後、レジストパターンＭ７３を除去する。
【０１０７】
さらに、必要に応じて上方に多層配線構造を形成することができる。このようにして、第７実施例による半導体装置が形成される。
なお、第７実施例の変形例として、第４実施例等と同様に、中耐圧トランジスタ及び高耐圧トランジスタのソース電極のゲート端の位置を、セルフアラインで決定させるようにすることもできる。
【０１０８】
次に、図８を参照して、第８実施例による半導体装置について説明する。図８は、第８実施例によるトランジスタの概略断面図である。第８実施例のトランジスタは、ゲート電極５とドレイン電極１０Ｄとの間のフィールドプレート１０ＦＰに加え、ゲート電極５とソース電極１０Ｓとの間にもフィールドプレート１０ＦＰＳを形成した構造である。第８実施例のトランジスタは、第１実施例の高耐圧トランジスタの製造工程を適宜変更して形成することができる。なお、ドレイン電極側フィールドプレート１０ＦＰとソース電極側フィールドプレート１０ＦＰＳとを電気的に接続することもできる。
【０１０９】
以上、第１実施例〜第８実施例に沿って説明したように、ＧａＮ系半導体を用いたＨＥＭＴについて、低耐圧、中耐圧、及び高耐圧のトランジスタを、同一基板上に同時形成することができる。
【０１１０】
次に、応用例による絶縁型直流-直流（ＤＣＤＣ）コンバータについて説明する。絶縁型ＤＣＤＣコンバータは、電源装置の一部であり、力率改善回路で生成された例えば３８０Ｖの電源電圧を、例えば４８Ｖ程度に降圧する回路である。
【０１１１】
図９は、第１応用例による絶縁型ＤＣＤＣコンバータの概略的な回路図である。絶縁型ＤＣＤＣコンバータは、入力電圧（例えば３８０Ｖ）が入力される入力回路１０１Ａと、出力電圧（例えば４８Ｖ）が出力される出力回路１０１Ｂとが、電気的に相互に絶縁されており、入力回路１０１Ａの接地基準電圧ＶＳＳ１と、出力回路１０１Ｂの接地基準電圧ＶＳＳ２とが独立している。
【０１１２】
入力回路１０１Ａは、駆動回路１０２と、ゲートドライバー１０３と、制御回路１０４とを含んで形成される。駆動回路１０２、ゲートドライバー１０３、及び制御回路１０４は、同一の半導体チップ１０５上に形成されている。
【０１１３】
駆動回路１０２に、入力電圧ＶＩＮが入力される。駆動回路１０２は、トランジスタＱＨ１〜ＱＨ４を含んで形成される。トランジスタＱＨ１とトランジスタＱＨ２の直列接続と、トランジスタＱＨ３とトランジスタＱＨ４の直列接続とが、入力電圧ＶＩＮと接地基準電圧ＶＳＳ１との間に並列に接続されている。トランジスタＱＨ１とトランジスタＱＨ３が入力電圧ＶＩＮ側に配置され、トランジスタＱＨ２とトランジスタＱＨ４が接地基準電圧ＶＳＳ１側に配置されている。
【０１１４】
ゲートドライバー１０３から供給される制御信号Ｇ１〜Ｇ４が、それぞれ、トランジスタＱＨ１〜ＱＨ４のゲート電極に入力され、各トランジスタＱＨ１〜ＱＨ４のオンオフを制御する。
【０１１５】
トランジスタＱＨ２のドレイン電極とトランジスタＱＨ１のソース電極との接続点であるノードＮ１と、トランジスタＱＨ４のドレイン電極とトランジスタＱＨ３のソース電極との接続点であるノードＮ２との間に、コイルＬ１が接続されている。
【０１１６】
制御信号Ｇ１〜Ｇ４は、トランジスタＱＨ１とトランジスタＱＨ４とがオンとなり、トランジスタＱＨ２とトランジスタＱＨ３とがオフとなる第１の期間と、トランジスタＱＨ１とトランジスタＱＨ４とがオフとなり、トランジスタＱＨ２とトランジスタＱＨ３とがオンとなる第２の期間とを、周期的に切り替える。切り替えの周波数は、例えば１００ｋＨｚ程度である。
【０１１７】
第１の期間では、電流が、トランジスタＱＨ１、ノードＮ１、コイルＬ１、ノードＮ２、及びトランジスタＱＨ４を経由する向きで流れる。一方、第２の期間では、電流が、トランジスタＱＨ３、ノードＮ２、コイルＬ１、ノードＮ１、及びトランジスタＱＨ２を経由する向きで流れる。つまり、第１の期間では、ノードＮ１からノードＮ２へ流れる電流方向となり、第２の期間では、反転して、ノードＮ２からノードＮ１へ流れる電流方向となる。従って、第１の期間と第２の期間とを周期的に切り替えることにより、コイルＬ１に交流電流が流れる。
【０１１８】
出力回路１０１Ｂは、直列接続されたコイルＬ２及びＬ３を有する。コイルＬ２及びＬ３が、入力回路１０１ＡのコイルＬ１と結合する。コイルＬ２とコイルＬ３との接続点であるノードＮ４に、接地基準電圧ＶＳＳ２が接続されている。ノードＮ４と反対側のコイルＬ２の端部Ｎ３と、ノードＮ４と反対側のコイルＬ３の端部Ｎ５とが、それぞれ、整流用のダイオードＤ１、Ｄ２を介して、出力点Ｖｏｕｔに接続されている。出力点Ｖｏｕｔと接地基準電圧ＶＳＳ２との間に、キャパシタＣ３が接続され、その先の負荷ＲＬに電力が供給される。
【０１１９】
出力点Ｖｏｕｔから出力されている電圧値のデータが、フォトカプラーＰＣを介して、制御回路１０４の入力端子ＶＳＥＮＳＥに入力される。駆動回路１０２に流れる入力電流が、カレントコイルＣＣにより測定され、入力電流値が、制御回路１０４の入力端子ＣＳＥＮＳＥに入力される。
【０１２０】
制御回路１０４は、入力電流値と出力電圧値とに基づき、所望の出力電圧が得られるように、制御信号ＰＷＭを生成する。制御回路１０４から供給された制御信号ＰＷＭに基づき、ゲートドライバー１０３が、駆動回路１０２の有する各トランジスタＱＨ１〜ＱＨ４の制御信号Ｇ１〜Ｇ４を生成する。
【０１２１】
駆動回路１０２に使用されるトランジスタＱＨ１等は、高耐圧であることが望ましい。一方、制御回路１０４や、ゲートドライバー１０３に使用されるトランジスタは、駆動回路１０２に比べて低耐圧でよい。
【０１２２】
上記実施例で説明した方法を用いれば、低耐圧、中耐圧、及び高耐圧のトランジスタを、同一基板に形成することができ、低耐圧、中耐圧、及び高耐圧のトランジスタを適宜用いて、同一の半導体チップ上に、駆動回路１０２と、ゲートドライバー１０３と、制御回路１０４とを形成することができる。
【０１２３】
駆動回路１０２と、ゲートドライバー１０３と、制御回路１０４とを別々の半導体チップ上に形成した絶縁型ＤＣＤＣコンバータを、比較例とする。応用例の絶縁型ＤＣＤＣコンバータは、駆動回路１０２、ゲートドライバー１０３、及び制御回路１０４が同一半導体チップ上に形成されていることにより、比較例に比べて、例えば高速動作させることができる。
【０１２４】
図１０は、第２応用例による絶縁型ＤＣＤＣコンバータの概略的な回路図である。第１応用例との違いは、駆動回路１０２への入力電流の測定にカレントコイルＣＣを用いていないことである。
【０１２５】
第２応用例では、駆動回路１０２のノードＮ１及びノードＮ２での電圧を測定することにより、駆動回路１０２に流れる電流を測定する。各トランジスタの抵抗は予め測定しておくことができるので、電圧測定により電流値を得ることができる。ノードＮ１の電圧が、制御回路１０４の入力端子ＣＳＥＮＳＥ１に入力され、ノードＮ２の電圧が、制御回路１０４の入力端子ＣＳＥＮＳＥ２に入力される。
【０１２６】
図１１は、第２応用例による電圧測定回路１０４Ｃの主要部分を概略的に示す回路図である。電圧測定回路１０４Ｃは、制御回路１０４に含まれる。代表として、ノードＮ１に接続された入力端子ＣＳＥＮＳＥ１側部分を示すが、ノードＮ２に接続された入力端子ＣＳＥＮＳＥ２側部分も同様な構造である。
【０１２７】
一対のセンストランジスタＱＬ１１及びＱＬ１２を含む差動アンプが形成されている。センストランジスタＱＬ１２のゲート電極に接地基準電圧ＶＳＳ１が入力され、センストランジスタＱＬ１１のゲート電極に、トランジスタＱＨ１１を介しノードＮ１の電圧が入力されて、ノードＮ１の電圧が測定される。
【０１２８】
センストランジスタＱＬ１１及びＱＬ１２は、低耐圧トランジスタで形成されている。トランジスタＱＨ１１は、高耐圧トランジスタで形成されている。駆動回路１０２のトランジスタＱＨ１がオンでトランジスタＱＨ２がオフのとき、ノードＮ１の電圧は、例えば３８０Ｖ近くまで高くなる。このような高い電圧がセンストランジスタＱＬ１１のゲート電極に印加されれば、トランジスタＱＬ１１は破壊されてしまう。そこで、第２応用例の電圧測定回路１０４Ｃでは、トランジスタＱＬ１１とノードＮ１との間に、高耐圧のトランジスタＱＨ１１を挿入している。
【０１２９】
トランジスタＱＨ１１のゲート（ノードＮ１２）の電圧ＶＮ１２は、トランジスタＱＨ１１の閾値Ｖｔｈ＋数ボルトとする。例えば、トランジスタＱＨ１１の閾値を１Ｖとして、トランジスタＱＨ１１のゲート電圧ＶＮ１２を３Ｖとすると、トランジスタＱＨ１１のソース（ノードＮ１１）の電圧、つまり、センストランジスタＱＬ１１のゲートに印加される電圧ＶＮ１１は、２Ｖとなる。ゲート電圧ＶＮ１１が数ボルトに抑えられることにより、トランジスタＱＬ１１の破壊が抑制される。
【０１３０】
なお、駆動回路１０２のトランジスタＱＨ２がオンでトランジスタＱＨ１がオフのときは、ノードＮ１の電圧が、例えば１Ｖ程度まで低くなる。トランジスタＱＨ２がオンでトランジスタＱＨ１がオフのときにも、トランジスタＱＨ１１がオンとなって電圧測定回路１０４Ｃが機能するように、トランジスタＱＨ１１のゲート電圧ＶＮ１２が定められる。
【０１３１】
次に、図１０を再度参照して、第３応用例による絶縁型ＤＣＤＣコンバータについて説明する。第３応用例では、第２応用例と同様に、カレントコイルＣＣを用いずに、駆動回路１０２への入力電流を測定するが、測定回路部分の構造が異なる。また、第３応用例では、図１０に破線で示すように、制御回路１０４に入力電圧ＶＩＮが供給される。
【０１３２】
図１２は、第３応用例による電圧測定回路１０４Ｃの主要部分を概略的に示す回路図である。電圧測定回路１０４Ｃは、制御回路１０４に含まれる。代表として、ノードＮ１に接続された入力端子ＣＳＥＮＳＥ１側部分を示すが、ノードＮ２に接続された入力端子ＣＳＥＮＳＥ２側部分も同様な構造である。
【０１３３】
一対のセンストランジスタＱＭ１１及びＱＭ１２を含む差動アンプが形成されている。電源電圧として、センストランジスタＱＭ１１及びＱＭ１２のドレイン側に入力電圧ＶＩＮが印加されている。センストランジスタＱＭ１２のゲート電極に入力電圧ＶＩＮが入力され、センストランジスタＱＭ１１のゲート電極にノードＮ１の電圧が入力されて、ノードＮ１の電圧が測定される。
【０１３４】
駆動回路１０２のトランジスタＱＨ１がオフでトランジスタＱＨ２がオンのとき、ノードＮ１の電圧は、例えば０Ｖ近くまで低くなり、センストランジスタＱＭ１１のゲート・ドレイン間及びゲート・ソース間の電圧差が、例えば３８０Ｖ近くに高くなってしまう。トランジスタＱＨ１がオフ、トランジスタＱＨ２がオンで、ノードＮ１が低い電位（例えば０Ｖ）まで下がった時、トランジスタＱＭ１２に（ＱＦＰ１３、ＱＭ１２、ＱＦＰ１４の経路で）電流が流れ、ノードＮ１２が高い電位となる。
【０１３５】
第３応用例の電圧測定回路１０４Ｃでは、センストランジスタＱＭ１１のドレイン側にフィールドプレートを形成するとともに、ソース側にもフィールドプレートを形成して、ゲート・ドレイン間及びゲート・ソース間の耐圧を向上させている（第８実施例参照）。図１２では、フィールドプレート形成部をトランジスタとして示し、ドレイン側フィールドプレート形成部をＱＦＰ１１、ソース側フィールドプレート形成部をＱＦＰ１２と示している。
【０１３６】
センストランジスタＱＭ１２についても、センストランジスタＱＭ１１側と対称となるように、ドレイン側フィールドプレートＱＦＰ１３及びソース側フィールドプレートＱＦＰ１４を形成している。
【０１３７】
以上説明したように、ＧａＮ系半導体を用いたＨＥＭＴについて、低耐圧、中耐圧、及び高耐圧のトランジスタを、同一基板上に同時形成することができる。これにより、例えば、絶縁型ＤＣＤＣコンバータの入力回路における駆動回路、ゲートドライバー、及び制御回路を同一の半導体チップ上に形成することができ、例えば動作の高速化を図ることができる。
【０１３８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１３９】
以上説明した第１実施例〜第８実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
基板上方に、第１ＧａＮ系半導体層を形成する工程と、
前記第１ＧａＮ系半導体層上に、前記第１ＧａＮ系半導体層とバンドギャップの異なる第２ＧａＮ系半導体層を形成する工程と、
前記第２ＧａＮ系半導体層上方に、ゲート電極層を形成する工程と、
前記ゲート電極層上に、第１絶縁膜を形成する工程と、
前記ゲート電極層及び前記第１絶縁膜をパターニングして、前記第２ＧａＮ系半導体層上方の第１領域に、第１ゲート電極と前記第１絶縁膜の第１部分とが積層された第１構造を形成し、前記第２ＧａＮ系半導体層上方の第２領域に、第２ゲート電極と前記第１絶縁膜の第２部分とが積層された第２構造を形成する工程と、
前記第１構造及び前記第２構造を覆って、前記第２ＧａＮ系半導体層上方に、第２絶縁膜を形成する工程と、
前記第１ゲート電極とその両側の領域を露出する第１開口、前記第２ゲート電極を挟んで一方側と他方側にそれぞれ配置された第２開口及び第３開口を有する第１マスクを用いて、前記第２絶縁膜を異方性エッチングすることにより、前記第１開口内において、前記第１構造の側面上にサイドウォール絶縁膜を残しつつ、前記第１ゲート電極を挟んで一方側に第１ソース電極形成用コンタクトホールを形成し、他方側に第１ドレイン電極形成用コンタクトホールを形成し、前記第２開口内に、第２ソース電極形成用コンタクトホールを形成し、前記第３開口内に、第２ドレイン電極形成用コンタクトホールを形成する工程と、
前記第１ソース電極形成用コンタクトホール内に第１ソース電極を形成し、前記第１ドレイン電極形成用コンタクトホール内に第１ドレイン電極を形成し、前記第２ソース電極形成用コンタクトホール内に第２ソース電極を形成し、前記第２ドレイン電極形成用コンタクトホール内に第２ドレイン電極を形成する工程と
を有し、
前記第１ゲート電極から前記第１ドレイン電極までの距離に比べて、前記第２ゲート電極から前記第２ドレイン電極までの距離が長い半導体装置の製造方法。
（付記２）
前記第１ソース電極形成用コンタクトホール、前記第１ドレイン電極形成用コンタクトホール、前記第２ソース電極形成用コンタクトホール、及び前記第２ドレイン電極形成用コンタクトホールを形成する工程において、
前記第１マスクは、前記第２開口が前記第２ゲート電極の形成領域上を一部露出し、
前記第２絶縁膜の異方性エッチングは、前記第２構造の前記第２ソース電極側側面上にサイドウォール絶縁膜を残しつつ、前記第２ソース電極形成用コンタクトホールを形成する付記１に記載の半導体装置の製造方法。
（付記３）
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極を形成する工程は、
前記第１ソース電極形成用コンタクトホール、前記第１ドレイン電極形成用コンタクトホール、前記第２ソース電極形成用コンタクトホール、及び、前記第２ドレイン電極形成用コンタクトホールの上方に第１導電膜を形成する工程と、
前記第１ソース電極の形成領域、前記第１ドレイン電極の形成領域、前記第２ソース電極の形成領域、及び、前記第２ドレイン電極の形成領域を覆う第２マスクを用い、前記第１導電膜をパターニングして、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極を形成する工程と
を含む付記１または２に記載の半導体装置の製造方法。
（付記４）
前記第１導電膜をパターニングする工程において、前記第２マスクは、前記第２ゲート電極と前記第２ドレイン電極との間に配置されるフィールドプレートの形成領域を覆い、前記第１導電膜のパターニングにより、フィールドプレートが形成される付記３に記載の半導体装置の製造方法。
（付記５）
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極を形成する工程は、
前記第１ソース電極形成用コンタクトホール、前記第１ドレイン電極形成用コンタクトホール、前記第２ソース電極形成用コンタクトホール、及び、前記第２ドレイン電極形成用コンタクトホールの上方に第２導電膜を形成する工程と、
研磨により、前記第２導電膜の一部と、前記第２構造上方に残った前記第２絶縁膜とを除去して、前記第１ソース電極形成用コンタクトホール内、前記第１ドレイン電極形成用コンタクトホール内、前記第２ソース電極形成用コンタクトホール内、及び、前記第２ドレイン電極形成用コンタクトホール内に、それぞれ、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極を形成する工程と
を含む付記１または２に記載の半導体装置の製造方法。
（付記６）
さらに、
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極を覆って、前記第２絶縁膜上方に、第３導電膜を形成する工程と、
前記第１ソース電極に接続する配線の形成領域、前記第１ドレイン電極に接続する配線の形成領域、前記第２ソース電極に接続する配線の形成領域、及び前記第２ドレイン電極に接続する配線の形成領域を覆うとともに、前記第２ゲート電極と前記第２ドレイン電極との間に配置されるフィールドプレートの形成領域を覆う第３マスクを用い、前記第３導電膜をパターニングして、前記第１ソース電極に接続する配線、前記第１ドレイン電極に接続する配線、前記第２ソース電極に接続する配線、前記第２ドレイン電極に接続する配線、及びフィールドプレートを形成する工程と
を有する付記５に記載の半導体装置の製造方法。
（付記７）
さらに、前記第２絶縁膜上方の、前記第２ゲート電極と前記第２ドレイン電極との間に、フィールドプレートを形成する工程を有する付記１または２に記載の半導体装置の製造方法。
（付記８）
基板上方に、第１ＧａＮ系半導体層を形成する工程と、
前記第１ＧａＮ系半導体層上に、前記第１ＧａＮ系半導体層とバンドギャップの異なる第２ＧａＮ系半導体層を形成する工程と、
前記第２ＧａＮ系半導体層上方に、ゲート電極層を形成する工程と、
前記ゲート電極層上に、第１絶縁膜を形成する工程と、
前記ゲート電極層及び前記第１絶縁膜をパターニングして、前記第２ＧａＮ系半導体層上方の第１領域に、第１ゲート電極と前記第１絶縁膜の第１部分とが積層された第１構造を形成し、前記第２ＧａＮ系半導体層上方の第２領域に、第２ゲート電極と前記第１絶縁膜の第２部分とが積層された第２構造を形成する工程と、
前記第１構造及び前記第２構造を覆って、前記第２ＧａＮ系半導体層上方に、第２絶縁膜を形成する工程と、
前記第２絶縁膜を異方性エッチングして、前記第１構造の側面上及び前記第２構造の側面上にサイドウォール絶縁膜を形成する工程と、
前記第１構造、前記第１構造の側面上の前記サイドウォール絶縁膜、前記第２構造、及び、前記第２構造の側面上の前記サイドウォール絶縁膜を覆って、前記第２ＧａＮ系半導体層上方に、第３絶縁膜を形成する工程と、
前記第１ゲート電極とその両側の領域を露出する第１開口、前記第２ゲート電極を挟んで一方側と他方側にそれぞれ配置された第２開口及び第３開口を有するマスクを用いて、前記第３絶縁膜をエッチングすることにより、前記第１開口内において、前記第１ゲート電極及び前記サイドウォール絶縁膜を挟んで一方側に第１ソース電極形成用コンタクトホールを形成し、他方側に第１ドレイン電極形成用コンタクトホールを形成し、前記第２開口内に、第２ソース電極形成用コンタクトホールを形成し、前記第３開口内に、第２ドレイン電極形成用コンタクトホールを形成する工程と、
前記第１ソース電極形成用コンタクトホール内に第１ソース電極を形成し、前記第１ドレイン電極形成用コンタクトホール内に第１ドレイン電極を形成し、前記第２ソース電極形成用コンタクトホール内に第２ソース電極を形成し、前記第２ドレイン電極形成用コンタクトホール内に第２ドレイン電極を形成する工程と
を有し、
前記第１ゲート電極から前記第１ドレイン電極までの距離に比べて、前記第２ゲート電極から前記第２ドレイン電極までの距離が長い半導体装置の製造方法。
（付記９）
前記第１ソース電極形成用コンタクトホール、前記第１ドレイン電極形成用コンタクトホール、前記第２ソース電極形成用コンタクトホール、及び前記第２ドレイン電極形成用コンタクトホールを形成する工程において、
前記マスクは、前記第２開口が前記第２ゲート電極の形成領域上を一部露出し、
前記第３絶縁膜のエッチングにより、前記第２開口内において、前記第２構造側面上の前記サイドウォール絶縁膜が露出して、第２ソース電極形成用コンタクトホールが形成される付記８に記載の半導体装置の製造方法。
（付記１０）
さらに、前記第３絶縁膜上方の、前記第２ゲート電極と前記第２ドレイン電極との間に、フィールドプレートを形成する工程を有する付記８または９に記載の半導体装置の製造方法。
【符号の説明】
【０１４０】
１ Ｓｉ基板
２ ＧａＮバッファ層
３ ＧａＮ層
４ ＡｌＧａＮ層
５ ゲート電極層、ゲート電極
６、７ 絶縁膜
７ＳＷ サイドウォール絶縁膜
８ＳＤ、８Ｓ、８Ｄ マスクの開口
９Ｓ、９Ｄ コンタクトホール
１０ 導電膜
１０Ｓ ソース電極
１０Ｄ ドレイン電極
１０ＦＰ フィールドプレート
１１ 層間絶縁膜
１２Ｓ、１２Ｄ コンタクトホール
１３ 導電膜
１３Ｓ、１３Ｄ 配線層
２１、２２ 導電膜
２１Ｓ、２１Ｄ 導電プラグ
２２Ｓ、２２Ｄ 配線
３１ 導電膜
３１Ｓ ソース電極
３１Ｄ ドレイン電極
３２Ｓ、３２Ｄ 配線
３２ＦＰ フィールドプレート
３３ 層間絶縁膜
３４Ｓ、３４Ｄ コンタクトホール
４１ 絶縁膜
４２Ｓ、４２Ｄ コンタクトホール
４３ＳＤ、４３Ｓ、４３Ｄ マスクの開口
４４ 導電膜
４４Ｓ ソース電極
４４Ｄ ドレイン電極
４４ＦＰ フィールドプレート
４５ 層間絶縁膜
４６Ｓ、４６Ｄ コンタクトホール
４７ 導電膜
４７Ｓ、４７Ｄ 配線層
５１、５２ 導電膜
５１Ｓ、５１Ｄ 導電プラグ
５２Ｓ、５２Ｄ 配線
６１ 導電膜
６１Ｓ ソース電極
６１Ｄ ドレイン電極
６２Ｓ、６２Ｄ 配線
６２ＦＰ フィールドプレート
６３ 層間絶縁膜
６４Ｓ、６４Ｄ コンタクトホール
７１ 絶縁膜
７２Ｓ、７２Ｄ コンタクトホール
７３ 導電膜
７３Ｓ ソース電極
７３Ｄ ドレイン電極
７４ 層間絶縁膜
７５Ｓ、７５Ｄ コンタクトホール
７５ＦＰ 凹部
７６Ｓ、７６Ｄ 配線層
７６ＦＰ フィールドプレート
１０ＦＰＳ フィールドプレート
Ｍ１１〜Ｍ１５、Ｍ２１、Ｍ３１、Ｍ３２、Ｍ４１〜Ｍ４４、Ｍ５１、Ｍ６１、Ｍ６２、Ｍ７１〜Ｍ７３ レジストパターン
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
高電子移動度トランジスタ（ＨＥＭＴ）等、２次元電子ガス層をチャネルとするトランジスタが開発されている（例えば、特許文献１、２参照）。例えばＧａＮ系半導体を用いて、ＨＥＭＴを形成することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０６６３号公報
【特許文献２】特開２０１０−１０９３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、ＧａＮ系半導体を用い耐圧の異なるトランジスタを、同一基板上に作り分けることができる、半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、基板上方に、第１ＧａＮ系半導体層を形成する工程と、前記第１ＧａＮ系半導体層上に、前記第１ＧａＮ系半導体層とバンドギャップの異なる第２ＧａＮ系半導体層を形成する工程と、前記第２ＧａＮ系半導体層上方に、ゲート電極層を形成する工程と、前記ゲート電極層上に、第１絶縁膜を形成する工程と、前記ゲート電極層及び前記第１絶縁膜をパターニングして、前記第２ＧａＮ系半導体層上方の第１領域に、第１ゲート電極と前記第１絶縁膜の第１部分とが積層された第１構造を形成し、前記第２ＧａＮ系半導体層上方の第２領域に、第２ゲート電極と前記第１絶縁膜の第２部分とが積層された第２構造を形成する工程と、前記第１構造及び前記第２構造を覆って、前記第２ＧａＮ系半導体層上方に、第２絶縁膜を形成する工程と、前記第１ゲート電極とその両側の領域を露出する第１開口、前記第２ゲート電極を挟んで一方側と他方側にそれぞれ配置された第２開口及び第３開口を有する第１マスクを用いて、前記第２絶縁膜を異方性エッチングすることにより、前記第１開口内において、前記第１構造の側面上にサイドウォール絶縁膜を残しつつ、前記第１ゲート電極を挟んで一方側に第１ソース電極形成用コンタクトホールを形成し、他方側に第１ドレイン電極形成用コンタクトホールを形成し、前記第２開口内に、第２ソース電極形成用コンタクトホールを形成し、前記第３開口内に、第２ドレイン電極形成用コンタクトホールを形成する工程と、前記第１ソース電極形成用コンタクトホール内に第１ソース電極を形成し、前記第１ドレイン電極形成用コンタクトホール内に第１ドレイン電極を形成し、前記第２ソース電極形成用コンタクトホール内に第２ソース電極を形成し、前記第２ドレイン電極形成用コンタクトホール内に第２ドレイン電極を形成する工程とを有し、前記第１ゲート電極から前記第１ドレイン電極までの距離に比べて、前記第２ゲート電極から前記第２ドレイン電極までの距離が長い半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
ＧａＮ系半導体を用い耐圧の異なるトランジスタを、同一基板上に作り分けることができる。
【図面の簡単な説明】
【０００７】
【図１−１】図１Ａ〜図１Ｃは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−２】図１Ｄ及び図１Ｅは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−３】図１Ｆ及び図１Ｇは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−４】図１Ｈ及び図１Ｉは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−５】図１Ｊ及び図１Ｋは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−１】図２Ａ及び図２Ｂは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−２】図２Ｃ及び図２Ｄは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図３−１】図３Ａ及び図３Ｂは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図３−２】図３Ｃ及び図３Ｄは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図３−３】図３Ｅ及び図３Ｆは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図４−１】図４Ａ及び図４Ｂは、第４実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図４−２】図４Ｃ及び図４Ｄは、第４実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図４−３】図４Ｅ及び図４Ｆは、第４実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図４−４】図４Ｇ及び図４Ｈは、第４実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図５−１】図５Ａ及び図５Ｂは、第５実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図５−２】図５Ｃ及び図５Ｄは、第５実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図６−１】図６Ａ及び図６Ｂは、第６実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図６−２】図６Ｃ及び図６Ｄは、第６実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図６−３】図６Ｅ及び図６Ｆは、第６実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図７−１】図７Ａ及び図７Ｂは、第７実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図７−２】図７Ｃ及び図７Ｄは、第７実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図７−３】図７Ｅ及び図７Ｆは、第７実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図８】図８は、第８実施例による半導体装置の概略断面図である。
【図９】図９は、第１応用例による絶縁型ＤＣＤＣコンバータの概略的な回路図である。
【図１０】図１０は、第２応用例、第３応用例による絶縁型ＤＣＤＣコンバータの概略的な回路図である。
【図１１】図１１は、第２応用例による電圧測定回路の主要部分を概略的に示す回路図である。
【図１２】図１２は、第３応用例による電圧測定回路の主要部分を概略的に示す回路図である。
【発明を実施するための形態】
【０００８】
本発明の実施例による半導体装置の製造方法について説明する。実施例では、ＧａＮ系半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）を形成し、相対的に低耐圧、中耐圧、及び高耐圧のトランジスタを同時形成する。なお、ＧａＮ系半導体は、少なくともＧａとＮとを含む。
【０００９】
まず、第１実施例による半導体装置の製造方法について説明する。図１Ａ〜図１Ｋは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。各図の左側部分、中央部分、及び右側部分は、それぞれ、低耐圧トランジスタ、中耐圧トランジスタ、及び高耐圧トランジスタの部分を示す。
【００１０】
図１Ａを参照する。基板（例えばＳｉ基板）１上に、下方から順に、ＧａＮバッファ層２、チャネル層となるＧａＮ層３、及び、電子供給層となるＡｌＧａＮ層４を、例えば有機金属化学気相堆積（ＭＯＣＶＤ）で形成する。ＧａＮバッファ層２、ＧａＮ層３、及びＡｌＧａＮ層４の積層厚さは、例えば３μｍ〜５μｍである。
【００１１】
ＧａＮ層３と、ＧａＮ層３よりもバンドギャップの広いＡｌＧａＮ層４との界面に、２次元電子ガス層が形成される。なお、２次元電子ガス層を形成させるための、ＧａＮ系半導体層の積層構造は、この例に限定されない。少なくとも、相互にバンドギャップの異なる第１ＧａＮ系半導体層と第２ＧａＮ系半導体層とを積層することにより、２次元電子ガス層を形成することができる。
【００１２】
図１Ｂを参照する。ＡｌＧａＮ層４上に、ゲート電極層５を形成する。ゲート電極層５は、例えば、ＡｌやＴａＮ等の金属層であり、スパッタリング（蒸着）により厚さ３００ｎｍ程度形成される。なお、ゲート電極層５は、金属膜と絶縁膜、ポリシリコン膜と絶縁膜、及び左記の三層とＧａＮ層との積層構造等とすることもできる。絶縁膜は、例えばＳｉＯ膜やＳｉＮ膜である。
【００１３】
ゲート電極層５上に、絶縁膜６を形成する。絶縁膜６は、例えば窒化シリコン（ＳｉＮ）膜や酸化シリコン（ＳｉＯ）膜であり、例えば、化学気相堆積（ＣＶＤ）で厚さ２００ｎｍ程度形成される。
【００１４】
図１Ｃを参照する。絶縁膜６上に、ゲート電極形状のレジストパターンＭ１１を形成する。レジストパターンＭ１１をマスクとし、絶縁膜６及びゲート電極層５をパターニングして、低耐圧トランジスタ、中耐圧トランジスタ、高耐圧トランジスタそれぞれのゲート電極５を形成する。低耐圧トランジスタ、中耐圧トランジスタ、高耐圧トランジスタそれぞれについて、ゲート電極５上に絶縁膜６が積層された構造が形成される。その後、レジストパターンＭ１１を除去する。
【００１５】
図１Ｄを参照する。ゲート電極５上に絶縁膜６が積層された構造を覆って、ＡｌＧａＮ層４上に、絶縁膜７を形成する。絶縁膜７は、例えばＳｉＮ膜やＳｉＯ膜であり、例えば、ＣＶＤで厚さ２００ｎｍ〜５００ｎｍ程度形成される。なお、ＳｉＯ膜材料として、テトラエトキシシラン（ＴＥＯＳ）を用いることもできる。
【００１６】
図１Ｅを参照する。絶縁膜７上に、レジストパターンＭ１２を形成する。レジストパターンＭ１２は、中耐圧トランジスタ部分及び高耐圧トランジスタ部分のそれぞれで、ソース電極形成用のコンタクトホール形状の開口８Ｓと、ドレイン電極形成用のコンタクトホール形状の開口８Ｄとを有する。中耐圧トランジスタ部分及び高耐圧トランジスタ部分では、ゲート電極５の近傍はレジストパターンＭ１２に覆われている。
【００１７】
レジストパターンＭ１２の、低耐圧トランジスタ部分の開口８ＳＤは、ゲート電極５の一方側に配置されるソース電極用のコンタクトホール形成領域から、ゲート電極５の他方側に配置されるドレイン電極用のコンタクトホール形成領域までを露出する。つまり、低耐圧トランジスタ部分では、レジストパターンＭ１２の開口８ＳＤ内に、ゲート電極５の形成領域も露出する。
【００１８】
レジストパターンＭ１２をマスクとして、異方性ドライエッチングにより絶縁膜７をエッチングする。中耐圧トランジスタ部分及び高耐圧トランジスタ部分では、それぞれ、開口８Ｓ内にソース電極形成用のコンタクトホール９Ｓが形成され、開口８Ｄ内にドレイン電極形成用のコンタクトホール９Ｄが形成される。
【００１９】
低耐圧トランジスタ部分では、絶縁膜６の上面上に形成された絶縁膜７が除去され、エッチングの異方性により、ゲート電極５と絶縁膜６との積層構造側面上に絶縁膜７が残って、サイドウォール絶縁膜７ＳＷが形成される。サイドウォール絶縁膜７ＳＷの厚さは、例えば２００ｎｍ程度である。
【００２０】
開口８ＳＤ内で、サイドウォール絶縁膜７ＳＷの外側部分の絶縁膜７が除去されて、ゲート電極５を挟んで一方側にソース電極形成用のコンタクトホール９Ｓが形成され、ゲート電極５を挟んで他方側にドレイン電極形成用のコンタクトホール９Ｄが形成される。その後、レジストパターンＭ１２を除去する。
【００２１】
なお、コンタクトホール９Ｓ及びコンタクトホール９Ｄの形成された絶縁膜７をマスクとして、さらに、ＡｌＧａＮ層４を除去することもできる。
【００２２】
このように、低耐圧トランジスタにおいては、コンタクトホール９Ｓのゲート電極側端部の位置、及び、コンタクトホール９Ｄのゲート電極側端部の位置が、サイドウォール絶縁膜７ＳＷにより決定される。つまり、低耐圧トランジスタは、ソース電極及びドレイン電極のゲート電極側端部（ゲート端）の位置が、セルフアラインで決定される。一方、中耐圧トランジスタ及び高耐圧トランジスタにおいては、ソース電極及びドレイン電極のゲート端の位置が、マスクＭ１２により決定される。
【００２３】
各電極に印加される電圧の例は、例えば以下のようなものである。低耐圧トランジスタ、中耐圧トランジスタ、高耐圧トランジスタのいずれも、ソース電極には例えば０Ｖが印加され、ゲート電極には例えばオフ時に０Ｖ、オン時に１Ｖ〜１０Ｖが印加される。ドレイン電極には、例えば、低耐圧トランジスタで１Ｖ〜１０Ｖ、中耐圧トランジスタで１０Ｖ〜１００Ｖ、高耐圧トランジスタで１００Ｖ〜１０００Ｖが印加される。
【００２４】
低耐圧トランジスタは、ゲート・ソース間、及び、ゲート・ドレイン間の電圧差が最大でも例えば１０Ｖ程度である。このため、ゲート電極からソース電極までの距離、及び、ゲート電極からドレイン電極までの距離を、比較的短くすることができ、ソース電極及びドレイン電極のゲート端の位置を、セルフアラインで決定することができる。
【００２５】
耐圧を向上させるため、ゲート電極からドレイン電極のゲート端までの距離は、低耐圧トランジスタよりも中耐圧トランジスタが長く、中耐圧トランジスタよりも高耐圧トランジスタが長い。ゲート電極からドレイン電極のゲート端までの距離は、例えば、低耐圧トランジスタで２００ｎｍ程度、中耐圧トランジスタで２μｍ程度、高耐圧トランジスタで２０μｍ程度である。
【００２６】
図１Ｆを参照する。コンタクトホール９Ｓの内面及びコンタクトホール９Ｄの内面を覆って、全面上に、導電膜１０を形成する。導電膜１０は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ａｌ層あるいはＡｌＣｕ層あるいはＴｉＮ層あるいはＷ層を、スパッタリングあるいはＣＶＤで形成する。導電膜１０の厚さは、例えば３００ｎｍ程度である。
【００２７】
図１Ｇを参照する。導電膜１０上に、レジストパターンＭ１３を形成する。レジストパターンＭ１３は、低耐圧トランジスタ部分、中耐圧トランジスタ部分それぞれについて、ソース電極形状及びドレイン電極形状で形成されており、また、高耐圧トランジスタ部分では、ソース電極形状、ドレイン電極形状、及びフィールドプレート形状で形成されている。
【００２８】
レジストパターンＭ１３をマスクとし、導電膜１０をパターニングして、低耐圧トランジスタ、中耐圧トランジスタ、高耐圧トランジスタそれぞれのソース電極１０Ｓ及びドレイン電極１０Ｄと、高耐圧トランジスタのフィールドプレート１０ＦＰを形成する。その後、レジストパターンＭ１３を除去する。ゲート電極５とソース電極１０Ｓとの間、及び、ゲート電極５とドレイン電極１０Ｄとの間に、２次元電子ガス層２ＤＥＧを示す。
【００２９】
なお、低耐圧トランジスタのソース電極１０Ｓあるいはドレイン電極１０Ｄが、ゲート電極５の端部上に重なってパターニングされたとしても、ゲート電極５上に残された絶縁膜６により、ソース電極１０Ｓあるいはドレイン電極１０Ｄとゲート電極５との短絡は抑制される。
【００３０】
高耐圧トランジスタのフィールドプレート１０ＦＰは、ゲート電極５とドレイン電極１０Ｄとの間で、絶縁膜７上に配置される。フィールドプレート１０ＦＰへの印加電圧は、例えば０Ｖである。フィールドプレート１０ＦＰにより、ゲート電極５からドレイン電極１０Ｄのゲート端までの間における電界集中を緩和して、耐圧を高めることができる。
【００３１】
図１Ｈを参照する。全面上に、例えば、ＳｉＯをＣＶＤで堆積して、層間絶縁膜１１を形成する。層間絶縁膜１１の上面を、化学機械研磨（ＣＭＰ）で平坦化する。
【００３２】
図１Ｉを参照する。層間絶縁膜１１上に、レジストパターンＭ１４を形成する。レジストパターンＭ１４は、各ソース電極１０Ｓを露出するコンタクトホール形状の開口、及び、各ドレイン電極１０Ｄを露出するコンタクトホール形状の開口を有する。
【００３３】
レジストパターンＭ１４をマスクとし、層間絶縁膜１１をエッチングして、ソース電極１０Ｓを露出するコンタクトホール１２Ｓ、及び、ドレイン電極１０Ｄを露出するコンタクトホール１２Ｄを形成する。その後、レジストパターンＭ１４を除去する。
【００３４】
図１Ｊを参照する。コンタクトホール１２Ｓ及びコンタクトホール１２Ｄを埋め込んで、全面上に、導電膜１３を形成する。導電膜１３は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ａｌ層あるいはＡｌＣｕ層あるいはＴｉＮ層あるいはＷ層を、スパッタリングあるいはＣＶＤで形成する。
【００３５】
図１Ｋを参照する。導電膜１３上に、各ソース電極１０Ｓに接続する配線形状、及び、各ドレイン電極１０Ｄに接続する配線形状のレジストパターンＭ１５を形成する。レジストパターンＭ１５をマスクとし、導電膜１３をパターニングして、配線層１３Ｓ及び配線層１３Ｄを形成する。その後、レジストパターンＭ１５を除去する。
【００３６】
第１実施例の配線層１３Ｓ及び配線層１３Ｄは、層間絶縁膜１１に埋め込まれた導電プラグ部分と、層間絶縁膜１１上に配置された配線部分とが、一体的に形成される。
【００３７】
さらに、必要に応じて上方に多層配線構造を形成することができる。このようにして、第１実施例による半導体装置が形成される。
【００３８】
次に、第２実施例による半導体装置の製造方法について説明する。図２Ａ〜図２Ｄは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【００３９】
まず、第１実施例で図１Ｉを参照して説明した工程までと同様にして、層間絶縁膜１１にコンタクトホール１２Ｓ及びコンタクトホール１２Ｄを形成する。
【００４０】
図２Ａを参照する。コンタクトホール１２Ｓ及びコンタクトホール１２Ｄを埋め込んで、全面上に、導電膜２１を形成する。導電膜２１は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ｗ層をＣＶＤで形成する。
【００４１】
図２Ｂを参照する。導電膜２１の上部をＣＭＰで除去して、層間絶縁膜１１を露出させる。これにより、コンタクトホール１２Ｓ及びコンタクトホール１２Ｄに、それぞれ導電プラグ２１Ｓ及び導電プラグ２１Ｄが形成される。
【００４２】
図２Ｃを参照する。導電プラグ２１Ｓ及び導電プラグ２１Ｄを覆って、全面上に、導電膜２２を形成する。導電膜２２は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ａｌ層あるいはＡｌＣｕ層あるいはＴｉＮ層あるいはＷ層を、スパッタリングあるいはＣＶＤで形成する。
【００４３】
図２Ｄを参照する。導電膜２２上に、各導電プラグ２１Ｓに接続する配線形状、及び、各導電プラグ２１Ｄに接続する配線形状のレジストパターンＭ２１を形成する。レジストパターンＭ２１をマスクとし、導電膜２２をパターニングして、配線２２Ｓ及び配線２２Ｄを形成する。その後、レジストパターンＭ２１を除去する。
【００４４】
第２実施例のように、ソース電極１０Ｓに接続する配線層や、ドレイン電極１０Ｄに接続する配線層について、層間絶縁膜１１に埋め込まれた導電プラグ部分と、層間絶縁膜１１上に配置された配線部分とを、別々の工程で形成することもできる。
【００４５】
さらに、必要に応じて上方に多層配線構造を形成することができる。このようにして、第２実施例による半導体装置が形成される。
【００４６】
次に、第３実施例による半導体装置の製造方法について説明する。図３Ａ〜図３Ｆは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【００４７】
まず、第１実施例で図１Ｅを参照して説明した工程までと同様にして、絶縁膜７にコンタクトホール９Ｓ及びコンタクトホール９Ｄを形成する。
【００４８】
図３Ａを参照する。コンタクトホール９Ｓ及びコンタクトホール９Ｄを埋め込んで、全面上に、導電膜３１を形成する。導電膜３１は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ｗ層をＣＶＤで形成する。
【００４９】
図３Ｂを参照する。導電膜３１の上部をＣＭＰで除去する。低耐圧トランジスタでは、ゲート電極５上方で絶縁膜６が露出し、コンタクトホール９Ｓ及びコンタクトホール９Ｄの外側で絶縁膜７が露出し、コンタクトホール９Ｓ内にソース電極３１Ｓが形成され、コンタクトホール９Ｄ内にドレイン電極３１Ｄが形成される。
【００５０】
中耐圧トランジスタ及び高耐圧トランジスタでは、ゲート電極５の上方で導電膜３１とともに絶縁膜７が除去されて絶縁膜６が露出し、コンタクトホール９Ｓ及びコンタクトホール９Ｄの外側で絶縁膜７が露出し、コンタクトホール９Ｓ内にソース電極３１Ｓが形成され、コンタクトホール９Ｄ内にドレイン電極３１Ｄが形成される。
【００５１】
第１実施例のような導電膜のパターニングでソース電極及びドレイン電極を形成する方法に限らず、第３実施例のように、導電膜の不要部を研磨除去してソース電極及びドレイン電極を形成することもできる。
【００５２】
図３Ｃを参照する。全面上に、導電膜３２を形成する。導電膜３２は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ａｌ層あるいはＡｌＣｕ層あるいはＴｉＮ層あるいはＷ層を、スパッタリングあるいはＣＶＤで形成する。
【００５３】
図３Ｄを参照する。導電膜３２上に、レジストパターンＭ３１を形成する。レジストパターンＭ３１は、低耐圧トランジスタ部分、中耐圧トランジスタ部分、高耐圧トランジスタ部分それぞれについて、ソース電極３１Ｓに接続する配線形状、及び、ドレイン電極３１Ｄに接続する配線形状を有するとともに、高耐圧トランジスタ部分では、フィールドプレート形状を有する。
【００５４】
レジストパターンＭ３１をマスクとし、導電膜３２をパターニングして、配線３２Ｓ、配線３２Ｄ、及びフィールドプレート３２ＦＰを形成する。その後、レジストパターンＭ３１を除去する。
【００５５】
図３Ｅを参照する。全面上に、例えば、ＳｉＯをＣＶＤで堆積して、層間絶縁膜３３を形成する。層間絶縁膜３３の上面を、ＣＭＰで平坦化する。
【００５６】
図３Ｆを参照する。層間絶縁膜３３上に、レジストパターンＭ３２を形成する。レジストパターンＭ３２は、配線３２Ｓを露出するコンタクトホール形状の開口、及び、配線３２Ｄを露出するコンタクトホール形状の開口を有する。
【００５７】
レジストパターンＭ３２をマスクとし、層間絶縁膜３３をエッチングして、配線３２Ｓを露出するコンタクトホール３４Ｓ、及び、配線３２Ｄを露出するコンタクトホール３４Ｄを形成する。その後、レジストパターンＭ３２を除去する。
【００５８】
さらに、必要に応じて上方に多層配線構造を形成することができる。このようにして、第３実施例による半導体装置が形成される。
【００５９】
次に、第４実施例による半導体装置の製造方法について説明する。図４Ａ〜図４Ｈは、第４実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【００６０】
まず、第１実施例で図１Ｃを参照して説明した工程までと同様にして、ゲート電極５上に絶縁膜６が残った構造を形成する。
【００６１】
図４Ａを参照する。第１実施例で図１Ｄを参照して説明した絶縁膜７の形成工程と同様に、ゲート電極５上に絶縁膜６が積層された構造を覆って、ＡｌＧａＮ層４上に、絶縁膜４１を形成する。
【００６２】
第１実施例（〜第３実施例）では、低耐圧トランジスタのソース電極及びドレイン電極のゲート端の位置を、セルフアラインで決定した。中耐圧トランジスタ及び高耐圧トランジスタにおいても、ゲート・ソース間の電位差は、最大で例えば１０Ｖ程度に留まる。そこで、第４実施例では、以下に説明するように、中耐圧トランジスタ及び高耐圧トランジスタのソース電極のゲート端の位置も、セルフアラインで決定する。
【００６３】
図４Ｂを参照する。絶縁膜４１上にレジストパターンＭ４１を形成する。レジストパターンＭ４１をマスクとし、絶縁膜４１を異方性ドライエッチングして、ソース電極形成用のコンタクトホール４２Ｓと、ドレイン電極形成用のコンタクトホール４２Ｄとを形成する。
【００６４】
第４実施例によるレジストパターンＭ４１の開口形状は、以下のようなものである。低耐圧トランジスタ部分の開口４３ＳＤは、第１実施例によるレジストパターンＭ１２の開口８ＳＤと同様である。低耐圧トランジスタ部分について、第１実施例と同様に、ゲート電極５のソース電極側及びドレイン電極側の側面にサイドウォール絶縁膜４１ＳＷが形成されるとともに、コンタクトホール４２Ｓ及びコンタクトホール４２Ｄが形成される。
【００６５】
中耐圧トランジスタ部分及び高耐圧トランジスタ部分において、ソース電極形成用の開口４３Ｓは、ゲート電極５のソース電極側端部上まで重なり、ゲート電極形成領域を露出する。ドレイン電極形成用の開口４３Ｄは、第１実施例によるレジストパターンＭ１２の開口８Ｄと同様である。ゲート電極５のドレイン電極側端部は、レジストパターンＭ４１に覆われている。
【００６６】
従って、第４実施例では、中耐圧トランジスタ部分及び高耐圧トランジスタ部分においても、ゲート電極５のソース電極側側面にはサイドウォール絶縁膜４１ＳＷが形成されて、コンタクトホール４２Ｓが形成される。つまり、中耐圧トランジスタ及び高耐圧トランジスタにおいても、ソース電極のゲート端の位置がセルフアラインで決定される。
【００６７】
なお、コンタクトホール４２Ｓ及びコンタクトホール４２Ｄが形成された絶縁膜４１をマスクとして、さらに、ＡｌＧａＮ層４を除去することもできる。
【００６８】
図４Ｃを参照する。第１実施例で図１Ｆを参照して説明した導電膜１０の形成工程と同様にして、コンタクトホール４２Ｓ及びコンタクトホール４２Ｄを覆って、全面上に導電膜４４を形成する。
【００６９】
図４Ｄを参照する。第１実施例で図１Ｇを参照して説明した工程と同様にして、ソース電極形状、ドレイン電極形状、及びフィールドプレート形状で形成されたレジストパターンＭ４２を形成する。レジストパターンＭ４２をマスクとし、導電膜４４をパターニングして、ソース電極４４Ｓ、ドレイン電極４４Ｄ、及びフィールドプレート４４ＦＰを形成する。その後、レジストパターンＭ４２を除去する。
【００７０】
図４Ｅを参照する。第１実施例で図１Ｈを参照して説明した層間絶縁膜１１の形成工程と同様にして、全面上に層間絶縁膜４５を形成する。
【００７１】
図４Ｆを参照する。第１実施例で図１Ｉを参照して説明した工程と同様にして、層間絶縁膜４５上に、ソース電極４４Ｓを露出するコンタクトホール形状の開口、及び、ドレイン電極４４Ｄを露出するコンタクトホール形状の開口を有するレジストパターンＭ４３を形成する。
【００７２】
レジストパターンＭ４３をマスクとし、層間絶縁膜４５をエッチングして、ソース電極４４Ｓを露出するコンタクトホール４６Ｓ、及び、ドレイン電極４４Ｄを露出するコンタクトホール４６Ｄを形成する。その後、レジストパターンＭ４３を除去する。
【００７３】
図４Ｇを参照する。第１実施例で図１Ｊを参照して説明した導電膜１３の形成工程と同様にして、コンタクトホール４６Ｓ及びコンタクトホール４６Ｄを埋め込んで、全面上に導電膜４７を形成する。
【００７４】
図４Ｈを参照する。第１実施例で図１Ｋを参照して説明した工程と同様にして、導電膜４７上に、ソース電極４４Ｓに接続する配線形状、及び、ドレイン電極４４Ｄに接続する配線形状レジストパターンＭ４４を形成する。
【００７５】
レジストパターンＭ４４をマスクとし、導電膜４７をパターニングして、配線層４７Ｓ及び配線層４７Ｄを形成する。その後、レジストパターンＭ４４を除去する。
【００７６】
さらに、必要に応じて上方に多層配線構造を形成することができる。このようにして、第４実施例による半導体装置が形成される。
【００７７】
次に、第５実施例による半導体装置の製造方法について説明する。第５実施例は、中耐圧トランジスタ及び高耐圧トランジスタにおいてもソース電極ゲート端位置をセルフアラインで決定するようにした第４実施例に、第２実施例の配線形成方法を適用した例である。図５Ａ〜図５Ｄは、第５実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
まず、第４実施例で図４Ｆを参照して説明した工程までと同様にして、層間絶縁膜４５にコンタクトホール４６Ｓ及びコンタクトホール４６Ｄを形成する。
【００７８】
図５Ａを参照する。第２実施例で図２Ａを参照して説明した導電膜２１の形成工程と同様にして、コンタクトホール４６Ｓ及びコンタクトホール４６Ｄを埋め込んで、全面上に導電膜５１を形成する。
【００７９】
図５Ｂを参照する。第２実施例で図２Ｂを参照して説明した工程と同様にして、導電膜５１の上部をＣＭＰで除去し、コンタクトホール４６Ｓ及びコンタクトホール４６Ｄに、それぞれ導電プラグ５１Ｓ及び導電プラグ５１Ｄを形成する。
【００８０】
図５Ｃを参照する。第２実施例で図２Ｃを参照して説明した導電膜２２の形成工程と同様にして、全面上に導電膜５２を形成する。
【００８１】
図５Ｄを参照する。第２実施例で図２Ｄを参照して説明した工程と同様にして、導電膜５２上に、導電プラグ５１Ｓに接続する配線形状、及び、導電プラグ５１Ｄに接続する配線形状のレジストパターンＭ５１を形成する。レジストパターンＭ５１をマスクとし、導電膜５２をパターニングして、配線５２Ｓ及び配線５２Ｄを形成する。その後、レジストパターンＭ５１を除去する。さらに、必要に応じて上方に多層配線構造を形成することができる。このようにして、第５実施例による半導体装置が形成される。
【００８２】
次に、第６実施例による半導体装置の製造方法について説明する。第６実施例は、中耐圧トランジスタ及び高耐圧トランジスタにおいてもソース電極ゲート端位置をセルフアラインで決定するようにした第４実施例に、第３実施例のソース電極・ドレイン電極形成方法を適用した例である。図６Ａ〜図６Ｆは、第６実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【００８３】
まず、第４実施例で図４Ｂを参照して説明した工程までと同様にして、絶縁膜４１にコンタクトホール４２Ｓ及びコンタクトホール４２Ｄを形成する。
【００８４】
図６Ａを参照する。第３実施例で図３Ａを参照して説明した導電膜３１の形成工程と同様にして、コンタクトホール４２Ｓ及びコンタクトホール４２Ｄを埋め込んで、全面上に導電膜６１を形成する。
【００８５】
図６Ｂを参照する。第３実施例で図３Ｂを参照して説明した工程と同様にして、導電膜６１の上部をＣＭＰで除去し、コンタクトホール４２Ｓ及びコンタクトホール４２Ｄに、それぞれソース電極６１Ｓ及びソース電極６１Ｄを形成する。
【００８６】
図６Ｃを参照する。第３実施例で図３Ｃを参照して説明した導電膜３２の形成工程と同様にして、全面上に導電膜６２を形成する。
【００８７】
図６Ｄを参照する。第３実施例で図３Ｄを参照して説明した工程と同様にして、導電膜６２上に、ソース電極６１Ｓに接続する配線形状、ドレイン電極６１Ｄに接続する配線形状、及び、フィールドプレート形状のレジストパターンＭ６１を形成する。レジストパターンＭ６１をマスクとし、導電膜６２をパターニングして、配線６２Ｓ、配線６２Ｄ、及びフィールドプレート６２ＦＰを形成する。その後、レジストパターンＭ６１を除去する。
【００８８】
図６Ｅを参照する。第３実施例で図３Ｅを参照して説明した層間絶縁膜３３の形成工程と同様にして、全面上に層間絶縁膜６３を形成する。
【００８９】
図６Ｆを参照する。第３実施例で図３Ｆを参照して説明した工程と同様にして、層間絶縁膜６３上に、配線６２Ｓを露出するコンタクトホール形状の開口、及び、配線６２Ｄを露出するコンタクトホール形状の開口を有するレジストパターンＭ６２を形成する。
【００９０】
レジストパターンＭ６２をマスクとし、層間絶縁膜６３をエッチングして、配線６２Ｓを露出するコンタクトホール６４Ｓ、及び、配線６２Ｄを露出するコンタクトホール６４Ｄを形成する。その後、レジストパターンＭ６２を除去する。
【００９１】
さらに、必要に応じて上方に多層配線構造を形成することができる。このようにして、第６実施例による半導体装置が形成される。
【００９２】
次に、第７実施例による半導体装置の製造方法について説明する。図７Ａ〜図７Ｆは、第７実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【００９３】
まず、第１実施例で図１Ｄを参照して説明した工程までと同様にして、ゲート電極５上に絶縁膜６が積層された構造を覆って全面上に絶縁膜７を形成する。
【００９４】
図７Ａを参照する。全面の絶縁膜７を、異方性ドライエッチングする。低耐圧トランジスタ部分、中耐圧トランジスタ部分、及び高耐圧トランジスタ部分において、ゲート電極５と絶縁膜６の積層構造の側面に、サイドウォール絶縁膜７ＳＷが形成される。
【００９５】
図７Ｂを参照する。全面上に、例えば、ＳｉＯをＣＶＤで堆積して、絶縁膜７１を形成する。絶縁膜７１は、絶縁膜６（例えばＳｉＮ膜）やサイドウォール絶縁膜７（例えばＳｉＮ膜）に対して選択的エッチングできる材料とすることが好ましい。そして、絶縁膜７１の上面を、ＣＭＰで平坦化する。
【００９６】
図７Ｃを参照する。絶縁膜７１上に、レジストパターンＭ７１を形成する。レジストパターンＭ７１をマスクとし、絶縁膜７１を異方性ドライエッチングして、ソース電極形成用のコンタクトホール７２Ｓと、ドレイン電極形成用のコンタクトホール７２Ｄとを形成する。例えばＳｉＯによる絶縁膜７１が、例えばＳｉＮによる絶縁膜６及びサイドウォール絶縁膜７ＳＷに対して選択的にエッチングされるようなエッチング条件とすることが好ましい。
【００９７】
レジストパターンＭ７１の開口パターンは、第１実施例で図１Ｅを参照して説明した工程で用いたレジストパターンＭ１２と同様である。つまり、低耐圧トランジスタ部分では、ゲート電極配置領域とその両側領域を露出する開口パターンでエッチングが行われる。サイドウォール絶縁膜７ＳＷの外側で絶縁膜７１がエッチングされ、ゲート電極５及びサイドウォール絶縁膜７ＳＷを挟んで一方側と他方側に、それぞれコンタクトホール７２Ｓとコンタクトホール７２Ｄとが形成される。
【００９８】
また、中耐圧トランジスタ部分及び高耐圧トランジスタ部分では、ソース電極形成領域及びドレイン電極形成領域に配置された開口パターンでエッチングが行われ、コンタクトホール７２Ｓとコンタクトホール７２Ｄとが形成される。
【００９９】
さらに、レジストパターンＭ７１及び絶縁膜７１をマスクとして、コンタクトホール７２Ｓとコンタクトホール７２Ｄの底に露出したＡｌＧａＮ層４をエッチングする。その後、レジストパターンＭ７１を除去する。このように、第７実施例では、ＡｌＧａＮ層４までを除去し、底にＧａＮ層３が露出したコンタクトホール７２Ｓ及びコンタクトホール７２Ｄを形成する。
【０１００】
図７Ｄを参照する。コンタクトホール７２Ｓ及びコンタクトホール７２Ｄを埋め込んで、全面上に、導電膜７３を形成する。導電膜７３は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ｗ層をＣＶＤで形成する。
【０１０１】
導電膜７３の上部をＣＭＰで除去して、絶縁膜７１及び絶縁膜６を露出させる。これにより、コンタクトホール７２Ｓ及びコンタクトホール７２Ｄに、それぞれソース電極７３Ｓ及びソース電極７３Ｄが形成される。
【０１０２】
図７Ｅを参照する。全面上に、例えば、ＳｉＯをＣＶＤで堆積して、層間絶縁膜７４を形成する。
【０１０３】
層間絶縁膜７４上に、レジストパターンＭ７２を形成する。レジストパターンＭ７２は、ソース電極７３Ｓを露出するコンタクトホール形状の開口、ソース電極７３Ｄを露出するコンタクトホール形状の開口、及び、高耐圧トランジスタのフィールドプレート形状の開口を有する。
【０１０４】
レジストパターンＭ７２をマスクとし、層間絶縁膜７４をエッチングして、ソース電極７３Ｓを露出するコンタクトホール７５Ｓ、ドレイン電極７３Ｄを露出するコンタクトホール７５Ｄ、及び、底に絶縁膜７１が露出し、フィールドプレートが埋め込まれる凹部７５ＦＰを形成する。その後、レジストパターンＭ７２を除去する。
【０１０５】
図７Ｆを参照する。コンタクトホール７５Ｓ、コンタクトホール７５Ｄ、及び凹部７５ＦＰを埋め込んで、全面上に、導電膜７６を形成する。導電膜７６は、例えば以下のように形成される。まず、バリアメタル層として、Ｔｉ膜とＴｉＮ膜の積層を、スパッタリングで形成する。バリアメタル層上に、Ａｌ層あるいはＡｌＣｕ層あるいはＴｉＮ層あるいはＷ層を、スパッタリングあるいはＣＶＤで形成する。
【０１０６】
導電膜７６上に、ソース電極７３Ｓに接続する配線形状、ドレイン電極７３Ｄに接続する配線形状、及び、フィールドプレート形状のレジストパターンＭ７３を形成する。レジストパターンＭ７３をマスクとし、導電膜７６をパターニングして、配線層７６Ｓ、配線層７６Ｄ、及びフィールドプレート７６ＦＰを形成する。その後、レジストパターンＭ７３を除去する。
【０１０７】
さらに、必要に応じて上方に多層配線構造を形成することができる。このようにして、第７実施例による半導体装置が形成される。
なお、第７実施例の変形例として、第４実施例等と同様に、中耐圧トランジスタ及び高耐圧トランジスタのソース電極のゲート端の位置を、セルフアラインで決定させるようにすることもできる。
【０１０８】
次に、図８を参照して、第８実施例による半導体装置について説明する。図８は、第８実施例によるトランジスタの概略断面図である。第８実施例のトランジスタは、ゲート電極５とドレイン電極１０Ｄとの間のフィールドプレート１０ＦＰに加え、ゲート電極５とソース電極１０Ｓとの間にもフィールドプレート１０ＦＰＳを形成した構造である。第８実施例のトランジスタは、第１実施例の高耐圧トランジスタの製造工程を適宜変更して形成することができる。なお、ドレイン電極側フィールドプレート１０ＦＰとソース電極側フィールドプレート１０ＦＰＳとを電気的に接続することもできる。
【０１０９】
以上、第１実施例〜第８実施例に沿って説明したように、ＧａＮ系半導体を用いたＨＥＭＴについて、低耐圧、中耐圧、及び高耐圧のトランジスタを、同一基板上に同時形成することができる。
【０１１０】
次に、応用例による絶縁型直流-直流（ＤＣＤＣ）コンバータについて説明する。絶縁型ＤＣＤＣコンバータは、電源装置の一部であり、力率改善回路で生成された例えば３８０Ｖの電源電圧を、例えば４８Ｖ程度に降圧する回路である。
【０１１１】
図９は、第１応用例による絶縁型ＤＣＤＣコンバータの概略的な回路図である。絶縁型ＤＣＤＣコンバータは、入力電圧（例えば３８０Ｖ）が入力される入力回路１０１Ａと、出力電圧（例えば４８Ｖ）が出力される出力回路１０１Ｂとが、電気的に相互に絶縁されており、入力回路１０１Ａの接地基準電圧ＶＳＳ１と、出力回路１０１Ｂの接地基準電圧ＶＳＳ２とが独立している。
【０１１２】
入力回路１０１Ａは、駆動回路１０２と、ゲートドライバー１０３と、制御回路１０４とを含んで形成される。駆動回路１０２、ゲートドライバー１０３、及び制御回路１０４は、同一の半導体チップ１０５上に形成されている。
【０１１３】
駆動回路１０２に、入力電圧ＶＩＮが入力される。駆動回路１０２は、トランジスタＱＨ１〜ＱＨ４を含んで形成される。トランジスタＱＨ１とトランジスタＱＨ２の直列接続と、トランジスタＱＨ３とトランジスタＱＨ４の直列接続とが、入力電圧ＶＩＮと接地基準電圧ＶＳＳ１との間に並列に接続されている。トランジスタＱＨ１とトランジスタＱＨ３が入力電圧ＶＩＮ側に配置され、トランジスタＱＨ２とトランジスタＱＨ４が接地基準電圧ＶＳＳ１側に配置されている。
【０１１４】
ゲートドライバー１０３から供給される制御信号Ｇ１〜Ｇ４が、それぞれ、トランジスタＱＨ１〜ＱＨ４のゲート電極に入力され、各トランジスタＱＨ１〜ＱＨ４のオンオフを制御する。
【０１１５】
トランジスタＱＨ２のドレイン電極とトランジスタＱＨ１のソース電極との接続点であるノードＮ１と、トランジスタＱＨ４のドレイン電極とトランジスタＱＨ３のソース電極との接続点であるノードＮ２との間に、コイルＬ１が接続されている。
【０１１６】
制御信号Ｇ１〜Ｇ４は、トランジスタＱＨ１とトランジスタＱＨ４とがオンとなり、トランジスタＱＨ２とトランジスタＱＨ３とがオフとなる第１の期間と、トランジスタＱＨ１とトランジスタＱＨ４とがオフとなり、トランジスタＱＨ２とトランジスタＱＨ３とがオンとなる第２の期間とを、周期的に切り替える。切り替えの周波数は、例えば１００ｋＨｚ程度である。
【０１１７】
第１の期間では、電流が、トランジスタＱＨ１、ノードＮ１、コイルＬ１、ノードＮ２、及びトランジスタＱＨ４を経由する向きで流れる。一方、第２の期間では、電流が、トランジスタＱＨ３、ノードＮ２、コイルＬ１、ノードＮ１、及びトランジスタＱＨ２を経由する向きで流れる。つまり、第１の期間では、ノードＮ１からノードＮ２へ流れる電流方向となり、第２の期間では、反転して、ノードＮ２からノードＮ１へ流れる電流方向となる。従って、第１の期間と第２の期間とを周期的に切り替えることにより、コイルＬ１に交流電流が流れる。
【０１１８】
出力回路１０１Ｂは、直列接続されたコイルＬ２及びＬ３を有する。コイルＬ２及びＬ３が、入力回路１０１ＡのコイルＬ１と結合する。コイルＬ２とコイルＬ３との接続点であるノードＮ４に、接地基準電圧ＶＳＳ２が接続されている。ノードＮ４と反対側のコイルＬ２の端部Ｎ３と、ノードＮ４と反対側のコイルＬ３の端部Ｎ５とが、それぞれ、整流用のダイオードＤ１、Ｄ２を介して、出力点Ｖｏｕｔに接続されている。出力点Ｖｏｕｔと接地基準電圧ＶＳＳ２との間に、キャパシタＣ３が接続され、その先の負荷ＲＬに電力が供給される。
【０１１９】
出力点Ｖｏｕｔから出力されている電圧値のデータが、フォトカプラーＰＣを介して、制御回路１０４の入力端子ＶＳＥＮＳＥに入力される。駆動回路１０２に流れる入力電流が、カレントコイルＣＣにより測定され、入力電流値が、制御回路１０４の入力端子ＣＳＥＮＳＥに入力される。
【０１２０】
制御回路１０４は、入力電流値と出力電圧値とに基づき、所望の出力電圧が得られるように、制御信号ＰＷＭを生成する。制御回路１０４から供給された制御信号ＰＷＭに基づき、ゲートドライバー１０３が、駆動回路１０２の有する各トランジスタＱＨ１〜ＱＨ４の制御信号Ｇ１〜Ｇ４を生成する。
【０１２１】
駆動回路１０２に使用されるトランジスタＱＨ１等は、高耐圧であることが望ましい。一方、制御回路１０４や、ゲートドライバー１０３に使用されるトランジスタは、駆動回路１０２に比べて低耐圧でよい。
【０１２２】
上記実施例で説明した方法を用いれば、低耐圧、中耐圧、及び高耐圧のトランジスタを、同一基板に形成することができ、低耐圧、中耐圧、及び高耐圧のトランジスタを適宜用いて、同一の半導体チップ上に、駆動回路１０２と、ゲートドライバー１０３と、制御回路１０４とを形成することができる。
【０１２３】
駆動回路１０２と、ゲートドライバー１０３と、制御回路１０４とを別々の半導体チップ上に形成した絶縁型ＤＣＤＣコンバータを、比較例とする。応用例の絶縁型ＤＣＤＣコンバータは、駆動回路１０２、ゲートドライバー１０３、及び制御回路１０４が同一半導体チップ上に形成されていることにより、比較例に比べて、例えば高速動作させることができる。
【０１２４】
図１０は、第２応用例による絶縁型ＤＣＤＣコンバータの概略的な回路図である。第１応用例との違いは、駆動回路１０２への入力電流の測定にカレントコイルＣＣを用いていないことである。
【０１２５】
第２応用例では、駆動回路１０２のノードＮ１及びノードＮ２での電圧を測定することにより、駆動回路１０２に流れる電流を測定する。各トランジスタの抵抗は予め測定しておくことができるので、電圧測定により電流値を得ることができる。ノードＮ１の電圧が、制御回路１０４の入力端子ＣＳＥＮＳＥ１に入力され、ノードＮ２の電圧が、制御回路１０４の入力端子ＣＳＥＮＳＥ２に入力される。
【０１２６】
図１１は、第２応用例による電圧測定回路１０４Ｃの主要部分を概略的に示す回路図である。電圧測定回路１０４Ｃは、制御回路１０４に含まれる。代表として、ノードＮ１に接続された入力端子ＣＳＥＮＳＥ１側部分を示すが、ノードＮ２に接続された入力端子ＣＳＥＮＳＥ２側部分も同様な構造である。
【０１２７】
一対のセンストランジスタＱＬ１１及びＱＬ１２を含む差動アンプが形成されている。センストランジスタＱＬ１２のゲート電極に接地基準電圧ＶＳＳ１が入力され、センストランジスタＱＬ１１のゲート電極に、トランジスタＱＨ１１を介しノードＮ１の電圧が入力されて、ノードＮ１の電圧が測定される。
【０１２８】
センストランジスタＱＬ１１及びＱＬ１２は、低耐圧トランジスタで形成されている。トランジスタＱＨ１１は、高耐圧トランジスタで形成されている。駆動回路１０２のトランジスタＱＨ１がオンでトランジスタＱＨ２がオフのとき、ノードＮ１の電圧は、例えば３８０Ｖ近くまで高くなる。このような高い電圧がセンストランジスタＱＬ１１のゲート電極に印加されれば、トランジスタＱＬ１１は破壊されてしまう。そこで、第２応用例の電圧測定回路１０４Ｃでは、トランジスタＱＬ１１とノードＮ１との間に、高耐圧のトランジスタＱＨ１１を挿入している。
【０１２９】
トランジスタＱＨ１１のゲート（ノードＮ１２）の電圧ＶＮ１２は、トランジスタＱＨ１１の閾値Ｖｔｈ＋数ボルトとする。例えば、トランジスタＱＨ１１の閾値を１Ｖとして、トランジスタＱＨ１１のゲート電圧ＶＮ１２を３Ｖとすると、トランジスタＱＨ１１のソース（ノードＮ１１）の電圧、つまり、センストランジスタＱＬ１１のゲートに印加される電圧ＶＮ１１は、２Ｖとなる。ゲート電圧ＶＮ１１が数ボルトに抑えられることにより、トランジスタＱＬ１１の破壊が抑制される。
【０１３０】
なお、駆動回路１０２のトランジスタＱＨ２がオンでトランジスタＱＨ１がオフのときは、ノードＮ１の電圧が、例えば１Ｖ程度まで低くなる。トランジスタＱＨ２がオンでトランジスタＱＨ１がオフのときにも、トランジスタＱＨ１１がオンとなって電圧測定回路１０４Ｃが機能するように、トランジスタＱＨ１１のゲート電圧ＶＮ１２が定められる。
【０１３１】
次に、図１０を再度参照して、第３応用例による絶縁型ＤＣＤＣコンバータについて説明する。第３応用例では、第２応用例と同様に、カレントコイルＣＣを用いずに、駆動回路１０２への入力電流を測定するが、測定回路部分の構造が異なる。また、第３応用例では、図１０に破線で示すように、制御回路１０４に入力電圧ＶＩＮが供給される。
【０１３２】
図１２は、第３応用例による電圧測定回路１０４Ｃの主要部分を概略的に示す回路図である。電圧測定回路１０４Ｃは、制御回路１０４に含まれる。代表として、ノードＮ１に接続された入力端子ＣＳＥＮＳＥ１側部分を示すが、ノードＮ２に接続された入力端子ＣＳＥＮＳＥ２側部分も同様な構造である。
【０１３３】
一対のセンストランジスタＱＭ１１及びＱＭ１２を含む差動アンプが形成されている。電源電圧として、センストランジスタＱＭ１１及びＱＭ１２のドレイン側に入力電圧ＶＩＮが印加されている。センストランジスタＱＭ１２のゲート電極に入力電圧ＶＩＮが入力され、センストランジスタＱＭ１１のゲート電極にノードＮ１の電圧が入力されて、ノードＮ１の電圧が測定される。
【０１３４】
駆動回路１０２のトランジスタＱＨ１がオフでトランジスタＱＨ２がオンのとき、ノードＮ１の電圧は、例えば０Ｖ近くまで低くなり、センストランジスタＱＭ１１のゲート・ドレイン間及びゲート・ソース間の電圧差が、例えば３８０Ｖ近くに高くなってしまう。トランジスタＱＨ１がオフ、トランジスタＱＨ２がオンで、ノードＮ１が低い電位（例えば０Ｖ）まで下がった時、トランジスタＱＭ１２に（ＱＦＰ１３、ＱＭ１２、ＱＦＰ１４の経路で）電流が流れ、ノードＮ１２が高い電位となる。
【０１３５】
第３応用例の電圧測定回路１０４Ｃでは、センストランジスタＱＭ１１のドレイン側にフィールドプレートを形成するとともに、ソース側にもフィールドプレートを形成して、ゲート・ドレイン間及びゲート・ソース間の耐圧を向上させている（第８実施例参照）。図１２では、フィールドプレート形成部をトランジスタとして示し、ドレイン側フィールドプレート形成部をＱＦＰ１１、ソース側フィールドプレート形成部をＱＦＰ１２と示している。
【０１３６】
センストランジスタＱＭ１２についても、センストランジスタＱＭ１１側と対称となるように、ドレイン側フィールドプレートＱＦＰ１３及びソース側フィールドプレートＱＦＰ１４を形成している。
【０１３７】
以上説明したように、ＧａＮ系半導体を用いたＨＥＭＴについて、低耐圧、中耐圧、及び高耐圧のトランジスタを、同一基板上に同時形成することができる。これにより、例えば、絶縁型ＤＣＤＣコンバータの入力回路における駆動回路、ゲートドライバー、及び制御回路を同一の半導体チップ上に形成することができ、例えば動作の高速化を図ることができる。
【０１３８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１３９】
以上説明した第１実施例〜第８実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
基板上方に、第１ＧａＮ系半導体層を形成する工程と、
前記第１ＧａＮ系半導体層上に、前記第１ＧａＮ系半導体層とバンドギャップの異なる第２ＧａＮ系半導体層を形成する工程と、
前記第２ＧａＮ系半導体層上方に、ゲート電極層を形成する工程と、
前記ゲート電極層上に、第１絶縁膜を形成する工程と、
前記ゲート電極層及び前記第１絶縁膜をパターニングして、前記第２ＧａＮ系半導体層上方の第１領域に、第１ゲート電極と前記第１絶縁膜の第１部分とが積層された第１構造を形成し、前記第２ＧａＮ系半導体層上方の第２領域に、第２ゲート電極と前記第１絶縁膜の第２部分とが積層された第２構造を形成する工程と、
前記第１構造及び前記第２構造を覆って、前記第２ＧａＮ系半導体層上方に、第２絶縁膜を形成する工程と、
前記第１ゲート電極とその両側の領域を露出する第１開口、前記第２ゲート電極を挟んで一方側と他方側にそれぞれ配置された第２開口及び第３開口を有する第１マスクを用いて、前記第２絶縁膜を異方性エッチングすることにより、前記第１開口内において、前記第１構造の側面上にサイドウォール絶縁膜を残しつつ、前記第１ゲート電極を挟んで一方側に第１ソース電極形成用コンタクトホールを形成し、他方側に第１ドレイン電極形成用コンタクトホールを形成し、前記第２開口内に、第２ソース電極形成用コンタクトホールを形成し、前記第３開口内に、第２ドレイン電極形成用コンタクトホールを形成する工程と、
前記第１ソース電極形成用コンタクトホール内に第１ソース電極を形成し、前記第１ドレイン電極形成用コンタクトホール内に第１ドレイン電極を形成し、前記第２ソース電極形成用コンタクトホール内に第２ソース電極を形成し、前記第２ドレイン電極形成用コンタクトホール内に第２ドレイン電極を形成する工程と
を有し、
前記第１ゲート電極から前記第１ドレイン電極までの距離に比べて、前記第２ゲート電極から前記第２ドレイン電極までの距離が長い半導体装置の製造方法。
（付記２）
前記第１ソース電極形成用コンタクトホール、前記第１ドレイン電極形成用コンタクトホール、前記第２ソース電極形成用コンタクトホール、及び前記第２ドレイン電極形成用コンタクトホールを形成する工程において、
前記第１マスクは、前記第２開口が前記第２ゲート電極の形成領域上を一部露出し、
前記第２絶縁膜の異方性エッチングは、前記第２構造の前記第２ソース電極側側面上にサイドウォール絶縁膜を残しつつ、前記第２ソース電極形成用コンタクトホールを形成する付記１に記載の半導体装置の製造方法。
（付記３）
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極を形成する工程は、
前記第１ソース電極形成用コンタクトホール、前記第１ドレイン電極形成用コンタクトホール、前記第２ソース電極形成用コンタクトホール、及び、前記第２ドレイン電極形成用コンタクトホールの上方に第１導電膜を形成する工程と、
前記第１ソース電極の形成領域、前記第１ドレイン電極の形成領域、前記第２ソース電極の形成領域、及び、前記第２ドレイン電極の形成領域を覆う第２マスクを用い、前記第１導電膜をパターニングして、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極を形成する工程と
を含む付記１または２に記載の半導体装置の製造方法。
（付記４）
前記第１導電膜をパターニングする工程において、前記第２マスクは、前記第２ゲート電極と前記第２ドレイン電極との間に配置されるフィールドプレートの形成領域を覆い、前記第１導電膜のパターニングにより、フィールドプレートが形成される付記３に記載の半導体装置の製造方法。
（付記５）
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極を形成する工程は、
前記第１ソース電極形成用コンタクトホール、前記第１ドレイン電極形成用コンタクトホール、前記第２ソース電極形成用コンタクトホール、及び、前記第２ドレイン電極形成用コンタクトホールの上方に第２導電膜を形成する工程と、
研磨により、前記第２導電膜の一部と、前記第２構造上方に残った前記第２絶縁膜とを除去して、前記第１ソース電極形成用コンタクトホール内、前記第１ドレイン電極形成用コンタクトホール内、前記第２ソース電極形成用コンタクトホール内、及び、前記第２ドレイン電極形成用コンタクトホール内に、それぞれ、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極を形成する工程と
を含む付記１または２に記載の半導体装置の製造方法。
（付記６）
さらに、
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極を覆って、前記第２絶縁膜上方に、第３導電膜を形成する工程と、
前記第１ソース電極に接続する配線の形成領域、前記第１ドレイン電極に接続する配線の形成領域、前記第２ソース電極に接続する配線の形成領域、及び前記第２ドレイン電極に接続する配線の形成領域を覆うとともに、前記第２ゲート電極と前記第２ドレイン電極との間に配置されるフィールドプレートの形成領域を覆う第３マスクを用い、前記第３導電膜をパターニングして、前記第１ソース電極に接続する配線、前記第１ドレイン電極に接続する配線、前記第２ソース電極に接続する配線、前記第２ドレイン電極に接続する配線、及びフィールドプレートを形成する工程と
を有する付記５に記載の半導体装置の製造方法。
（付記７）
さらに、前記第２絶縁膜上方の、前記第２ゲート電極と前記第２ドレイン電極との間に、フィールドプレートを形成する工程を有する付記１または２に記載の半導体装置の製造方法。
（付記８）
基板上方に、第１ＧａＮ系半導体層を形成する工程と、
前記第１ＧａＮ系半導体層上に、前記第１ＧａＮ系半導体層とバンドギャップの異なる第２ＧａＮ系半導体層を形成する工程と、
前記第２ＧａＮ系半導体層上方に、ゲート電極層を形成する工程と、
前記ゲート電極層上に、第１絶縁膜を形成する工程と、
前記ゲート電極層及び前記第１絶縁膜をパターニングして、前記第２ＧａＮ系半導体層上方の第１領域に、第１ゲート電極と前記第１絶縁膜の第１部分とが積層された第１構造を形成し、前記第２ＧａＮ系半導体層上方の第２領域に、第２ゲート電極と前記第１絶縁膜の第２部分とが積層された第２構造を形成する工程と、
前記第１構造及び前記第２構造を覆って、前記第２ＧａＮ系半導体層上方に、第２絶縁膜を形成する工程と、
前記第２絶縁膜を異方性エッチングして、前記第１構造の側面上及び前記第２構造の側面上にサイドウォール絶縁膜を形成する工程と、
前記第１構造、前記第１構造の側面上の前記サイドウォール絶縁膜、前記第２構造、及び、前記第２構造の側面上の前記サイドウォール絶縁膜を覆って、前記第２ＧａＮ系半導体層上方に、第３絶縁膜を形成する工程と、
前記第１ゲート電極とその両側の領域を露出する第１開口、前記第２ゲート電極を挟んで一方側と他方側にそれぞれ配置された第２開口及び第３開口を有するマスクを用いて、前記第３絶縁膜をエッチングすることにより、前記第１開口内において、前記第１ゲート電極及び前記サイドウォール絶縁膜を挟んで一方側に第１ソース電極形成用コンタクトホールを形成し、他方側に第１ドレイン電極形成用コンタクトホールを形成し、前記第２開口内に、第２ソース電極形成用コンタクトホールを形成し、前記第３開口内に、第２ドレイン電極形成用コンタクトホールを形成する工程と、
前記第１ソース電極形成用コンタクトホール内に第１ソース電極を形成し、前記第１ドレイン電極形成用コンタクトホール内に第１ドレイン電極を形成し、前記第２ソース電極形成用コンタクトホール内に第２ソース電極を形成し、前記第２ドレイン電極形成用コンタクトホール内に第２ドレイン電極を形成する工程と
を有し、
前記第１ゲート電極から前記第１ドレイン電極までの距離に比べて、前記第２ゲート電極から前記第２ドレイン電極までの距離が長い半導体装置の製造方法。
（付記９）
前記第１ソース電極形成用コンタクトホール、前記第１ドレイン電極形成用コンタクトホール、前記第２ソース電極形成用コンタクトホール、及び前記第２ドレイン電極形成用コンタクトホールを形成する工程において、
前記マスクは、前記第２開口が前記第２ゲート電極の形成領域上を一部露出し、
前記第３絶縁膜のエッチングにより、前記第２開口内において、前記第２構造側面上の前記サイドウォール絶縁膜が露出して、第２ソース電極形成用コンタクトホールが形成される付記８に記載の半導体装置の製造方法。
（付記１０）
さらに、前記第３絶縁膜上方の、前記第２ゲート電極と前記第２ドレイン電極との間に、フィールドプレートを形成する工程を有する付記８または９に記載の半導体装置の製造方法。
【符号の説明】
【０１４０】
１ Ｓｉ基板
２ ＧａＮバッファ層
３ ＧａＮ層
４ ＡｌＧａＮ層
５ ゲート電極層、ゲート電極
６、７ 絶縁膜
７ＳＷ サイドウォール絶縁膜
８ＳＤ、８Ｓ、８Ｄ マスクの開口
９Ｓ、９Ｄ コンタクトホール
１０ 導電膜
１０Ｓ ソース電極
１０Ｄ ドレイン電極
１０ＦＰ フィールドプレート
１１ 層間絶縁膜
１２Ｓ、１２Ｄ コンタクトホール
１３ 導電膜
１３Ｓ、１３Ｄ 配線層
２１、２２ 導電膜
２１Ｓ、２１Ｄ 導電プラグ
２２Ｓ、２２Ｄ 配線
３１ 導電膜
３１Ｓ ソース電極
３１Ｄ ドレイン電極
３２Ｓ、３２Ｄ 配線
３２ＦＰ フィールドプレート
３３ 層間絶縁膜
３４Ｓ、３４Ｄ コンタクトホール
４１ 絶縁膜
４２Ｓ、４２Ｄ コンタクトホール
４３ＳＤ、４３Ｓ、４３Ｄ マスクの開口
４４ 導電膜
４４Ｓ ソース電極
４４Ｄ ドレイン電極
４４ＦＰ フィールドプレート
４５ 層間絶縁膜
４６Ｓ、４６Ｄ コンタクトホール
４７ 導電膜
４７Ｓ、４７Ｄ 配線層
５１、５２ 導電膜
５１Ｓ、５１Ｄ 導電プラグ
５２Ｓ、５２Ｄ 配線
６１ 導電膜
６１Ｓ ソース電極
６１Ｄ ドレイン電極
６２Ｓ、６２Ｄ 配線
６２ＦＰ フィールドプレート
６３ 層間絶縁膜
６４Ｓ、６４Ｄ コンタクトホール
７１ 絶縁膜
７２Ｓ、７２Ｄ コンタクトホール
７３ 導電膜
７３Ｓ ソース電極
７３Ｄ ドレイン電極
７４ 層間絶縁膜
７５Ｓ、７５Ｄ コンタクトホール
７５ＦＰ 凹部
７６Ｓ、７６Ｄ 配線層
７６ＦＰ フィールドプレート
１０ＦＰＳ フィールドプレート
Ｍ１１〜Ｍ１５、Ｍ２１、Ｍ３１、Ｍ３２、Ｍ４１〜Ｍ４４、Ｍ５１、Ｍ６１、Ｍ６２、Ｍ７１〜Ｍ７３ レジストパターン
【特許請求の範囲】
【請求項１】
基板上方に、第１ＧａＮ系半導体層を形成する工程と、
前記第１ＧａＮ系半導体層上に、前記第１ＧａＮ系半導体層とバンドギャップの異なる第２ＧａＮ系半導体層を形成する工程と、
前記第２ＧａＮ系半導体層上方に、ゲート電極層を形成する工程と、
前記ゲート電極層上に、第１絶縁膜を形成する工程と、
前記ゲート電極層及び前記第１絶縁膜をパターニングして、前記第２ＧａＮ系半導体層上方の第１領域に、第１ゲート電極と前記第１絶縁膜の第１部分とが積層された第１構造を形成し、前記第２ＧａＮ系半導体層上方の第２領域に、第２ゲート電極と前記第１絶縁膜の第２部分とが積層された第２構造を形成する工程と、
前記第１構造及び前記第２構造を覆って、前記第２ＧａＮ系半導体層上方に、第２絶縁膜を形成する工程と、
前記第１ゲート電極とその両側の領域を露出する第１開口、前記第２ゲート電極を挟んで一方側と他方側にそれぞれ配置された第２開口及び第３開口を有する第１マスクを用いて、前記第２絶縁膜を異方性エッチングすることにより、前記第１開口内において、前記第１構造の側面上にサイドウォール絶縁膜を残しつつ、前記第１ゲート電極を挟んで一方側に第１ソース電極形成用コンタクトホールを形成し、他方側に第１ドレイン電極形成用コンタクトホールを形成し、前記第２開口内に、第２ソース電極形成用コンタクトホールを形成し、前記第３開口内に、第２ドレイン電極形成用コンタクトホールを形成する工程と、
前記第１ソース電極形成用コンタクトホール内に第１ソース電極を形成し、前記第１ドレイン電極形成用コンタクトホール内に第１ドレイン電極を形成し、前記第２ソース電極形成用コンタクトホール内に第２ソース電極を形成し、前記第２ドレイン電極形成用コンタクトホール内に第２ドレイン電極を形成する工程と
を有し、
前記第１ゲート電極から前記第１ドレイン電極までの距離に比べて、前記第２ゲート電極から前記第２ドレイン電極までの距離が長い半導体装置の製造方法。
【請求項２】
前記第１ソース電極形成用コンタクトホール、前記第１ドレイン電極形成用コンタクトホール、前記第２ソース電極形成用コンタクトホール、及び前記第２ドレイン電極形成用コンタクトホールを形成する工程において、
前記第１マスクは、前記第２開口が前記第２ゲート電極の形成領域上を一部露出し、
前記第２絶縁膜の異方性エッチングは、前記第２構造の前記第２ソース電極側側面上にサイドウォール絶縁膜を残しつつ、前記第２ソース電極形成用コンタクトホールを形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
さらに、前記第２絶縁膜上方の、前記第２ゲート電極と前記第２ドレイン電極との間に、フィールドプレートを形成する工程を有する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
基板上方に、第１ＧａＮ系半導体層を形成する工程と、
前記第１ＧａＮ系半導体層上に、前記第１ＧａＮ系半導体層とバンドギャップの異なる第２ＧａＮ系半導体層を形成する工程と、
前記第２ＧａＮ系半導体層上方に、ゲート電極層を形成する工程と、
前記ゲート電極層上に、第１絶縁膜を形成する工程と、
前記ゲート電極層及び前記第１絶縁膜をパターニングして、前記第２ＧａＮ系半導体層上方の第１領域に、第１ゲート電極と前記第１絶縁膜の第１部分とが積層された第１構造を形成し、前記第２ＧａＮ系半導体層上方の第２領域に、第２ゲート電極と前記第１絶縁膜の第２部分とが積層された第２構造を形成する工程と、
前記第１構造及び前記第２構造を覆って、前記第２ＧａＮ系半導体層上方に、第２絶縁膜を形成する工程と、
前記第２絶縁膜を異方性エッチングして、前記第１構造の側面上及び前記第２構造の側面上にサイドウォール絶縁膜を形成する工程と、
前記第１構造、前記第１構造の側面上の前記サイドウォール絶縁膜、前記第２構造、及び、前記第２構造の側面上の前記サイドウォール絶縁膜を覆って、前記第２ＧａＮ系半導体層上方に、第３絶縁膜を形成する工程と、
前記第１ゲート電極とその両側の領域を露出する第１開口、前記第２ゲート電極を挟んで一方側と他方側にそれぞれ配置された第２開口及び第３開口を有するマスクを用いて、前記第３絶縁膜をエッチングすることにより、前記第１開口内において、前記第１ゲート電極及び前記サイドウォール絶縁膜を挟んで一方側に第１ソース電極形成用コンタクトホールを形成し、他方側に第１ドレイン電極形成用コンタクトホールを形成し、前記第２開口内に、第２ソース電極形成用コンタクトホールを形成し、前記第３開口内に、第２ドレイン電極形成用コンタクトホールを形成する工程と、
前記第１ソース電極形成用コンタクトホール内に第１ソース電極を形成し、前記第１ドレイン電極形成用コンタクトホール内に第１ドレイン電極を形成し、前記第２ソース電極形成用コンタクトホール内に第２ソース電極を形成し、前記第２ドレイン電極形成用コンタクトホール内に第２ドレイン電極を形成する工程と
を有し、
前記第１ゲート電極から前記第１ドレイン電極までの距離に比べて、前記第２ゲート電極から前記第２ドレイン電極までの距離が長い半導体装置の製造方法。
【請求項５】
さらに、前記第３絶縁膜上方の、前記第２ゲート電極と前記第２ドレイン電極との間に、フィールドプレートを形成する工程を有する請求項４に記載の半導体装置の製造方法。
【請求項１】
基板上方に、第１ＧａＮ系半導体層を形成する工程と、
前記第１ＧａＮ系半導体層上に、前記第１ＧａＮ系半導体層とバンドギャップの異なる第２ＧａＮ系半導体層を形成する工程と、
前記第２ＧａＮ系半導体層上方に、ゲート電極層を形成する工程と、
前記ゲート電極層上に、第１絶縁膜を形成する工程と、
前記ゲート電極層及び前記第１絶縁膜をパターニングして、前記第２ＧａＮ系半導体層上方の第１領域に、第１ゲート電極と前記第１絶縁膜の第１部分とが積層された第１構造を形成し、前記第２ＧａＮ系半導体層上方の第２領域に、第２ゲート電極と前記第１絶縁膜の第２部分とが積層された第２構造を形成する工程と、
前記第１構造及び前記第２構造を覆って、前記第２ＧａＮ系半導体層上方に、第２絶縁膜を形成する工程と、
前記第１ゲート電極とその両側の領域を露出する第１開口、前記第２ゲート電極を挟んで一方側と他方側にそれぞれ配置された第２開口及び第３開口を有する第１マスクを用いて、前記第２絶縁膜を異方性エッチングすることにより、前記第１開口内において、前記第１構造の側面上にサイドウォール絶縁膜を残しつつ、前記第１ゲート電極を挟んで一方側に第１ソース電極形成用コンタクトホールを形成し、他方側に第１ドレイン電極形成用コンタクトホールを形成し、前記第２開口内に、第２ソース電極形成用コンタクトホールを形成し、前記第３開口内に、第２ドレイン電極形成用コンタクトホールを形成する工程と、
前記第１ソース電極形成用コンタクトホール内に第１ソース電極を形成し、前記第１ドレイン電極形成用コンタクトホール内に第１ドレイン電極を形成し、前記第２ソース電極形成用コンタクトホール内に第２ソース電極を形成し、前記第２ドレイン電極形成用コンタクトホール内に第２ドレイン電極を形成する工程と
を有し、
前記第１ゲート電極から前記第１ドレイン電極までの距離に比べて、前記第２ゲート電極から前記第２ドレイン電極までの距離が長い半導体装置の製造方法。
【請求項２】
前記第１ソース電極形成用コンタクトホール、前記第１ドレイン電極形成用コンタクトホール、前記第２ソース電極形成用コンタクトホール、及び前記第２ドレイン電極形成用コンタクトホールを形成する工程において、
前記第１マスクは、前記第２開口が前記第２ゲート電極の形成領域上を一部露出し、
前記第２絶縁膜の異方性エッチングは、前記第２構造の前記第２ソース電極側側面上にサイドウォール絶縁膜を残しつつ、前記第２ソース電極形成用コンタクトホールを形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
さらに、前記第２絶縁膜上方の、前記第２ゲート電極と前記第２ドレイン電極との間に、フィールドプレートを形成する工程を有する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
基板上方に、第１ＧａＮ系半導体層を形成する工程と、
前記第１ＧａＮ系半導体層上に、前記第１ＧａＮ系半導体層とバンドギャップの異なる第２ＧａＮ系半導体層を形成する工程と、
前記第２ＧａＮ系半導体層上方に、ゲート電極層を形成する工程と、
前記ゲート電極層上に、第１絶縁膜を形成する工程と、
前記ゲート電極層及び前記第１絶縁膜をパターニングして、前記第２ＧａＮ系半導体層上方の第１領域に、第１ゲート電極と前記第１絶縁膜の第１部分とが積層された第１構造を形成し、前記第２ＧａＮ系半導体層上方の第２領域に、第２ゲート電極と前記第１絶縁膜の第２部分とが積層された第２構造を形成する工程と、
前記第１構造及び前記第２構造を覆って、前記第２ＧａＮ系半導体層上方に、第２絶縁膜を形成する工程と、
前記第２絶縁膜を異方性エッチングして、前記第１構造の側面上及び前記第２構造の側面上にサイドウォール絶縁膜を形成する工程と、
前記第１構造、前記第１構造の側面上の前記サイドウォール絶縁膜、前記第２構造、及び、前記第２構造の側面上の前記サイドウォール絶縁膜を覆って、前記第２ＧａＮ系半導体層上方に、第３絶縁膜を形成する工程と、
前記第１ゲート電極とその両側の領域を露出する第１開口、前記第２ゲート電極を挟んで一方側と他方側にそれぞれ配置された第２開口及び第３開口を有するマスクを用いて、前記第３絶縁膜をエッチングすることにより、前記第１開口内において、前記第１ゲート電極及び前記サイドウォール絶縁膜を挟んで一方側に第１ソース電極形成用コンタクトホールを形成し、他方側に第１ドレイン電極形成用コンタクトホールを形成し、前記第２開口内に、第２ソース電極形成用コンタクトホールを形成し、前記第３開口内に、第２ドレイン電極形成用コンタクトホールを形成する工程と、
前記第１ソース電極形成用コンタクトホール内に第１ソース電極を形成し、前記第１ドレイン電極形成用コンタクトホール内に第１ドレイン電極を形成し、前記第２ソース電極形成用コンタクトホール内に第２ソース電極を形成し、前記第２ドレイン電極形成用コンタクトホール内に第２ドレイン電極を形成する工程と
を有し、
前記第１ゲート電極から前記第１ドレイン電極までの距離に比べて、前記第２ゲート電極から前記第２ドレイン電極までの距離が長い半導体装置の製造方法。
【請求項５】
さらに、前記第３絶縁膜上方の、前記第２ゲート電極と前記第２ドレイン電極との間に、フィールドプレートを形成する工程を有する請求項４に記載の半導体装置の製造方法。
【図１−１】
【図１−２】
【図１−３】
【図１−４】
【図１−５】
【図２−１】
【図２−２】
【図３−１】
【図３−２】
【図３−３】
【図４−１】
【図４−２】
【図４−３】
【図４−４】
【図５−１】
【図５−２】
【図６−１】
【図６−２】
【図６−３】
【図７−１】
【図７−２】
【図７−３】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１−２】
【図１−３】
【図１−４】
【図１−５】
【図２−１】
【図２−２】
【図３−１】
【図３−２】
【図３−３】
【図４−１】
【図４−２】
【図４−３】
【図４−４】
【図５−１】
【図５−２】
【図６−１】
【図６−２】
【図６−３】
【図７−１】
【図７−２】
【図７−３】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−９８３７４（Ｐ２０１３−９８３７４Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２４０１２６（Ｐ２０１１−２４０１２６）
【出願日】平成２３年１１月１日（２０１１．１１．１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１１月１日（２０１１．１１．１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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