半導体装置の製造方法
【課題】デバイス特性の向上を図る。
【解決手段】本実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法においては、半導体層１０上に、トンネル絶縁膜１１を形成する。トンネル絶縁膜上に、浮遊ゲート電極となる第１導電膜１２を形成する。第１導電膜、トンネル絶縁膜、および半導体層を加工することにより、溝１５を形成する。溝内の下部側に、第１犠牲膜１７を埋め込む。溝内の第１犠牲膜上に、その上面がトンネル絶縁膜の上面よりも高く、第１導電膜の上面よりも低くなるように、第１犠牲膜よりも高密度な第２犠牲膜１８を形成する。第１導電膜上および第２犠牲膜上に、絶縁膜１９を形成する。絶縁膜上に制御ゲート電極となる第２導電膜ＷＬを形成する。第２導電膜を加工することにより、第２犠牲膜を露出する。第１犠牲膜および第２犠牲膜を除去する。
【解決手段】本実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法においては、半導体層１０上に、トンネル絶縁膜１１を形成する。トンネル絶縁膜上に、浮遊ゲート電極となる第１導電膜１２を形成する。第１導電膜、トンネル絶縁膜、および半導体層を加工することにより、溝１５を形成する。溝内の下部側に、第１犠牲膜１７を埋め込む。溝内の第１犠牲膜上に、その上面がトンネル絶縁膜の上面よりも高く、第１導電膜の上面よりも低くなるように、第１犠牲膜よりも高密度な第２犠牲膜１８を形成する。第１導電膜上および第２犠牲膜上に、絶縁膜１９を形成する。絶縁膜上に制御ゲート電極となる第２導電膜ＷＬを形成する。第２導電膜を加工することにより、第２犠牲膜を露出する。第１犠牲膜および第２犠牲膜を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリでは、ＳＴＩ（Shallow Trench Isolation）構造の素子分離方式が用いられている。このＳＴＩ構造として、シリコン酸化膜が用いられている。しかし、素子パターンの微細化に伴い、ＳＴＩのシリコン酸化膜を介して隣接する浮遊ゲート間で電流が漏れてしまうYupin/Enda効果が大きくなる。この漏れ電流により、メモリの読み出しおよび書き込みにおいて誤動作が生じ、特に素子サイズが３０ｎｍ世代以降において顕著になる。このようなYupin/Enda効果を低減するために、ＳＴＩとして種々の材料を選択したり、構造を提案したりすることで、ＳＴＩ中の漏れ電流を低減している。
【０００３】
例えば、上記問題を解決する方法として、ＳＴＩに中空構造（エアギャップ）を用いる方法が挙げられる。エアギャップは、その内部が空気であるため、絶縁性に優れている。また、誘電率が１であるため、漏れ電流を極限まで低減することができる。
【０００４】
しかし、エアギャップの形成において、様々な問題が生じる。例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて埋め込み特性の悪い膜を溝に堆積させることで、溝を埋め込まないようにエアギャップを形成する方法がある。しかし、この方法では、溝の側壁に膜が付着することで、メモリの電荷保持特性に悪影響を与える。また、エアギャップの形成が不十分となり、十分な絶縁性が得られない。
【０００５】
これに対し、一旦溝を犠牲膜で完全に埋め込み、電極間絶縁膜等を形成した後、一部を開口してエッチングにより埋め込まれた犠牲膜を除去する方法などが提案されている。この犠牲膜として、ＰＳＺ（ポリシラザン）膜が用いられる。しかし、ＰＳＺ膜は、比較的エッチング耐性が高いため、エアギャップとなる大きな空洞を形成しにくいという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２５０６５６号公報
【特許文献２】特開２０１０−２７９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
デバイス特性の向上を図る半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本実施形態によれば、半導体装置の製造方法が提供される。前記半導体装置の製造方法においては、半導体層上に、トンネル絶縁膜を形成する。前記トンネル絶縁膜上に、浮遊ゲート電極となる第１導電膜を形成する。前記第１導電膜、前記トンネル絶縁膜、および前記半導体層を加工することにより、溝を形成する。前記溝内の下部側に、第１犠牲膜を埋め込む。前記溝内の前記第１犠牲膜上に、その上面が前記トンネル絶縁膜の上面よりも高く、前記第１導電膜の上面よりも低くなるように、前記第１犠牲膜よりも高密度な第２犠牲膜を形成する。前記第１導電膜上および前記第２犠牲膜上に、絶縁膜を形成する。前記絶縁膜上に制御ゲート電極となる第２導電膜を形成する。前記第２導電膜を加工することにより、前記第２犠牲膜を露出する。前記第１犠牲膜および前記第２犠牲膜を除去する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の構造を示す平面図。
【図２】第１の実施形態に係る半導体装置の構造を示す断面図
【図３】第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図４】図３に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図５】図４に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図６】図５に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図７】図６に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図８】図７に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図９】図８に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１０】図９に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１６】第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１７】図１６に続く、第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１８】図１７に続く、第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１９】図１８に続く、第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図２０】第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２１】図２０に続く、第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２２】図２１に続く、第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２４】図２３に続く、第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２５】図２４に続く、第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２６】図２５に続く、第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２７】図２６に続く、第３の実施形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１１】
＜第１の実施形態＞
図１乃至図１５を用いて、第１の実施形態に係る半導体装置について説明する。第１の実施形態は、ＳＴＩとして設けられた溝１５内に、ＨＳＱ（ハイドロジェンシルセスキオキサン）膜１７と、その上部に位置し、ＨＳＱ膜１７よりもエッチング耐性の強い酸化膜１８とを形成した後、これらを除去することでエアギャップ２０を形成する例である。
【００１２】
［第１の実施形態の構造］
以下に、図１および図２を用いて、第１の実施形態に係る半導体装置の構造について説明する。
【００１３】
図１は、第１の実施形態に係る半導体装置の構造を示す平面図である。
【００１４】
図１に示すように、半導体装置は、複数のビット線ＢＬおよびこれらに直交する複数のワード線ＷＬを備える。
【００１５】
複数のビット線ＢＬと複数のワード線ＷＬとの各交差位置には、メモリセルＭＣが形成される。メモリセルＭＣは、ビット線方向およびこれに直交するワード線方向に、所定間隔を有して配置される。すなわち、メモリセルＭＣは、ビット線方向およびワード線方向にマトリクス状に配置される。
【００１６】
メモリセルＭＣは、ビット線方向に沿った素子領域（ＡＡ：Active Area）に形成される。また、ワード線方向に沿って隣接するメモリセルＭＣは、ビット線方向に沿って形成される素子分離領域（ＳＴＩ）によって区画される。
【００１７】
図２は、第１の実施形態に係る半導体装置の構造を示す断面図である。より具体的には、図２（ａ）は図１のＡ−Ａ線に沿った断面図であり、図２（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図２（ｃ）は図１のＣ−Ｃ線に沿った断面図である。すなわち、図２（ａ）はワード線方向に沿ったメモリセルＭＣの断面図であり、図２（ｂ）はビット線方向に沿った素子分離領域の断面図であり、図２（ｃ）はワード線方向に沿った素子領域の断面図である。ここで、図２において、ビット線ＢＬは省略している。
【００１８】
図２（ａ）乃至（ｃ）に示すように、第１の実施形態に係る半導体装置は、半導体層１０上において、メモリセルＭＣが形成された素子領域（ＡＡ）と、素子領域を区画するＳＴＩ構造からなる素子分離領域とで構成される。
【００１９】
半導体層１０は、例えばシリコン基板であるが、これに限らず、ＳＯＩ（Silicon On Insulating）基板でもよい。半導体層１０は、素子領域と素子分離領域とで段差を有する。より具体的には、半導体層１０は、素子領域において上段面を有し、素子分離領域において下段面を有する。すなわち、半導体層１０は、素子分離領域において溝１５を有する。この溝１５は、ワード線方向における幅が例えば３０ｎｍ以下であり、積層方向における深さが例えば２００ｎｍ以上５００ｎｍ以下であるが、これに限らず、デバイス構造やその世代によって適宜異なる。
【００２０】
素子領域におけるメモリセルＭＣは、半導体層１０上に形成されたトンネル絶縁膜１１、浮遊ゲート電極１２、電極間絶縁膜１９、およびワード線ＷＬ（制御ゲート電極）で構成される。
【００２１】
素子領域において、トンネル絶縁膜１１は、半導体層１０上に形成される。トンネル絶縁膜１１は、例えばシリコン酸化膜またはシリコン窒化膜、もしくはこれらの積層膜で構成される。トンネル絶縁膜１１の膜厚は、例えば８ｎｍ以下である。
【００２２】
浮遊ゲート電極１２は、トンネル絶縁膜１１上に形成される。浮遊ゲート電極１２は、例えばポリシリコン膜で構成されるが、これに限らず、Ｗシリサイド膜またはＣｏシリサイド膜で構成されてもよい。浮遊ゲート電極１２がポリシリコン膜である場合、その膜厚は例えば１００ｎｍである。一方、浮遊ゲート電極１２がＷシリサイド膜またはＣｏシリサイド膜である場合、その膜厚は例えば１００ｎｍ以上２００ｎｍ以下である。この浮遊ゲート電極１２は、電荷蓄積膜として機能する。
【００２３】
電極間絶縁膜１９は、浮遊ゲート電極１２上に形成される。すなわち、電極間絶縁膜１９は、浮遊ゲート電極１２の上面および上側面を覆うように形成される。電極間絶縁膜１９は、例えばシリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が順に形成された積層膜で構成されるが、これに限らない。シリコン酸化膜またはシリコン窒化膜の単層膜で構成されてもよく、もしくはこれらが交互に４層以上形成された積層膜で構成されてもよい。電極間絶縁膜１９の膜厚は、例えば２０ｎｍ程度である。
【００２４】
ワード線ＷＬとなる制御ゲート電極は、電極間絶縁膜１９上に形成される。制御ゲート電極は、例えば、ポリシリコン膜およびＷ膜が順に形成された積層膜で構成されるが、これに限らない。ポリシリコン膜またはＷ膜の単層膜で構成されてもよく、もしくはＷシリサイド膜またはＣｏシリサイド膜で構成されてもよい。制御ゲート電極の膜厚は、例えば５０ｎｍ程度である。
【００２５】
一方、素子分離領域において、半導体層１０に形成された溝１５内にＳＴＩ構造が形成される。図１（ａ）に示すように、ＳＴＩ構造は、ワード線方向に隣接するメモリセルＭＣ間（浮遊ゲート電極１２間）に形成され、ビット線方向に延在する。このＳＴＩ構造は、ライナー膜１６およびエアギャップ２０で構成される。
【００２６】
ライナー膜１６は、溝１５の内面上に形成される。すなわち、ライナー膜１６は、溝１５内における半導体層１０の側面上および底面上、トンネル絶縁膜１１の側面上、および浮遊ゲート電極１２の下側面上に形成される。浮遊ゲート電極１２の下側面上に形成されたライナー膜１６は、浮遊ゲート電極１２の上側面上に形成された電極間絶縁膜１９と接する。ライナー膜１６は、例えばＴＥＯＳ膜またはＨＴＯ膜で構成される。ライナー膜１６の膜厚は、例えば１ｎｍ以上２０ｎｍ以下である。このライナー膜１６は、ＳＴＩ構造の側壁を保護する保護膜として機能する。
【００２７】
エアギャップ２０は、溝１５内のライナー膜１６上に形成される。すなわち、エアギャップ２０は、溝１５内におけるライナー膜１６の底面上および側面上に形成される。図２（ａ）および（ｂ）に示すように、エアギャップ２０の上面上には、電極間絶縁膜１９および図示せぬ層間絶縁膜が形成される。すなわち、エアギャップ２０は、ワード線方向における側面がライナー膜１９に覆われ、上面が電極間絶縁膜１９および層間絶縁膜に覆われる。また、エアギャップ２０の上面は、トンネル絶縁膜１１の上面よりも高く浮遊ゲート電極１２の上面よりも低い。すなわち、隣接する浮遊ゲート電極１２間の少なくとも一部に、エアギャップ２０が形成される。なお、隣接する浮遊ゲート電極１２間の領域のうち、エアギャップ２０が形成される領域をできる限り大きくすることが望ましい。
【００２８】
このエアギャップ２０は、中空構造であり、例えば空気で満たされる。エアギャップ２０がワード線方向に隣接するメモリセルＭＣ間（浮遊ゲート電極１２間）に形成されることで、浮遊ゲート電極１２間の絶縁性を向上させ、漏れ電流を抑制することができる。
【００２９】
なお、本実施形態において、エアギャップ２０の下部に、ＨＳＱ酸化膜１７が形成されてもよい。すなわち、溝１５内におけるライナー膜１６の底面上および下側側面上にＨＳＱ酸化膜１７が形成され、ライナー膜１６の上側側面上にエアギャップ２０が形成される。このＨＳＱ酸化膜１７は、後述する製造工程において、犠牲膜として溝１５内に形成され、除去する際に残存したものである。
【００３０】
このＨＳＱ酸化膜１７は、多くのボイドを含む。このため、ＨＳＱ酸化膜１７は、後述するＰＨＰＳ（ペルヒドロポリシラザン）酸化膜やＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法により形成されるシリコン酸化膜よりも低密度の膜である。
【００３１】
［第１の実施形態の製造方法］
以下に、図３乃至図１５を用いて、第１の実施形態に係る半導体装置の製造方法について説明する。
【００３２】
図３乃至図１５は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。より具体的には、図３（ａ）乃至図１５（ａ）は図１のＡ−Ａ線に沿った断面図であり、図３（ｂ）乃至図１５（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図３（ｃ）乃至図１５（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【００３３】
まず、図３（ａ）乃至（ｃ）に示すように、半導体層１０上に、例えば熱酸化法により、シリコン酸化膜で構成されるトンネル絶縁膜１１が形成される。なお、トンネル絶縁膜１１は、例えばＣＶＤ法またはＡＬＤ法で形成されるシリコン酸化膜またはシリコン窒化膜、もしくはこれらの積層膜で構成されてもよい。トンネル絶縁膜１１の膜厚は、例えば８ｎｍ以下である。
【００３４】
次に、トンネル絶縁膜１１上に、例えばＣＶＤ法またはＡＬＤ法により、浮遊ゲート電極１２が形成される。浮遊ゲート電極１２は、例えば、膜厚が１００ｎｍのポリシリコン膜、または膜厚が１００ｎｍ以上２００ｎｍ以下のＷシリサイド膜もしくはＣｏシリサイド膜で構成される。
【００３５】
次に、浮遊ゲート電極１２上に、例えばＬＰ（Low Pressure）ＣＶＤ法により、ストッパー膜１３が形成される。ストッパー膜１３は、例えば、膜厚が２００ｎｍのシリコン窒化膜、または膜厚が１００ｎｍ以上２００ｎｍ以下のポリシリコン膜で構成される。
【００３６】
次に、ストッパー膜１３上に、例えばＬＰＣＶＤ法により、ハードマスク１４が形成される。ハードマスク１４は、例えば膜厚が３００ｎｍのＴＥＯＳ膜で構成される。
【００３７】
次に、図４（ａ）乃至（ｃ）に示すように、フォトリソグラフィおよびドライエッチング法により、ハードマスク１４をマスクとして、ストッパー膜１３、浮遊ゲート電極膜１２、トンネル絶縁膜１１、および半導体層１０が加工される。これにより、ストッパー膜１３、浮遊ゲート電極膜１２、およびトンネル絶縁膜１１を貫通し、半導体層１０に達する溝１５が形成される。溝１５は、幅が例えば３０ｎｍ以下であり、半導体層１０内における深さが例えば２００ｎｍ以上５００ｎｍ以下であるが、これに限らず、デバイス構造やその世代によって適宜異なる。
【００３８】
なお、このとき、ハードマスク１４も一部エッチングされるが、ストッパー膜１３上に残存する。
【００３９】
次に、図５（ａ）乃至（ｃ）に示すように、例えばＣＶＤ法により、溝１５の内面上に、ライナー膜１６が形成される。すなわち、ライナー膜１６は、溝１５内における半導体層１０の側面上および底面上、トンネル絶縁膜１１の側面上、浮遊ゲート電極１２の側面上、ストッパー膜１３の側面上、ハードマスク１４の側面上、溝１５外におけるハードマスク１４の上面上に形成される。ライナー膜１６は、例えばＴＥＯＳ膜またはＨＴＯ膜で構成される。ライナー膜１６の膜厚は、例えば１ｎｍ以上２０ｎｍ以下である。
【００４０】
ここまでの工程は、上記方法に限らず、公知の種々の方法を用いて行うことができる。
【００４１】
次に、ＳＴＩ構造としてエアギャップ２０の形成工程が行われる。以下に、本実施形態に係るエアギャップ２０の形成工程について詳説する。
【００４２】
まず、図６（ａ）乃至（ｃ）に示すように、塗布法により、全面が覆われるようにライナー膜１６上に、犠牲膜となるＨＳＱ膜１７が形成される。すなわち、ＨＳＱ膜１７は、溝１５内におけるライナー膜１６の底面上および側面上、溝１５外におけるライナー膜１６の上面上に形成される。これにより、溝１５内に、ＨＳＱ膜１７が埋め込まれる。ＨＳＱ膜１７は、塗布法により薄膜形成が可能であり、埋め込み特性に優れている。このため、溝１５の幅が微細化されたとしてもその内部をＨＳＱ膜１７により埋め込むことができる。
【００４３】
その後、酸素雰囲気中または水蒸気中で熱処理することにより、ＨＳＱ膜１７が酸化され、ＨＳＱ酸化膜１７に転換される。このとき、熱処理は、例えば２３０℃以上９００℃以下で行われる。さらに、窒素雰囲気中で熱処理することにより、ＨＳＱ酸化膜１７を硬化させてもよい。
【００４４】
なお、本明細書において、ＨＳＱ酸化膜１７は、ＨＳＱ膜１７から誘導された酸化膜を示す。また、以下において、ＨＳＱ酸化膜１７を単にＨＳＱ膜１７と称する。
【００４５】
このように形成されたＨＳＱ膜１７は、多くのボイドを含む。このため、ＨＳＱ膜１７は、後述するＰＨＰＳ膜やＣＶＤ法またはＡＬＤ法により形成される酸化膜よりも低密度である（膜密度が低い）。また、ＨＳＱ膜１７は、ＰＨＰＳ膜やＣＶＤ法またはＡＬＤ法により形成される酸化膜よりもエッチング耐性が弱い（エッチングレートが高い）。
【００４６】
次に、図７（ａ）乃至（ｃ）に示すように、ストッパー膜１３をストッパーとしてＣＭＰ（Chemical Mechanical Polishing）が行われる。これにより、上部のＨＳＱ膜１７、上部のライナー膜１６、およびハードマスク１４が除去され、ＨＳＱ膜１７、ライナー膜１６、およびストッパー膜１３の上面が平坦化される。
【００４７】
次に、図８（ａ）乃至（ｃ）に示すように、ＨＳＱ膜１７がエッチングされる。このとき、ＨＳＱ膜１７の上面がトンネル絶縁膜１１の上面から下面の高さ付近になるように、ＨＳＱ膜１７が加工されるが、これに限らない。後述するＨＳＱ膜１７の除去工程を考慮すると、ＨＳＱ膜１７の上面がトンネル絶縁膜１１の上面よりも高くなるように加工されることが望ましい。すなわち、溝１５内の下部側がＨＳＱ膜１７によって埋め込まれる。
【００４８】
このとき、ライナー膜１６も同時にエッチングされてもよい。すなわち、ストッパー膜１３および浮遊ゲート電極１２の側面が露出してもよい。また、ライナー膜１６のエッチング耐性は、ＨＳＱ膜１７のエッチング耐性よりも強い。このため、ライナー膜１６の上面がＨＳＱ膜１７の上面よりも高くなるように加工される。
【００４９】
なお、エッチングは、ウェットエッチングでもドライエッチングでもよく、また等方的でも異方的でもよい。ウェットエッチングの場合、エッチング液として例えばＤＨＦ（dilute hydrofluoric acid）が用いられる。
【００５０】
次に、図９（ａ）乃至（ｃ）に示すように、全面が覆われるように、犠牲膜となる酸化膜１８が形成される。すなわち、酸化膜１８は、溝１５内におけるＨＳＱ膜１７の上面上、ライナー膜１６の上面上および側面上、浮遊ゲート電極１２の側面上、ストッパー膜１３の側面上、溝１５外におけるストッパー膜１３の上面上に形成される。これにより、溝１５内の上部側に、酸化膜１８が埋め込まれる。
【００５１】
酸化膜１８は、例えばＣＶＤ法またはＡＬＤ法によって形成されるシリコン酸化膜で構成されてもよいが、埋め込み特性の観点から、塗布法により形成されるＰＨＰＳ膜で構成されることが望ましい。酸化膜１８としてＰＨＰＳ膜が形成される場合、以下のように形成される。
【００５２】
まず、塗布法により、ＰＨＰＳ膜が溝１５内に埋め込まれる。ＰＨＰＳ膜は、塗布法により薄膜形成が可能であり、埋め込み特性に優れている。このため、溝１５の幅が微細化されたとしてもその内部をＰＨＰＳ膜により埋め込むことができる。その後、酸素雰囲気中または水蒸気中で熱処理することにより、ＰＨＰＳ膜が酸化され、ＰＨＰＳ酸化膜に転換される。この熱処理は、浮遊ゲート電極１２、トンネル絶縁膜１１、および半導体層１０がライナー膜１６に覆われていない場合、これらが酸化してしまうことを防ぐために比較的低温、例えば２３０℃以上５００℃以下で行われる。さらに、窒素雰囲気中で熱処理することにより、ＰＨＰＳ酸化膜を硬化させてもよい。このように、埋め込み特性に優れたＰＨＰＳ酸化膜が形成される。
【００５３】
このように形成された酸化膜１８（シリコン酸化膜またはＰＨＰＳ酸化膜）は、その下部に位置するＨＳＱ膜１７よりも高密度な膜である（膜密度が高い）。また、酸化膜１８は、ＨＳＱ膜１７よりもエッチング耐性が強い（エッチングレートが低い）。
【００５４】
次に、図１０（ａ）乃至（ｃ）に示すように、ストッパー膜１３をストッパーとしてＣＭＰが行われる。これにより、上部の酸化膜１８が除去され、酸化膜１８およびストッパー膜１３の上面が平坦化される。
【００５５】
次に、図１１（ａ）乃至（ｃ）に示すように、酸化膜１８がエッチングされる。このとき、酸化膜１８の上面がトンネル絶縁膜１１の上面よりも高く、浮遊ゲート電極１２の上面よりも低くなるように加工される。すなわち、酸化膜１８が浮遊ゲート電極１２側部に位置するように加工されることが望ましい。また、酸化膜１８の上面がライナー膜１６の上面よりも高くなってもよい。すなわち、ライナー膜１６は、酸化膜１８に覆われてもよい。また、溝１５内に形成される酸化膜１８は、その表面形状や高さの均一性が得られる程度で、できる限り少ないほうが望ましい。
【００５６】
なお、エッチングは、ウェットエッチングでもドライエッチングでもよく、また等方的でも異方的でもよい。ウェットエッチングの場合、エッチング液として例えばＤＨＦが用いられる。
【００５７】
次に、図１２（ａ）乃至（ｃ）に示すように、例えばリン酸水溶液を用いたウェットエッチングにより、ストッパー膜１３が除去される。これにより、浮遊ゲート電極１２の上面が露出する。
【００５８】
次に、図１３（ａ）乃至（ｃ）に示すように、例えばＣＶＤ法により、浮遊ゲート電極１２上に、電極間絶縁膜１９が形成される。電極間絶縁膜１９は、例えばシリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が順に形成された積層膜で構成されるが、これに限らない。シリコン酸化膜またはシリコン窒化膜の単層膜で構成されてもよく、もしくはこれらが交互に４層以上形成された積層膜で構成されてもよい。電極間絶縁膜１９の膜厚は、例えば２０ｎｍ程度である。
【００５９】
このとき、電極間絶縁膜１９は、酸化膜１８上にも形成される。言い換えると、酸化膜１８は、電極間絶縁膜１９に覆われる。ここで、酸化膜１８は、ＨＳＱ膜１７よりも高密度に形成される膜である。このため、複数の溝１５において、酸化膜１８の表面形状や高さを均一にさせることができる。これにより、電極間絶縁膜１９の膜厚や構造を均一に形成することができる。
【００６０】
次に、図１４（ａ）乃至（ｃ）に示すように、例えばＣＶＤ法により、浮遊ゲート電極１２上に、ワード線ＷＬとなる制御ゲート電極が形成される。制御ゲート電極は、例えば、ポリシリコン膜およびＷ膜が順に形成された積層膜で構成されるが、これに限らない。ポリシリコン膜またはＷ膜の単層膜で構成されてもよく、もしくはＷシリサイド膜またはＣｏシリサイド膜で構成されてもよい。制御ゲート電極の膜厚は、例えば５０ｎｍ程度である。
【００６１】
次に、図１５（ａ）乃至（ｃ）に示すように、フォトリソグラフィおよびドライエッチング法により、ビット線方向に沿ってワード線ＷＬが加工される。このとき、エッチングは、トンネル絶縁膜１１に達するまで行われる。すなわち、トンネル絶縁膜１１よりも上方に位置する各層が加工される。より具体的には、ワード線ＷＬ、電極間絶縁膜１９、および浮遊ゲート電極１２が加工される。
【００６２】
このとき、前工程において、少なくとも酸化膜１８の一部がトンネル絶縁膜１１よりも上方に位置している。このため、酸化膜１８の一部も同時に加工され、少なくとも酸化膜１８の一部が露出する。なお、図１５において、ＨＳＱ膜１７の一部もトンネル絶縁膜１１より上方に位置する。このため、酸化膜１８を貫通し、ＨＳＱ膜１７の一部に達するように加工される。これにより、酸化膜１８およびＨＳＱ膜１７は、その一部が露出する。
【００６３】
次に、図２（ａ）乃至（ｃ）に示すように、例えば等方的なウェットエッチングにより、ＨＳＱ膜１７および酸化膜１８が除去される。エッチング液として、例えばＤＨＦが用いられる。これにより、溝１５内のライナー膜１６上に、エアギャップ２０が形成される。
【００６４】
このとき、酸化膜１８およびＨＳＱ膜１７の露出した表面から除去されていく。このため、ＨＳＱ膜１７が露出していない場合、エッチング耐性の強い酸化膜１８を除去した後でなければＨＳＱ膜１７を除去できず、ＨＳＱ膜１７の除去が比較的困難になる。このため、前工程において酸化膜１８だけでなく、ＨＳＱ膜１７の表面も露出していることが望ましい。
【００６５】
なお、ＨＳＱ膜１７は、上部側から除去されていくが、下部側まで全て除去しなくてもよい。隣接する浮遊ゲート電極１２間でYupin/Enda効果を抑制できる程度まで除去すればよい。また、このとき、ライナー膜１６も除去され得るが、残存してもよい。
【００６６】
その後、例えばＣＶＤ法により、全面に、例えばＴＥＯＳで構成される図示せぬ層間絶縁膜が形成される。この層間絶縁膜は、ＣＶＤ法等の埋め込み特性の低い方法により形成されるため、エアギャップ２０内には形成されない。
【００６７】
このようにして、本実施形態に係る半導体装置におけるエアギャップ２０が形成される。
【００６８】
［第１の実施形態の効果］
上記第１の実施形態によれば、ＳＴＩとして設けられた溝１５内に、犠牲膜として、膜密度が小さくかつエッチング耐性の弱いＨＳＱ膜１７を形成した後、その上部にＨＳＱ膜１７よりも膜密度が大きくかつエッチング耐性の強い酸化膜１８を形成する。その後、これらを電極間絶縁膜１９およびワード線ＷＬで覆った後、一部を露出して除去することで、ＳＴＩ構造としてエアギャップ２０を形成する。
【００６９】
このように、犠牲膜として膜密度が小さくかつエッチング耐性の弱いＨＳＱ膜１７を用いることで、犠牲膜の除去を容易に行うことができる。すなわち、犠牲膜のエッチング液による溶解性を向上させることができ、エアギャップ２０となるより大きな空洞を形成することができる。したがって、隣接する浮遊ゲート電極１２間のYupin/Enda効果を低減し、デバイス特性の向上を図ることができる。
【００７０】
また、第１の実施形態によれば、犠牲膜として、ＨＳＱ膜１７だけでなく、ＨＳＱ膜１７上に酸化膜１８が形成される。酸化膜１８は、ＨＳＱ膜１７よりもエッチング耐性が強く、膜密度が大きい膜である。このため、複数の溝１５において、酸化膜１８の表面形状や高さの均一性を図ることができる。すなわち、その上部に形成される電極間絶縁膜１９の膜厚や構造を均一に形成することができ、デバイスの信頼性を向上させることできる。
【００７１】
＜第２の実施形態＞
図１６乃至図１９を用いて、第２の実施形態に係る半導体装置について説明する。第２の実施形態は、第１の実施形態における酸化膜１８としてＰＨＰＳ膜２１が形成される場合であり、ＰＨＰＳ膜２１の形成工程において、浮遊ゲート電極１２の表面がライナー膜１６で覆われる例である。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００７２】
［第２の実施形態の製造方法］
以下に、図１６乃至図１９を用いて、第２の実施形態に係る半導体装置の製造方法について説明する。
【００７３】
図１６乃至図１９は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。より具体的には、図１６（ａ）乃至図１９（ａ）は図１のＡ−Ａ線に沿った断面図であり、図１６（ｂ）乃至図１９（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図１６（ｃ）乃至図１９（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【００７４】
まず、第１の実施形態と同様に、図３乃至図７の工程が行われる。すなわち、溝１５を埋め込むようにＨＳＱ膜１７が形成された後、ＨＳＱ膜１７、ライナー膜１６、およびストッパー膜１３の上面が平坦化される。
【００７５】
次に、図１６（ａ）乃至（ｃ）に示すように、ＨＳＱ膜１７がエッチングされる。このとき、ＨＳＱ膜１７の上面がトンネル絶縁膜１１の上面から下面の高さ付近になるように、ＨＳＱ膜１７が加工されるが、これに限らない。後述するＨＳＱ膜１７の除去工程を考慮すると、ＨＳＱ膜１７の上面がトンネル絶縁膜１１の上面よりも高くなるように加工されることが望ましい。
【００７６】
このとき、第２の実施形態において、ライナー膜１６は、エッチングされない。すなわち、ストッパー膜１３および浮遊ゲート電極１２の側面がライナー膜１６に覆われたまま露出しないように、エッチング条件が調整される。
【００７７】
このエッチング条件として、エッチング液に例えばアルカリ溶液を用いたウェットエッチングが挙げられる。ＨＳＱ膜１７は、ライナー膜１６よりもアルカリ溶液に対するエッチング耐性が弱い。このため、アルカリ溶液によるウェットエッチングを行うことで、ＨＳＱ膜１７のみをエッチングすることができる。
【００７８】
次に、図１７（ａ）乃至（ｃ）に示すように、塗布法により、全面が覆われるように、犠牲膜となるＰＨＰＳ膜２１が形成される。すなわち、ＰＨＰＳ膜２１は、溝１５内におけるＨＳＱ膜１７の上面上、ライナー膜１６の側面上、溝１５外におけるライナー膜１６の上面上、ストッパー膜１３の上面上に形成される。これにより、溝１５内の上部側に、ＰＨＰＳ膜２１が埋め込まれる。
【００７９】
その後、酸素雰囲気中または水蒸気中で熱処理することにより、ＰＨＰＳ膜２１が酸化され、ＰＨＰＳ酸化膜２１に転換される。
【００８０】
なお、本明細書において、ＰＨＰＳ酸化膜２１は、ＰＨＰＳ膜２１から誘導された酸化膜を示す。また、以下において、ＰＨＰＳ酸化膜２１を単にＰＨＰＳ膜２１と称する。
【００８１】
このとき、熱処理は、例えば２３０℃以上９００℃以下で行われる。ここで、第２の実施形態において、浮遊ゲート電極１２、トンネル絶縁膜１１、および半導体層１０は、ライナー膜１６で覆われている。このため、ＰＨＰＳ膜２１の酸化工程（熱処理）を比較的高温で行っても、浮遊ゲート電極１２、トンネル絶縁膜１１、および半導体層１０が酸化されることはない。
【００８２】
次に、図１８（ａ）乃至（ｃ）に示すように、ストッパー膜１３をストッパーとしてＣＭＰが行われる。これにより、上部のＰＨＰＳ膜２１が除去され、ＰＨＰＳ膜２１、ライナー膜１６、およびストッパー膜１３の上面が平坦化される。
【００８３】
次に、図１９（ａ）乃至（ｃ）に示すように、ＰＨＰＳ膜２１がエッチングされる。このとき、ＰＨＰＳ膜２１の上面がトンネル絶縁膜１１の上面よりも高く、浮遊ゲート電極１２の上面よりも低くなるように加工される。すなわち、ＰＨＰＳ膜２１が浮遊ゲート電極１２側部に位置するように加工されることが望ましい。
【００８４】
このとき、ライナー膜１６も同時に形成される。すなわち、ストッパー膜１３および浮遊ゲート電極１２の側面が露出する。
【００８５】
なお、エッチングは、ウェットエッチングでもドライエッチングでもよく、また等方的でも異方的でもよい。
【００８６】
その後、第１の実施形態と同様に、図１２乃至図１５、および図２の工程が行われ、本実施形態に係る半導体装置におけるエアギャップ２０が形成される。
【００８７】
［第２の実施形態の効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００８８】
さらに、第２の実施形態では、溝１５にＨＳＱ膜１７を埋め込んだ後にエッチングする際、エッチング条件を調整することにより、ライナー膜１６を除去しない。これにより、浮遊ゲート電極１２、トンネル絶縁膜１１、および半導体層１０の側面をライナー膜１６で覆ったまま、ＰＨＰＳ膜２１の塗布および酸化工程を行うことができる。すなわち、ＰＨＰＳ膜２１の酸化工程における熱処理によって、浮遊ゲート電極１２、トンネル絶縁膜１１、および半導体層１０が酸化されることを抑制することができる。
【００８９】
＜第３の実施形態＞
図２０乃至図２７を用いて、第３の実施形態に係る半導体装置について説明する。第３の実施形態は、第１の実施形態における酸化膜１８としてＰＨＰＳ膜２１が形成される場合であり、ＨＳＱ膜１７とＰＨＰＳ膜２１との間に高密度のシリコン酸化膜２２を形成する例である。なお、第３の実施形態において、上記各実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００９０】
［第３の実施形態の製造方法］
以下に、図２０乃至図２７を用いて、第３の実施形態に係る半導体装置の製造方法について説明する。
【００９１】
図２０乃至図２７は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。より具体的には、図２０（ａ）乃至図２７（ａ）は図１のＡ−Ａ線に沿った断面図であり、図２０（ｂ）乃至図２７（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図２０（ｃ）乃至図２７（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【００９２】
まず、第１の実施形態と同様に、図３乃至図８の工程が行われる。すなわち、溝１５を埋め込むようにＨＳＱ膜１７が形成された後、エッチングされることで、溝１５の下部側にＨＳＱ膜１７が埋め込まれる。
【００９３】
次に、図２０（ａ）乃至（ｃ）に示すように、例えばＡＬＤ法またはＣＶＤ法により、ＨＳＱ膜１７上に、シリコン酸化膜２２が形成される。すなわち、シリコン酸化膜２２は、溝１５内におけるＨＳＱ膜１７の上面上に形成される。これにより、ＨＳＱ膜１７の上面は、シリコン酸化膜２２に覆われる。
【００９４】
このとき、シリコン酸化膜２２は、ＨＳＱ膜１７以外の膜の全面にも形成される。すなわち、シリコン酸化膜２２は、溝１５内におけるライナー膜１６の上面上および側面上、浮遊ゲート電極１２の側面上、ストッパー膜１３の側面上、溝１５外におけるストッパー膜１３の上面上にも形成される。
【００９５】
なお、本明細書において、犠牲膜としてのシリコン酸化膜２２は、塗布法ではなく、例えばＣＶＤ法またはＡＬＤ法等の堆積法によって形成される酸化膜を示す。
【００９６】
シリコン酸化膜２２の膜厚は、例えば３ｎｍ以下である。しかし、これに限らず、シリコン酸化膜２２の膜厚は、後工程においてＰＨＰＳ膜２１がＨＳＱ膜のボイドに侵入しない程度に大きく、犠牲膜としてエッチングしやすい程度に小さければよい。
【００９７】
このように形成されたシリコン酸化膜２２は、その下部に位置するＨＳＱ膜１７および後にその上部に形成されるＰＨＰＳ膜２１よりも高密度な膜である。また、シリコン酸化膜２２は、ＨＳＱ膜１７およびＰＨＰＳ膜２１よりもエッチング耐性が強い。
【００９８】
なお、シリコン酸化膜２２は、ライナー膜１６と同様の効果を有する。すなわち、後述するＰＨＰＳ膜２１の酸化工程において、浮遊ゲート電極１２等がシリコン酸化膜２２で覆われることにより浮遊ゲート電極１２等の酸化を抑制することができる。また、上記観点から、シリコン酸化膜２２は浮遊ゲート電極１２等の表面に残すことが望ましいが、除去してもよい。
【００９９】
次に、図２１（ａ）乃至（ｃ）に示すように、塗布法により、全面が覆われるように、犠牲膜となるＰＨＰＳ膜２１が形成される。すなわち、ＰＨＰＳ膜２１は、溝１５内におけるシリコン酸化膜２２の上面上、ライナー膜１６の側面上、溝１５外におけるライナー膜１６の上面上、ストッパー膜１３の上面上に形成される。これにより、溝１５内の上部側に、ＰＨＰＳ膜２１が埋め込まれる。
【０１００】
その後、酸素雰囲気中または水蒸気中で熱処理することにより、ＰＨＰＳ膜２１が酸化される。この熱処理は、浮遊ゲート電極１２およびトンネル絶縁膜１１がライナー膜１６（および／またはシリコン酸化膜２２）に覆われていない場合、例えば２３０℃以上５００℃以下で行われ、覆われている場合、例えば２３０℃以上９００℃以下で行われる。
【０１０１】
このように形成されたＰＨＰＳ膜２１は、その下部に位置するシリコン酸化膜２２よりも低密度な膜であり、さらに下部に位置するＨＳＱ膜よりも高密度な膜である。また、酸化膜１８は、シリコン酸化膜２２よりもエッチング耐性が弱く、ＨＳＱ膜１７よりもエッチング耐性が強い。
【０１０２】
次に、図２２（ａ）乃至（ｃ）に示すように、ストッパー膜１３をストッパーとしてＣＭＰが行われる。これにより、上部のＰＨＰＳ膜２１が除去され、ＰＨＰＳ膜２１、シリコン酸化膜２２およびストッパー膜１３の上面が平坦化される。
【０１０３】
次に、図２３（ａ）乃至（ｃ）に示すように、ＰＨＰＳ膜２１がエッチングされる。このとき、ＰＨＰＳ膜２１の上面がトンネル絶縁膜１１の上面よりも高く、浮遊ゲート電極１２の上面よりも低くなるように加工される。すなわち、ＰＨＰＳ膜２１が浮遊ゲート電極１２側部に位置するように加工されることが望ましい。
【０１０４】
このとき、シリコン酸化膜２２もエッチングされる。これにより、シリコン酸化膜２２が浮遊ゲート電極１２の側面上から除去されることが望ましいが、一部残存してもよい。
【０１０５】
なお、エッチングは、ウェットエッチングでもドライエッチングでもよく、また等方的でも異方的でもよい。
【０１０６】
次に、図２４（ａ）乃至（ｃ）に示すように、例えばリン酸水溶液を用いたウェットエッチングにより、ストッパー膜１３が除去される。これにより、浮遊ゲート電極１２の上面が露出する。
【０１０７】
次に、図２５（ａ）乃至（ｃ）に示すように、例えばＣＶＤ法により、浮遊ゲート電極１２上に、電極間絶縁膜１９が形成される。このとき、電極間絶縁膜１９は、ＰＨＰＳ膜２１上にも形成される。
【０１０８】
次に、図２６（ａ）乃至（ｃ）に示すように、例えばＣＶＤ法により、浮遊ゲート電極１２上に、ワード線ＷＬとなる制御ゲート電極が形成される。
【０１０９】
次に、図２７（ａ）乃至（ｃ）に示すように、フォトリソグラフィおよびドライエッチング法により、ビット線方向に沿ってワード線ＷＬが加工される。このとき、エッチングは、トンネル絶縁膜１１に達するまで行われる。
【０１１０】
このとき、前工程において、少なくともＰＨＰＳ膜２１の一部がトンネル絶縁膜１１よりも上方に位置している。このため、ＰＨＰＳ膜２１の一部も同時に加工され、少なくともＰＨＰＳ膜２１の一部が露出する。なお、図１５において、シリコン酸化膜２２およびＨＳＱ膜１７の一部もトンネル絶縁膜１１より上方に位置する。このため、ＰＨＰＳ膜２１およびシリコン酸化膜２２を貫通し、ＨＳＱ膜１７の一部に達するように加工される。これにより、ＰＨＰＳ膜２１、シリコン酸化膜２２およびＨＳＱ膜１７は、その一部が露出する。
【０１１１】
次に、図２（ａ）乃至（ｃ）に示すように、例えば等方的なウェットエッチングにより、ＨＳＱ膜１７およびＰＨＰＳ膜２１が除去される。エッチング液として、例えばＤＨＦが用いられる。これにより、溝１５内のライナー膜１６上に、エアギャップ２０が形成される。
【０１１２】
ここで、シリコン酸化膜２２は、ＨＳＱ膜１７およびＰＨＰＳ膜２１よりもエッチング耐性の強い膜である、しかし、シリコン酸化膜２２は、薄く（例えば、３ｎｍ以下で）形成されているため、犠牲膜として機能し、ＨＳＱ膜１７およびＰＨＰＳ膜２１と同時にエッチングされて除去される。
【０１１３】
このようにして、本実施形態に係る半導体装置におけるエアギャップ２０が形成される。
【０１１４】
［第３の実施形態の効果］
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１１５】
ところで、ＨＳＱ膜１７は、ボイドを多く含む膜であり、低密度な膜である。このＨＳＱ膜１７上に塗布法によりＰＨＰＳ膜２１を形成した場合、埋め込み特性の高いＰＨＰＳ膜２１はＨＳＱ膜１７のボイド内に侵入する恐れがある。ＨＳＱ膜１７にＰＨＰＳ膜２１が侵入した場合、高密度かつエッチング耐性の強い膜になってしまう。その結果、これらの膜は、エアギャップ２０の形成のための犠牲膜として除去しにくい膜になってしまう。
【０１１６】
これに対し、第３の実施形態では、ＨＳＱ膜１７とＰＨＰＳ膜２１との界面に、薄いシリコン酸化膜２２が形成される。このシリコン酸化膜２２は、ＡＬＤ法またはＣＶＤ法により形成される埋め込み特性が低く、高密度な膜である。シリコン酸化膜２２は、埋め込み特性が低いためにＨＳＱ膜１７のボイドに侵入することはなく、高密度な膜であるためにＰＨＰＳ膜２１がＨＳＱ膜１７に侵入することを防ぐことができる。
【０１１７】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１１８】
１０…半導体層、１１…トンネル絶縁膜、１２…浮遊ゲート電極、１５…溝、１６…ライナー膜、１７…ＨＳＱ膜、１８…酸化膜、１９…電極間絶縁膜、２１…ＰＨＰＳ膜、２２…シリコン酸化膜。
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリでは、ＳＴＩ（Shallow Trench Isolation）構造の素子分離方式が用いられている。このＳＴＩ構造として、シリコン酸化膜が用いられている。しかし、素子パターンの微細化に伴い、ＳＴＩのシリコン酸化膜を介して隣接する浮遊ゲート間で電流が漏れてしまうYupin/Enda効果が大きくなる。この漏れ電流により、メモリの読み出しおよび書き込みにおいて誤動作が生じ、特に素子サイズが３０ｎｍ世代以降において顕著になる。このようなYupin/Enda効果を低減するために、ＳＴＩとして種々の材料を選択したり、構造を提案したりすることで、ＳＴＩ中の漏れ電流を低減している。
【０００３】
例えば、上記問題を解決する方法として、ＳＴＩに中空構造（エアギャップ）を用いる方法が挙げられる。エアギャップは、その内部が空気であるため、絶縁性に優れている。また、誘電率が１であるため、漏れ電流を極限まで低減することができる。
【０００４】
しかし、エアギャップの形成において、様々な問題が生じる。例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて埋め込み特性の悪い膜を溝に堆積させることで、溝を埋め込まないようにエアギャップを形成する方法がある。しかし、この方法では、溝の側壁に膜が付着することで、メモリの電荷保持特性に悪影響を与える。また、エアギャップの形成が不十分となり、十分な絶縁性が得られない。
【０００５】
これに対し、一旦溝を犠牲膜で完全に埋め込み、電極間絶縁膜等を形成した後、一部を開口してエッチングにより埋め込まれた犠牲膜を除去する方法などが提案されている。この犠牲膜として、ＰＳＺ（ポリシラザン）膜が用いられる。しかし、ＰＳＺ膜は、比較的エッチング耐性が高いため、エアギャップとなる大きな空洞を形成しにくいという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２５０６５６号公報
【特許文献２】特開２０１０−２７９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
デバイス特性の向上を図る半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本実施形態によれば、半導体装置の製造方法が提供される。前記半導体装置の製造方法においては、半導体層上に、トンネル絶縁膜を形成する。前記トンネル絶縁膜上に、浮遊ゲート電極となる第１導電膜を形成する。前記第１導電膜、前記トンネル絶縁膜、および前記半導体層を加工することにより、溝を形成する。前記溝内の下部側に、第１犠牲膜を埋め込む。前記溝内の前記第１犠牲膜上に、その上面が前記トンネル絶縁膜の上面よりも高く、前記第１導電膜の上面よりも低くなるように、前記第１犠牲膜よりも高密度な第２犠牲膜を形成する。前記第１導電膜上および前記第２犠牲膜上に、絶縁膜を形成する。前記絶縁膜上に制御ゲート電極となる第２導電膜を形成する。前記第２導電膜を加工することにより、前記第２犠牲膜を露出する。前記第１犠牲膜および前記第２犠牲膜を除去する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の構造を示す平面図。
【図２】第１の実施形態に係る半導体装置の構造を示す断面図
【図３】第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図４】図３に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図５】図４に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図６】図５に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図７】図６に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図８】図７に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図９】図８に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１０】図９に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１６】第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１７】図１６に続く、第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１８】図１７に続く、第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１９】図１８に続く、第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図２０】第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２１】図２０に続く、第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２２】図２１に続く、第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２４】図２３に続く、第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２５】図２４に続く、第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２６】図２５に続く、第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２７】図２６に続く、第３の実施形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１１】
＜第１の実施形態＞
図１乃至図１５を用いて、第１の実施形態に係る半導体装置について説明する。第１の実施形態は、ＳＴＩとして設けられた溝１５内に、ＨＳＱ（ハイドロジェンシルセスキオキサン）膜１７と、その上部に位置し、ＨＳＱ膜１７よりもエッチング耐性の強い酸化膜１８とを形成した後、これらを除去することでエアギャップ２０を形成する例である。
【００１２】
［第１の実施形態の構造］
以下に、図１および図２を用いて、第１の実施形態に係る半導体装置の構造について説明する。
【００１３】
図１は、第１の実施形態に係る半導体装置の構造を示す平面図である。
【００１４】
図１に示すように、半導体装置は、複数のビット線ＢＬおよびこれらに直交する複数のワード線ＷＬを備える。
【００１５】
複数のビット線ＢＬと複数のワード線ＷＬとの各交差位置には、メモリセルＭＣが形成される。メモリセルＭＣは、ビット線方向およびこれに直交するワード線方向に、所定間隔を有して配置される。すなわち、メモリセルＭＣは、ビット線方向およびワード線方向にマトリクス状に配置される。
【００１６】
メモリセルＭＣは、ビット線方向に沿った素子領域（ＡＡ：Active Area）に形成される。また、ワード線方向に沿って隣接するメモリセルＭＣは、ビット線方向に沿って形成される素子分離領域（ＳＴＩ）によって区画される。
【００１７】
図２は、第１の実施形態に係る半導体装置の構造を示す断面図である。より具体的には、図２（ａ）は図１のＡ−Ａ線に沿った断面図であり、図２（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図２（ｃ）は図１のＣ−Ｃ線に沿った断面図である。すなわち、図２（ａ）はワード線方向に沿ったメモリセルＭＣの断面図であり、図２（ｂ）はビット線方向に沿った素子分離領域の断面図であり、図２（ｃ）はワード線方向に沿った素子領域の断面図である。ここで、図２において、ビット線ＢＬは省略している。
【００１８】
図２（ａ）乃至（ｃ）に示すように、第１の実施形態に係る半導体装置は、半導体層１０上において、メモリセルＭＣが形成された素子領域（ＡＡ）と、素子領域を区画するＳＴＩ構造からなる素子分離領域とで構成される。
【００１９】
半導体層１０は、例えばシリコン基板であるが、これに限らず、ＳＯＩ（Silicon On Insulating）基板でもよい。半導体層１０は、素子領域と素子分離領域とで段差を有する。より具体的には、半導体層１０は、素子領域において上段面を有し、素子分離領域において下段面を有する。すなわち、半導体層１０は、素子分離領域において溝１５を有する。この溝１５は、ワード線方向における幅が例えば３０ｎｍ以下であり、積層方向における深さが例えば２００ｎｍ以上５００ｎｍ以下であるが、これに限らず、デバイス構造やその世代によって適宜異なる。
【００２０】
素子領域におけるメモリセルＭＣは、半導体層１０上に形成されたトンネル絶縁膜１１、浮遊ゲート電極１２、電極間絶縁膜１９、およびワード線ＷＬ（制御ゲート電極）で構成される。
【００２１】
素子領域において、トンネル絶縁膜１１は、半導体層１０上に形成される。トンネル絶縁膜１１は、例えばシリコン酸化膜またはシリコン窒化膜、もしくはこれらの積層膜で構成される。トンネル絶縁膜１１の膜厚は、例えば８ｎｍ以下である。
【００２２】
浮遊ゲート電極１２は、トンネル絶縁膜１１上に形成される。浮遊ゲート電極１２は、例えばポリシリコン膜で構成されるが、これに限らず、Ｗシリサイド膜またはＣｏシリサイド膜で構成されてもよい。浮遊ゲート電極１２がポリシリコン膜である場合、その膜厚は例えば１００ｎｍである。一方、浮遊ゲート電極１２がＷシリサイド膜またはＣｏシリサイド膜である場合、その膜厚は例えば１００ｎｍ以上２００ｎｍ以下である。この浮遊ゲート電極１２は、電荷蓄積膜として機能する。
【００２３】
電極間絶縁膜１９は、浮遊ゲート電極１２上に形成される。すなわち、電極間絶縁膜１９は、浮遊ゲート電極１２の上面および上側面を覆うように形成される。電極間絶縁膜１９は、例えばシリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が順に形成された積層膜で構成されるが、これに限らない。シリコン酸化膜またはシリコン窒化膜の単層膜で構成されてもよく、もしくはこれらが交互に４層以上形成された積層膜で構成されてもよい。電極間絶縁膜１９の膜厚は、例えば２０ｎｍ程度である。
【００２４】
ワード線ＷＬとなる制御ゲート電極は、電極間絶縁膜１９上に形成される。制御ゲート電極は、例えば、ポリシリコン膜およびＷ膜が順に形成された積層膜で構成されるが、これに限らない。ポリシリコン膜またはＷ膜の単層膜で構成されてもよく、もしくはＷシリサイド膜またはＣｏシリサイド膜で構成されてもよい。制御ゲート電極の膜厚は、例えば５０ｎｍ程度である。
【００２５】
一方、素子分離領域において、半導体層１０に形成された溝１５内にＳＴＩ構造が形成される。図１（ａ）に示すように、ＳＴＩ構造は、ワード線方向に隣接するメモリセルＭＣ間（浮遊ゲート電極１２間）に形成され、ビット線方向に延在する。このＳＴＩ構造は、ライナー膜１６およびエアギャップ２０で構成される。
【００２６】
ライナー膜１６は、溝１５の内面上に形成される。すなわち、ライナー膜１６は、溝１５内における半導体層１０の側面上および底面上、トンネル絶縁膜１１の側面上、および浮遊ゲート電極１２の下側面上に形成される。浮遊ゲート電極１２の下側面上に形成されたライナー膜１６は、浮遊ゲート電極１２の上側面上に形成された電極間絶縁膜１９と接する。ライナー膜１６は、例えばＴＥＯＳ膜またはＨＴＯ膜で構成される。ライナー膜１６の膜厚は、例えば１ｎｍ以上２０ｎｍ以下である。このライナー膜１６は、ＳＴＩ構造の側壁を保護する保護膜として機能する。
【００２７】
エアギャップ２０は、溝１５内のライナー膜１６上に形成される。すなわち、エアギャップ２０は、溝１５内におけるライナー膜１６の底面上および側面上に形成される。図２（ａ）および（ｂ）に示すように、エアギャップ２０の上面上には、電極間絶縁膜１９および図示せぬ層間絶縁膜が形成される。すなわち、エアギャップ２０は、ワード線方向における側面がライナー膜１９に覆われ、上面が電極間絶縁膜１９および層間絶縁膜に覆われる。また、エアギャップ２０の上面は、トンネル絶縁膜１１の上面よりも高く浮遊ゲート電極１２の上面よりも低い。すなわち、隣接する浮遊ゲート電極１２間の少なくとも一部に、エアギャップ２０が形成される。なお、隣接する浮遊ゲート電極１２間の領域のうち、エアギャップ２０が形成される領域をできる限り大きくすることが望ましい。
【００２８】
このエアギャップ２０は、中空構造であり、例えば空気で満たされる。エアギャップ２０がワード線方向に隣接するメモリセルＭＣ間（浮遊ゲート電極１２間）に形成されることで、浮遊ゲート電極１２間の絶縁性を向上させ、漏れ電流を抑制することができる。
【００２９】
なお、本実施形態において、エアギャップ２０の下部に、ＨＳＱ酸化膜１７が形成されてもよい。すなわち、溝１５内におけるライナー膜１６の底面上および下側側面上にＨＳＱ酸化膜１７が形成され、ライナー膜１６の上側側面上にエアギャップ２０が形成される。このＨＳＱ酸化膜１７は、後述する製造工程において、犠牲膜として溝１５内に形成され、除去する際に残存したものである。
【００３０】
このＨＳＱ酸化膜１７は、多くのボイドを含む。このため、ＨＳＱ酸化膜１７は、後述するＰＨＰＳ（ペルヒドロポリシラザン）酸化膜やＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法により形成されるシリコン酸化膜よりも低密度の膜である。
【００３１】
［第１の実施形態の製造方法］
以下に、図３乃至図１５を用いて、第１の実施形態に係る半導体装置の製造方法について説明する。
【００３２】
図３乃至図１５は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。より具体的には、図３（ａ）乃至図１５（ａ）は図１のＡ−Ａ線に沿った断面図であり、図３（ｂ）乃至図１５（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図３（ｃ）乃至図１５（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【００３３】
まず、図３（ａ）乃至（ｃ）に示すように、半導体層１０上に、例えば熱酸化法により、シリコン酸化膜で構成されるトンネル絶縁膜１１が形成される。なお、トンネル絶縁膜１１は、例えばＣＶＤ法またはＡＬＤ法で形成されるシリコン酸化膜またはシリコン窒化膜、もしくはこれらの積層膜で構成されてもよい。トンネル絶縁膜１１の膜厚は、例えば８ｎｍ以下である。
【００３４】
次に、トンネル絶縁膜１１上に、例えばＣＶＤ法またはＡＬＤ法により、浮遊ゲート電極１２が形成される。浮遊ゲート電極１２は、例えば、膜厚が１００ｎｍのポリシリコン膜、または膜厚が１００ｎｍ以上２００ｎｍ以下のＷシリサイド膜もしくはＣｏシリサイド膜で構成される。
【００３５】
次に、浮遊ゲート電極１２上に、例えばＬＰ（Low Pressure）ＣＶＤ法により、ストッパー膜１３が形成される。ストッパー膜１３は、例えば、膜厚が２００ｎｍのシリコン窒化膜、または膜厚が１００ｎｍ以上２００ｎｍ以下のポリシリコン膜で構成される。
【００３６】
次に、ストッパー膜１３上に、例えばＬＰＣＶＤ法により、ハードマスク１４が形成される。ハードマスク１４は、例えば膜厚が３００ｎｍのＴＥＯＳ膜で構成される。
【００３７】
次に、図４（ａ）乃至（ｃ）に示すように、フォトリソグラフィおよびドライエッチング法により、ハードマスク１４をマスクとして、ストッパー膜１３、浮遊ゲート電極膜１２、トンネル絶縁膜１１、および半導体層１０が加工される。これにより、ストッパー膜１３、浮遊ゲート電極膜１２、およびトンネル絶縁膜１１を貫通し、半導体層１０に達する溝１５が形成される。溝１５は、幅が例えば３０ｎｍ以下であり、半導体層１０内における深さが例えば２００ｎｍ以上５００ｎｍ以下であるが、これに限らず、デバイス構造やその世代によって適宜異なる。
【００３８】
なお、このとき、ハードマスク１４も一部エッチングされるが、ストッパー膜１３上に残存する。
【００３９】
次に、図５（ａ）乃至（ｃ）に示すように、例えばＣＶＤ法により、溝１５の内面上に、ライナー膜１６が形成される。すなわち、ライナー膜１６は、溝１５内における半導体層１０の側面上および底面上、トンネル絶縁膜１１の側面上、浮遊ゲート電極１２の側面上、ストッパー膜１３の側面上、ハードマスク１４の側面上、溝１５外におけるハードマスク１４の上面上に形成される。ライナー膜１６は、例えばＴＥＯＳ膜またはＨＴＯ膜で構成される。ライナー膜１６の膜厚は、例えば１ｎｍ以上２０ｎｍ以下である。
【００４０】
ここまでの工程は、上記方法に限らず、公知の種々の方法を用いて行うことができる。
【００４１】
次に、ＳＴＩ構造としてエアギャップ２０の形成工程が行われる。以下に、本実施形態に係るエアギャップ２０の形成工程について詳説する。
【００４２】
まず、図６（ａ）乃至（ｃ）に示すように、塗布法により、全面が覆われるようにライナー膜１６上に、犠牲膜となるＨＳＱ膜１７が形成される。すなわち、ＨＳＱ膜１７は、溝１５内におけるライナー膜１６の底面上および側面上、溝１５外におけるライナー膜１６の上面上に形成される。これにより、溝１５内に、ＨＳＱ膜１７が埋め込まれる。ＨＳＱ膜１７は、塗布法により薄膜形成が可能であり、埋め込み特性に優れている。このため、溝１５の幅が微細化されたとしてもその内部をＨＳＱ膜１７により埋め込むことができる。
【００４３】
その後、酸素雰囲気中または水蒸気中で熱処理することにより、ＨＳＱ膜１７が酸化され、ＨＳＱ酸化膜１７に転換される。このとき、熱処理は、例えば２３０℃以上９００℃以下で行われる。さらに、窒素雰囲気中で熱処理することにより、ＨＳＱ酸化膜１７を硬化させてもよい。
【００４４】
なお、本明細書において、ＨＳＱ酸化膜１７は、ＨＳＱ膜１７から誘導された酸化膜を示す。また、以下において、ＨＳＱ酸化膜１７を単にＨＳＱ膜１７と称する。
【００４５】
このように形成されたＨＳＱ膜１７は、多くのボイドを含む。このため、ＨＳＱ膜１７は、後述するＰＨＰＳ膜やＣＶＤ法またはＡＬＤ法により形成される酸化膜よりも低密度である（膜密度が低い）。また、ＨＳＱ膜１７は、ＰＨＰＳ膜やＣＶＤ法またはＡＬＤ法により形成される酸化膜よりもエッチング耐性が弱い（エッチングレートが高い）。
【００４６】
次に、図７（ａ）乃至（ｃ）に示すように、ストッパー膜１３をストッパーとしてＣＭＰ（Chemical Mechanical Polishing）が行われる。これにより、上部のＨＳＱ膜１７、上部のライナー膜１６、およびハードマスク１４が除去され、ＨＳＱ膜１７、ライナー膜１６、およびストッパー膜１３の上面が平坦化される。
【００４７】
次に、図８（ａ）乃至（ｃ）に示すように、ＨＳＱ膜１７がエッチングされる。このとき、ＨＳＱ膜１７の上面がトンネル絶縁膜１１の上面から下面の高さ付近になるように、ＨＳＱ膜１７が加工されるが、これに限らない。後述するＨＳＱ膜１７の除去工程を考慮すると、ＨＳＱ膜１７の上面がトンネル絶縁膜１１の上面よりも高くなるように加工されることが望ましい。すなわち、溝１５内の下部側がＨＳＱ膜１７によって埋め込まれる。
【００４８】
このとき、ライナー膜１６も同時にエッチングされてもよい。すなわち、ストッパー膜１３および浮遊ゲート電極１２の側面が露出してもよい。また、ライナー膜１６のエッチング耐性は、ＨＳＱ膜１７のエッチング耐性よりも強い。このため、ライナー膜１６の上面がＨＳＱ膜１７の上面よりも高くなるように加工される。
【００４９】
なお、エッチングは、ウェットエッチングでもドライエッチングでもよく、また等方的でも異方的でもよい。ウェットエッチングの場合、エッチング液として例えばＤＨＦ（dilute hydrofluoric acid）が用いられる。
【００５０】
次に、図９（ａ）乃至（ｃ）に示すように、全面が覆われるように、犠牲膜となる酸化膜１８が形成される。すなわち、酸化膜１８は、溝１５内におけるＨＳＱ膜１７の上面上、ライナー膜１６の上面上および側面上、浮遊ゲート電極１２の側面上、ストッパー膜１３の側面上、溝１５外におけるストッパー膜１３の上面上に形成される。これにより、溝１５内の上部側に、酸化膜１８が埋め込まれる。
【００５１】
酸化膜１８は、例えばＣＶＤ法またはＡＬＤ法によって形成されるシリコン酸化膜で構成されてもよいが、埋め込み特性の観点から、塗布法により形成されるＰＨＰＳ膜で構成されることが望ましい。酸化膜１８としてＰＨＰＳ膜が形成される場合、以下のように形成される。
【００５２】
まず、塗布法により、ＰＨＰＳ膜が溝１５内に埋め込まれる。ＰＨＰＳ膜は、塗布法により薄膜形成が可能であり、埋め込み特性に優れている。このため、溝１５の幅が微細化されたとしてもその内部をＰＨＰＳ膜により埋め込むことができる。その後、酸素雰囲気中または水蒸気中で熱処理することにより、ＰＨＰＳ膜が酸化され、ＰＨＰＳ酸化膜に転換される。この熱処理は、浮遊ゲート電極１２、トンネル絶縁膜１１、および半導体層１０がライナー膜１６に覆われていない場合、これらが酸化してしまうことを防ぐために比較的低温、例えば２３０℃以上５００℃以下で行われる。さらに、窒素雰囲気中で熱処理することにより、ＰＨＰＳ酸化膜を硬化させてもよい。このように、埋め込み特性に優れたＰＨＰＳ酸化膜が形成される。
【００５３】
このように形成された酸化膜１８（シリコン酸化膜またはＰＨＰＳ酸化膜）は、その下部に位置するＨＳＱ膜１７よりも高密度な膜である（膜密度が高い）。また、酸化膜１８は、ＨＳＱ膜１７よりもエッチング耐性が強い（エッチングレートが低い）。
【００５４】
次に、図１０（ａ）乃至（ｃ）に示すように、ストッパー膜１３をストッパーとしてＣＭＰが行われる。これにより、上部の酸化膜１８が除去され、酸化膜１８およびストッパー膜１３の上面が平坦化される。
【００５５】
次に、図１１（ａ）乃至（ｃ）に示すように、酸化膜１８がエッチングされる。このとき、酸化膜１８の上面がトンネル絶縁膜１１の上面よりも高く、浮遊ゲート電極１２の上面よりも低くなるように加工される。すなわち、酸化膜１８が浮遊ゲート電極１２側部に位置するように加工されることが望ましい。また、酸化膜１８の上面がライナー膜１６の上面よりも高くなってもよい。すなわち、ライナー膜１６は、酸化膜１８に覆われてもよい。また、溝１５内に形成される酸化膜１８は、その表面形状や高さの均一性が得られる程度で、できる限り少ないほうが望ましい。
【００５６】
なお、エッチングは、ウェットエッチングでもドライエッチングでもよく、また等方的でも異方的でもよい。ウェットエッチングの場合、エッチング液として例えばＤＨＦが用いられる。
【００５７】
次に、図１２（ａ）乃至（ｃ）に示すように、例えばリン酸水溶液を用いたウェットエッチングにより、ストッパー膜１３が除去される。これにより、浮遊ゲート電極１２の上面が露出する。
【００５８】
次に、図１３（ａ）乃至（ｃ）に示すように、例えばＣＶＤ法により、浮遊ゲート電極１２上に、電極間絶縁膜１９が形成される。電極間絶縁膜１９は、例えばシリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が順に形成された積層膜で構成されるが、これに限らない。シリコン酸化膜またはシリコン窒化膜の単層膜で構成されてもよく、もしくはこれらが交互に４層以上形成された積層膜で構成されてもよい。電極間絶縁膜１９の膜厚は、例えば２０ｎｍ程度である。
【００５９】
このとき、電極間絶縁膜１９は、酸化膜１８上にも形成される。言い換えると、酸化膜１８は、電極間絶縁膜１９に覆われる。ここで、酸化膜１８は、ＨＳＱ膜１７よりも高密度に形成される膜である。このため、複数の溝１５において、酸化膜１８の表面形状や高さを均一にさせることができる。これにより、電極間絶縁膜１９の膜厚や構造を均一に形成することができる。
【００６０】
次に、図１４（ａ）乃至（ｃ）に示すように、例えばＣＶＤ法により、浮遊ゲート電極１２上に、ワード線ＷＬとなる制御ゲート電極が形成される。制御ゲート電極は、例えば、ポリシリコン膜およびＷ膜が順に形成された積層膜で構成されるが、これに限らない。ポリシリコン膜またはＷ膜の単層膜で構成されてもよく、もしくはＷシリサイド膜またはＣｏシリサイド膜で構成されてもよい。制御ゲート電極の膜厚は、例えば５０ｎｍ程度である。
【００６１】
次に、図１５（ａ）乃至（ｃ）に示すように、フォトリソグラフィおよびドライエッチング法により、ビット線方向に沿ってワード線ＷＬが加工される。このとき、エッチングは、トンネル絶縁膜１１に達するまで行われる。すなわち、トンネル絶縁膜１１よりも上方に位置する各層が加工される。より具体的には、ワード線ＷＬ、電極間絶縁膜１９、および浮遊ゲート電極１２が加工される。
【００６２】
このとき、前工程において、少なくとも酸化膜１８の一部がトンネル絶縁膜１１よりも上方に位置している。このため、酸化膜１８の一部も同時に加工され、少なくとも酸化膜１８の一部が露出する。なお、図１５において、ＨＳＱ膜１７の一部もトンネル絶縁膜１１より上方に位置する。このため、酸化膜１８を貫通し、ＨＳＱ膜１７の一部に達するように加工される。これにより、酸化膜１８およびＨＳＱ膜１７は、その一部が露出する。
【００６３】
次に、図２（ａ）乃至（ｃ）に示すように、例えば等方的なウェットエッチングにより、ＨＳＱ膜１７および酸化膜１８が除去される。エッチング液として、例えばＤＨＦが用いられる。これにより、溝１５内のライナー膜１６上に、エアギャップ２０が形成される。
【００６４】
このとき、酸化膜１８およびＨＳＱ膜１７の露出した表面から除去されていく。このため、ＨＳＱ膜１７が露出していない場合、エッチング耐性の強い酸化膜１８を除去した後でなければＨＳＱ膜１７を除去できず、ＨＳＱ膜１７の除去が比較的困難になる。このため、前工程において酸化膜１８だけでなく、ＨＳＱ膜１７の表面も露出していることが望ましい。
【００６５】
なお、ＨＳＱ膜１７は、上部側から除去されていくが、下部側まで全て除去しなくてもよい。隣接する浮遊ゲート電極１２間でYupin/Enda効果を抑制できる程度まで除去すればよい。また、このとき、ライナー膜１６も除去され得るが、残存してもよい。
【００６６】
その後、例えばＣＶＤ法により、全面に、例えばＴＥＯＳで構成される図示せぬ層間絶縁膜が形成される。この層間絶縁膜は、ＣＶＤ法等の埋め込み特性の低い方法により形成されるため、エアギャップ２０内には形成されない。
【００６７】
このようにして、本実施形態に係る半導体装置におけるエアギャップ２０が形成される。
【００６８】
［第１の実施形態の効果］
上記第１の実施形態によれば、ＳＴＩとして設けられた溝１５内に、犠牲膜として、膜密度が小さくかつエッチング耐性の弱いＨＳＱ膜１７を形成した後、その上部にＨＳＱ膜１７よりも膜密度が大きくかつエッチング耐性の強い酸化膜１８を形成する。その後、これらを電極間絶縁膜１９およびワード線ＷＬで覆った後、一部を露出して除去することで、ＳＴＩ構造としてエアギャップ２０を形成する。
【００６９】
このように、犠牲膜として膜密度が小さくかつエッチング耐性の弱いＨＳＱ膜１７を用いることで、犠牲膜の除去を容易に行うことができる。すなわち、犠牲膜のエッチング液による溶解性を向上させることができ、エアギャップ２０となるより大きな空洞を形成することができる。したがって、隣接する浮遊ゲート電極１２間のYupin/Enda効果を低減し、デバイス特性の向上を図ることができる。
【００７０】
また、第１の実施形態によれば、犠牲膜として、ＨＳＱ膜１７だけでなく、ＨＳＱ膜１７上に酸化膜１８が形成される。酸化膜１８は、ＨＳＱ膜１７よりもエッチング耐性が強く、膜密度が大きい膜である。このため、複数の溝１５において、酸化膜１８の表面形状や高さの均一性を図ることができる。すなわち、その上部に形成される電極間絶縁膜１９の膜厚や構造を均一に形成することができ、デバイスの信頼性を向上させることできる。
【００７１】
＜第２の実施形態＞
図１６乃至図１９を用いて、第２の実施形態に係る半導体装置について説明する。第２の実施形態は、第１の実施形態における酸化膜１８としてＰＨＰＳ膜２１が形成される場合であり、ＰＨＰＳ膜２１の形成工程において、浮遊ゲート電極１２の表面がライナー膜１６で覆われる例である。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００７２】
［第２の実施形態の製造方法］
以下に、図１６乃至図１９を用いて、第２の実施形態に係る半導体装置の製造方法について説明する。
【００７３】
図１６乃至図１９は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。より具体的には、図１６（ａ）乃至図１９（ａ）は図１のＡ−Ａ線に沿った断面図であり、図１６（ｂ）乃至図１９（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図１６（ｃ）乃至図１９（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【００７４】
まず、第１の実施形態と同様に、図３乃至図７の工程が行われる。すなわち、溝１５を埋め込むようにＨＳＱ膜１７が形成された後、ＨＳＱ膜１７、ライナー膜１６、およびストッパー膜１３の上面が平坦化される。
【００７５】
次に、図１６（ａ）乃至（ｃ）に示すように、ＨＳＱ膜１７がエッチングされる。このとき、ＨＳＱ膜１７の上面がトンネル絶縁膜１１の上面から下面の高さ付近になるように、ＨＳＱ膜１７が加工されるが、これに限らない。後述するＨＳＱ膜１７の除去工程を考慮すると、ＨＳＱ膜１７の上面がトンネル絶縁膜１１の上面よりも高くなるように加工されることが望ましい。
【００７６】
このとき、第２の実施形態において、ライナー膜１６は、エッチングされない。すなわち、ストッパー膜１３および浮遊ゲート電極１２の側面がライナー膜１６に覆われたまま露出しないように、エッチング条件が調整される。
【００７７】
このエッチング条件として、エッチング液に例えばアルカリ溶液を用いたウェットエッチングが挙げられる。ＨＳＱ膜１７は、ライナー膜１６よりもアルカリ溶液に対するエッチング耐性が弱い。このため、アルカリ溶液によるウェットエッチングを行うことで、ＨＳＱ膜１７のみをエッチングすることができる。
【００７８】
次に、図１７（ａ）乃至（ｃ）に示すように、塗布法により、全面が覆われるように、犠牲膜となるＰＨＰＳ膜２１が形成される。すなわち、ＰＨＰＳ膜２１は、溝１５内におけるＨＳＱ膜１７の上面上、ライナー膜１６の側面上、溝１５外におけるライナー膜１６の上面上、ストッパー膜１３の上面上に形成される。これにより、溝１５内の上部側に、ＰＨＰＳ膜２１が埋め込まれる。
【００７９】
その後、酸素雰囲気中または水蒸気中で熱処理することにより、ＰＨＰＳ膜２１が酸化され、ＰＨＰＳ酸化膜２１に転換される。
【００８０】
なお、本明細書において、ＰＨＰＳ酸化膜２１は、ＰＨＰＳ膜２１から誘導された酸化膜を示す。また、以下において、ＰＨＰＳ酸化膜２１を単にＰＨＰＳ膜２１と称する。
【００８１】
このとき、熱処理は、例えば２３０℃以上９００℃以下で行われる。ここで、第２の実施形態において、浮遊ゲート電極１２、トンネル絶縁膜１１、および半導体層１０は、ライナー膜１６で覆われている。このため、ＰＨＰＳ膜２１の酸化工程（熱処理）を比較的高温で行っても、浮遊ゲート電極１２、トンネル絶縁膜１１、および半導体層１０が酸化されることはない。
【００８２】
次に、図１８（ａ）乃至（ｃ）に示すように、ストッパー膜１３をストッパーとしてＣＭＰが行われる。これにより、上部のＰＨＰＳ膜２１が除去され、ＰＨＰＳ膜２１、ライナー膜１６、およびストッパー膜１３の上面が平坦化される。
【００８３】
次に、図１９（ａ）乃至（ｃ）に示すように、ＰＨＰＳ膜２１がエッチングされる。このとき、ＰＨＰＳ膜２１の上面がトンネル絶縁膜１１の上面よりも高く、浮遊ゲート電極１２の上面よりも低くなるように加工される。すなわち、ＰＨＰＳ膜２１が浮遊ゲート電極１２側部に位置するように加工されることが望ましい。
【００８４】
このとき、ライナー膜１６も同時に形成される。すなわち、ストッパー膜１３および浮遊ゲート電極１２の側面が露出する。
【００８５】
なお、エッチングは、ウェットエッチングでもドライエッチングでもよく、また等方的でも異方的でもよい。
【００８６】
その後、第１の実施形態と同様に、図１２乃至図１５、および図２の工程が行われ、本実施形態に係る半導体装置におけるエアギャップ２０が形成される。
【００８７】
［第２の実施形態の効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００８８】
さらに、第２の実施形態では、溝１５にＨＳＱ膜１７を埋め込んだ後にエッチングする際、エッチング条件を調整することにより、ライナー膜１６を除去しない。これにより、浮遊ゲート電極１２、トンネル絶縁膜１１、および半導体層１０の側面をライナー膜１６で覆ったまま、ＰＨＰＳ膜２１の塗布および酸化工程を行うことができる。すなわち、ＰＨＰＳ膜２１の酸化工程における熱処理によって、浮遊ゲート電極１２、トンネル絶縁膜１１、および半導体層１０が酸化されることを抑制することができる。
【００８９】
＜第３の実施形態＞
図２０乃至図２７を用いて、第３の実施形態に係る半導体装置について説明する。第３の実施形態は、第１の実施形態における酸化膜１８としてＰＨＰＳ膜２１が形成される場合であり、ＨＳＱ膜１７とＰＨＰＳ膜２１との間に高密度のシリコン酸化膜２２を形成する例である。なお、第３の実施形態において、上記各実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００９０】
［第３の実施形態の製造方法］
以下に、図２０乃至図２７を用いて、第３の実施形態に係る半導体装置の製造方法について説明する。
【００９１】
図２０乃至図２７は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。より具体的には、図２０（ａ）乃至図２７（ａ）は図１のＡ−Ａ線に沿った断面図であり、図２０（ｂ）乃至図２７（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図２０（ｃ）乃至図２７（ｃ）は図１のＣ−Ｃ線に沿った断面図である。
【００９２】
まず、第１の実施形態と同様に、図３乃至図８の工程が行われる。すなわち、溝１５を埋め込むようにＨＳＱ膜１７が形成された後、エッチングされることで、溝１５の下部側にＨＳＱ膜１７が埋め込まれる。
【００９３】
次に、図２０（ａ）乃至（ｃ）に示すように、例えばＡＬＤ法またはＣＶＤ法により、ＨＳＱ膜１７上に、シリコン酸化膜２２が形成される。すなわち、シリコン酸化膜２２は、溝１５内におけるＨＳＱ膜１７の上面上に形成される。これにより、ＨＳＱ膜１７の上面は、シリコン酸化膜２２に覆われる。
【００９４】
このとき、シリコン酸化膜２２は、ＨＳＱ膜１７以外の膜の全面にも形成される。すなわち、シリコン酸化膜２２は、溝１５内におけるライナー膜１６の上面上および側面上、浮遊ゲート電極１２の側面上、ストッパー膜１３の側面上、溝１５外におけるストッパー膜１３の上面上にも形成される。
【００９５】
なお、本明細書において、犠牲膜としてのシリコン酸化膜２２は、塗布法ではなく、例えばＣＶＤ法またはＡＬＤ法等の堆積法によって形成される酸化膜を示す。
【００９６】
シリコン酸化膜２２の膜厚は、例えば３ｎｍ以下である。しかし、これに限らず、シリコン酸化膜２２の膜厚は、後工程においてＰＨＰＳ膜２１がＨＳＱ膜のボイドに侵入しない程度に大きく、犠牲膜としてエッチングしやすい程度に小さければよい。
【００９７】
このように形成されたシリコン酸化膜２２は、その下部に位置するＨＳＱ膜１７および後にその上部に形成されるＰＨＰＳ膜２１よりも高密度な膜である。また、シリコン酸化膜２２は、ＨＳＱ膜１７およびＰＨＰＳ膜２１よりもエッチング耐性が強い。
【００９８】
なお、シリコン酸化膜２２は、ライナー膜１６と同様の効果を有する。すなわち、後述するＰＨＰＳ膜２１の酸化工程において、浮遊ゲート電極１２等がシリコン酸化膜２２で覆われることにより浮遊ゲート電極１２等の酸化を抑制することができる。また、上記観点から、シリコン酸化膜２２は浮遊ゲート電極１２等の表面に残すことが望ましいが、除去してもよい。
【００９９】
次に、図２１（ａ）乃至（ｃ）に示すように、塗布法により、全面が覆われるように、犠牲膜となるＰＨＰＳ膜２１が形成される。すなわち、ＰＨＰＳ膜２１は、溝１５内におけるシリコン酸化膜２２の上面上、ライナー膜１６の側面上、溝１５外におけるライナー膜１６の上面上、ストッパー膜１３の上面上に形成される。これにより、溝１５内の上部側に、ＰＨＰＳ膜２１が埋め込まれる。
【０１００】
その後、酸素雰囲気中または水蒸気中で熱処理することにより、ＰＨＰＳ膜２１が酸化される。この熱処理は、浮遊ゲート電極１２およびトンネル絶縁膜１１がライナー膜１６（および／またはシリコン酸化膜２２）に覆われていない場合、例えば２３０℃以上５００℃以下で行われ、覆われている場合、例えば２３０℃以上９００℃以下で行われる。
【０１０１】
このように形成されたＰＨＰＳ膜２１は、その下部に位置するシリコン酸化膜２２よりも低密度な膜であり、さらに下部に位置するＨＳＱ膜よりも高密度な膜である。また、酸化膜１８は、シリコン酸化膜２２よりもエッチング耐性が弱く、ＨＳＱ膜１７よりもエッチング耐性が強い。
【０１０２】
次に、図２２（ａ）乃至（ｃ）に示すように、ストッパー膜１３をストッパーとしてＣＭＰが行われる。これにより、上部のＰＨＰＳ膜２１が除去され、ＰＨＰＳ膜２１、シリコン酸化膜２２およびストッパー膜１３の上面が平坦化される。
【０１０３】
次に、図２３（ａ）乃至（ｃ）に示すように、ＰＨＰＳ膜２１がエッチングされる。このとき、ＰＨＰＳ膜２１の上面がトンネル絶縁膜１１の上面よりも高く、浮遊ゲート電極１２の上面よりも低くなるように加工される。すなわち、ＰＨＰＳ膜２１が浮遊ゲート電極１２側部に位置するように加工されることが望ましい。
【０１０４】
このとき、シリコン酸化膜２２もエッチングされる。これにより、シリコン酸化膜２２が浮遊ゲート電極１２の側面上から除去されることが望ましいが、一部残存してもよい。
【０１０５】
なお、エッチングは、ウェットエッチングでもドライエッチングでもよく、また等方的でも異方的でもよい。
【０１０６】
次に、図２４（ａ）乃至（ｃ）に示すように、例えばリン酸水溶液を用いたウェットエッチングにより、ストッパー膜１３が除去される。これにより、浮遊ゲート電極１２の上面が露出する。
【０１０７】
次に、図２５（ａ）乃至（ｃ）に示すように、例えばＣＶＤ法により、浮遊ゲート電極１２上に、電極間絶縁膜１９が形成される。このとき、電極間絶縁膜１９は、ＰＨＰＳ膜２１上にも形成される。
【０１０８】
次に、図２６（ａ）乃至（ｃ）に示すように、例えばＣＶＤ法により、浮遊ゲート電極１２上に、ワード線ＷＬとなる制御ゲート電極が形成される。
【０１０９】
次に、図２７（ａ）乃至（ｃ）に示すように、フォトリソグラフィおよびドライエッチング法により、ビット線方向に沿ってワード線ＷＬが加工される。このとき、エッチングは、トンネル絶縁膜１１に達するまで行われる。
【０１１０】
このとき、前工程において、少なくともＰＨＰＳ膜２１の一部がトンネル絶縁膜１１よりも上方に位置している。このため、ＰＨＰＳ膜２１の一部も同時に加工され、少なくともＰＨＰＳ膜２１の一部が露出する。なお、図１５において、シリコン酸化膜２２およびＨＳＱ膜１７の一部もトンネル絶縁膜１１より上方に位置する。このため、ＰＨＰＳ膜２１およびシリコン酸化膜２２を貫通し、ＨＳＱ膜１７の一部に達するように加工される。これにより、ＰＨＰＳ膜２１、シリコン酸化膜２２およびＨＳＱ膜１７は、その一部が露出する。
【０１１１】
次に、図２（ａ）乃至（ｃ）に示すように、例えば等方的なウェットエッチングにより、ＨＳＱ膜１７およびＰＨＰＳ膜２１が除去される。エッチング液として、例えばＤＨＦが用いられる。これにより、溝１５内のライナー膜１６上に、エアギャップ２０が形成される。
【０１１２】
ここで、シリコン酸化膜２２は、ＨＳＱ膜１７およびＰＨＰＳ膜２１よりもエッチング耐性の強い膜である、しかし、シリコン酸化膜２２は、薄く（例えば、３ｎｍ以下で）形成されているため、犠牲膜として機能し、ＨＳＱ膜１７およびＰＨＰＳ膜２１と同時にエッチングされて除去される。
【０１１３】
このようにして、本実施形態に係る半導体装置におけるエアギャップ２０が形成される。
【０１１４】
［第３の実施形態の効果］
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１１５】
ところで、ＨＳＱ膜１７は、ボイドを多く含む膜であり、低密度な膜である。このＨＳＱ膜１７上に塗布法によりＰＨＰＳ膜２１を形成した場合、埋め込み特性の高いＰＨＰＳ膜２１はＨＳＱ膜１７のボイド内に侵入する恐れがある。ＨＳＱ膜１７にＰＨＰＳ膜２１が侵入した場合、高密度かつエッチング耐性の強い膜になってしまう。その結果、これらの膜は、エアギャップ２０の形成のための犠牲膜として除去しにくい膜になってしまう。
【０１１６】
これに対し、第３の実施形態では、ＨＳＱ膜１７とＰＨＰＳ膜２１との界面に、薄いシリコン酸化膜２２が形成される。このシリコン酸化膜２２は、ＡＬＤ法またはＣＶＤ法により形成される埋め込み特性が低く、高密度な膜である。シリコン酸化膜２２は、埋め込み特性が低いためにＨＳＱ膜１７のボイドに侵入することはなく、高密度な膜であるためにＰＨＰＳ膜２１がＨＳＱ膜１７に侵入することを防ぐことができる。
【０１１７】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１１８】
１０…半導体層、１１…トンネル絶縁膜、１２…浮遊ゲート電極、１５…溝、１６…ライナー膜、１７…ＨＳＱ膜、１８…酸化膜、１９…電極間絶縁膜、２１…ＰＨＰＳ膜、２２…シリコン酸化膜。
【特許請求の範囲】
【請求項１】
半導体層上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、浮遊ゲート電極となる第１導電膜を形成する工程と、
前記第１導電膜、前記トンネル絶縁膜、および前記半導体層を加工することにより、溝を形成する工程と、
前記溝内の下部側に、第１犠牲膜を埋め込む工程と、
前記溝内の前記第１犠牲膜上に、その上面が前記トンネル絶縁膜の上面よりも高く、前記第１導電膜の上面よりも低くなるように、前記第１犠牲膜よりも高密度な第２犠牲膜を形成する工程と、
前記第１導電膜上および前記第２犠牲膜上に、絶縁膜を形成する工程と、
前記絶縁膜上に制御ゲート電極となる第２導電膜を形成する工程と、
前記第２導電膜を加工することにより、前記第２犠牲膜を露出する工程と、
前記第１犠牲膜および前記第２犠牲膜を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体層上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、浮遊ゲート電極となる第１導電膜を形成する工程と、
前記第１導電膜、前記トンネル絶縁膜、および前記半導体層を加工することにより、溝を形成する工程と、
前記溝内の下部側に、第１犠牲膜を埋め込む工程と、
前記溝内の前記第１犠牲膜上に、その上面が前記トンネル絶縁膜の上面よりも高く、前記第１導電膜の上面よりも低くなるように、前記第１犠牲膜よりもエッチング耐性の強い第２犠牲膜を形成する工程と、
前記第１導電膜上および前記第２犠牲膜上に、絶縁膜を形成する工程と、
前記絶縁膜上に制御ゲート電極となる第２導電膜を形成する工程と、
前記第２導電膜を加工することにより、前記第２犠牲膜を露出する工程と、
前記第１犠牲膜および前記第２犠牲膜を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１犠牲膜は、塗布法により形成されるＨＳＱ膜で構成されることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２犠牲膜は、塗布法により形成されるＰＨＰＳ膜で構成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２犠牲膜は、ＣＶＤ法またはＡＬＤ法により形成されるシリコン酸化膜で構成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第１犠牲膜を埋め込む工程の後、前記第１犠牲膜上に、ＣＶＤ法またはＡＬＤ法によりシリコン酸化膜で構成される第３犠牲膜を形成する工程をさらに具備し、
前記第１犠牲膜は塗布法により形成されるＨＳＱ膜で構成され、前記第２犠牲膜は塗布法により形成されるＰＨＰＳ膜で構成される
ことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項７】
前記第１犠牲膜を埋め込む工程において、前記第１犠牲膜は、その上面が前記トンネル絶縁膜の上面よりも高く、前記第１導電膜の上面よりも低くなるように、形成され、
前記第２犠牲膜を露出する工程において、前記第１犠牲膜も露出する
ことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項８】
前記溝を形成する工程の後、前記第１導電膜、前記トンネル絶縁膜、および前記半導体層を覆うように、ライナー膜を形成する工程をさらに具備することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項１】
半導体層上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、浮遊ゲート電極となる第１導電膜を形成する工程と、
前記第１導電膜、前記トンネル絶縁膜、および前記半導体層を加工することにより、溝を形成する工程と、
前記溝内の下部側に、第１犠牲膜を埋め込む工程と、
前記溝内の前記第１犠牲膜上に、その上面が前記トンネル絶縁膜の上面よりも高く、前記第１導電膜の上面よりも低くなるように、前記第１犠牲膜よりも高密度な第２犠牲膜を形成する工程と、
前記第１導電膜上および前記第２犠牲膜上に、絶縁膜を形成する工程と、
前記絶縁膜上に制御ゲート電極となる第２導電膜を形成する工程と、
前記第２導電膜を加工することにより、前記第２犠牲膜を露出する工程と、
前記第１犠牲膜および前記第２犠牲膜を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体層上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、浮遊ゲート電極となる第１導電膜を形成する工程と、
前記第１導電膜、前記トンネル絶縁膜、および前記半導体層を加工することにより、溝を形成する工程と、
前記溝内の下部側に、第１犠牲膜を埋め込む工程と、
前記溝内の前記第１犠牲膜上に、その上面が前記トンネル絶縁膜の上面よりも高く、前記第１導電膜の上面よりも低くなるように、前記第１犠牲膜よりもエッチング耐性の強い第２犠牲膜を形成する工程と、
前記第１導電膜上および前記第２犠牲膜上に、絶縁膜を形成する工程と、
前記絶縁膜上に制御ゲート電極となる第２導電膜を形成する工程と、
前記第２導電膜を加工することにより、前記第２犠牲膜を露出する工程と、
前記第１犠牲膜および前記第２犠牲膜を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１犠牲膜は、塗布法により形成されるＨＳＱ膜で構成されることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２犠牲膜は、塗布法により形成されるＰＨＰＳ膜で構成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２犠牲膜は、ＣＶＤ法またはＡＬＤ法により形成されるシリコン酸化膜で構成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第１犠牲膜を埋め込む工程の後、前記第１犠牲膜上に、ＣＶＤ法またはＡＬＤ法によりシリコン酸化膜で構成される第３犠牲膜を形成する工程をさらに具備し、
前記第１犠牲膜は塗布法により形成されるＨＳＱ膜で構成され、前記第２犠牲膜は塗布法により形成されるＰＨＰＳ膜で構成される
ことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項７】
前記第１犠牲膜を埋め込む工程において、前記第１犠牲膜は、その上面が前記トンネル絶縁膜の上面よりも高く、前記第１導電膜の上面よりも低くなるように、形成され、
前記第２犠牲膜を露出する工程において、前記第１犠牲膜も露出する
ことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項８】
前記溝を形成する工程の後、前記第１導電膜、前記トンネル絶縁膜、および前記半導体層を覆うように、ライナー膜を形成する工程をさらに具備することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２０１３−９８４９０（Ｐ２０１３−９８４９０Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２４２５９０（Ｐ２０１１−２４２５９０）
【出願日】平成２３年１１月４日（２０１１．１１．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１１月４日（２０１１．１１．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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