説明

半導体装置の製造方法

【目的】 本発明は、メタルゲートによってゲート抵抗を低減したMOSFETの製造方法を提供するものである。
【構成】 タングステン膜6の上に所望の形状の酸化膜7を形成し、露出したタングステン膜6上にタングステン10を選択成長させて、ゲート電極を形成する。
【効果】 タングステンゲートは、従来のシリサイドを用いたゲート電極に比べて1/10以下の抵抗なので、高速に動作するMOSFETが実現される。

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置およびその製造方法に係り、特に、ゲート電極抵抗が低く、接合容量が小さいために、高性能化が図れる、金属−酸化膜−半導体型の電界効果半導体装置(Metal Oxide Semiconductor field effect transistor;以下、MOSFETと略す)とその製造方法に関する。
【0002】
【従来の技術】シリコンを用いた集積回路の代表例であるダイナミック・ランダムアクセス・メモリは、現在、0.8ミクロンの技術を用いて、4メガビットの量産が行われている。また、次世代の0.5ミクロン技術を使用する16メガビットも小規模ながら量産化が始まっている。今後も、微細加工技術の進歩と相俟って、半導体素子が縮小され、集積度の向上と高性能化が実現されるのは間違いない。
【0003】しかし、チャネル長がハーフミクロン以下の領域になると、MOSFETのチャネル領域を流れる電子もしくは正孔は、速度が完全に飽和した状態になっており、このため、微細化しても、これまでのようには、チャネル長に反比例して電流が大きくなることは期待できない。また、微細化を進めるために、基板濃度が上昇しており、その結果、電子もしくは正孔の移動度が減少している。これも、微細化による電流の増加というメリットを減少させる要因となる。さらには、基板濃度の増加は、接合容量の増加を招き、ゲート電極が微細化することは、ゲート抵抗の増加を招く。これらも、MOSFETの微細化による性能向上を妨げる原因となる。
【0004】このような課題が発生するMOSFETの構造的問題点を、図4に示した、従来方法により作製した半導体装置の断面図を用いて説明する。ここでは、同一基板上に導電型の異なる半導体装置が混在している、相補型の半導体装置(CMOS;Complementary MOS)を例に挙げる。
【0005】ゲート電極(10、10’)幅がハーフミクロン以下のMOSFETに特徴的なのが、パンチスルーストッパ(91,92)、接合(12、12’、14、14’)およびゲート電極(10、10’)を被うシリサイド膜(15、15’)、そして、導電型の異なるゲート電極(10、10’)である。
【0006】パンチスルーストッパ(21がp型の基板であるとすると、92は同じ導電型で高濃度な不純物領域、同様に、91は22と同じn型であるがより濃度が高い領域)は、接合(12、12’)の空乏層がチャネル領域に張り出すのを防ぎ、接合間の干渉によるリーク電流の発生を抑える。
【0007】接合上やゲート電極上のシリサイド膜(15、15’)は、これらの導電層の抵抗を下げる効果がある。接合は、MOSFETの微細化に伴って薄くなっており、同じ不純物濃度であっても、抵抗は増加する。これまでは、チャネル抵抗に比べて接合の抵抗は十分小さかったので、MOSFETの電流には直接的に影響を及ぼすことはなかった。しかし、チャネル長の減少とともにチャネル抵抗も小さくなるが、接合の抵抗は増加するために、これらが同程度の大きさになってくる。その結果、接合による電圧降下が顕著に見え始め、MOSFETの本来の性能が引き出せなくなる。これを防ぐために、シリサイド膜は必須である。公知のサリサイド技術を用いることにより、ゲート電極と接合の両方に、シリサイド膜を形成することができる。
【0008】導電型の異なるゲート電極は、n型MOSFETとp型MOSFETの両方を、表面チャネル型にする必要があるためである。これまで、p型MOSFETは、n型MOSFETと同様に、ゲート電極にはn型の不純物を高濃度で含む多結晶シリコンを用いてきた。しかし、p型MOSFETでは、基板との仕事関数差が小さいために、MOSFETをオンさせるためのゲート電圧(しきい電圧)が大きくなる。そこで、チャネル領域に、基板とは導電型の異なる不純物(具体的にはボロン)を導入し、表面近傍をp型にして、しきい電圧の調整を行ってきた。このような不純物分布になると、正孔は基板の内部を流れるようになる。そこで、このようなMOSFETは埋め込みチャネル型と呼ばれている。
【0009】このMOSFETは、ゲート酸化膜界面での散乱を受けにくいために、キャリア移動度の低下が少ない。しかし、チャネル領域がゲート電極から離れているために、接合間の干渉も起こし易く、リーク電流も流れ易い。この問題は、p型MOSFETのゲート電極をp型の多結晶シリコンにし、n型と同様に表面チャネル型にすることで解決できる。
【0010】
【発明が解決しようとする課題】このように、様々な工夫を加えることでMOSFETを微細化し、性能向上を図ってきたが、これまで述べて来たような対策は、性能向上を阻害し、また、製造工程を複雑にする側面を合わせ持っている。
【0011】例えば、短チャネル効果に伴うリーク電流の発生を抑制するためのパンチスルーストッパ(91、92)は、チャネル領域を高濃度化するために、電子や正孔の移動度を減少させ、ひいては、電流の減少を招く。また、接合容量を増加させるために、信号の遅延時間が長くなってしまう問題がある。これまでは、このような問題は寸法の微細化による電流の増加でカバーしてきたが、上述したように、電子や正孔の速度は飽和しており、チャネル長を小さくしても必ずしも電流の増加は期待できない状況では、移動度の減少や接合容量の増加は、性能の低下を招くだけである。
【0012】シリサイドを表面近傍に成長させたゲート電極(10、10’)にも、微細化に伴って低抵抗化にも限界が現れる。これは、ゲート電極の寸法が小さくなるとともに、多結晶シリコンと金属との反応が不均一になるからである。ゲート電極よりは遥かに面積の大きな接合でも、別の意味でシリサイド化の限界がある。それは、接合が浅くなるのに伴って、十分に厚いシリサイド層を形成することができなくなるからである。また、シリサイド膜(15、15’)は、半導体基板内部に形成されるために、不純物を高濃度で含む領域がシリサイド化する。このため、残された接合の領域は相対的に不純物濃度が低い領域であり、接合の低抵抗化にとって必ずしも好ましくない。
【0013】この低抵抗化の課題と共に、ゲート電極には、導電型の異なる多結晶シリコンを使用しなければならないという問題がある。これは、ゲート電極形成工程の増加をもたらし、LSIのコスト上昇、および、歩留まりの低下という問題を起こす。
【0014】
【課題を解決するための手段】上記の問題を解決するために、本発明では、図1の断面図に示したように、パンチスルーストッパ(9)は、後述する自己整合プロセスを用いてゲート電極(10)の直下にのみ形成し、接合(12、14)の領域とはソース端およびドレイン端の僅かな領域だけで接するようにした。また、ゲート電極は従来の多結晶シリコンとシリサイド膜の積層構造ではなく、図1のゲート電極(10)の断面からも明らかなように、3層のタングステンからなっている(6、10、15)。ゲート絶縁膜(5)に接する1層目(6)は、絶縁膜との接着性に優れたスパッタ法で堆積したタングステンであり、2層目は、スパッタタングステンの表面に選択的に成長させたタングステン(10)であり、3層目は、接合(12、14)の表面にタングステンを成長させた時に、ゲート電極の2層目の上に成長したタングステン(15)である。
【0015】なお、図1において、1は半導体基板、2は素子分離酸化膜、4は素子分離特性を向上させるための高濃度層、5はゲート絶縁膜、6は1層目のタングステン、9はパンチスルーストッパ、10は2層目のタングステン、11は絶縁膜、12は低濃度の不純物領域(以下、拡散層と呼ぶ。)、13はゲート電極の側壁絶縁膜、14は高濃度拡散層、15は拡散層の表面、および、ゲート電極の表面に成長させたタングステン、16は層間絶縁膜、17はコンタクト孔を埋める金属、18は配線金属である。
【0016】図2は図1とほぼ同じ構造であるが、1層目のタングステン(6)の幅が2層目のタングステン(10)より広くなっており、さらに、2層目のタングステンより張り出した1層目タングステンの下の基板には、低濃度の拡散層(12)が形成されている。
【0017】図3は、図1に示した半導体装置を用いたCMOSの例を示したものである。図3において、21、22はウエル領域、41、42は素子分離特性を向上させる高濃度層、91、92はパンチスルーストッパであり、それぞれ導電型が異なる。
【0018】
【作用】上記のように、パンチスルーストッパをチャネル領域の直下にのみ形成することで、拡散層との接触部分を減らすことができ、その結果、接合容量が大幅に低減する。例えば、チャネル長が0.2ミクロン程度のMOSFETでは、パンチスルーストッパのピーク濃度は1018/cm3弱であり、接合容量は2fF/μm2程度になる。一方、本発明の局所パンチスルーストッパ構造では、接合容量は1/10程度に低減することができる。この結果、信号の伝達速度を向上させることができる。
【0019】ゲート電極をタングステンにすることで、ゲート電極抵抗が減少し、これも、動作速度の向上に効果があるのは言うまでもない。従来のシリサイド化したゲート電極の抵抗がシート抵抗で10Ω/□であるのに対して、タングステンにすることで1Ω/□にまで低減できる。また、タングステンを用いることで、従来のように、導電型の異なるゲート電極を形成する必要がなくなり、工程数の削減が可能となる。
【0020】タングステンのゲート電極を用いること自体は、従来構造のMOSFETでも可能であるが、一般的に、タングステンのような金属の加工を、ゲート絶縁膜のように薄い絶縁膜(具体的には5nm程度)の上で行うのは非常に困難であり、通常では、ゲート絶縁膜が完全に除去されて、基板まで削れてしまう。本発明では、実施例において詳細に説明するように、実際に加工するタングステンの膜を薄くすることで、この問題を解決している。
【0021】拡散層の表面とゲート電極の表面にタングステンを成長させるのは、必ずしも本発明に特徴的なものではないが、シリサイド化する方法と比べて、拡散層の高濃度不純物領域を侵食することがないために、拡散層の抵抗をよりいっそう低下させることが可能となる。
【0022】以上述べてきたように、局所パンチスルーストッパ構造は、接合容量を大幅に低減し、タングステンゲート電極によってゲート抵抗は減少する。また、拡散層上で成長させたタングステンは、拡散層抵抗を減少させる。さらに、タングステンゲートは、ゲート電極形成工程を単純にし、その結果、低コストでかつ、高性能なMOSFETが実現でき、ひいては、LSIの高性能化が達成される。
【0023】
【実施例】以下、本発明の第1の実施例を図5から図8を用いて詳細に説明する。本説明では、n型のMOSFETを念頭に置いて述べて行くが、基板や不純物領域の導電型を逆にすれば、p型のMOSFETになることは言うまでもない。
【0024】図5(A)に示したように、公知の選択酸化法を用いて、半導体基板(1)に、素子分離絶縁膜(2)すなわち、シリコン酸化膜(2)を成長させ、素子が形成される第1の領域を設ける。具体的には、半導体基板(1)の表面に20nm程度の酸化膜を成長させ、さらに、その上にシリコン窒化膜を公知の低圧気層成長法で堆積した後に、この窒化膜を所望の形状に加工し、その後、半導体基板を水蒸気を含んだ、1100℃の雰囲気で30分間酸化すると、窒化膜で被われていない領域にのみ、酸化膜(2)が成長する。そして、酸化のマスクとなった窒化膜を180℃程度に加熱したリン酸溶液で除去すると、図5(A)のようになる。窒化膜の膜厚は約100nmであり、成長させた酸化膜は約300nmである。
【0025】しかし、酸化膜を成長させただけでは十分な素子分離特性が得られないので、次に、図5(B)に示したように、公知のイオン打ち込み法を用いて、半導体基板全面に基板と同じ導電型の領域を形成する不純物(4)を打ち込む。具体的には、Bを100KeVで5x1013/cm2打ち込み、不純物濃度のピークが、シリコン酸化膜(2)と基板の界面近傍に位置するように条件を設定する。酸化膜(2)と基板では、イオンの阻止能力が違うために、図に示したように、酸化膜(2)がないところでは、不純物領域(4)のピーク位置が深くなる。なお、酸化膜(3)は、イオン打ち込みの際に汚染が基板内部に入るのを防ぐための酸化膜である。また、基板がn型でp型MOSFETを形成する場合には、通常、リンをイオン打ち込みする。
【0026】次に、図5(C)に示したように、ゲート酸化膜(5)を成長させる。このゲート酸化膜の成長の前に、イオン打ち込みに伴う表面の汚染を除去するための洗浄や、打ち込まれたイオンを活性化するための熱処理を行うのは言うまでもない。ゲート酸化膜(5)の膜厚は約5nmであり、酸化温度は800℃である。
【0027】次に、図5(D)に示したように、ゲート電極の一部となる最下層の金属膜としてタングステン膜(6)を堆積する。この方法として、スパッタリングを用いた。そして、タングステンの膜厚は、後述するように、加工に際してゲート酸化膜(5)を削らないようにするために、20nmと薄膜にした。また、ゲート酸化膜との接着性を良くするために、膜の堆積には公知のスパッタ法を用いた。
【0028】次に、図6(A)に示したように、タングステン膜(6)の上に酸化膜(7)を堆積する。タングステンは酸化膜と反応しないので、比較的高温の酸化膜形成技術を使用することも可能であるが、本実施例では、プラズマによって反応を促進させる、プラズマCVD(Chemical Vapor Deposition)を用いて、約200nmの酸化膜を堆積させた。そしてさらに、酸化膜(7)の上で、図に示したように、公知のリソグラフィ技術を用いて、レジスト膜(8)にパターンを形成する。
【0029】次に、図6(B)に示したように、下層のタングステン膜(6)に達する溝を酸化膜(7)に形成する。溝の形成には、公知の酸化膜ドライエッチ技術を使用した。酸化膜はタングステン膜より10倍以上エッチング速度が速いために、図に示したように、タングステン膜(6)上で酸化膜(7)のエッチングを止めることができる。そして、レジスト膜を除去し、この溝を通して、パンチスルーストッパ(9)を形成するために、不純物イオンを打ち込む。本実施例では、20から30KeVのエネルギで、1x1012から1x1013/cm2のボロンを打ち込んだ。p型MOSFETの場合には、ヒ素を打ち込んでパンチスルーストッパを形成する。
【0030】次に、公知のタングステン選択成長技術を用いると、図6(C)に示したように、溝の底に露出しているタングステン膜(6)の表面を核にして、溝の内部を埋めるようにタングステン膜(10)が成長する。成長させるタングステンの膜の厚さは、成長時間で調整するが、本実施例では150から200nm成長させた。具体的には、WF6とH2の混合ガス又はWF6とSiH4の混合ガスの雰囲気中で気相化学成長を行った。
【0031】次に、図6(D)に示したように、溝が形成されていた酸化膜(7)を、フッ酸を含む水溶液中で除去する。タングステンはフッ酸には溶解しない。
【0032】ところで、タングステン膜は、多結晶シリコン膜などと異なり、結晶粒が柱状であり、このため、従来の方法でゲート電極状に加工すると、たとえマスクとなるレジスト膜の側壁が平滑であっても、結晶粒界に起因する凹凸が側面にも発生する。このため、一本のゲート電極でもその寸法がばらつく原因となる。これは、ゲート電極の幅が小さくなるほど深刻な問題である。
【0033】一方、本発明の方法では、タングステン膜(10)の横方向への成長は、溝の側壁に制限されており、しかも、非晶質である酸化膜には、側壁が滑らかな溝を形成することが可能であり、その結果、図6(D)に示したゲート電極(10)の側壁も平滑になる。
【0034】次に、図7(A)に示したように、基板表面を被っている20nm程度のタングステン膜(6)を除去し、素子分離酸化膜(2)、および、ゲート酸化膜(5)の一部を露出させる。このタングステン膜の除去にも公知のドライエッチ法を用いるが、その際、除去するタングステン膜の厚さが、下地となるゲート酸化膜(5)の削れに大きな影響を及ぼす。それは、加工する膜が厚くなるほど、エッチングの均一性を向上させるためのオーバーエッチ時間が長くなり、下地の酸化膜がエッチングにさらされる時間が増えるためである。本実施例では、除去するタングステン膜は20nm程度なので、5nmのゲート酸化膜(5)上でも、均一性を維持しながらエッチングを止めることができた。
【0035】このタングステン膜の加工によって、ゲート電極(10)端のゲート酸化膜には損傷が入るので、それを回復させるための熱処理を行い、さらに、図7(B)に示したように、イオン打ち込みの汚染をカバーする酸化膜(11)を堆積して、拡散層を形成するイオン打ち込み(12)を行う。この工程では、公知のLDD(Lightly Doped Drain)構造の低濃度拡散層を作るため、打ち込む不純物の量は、1x1013から1x1014/cm2とした。不純物はリンもしくはヒ素である。なお、損傷を回復させる熱処理として、本実施例においては、酸素と水蒸気の分圧を調整することで、シリコン基板を酸化しながら、タングステン膜は酸化しない技術を用いた。
【0036】次に、図7(C)に示したように、公知の側壁絶縁膜(13)形成技術を用いて、ゲート電極(10、6)の側壁にのみ絶縁膜(13)(具体的には、プラズマCVDで堆積した酸化膜)を形成し、さらに、高濃度拡散層(14)を作るために、リンもしくはヒ素を1x1015/cm2以上打ち込む。
【0037】次に、図7(D)に示したように、シリコンが露出している拡散層(14)と、タングステンゲート電極(10)の表面に、タングステン膜(15)を選択的に成長させ、拡散層(14)の低抵抗化をはかる。
【0038】次に、図8(A)に示したように、基板全面を層間絶縁膜(16)で被い、さらに、公知のリソグラフィ技術、および、ドライエッチ技術を用いて、拡散層(14)表面のタングステンやゲート電極、さらには、基板に達するコンタクト孔を開口する。
【0039】最後に、図8(B)に示したように、コンタクト孔を公知のプラグ技術を用いて金属(17)(具体的にはタングステン)で埋め戻した後に、配線層(18)をアルミを主体とする金属で形成する。配線が複数の場合には、層間絶縁膜の形成、コンタクト孔の開口、その埋め戻し、および、配線層の形成を繰り返す。
【0040】本発明では、図6(D)に示したように、選択成長で形成したゲート電極(10)の下層には、ゲート酸化膜(5)に接触するタングステン膜(6)があり、しかも、これが基板全面を被っている。第1の実施例では、この最下層のタングステン膜(6)は、選択成長させたタングステン膜(10)の直下のみを残して除去していたが、側壁絶縁膜の形成技術を用いることで、公知のゲートオーバーラップドレイン構造を作ることができる。それを、実施例2として示したのが図9、10である。
【0041】そこで、上述した第1の実施例に従って、図9(B)に示したように、選択成長によるゲート電極(10)を有する基板を用意する。
【0042】そして、図9(C)に示したように、下層のタングステン膜(6)の一部を除去する前に、低濃度拡散層(12)をイオン打ち込みで形成する。条件は第1の実施例と同じである。
【0043】次に、図9(D)に示したように、タングステンゲート電極(10)の側壁に側壁絶縁膜(13)を形成し、さらに、これをマスクにして下層のタングステン膜(6)を除去する。こうすることで、下層のタングステン電極(6)の寸法は上層の電極(10)より広くなり、しかも、その下の基板領域には低濃度の拡散層(12)が形成された構造ができる。なお、ゲート電極(10)の表面の一部も同時に除去されて、図に示したように、側壁絶縁膜の角が残る。
【0044】第1の実施例に示した本発明のMOSFETでは、図8(B)の断面図からも明らかなように、ゲート電極(10)と低濃度拡散層(12)の重なりは少なく、側壁絶縁膜(13)の下には不純物濃度が低く、抵抗が高い拡散層ができる。このため、従来のLDD構造では寄生抵抗のために、ゲート寸法の縮小に見合った電流の増加が達成されていなかった。
【0045】一方、本実施例のように、低濃度拡散層(12)がゲート電極と重なることで、抵抗の増加が押さえられるために、電流が増加する。このような構造は、ゲートオーバーラップドレイン構造と呼ばれ、すでに公知の技術であるが、本発明のMOSFETでは、ゲート電極の選択成長を用いているので、側壁絶縁膜(13)の形成工程を加えるだけで、ゲートオーバーラップドレイン構造が簡単に実現できる。
【0046】そして、図10(A)に示したように、高濃度拡散層(14)を形成するためのイオン打ち込みを行う。この条件も、第1の実施例と同じである。
【0047】次に、この実施例においても、図10(C)に示したように、拡散層(14)表面にタングステン膜(15)を成長させるので、張り出したゲート電極(6)との短絡を防ぐために、図10(B)に示したように、側壁絶縁膜(13’)を再び形成する。
【0048】拡散層表面(14)、および、ゲート電極表面へのタングステン膜(15)の選択成長は、第1の実施例とまったく同じ条件で行うが、図9(D)に示したように、側壁絶縁膜(13)はゲート電極(9)表面より飛び出しているために、これが、選択成長の時に、拡散層上とゲート電極上のタングステンがつながってしまうのを効果的に抑制する。
【0049】配線形成工程は図10(C)、図11(A)に示したように、第1の実施例とまったく同じである。
【0050】本発明の半導体装置では、ゲート電極の寸法は酸化膜に掘った溝の寸法で決まる。このため、溝の側壁に公知の方法を用いて側壁絶縁膜を形成することで、リソグラフィで決まる寸法以下のゲート電極を形成することができる。以下では、この例を第3の実施例として、図12、13、14を用いて説明する。
【0051】まず、これまでの実施例と同様に、図12(A)にあるように、素子分離酸化膜(2)を有する半導体基板を用意する。
【0052】次に、図12(B)に示したように、ゲート酸化膜(5)を成長させ、ゲート電極の一部となるタングステン膜(6)を形成し、さらに、酸化膜(7)に溝を掘る。ここまでは上述した公知例と同じであるが、本実施例では、溝の側壁に公知の技術を用いて、側壁絶縁膜(13’)を形成する。これは、基板の表面に絶縁膜を堆積した後に、公知の異方性ドライエッチングを行うことで、用意に実施することができる。パンチスルーストッパ(9)は、これまでと同じ条件で形成する。
【0053】このように、溝に側壁絶縁膜を形成することで、溝の寸法を小さくすることができる。従来の光リソグラフィでは、波長が365nmのi−線リソグラフィを用いても、溝の幅は0.3μm程度である。この溝に、0.1μmの側壁絶縁膜を形成すれば、ゲート電極の寸法は0.1μm程度になる。この寸法は、電子線リソグラフィを用いて始めて実現できる寸法であり、それが、従来の光リソグラフィで達成できるということは、装置が高価になることによる製造コストの増加が避けられることを意味している。
【0054】以下の工程は、第1の実施例とまったく同じであるので、ここでは簡単に説明する。
【0055】図12(C)に示したように、溝の内部をタングステン(10)で埋め戻し、さらに、図12(D)のように、溝が形成されていた酸化膜を除去し、タングステンゲート(10)を残す。次に、図13(A)のように、基板全面を被っているタングステン膜(6)を除去する。次に、図13(B)のように、ゲート電極(10)を酸化膜(11)で被い、低濃度拡散層(12)をイオン打ち込みで形成する。そして、図13(C)のように、ゲート電極(10)の側壁に側壁絶縁膜(13)を形成し、これをマスクにして、図13(D)のように、高濃度拡散層(14)を形成する。そして、図14(A)のようにタングステン膜(15)を拡散層およびゲート電極表面に成長させ、最後に、図14R>4(B)のように配線を形成する。
【0056】ここでは、第1の実施例の工程に沿って説明してきたが、第2の実施例のようなゲートオーバーラップ構造を作ることも容易であることは言うまでもない。
【0057】これまでの実施例では、ゲート酸化膜に接しているのはタングステン膜であり、この上に局所的にタングステン膜を成長させて、ゲート電極を形成していた。第1の実施例では、図6(B)(C)がその様子を示している。このため、パンチスルーストッパ(9)は、タングステン膜(6)を通して形成することになり、基板がタングステンによって汚染される可能性がある。重金属汚染は、キャリア寿命の低下や接合リークの増加を招く。
【0058】そこで、第4の実施例では、パンチスルーストッパは多結晶シリコン膜を通して形成し、その後、その多結晶シリコン膜をタングステンに置換するという方法を用いた。多結晶シリコン膜をゲート電極の一部としてそのまま使用することも可能であるが、従来技術の問題点のひとつとして指摘したように、微細なMOSFETを実現するためには、ゲート電極の導電型を変えなければならないという問題があるので、ここでは、タングステンに置換した例について説明する。
【0059】まず、これまでの実施例と同様に、図15(A)に示したように、素子間分離酸化膜(2)を有する半導体基板を用意する。
【0060】次に、図15(B)に示したように、ゲート酸化膜(5)を成長させ、次に、ここではゲート電極の一部として多結晶シリコン膜(6’)を堆積する。膜厚は20nm程度である。そして、酸化膜(7)に溝を形成し、この溝を通して基板内部にパンチスルーストッパ(9)を作る。
【0061】次に、図15(C)に示したように、露出している多結晶シリコンの表面をタングステン(6)に置換する。WF6ガスを供給すると、シリコンとの反応が起こり、シリコンは揮発性のガスであるSiF4となって除去されてWが残る。WF6は酸化膜とは反応しないので、溝を形成した酸化膜はそのままであり、また、多結晶シリコンの置換反応が進んで、ゲート酸化膜(5)がタングステンと反応するということもない。
【0062】次に、図15(D)に示したように、置換したタングステン(6)の表面に、上述した方法で、タングステン膜(10)を選択成長させる。
【0063】そして、図16(A)に示したように、溝が形成されていた酸化膜を除去し、さらに、図16(B)のように、基板全面を被っていた多結晶シリコン膜(6’)をエッチングで除去する。これまでの実施例では、タングステン膜を除去していたが、ここでは、多結晶シリコン膜が除去される。既に述べたように、多結晶シリコン膜は下地の酸化膜との間に選択比を確保し易いという特徴がある。これまでの実施例でも、除去されるタングステン膜を薄くすることで、ゲート酸化膜上でのタングステン膜の加工を行ってきたが、本実施例では、よりエッチングし易い多結晶シリコンを用いることで、ゲート電極加工上の問題はなくなる。
【0064】以下、図16(C)(D)、図17(A)(B)(C)は、これまでの実施例とまったく同じなので、説明は省略する。
【0065】最後に、第1の実施例で説明した半導体装置を用いて、CMOSを形成した例について説明する。既に述べてきたように、本発明の半導体装置は、拡散層などの導電型を変えるだけで、容易にn型p型のMOSFETを作ることができる。この点は従来構造のMOSFETとまったく同じである。そのため、CMOSを形成するためには、従来と同じように、導電型の異なる領域を有する基板を用意し、交互にn型とp型の半導体装置を作って行けばよい。
【0066】まず、図18(A)に示したように、半導体基板(1)に導電型の異なる領域(21と22)を有し、かつ、素子分離酸化膜が成長されている基板を用意する。ここでは、説明の便宜上、21をn型MOSFETが形成されるp型領域、22をp型MOSFETが形成されるn型領域とする。
【0067】それぞれの領域において、素子分離特性を改善するためのイオン打ち込みを、図18(B)のように行う。21の領域に対してはボロン(42)が、22の領域に対してはリン(41)が導入される。
【0068】次に、図18(C)に示したように、ゲート酸化膜(5)を全面に成長させ、さらに、ゲート電極の一部となるタングステン膜(6)を形成し、これまでの実施例のように、酸化膜(7)への溝の形成、パンチスルーストッパ(91、92)の形成を行う。92はボロン、91はヒ素のイオン打ち込みで形成した。
【0069】そして、図18(D)に示したように、溝にタングステン膜(10)を成長させて、酸化膜を除去する。
【0070】次に、図19(A)に示したように、基板表面を被うタングステン膜を除去し、第1の実施例と同様に、酸化膜(11)で被って(図19(B))、低濃度拡散層(12、12’)を形成する。導電型が異なるのは言うまでもない。
【0071】そして、図19(C)のように、側壁絶縁膜(13)を形成して、高濃度拡散層(14、14’)をそれぞれ形成し、最後に、図19(D)のように、配線(18)を形成して、CMOSを完成した。
【0072】
【発明の効果】以上、5つの実施例を用いて説明してきたように、本発明の半導体装置、および、その製造方法を用いることで、タングステンという、抵抗が低く、かつ、熱処理にも耐えることができる材料を、しかも、ゲート酸化膜が非常に薄いMOSFETのゲート電極として使用することが可能となる。これは、加工するタングステン膜を薄膜化できたからであり、従来例のように、厚いタングステン膜をゲート電極形状に加工しなければならない状況では、ゲート酸化膜の膜厚には薄さに制限があり、ゲート長が0.1μmに迫るMOSFETでは、タングステンは使用できない。
【0073】タングステンをゲート電極に使うことで、ゲート抵抗が低下するだけではなく、微細なMOSFETでは必須であると考えられている、導電型の異なるゲート電極構造も不要となる利点がある。
【0074】また、溝を用いたゲート電極の形成は、パンチスルーストッパを局所的に形成することを可能とする。このため、接合容量が大幅に減少し、ゲート抵抗の低下と相俟って、素子性能の向上に多いに寄与する。
【0075】また、本発明の半導体装置は、工程をわずかに追加、もしくは変更することで、ゲートオーバーラップ構造や、ゲート電極寸法をリソグラフィ限界以下にすることができ、これらも、素子性能の向上に寄与するところ大である。
【図面の簡単な説明】
【図1】本発明の第1の実施例による半導体装置の断面図である。
【図2】本発明の第2の実施例による半導体装置の断面図である。
【図3】本発明の半導体装置によるCMOSの断面図である。
【図4】従来の半導体装置によるCMOSの断面図である。
【図5】第1の実施例の半導体装置の製造工程図である。
【図6】図5に続く第1の実施例の半導体装置の製造工程図である。
【図7】図6に続く第1の実施例の半導体装置の製造工程図である。
【図8】図7に続く第1の実施例の半導体装置の製造工程図である。
【図9】第2の実施例の半導体装置の製造工程図である。
【図10】図9に続く第2の実施例の半導体装置の製造工程図である。
【図11】図10に続く第2の実施例の半導体装置の製造工程図である。
【図12】第3の実施例の半導体装置の製造工程図である。
【図13】図12に続く第3の実施例の半導体装置の製造工程図である。
【図14】図13に続く第3の実施例の半導体装置の製造工程図である。
【図15】第4の実施例の半導体装置の製造工程図である。
【図16】図15に続く第4の実施例の半導体装置の製造工程図である。
【図17】図16に続く第4の実施例の半導体装置の製造工程図である。
【図18】第5の実施例の半導体装置の製造工程図である。
【図19】図18に続く第5の実施例の半導体装置の製造工程図である。
【符号の説明】
1−半導体基板、2−素子分離酸化膜、3−酸化膜、4、41、42−不純物領域、5−ゲート酸化膜、6−タングステン膜、6’−多結晶シリコン膜、7−酸化膜、8−レジスト膜、9、91、92−パンチスルーストッパ、10−タングステン膜、11−酸化膜、12、12’−低濃度拡散層、13、13’−側壁絶縁膜、14、14’−高濃度拡散層、15−タングステン膜、16−層間絶縁膜、17−プラグ金属、18−配線金属、21−p型領域、22−n型領域。

【特許請求の範囲】
【請求項1】半導体基板の第1の領域の表面に第1の絶縁膜を形成する第1の工程と、上記第1の絶縁膜の上に第1の金属膜を形成する第2の工程と、上記第1の金属膜の上に所望の形状の第2の絶縁膜を形成する第3の工程と、上記第3の工程の後に露出した上記第1の金属膜の上に選択的に第2の金属膜を形成する第4の工程と、上記第4の工程の後に上記第2の絶縁膜を除去する第5の工程と、上記第5の工程の後に露出した上記第1の金属膜を除去する第6の工程と、上記第6の工程の後に上記第2の金属膜をマスクとして上記第1の領域に第1の不純物を導入することにより上記第1の領域の導電型とは異なる導電型の第1の不純物領域を形成する第7の工程とを具備することを特徴とする半導体装置の製造方法。
【請求項2】上記第2の工程において、上記第1の金属膜はスパッタリングにより形成されることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】上記第4の工程において、上記第2の金属膜は気相化学成長法により形成されることを特徴とする請求項1又は請求項2の何れかに記載の半導体装置の製造方法。
【請求項4】上記第3の工程と上記第4の工程の間に、上記第2の絶縁膜をマスクとして上記第1の領域に第2の不純物を導入することにより第2の不純物領域を形成する第8の工程をさらに具備することを特徴とする請求項1乃至請求項3の何れかに記載の半導体装置の製造方法。
【請求項5】上記第7の工程の後に、上記第1の金属膜及び上記第2の金属膜の側壁に第3の絶縁膜を形成する第9の工程をさらに具備することを特徴とする請求項1乃至請求項4の何れかに記載の半導体装置の製造方法。
【請求項6】上記第9の工程の後に、上記第3の絶縁膜をマスクとして上記第1の領域に第3の不純物を導入することにより第3の不純物領域を形成する第10の工程をさらに具備することを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項7】上記第3の絶縁膜はシリコン酸化膜であることを特徴とする請求項5又は請求項6の何れかに記載の半導体装置の製造方法。
【請求項8】上記第6の工程と上記第7の工程の間に上記第1の領域上に第4の絶縁膜を形成する第11の工程をさらに具備するとともに、上記第7の工程の後に上記第4の絶縁膜を除去する第12の工程をさらに具備することを特徴とする請求項1乃至請求項7の何れかに記載の半導体装置の製造方法。
【請求項9】上記第4の絶縁膜はシリコン酸化膜であることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項10】上記第1の絶縁膜はシリコン酸化膜であることを特徴とする請求項1乃至請求項9の何れかに記載の半導体装置の製造方法。
【請求項11】上記第2の絶縁膜はシリコン酸化膜であることを特徴とする請求項1乃至請求項10の何れかに記載の半導体装置の製造方法。
【請求項12】上記第1の金属膜はタングステンであることを特徴とする請求項1乃至請求項11の何れかに記載の半導体装置の製造方法。
【請求項13】上記第2の金属膜はタングステンであることを特徴とする請求項1乃至請求項12の何れかに記載の半導体装置の製造方法。
【請求項14】上記第1の不純物はリン若しくはヒ素であることを特徴とする請求項1乃至請求項13の何れかに記載の半導体装置の製造方法。
【請求項15】上記第2の不純物はボロン若しくはヒ素であることを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項16】上記第3の不純物はリン若しくはヒ素であることを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項17】上記第4の工程において、上記第2の金属膜の形成にWF6及びH2の混合ガス若しくはWF6及びSiH4の混合ガスを使用することを特徴とする請求項1乃至請求項16の何れかに記載の半導体装置の製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【公開番号】特開平7−263680
【公開日】平成7年(1995)10月13日
【国際特許分類】
【出願番号】特願平6−53400
【出願日】平成6年(1994)3月24日
【出願人】(000005108)株式会社日立製作所 (27,607)