説明

半導体装置の製造方法

【課題】 開口パターンの底部及び側壁下部の膜厚が減少し、それにより、ゲート抵抗が増加してしまったり、FETの信頼性が低下してしまう等の課題がある。
【解決手段】 絶縁膜層3上に形成された開口パターン11上に開口パターン11よりも幅の広いレジスト開口パターン12が形成されるように絶縁膜層3上に成膜されたWSi膜5上に逆テーパー形状を有する第2のレジスト膜6を形成する。

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造方法に関し、特に、微細電極の形成方法に関する。
【0002】
【従来の技術】従来より、GaAsFETのゲート電極を形成する工程においては、ゲート抵抗及びゲート基板間の容量を低くしつつ、ゲート長を微細化するために、酸化膜開口パターンに金属層を埋め込むことによりT型の断面形状を持つゲート電極を形成する方法が用いられている。
【0003】以下に、電極を埋め込むことによりゲート電極を形成する従来の工程について説明する。
【0004】図5は、従来の半導体装置におけるゲート電極の製造方法の一例を示す工程図である。
【0005】まず、半絶縁基板51上に動作層52を形成した後、絶縁膜層53を成膜する(図5(a))。
【0006】次に、絶縁層膜53上に第1のレジスト膜54を塗布し、露光、現像して、開口パターンを形成する(図5(b))。
【0007】そして、第1のレジスト膜54の開口パターンをマスクとして、異方性ドライエッチング法により、絶縁膜層53を選択的に除去し、開口パターン61を形成した後、第1のレジスト膜54を除去する(図5(c))。
【0008】第1のレジスト膜54を除去した後、スパッタ法によりWSi膜55を成膜する(図5(d))。
【0009】次に、WSi膜55上にスパッタ法によりTiN膜56、Au膜57を順次成膜する(図5(e))。
【0010】次に、Au膜57上に第2のレジスト膜58を塗布、露光、現像して、開口パターン61に位置を合わせたレジストパターンを形成する(図5(f))。
【0011】そして、形成されたレジストパターンをマスクとしてイオンミリング法、異方性ドライエッチング法を用いて、Au膜57、TiN膜56及びWSi膜55を順次選択的に除去し、その後、第2のレジスト膜58を剥離液により除去することによりT型ゲート電極部63を形成する(図5(g))。
【0012】
【発明が解決しようとする課題】上述した従来例においては、ゲート長が0.5μm以下の微細なゲート電極を形成する場合、アスペクト比(縦/横の比)が約1以下の開口パターン内に金属膜を成膜することになる。
【0013】しかしながら、上記開口パターン内に、WSi膜、TiN膜およびAu膜を順次成膜する際、開口パターン内の側壁部の付着膜厚に対して底部の付着膜厚が薄くなり、成膜工程が進むに従いアスペクト比が加速的に大きくなってしまう。そのため、成膜される金属膜の膜厚が開口パターン内の側壁上部においてかなり厚くなり、側壁下部および底部には金属膜が一定膜厚以上に被着しなくなる状態となり、いわゆるオーバーハングが形成されてしまう。
【0014】例えば、図5に示したゲート形成工程において、開口幅0.5μm、深さ0.4μmの開口パターン41上に、平坦部の膜厚でそれぞれ、100nm、200nm及び400nmの厚さのWSi膜、TiN膜及びAu膜を成膜した場合、TiN膜の開口パターン41の側壁上部における被着厚さをT51Q、側壁下部における被着厚さをT51P、底部における被着厚さをT51Bとすると、それぞれは、T51Q=25nm,T51P=13nm,T51B=20nmとなる。
【0015】また、Au膜の開口パターン41の側壁上部における被着厚さをT52Q、側壁下部における被着厚さをT52P、底部における被着厚さをT52Bとすると、それぞれは、T52Q=20nm,T52P=4nm,T52B=10nmとなる。
【0016】ここで、Au膜層においては、ショットキーメタルであるWSiより低抵抗であることから、ゲート抵抗を低減させる目的で用いられている。そのため、開口パターン41の底部及び側壁下部の膜厚が減少すると、ゲート抵抗が増加してしまう。また、TiN層においては、Auがショットキー層に拡散するのを防ぐためのバリアメタルとして用いられている。そのため、開口パターン41の底部及び側壁部下の膜厚が減少すると、FETの信頼性が低下してしまうという問題がある。
【0017】本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、ゲート抵抗の低減及びFETの信頼性の向上を図ることができる半導体装置の製造方法を提供することを目的とする。
【0018】
【課題を解決するための手段】上記目的を達成するために本発明は、半絶縁性基板上に開口パターンを形成し、該開口パターン上にゲート電極部を形成する半導体の製造方法において、前記半絶縁性基板上に絶縁膜層を成膜し、前記絶縁膜層上に第1のレジスト膜を形成し、前記第1のレジスト膜上に前記開口パターンを形成し、前記開口パターンにおける前記第1のレジスト膜及び前記絶縁膜層を除去し、前記絶縁膜層上の第1のレジスト膜を除去し、前記絶縁膜層上及び前記開口パターン上に第1の金属膜を成膜し、前記開口パターン上に該開口パターンよりも幅の広いレジスト開口パターンが形成されるように前記第1の金属膜上に逆テーパー形状を有する第2のレジスト膜を形成し、前記レジスト開口パターン及び前記第2のレジスト膜上に第2の金属膜を成膜し、前記第2のレジスト膜上の前記第2の金属膜を除去し、前記第2のレジスト膜を除去し、前記第2のレジスト膜が形成されていた部分における前記第1の金属膜を除去することを特徴とする。
【0019】また、前記絶縁膜層の除去は、エッチングによることを特徴とする。
【0020】また、前記第1の金属膜の除去は、前記第2の金属膜をマスクとしたエッチングによることを特徴とする。
【0021】また、半絶縁性基板上に開口パターンを形成し、該開口パターン上にゲート電極部を形成する半導体の製造方法において、前記半絶縁性基板上に絶縁膜層を成膜し、前記絶縁膜層上に第1のレジスト膜を形成し、前記第1のレジスト膜上に前記開口パターンを形成し、前記開口パターンにおける前記第1のレジスト膜及び前記絶縁膜層を除去し、前記絶縁膜層上の第1のレジスト膜を除去し、前記開口パターン上に前記開口パターンよりも幅の広いレジスト開口パターンが形成されるように前記絶縁層膜上に逆テーパー形状を有する第2のレジスト膜を形成し、前記レジスト開口パターン及び前記第2のレジスト膜上に金属膜を成膜し、前記第2のレジスト膜上の前記金属膜を除去し、前記第2のレジスト膜を除去することを特徴とする。
【0022】また、前記絶縁膜層の除去は、エッチングによることを特徴とする。
【0023】(作用)上記のように構成された本発明においては、開口パターン上に開口パターンよりも幅の広いレジスト開口パターンが形成されるように逆テーパー形状をした第2のレジスト膜が形成されるので、金属膜成膜の際に、ターゲットから放出されたターゲット原子の一部が第2のレジスト膜により遮蔽され、開口パターンの側壁部に被着されない。なお、開口パターンの底部においては、開口パターン自身によりターゲット原子が遮蔽されるため、第2のレジスト膜の存在の有無による影響はない。
【0024】このように、第2のレジスト膜の存在により、開口パターンの底部におけるターゲット原子の被着量は変わらずに開口パターンの側壁部におけるターゲット原子の被着量が減少する。
【0025】
【実施の形態】以下に、本発明の実施の形態について図面を参照して説明する。
【0026】(第1の実施の形態)図1は、本発明の半導体製造方法の実施の第1の形態を示す工程図である。
【0027】まず、GaAsからなる半絶縁基板1上にイオン注入法によりn型GaAsからなる動作層2を厚さ100nm程度形成した後、LP−CVD法によりSiO2膜からなる絶縁膜層3を厚さ400nm程度成膜する(図1(a))。
【0028】次に、絶縁層膜3上に第1のレジスト膜4を厚さ1μm程度塗布し、UV光を用いた露光、アルカリ現像液を用いた現像をそれぞれ行い、ライン状の開口パターンを形成する(図1(b))。ここで、形成するライン状パターンは例えば幅0.5μm、長さ100μmのものとする。
【0029】そして、第1のレジスト膜4の開口パターンをマスクとして、異方性ドライエッチング法により、絶縁膜層3を選択的に除去し、開口パターン11を形成した後、第1のレジスト膜4を除去する(図1(c))。このときの開口パターン11の断面形状は、幅0.5μm、深さ0.4μmであり、アスペクト比は0.8である。
【0030】第1のレジスト膜4を除去した後、スパッタ法により平坦部において膜厚100nmとなる第1の金属膜であるWSi膜5を成膜する(図1(d))。成膜したWSi膜5の膜厚は、開口パターン11の側壁部においては70nm、底部においては30nmとなる。したがって、WSi膜5の被着後の開口パターン11においては、幅0.36μm、深さ0.47μmとなり、これによりアスペクト比は1.3となる。
【0031】次に、露光光に対して高い吸収性能を持つネガ型レジストを塗布して第2のレジスト膜6を形成し、露光マスクを用いて絶縁膜層3の開口パターン11上に逆テーパーの側壁形状を有し、開口パターン11よりも幅が広いレジスト開口パターン12を形成する(図1R>1(e))。
【0032】次に、レジスト開口パターン12及び第2のレジスト膜6上にスパッタ法を用いて、第2の金属膜であるTiN膜7およびAu膜8を順次成膜する(図1(f))。成膜膜厚は、平坦部の膜厚で、例えばTiN膜7を200nm、Au膜8を400nmとする。
【0033】ここで、レジスト開口パターン12の断面形状を逆テーパーとしたのは、レジスト開口パターン12の側壁部にTiN膜7およびAu膜8が被着しないようにするためであり、ポジレジストと画像反転技術を用いた場合において同様の逆テーパー形状を得ることができる。基板に対する第2のレジスト6の側壁角の範囲は、89°〜45°程度が適当である。
【0034】その後、第2のレジスト膜6並びに第2のレジスト膜6上に被着したTiN膜7及びAu膜8をリフトオフ法により除去した後、Au膜8をマスクとして異方性ドライエッチング法によりWSi膜5を選択的に除去してT型ゲート電極部13を形成する(図1(g))。
【0035】図3は、上記工程により製造された半導体装置の平面図である。
【0036】以上の工程において得られる効果は、第2のレジスト膜6の膜厚、開口パターン11とレジスト開口パターン12との距離及び開口パターン11のアスペクト比に依存する。
【0037】以下に、図4を用いてTiN膜7、Au膜8の成膜装置内の配置を含めて、レジスト開口パターン12の形状と開口パターン11に被着する金属膜厚との関係について説明する。
【0038】図4は、本発明の半導体製造方法におけるレジスト開口パターン12の形状と開口パターン11に被着する金属膜厚との関係について説明するための図である。
【0039】図4に示すように、開口パターン11の幅をa、開口パターン11の深さをb、開口パターン11とレジスト開口パターン12との間の距離をc、第2のレジスト膜6の厚さをdとすると、これらの値の間においては下記のいずれかの条件が満たされる。
【0040】b/a>d/c ・・・(条件A)
b/a=d/c ・・・(条件B)
b/a<d/c ・・・(条件C)
以下に、上述した各条件における開口パターン11に被着する金属膜厚について説明する。
【0041】(1)条件Aまたは条件Bの場合開口パターン11の側壁下部の点Pにおいては、開口パターン自身の遮蔽により、ターゲット42上の点X0と点X1との間に位置する点から放出されたターゲット原子のみが、直線的に入射し、被着する。この場合、レジスト開口パターン12は、点Pに被着するターゲット原子を遮蔽しない。
【0042】一方、開口パターン11の側壁上部の点Qにおいては、開口パターン11自身の遮蔽は無いため、レジスト開口パターン12が無ければ、ターゲット42上の点X0とターゲットの端部にある点X3との間に位置する点から放出されたターゲット原子が全て直線的に入射し、被着する。しかし、レジスト開口パターン12がある場合は、レジスト開口パターン12の遮蔽により、側壁上部の点Qには、ターゲット42上の点X0と点X2との間に位置する点から放出されたターゲット原子のみが被着する。すなわち、点X2と点X3との間に位置する点から放出されたターゲット原子は、レジスト開口パターン12により遮蔽されるため、点Qには被着しない。
【0043】以上のことより、条件Aまたは条件Bを満たすようにレジスト開口パターン12を設けた場合は、開口パターン11の側壁下部の点P及び底部における被着膜厚を減らすことなく、側壁上部の点Qにおける被着膜厚を減らすことが可能となる。さらに、点Qの被着膜厚の減少により、シャドーイングの効果を低減できるため、点Pや底部における被着膜厚は増加する。なお、上記効果は、条件Bが満たされるときに最も顕著に現れる。
【0044】(2)条件Cの場合開口パターン11の側壁上部の点P、側面下部の点Q及び底部における被着膜厚は、レジスト開口パターン12の遮蔽により、共に減少する。ただし、d/cの値の増加に従って、開口パターン11の側壁部の被着膜厚に対する底部の被着膜厚の比は単調に増加する。すなわち、d/cの値を非常に大きくすれば、開口パターン11の底部にのみ選択的に金属膜を被着させることができる。
【0045】以下に、条件Bを満たす場合における金属膜成膜状態について具体的な数値を挙げて説明する。
【0046】開口パターン11の断面形状を、例えば幅a=0.36μm、深さb=0.47μmとし、それによりアスペクト比がb/a=1.3となるので、例えば開口パターン11からレジスト開口パターン12までの距離をc=5μm、第2のレジスト膜6の厚さをd=6.5μmというようにb/a=d/c=1.3となるようにする。すなわちレジスト開口パターン12の幅を10.36μm、深さを6.5μmとする。
【0047】上記形状をもつレジスト開口パターン12を用いた場合、TiN膜7の側壁上部の点Qにおける被着厚さをT1Q、側壁下部の点Pにおける被着厚さをT1P、開口パターン底部における被着厚さをT1Bとすると、それぞれは、T1Q=15nm、T1P=13nm、T1B=40nmとなる。
【0048】また、Au膜8の側壁上部の点Qにおける被着厚さをT2Q、側壁下部の点Pにおける被着厚さをT2P、開口パターン底部における被着厚さをT2Bとするとそれぞれは、T2Q=10nm、T2P=8nm、T2B=40nmとなる。
【0049】上記のように従来例に比べて、開口パターン11の側壁上部における被着膜厚が減少し、それに伴いシャドーイングが抑制されて底部における被着膜厚が増加する。
【0050】なお、cとdの値より決まるレジスト開口パターン12の形状は、条件Bを満たしていれば、上記以外の値でも良いが、c、dの値の下限においては、ウェハー41とターゲット42との間の距離L、ターゲット42の径rより決まり、また、c、dの値の上限においては、プロセス技術にのみ制約され、大きな値を設定するほど、開口パターン11の側壁上部における被着膜厚が減少し、底部における被着膜厚が増加する。
【0051】(第2の実施の形態)図2は、本発明の半導体製造方法の実施の第2の形態を示す工程図である。
【0052】まず、GaAsからなる半絶縁基板21上にイオン注入法によりn型GaAsからなる動作層22を厚さ100nm程度形成した後、LP−CVD法によりSiO2膜からなる絶縁膜層23を厚さ400nm程度成膜する(図2(a))。
【0053】次に、絶縁層膜23上に第1のレジスト膜24を厚さ1μm程度塗布し、UV光を用いた露光、アルカリ現像液を用いた現像をそれぞれ行い、ライン状の開口パターンを形成する(図2(b))。ここで、形成するライン状パターンは例えば幅0.5μm、長さ100μmのものとする。
【0054】そして、第1のレジスト膜24の開口パターンをマスクとして、異方性ドライエッチング法により、絶縁膜層23を選択的に除去し、開口パターン31を形成した後、第1のレジスト膜24を除去する(図1(c))。このときの開口パターン21の断面形状は、幅0.5μm、深さ0.4μmであり、アスペクト比は0.8である。
【0055】次に、露光光に対して高い吸収性能を持つネガ型レジストを塗布して第2のレジスト膜25を形成し、露光マスクを用いて絶縁膜層23の開口パターン31上に逆テーパーの側壁形状を有し、開口パターン31よりも幅が広い開口パターン32を形成する(図2(d))。
【0056】次に、レジスト開口パターン32及び第2のレジスト膜25上にスパッタ法を用いて、金属膜であるWSi膜26、TiN膜27及びAu膜28を順次成膜する(図2(e))。成膜膜厚は、平坦部の膜厚で、例えばWSi膜26を100nm、TiN膜27を200nm、Au膜28を400nmとする。
【0057】ここで、レジスト開口パターン32の断面形状を逆テーパーとしたのは、レジスト開口パターン32の側壁部にWSi膜26、TiN膜27及びAu膜28が被着しないようにするためであり、ポジレジストと画像反転技術を用いた場合において同様の逆テーパー形状を得ることができる。基板に対する第2のレジスト25の側壁角の範囲は、89°〜45°程度が適当である。
【0058】その後、第2のレジスト膜25並びに第2のレジスト膜25上に被着したWSi膜26、TiN膜27及びAu膜28をリフトオフ法により除去してT型ゲート電極部33を形成する(図2(f))。
【0059】以上の工程において得られる効果は、第1の実施の形態同様に、第2のレジスト膜25の膜厚、開口パターン31とレジスト開口パターン32との距離及び開口パターン31のアスペクト比に依存する。
【0060】
【発明の効果】本発明は、以上説明したように構成されているので以下に記載するような効果を奏する。
【0061】請求項1〜請求項3に記載のものにおいては、開口パターン上に開口パターンよりも幅の広いレジスト開口パターンが形成されるように第1の金属膜上に逆テーパー形状をした第2のレジスト膜を形成したため、金属膜成膜の際に、ターゲットから放出されたターゲット原子の一部を第2のレジスト膜により遮蔽して、開口パターンの底部におけるターゲット原子の被着量を変えずに開口パターンの側壁部におけるターゲット原子の被着量を減らすことができる。
【0062】このため、開口パターンにおける金属膜の被着量を均等化することができ、ゲート抵抗の低減及びFETの信頼性の向上を図ることができる。
【0063】また、スパッタ時のコリメータとして用いる第2のレジスト膜を第1の金属膜上に設けたため、レジストからの脱ガスによりゲート下のGaAs表面が汚染されることが無く、良好なショットキー界面を得ることができる。
【0064】請求項4及び請求項5に記載のものにおいては、第2のレジスト膜形成後に金属膜を形成する構成としたため、請求項1〜請求項3に記載のものよりもさらに効果的に開口パターンの側壁部上部への被着量を低減させることができ、それにより、ゲート抵抗の低減及びFETの信頼性の向上をさらに図ることができる。また、金属膜の全てを第2のレジスト膜形成後に成膜するため、請求項1〜請求項3に記載のものと比べて短い工程によりゲート形成が可能である。
【図面の簡単な説明】
【図1】本発明の半導体製造方法の実施の第1の形態を示す工程図である。
【図2】本発明の半導体製造方法の実施の第2の形態を示す工程図である。
【図3】本発明により製造された半導体装置の平面図である。
【図4】本発明の半導体製造方法におけるレジスト開口パターンの形状と開口パターンに被着する金属膜厚との関係について説明するための図である。
【図5】従来の半導体装置におけるゲート電極の製造方法の一例を示す工程図である。
【符号の説明】
1,21 半絶縁性基板
2,22 動作層
3,22 絶縁膜層
4,24 第1のレジスト膜
5,26 WSi膜
6,25 第2のレジスト膜
7,27 TiN膜
8,28 Au膜
11,31 開口パターン
12,32 レジスト開口パターン
13,33 T型ゲート電極部
41 ウェハー
42 ターゲット

【特許請求の範囲】
【請求項1】 半絶縁性基板上に開口パターンを形成し、該開口パターン上にゲート電極部を形成する半導体の製造方法において、前記半絶縁性基板上に絶縁膜層を成膜し、前記絶縁膜層上に第1のレジスト膜を形成し、前記第1のレジスト膜上に前記開口パターンを形成し、前記開口パターンにおける前記第1のレジスト膜及び前記絶縁膜層を除去し、前記絶縁膜層上の第1のレジスト膜を除去し、前記絶縁膜層上及び前記開口パターン上に第1の金属膜を成膜し、前記開口パターン上に該開口パターンよりも幅の広いレジスト開口パターンが形成されるように前記第1の金属膜上に逆テーパー形状を有する第2のレジスト膜を形成し、前記レジスト開口パターン及び前記第2のレジスト膜上に第2の金属膜を成膜し、前記第2のレジスト膜上の前記第2の金属膜を除去し、前記第2のレジスト膜を除去し、前記第2のレジスト膜が形成されていた部分における前記第1の金属膜を除去することを特徴とする半導体装置の製造方法。
【請求項2】 請求項1に記載の半導体装置の製造方法において、前記絶縁膜層の除去は、エッチングによることを特徴とする半導体装置の製造方法。
【請求項3】 請求項1または請求項2に記載の半導体装置の製造方法において、前記第1の金属膜の除去は、前記第2の金属膜をマスクとしたエッチングによることを特徴とする半導体装置の製造方法。
【請求項4】 半絶縁性基板上に開口パターンを形成し、該開口パターン上にゲート電極部を形成する半導体の製造方法において、前記半絶縁性基板上に絶縁膜層を成膜し、前記絶縁膜層上に第1のレジスト膜を形成し、前記第1のレジスト膜上に前記開口パターンを形成し、前記開口パターンにおける前記第1のレジスト膜及び前記絶縁膜層を除去し、前記絶縁膜層上の第1のレジスト膜を除去し、前記開口パターン上に前記開口パターンよりも幅の広いレジスト開口パターンが形成されるように前記絶縁層膜上に逆テーパー形状を有する第2のレジスト膜を形成し、前記レジスト開口パターン及び前記第2のレジスト膜上に金属膜を成膜し、前記第2のレジスト膜上の前記金属膜を除去し、前記第2のレジスト膜を除去することを特徴とする半導体装置の製造方法。
【請求項5】 請求項4に記載の半導体装置の製造方法において、前記絶縁膜層の除去は、エッチングによることを特徴とする半導体装置の製造方法。

【図1】
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【図3】
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【図4】
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【図2】
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【図5】
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【公開番号】特開平9−64064
【公開日】平成9年(1997)3月7日
【国際特許分類】
【出願番号】特願平7−215770
【出願日】平成7年(1995)8月24日
【出願人】(000004237)日本電気株式会社 (19,353)