半導体装置の製造方法

【課題】本発明は、コンタクト抵抗のばらつきを抑制し、高精度の抵抗素子とＭＯＳ型トランジスタを混載することができる半導体装置の製法方法を提供することを目的とする。
【解決手段】ＭＯＳ型トランジスタ構造が形成された第１導電型の半導体基板１上に絶縁膜６を形成し、この表面に抵抗素子となる導電膜７を形成し、この表面にエッチング停止層８を形成した後、この導電膜とエッチング停止層をパターニングし、抵抗素子構造を形成し、前記ＭＯＳ型トランジスタ構造および抵抗素子の表面を覆う層間絶縁膜９を形成し、前記絶縁膜と前記層間絶縁膜を選択的にエッチングして、前記拡散層、前記ゲート電極および前記抵抗素子にそれぞれ電気的に接続するためのコンタクトホール１０を形成する工程により半導体装置を製造する。

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造方法に関し、特にＭＯＳ型トランジスタと終端抵抗素子を混載する半導体装置の製造方法に関する。
【０００２】
【従来の技術】高速信号を伝送する回路では、信号の伝送線の特性インピーダンスと負荷インピーダンスが等しくないと信号が反射して波形が歪んでしまう。ＬＳＩ間でも高速信号を伝送するためには、不要な反射が発生しないようにインピーダンスの整合が必要である。近年、ＬＳＩの多機能化が進み、インピーダンス整合をとるための終端抵抗もＬＳＩに内蔵する必要性が高くなってきている。
【０００３】終端抵抗は、５０Ω程度の低抵抗、かつ高精度であることが重要である。終端抵抗値がばらつくとインピーダンス整合が取れなくなりＬＳＩが機能しなくなってしまう。ＬＳＩ内に終端抵抗素子を形成する場合、抵抗値のばらつきを抑制することが課題となる。抵抗値を決める主要素は、層抵抗とコンタクト抵抗である。高精度で、しかも５０Ω程度の低抵抗な終端抵抗素子を形成する場合、層抵抗のばらつきだけでなく、コンタクト抵抗のばらつきも低減する必要がある。
【０００４】従来のＭＯＳ型トランジスタと抵抗素子を混載した半導体装置の製造方法を図２を用いて説明する。
【０００５】図２（ａ）に示すように、シリコン基板２１上のフィールド酸化膜２２を形成し、フィールド酸化膜で囲まれた領域にゲート酸化膜２３を形成し、ゲート酸化膜上にゲート電極２４を形成する。次に、ゲート電極の側面に酸化膜の側壁を形成し、イオン注入によりソース、ドレイン拡散層２５を形成する。次に、気相成長法（ＣＶＤ法）により酸化膜２６を１００ｎｍ程度堆積する。
【０００６】次に、図２（ｂ）に示すように、抵抗素子となるタングステンシリサイド２７をスパッタ法により１００～２００ｎｍ程度堆積し、フォトリソグラフィー工程と異方性エッチングによりタングステンシリサイド２７をパターニングする。
【０００７】次に、図２（ｃ）に示すように、層間絶縁酸化膜２８を堆積し、平坦化を行った後、フォトリソグラフィー工程と異方性エッチングによりコンタクトホール２９を形成する。次に、７００～８００℃の熱処理を行いタングステンシリサイドを低抵抗化する。
【０００８】その後、アルミ電極を形成する。
【０００９】
【発明が解決しようとする課題】しかしながら、前記した製造方法は、トランジスタの拡散層と抵抗素子となるタングステンシリサイド層との間には２００～３００ｎｍ程度の段差があるため、拡散層上とタングステンシリサイド上の層間絶縁酸化膜の厚さが異なり、コンタクトホール形成時にタングステンシリサイドにオーバーエッチングが加わってしまう。
【００１０】例えば、拡散層上の層間絶縁酸化膜厚が８００ｎｍとすると、タングステンシリサイド上の層間絶縁酸化膜厚は５００～６００ｎｍとなる。拡散層上に確実にコンタクトホールを形成するために３０％程度のオーバーエッチングを行うとすると、タングステンシリサイドには、約８０％のオーバーエッチングが加わることになる。オーバーエッチング量が増加すると、タングステンシリサイドが削られる量も増加して、コンタクト抵抗にばらつきが発生する。
【００１１】本発明はこのような問題点に鑑みてなされたものであり、コンタクト抵抗のばらつきを抑制し、高精度の抵抗素子とＭＯＳ型トランジスタを混載することができる半導体装置の製法方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、第１導電型の半導体基板上に素子分離領域で分離された領域と、前記第１導電型の半導体基板上にゲート酸化膜を介して設けられたゲート電極と、第２導電型の拡散層を有するＭＯＳ型トランジスタ構造を形成する工程と、このＭＯＳ型トランジスタ構造が形成された第１導電型の半導体基板上に絶縁膜を形成する工程と、この絶縁膜の表面に抵抗素子となる導電膜を形成する工程と、この導電膜の表面にエッチング停止層を形成する工程と、この導電膜とエッチング停止層をパターニングし、エッチング停止層を上面に有する抵抗素子を形成する工程と、前記ＭＯＳ型トランジスタ構造および抵抗素子の表面を覆う層間絶縁膜を形成する工程と、前記絶縁膜と前記層間絶縁膜を選択的にエッチングして、前記拡散層、前記ゲート電極および前記抵抗素子にそれぞれ電気的に接続するためのコンタクトホールを形成する工程とを含む半導体装置の製造方法である。
【００１３】本発明では、このように抵抗素子形成層の上部にエッチング停止層を設けることで抵抗素子形成層にオーバーエッチングが加わることを抑制してコンタクト抵抗のばらつきを低減し、抵抗素子の精度を向上させることができる。
【００１４】
【発明の実施の形態】前記絶縁膜としては、絶縁材料であればどのようなものでも用いることができるが、シリコン酸化膜等を用いることができる。
【００１５】また、ＭＯＳ型トランジスタ構造についても特に制限はないが、ゲート電極と拡散層上に、チタン、コバルト、モリブデンおよびタングステンからなる群より選ばれる高融点金属とシリコンとのシリサイド化反応によって形成されたシリサイド層を有する構造を採用することができる。
【００１６】前記導電膜としては、従来より抵抗素子として用いられているものを用いることができ、例えばタングステンシリサイドまたは窒化チタンを用いて成膜することができる。
【００１７】前記エッチング停止層としては、ある程度の導電性があって、絶縁膜とのエッチング選択比の大きな材料で形成する。エッチング選択比は大きいほど好ましいが、１０程度以上あれば通常は十分である。このような材料として、シリコンを挙げることができる。また、エッチング停止層の層厚は、エッチング選択比を勘案して決めることが好ましい。
【００１８】本発明では、ばらつきの少ない抵抗素子を形成することができるので、終端抵抗素子として用いることができる。
【００１９】
【実施例】次に、本発明について図面を参照しながら具体的に説明する。図１は本発明の実施例を製造工程順に示す断面図である。
【００２０】まず、図１（ａ）に示すように、シリコン基板１の不活性領域にフィールド酸化膜２を、活性領域に膜厚５～１０ｎｍのゲート酸化膜３を形成する。次に、ゲート酸化膜３上に多結晶シリコン４を１５０～２００ｎｍ程度形成する。
【００２１】次に、フォトソグラフィー工程と異方性エッチングによりゲート電極４としてパターニングする。次に、ＣＶＤ法により酸化膜を１００ｎｍ程度形成し、その後、異方性エッチングにより酸化膜をエッチングし、ゲート電極４の側面に酸化膜の側壁を形成する。さらに、イオン注入を行い、熱処理を行って、拡散層５を形成する。その後、ＣＶＤ法により酸化膜６を１００ｎｍ程度形成する。
【００２２】次に、図１（ｂ）に示すように、抵抗素子となるタングステンシリサイド７をスパッタ法により３０～２００ｎｍ程度堆積する。さらにエッチング停止層として、シリコン８をスパッタ法により２０～５０ｎｍ程度堆積する。次に、フォトリソグラフィー工程と異方性エッチングによりタングステンシリサイド７とシリコン８をパターニングする。
【００２３】次に、図１（ｃ）に示すように、層間絶縁酸化膜９を１０００ｎｍ程度形成する。さらに、化学的機械的研磨（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）により平坦化を行い、層間絶縁酸化膜９を約８００ｎｍにする。次に、フォトリソグラフィー工程と異方性エッチングによりコンタクトホール１０を形成する。
【００２４】その後、チタンを３０～５０ｎｍ程度、窒化チタンを１００ｎｍ程度堆積して、７００～８００℃の熱処理を行ってタングステンシリサイドを低抵抗化した後、アルミ電極を形成する。
【００２５】この実施例にエッチング停止層として用いたシリコンは、タングステンシリサイドに比べて層抵抗が十分に大きいので、抵抗素子の抵抗値はタングステンシリサイドの膜厚で制御できる。また、酸化膜に対して、１０～２０のエッチング選択比が容易に得られる。
【００２６】拡散層上の実質的なエッチング量と抵抗素子上の実質的なエッチング量が等しくなるように、シリコンの膜厚の目安は以下のようにして決めればよい。拡散層上の層間絶縁酸化膜膜厚をＴ、オーバーエッチング量をａ［％］、トランジスタと抵抗素子を分離するための酸化膜厚をＤ（図１（ｂ）の酸化膜６の膜厚）、タングステンシリサイドの膜厚をＷ、エッチングストッパ層であるシリコンの膜厚をＳ、酸化膜に対するシリコンのエッチング選択比をｂとすると、（１＋０．０１ａ）Ｔ＝（Ｔ－Ｄ－Ｗ－Ｓ）＋ｂ×Ｓとなればよい。
【００２７】従って、シリコンの膜厚Ｓは、Ｓ＝（０．０１ａＴ＋Ｄ＋Ｗ）／（ｂ－１）
となる。
【００２８】例えば、拡散層上の酸化膜厚を８００ｎｍ、オーバーエッチング量を５０％、トランジスタと抵抗素子を分離するための酸化膜厚を１００ｎｍ、タングステンシリサイドの膜厚を５０ｎｍ、酸化膜に対するシリコンのエッチング選択比を１５とすると、Ｓ＝（０．０１×５０×８００＋１００＋５０）／（１５－１）＝３９となる。即ち、シリコンの膜厚は３９ｎｍとすればよい。
【００２９】コンタクトエッチング後にタングステンシリサイド上にシリコンが残っていても、その後の熱処理工程でバリアメタルのチタンと反応してチタンシリサイド化されるのでコンタクト抵抗が増大することはない。
【００３０】
【発明の効果】以上説明したように本発明は、抵抗素子形成層の上部にエッチング停止層を設けることで抵抗素子形成層にオーバーエッチングが加わることを防止してコンタクト抵抗のばらつきを抑制することができる。コンタクト抵抗のばらつきは１０～２０％低減する。また、抵抗素子形成層を３０ｎｍ程度まで薄膜化することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を製造工程順に示す断面図である。
【図２】従来の製造方法を工程順に示す断面図である。
【符号の説明】
１シリコン基板
２フィールド酸化膜
３ゲート酸化膜
４ゲート電極
５拡散層
６酸化膜
７タングステンシリサイド
８シリコン
９層間絶縁酸化膜
１０コンタクトホール

【特許請求の範囲】
【請求項１】第１導電型の半導体基板上に素子分離領域で分離された領域と、前記第１導電型の半導体基板上にゲート酸化膜を介して設けられたゲート電極と、第２導電型の拡散層を有するＭＯＳ型トランジスタ構造を形成する工程と、このＭＯＳ型トランジスタ構造が形成された第１導電型の半導体基板上に絶縁膜を形成する工程と、この絶縁膜の表面に抵抗素子となる導電膜を形成する工程と、この導電膜の表面にエッチング停止層を形成する工程と、この導電膜とエッチング停止層をパターニングし、エッチング停止層を上面に有する抵抗素子を形成する工程と、前記ＭＯＳ型トランジスタ構造および抵抗素子の表面を覆う層間絶縁膜を形成する工程と、前記絶縁膜と前記層間絶縁膜を選択的にエッチングして、前記拡散層、前記ゲート電極および前記抵抗素子にそれぞれ電気的に接続するためのコンタクトホールを形成する工程とを含む半導体装置の製造方法。
【請求項２】前記絶縁膜がシリコン酸化膜である請求項１記載の半導体装置の製造方法。
【請求項３】前記ＭＯＳ型トランジスタ構造が、ゲート電極と拡散層上に、チタン、コバルト、モリブデンおよびタングステンからなる群より選ばれる高融点金属とシリコンとのシリサイド化反応によって形成されたシリサイド層を有する請求項１記載の半導体装置の製造方法。
【請求項４】前記導電膜を、タングステンシリサイドまたは窒化チタンで形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】前記エッチング停止層を、シリコンで形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】前記抵抗素子が終端抵抗素子であることを特徴とする請求項１記載の半導体装置の製造方法。

【図１】

【図２】

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