説明

半導体装置の製造方法

【課題】 拡散層の抵抗及びゲート電極の抵抗を下げ、動作スピードを向上させた信頼性の高い微細素子の製造方法を提供すること。
【解決手段】 素子分離領域2により規定された半導体基板1上の素子形成領域に熱酸化膜3を形成する工程と、多結晶シリコン膜4を堆積する工程と、多結晶シリコン膜4をゲート電極形状に加工する工程と、半導体基板1全面に酸化膜5を堆積した後、この酸化膜5をエッチバックして絶縁側壁5を形成する工程と、半導体基板1全面にTi膜6を堆積する工程と、窒化膜7を堆積する工程と、パターニング技術により素子分離領域2の窒化膜7を除去する工程と、Ti膜8膜を堆積する工程と、熱処理を行い半導体基板1表面及び多結晶シリコン膜4の表面にシリサイド層9、10、91を形成する工程とを備える。

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置の製造方法に係り、特に、シリサイド層を備えた高集積半導体装置の製造方法に関する。
【0002】
【従来の技術】従来より、拡散層の表層及び多結晶シリコンゲート電極上にシリサイド層を形成し、ソース/ドレイン抵抗及びゲート電極抵抗をそれぞれ下げる方法がある。このとき、半導体基板上の拡散層に対しては、接合リークを抑さえるため、シリサイド層の厚さは接合深さよりも薄くしなければならないが、半導体素子の微細化により、接合深さが浅くなるため、拡散層上のシリサイド層の厚さは0.10μm程度が限界である。
【0003】これに対し、ゲート電極の配線抵抗を下げるためには、シリサイド層を更に厚くすることが望まれる。このためには、基板上のソース/ドレイン拡散層形成領域のシリサイド化とは独立に、ゲート電極のシリサイド化を行えば良い。
【0004】従来技術として、多結晶シリコン膜からなるゲート電極の抵抗をシリサイド化により下げる方法を、図3を参照しながら説明する。最初に、基板31上に熱酸化膜32を形成し、次いで多結晶シリコン膜33をゲート電極形状33に加工した後(図3(a))、金属膜34を堆積させ(図3(b))その後で熱処理を行うことにより、ゲート電極33上部のみならず、ゲート電極33側壁部もシリサイド化35して、ゲート配線の低抵抗化を行っている(図3(c))。
【0005】
【発明が解決しようとする課題】しかし、前述の従来の方法では、ゲート電極33の端部とソース/ドレイン拡散層との絶縁を確保するため、金属膜34の堆積時にゲート酸化膜32を基板表面に残しておく必要がある。
【0006】したがって、ソース/ドレイン拡散層のシリサイド化を行うためには、再度、金属膜を堆積し、シリサイドのための熱処理を実施する必要があった。更に、ゲート電極33の側部全体がシリサイド化するため、シリサイド層35がゲート酸化膜32に接することになる。これにより、高融点金属がゲート酸化膜32中に拡散し、耐圧低下を招くなどの不都合が発生し、その信頼性を低下させる恐れがあった。
【0007】そこで本発明の目的は、拡散層の抵抗及びゲート電極の抵抗を下げて素子の動作スピードを上げることのでき、信頼性の高い半導体装置の製造方法を提供することにある。
【0008】
【課題を解決するための手段】本発明の半導体装置の製造方法は、素子分離領域が形成された半導体基板にゲート絶縁膜を形成する第一の工程と、前記第一の工程後、前記半導体基板上に多結晶シリコン膜を形成する第二の工程と、前記多結晶シリコン膜およびゲート絶縁膜をゲート電極形状に加工する第三の工程と、前記ゲート電極側面にサイドウォール絶縁膜を形成する第四の工程と、前記第四の工程後、前記半導体基板上に第一の金属膜を形成する第五の工程と、前記第五の工程後、前記素子分離領域により規定された前記半導体基板の素子形成領域上に第一の絶縁膜を形成する第六の工程と、前記第六の工程後、前記半導体基板上に第二の金属膜を形成する第七の工程と、前記第一の金属膜および前記第二の金属膜と、前記多結晶シリコン膜とを熱処理により反応させ、前記素子分離領域上に形成されたゲート電極上に第一のシリサイド層を形成するとともに、前記素子分離領域上に形成されたゲート電極上に第二のシリサイド層を形成する第八の工程とを備えることを特徴としている。
【0009】また、本発明の半導体装置の製造方法の他の特徴とするところは、前記第一の絶縁膜は窒化膜であることを特徴としている。
【0010】また、本発明の半導体装置の製造方法その他の特徴とするところは、前記第八の工程後、前記第一の金属膜および前記第二の金属膜を除去する第九の工程と、前記第九の工程後、前記第一の絶縁膜を除去する第十の工程とを更に備えることを特徴としている。
【0011】また、本発明の半導体装置の製造方法その他の特徴とするところは、前記第一の金属膜および第二の金属膜は、高融点金属膜であることを特徴としている。
【0012】
【作用】本発明によれば、素子分離領域上のゲート電極上部のシリサイド層を厚くできるため、ゲート酸化膜の信頼性を低下させずにゲート配線抵抗を低減することができ、素子の動作を高速にすることができる。
【0013】
【発明の実施の形態】以下に、本発明の半導体装置の製造方法の実施の形態を、図1及び図2を参照しながら説明する。まず、半導体基板1上の素子分離領域に、厚さ300〜400nmの素子分離用酸化膜2を形成する。
【0014】次いで、厚さ5〜20nm程度のゲート酸化膜3を熱酸化法により形成し、ゲート酸化膜3上に公知の化学気相成長法(CVD法)により、厚さ100〜300nmの燐等の不純物を含んだ多結晶シリコン膜4を堆積させる(図1(a))。
【0015】次いで、公知のパターニング技術により多結晶シリコン膜4をゲート電極形状に加工する。次に、半導体基板1上に酸化膜5を公知の化学気相成長法(CVD法)により厚さ150〜300nm堆積させる。次いで、公知の異方性エッチング技術により、ゲート電極側壁形状に加工する(図1(b))。
【0016】次いで、スパッタ法により厚さ10〜50nmの金属Ti膜6を堆積する(図1(c))。次いで、公知のプラズマCVD法により、厚さ150〜300nmの窒化膜7を堆積する。
【0017】次いで、素子分離領域の窒化膜7を、公知のフォトリソグラフィー技術により除去する(図2(a))。次いで、スパッタ法に:より厚さ50〜150nmの金属Ti膜8を堆積する(図2(b))。次いで、500〜900℃、5〜60秒の熱処理により、素子分離領域2上に形成されたゲート電極4上においては、多結晶シリコン膜4と金属Ti膜6及び金属Ti膜8を反応させる。
【0018】一方、半導体基板1上に形成されたゲート電極4上においては、多結晶シリコン膜4と金属Ti膜6とを反応させる。また、ソース/ドレイン領域においては基板1と金属Ti膜6とを反応させ、それぞれ、シリサイド層10、9、91が形成される。
【0019】この際、窒化膜7の下に位置する半導体基板1表面及び素子形成領域の多結晶シリコン膜4上部は、堆積した金属Ti膜6が全てシリサイド化し、厚さおよそ20〜100nmの薄いチタンシリサイド層9、91が形成される。
【0020】この時、窒化膜7から窒素が供給され、金属Ti膜6の上部はTiN化されるため、ゲート側壁部のシリサイドの這い上がりが抑制され、ソース/ドレイン電極とゲート電極間のショートが抑制される。一方、素子分離領域2の多結晶シリコン膜4上部には厚さがおよそ100〜300nmの厚いチタンシリサイド層10が形成され、低抵抗化ができる。
【0021】次いで、未反応のTi膜8を硫酸過水溶液など公知のウエットエッチングにより除去し、次いで、窒化膜7を熱燐酸溶液等のウエットエッチングにて除去し、更にTiN膜及び未反応Ti膜を硫酸過水溶液など公知のウエットエッチングにより除去する(図2(c))。
【0022】なお、本実施の形態ではシリサイド膜形成金属としてチタニウムTiを使用したが、他にMo、W,Ta,Coなどの高融点金属を使用してもよい。
【0023】
【発明の効果】以上説明したように、本発明によれば、素子分離領域上のゲート電極上のみに厚いシリサイド層を形成し、ソース/ドレイン領域においては、薄いシリサイド層を形成できるので、ソース/ドレイン拡散層の接合深さに因らず、ゲート電極の低抵抗化が可能となり、接合リークの増大を防ぎ、動作速度を向上させることができる。
【0024】また、素子形成領域のゲート電極側部をシリサイド化したり、上部のシリサイド層を厚膜化したりしないので、金属原子の拡散を抑えてゲート酸化膜の信頼性を低下させることがなく、微細な半導体装置を製造することができる。
【図面の簡単な説明】
【図1】本発明の実施形態を示し、工程別断面図である。
【図2】本発明の実施形態を示し、工程別断面図である。
【図3】従来の製造方法に従った例を示し、工程別断面図である。
【符号の説明】
1 半導体基板
2 素子分離用熱酸化膜
3 ゲート熱酸化膜
4 多結晶シリコン膜
5 酸化膜
6 高融点金属膜
7 窒化膜
8 高融点金属膜
9 シリサイド層
10 シリサイド層

【特許請求の範囲】
【請求項1】 素子分離領域が形成された半導体基板にゲート絶縁膜を形成する第一の工程と、前記第一の工程後、前記半導体基板上に多結晶シリコン膜を形成する第二の工程と、前記多結晶シリコン膜およびゲート絶縁膜をゲート電極形状に加工する第三の工程と、前記ゲート電極側面にサイドウォール絶縁膜を形成する第四の工程と、前記第四の工程後、前記半導体基板上に第一の金属膜を形成する第五の工程と、前記第五の工程後、前記素子分離領域により規定された前記半導体基板の素子形成領域上に第一の絶縁膜を形成する第六の工程と、前記第六の工程後、前記半導体基板上に第二の金属膜を形成する第七の工程と、前記第一の金属膜および前記第二の金属膜と、前記多結晶シリコン膜とを熱処理により反応させ、前記素子分離領域上に形成されたゲート電極上に第一のシリサイド層を形成するとともに、前記素子分離領域上に形成されたゲート電極上に第二のシリサイド層を形成する第八の工程とを備えることを特徴とする半導体装置の製造方法。
【請求項2】 前記第一の絶縁膜は窒化膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】 前記第八の工程後、前記第一の金属膜および前記第二の金属膜を除去する第九の工程と、前記第九の工程後、前記第一の絶縁膜を除去する第十の工程とを更に備えることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項4】 前記第一の金属膜および第二の金属膜は、高融点金属膜であることを特徴とする請求項1に記載の半導体装置の製造方法。

【図1】
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【図2】
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【図3】
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【公開番号】特開平11−26767
【公開日】平成11年(1999)1月29日
【国際特許分類】
【出願番号】特願平9−190547
【出願日】平成9年(1997)7月1日
【出願人】(000006655)新日本製鐵株式会社 (6,474)