説明

半導体装置の設計方法、半導体装置の製造方法および半導体装置

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置の設計フローは、プラグPGに接続された配線M1を含むチップレイアウトを設計するステップと、設計されたチップレイアウトにおけるプラグPGに対する配線M1のマージンを、プラグPGに対する配線M1のリセス量に応じて修正するステップとを有している。この修正ステップは、テストウエハに試験用プラグとそれに3次元的に接続された試験用配線とを含むテストパターンを形成するサブステップと、試験用配線の配線幅および配線密度と試験用プラグに対する試験用配線のリセス量との相関を調べるサブステップを有している。更に、得られた相関に基づいてプラグPGに対する配線M1のリセス量を予測するサブステップと、予測されたリセス量に応じてプラグPGに対する配線M1のマージンを修正するサブステップを有している。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の設計方法、半導体装置の製造方法および半導体装置に関し、特に、プラグに接続された配線を有する半導体装置の設計方法、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【0002】
半導体基板にMISFETなどの半導体素子を形成してからこの半導体素子を覆うように層間絶縁膜を形成し、この層間絶縁膜にコンタクトホールを形成してから、コンタクトホールにプラグを埋め込み、プラグが埋め込まれた層間絶縁膜上に絶縁膜を形成し、この絶縁膜にダマシン技術で配線を形成し、更に上層の配線層などを形成することで、半導体装置を製造することができる。配線は、プラグに接続され、このプラグを介して、半導体素子などに電気的に接続される。
【0003】
特開2010−141187号公報(特許文献1)には、スタンダードセルを小型化することのできる技術が記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2010−141187号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明者の検討によれば、次のことが分かった。
【0006】
本発明者は、プラグと配線との接続が、プラグの上面だけでなく、プラグPGの側面の一部でも行われている場合(プラグと配線とが3次元的に接続されている場合)について検討している。すなわち、プラグと配線とが半導体基板に対して垂直方向に重なっている場合について検討している。プラグと配線との接続がプラグの上面だけで行われている場合(プラグと配線とが2次元的に接続されている場合)に比べて、プラグと配線とを3次元的に接続した場合は、プラグの側面の一部でもプラグと配線とを接続させた分、プラグと配線との接触面積を増大させることができるため、プラグと配線との接触抵抗を低減でき、プラグと配線との接続の信頼性を向上させることができる。
【0007】
しかしながら、一般的な半導体装置の設計手法では、チップレイアウトを設計するに当たって、プラグと配線との接続には、3次元的な接続ではなく2次元的な接続を前提とし、プラグと配線との接触面積について、プラグの上面と配線との接触面積は考慮しても、プラグの側面と配線との接触面積は考慮していなかった。このため、プラグと配線とが3次元的に接続された構造を適用した場合に、2次元的な接続を前提として半導体装置を設計すると、製造された半導体装置において、プラグと配線との3次元的な実際の接触面積がばらつきやすい。プラグと配線との接触面積が不足すると、プラグと配線との接触抵抗が増大するなどしてプラグと配線との接続の信頼性が低下し、半導体装置の性能の低下を招く虞がある。一方、プラグと配線との接触面積が過剰であると、半導体チップの面積の増大を招く虞がある。
【0008】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【0009】
また、本発明の目的は、半導体装置の面積の縮小を図ることができる技術を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
代表的な実施の形態による半導体装置の設計方法は、プラグと配線とが3次元的に接続された構造を考慮して、半導体装置の設計を行うものである。
【0013】
また、代表的な実施の形態による半導体装置の製造方法は、プラグと配線とが3次元的に接続された構造を考慮して、半導体装置の設計を行い、それに従って半導体装置を製造するものである。
【発明の効果】
【0014】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0015】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【0016】
また、半導体装置の面積の縮小を図ることができる。
【図面の簡単な説明】
【0017】
【図1】本発明の一実施の形態である半導体装置の要部断面図である。
【図2】本発明の一実施の形態である半導体装置の要部断面図である。
【図3】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図4】図3に続く、半導体装置の製造工程中の要部断面図である。
【図5】図4に続く、半導体装置の製造工程中の要部断面図である。
【図6】図5に続く、半導体装置の製造工程中の要部断面図である。
【図7】図6に続く、半導体装置の製造工程中の要部断面図である。
【図8】図7に続く、半導体装置の製造工程中の要部断面図である。
【図9】図8に続く、半導体装置の製造工程中の要部断面図である。
【図10】図9に続く、半導体装置の製造工程中の要部断面図である。
【図11】図10に続く、半導体装置の製造工程中の要部断面図である。
【図12】図3〜図11の半導体装置の製造方法の変形例を示す半導体装置の製造工程中の要部断面図である。
【図13】図12に続く、半導体装置の製造工程中の要部断面図である。
【図14】本発明の一実施の形態である半導体装置におけるプラグとそのプラグに接続された配線とを模式的に示す説明図である。
【図15】本発明の一実施の形態である半導体装置の設計フローを示す説明図である。
【図16】本発明の一実施の形態である半導体装置の設計フローを示す説明図である。
【図17】本発明の一実施の形態である半導体装置の設計フローを示す説明図である。
【図18】試験用プラグおよび試験用配線を含むテストパターンが形成されたテストウエハの要部断面図である。
【図19】試験用プラグおよび試験用配線を含むテストパターンが形成されたテストウエハの要部断面図である。
【図20】配線の配線幅とプラグに対する配線のリセス量との相関の一例を示すグラフである。
【図21】配線の配線密度とプラグに対する配線のリセス量との相関の一例を示すグラフである。
【図22】ステップST2dでレイアウト修正する前の段階の配線とプラグとのレイアウト例を示す平面図である。
【図23】ステップST2dでレイアウト修正する前の段階の配線とプラグとのレイアウト例を示す平面図である。
【図24】ステップST2dでレイアウト修正した後の段階の配線とプラグとのレイアウト例を示す平面図である。
【図25】ステップST2dでレイアウト修正した後の段階の配線とプラグとのレイアウト例を示す平面図である。
【図26】製造された半導体装置におけるプラグと配線との接続関係を示す要部断面図である。
【図27】製造された半導体装置におけるプラグと配線との接続関係を示す要部断面図である。
【図28】製造された半導体装置におけるプラグと配線との接続関係を示す要部断面図である。
【図29】製造された半導体装置におけるプラグと配線との接続関係を示す要部断面図である。
【図30】本発明の一実施の形態である半導体装置の設計フローの一部を示す説明図である。
【図31】本発明の一実施の形態である半導体装置の設計フローの一部を示す説明図である。
【図32】試験用プラグおよび試験用配線を含むテストパターンが形成されたテストウエハの要部断面図である。
【図33】テストパターンに含まれる配線の例を示す説明図である。
【図34】テストパターンに含まれる配線の例を示す説明図である。
【図35】テストパターンに含まれる配線の例を示す説明図である。
【図36】観察した配線とプラグを模式的に示す平面図である。
【図37】プラグと配線との間の3次元的接触面積と、プラグと配線との間の接触抵抗との相関を示すグラフである。
【図38】プラグの上面と配線との間の接触面積と、プラグと配線との間の接触抵抗との相関を示すグラフである。
【図39】ステップST1で設計したチップレイアウトの一部を示す平面図である。
【図40】ステップST2で修正されたチップレイアウトの一部を示す平面図である。
【図41】ステップST2で修正されたチップレイアウトに従って製造された半導体装置におけるチップレイアウトの一部を示す平面図である。
【図42】図41のC7−C7線の断面図である。
【図43】図41のC8−C8線の断面図である。
【図44】本発明の一実施の形態である半導体装置の設計フローを示す説明図である。
【図45】本発明の一実施の形態である半導体装置の設計フローを示す説明図である。
【発明を実施するための形態】
【0018】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0019】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0020】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0021】
<半導体装置の構造について>
図1および図2は、本実施の形態の検討の前提となった半導体装置を示す要部断面図である。図1および図2の半導体装置について、以下に説明する。なお、図2は、図1の紙面に垂直な断面図であり、図1におけるB1−B1線に沿って図1の紙面に垂直な断面を見た場合に対応している。
【0022】
図1および図2は、MISFET(Metal Insulator Semiconductor Field Effect Transistor)を有する半導体装置の要部断面図である。なお、図1および図2では、MISFETとして、nチャネル型MISFETを示しているが、n型とp型の導電型を逆にして、nチャネル型MISFETの代わりにpチャネル型MISFETとすることもできる。また、nチャネル型MISFETとpチャネル型MISFETとの両方を備えたCMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)とすることもできる。
【0023】
図1および図2の半導体装置は、半導体基板1に形成されたnチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor:MIS型電界効果トランジスタ)Qnを有している。
【0024】
すなわち、図1および図2に示されるように、p型の単結晶シリコンなどからなる半導体基板1には素子分離領域2が形成されており、この素子分離領域2で規定(区画)された半導体基板1の活性領域(アクティブ領域)に、p型ウエル(p型半導体領域)PWが形成されている。p型ウエルPWの表面上には、nチャネル型MISFETQnのゲート絶縁膜として機能する絶縁膜3を介して、nチャネル型MISFETQnのゲート電極GEが形成されている。絶縁膜3としては、例えば酸化シリコン膜または酸窒化シリコン膜を用いることができるが、ハフニウム酸化物などの金属酸化物からなる高誘電率膜とすることも可能である。また、ゲート電極GEとしては、導電体膜が用いられ、例えば多結晶シリコン膜(ドープトポリシリコン膜)とすることができるが、この多結晶シリコン膜上に金属シリサイド層5を形成することもできる。この金属シリサイド層5は、ゲート電極GEの低抵抗化のために形成されており、ゲート電極GEの一部とみなすこともできる。また、ゲート電極GEは、メタルゲート電極とすることも可能である。
【0025】
ゲート電極GEの両側の側壁には、絶縁膜からなるサイドウォールスペーサ(サイドウォール、側壁絶縁膜)SWが形成されており、このサイドウォールスペーサSW直下のp型ウエルPW(半導体基板1)には、n型半導体領域であるエクステンション領域(不純物拡散領域、n型半導体領域)4が形成されている。このエクステンション領域4は、ゲート電極GEに整合して形成されている。そして、このエクステンション領域4の外側には、n型半導体領域であるソース・ドレイン領域(不純物拡散領域、n型半導体領域)SDが形成されている。このソース・ドレイン領域SDは、サイドウォールスペーサSWに整合して形成されている。ソース・ドレイン領域SDは、エクステンション領域4よりも不純物濃度(n型不純物濃度)が高く、かつ接合深さが深い。ソース・ドレイン領域SDとそれよりも低不純物濃度で浅いエクステンション領域4とにより、LDD(Lightly doped Drain)構造のソース・ドレイン領域が形成される。ソース・ドレイン領域SDの表面(上部)には、低抵抗化のための金属シリサイド層5が形成されている。
【0026】
半導体基板1の主面上には、nチャネル型MISFETQnを覆うように(すなわちゲート電極GEおよびサイドウォールスペーサSWを覆うように)、絶縁膜として層間絶縁膜(絶縁膜)11が形成されている。この層間絶縁膜11は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に形成されかつ該窒化シリコン膜よりも厚い酸化シリコン膜との積層膜などにより、形成されている。
【0027】
層間絶縁膜11には、コンタクトホール(貫通孔、孔)CNTが形成され、コンタクトホールCNT内には導電性のプラグ(接続用導体部)PGが形成されている(埋め込まれている)。コンタクトホールCNTは、ソース・ドレイン領域SDの上部などに形成されており、このコンタクトホールCNTは層間絶縁膜11を貫通し、コンタクトホールCNTの底部ではソース・ドレイン領域SD上の金属シリサイド層5が露出し、その金属シリサイド層5の露出部にプラグPGが接続(接触)されている。
【0028】
プラグPGは、プラグPGの側面および底面を構成するバリア導体膜12と、バリア導体膜12よりも内部の領域を構成する主導体膜13とにより形成されている。このバリア導体膜12は、例えばチタン(Ti)膜、窒化チタン(TiN)膜、あるいはそれらの積層膜により形成され、主導体膜13は例えばタングステン(W)膜により形成されている。すなわち、コンタクトホールCNTの側壁および底部にバリア導体膜12が形成され、バリア導体膜12上にコンタクトホールCNTを埋め込むように主導体膜13が形成され、これらバリア導体膜12および主導体膜13によりプラグPGが形成されている。プラグPGは、接続用の導体部であり、層間絶縁膜11のコンタクトホールCNTを埋めるように形成されている。プラグPGは、上述のようにバリア導体膜12および主導体膜13により形成されているが、プラグPGの側面および底面がバリア導体膜12で形成され、それ以外(主として内部)が主導体膜13で形成されている。
【0029】
プラグPGが埋め込まれた層間絶縁膜11上には、絶縁膜として層間絶縁膜(絶縁膜)14が形成されている。但し、プラグPGの上面は、一部または全部が配線M1で覆われている。プラグPGの上面は、少なくとも一部が配線M1で覆われているが、プラグPGの上面において配線M1で覆われていない部分がある場合は、そこは層間絶縁膜14で覆われることになる。
【0030】
層間絶縁膜14は、単層の絶縁膜または積層(複数層)の絶縁膜とすることができる。例えば、層間絶縁膜14を、酸化シリコン膜の単体膜や、あるいは、酸化シリコン膜と該酸化シリコン膜上に該酸化シリコン膜よりも厚く形成された低誘電率膜との積層膜とすることができ、該低誘電率膜は、酸化シリコン膜よりも低誘電率な絶縁膜であり、例えば、炭素を含有する酸化シリコン膜であるSiOC膜を例示できる。
【0031】
層間絶縁膜14には配線溝15が形成され、この配線溝15を埋め込むように配線(埋込配線)M1が形成されている。配線M1は、ダマシン技術(シングルダマシン技術)で形成された埋込配線である。プラグPGは、一部が配線溝15から露出されており、配線溝15から露出されたプラグPGは、その配線溝15に埋め込まれた配線M1に接して電気的に接続されている。従って、配線M1は、プラグPGに接続する埋込配線とみなすことができる。
【0032】
配線M1は、窒化タンタル(TaN)膜などからなるバリア導体膜16と、銅(Cu)膜などからなる主導体膜17との積層膜から形成されており、配線M1の側面および底面がバリア導体膜16で形成され、それ以外(主として内部)が主導体膜17で形成されている。
【0033】
配線M1は、プラグPGに接して電気的に接続されているが、配線M1の下面は、プラグPGに平面的に重なる部分の下面と、プラグPGに平面的に重ならない部分の下面とを有している。配線M1の下面のうち、プラグPGに平面的に重なる部分の下面は、プラグPGの上面と接しており、プラグPGの上面と同じ高さ位置にある。一方、配線M1のうち、プラグPGに平面的に重ならない部分の下面は、プラグPGと接しておらず、プラグPGの上面よりも低い高さ位置にある。つまり、配線M1の下面のうち、プラグPGと平面的に重ならない部分の下面(底面)が、配線M1の最下面を構成しており、この配線M1の最下面が、プラグPGの上面よりも低い高さ位置にある。
【0034】
なお、本願において、プラグ、配線および各種絶縁膜の上面や下面などの高さまたは高さ位置を言うときは、半導体基板1の主面に垂直な方向の高さまたは高さ位置を言い、半導体基板1の主面に近づく側を低い側、半導体基板1の主面から遠くなる側を高い側とする。
【0035】
配線M1の最下面がプラグPGの上面よりも低い位置に形成されているため、プラグPGの上面の少なくとも一部および側面の一部(すなわちプラグPGのうち配線溝15から露出された部分)は、配線M1に接して配線M1で覆われた状態となる。プラグPGの上面だけでなく、プラグの側面の一部も配線M1と接することにより、プラグPGと配線M1との接続が確保され、プラグPGと配線M1との接続の信頼性を向上させることができる。
【0036】
ここで、プラグPGと配線M1とが半導体基板1に対して垂直方向に重なっている長さ(距離)を、「プラグPGに対する配線M1のリセス量(リセス長)」または単に「配線M1のリセス量(リセス長)」と称し、符号L1を付してリセス量(リセス長)L1と称することとする。このリセス量L1(プラグPGに対する配線M1のリセス量L1)は、配線M1の下面(より特定的には配線M1の最下面)からプラグPGの上面までの距離(半導体基板1の主面に垂直な方向の距離)でもある。
【0037】
このように、本実施の形態では、配線M1とプラグPGとが半導体基板1に対して垂直方向に所定の長さ分重なっており、この長さがリセス量(リセス長)L1である。
【0038】
本実施の形態では、配線M1の最下面(すなわちプラグPGに平面的に重ならない部分の下面)が、プラグPGの上面よりも低い位置にあり、配線M1とプラグPGとが半導体基板1に対して垂直方向に所定の長さ(すなわちリセス量L1)分重なっている。これを実現するために、配線溝15の下面(底面)がプラグPGの上面よりも低くなるように配線溝15を形成している。配線M1は、配線溝15に埋め込まれているため、配線M1の最下面(すなわちプラグPGに平面的に重ならない部分の下面)の高さ位置は、その配線M1が埋め込まれた配線溝15の下面(底面)と同じ高さ位置にある。このため、配線溝15の下面(底面)がプラグPGの上面よりも低くなるように配線溝15を形成し、この配線溝15に配線M1を埋め込むことで、配線M1の最下面(すなわちプラグPGに平面的に重ならない部分の下面)がプラグPGの上面よりも低くなり、配線M1とプラグPGとが半導体基板1に対して垂直方向に所定の長さ(すなわちリセス量L1)分重なるようにすることができる。
【0039】
配線M1は、プラグPGを介してnチャネル型MISFETQnのソース・ドレイン領域SDなどと電気的に接続されている。更に上層には多層配線構造(後述の層間絶縁膜18および配線M2など)が形成されているが、ここでは図示およびその説明は省略する。
【0040】
また、本実施の形態では、半導体基板1に形成する素子(半導体素子)としてMISFETを例に挙げて説明したが、半導体基板1に形成する素子(半導体素子)はMISFETに限定されない。MISFETの代わりに、あるいはMISFETに加えて、他の素子(半導体素子)、例えばバイポーラトランジスタ、抵抗素子、ダイオード素子、あるいは容量素子などを半導体基板1に形成することもでき、配線M1はプラグPGを介してこれらの素子に電気的に接続される。
【0041】
<半導体装置の製造工程について>
本実施の形態における半導体装置は上述のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【0042】
図3〜図11は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図1に相当する断面が示されている。
【0043】
本実施の形態の半導体装置を製造するには、まず、図3に示されるように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)1を準備する。それから、半導体基板1の主面に素子分離領域2を形成する。素子分離領域2は酸化シリコンなどの絶縁体からなり、例えばSTI(Shallow Trench Isolation)法またはLOCOS(Local Oxidization of Silicon)法などにより形成される。例えば、半導体基板1に素子分離溝(素子分離用の溝)を形成してから、この素子分離溝に絶縁膜を埋め込むことで、素子分離溝に埋め込まれた絶縁膜からなる素子分離領域2を形成することができる。素子分離領域2によって、MISFETなどの半導体素子が形成される活性領域が規定される。
【0044】
次に、半導体基板1に、半導体基板1の主面から所定の深さに渡ってp型ウエルPWを形成する。p型ウエルPWは、フォトレジストパターン(図示せず)をイオン注入阻止マスクとして用いて半導体基板1に例えばホウ素(B)などのp型の不純物をイオン注入することなどによって形成することができる。その後、p型ウエルPWにnチャネル型MISFETQnのしきい値を制御するための不純物をイオン注入(チャネルドープイオン注入)してもよい。
【0045】
次に、例えばフッ酸(HF)水溶液を用いたウェットエッチングなどにより半導体基板1の表面を清浄化(洗浄)した後、半導体基板1の表面(主面、ここではp型ウエルPWの表面)にゲート絶縁膜用の絶縁膜3を形成する。この絶縁膜3は、後でnチャネル型MISFETQnのゲート絶縁膜となる。絶縁膜3は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。絶縁膜3としては、酸化シリコン膜以外にも、酸窒化シリコン膜を用いることもでき、あるいは、酸化ハフニウム膜などの、窒化シリコン膜よりも高い誘電率を有する金属酸化物膜を使用してもよい。
【0046】
次に、ゲート電極GEを形成する。ゲート電極GEは、例えば次のようにして形成することができる。すなわち、半導体基板1の主面全面上(すなわち絶縁膜3上)に、ゲート電極形成用の導電体膜として多結晶シリコン膜を形成してから、この多結晶シリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、パターニングされた多結晶シリコン膜からなるゲート電極GEを形成することができる。nチャネル型MISFETQnのゲート電極となるゲート電極GEは、p型ウエルPW上に絶縁膜3を介して形成され、ゲート電極GEの下に残存する絶縁膜3が、nチャネル型MISFETQnのゲート絶縁膜となる。また、他の形態として、ゲート電極GEをメタルゲート電極とすることもできる。
【0047】
次に、半導体基板1(p型ウエルPW)のゲート電極GEの両側の領域に、リン(P)またはヒ素(As)などのn型の不純物をイオン注入することにより、エクステンション領域4を形成する。このエクステンション領域4形成用のイオン注入時には、p型ウエルPWにゲート電極GEをマスク(イオン注入阻止マスク)としてイオン注入するため、p型ウエルPWにおけるゲート電極GEの直下の領域には、ゲート電極GEに遮蔽されることでイオン注入されない。
【0048】
次に、ゲート電極GEの両側壁上に、側壁絶縁膜(絶縁膜)として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサSWを形成する。例えば、半導体基板1上にゲート電極GEを覆うように酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をRIE(Reactive Ion Etching)法などにより異方性エッチングすることによって、サイドウォールスペーサSWを形成することができる。この場合、サイドウォールスペーサSWは、ゲート電極GEの側壁上に残存する酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる。
【0049】
次に、半導体基板1(p型ウエルPW)のゲート電極GEおよびサイドウォールスペーサSWの両側の領域に、リン(P)またはヒ素(As)などのn型の不純物をイオン注入することにより、ソース・ドレイン領域SDを形成する。ソース・ドレイン領域SD形成用のイオン注入時には、半導体基板1(p型ウエルPW)に、ゲート電極GEおよびその側壁上のサイドウォールスペーサSWをマスク(イオン注入阻止マスク)としてイオン注入するため、p型ウエルPWにおけるゲート電極GEおよびサイドウォールスペーサSWの直下の領域には、ゲート電極GEおよびサイドウォールスペーサSWに遮蔽されることで、イオン注入されない。このため、エクステンション領域4は、ゲート電極GEに整合(自己整合)して形成され、ソース・ドレイン領域SDはゲート電極GEの側壁上のサイドウォールスペーサSWに整合(自己整合)して形成される。
【0050】
イオン注入後、導入された不純物の活性化のためのアニール処理(活性化アニール、熱処理)を行う。これにより、エクステンション領域4およびソース・ドレイン領域SDなどに導入された不純物を活性化することができる。
【0051】
このようにして、半導体基板1(のp型ウエルPW)に、電界効果トランジスタとしてnチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor)Qnが形成される。これにより、図3の構造が得られる。nチャネル型MISFETQnは、nチャネル型の電界効果トランジスタとみなすことができる。
【0052】
ソース・ドレイン領域SDは、エクステンション領域4よりも不純物濃度が高くかつ接合深さが深く、nチャネル型MISFETQnのソースまたはドレインとして機能するn型の半導体領域(不純物拡散層)が、ソース・ドレイン領域SDおよびエクステンション領域4により形成される。従って、nチャネル型MISFETQnのソース・ドレイン領域は、LDD構造を有している。ソース・ドレイン領域SDは、nチャネル型MISFETQnのソースまたはドレイン用の半導体領域とみなすことができる。ゲート電極GEは、nチャネル型MISFETQnのゲート電極として機能する。
【0053】
次に、図4に示されるように、サリサイド(Salicide:Self Aligned Silicide)技術により、ゲート電極GEおよびソース・ドレイン領域SDの表面(上層部)に、低抵抗の金属シリサイド層5を形成する。金属シリサイド層5は、次のようにして形成することができる。
【0054】
すなわち、ゲート電極GEおよびソース・ドレイン領域SDの表面(上面)を露出させてから、ゲート電極GEおよびソース・ドレイン領域SD上を含む半導体基板1の主面(全面)上に、コバルト(Co)膜またはニッケル(Ni)膜などの金属膜をスパッタリング法などを用いて形成(堆積)する。それから、熱処理によってこの金属膜とゲート電極GEおよびソース・ドレイン領域SD(を構成する各シリコン領域)を反応させる。これにより、ゲート電極GEおよびソース・ドレイン領域SDの表面に、それぞれ金属シリサイド層5が形成される。前記金属膜がコバルト膜の場合は、金属シリサイド層5はコバルトシリサイド層であり、前記金属膜がニッケル膜の場合は、金属シリサイド層5はニッケルシリサイド層であり、前記金属膜がニッケル白金合金膜の場合は、金属シリサイド層5はニッケル白金シリサイド層となる。その後、未反応の前記金属膜は除去する。金属シリサイド層5を形成したことで、ゲート電極GEおよびソース・ドレイン領域SDの拡散抵抗やコンタクト抵抗などを低抵抗化することができる。なお、ゲート電極GE上に金属シリサイド層5を形成した場合には、ゲート電極GE上の金属シリサイド層5もゲート電極GEの一部とみなすこともできる。
【0055】
次に、図5に示されるように、半導体基板1の主面上に、ゲート電極GEおよびサイドウォールスペーサSWを覆うように、絶縁膜として層間絶縁膜(絶縁膜)11を形成する。層間絶縁膜11は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に形成されかつ該窒化シリコン膜よりも厚い酸化シリコン膜との積層膜などにより、形成することができる。前記窒化シリコン膜は、プラズマCVD法などにより形成することができ、前記酸化シリコン膜は、TEOS(テトラエトキシシラン)を用いてプラズマCVD法などにより形成することができる。層間絶縁膜11の成膜後、層間絶縁膜11の表面(上面)をCMP法により研磨するなどして平坦化する。下地段差に起因して層間絶縁膜11の表面に凹凸形状が形成されていても、層間絶縁膜11の表面をCMP法により研磨することにより、その表面が平坦化された層間絶縁膜11を得ることができる。
【0056】
次に、層間絶縁膜11上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして用いて、層間絶縁膜11をドライエッチングすることにより、図6に示されるように、層間絶縁膜11にコンタクトホール(貫通孔、孔)CNTを形成する。コンタクトホールCNTは層間絶縁膜11を貫通しており、コンタクトホールCNTの底部では、半導体基板1の主面の一部、例えばソース・ドレイン領域SDの表面上の金属シリサイド層5の一部や、ゲート電極GEの表面上の金属シリサイド層5の一部などが露出される。
【0057】
また、層間絶縁膜11が窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜により形成されている場合は、まず窒化シリコン膜に比べて酸化シリコン膜がエッチングされやすい条件で酸化シリコン膜のドライエッチングを行い、窒化シリコン膜をエッチングストッパ膜として機能させることで、酸化シリコン膜にコンタクトホールCNTを形成する。それから、酸化シリコン膜に比べて窒化シリコン膜がエッチングされやすい条件でコンタクトホールCNTの底部の窒化シリコン膜をドライエッチングして除去することで、層間絶縁膜11を貫通するコンタクトホールCNTを完成する。
【0058】
コンタクトホールCNTの形成後、図7に示されるように、コンタクトホールCNT内に、接続用の導電体部として、導電性のプラグ(接続用導電体部)PGを形成する。プラグPGは、次のようにして形成することができる。
【0059】
すなわち、まず、コンタクトホールCNTの内部(底部および側壁上)を含む層間絶縁膜11上に、スパッタリング法またはプラズマCVD法などによりバリア導体膜12(例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜)を形成する。それから、タングステン膜などからなる主導体膜13を、CVD法などによってバリア導体膜12上にコンタクトホールCNTを埋めるように形成する。その後、コンタクトホールCNTの外部(層間絶縁膜11上)の不要な主導体膜13およびバリア導体膜12をCMP法またはエッチバック法などによって除去する。これにより、層間絶縁膜11の上面が露出し、層間絶縁膜11のコンタクトホールCNT内に埋め込まれて残存するバリア導体膜12および主導体膜13により、プラグPGが形成される。ゲート電極GEまたはソース・ドレイン領域SD上に形成されたプラグPGは、その底部でゲート電極GEまたはソース・ドレイン領域SDの表面上の金属シリサイド層5と接して、電気的に接続される。
【0060】
次に、シングルダマシン法により、第1層配線(配線M1)を形成する。以下に、第1層配線の形成法を説明する。
【0061】
まず、図8に示されるように、プラグPGが埋め込まれた層間絶縁膜11上に、絶縁膜として層間絶縁膜(絶縁膜)14を形成する。層間絶縁膜14は、層間絶縁膜11の上面から露出したプラグPGの上面を覆うように、層間絶縁膜11上に形成される。層間絶縁膜14は、単層の絶縁膜または積層(複数層)の絶縁膜とすることができる。層間絶縁膜14は、第1層配線形成用の層間絶縁膜である。
【0062】
次に、図9に示されるように、フォトレジストパターン(図示せず)をエッチングマスクとしたドライエッチングによって層間絶縁膜14の所定の領域に配線溝15を形成する。この際、プラグPGの上面の少なくとも一部が配線溝15と平面的に重なるように配線溝15が形成されるため、配線溝15によってプラグPGの一部が露出される。
【0063】
本実施の形態においては、配線溝15によって、プラグPGの上面だけでなく、プラグPGの側面の一部も露出される。すなわち、プラグPGの上面の一部または全部が配線溝15から露出されるとともに、プラグPGの側面の上部も配線溝15から露出される。配線溝15によってプラグPGの側面の一部(上部)も露出されるのは、配線溝15の下面(底面)が、プラグPGの上面よりも低い位置にあるためである。なお、ここで言う配線溝15の下面(底面)は、プラグPGと平面的に重ならない部分の配線溝15の下面(底面)であり、主として層間絶縁膜11の露出面で構成される。
【0064】
配線溝15を形成する際には、層間絶縁膜14をドライエッチングするが、この際、層間絶縁膜11も若干オーバーエッチングするため、配線溝15の下面(底面)は、プラグPGの上面よりも低い位置になる。後述するように、配線溝15の深さは、形成する配線(配線溝)の幅や密度などに起因して変動するため、本実施の形態とは異なり、配線溝15の下面(底面)がプラグPGの上面とちょうど同じ高さ位置になった段階で配線溝15形成用のドライエッチングを終了した場合には、配線溝15から露出するプラグPGと露出しないプラグPGとが混在する虞がある。これは、配線溝15の深さが変動した場合、配線溝15の深さが浅くなったところでは、プラグPGが配線溝15から露出しなくなるためである。このため、配線溝15を形成するドライエッチングの際に、若干オーバーエッチング気味とすることで、配線溝15から露出させるべき全てのプラグPGが配線溝15から露出させることができ、プラグPGが配線溝15から露出しない現象を防止できる。また、配線溝15の下面(底面)がプラグPGの上面よりも低い位置となるように配線溝15を形成して、配線溝15に埋め込まれた配線M1とプラグPGとが半導体基板1に対して垂直方向に所定の長さ(すなわちリセス量L1)分重なった状態とすることで、プラグPGと配線M1との接続の信頼性を向上させることができる。このため、本実施の形態では、積極的に、配線溝15の下面(底面)がプラグPGの上面よりも低い位置となり、プラグPGの上面だけでなくプラグPGの側面の一部(上部)も配線溝15から露出されるようにしている。
【0065】
次に、配線溝15の内壁(側面および底部)上を含む層間絶縁膜14上にバリア導体膜16を形成する。バリア導体膜16は、後の工程で形成する銅膜(Cu膜)との密着性向上および銅の拡散防止のために形成される。
【0066】
バリア導体膜16は、例えば、タンタル膜(Ta膜)とその上の窒化タンタル膜(TaN膜)との積層膜とすることができ、例えばスパッタリング法により形成することができる。他の形態として、バリア導体膜16を、タンタル(Ta)などの金属膜の単層、窒化チタン膜などの窒化膜(窒化金属膜)の単層、あるいは金属膜と窒化膜(窒化金属膜)との積層膜で形成することもできる。
【0067】
次に、バリア導体膜16上に、導電体膜として銅を主成分とする主導体膜(銅膜)17を形成する。この工程は、バリア導体膜16上に銅のシード層(図示せず)を例えばCVD法またはスパッタリング法で形成し、更に、シード層上に主導体膜17を、例えば電界めっき法で形成することにより、行うことができる。主導体膜17は、バリア導体膜16よりも厚く形成され、かつ、配線溝15内を埋める(満たす)ように形成される。これにより、配線溝15内がバリア導体膜16および主導体膜17で埋め込まれた状態となる。
【0068】
次に、配線溝15の外部に形成されている不要な主導体膜17およびバリア導体膜16を、CMP法を用いて研磨して除去する。これにより、配線溝15の外部に形成されている主導体膜17およびバリア導体膜16が除去され、図10に示されるように、配線溝15内に第1層配線である配線M1が形成される。配線M1は、配線溝15内に埋め込まれて残存する主導体膜17およびバリア導体膜16により形成され、配線M1の深さは、配線溝15と同様の深さとなる。配線M1は、配線溝15に埋め込まれており、いわゆる埋込配線(ダマシン配線、シングルダマシン配線)である。配線溝15に埋め込まれた配線M1は、その配線溝15から露出していたプラグPGと接続する。
【0069】
プラグPGの一部を露出していた配線溝15に配線M1を埋め込むことで、プラグPGはその配線溝15に埋め込まれた配線M1に接して電気的に接続されるが、本実施の形態においては、プラグPGの上面だけでなく、プラグPGの側面の一部も配線M1に接した状態となる。すなわち、プラグPGの上面の一部または全部とプラグPGの側面の一部(上部)とが、配線M1に接した状態となる。これは、配線溝15の下面(底面)がプラグPGの上面よりも低い位置にあることで、配線溝15に埋め込まれた配線M1の最下面(すなわちプラグPGに平面的に重ならない部分の下面)がプラグPGの上面よりも低い位置となり、プラグPGの上面の少なくとも一部および側面の一部(すなわちプラグPGのうち配線溝15から露出された部分)が、配線M1で覆われた状態となるからである。これにより、配線M1とプラグPGとが半導体基板1に対して垂直方向に所定の長さ(すなわちリセス量L1)分重なった状態となり、プラグPGと配線M1との接続の信頼性を向上させることができる。
【0070】
第1層配線(配線M1)の形成後、デュアルダマシン法を用いて、第2層配線(配線M2)を形成する。以下に、第2層配線の形成法を説明する。
【0071】
まず、図11に示されるように、配線M1が埋め込まれた層間絶縁膜14上に、層間絶縁膜18を形成する。層間絶縁膜18は、単層の絶縁膜または積層(複数層)の絶縁膜とすることができる。層間絶縁膜18は、第2層配線形成用の層間絶縁膜である。
【0072】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、層間絶縁膜18にコンタクトホール(孔部、接続用孔部)19と配線溝20とを形成する。コンタクトホール19は配線溝20の底部に形成されており、平面的に見ると(半導体基板1の主面に平行な平面で見ると)、コンタクトホール19は配線溝20に平面的に内包されている。コンタクトホール19の底部で、配線M1の上面が露出される。
【0073】
次に、コンタクトホール19および配線溝20の内壁を含む層間絶縁膜18上に、バリア導体膜21を形成する。バリア導体膜21は、上記バリア導体膜16と同様の材料膜を用いることができ、同様の手法で形成することができる。バリア導体膜21は、後の工程で形成する銅膜(Cu膜)との密着性向上および銅の拡散防止のために形成される。
【0074】
次に、バリア導体膜21上に、コンタクトホール19および配線溝20の内部を埋め込むように、導電体膜として主導体膜(銅膜)22を形成する。主導体膜22は、上記主導体膜17と同様の材料膜を用いることができ、同様の手法で形成することができる。
【0075】
その後、コンタクトホール19および配線溝20の外部に形成されている不要な主導体膜22およびバリア導体膜21をCMP法を用いて研磨して除去し、図11に示されるように、プラグ23および配線M2を完成させる。配線溝20内に埋め込まれて残存する主導体膜22およびバリア導体膜21により配線M2が形成され、コンタクトホール19内に埋め込まれて残存する主導体膜22およびバリア導体膜21によりプラグ23が形成されるが、プラグ23と配線M2とは一体的に形成され、プラグ23の底部は、配線M1の上面と接している。このため、配線M2は、配線M2に一体的に形成されたプラグ23を介して、配線M1に電気的に接続される。配線M2およびプラグ23は、配線溝20およびコンタクトホール19に埋め込まれており、いわゆる埋込配線(ダマシン配線、デュアルダマシン配線)である。
【0076】
更に第3層配線およびそれよりも上層の配線を形成してもよいが、ここでは図示およびその説明は省略する。
【0077】
図12および図13は、上記図3〜図11の半導体装置の製造方法の変形例を示す半導体装置の製造工程中の要部断面図である。
【0078】
変形例の半導体装置の製造方法では、上述のようにプラグPGを形成して上記図7の構造を得た後、図12に示されるように、層間絶縁膜11の上面をエッチング(エッチバック)により後退させることにより、層間絶縁膜11の上面をプラグPGの上面よりも低くする。上記図7の段階では、プラグPGの上面と層間絶縁膜11の上面とは、略同一平面上にあり、プラグPGの上面の高さ位置と層間絶縁膜11の上面の高さ位置とは、ほぼ同じであるが、図12で、層間絶縁膜11の上面がプラグPGの上面よりも低くなるように、層間絶縁膜11の上面をエッチング(エッチバック)により後退させるのである。この際のエッチング(エッチバック)には、プラグPG(バリア導体膜12および主導体膜13)に比べて層間絶縁膜11がエッチングされやすいエッチング条件でエッチング(エッチバック)を行う。これにより、プラグPGの一部(上部)が層間絶縁膜11の上面から突き出した状態になる。なお、層間絶縁膜11の上面が後退することは、層間絶縁膜11が薄くなって、層間絶縁膜11の上面の高さ位置が低くなることに対応している。
【0079】
また、CMP法を用いてコンタクトホールCNT外部の主導体膜13およびバリア導体膜12を除去してプラグPGを形成した後、層間絶縁膜11の上面をエッチングにより後退させる(すなわちエッチングにより層間絶縁膜11の上面の高さ位置を低くする)ことで、プラグPGの上面が層間絶縁膜11の上面よりも高くなるようにした場合を説明したが、このような手法に限定されるわけではない。例えば、CMP法で用いる研磨液を最適化することにより、コンタクトホールCNTの外部の主導体膜13およびバリア導体膜12を除去する工程から層間絶縁膜11の上面を後退させる工程までの工程を一貫してCMP法を用いて行うことも可能であり、この場合、図12で示された工程(層間絶縁膜11の上面を後退させる工程)に、層間絶縁膜11に選択性を有するCMP法を用いることができる。
【0080】
以降の工程は、上記図8〜図11を参照して説明した工程と基本的には同じである。
【0081】
すなわち、図13に示されるように、プラグPGが埋め込まれた層間絶縁膜11上に、層間絶縁膜(絶縁膜)14を形成する。層間絶縁膜14は、層間絶縁膜11の上面から露出(突出)した部分のプラグPGを覆うように、層間絶縁膜11上に形成される。それから、フォトレジストパターン(図示せず)をエッチングマスクとしたドライエッチングによって層間絶縁膜14の所定の領域に配線溝15を形成する。この際、上述のように、配線溝15の下面(底面)がプラグPGの上面よりも低い位置となり、プラグPGの上面だけでなくプラグPGの側面の一部(上部)も配線溝15から露出されるように、配線溝15を形成する。但し、プラグPGの一部が層間絶縁膜11の上面から突出しているため、配線溝の下面(底面)は、層間絶縁膜11の上面より低い位置にあっても、高い位置にあっても、あるいは同じ高さ位置にあってもよく、配線溝15の下面(底面)がプラグPGの上面よりも低い位置にあればよい。
【0082】
次に、配線溝15の内壁(側面および底部)上を含む層間絶縁膜14上にバリア導体膜16を形成してから、バリア導体膜16上に主導体膜(銅膜)17を形成し、その後、配線溝15の外部に形成されている不要な主導体膜17およびバリア導体膜16を、CMP法を用いて研磨して除去することにより、図13に示されるように、配線溝15内に第1層配線である配線M1が形成される。上記図10の場合と同様、図13の場合も、配線溝15の下面(底面)がプラグPGの上面よりも低い位置にあるため、配線溝15に埋込まれた配線M1の最下面(すなわちプラグPGに平面的に重ならない部分の下面)がプラグPGの上面よりも低い位置となり、プラグPGの上面の少なくとも一部および側面の一部(すなわちプラグPGのうち配線溝15から露出された部分)が、配線M1に接した(配線M1で覆われた)状態となる。これにより、配線M1とプラグPGとが半導体基板1に対して垂直方向に所定の長さ(すなわちリセス量L1)分重なった状態となり、プラグPGと配線M1との接続の信頼性を向上させることができる。
【0083】
その後、上記図11の場合と同様に層間絶縁膜18を形成し、コンタクトホール19および配線溝20を形成し、プラグ23および配線M2を形成するが、ここではその図示および説明は省略する。
【0084】
<半導体装置の設計について>
図14は、本実施の形態の半導体装置におけるプラグPGとそのプラグPGに接続された配線M1とを模式的に示す説明図(斜視図)である。なお、図14は、斜視図であるが、理解を簡単にするために、配線M1に接している部分のプラグPGの上面に斜線のハッチングを付し、配線M1に接している部分のプラグPGの側面にドットのハッチングを付してある。
【0085】
本実施の形態は、上記図1、図2および図14にも示されるように、プラグPGと配線M1とが、プラグPGの上面だけでなく、プラグPGの側面の一部も配線M1に接した構造を前提としている。すなわち、本実施の形態は、プラグPGと配線M1とが3次元的に接続されている構造を前提としている。
【0086】
ここで、プラグPGと配線M1との接続(接触)が、プラグPGの上面の一部または全部に加えて、プラグPGの側面の一部でも行われている場合を、プラグPGと配線M1とは3次元的に接続されていると称することとする。すなわち、上述のように、プラグPGと配線M1とが半導体基板1に対して垂直方向に重なっており、その重なりの長さ(すなわちリセス量L1)がゼロより大きい場合(すなわちL1>0の場合)を、プラグPGと配線M1とは3次元的に接続されているとみなすことができる。一方、プラグPGと配線M1との接続(接触)が、プラグPGの上面だけで行われ、プラグPGの側面は配線M1と接していない場合(すなわちプラグPGと配線M1とが半導体基板1に対して垂直方向に重なっておらずL1=0となる場合)は、プラグPGと配線M1とは2次元的に接続されているとみなすことができる。本実施の形態は、プラグPGと配線M1とを3次元的に接続した構造を適用することで、2次元的な接続の場合に比べて、プラグPGの側面の一部でもプラグPGと配線M1とを接続(接触)させた分、プラグPGと配線M1との接触面積を増大させることができ、プラグPGと配線M1との接続の信頼性を向上させることができる。
【0087】
プラグPGと配線M1との間の接続抵抗は、主としてプラグPGと配線M1との接触面積で決まる。本実施の形態では、上記図1、図2および図14に示されるように、プラグPGと配線M1とが3次元的に接続されているため、プラグPGと配線M1との間の接続抵抗は、プラグPGの上面と配線M1との接触面積S1と、プラグPGの側面と配線M1との接触面積S2との和(合計)で決まることになる。ここで、プラグPGの上面と配線M1との接触面積S1を、上面接触面積S1と称し、プラグPGの側面と配線M1との接触面積S2をリセス接触面積S2と称し、3次元的に接続されたプラグPGと配線M1との接触面積を3次元的接触面積S3と称することとする。プラグPGと配線M1との3次元的接触面積S3は、上面接触面積S1とリセス接触面積S2との和(合計)となる(すなわちS3=S1+S2)。
【0088】
なお、プラグPGの上面と配線M1との接触面積である上面接触面積S1は、配線M1に接している部分のプラグPGの上面(図14においてハッチングの斜線が付された領域)の面積に対応している。また、プラグPGの側面と配線M1との接触面積であるリセス接触面積S2は、配線M1に接している部分のプラグPGの側面(図14でドットのハッチングを付された領域に対応しているが、図14は斜視図であるため、図14でドットのハッチングを付された領域の反対側にもドットのハッチングが付された領域が存在している)の面積に対応している。
【0089】
しかしながら、従来の一般的な半導体装置の設計手法では、プラグPGと配線M1とのレイアウトを設計するに当たって、プラグPGと配線M1との接続には、3次元的な接続ではなく2次元的な接続を前提とし、プラグPGと配線M1との接触面積について、上面接触面積S1は考慮しても、リセス接触面積S2は考慮していなかった。このため、プラグPGと配線M1とが3次元的に接続された構造を適用した場合に、2次元的な接続を前提として半導体装置を設計すると、製造された半導体装置において、プラグPGと配線M1との3次元的接触面積S3がばらつきやすい(変動しやすい)。プラグPGと配線M1との3次元的接触面積S3が不足すると、プラグPGと配線M1との接触抵抗が増大するなどしてプラグPGと配線M1との接続の信頼性が低下し、半導体装置の性能の低下を招く虞がある。場合によっては、プラグPGと配線M1との接続不良(接触不良)が発生し、半導体装置の信頼性の低下や、半導体装置の歩留まりの低下を招く虞もある。一方、プラグPGと配線M1との3次元的接触面積S3が過剰であると、半導体チップの面積の増大を招く虞がある。また、素子や配線の微細化が進むと、リセス量L1の配線M1の高さに対する比率が大きくなってくるため、2次元的な接続を前提として半導体装置を設計すると製造された半導体装置におけるプラグPGと配線M1との3次元的接触面積S3がばらつきが大きくなる現象は、促進される方向にある。
【0090】
そこで、本実施の形態では、プラグPGと配線M1とが3次元的に接続された構造を考慮して、半導体装置の設計(特にプラグPGおよび配線M1のレイアウト設計)を行っている。以下、具体的に説明する。
【0091】
図15〜図17は、半導体装置の設計フローを示す説明図である。
【0092】
図15に示されるように、本実施の形態の半導体装置の設計フローは、プラグ(PG)に接続された配線(M1)を含むチップレイアウトを設計するステップST1と、該ステップST1で設計されたチップレイアウトにおけるプラグ(PG)に対する配線(M1)のマージンを修正するステップST2とを有している。
【0093】
ステップST1では、例えば、図16に示されるように、システム設計のステップ、機能設計のステップ、論理合成のステップ、およびレイアウト設計のステップなどを行うことにより、プラグPGに接続された配線M1を含むチップレイアウト(半導体チップ全体のパターンレイアウト)を設計することができる。ここで設計されるチップレイアウトには、プラグPGとそれに接続された配線M1だけでなく、素子分離領域2、各種半導体領域(半導体基板1に形成された不純物拡散層)、ゲート電極GE、および他の配線層(配線M2やそれよりも上層の配線)なども含まれている。
【0094】
ステップST2では、プラグ(プラグPG)に対する配線(M1)のリセス量(L1)に応じて、プラグ(PG)に対する配線(M1)のマージンを修正する。半導体装置の設計フローにこのステップST2を追加したことが、本実施の形態の主要な特徴の一つである。図15にも示されるように、ステップST1で設計されてステップST2で修正されたチップレイアウトに従って、半導体装置の製造工程が行われて半導体装置が製造される(例えば上記図3〜図13のようにして半導体装置が製造される)。すなわち、実際の半導体装置の製造工程(製品製造用の半導体ウエハ(上記半導体基板1に対応)を用いて実際に半導体装置を製造する工程)は、半導体装置の設計(すなわちステップST1,ST2)の後に行われる。
【0095】
ステップST2は、図17に示されるように、以下のようなステップ(サブステップ)ST2a,ST2b,ST2c,ST2dを有していることが好ましい。
【0096】
ステップST2aとして、試験用のウエハ(半導体ウエハ)WF1に、試験用のプラグ(試験用プラグ、テストプラグ)PGtと試験用のプラグPGtに3次元的に接続された試験用の配線(試験用配線、テスト配線)M1tとを含むテストパターン(テスト用の配線パターン)を形成する。以下、試験用のウエハWF1を、テストウエハWF1と称することとする。図18および図19は、プラグ(試験用プラグ)PGtおよび配線(試験用配線)M1tを含むテストパターンが形成されたテストウエハWF1の要部断面図である。
【0097】
ステップST2aの後、ステップST2bとして、ステップST2aでテストパターンを形成したテストウエハWF1を用いて、配線(試験用配線)M1tの配線幅および配線密度と、プラグ(試験用プラグ)PGtに対する配線(試験用配線)M1tのリセス量L1tとの相関を調べる(実測する)。
【0098】
ここで、プラグ(試験用プラグ)PGtに対する配線(試験用配線)M1tのリセス量L1tは、上述したプラグPGに対する配線M1のリセス量L1に対応するものであり、図18および図19に示されている。プラグPGtと配線M1tとがテストウエハWF1に対して垂直方向に重なっている長さ(距離)を、「プラグPGtに対する配線M1tのリセス量(リセス長)」または単に「配線M1tのリセス量(リセス長)」と称し、符号L1tを付してリセス量(リセス長)L1tと称することとする。このリセス量L1tは、配線M1tの下面(より特定的にはプラグPGtに平面的に重ならない部分の下面)からプラグPGtの上面までの距離(テストウエハWF1の主面に垂直な方向の距離)でもある。
【0099】
ステップST2bの後、ステップST2cとして、ステップST2bで得られた相関に基づいて、プラグ(PG)に対する配線(M1)のリセス量(L1)を予測(予想)する。
【0100】
ステップST2cの後、ステップST2dとして、ステップST2cで予測されたリセス量(L1)に応じて、プラグ(PG)に対する配線(M1)のマージンを修正する。
【0101】
ステップST2a,ST2b,ST2c,ST2dのうち、ステップST2a,ST2bは、上記ステップST1を行う前に予め行っておくことが好ましく、上記ステップST2Tc,ST2dは、上記ステップST1を行った後に行うことが好ましい。
【0102】
次に、上記ステップST2a,ST2b,ST2c,ST2dについて、それぞれ好適な具体例を説明する。まず、上記ステップST2aについて説明する。
【0103】
ステップST2aでは、プラグ(試験用プラグ)PGtとプラグPGtに3次元的に接続された配線(試験用配線)M1tとを含むテストパターン(テスト用の配線パターン)を形成する。この際、テストパターンとしては、後で製造する半導体装置(本実施の形態の設計フローを適用して設計して製造する半導体装置)の配線層(上記層間絶縁膜11,14、プラグPGおよび配線M1)を形成するのと同様の工程を用いて、プラグ(試験用プラグ)PGtと配線(試験用配線)M1tとを含む配線層を形成することが望ましい。従って、図18および図19に示される層間絶縁膜11,14,18は、上記図1〜図13を参照して説明した半導体装置における層間絶縁膜11,14,18と同様の絶縁膜であることが好ましい。すなわち、上記層間絶縁膜11形成工程から上記配線M1形成工程までの工程(上記図5〜図10の工程)と同様工程を行って、3次元的に接続されたプラグPGtと配線M1tとを含む配線層(配線構造)を、テストパターンとしてテストウエハWF1の主面上に形成する。製造時に上記図12および図13の工程を適用する場合は、テストパターン形成にも上記図12および図13の工程を適用することが好ましい。
【0104】
このテストパターンに含まれる配線M1tは、配線幅および配線密度が異なる種々の配線(配線パターン)を含んでいる。図18の(a)、(b)、(c)は、同じテストウエハWF1における異なる領域の断面図であるが、配線M1tの配線幅が互いに相違しており、図18の(a)における配線M1tの配線幅よりも、図18の(b)における配線M1tの配線幅が大きく、図18の(b)における配線M1tの配線幅よりも、図18の(c)における配線M1tの配線幅が大きい。また、図19の(a)、(b)は、同じテストウエハWF1における異なる領域の断面図であるが、配線M1tの配線密度が互いに相違しており、図19の(a)に示された領域における配線M1tの配線密度よりも、図19の(b)に示された領域における配線M1tの配線密度が大きくなっている。
【0105】
次に、ステップST2bについて説明する。
【0106】
ステップST2bでは、ステップST2aでテストパターンを形成したテストウエハWF1を用いて、配線(試験用配線)M1tの配線幅および配線密度と、プラグ(試験用プラグ)PGtに対する配線(試験用配線)M1tのリセス量L1tとの相関を調べる(実測する)。この際、テストパターンが形成されているテストウエハWF1を切断し、テストウエハWF1の断面(好ましくはテストウエハWF1の主面に略垂直な断面)を観察することにより、3次元的に接続されたプラグPGtおよび配線M1tを観察し、プラグ(試験用プラグ)PGtに対する配線(試験用配線)M1tのリセス量L1tを測定(実測)することができる。このテストウエハWF1の断面観察は、例えばSEM(Scanning Electron Microscope:走査型電子顕微鏡)などの電子顕微鏡により、行うことができる。また、このテストウエハWF1の断面観察(断面SEM観察)は、テストウエハWF1の複数の箇所に対して行うことが好ましい。すなわち、テストウエハWF1には配線幅および配線密度が異なる配線M1tが形成されているが、配線幅および配線密度が異なる配線M1tのそれぞれについて、テストウエハWF1の断面観察(断面SEM観察)を行ってプラグPGtに対する配線M1tのリセス量L1tを測定(実測)する。例えば、図18の(a),(b),(c)および図19の(a),(b)は、それぞれテストウエハWF1の断面図であるが、図18の(a),(b),(c)および図19の(a),(b)のそれぞれの断面において、プラグPGtに対する配線M1tのリセス量L1tを、SEMなどの電子顕微鏡による観察で測定する。断面SEM像から、プラグPGaに対する配線M1tのリセス量L1tを測定することができる。
【0107】
テストウエハWF1に形成された、配線幅および配線密度が異なる配線M1tのそれぞれについて、断面観察によりプラグPGaに対する配線M1tのリセス量L1tを測定(実測)することで、配線幅および配線密度と、プラグPGtに対する配線M1tのリセス量L1tとの相関(のデータ)を得る(調べる)ことができる。
【0108】
すなわち、配線M1tの配線幅が大きい場合と小さい場合とで、その配線M1tのプラグPGtに対するリセス量L1tがどのように変化するかの傾向(すなわちリセス量L1tの配線幅に対する依存性)と、配線M1tの配線密度が大きい場合と小さい場合とで、その配線M1tのプラグPGtに対するリセス量L1tがどのように変化するかの傾向(すなわちリセス量L1tの配線密度に対する依存性)とを得る(調べる)ことができる。なお、配線密度は、所定領域に配線(配線パターン)が形成されたときの、その所定領域の面積に占める配線の面積の割合に対応している。配線密度が大きいことは、所定領域に配線が密に形成されていることに対応し、配線密度が小さいことは、所定領域に配線が疎に形成されていることに対応している。また、配線幅は、半導体基板1の主面に平行で、かつ、その配線の延在方向に略垂直な方向の寸法(幅)に対応している。
【0109】
例えば、図18は、(a),(b),(c)の順に配線M1tの配線幅が大きくなっているが、この場合に、(a),(b),(c)の順にリセス量L1tが大きくなっていれば、図20のグラフに示されるような相関が得られることになる。また、例えば、図19は、(a),(b)の順に配線M1tの配線密度が大きくなっているが、この場合に、(a),(b)の順にリセス量L1tが小さくなっていれば、図21のグラフに示されるような相関が得られることになる。ここで、図20は、配線M1tの配線幅とプラグPGtに対する配線M1tのリセス量L1tとの相関の一例を示すグラフであり、図20のグラフの横軸は、配線M1tの配線幅に対応し、図20のグラフの縦軸は、プラグPGtに対する配線M1tのリセス量L1tに対応している。
【0110】
図20のグラフは、配線M1tの配線幅が大きくなるほど、プラグPGtに対する配線M1tのリセス量L1tが大きくなる傾向(相関)を示しており、本発明者の検討によれば、この傾向(相関)をもつ場合が多かった。また、図21は、配線M1tの配線密度とプラグPGtに対する配線M1tのリセス量L1tとの相関の一例を示すグラフであり、図21のグラフの横軸は、配線M1tの配線密度に対応し、図21のグラフの縦軸は、プラグPGtに対する配線M1tのリセス量L1tに対応している。図21のグラフは、配線M1tの配線密度が大きくなるほど、プラグPGtに対する配線M1tのリセス量L1tが小さくなる傾向(相関)を示しており、本発明者の検討によれば、この傾向(相関)をもつ場合が多かった。
【0111】
このように、ステップST2bでは、テストウエハWF1を断面観察することにより、配線W1tの配線幅および配線密度と、プラグPGtに対する配線M1tのリセス量L1tとの相関を実測したデータを得るのである。
【0112】
次に、ステップST2cについて説明する。
【0113】
ステップST2cでは、ステップST2bで得られた相関(すなわち配線M1tの配線幅および配線密度とプラグPGtに対する配線M1tのリセス量L1tとの相関)に基づいて、ステップST1で設計したチップレイアウトにおけるプラグ(PG)に対する配線(M1)のリセス量(L1)を予測(予想)する。つまり、ステップST1で設計したチップレイアウトにおいて、プラグPGと配線M1とが3次元的に接続された箇所は複数あるが、各箇所におけるリセス量L1(プラグPGに対する配線M1のリセス量L1)がどの程度になるかを、ステップST2bで得られた相関(配線M1tの配線幅および配線密度とプラグPGtに対する配線M1tのリセス量L1tとの相関)に基づいて予測するのである。すなわち、ステップST1で設計したチップレイアウトにおいてプラグPGと配線M1とが(3次元的に)接続される箇所について、その箇所の配線M1の配線幅および配線密度を、ステップST2bで得られた相関(配線M1tの配線幅および配線密度とプラグPGtに対する配線M1tのリセス量L1tとの相関)に当てはめ(割り当て)、その箇所におけるリセス量L1(プラグPGに対する配線M1のリセス量)を予測する。つまり、ステップST1で設計したチップレイアウトにおいてプラグPGと配線M1とが接続された複数の箇所のそれぞれについて、その箇所の配線M1の配線幅および配線密度を抽出し、それとほぼ同じ配線幅および配線密度を有する配線M1tのリセス量L1tがどの程度となるかをステップST2bで得られた相関から求め、求められたリセス量L1tを、その箇所の配線M1のリセス量L1の予測値とするのである。別の表現をすれば、ステップST2cでは、ステップST1で設計したチップレイアウトの各所の配線M1について配線幅および配線密度を割り当て、割り当てた配線幅および配線密度とステップST2bで得られたデータ(配線W1tの配線幅および配線密度とプラグPGtに対する配線M1tのリセス量L1tとの相関を実測したデータ)とに基づき、プラグPGに対する配線M1のリセス量L1(の予測値)を割り当てるのである。
【0114】
次に、ステップST2dについて説明する。
【0115】
ステップST2dでは、ステップST2cで予測されたリセス量(L1)に応じて、ステップST1で設計したチップレイアウトにおける配線(M1)のマージン(プラグPGに対する配線M1のマージン)を修正する。この際、ステップST2cで予測されたリセス量(L1)が小さい箇所では、プラグ(PG)に対する配線(M1)のマージンを大きくし、ステップST2cで予測されたリセス量(L1)が大きい箇所では、プラグ(PG)に対する配線(M1)のマージンを小さくする。
【0116】
つまり、ステップST1では、プラグ(PG)に対する配線(M1)のリセス量(L1)を考慮せずにプラグ(PG)および配線(M1)を含むチップレイアウトを設計しているが、ステップST2cでプラグ(PG)に対する配線(M1)のリセス量(L1)を予測し、予測されたリセス量(L1)に応じてステップST2dでプラグ(PG)に対する配線(M1)のマージンを修正する。これにより、リセス量(L1)を考慮していない配線(M1)のレイアウト(ステップST1の段階のレイアウト)を、リセス量(L1)を考慮した配線(M1)のレイアウト(ステップST2dの段階のレイアウト)へと修正する。なお、プラグ(PG)に対する配線(M1)のマージンを修正すると、マージン修正前に比べてチップレイアウトが修正されたことになるため、プラグ(PG)に対する配線(M1)のマージンを修正することは、チップレイアウトを修正することとみなすこともできる。
【0117】
図22および図23は、ステップST2dでレイアウト修正する前の段階(すなわちステップST1でチップレイアウトを設計した段階)の配線M1とプラグPGとのレイアウト例を示す平面図であり、図24および図25は、ステップST2dでレイアウト修正した後の段階の配線M1とプラグPGとのレイアウト例を示す平面図である。このため、ステップST1で設計された図22および図23のレイアウトを、ステップST2dで図24および図25のレイアウトに修正することになる。図22および図24は、配線M1a,M1b,M1cおよびそれに接続されたプラグPGa,PGb,PGcのレイアウトが示されており、図23は、図22に、更に半導体領域(不純物拡散層)DF1a,DF1b,DF1cのレイアウトを追加した平面図であり、図25は、図24に、更に半導体領域(不純物拡散層)DF1a,DF1b,DF1cのレイアウトを追加した平面図である。ここで、半導体領域DF1a,DF1b,DF1cは、半導体基板1に不純物を導入して形成された半導体領域(不純物拡散層)であり、半導体領域DF1aはプラグPGaを介して配線M1aに電気的に接続され、半導体領域DF1bはプラグPGbを介して配線M1bに電気的に接続され、半導体領域DF1cはプラグPGcを介して配線M1cに電気的に接続される。半導体領域DF1a,DF1b,DF1cは、例えば上記ソース・ドレイン領域SDなどに対応するものである。半導体領域DF1a,DF1b,DF1cの代わりに、半導体基板1上に形成した導体パターン(例えば上記ゲート電極GE)にプラグPGを接続する場合もあるが、ここでは、プラグPGを半導体領域DF1a,DF1b,DF1cに接続した場合を例示している。なお、図22〜図25および他の図において、X方向およびY方向は互いに直交する方向である。
【0118】
図22〜図25には、配線M1として、3種類の配線M1a,M1b,M1cが設けられている。配線M1aと配線M1bと配線M1cとは、何れも第1層配線(配線M1)であるが、配線幅および配線密度の一方または両方が相違している配線(配線パターン)である。また、配線M1a,M1b,M1cはそれぞれプラグPGと接続されるが、その接続は3次元的な接続である。すなわち、後で半導体装置を製造する際に、配線M1aはプラグPG(PGa)と3次元的に接続され、配線M1bはプラグPG(PGb)と3次元的に接続され、配線M1cはプラグPG(PGc)と3次元的に接続されることを前提としている。ここで、プラグPGaは、配線M1aに接続されるプラグPGに対応し、プラグPGbは、配線M1bに接続されるプラグPGに対応し、プラグPGcは、配線M1cに接続されるプラグPGに対応している。
【0119】
半導体装置の設計段階では、プラグPGとそのプラグPGに接続される配線M1とは、プラグPGが配線M1に平面視で(平面的に)内包されるように配置(レイアウト)されることが一般的である。しかしながら、設計後に、半導体ウエハを用いて半導体装置を実際に製造する際には、フォトマスクの位置合わせのずれなどに起因して、プラグPGと配線M1との相対的な位置関係が設計段階のものからずれてしまうことがある。このため、配線M1のレイアウトを設計する際には、プラグPGに対する配線M1のマージンを設定している。
【0120】
ステップST1で設計した図22のレイアウトでは、配線M1a,M1b,M1cのそれぞれについて、プラグPGに対するマージンは同じにしている。すなわち、図22のレイアウトにおいて、プラグPGaに対する配線M1aのマージンEX1と、プラグPGbに対する配線M1bのマージンEX2と、プラグPGcに対する配線M1cのマージンEX3とは、同じに設定されている(すなわちEX1=EX2=EX3)。
【0121】
一方、ステップST2dで修正した図24のレイアウトでは、配線M1a,M1b,M1cのそれぞれについて、プラグPGに対するマージンを修正し、修正後のマージンは配線M1a,M1b,M1cで相違している。すなわち、図24のレイアウトにおいて、プラグPGaに対する配線M1aのマージンEX4は、プラグPGbに対する配線M1bのマージンEX5よりも大きく、プラグPGbに対する配線M1bのマージンEX5は、プラグPGcに対する配線M1cのマージンEX6よりも大きく設定されている(すなわちEX4>EX5>EX6)。換言すれば、プラグPGbに対する配線M1bのマージンEX5は、プラグPGaに対する配線M1aのマージンEX4よりも小さく、プラグPGcに対する配線M1cのマージンEX6は、プラグPGbに対する配線M1bのマージンEX5よりも小さく設定されている。
【0122】
つまり、ステップST1では、プラグPG(PGa,PGb,PGc)に対するマージンEX1,EX2,EX3が互いに同じ(EX1=EX2=EX3)に設計されていた配線M1a,M1b,M1cについて、ステップST2dで、プラグPG(PGa,PGb,PGc)に対する各配線M1a,M1b,M1cのマージンEX1,EX2,EX3を、マージンEX4,EX5,EX6に修正している。修正後のマージンEX4,EX5,EX6は、EX4>EX5>EX6の関係にある。
【0123】
ここで、配線M1aはX方向に延在しており(X方向が配線M1aの延在方向でY方向が配線M1aの幅方向となっている)、マージンEX1,EX4は、配線M1aの延在方向(X方向)でみたときの配線M1aの端部からその配線M1aに接続されるプラグPGaの端部までの距離(長さ、間隔)に対応している。すなわち、プラグPGaに対する配線M1aの相対的な位置が設計値からX方向(配線M1aの延在方向)にずれたときに、プラグPGaが配線M1aに内包され得る限界のズレ量が、マージンEX1,EX4である。また、配線M1bはX方向に延在しており(X方向が配線M1bの延在方向でY方向が配線M1bの幅方向となっている)、マージンEX2,EX5は、配線M1bの延在方向(X方向)でみたときの配線M1bの端部からその配線M1bに接続されるプラグPGbの端部までの距離(長さ、間隔)に対応している。すなわち、プラグPGbに対する配線M1bの相対的な位置が設計値からX方向(配線M1bの延在方向)にずれたときに、プラグPGbが配線M1bに内包され得る限界のズレ量が、マージンEX2,EX5である。また、配線M1cは配線M1a,M1bよりも大面積の配線パターンであり、配線M1cに接続するプラグPGcは、配線M1cのX方向の端部(端辺)に配置されており、その端部(端辺)からプラグPGbの端部までの距離(長さ、間隔)がマージンEX3,EX6に対応している。すなわち、プラグPGcに対する配線M1cの相対的な位置が設計値からX方向にずれたときに、プラグPGcが配線M1cに内包され得る限界のズレ量が、マージンEX3,EX6である。
【0124】
上述のように、ステップST2dで、プラグPGに対する各配線M1a,M1b,M1cのマージンEX1,EX2,EX3を、マージンEX4,EX5,EX6に修正した。その理由は、プラグPGaに対する配線M1aのリセス量L1(L1a)が、プラグPGbに対する配線M1bのリセス量L1(L1b)よりも小さく、かつ、プラグPGbに対する配線M1bのリセス量L1(L1b)が、プラグPGcに対する配線M1cのリセス量L1(L1c)よりも小さいことが、ステップST2cで予測されたためである。ここで、プラグPGaに対する配線M1aのリセス量L1を、符号L1aを付してリセス量L1aと称し、プラグPGbに対する配線M1bのリセス量L1を、符号L1bを付してリセス量L1bと称し、プラグPGcに対する配線M1cのリセス量L1を、符号L1cを付してリセス量L1cと称することとする。
【0125】
すなわち、ステップST2a,ST2bを予め行っておき、ステップST2bで得られた相関(すなわち配線幅および配線密度とプラグに対する配線のリセス量との相関)に基づいて、ステップST2cで、プラグPGaに対する配線M1aのリセス量L1aと、プラグPGbに対する配線M1bのリセス量L1bと、プラグPGcに対する配線M1cのリセス量L1cとを予測する。この際、各配線M1a,M1b,M1cの配線幅や配線密度をステップST2bで得られた相関に当てはめる(割り当てる)ことで、プラグPG(PGa,PGb,PGc)に対する各配線M1a,M1b,M1cの各リセス量L1a,L1b,L1cを予測することができる。ステップST2cの予測で、プラグPGに対する各配線M1a,M1b,M1cのリセス量L1a,L1b,L1cが、リセス量L1a、リセス量L1b,リセス量L1cの順に大きくなる(すなわちL1a<L1b<L1cとなる)ことが予測されると、それに基づいて、ステップST2dで、プラグPGに対する各配線M1a,M1b,M1cのマージンEX1,EX2,EX3(EX1=EX2=EX3の関係にある)を修正する。ステップST2dでは、プラグPGaに対するリセス量L1aが小さいと予測される配線M1aについては、プラグPGaに対する配線M1aのマージンを大きくし(マージンEX1よりも大きなマージンEX4に修正し)、プラグPGcに対するリセス量L1cが大きいと予測される配線M1cについては、プラグPGcに対する配線M1cのマージンを小さくする(マージンEX3よりも小さなマージンEX6に修正する)。リセス量L1bが配線M1aのリセス量L1aよりも大きくかつ配線M1cのリセス量L1cよりも小さいと予測される配線M1bについては、プラグPGbに対する配線M1bのマージンEX5を、マージンEX4よりも小さくかつマージンEX6よりも大きく設定する(すなわちEX4>EX5>EX6と設定する)。
【0126】
このように、配線M1は、同層の配線M1a(第1配線)および配線M1c(第2配線)を含み、ステップST2cでは、プラグPGcに対する配線M1c(第2配線)のリセス量L1cが、プラグPGaに対する配線M1a(第1配線)のリセス量L1aよりも大きい(L1c>L1a)と予測される。これを受けて、ステップST2dでは、プラグPGcに対する配線M1c(第2配線)のマージンEX6がプラグPGaに対する配線M1a(第1配線)のマージンEX4よりも小さく(EX6<EX4)なるように、プラグPGに対する配線M1のマージンを修正する。
【0127】
また、ステップST2dでは、ステップST2cでプラグPGに対するリセス量L1が大きいと予測された配線M1ほど、プラグPGに対する配線M1のマージンを小さくするとみることもできる。
【0128】
上述のように、3次元的に接続されたプラグPGと配線M1との接触面積(3次元的接触面積)S3は、プラグPGの上面と配線M1との接触面積(上面接触面積)S1と、プラグPGの側面と配線M1との接触面積(リセス接触面積)S2との和(合計)で決まる(すなわちS3=S1+S2)。リセス接触面積S2は、プラグPGに対する配線M1のリセス量L1が大きいほど、大きくなる。このため、プラグPGに対するリセス量L1が大きいと予測される配線M1では、リセス接触面積S2が大きくなると予想され、プラグPGに対するリセス量L1が小さいと予測される配線M1では、リセス接触面積S2が小さくなると予想される。一方、上面接触面積S1は、製造時の配線M1の位置ずれ(設計からの位置ズレ)がマージン内であれば一定であるが、マージンよりも大きな位置ずれを起こすと、プラグPGの上面が配線M1からはみ出して上面接触面積S1が小さくなってしまうため、プラグPGに対するマージンを大きくとった配線M1ほど、上面接触面積S1を確保しやすいと考えられる。このため、3次元的接触面積S3を確実に確保できるようにするためには、プラグPGに対するリセス量L1が小さいと予測される配線M1ほど、リセス接触面積S2が小さくなる分、プラグPGに対する配線M1のマージンを大きくして、上面接触面積S1をより確実に確保できるようにすることが好ましい。
【0129】
このため、ステップST2dでは、プラグPGcに対するリセス量L1aが大きいと予測される配線M1cでは、リセス接触面積S2が大きくなる分、3次元的接触面積S3を確保しやすいので、プラグPGcに対する配線M1cのマージンEX6を小さく設定する。一方、プラグPGaに対するリセス量L1aが小さいと予測される配線M1aでは、リセス接触面積S2が小さくなる分、3次元的接触面積S3を確保しにくいので、上面接触面積S1を確保しやすいように、プラグPGaに対する配線M1aのマージンEX4を大きく設定する。リセス量L1bが配線M1aのリセス量L1aよりも大きくかつ配線M1cのリセス量L1cよりも小さいと予測される配線M1bでは、配線M1bのリセス接触面積S2が配線M1aのリセス接触面積S2よりも大きくかつ配線M1cのリセス接触面積S2よりも小さくなる分、プラグPGbに対する配線M1bのマージンEX5を、マージンEX6よりも大きくかつマージンEX4よりも小さく設定する。
【0130】
このように、ステップST1では図22のレイアウトであったものを、ステップST2dでプラグPGa,PGb,PGcに対する配線M1a,M1b,M1cのマージンを修正して、図24のレイアウトに設計変更する。
【0131】
ステップST2(ST2d)でプラグPGに対する配線M1のリセス量L1に応じて、配線M1のマージンを修正することで、3次元的に接続されたプラグPGと配線M1との接触面積(3次元的接触面積S3)を的確に確保しやすくなるため、プラグPGと配線M1との接続の信頼性を向上させることができる。このため、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上することができる。また、配線M1について不要なマージンを削減しやすくなるため、チップ面積(半導体装置の面積)の縮小を図ることができる。
【0132】
また、ステップST1で設計したチップレイアウトにはプラグPGと配線M1とが接続された箇所が複数あるが、それら複数個所のいずれにおいても、プラグPGと配線M1との3次元的接触面積S3が所定の面積(第1面積)以上を確保できるように、ステップST1で設計したチップレイアウトにおける配線M1のマージンをステップST2dで修正することが好ましい。すなわち、ステップST2dでは、ステップST1で設計したチップレイアウトの各所の配線M1について、プラグPGの上面と配線M1との接触面積(すなわち上面接触面積S1)と、プラグPGの側面と配線M1との接触面積(すなわちリセス接触面積S2)の和(すなわち3次元的接触面積S3)が、所定の面積(第1面積)以上となるように、ステップST1で設計したチップレイアウトを修正することが好ましい。つまり、製造時の位置ずれ(フォトマスクの位置合わせのずれなどに起因した位置ずれ)により、プラグPGと配線M1との相対的な位置関係が設計段階からずれてしまう場合があるが、そのような場合でもプラグPGと配線M1との3次元的接触面積S3が所定の面積(第1面積)以上を確保できるように、プラグPGに対する配線M1のマージンを設定するのである。この所定の面積(第1面積)は、プラグPGと配線M1との間の許容可能な最小接触面積であり、後述のステップST3a,ST3b,ST3cを行った場合は、後述の最小接触面積Sminである。
【0133】
図26〜図29は、製造された半導体装置におけるプラグPGと配線M1との接続関係を示す要部断面図であり、製造された半導体装置の要部断面図が示されている。このうち、図26は、本実施の形態とは異なり、ステップST2を行わずに、図22および図23のレイアウト通りにプラグPGや配線M1が形成された場合の断面図であり、図26の(a)、(b)、(c)が、それぞれ図22のC1−C1線、C2−C2線、C3−C3線の断面図に対応している。また、図27は、設計段階では図22および図23のレイアウト通りであるが、製造時の位置ずれ(フォトマスクの位置合わせのずれなどに起因した位置ずれ)により、プラグPGと配線M1との相対的な位置関係が設計段階からずれてしまった場合の断面図であり、図27の(a)、(b)、(c)が、それぞれ図22のC1−C1線、C2−C2線、C3−C3線の断面図に対応している。また、図28は、本実施の形態のようにステップST1,ST2を行って図24および図25のレイアウト通りにプラグPGや配線M1が形成された場合の断面図であり、図28の(a)、(b)、(c)が、それぞれ図24のC4−C4線、C5−C5線、C6−C6線の断面図に対応している。また、図29は、設計段階では図24および図25のレイアウト通りであるが、製造時の位置ずれ(フォトマスクの位置合わせのずれなどに起因した位置ずれ)により、プラグPGと配線M1との相対的な位置関係が設計段階からずれてしまった場合の断面図であり、図29の(a)、(b)、(c)が、それぞれ図24のC4−C4線、C5−C5線、C6−C6線の断面図に対応している。なお、上述のようにサリサイドプロセスで金属シリサイド層5を形成した場合には、半導体領域DF1a,DF1b,DF1c上にも上記金属シリサイド層5が形成され、プラグPGa,PGb,PGcは半導体領域DF1a,DF1b,DF1c上の上記金属シリサイド層5に接続されることになるが、図26〜図29では、簡略化のために、半導体領域DF1a,DF1b,DF1c上の上記金属シリサイド層5は図示を省略している。また、図26〜図29では、簡略化のために、ウエル領域や素子分離領域2についても図示を省略している。
【0134】
上述のように、ステップST2cでプラグPGaに対する配線M1aのリセス量L1aと、プラグPGbに対する配線M1bのリセス量L1bと、プラグPGcに対する配線M1cのリセス量L1cとが、L1a<L1b<L1cの関係にあると予測され、実際に半導体装置を製造したときに、この関係(L1a<L1b<L1cの関係)が実現されたとすると、図26〜図29の構造となる。図26〜図29のいずれにおいても、(a)
に示されるプラグPGaに対する配線M1aのリセス量L1aは、(b)に示されるプラグPGbに対する配線M1bのリセス量L1bよりも小さく(L1a<L1b)、かつ、(b)に示されるプラグPGbに対する配線M1bのリセス量L1bは、(c)に示されるプラグPGcに対する配線M1cのリセス量L1cよりも小さく(L1b<L1c)なっている。また、図26では、(a)のプラグPGaに対する配線M1aのマージンEX1と、(b)のプラグPGbに対する配線M1bのマージンEX2と、(c)のプラグPGcに対する配線M1cのマージンEX3とは、同じ(すなわちEX1=EX2=EX3)となっている。また、図28では、(a)のプラグPGaに対する配線M1aのマージンEX4と、(b)のプラグPGbに対する配線M1bのマージンEX5と、(c)のプラグPGcに対する配線M1cのマージンEX6とは、EX4>EX5>EX6の関係になっている。
【0135】
上述のように、3次元的に接続されたプラグPGと配線M1との接触面積(3次元的接触面積)S3は、プラグPGの上面と配線M1との接触面積(上面接触面積)S1と、プラグPGの側面と配線M1との接触面積(リセス接触面積)S2との和(合計)で決まる(すなわちS3=S1+S2)。図26および図28のように設計値どおりであれば、上面接触面積S1は(a)、(b)、(c)でほぼ同じであり、リセス接触面積S2は、リセス量L1にほぼ比例するため、(c)、(b)、(a)の順に小さくなる。しかしながら、設計後に実際に半導体装置を製造すると、フォトマスクの位置合わせのずれなどに起因して、プラグPGと配線M1との相対的な位置関係が設計段階からずれてしまう虞があり、このずれが生じた場合が、図27および図29に対応している。図27の場合は、プラグPGa,PGb,PGcがそれぞれ配線M1a,M1b,M1cから平面視ではみ出していることにより、プラグPGa,PGb,PGcの上面と配線M1a,M1b,M1cとの各接触面積(上面接触面積)S1が、図26の場合よりも小さくなるとともに、リセス量L1a,L1b,L1cがL1a<L1b<L1cの関係にあることで、リセス接触面積S2は、図27の(c)、(b)、(a)の順に小さくなる。このため、図27の(a)におけるプラグPGaと配線M1aとの接触面積(3次元的接触面積)S3は、かなり小さくなり、3次元的接触面積S3の不足により、プラグPGaと配線M1aとの接続抵抗が高くなり、プラグPGaと配線M1aとの接続の信頼性が低下する虞がある。これを防止するために、プラグPGと配線M1との相対的な位置関係が設計段階からずれたときでも各配線M1a,M1b,M1bの上面接触面積S1が低減しないように(プラグPGが各配線M1a,M1b,M1cから平面視ではみ出さないように)、プラグPGa,PGb,PGcに対する各配線M1a,M1b,M1cのマージンEX1,EX2,EX3を一律に大きくすることも考えられる。しかしながら、この場合には、リセス量L1cが大きいことで3次元的接触面積S3を確保しやすい配線M1cに対してまでマージンEX3を大きくすることになるため、チップ面積の増大を招く虞がある。
【0136】
それに対して、本実施の形態では、ステップST2を行うことにより、図24および図28に示されるように、設計終了段階では、配線M1a,M1b,M1cのマージンEX4,EX5,EX6をEX4>EX5>EX6の関係に設定している。設計後に実際に半導体装置を製造したときに、フォトマスクの位置合わせのずれなどに起因して、プラグPGと配線M1との相対的な位置関係が設計段階からずれてしまう虞があり、このずれが生じた場合が、図29に対応している。
【0137】
上述のように、3次元的に接続されたプラグPGと配線M1との接触面積(3次元的接触面積)S3は、プラグPGの上面と配線M1との接触面積(上面接触面積)S1と、プラグPGの側面と配線M1との接触面積(リセス接触面積)S2との和(合計)で決まる(すなわちS3=S1+S2)。図28のように設計値どおりであれば、上面接触面積S1は(a)、(b)、(c)でほぼ同じであり、リセス接触面積S2は、リセス量L1にほぼ比例するため、(c)、(b)、(a)の順に小さくなる。図29の場合も、リセス量L1a,L1b,L1cがL1a<L1b<L1cの関係にあることで、リセス接触面積S2は、図27の(c)、(b)、(a)の順に小さくなる。これを予測して、配線M1a,M1b,M1cのマージンEX4,EX5,EX6をEX4>EX5>EX6に設定していたことで、図29の場合のようにプラグPGa,PGb,PGcがそれぞれ配線M1a,M1b,M1cから平面視ではみ出したとしても、そのはみ出し量は配線M1のマージンを大きく設計している箇所ほど小さくすることができる。このため、プラグPGa,PGb,PGcの上面と配線M1a,M1b,M1cとの各接触面積(上面接触面積)S1は、(c)、(b)、(a)の順に大きくすることができる。従って、リセス量L1aが小さいことでリセス接触面積S2が小さくなる配線M1aは、マージンEX4を大きく設計したことにより、プラグPGと配線M1との相対的な位置関係が設計段階からずれたときでも上面接触面積S1ができるだけ小さくならないようにし、それによって、プラグPGaと配線M1aとの接触面積(3次元的接触面積)S3を確保することができる。一方、リセス量L1bが大きいことでリセス接触面積S2が大きくなる配線M1cは、上面接触面積S1がある程度小さくなったとしても、リセス接触面積S2によってプラグPGcと配線M1cとの接触面積(3次元的接触面積)S3を確保できるため、マージンEX6を小さく設計することにより、チップ面積(半導体装置の面積)の縮小を図ることが可能となる。このため、プラグPGと配線M1との相対的な位置関係が設計段階からずれたときでも、配線M1a,M1b,M1cのいずれについても3次元的接触面積S3を所定の値(面積)以上確保することができ、プラグPGa,PGb,PGcと配線M1a,M1b,M1cとの各接触抵抗を低減することができ、プラグPGa,PGb,PGcと配線M1a,M1b,M1cとのそれぞれの接続の信頼性を向上させることができる。従って、半導体装置の性能を向上させることができ、また、半導体装置の信頼性を向上させることができる。また、チップ面積(半導体装置の面積)の縮小を図ることもできる。
【0138】
また、半導体装置の設計フローは、上記図17に示されるように、上記ステップST2(より特定的にはステップST2d)の後、更に、チップレイアウトを修正するステップST2eを有することが好ましい。
【0139】
ステップST2dでプラグ(PG)に対する配線(M1)のマージンを修正した後、ステップST2eとして、チップレイアウトを修正するが、このステップST2eでは、ステップST2dでプラグ(PG)に対する配線(M1)のマージンを修正したことに伴い、チップレイアウト全体で整合がとれるように、チップレイアウトを修正する。すなわち、チップレイアウトの基本セルのレイアウトを修正する。ステップST2eでは、チップレイアウト全体の面積が縮小するように、チップレイアウトを修正することが好ましい。
【0140】
例えば、図23のレイアウトでは、配線M1aの間隔(X方向の間隔)L2aが所定の値に設定され、配線M1bと配線M1cとの間隔(X方向の間隔)L2bが所定の値に設定され、半導体領域DF1aの間隔(X方向の間隔)L3aが所定の値に設定され、半導体領域DF1bと半導体領域DF1cとの間隔(X方向の間隔)L3bが所定の値に設定されている。この図23のレイアウトに対して、上記ステップST2dでプラグPGa,PGb,PGcに対する配線M1a,M1b,M1cのマージンを修正する。この際、配線M1a,M1b,M1cをずらすことでマージンEX1,EX2,EX3をマージンEX4,EX5,EX6に修正すると、配線M1aの間隔L2aが大きくなり、配線M1bと配線M1cとの間隔L2bが小さくなり、半導体領域DF1aの間隔L3aと、半導体領域DF1bと半導体領域DF1cとの間隔L3bとは、変わらない。しかしながら、配線M1aの間隔L2aや、配線M1bと配線M1cとの間隔L2bは、配線の最小加工寸法などに基づいて規定されているため、配線M1bと配線M1cとの間隔L2bが小さくなることは、配線形成を難しくし、また、配線M1aの間隔L2aが大きくなることは、チップ面積縮小の観点からは不利となる。このため、ステップST2eで、チップレイアウト全体で整合がとれるように、チップレイアウト(特に基本セルのレイアウト)を修正し、例えば図25のレイアウトとする。
【0141】
図25のレイアウトでは、EX1=EX2=EX3の関係にあるマージンEX1,EX2,EX3を、EX4>EX5>EX6の関係にあるマージンEX4,EX5,EX6に変更した上で、間隔L2c,間隔L2d,L3c,L3dを次のようにしている。すなわち、配線M1aの間隔L2cを図23の間隔L2aと同じにし、配線M1bと配線M1cとの間隔L2dを図23の間隔L2bと同じにし、半導体領域DF1aの間隔L3cを図23の間隔L3aよりも大きくし、半導体領域DF1bと半導体領域DF1cとの間隔L3dを図23の間隔L3bよりも小さくしている。つまり、プラグPGに対する配線M1のマージンを変更した上で、配線M1、プラグPGおよび半導体領域DF1a,DF1b,DF1cなどを含むチップレイアウト(特に基本セルのレイアウト)を修正している。これにより、配線M1aの間隔L2cや、配線M1bと配線M1cとの間隔L2dを、配線の最小加工寸法などに基づいて規定することができるため、配線形成を的確に行うことができるようになり、また、半導体領域DF1bと半導体領域DF1cとの間隔L3dを図23の間隔L3bよりも小さくできるため、チップ面積の削減が可能となる。
【0142】
このように、ステップST2eでは、プラグPGに対する配線M1のマージンは維持したまま(ステップST2dで修正した状態のまま)で、チップレイアウト全体の面積が縮小されるように、チップレイアウトのパターン配置を凝縮(修正)させることが好ましい。
【0143】
半導体装置の設計フローは、好ましくは以下のステップST3a,ST3b,ST3cを有している(図30参照)。ここで、図30および図31は、半導体装置の設計フローの一部を示す説明図である。
【0144】
ステップST3aとして、試験用のウエハ(半導体ウエハ)WF2に、試験用のプラグ(試験用プラグ、テストプラグ)PGt2と試験用のプラグPGt2に3次元的に接続された試験用の配線(試験用配線、テスト配線)M1t2とを含むテストパターン(テスト用の配線パターン)を形成する。以下、試験用のウエハWF2を、テストウエハWF2と称することとする。図32は、プラグ(試験用プラグ)PGt2および配線(試験用配線)M1t2を含むテストパターンが形成されたテストウエハWF2の要部断面図である。
【0145】
ステップST3aの後、ステップST3bとして、ステップST3aでテストパターンを形成したテストウエハWF2を用いて、プラグ(試験用プラグ)PGtの上面と配線(試験用配線)M1tとの接触面積(上面接触面積)S1とプラグPGtの側面と配線M1tとの接触面積(リセス接触面積)S2との和と、プラグPGtと配線M1tとの間の接触抵抗との相関を調べる。すなわち、プラグ(試験用プラグ)PGtと配線(試験用配線)M1tとの3次元的接触面積S3と、プラグ(試験用プラグ)PGtと配線(試験用配線)M1tとの間の接触抵抗との相関を調べる(実測する)。ステップST3bは、プラグ(試験用プラグ)PGの上面と配線(試験用配線)M1t2との接触面積(上面接触面積S1)と、プラグ(試験用プラグ)PGt2の側面と配線(試験用配線)M1t2との接触面積(リセス接触面積S2)の和(すなわち3次元的接触面積S3)と、プラグ(試験用プラグ)PGt2と配線(試験用配線)M1t2との間の接触抵抗R1との相関を実測したデータを準備するステップとみなすこともできる。
【0146】
ステップST3bの後、ステップST3cとして、ステップST3bで得られた相関に基づいて、プラグ(PG)と配線(M1)との間の許容可能な最小接触面積(Smin)を決める。ステップST3cは、ステップST3bで得られたデータに基づいて、設計するチップレイアウトにおけるプラグ(PG)と配線(M1)との間の許容可能な最小接触面積(Smin)を決めるステップとみなすこともできる。
【0147】
半導体装置の設計フローがステップST2a,ST2b,ST2c,ST2dとステップST3a,ST3b,ST3cとの両者を有している場合には、上記ステップST2dでは、上記ステップST2cで予測されたリセス量(L1)とステップST3cで決められた最小接触面積(Smin)とに基づいて、プラグ(PG)に対する配線(M1)のマージンを修正する。
【0148】
次に、上記ステップST3a,ST3b,ST3cについて、それぞれ好適な具体例を説明する。まず、上記ステップST3aについて説明する。
【0149】
ステップST3aでは、プラグ(試験用プラグ)PGt2とプラグPGt2に3次元的に接続された配線(試験用配線)M1t2とを含むテストパターン(テスト用の配線パターン)を形成する。この際、テストパターンとしては、後で製造する半導体装置(本実施の形態の設計フローを適用して設計して製造する半導体装置)の配線層(上記層間絶縁膜11,14、プラグPGおよび配線M1)を形成するのと同様の工程を用いて、プラグ(試験用プラグ)PGt2と配線(試験用配線)M1t2とを含む配線層を形成することが望ましい。従って、図32に示される層間絶縁膜11,14,18は、上記図1〜図13を参照して説明した半導体装置における層間絶縁膜11,14,18と同様の絶縁膜であることが好ましい。すなわち、上記層間絶縁膜11形成工程から上記配線M1形成工程までの工程(上記図5〜図10の工程)と同様工程を行って、3次元的に接続されたプラグPGt2と配線M1t2とを含む配線層(配線構造)を、テストパターンとしてテストウエハWF2の主面上に形成する。製造時に上記図12および図13の工程を適用する場合は、テストパターン形成にも上記図12および図13の工程を適用することが好ましい。このテストパターンに含まれる配線M1t2は、形状、大きさ、プラグPGt2との重なり方(重なり位置関係)、配線密度などが異なる種々の配線(配線パターン)を含んでいる。
【0150】
図33〜図35は、ステップST3aで形成するテストパターンに含まれる配線(試験用配線)M1t2の例を示す説明図(平面図)である。
【0151】
図33は平面図であり、形状(平面形状)を変えた6種類の配線M1t2が(a)〜(f)に示されており、図33の(a)〜(f)の各配線M1t2が、ステップST3aで形成されるテストパターンに含まれている。図33の(a)は、単純な一方向に延在する長方形状の配線M1t2である。図33の(b)は、T字状の配線M1t2である。図33の(c)と(d)は、どちらもクランク状の配線M1t2であるが、図33の(c)と(d)とは配線M1t2に接続されるプラグPGt2の位置が相違している。図33の(e)は、L字状の配線M1t2である。図33の(f)は、配線M1t2の延在方向の途中で延在方向に垂直な方向に部分的に張り出した(拡張した)形状の配線M1t2である。
【0152】
図34には、図33の(b)のT字状の配線M1t2において寸法(平面寸法)を変えた例が示され、図34の(a)の配線M1t2における寸法D1,D2,D3,D4,D5を図34の(b)の表のように変えた5種類の配線が、ステップST3aで形成されるテストパターンに含まれている。また、図33の(b)の配線M1t2の寸法を変えたもの(図34に対応)だけでなく、図33の(a),(c),(d),(e),(f)の各配線M1t2の寸法を図34のように変えたものを、ステップST3aで形成されるテストパターンに含ませることもできる。
【0153】
図35には、図33の(e)のL字状の配線M1t2において、プラグPGt2と配線M1t2との重なり方(重なり位置関係)を変えた7種類の配線M1t2が(a)〜(g)に示されており、図35の(a)〜(g)の各配線M1t2が、ステップST3aで形成されるテストパターンに含まれている。図35の(a)の配線M1t2を基準として、図35の(b)〜(g)は、配線M1t2に対するプラグPGt2の相対的な位置をX方向にDxだけ移動させ(ずらし)、Y方向にDyだけ移動させた(ずらした)ものであり、図35の(b)〜(g)は、移動量(ずれ量)Dx,Dyが相違しており、移動量Dx,Dyの値は図中に記載している。なお、図35の左右方向がX方向で上下方向がY方向であるが、X方向の移動量(ずれ量)Dxは、図35の右方向の移動をプラスで示し、図35の左方向の移動をマイナスで示し、Y方向の移動量(ずれ量)Dyは、図35の上方向の移動をプラスで示し、図35の下方向の移動をマイナスで示している。また、図35の(a)が基準であるため、図35の(a)はDx=Dy=0に対応している。
【0154】
図35の(a)の配線M1t2では、平面的に見てプラグPGt2は配線M1t2からはみ出していないが、図35の(b)〜(g)の配線M1t2では、配線M1t2に対するプラグPGt2の相対的な位置を図中に記載しているDx,Dyの値だけ移動させた(ずらした)ことにより、平面的に見てプラグPGt2は配線M1t2から部分的にはみ出している。これにより、製造時の位置ずれ(フォトマスクの位置合わせのずれなどに起因した位置ずれ)により、プラグPGと配線M1との相対的な位置関係が設計段階からずれた場合を、図35の(a)〜(g)の7種類の配線M1t2により強制的に再現している。また、図33の(e)の配線M1t2において、プラグPGt2と配線M1t2との重なり方(重なり位置関係)を変えたもの(図35に対応)だけでなく、図33の(a),(b),(c),(d),(f)の各配線M1t2においてプラグPGt2と配線M1t2との重なり方(重なり位置関係)を図35のように変えたものを、ステップST3aで形成されるテストパターンに含ませることもできる。
【0155】
このような図33〜図35に記載されている各配線M1t2を含むテストパターンが、ステップST3aでテストウエハWF2に形成される。従って、ステップST3aでテストウエハWF2に形成されるテストパターンは、実際の半導体装置に形成される種々の配線を再現した配線を含んでいる。
【0156】
次に、上記ステップST3bについて説明する。
【0157】
ステップST3bでは、ステップST3aでテストパターンを形成したテストウエハWF2を用いて、プラグ(試験用プラグ)PGt2と配線(試験用配線)M1t2との間の3次元的接触面積(S3)と、そのプラグPGt2と配線M1t2との間の接触抵抗R1との相関を調べる(実測する)。ここで、プラグ(試験用プラグ)PGt2と配線(試験用配線)M1t2との間の接触抵抗を、符号R1を付して接触抵抗R1と称することとする。
【0158】
このステップST3bは、好ましくは、ステップ(サブステップ)ST3b1,ST3b2,ST3b3,ST3b4,ST3b5を有している(図31参照)。
【0159】
すなわち、ステップST3bでは、プラグPGt2と配線M1t2との間の接触抵抗R1を測定するステップST3b1と、プラグPGt2の上面と配線M1t2との間の接触面積(上面接触面積)S1と接触周囲長L4とを測定するステップST3b2と、プラグPGt2に対する配線M1t2のリセス量L1t2を測定するステップST3b3とを行う(より好ましくはステップST3b1,ST3b2,ST3b3の順に行う)。そして、ステップST3b2,ST3b3の測定結果(上面接触面積S1、接触周囲長L4、リセス量L1t2)に基づいて、ステップST3b4でプラグ(試験用プラグ)PGt2と配線(試験用配線)M1t2との間の3次元的接触面積S3を算出する。ステップST3b4で算出された3次元的接触面積S3と、ステップST3b1で測定された接触抵抗R1とに基づいて、ステップST3b5で、3次元的接触面積S3と接触抵抗R1との相関(のデータ)を得ることができる。
【0160】
ここで、プラグ(試験用プラグ)PGt2に対する配線(試験用配線)M1t2のリセス量L1t2は、上述したプラグPGに対する配線M1のリセス量L1に対応するものであり、上記図32に示されている。プラグPGt2と配線M1t2とがテストウエハWF2に対して垂直方向に重なっている長さ(距離)を、「プラグPGt2に対する配線M1t2のリセス量(リセス長)」または単に「配線M1t2のリセス量(リセス長)」と称し、符号L1t2を付してリセス量(リセス長)L1t2と称することとする。このリセス量L1t2は、配線M1t2の下面(より特定的にはプラグPGt2に平面的に重ならない部分の下面)からプラグPGt2の上面までの距離(テストウエハWF2の主面に垂直な方向の距離)でもある。
【0161】
ステップST3b1,ST3b2,ST3b3,ST3b4,ST3b5について、それぞれ好適な具体例を説明する。
【0162】
ステップST3b1において、プラグPGt2と配線M1t2との間の接触抵抗R1は、テストウエハWF2上に形成されたテストパターンに含まれる各配線M1t2に対して、配線M1t2とその配線M1t2に接続されたプラグPGt2との接触抵抗R1を電気的に(電気的試験により)測定することで、得る(測定する)ことができる。
【0163】
ステップST3b2とステップST3b3とは、プラグPGt2と配線M1t2との間の3次元的接触面積S3を得るために行われる。
【0164】
ステップST3b2では、テストウエハWF2の主面(表面)側をSEMなどの電子顕微鏡により観察することにより、プラグPGt2の上面と配線M1t2との接触面積である上面接触面積S1を測定する。また、このステップST3b2では、プラグPGt2の上面の外周のうち配線M1t2と平面的に重なっている部分の長さ(距離)である接触周囲長L4も測定する。上面接触面積S1や接触周囲長L4を把握しやすくするために、SEM観察の前に、テストウエハWF2の表面を研磨する(例えばプラグPGt2の上面がちょうど露出される段階まで研磨する)こともできる。
【0165】
図36は、ステップST3b2で観察した配線M1t2とプラグPGt2を模式的に示す平面図であり、SEM像などにより配線M1t2とプラグPGt2の輪郭が抽出されている。
【0166】
プラグPGt2と配線M1t2との上面接触面積S1は、プラグPGt2と配線M1t2との平面的な重なり領域の面積であり、図36において斜線のハッチングを付した領域の面積に対応しており、この面積を例えばSEM像などを用いて測定することで、プラグPGt2の上面と配線M1t2との接触面積(上面接触面積)S1を得ることができる。また、接触周囲長L4は、プラグPGt2の上面の外周のうち、配線M1t2と平面的に重なっている部分の長さ(距離)であり、図36において符号L4を付した太線の長さに対応しており、この長さをSEM像などから測定することで、プラグPGt2の上面の外周のうち配線M1t2と平面的に重なっている部分の長さ(すなわち接触周囲長L4)を得ることができる。このように、プラグPGt2と配線M1t2との上面接触面積S1および接触周囲長L4は、テストウエハWF1を用いてプラグPGt2と配線M1t2の輪郭を抽出することにより、得ることができる。
【0167】
プラグPGt2の側面と配線M1t2との接触面積であるリセス接触面積S2は、接触周囲長L4に、プラグPGt2に対する配線M1t2のリセス量L1t2をかけた値とみなすことができる(すなわちS2=L4×L1t2)。プラグPGt2に対する配線M1t2のリセス量L1t2は、テストウエハWF2の断面観察をステップST3b3で行うことにより、得る(測定する)ことができる。具体的には、ステップST3b3では、テストパターンが形成されているテストウエハWF2を切断し、テストウエハWF2の断面(テストウエハWF2の主面に略垂直な断面)を観察する(例えばSEMなどの電子顕微鏡により観察する)ことにより、3次元的に接続されたプラグPGt2および配線M1t2を観察し、プラグPGt2に対する配線M1t2のリセス量L1t2を測定することができる。
【0168】
ステップST3b4では、テストウエハWF2に形成されたテストパターンに含まれる種々の配線M1t2(図33〜図35の配線M1t2)のそれぞれについて、ステップST3b2,ST3b3の測定結果(上面接触面積S1、接触周囲長L4、リセス量L1t2)に基づいて、プラグPGt2と配線M1t2との間の3次元的接触面積S3を算出する。
【0169】
すなわち、テストウエハWF2に形成されたテストパターンに含まれる種々の配線M1t2(図33〜図35の配線M1t2)のそれぞれについて、ステップST3b2で得られた接触周囲長L4にステップST3b3で得られたリセス量L1t2をかける(掛け算する)ことにより、リセス接触面積S2を算出する。そして、この算出されたリセス接触面積S2を、ステップST3b2で得られた上面接触面積S1に加える(加算する)ことにより、プラグPGt2と配線M1t2との間の3次元的接触面積S3を得ることができる(すなわちS1+L4×L1t2=S1+S2=S3)。
【0170】
テストウエハWF2に形成されたテストパターンに含まれる各配線M1t2について、ステップST3b1でプラグPGt2と配線M1t2の間の接触抵抗R1を測定し、ステップST3b2,ST3b3,ST3b4で3次元的接触面積S3を測定し、これに基づいて、ステップST3b5で、プラグPGt2と配線M1t2の間の3次元的接触面積S3と、プラグPGt2と配線M1t2の間の接触抵抗R1との相関を得ることができる。ステップST3b5で得られた相関(3次元的接触面積S3と接触抵抗R1との相関)をグラフ化したものが図37のグラフである。ここで、図37は、プラグPGt2と配線M1t2との間の3次元的接触面積S3と、プラグPGt2と配線M1t2との間の接触抵抗R1との相関を示すグラフであり、図37のグラフの縦軸はプラグPGt2と配線M1t2との間の接触抵抗R1(ケルビン抵抗)に対応し、図37のグラフの横軸は、プラグPGt2と配線M1t2との間の3次元的接触面積S3に対応している。テストウエハWF2に形成したテストパターンに含まれる種々の配線M1t2(図33〜図35の各配線M1t2)について、ステップST3b1,ST3b2,ST3b3,ST3b4によりプラグPGt2と配線M1t2との間の接触抵抗R1とプラグPGt2と配線M1t2との間の3次元的接触面積S3を取得し、これを図37のグラフにプロットしてある。図37のグラフのプロット数が、テストウエハに形成されたテストパターンに含まれて接触抵抗R1および3次元的接触面積S3が測定された配線M1t2の数にほぼ対応している。
【0171】
このように、ステップST3b(より特定的にはステップST3b5)では、図37のグラフのような、プラグPGt2と配線M1t2との間の3次元的接触面積S3と、プラグPGt2と配線M1t2との間の接触抵抗R1との相関(のデータ)を取得する。
【0172】
次に、ステップST3cについて説明する。
【0173】
ステップST3cでは、ステップST3bで得られた相関(図37のグラフ)に基づいて、プラグPGと配線M1との間の許容可能な最小接触面積Sminを決める。具体的には、まず、プラグPGと配線M1との間の接触抵抗として要求される抵抗規格値(プラグPGと配線M1との間の接触抵抗の規格値)Rmaxを決定する。そして、プラグPGと配線M1との間の接触抵抗がこの抵抗規格値Rmax以下となるために必要な最小限の3次元的接触面積S3を、ステップST3b(より特定的にはステップST3b5)で得られた相関(図37のグラフ)から求めて、これを最小接触面積Sminとする。つまり、プラグPGt2と配線M1t2との間の3次元的接触面積S3が最低限どの程度あれば、プラグPGt2と配線M1t2との間の接触抵抗R1が抵抗規格値Rmax以下になるかを、ステップST3b(より特定的にはステップST3b5)で得られた相関(図37のグラフ)から求め(見極め)、この最低限の3次元的接触面積S3を、最小接触面積Sminとすることができる。すなわち、ステップST3bで得られた相関(図37のグラフ)に基づいて、プラグPGと配線M1との最小接触面積Sminを決め、プラグPGと配線M1との間の3次元的接触面積S3が、この最小接触面積Smin以上(すなわちS3≧Smin)となるようにすれば、プラグPGと配線M1との間の接触抵抗を、抵抗規格値Rmax以下とすることができることになる。
【0174】
上記ステップST2a〜ST2cとステップST3a〜ST3cの両者を行なった場合、上記ステップST2dにおいては、上記ステップST2cで予測されたリセス量L1(プラグPGに対する配線M1のリセス量L1)とステップST3cで決められた最小接触面積Sminとに応じて(基づいて)、配線M1のマージンを修正する。
【0175】
すなわち、ステップST1では、プラグPGに対する配線M1のリセス量L1を考慮せずにプラグPGおよび配線M1を含むチップレイアウトを設計している。このチップレイアウトについて、ステップST2cで予測されたリセス量L1とステップST3cで決められた最小接触面積Sminとに応じて(基づいて)ステップST2dでプラグPGに対する配線M1のマージンを修正することで、リセス量L1を考慮していない配線M1のレイアウトを、リセス量L1を考慮した配線M1のレイアウトへと修正する。具体的には、ステップST1で設計したチップレイアウトにはプラグPGと配線M1とが接続された箇所が複数あるが、それら複数個所のいずれにおいても、プラグPGと配線M1との3次元的接触面積S3が最小接触面積Smin以上を確保できるように、ステップST1で設計したチップレイアウトにおける配線M1のマージンを修正する。つまり、ステップST2dでは、ステップST2cで予測されたリセス量L1が小さい箇所では、配線M1のマージンを大きくし、ステップST2cで予測されたリセス量L1が大きい箇所では、配線M1のマージンを小さくするが、リセス量L1が小さい箇所でも大きい箇所でもプラグPGと配線M1との3次元的接触面積S3が最小接触面積Smin以上(S3≧Smin)を確保できるように、配線M1のマージンを設定(修正)する。製造時の位置ずれ(フォトマスクの位置合わせのずれなどに起因した位置ずれ)により、プラグPGと配線M1との相対的な位置関係が設計段階からずれてしまう場合があるが、そのような場合でもプラグPGと配線M1との3次元的接触面積S3が最小接触面積Smin以上(すなわちS3≧Smin)を確保できるように、プラグPGに対する配線M1のマージンを設定するのである。
【0176】
上記図22および図24などを参照して説明したように、ステップST2cで、プラグPGに対する各配線M1a,M1b,M1cのリセス量L1a,L1b,L1cがL1a<L1b<L1cになることが予測された場合、ステップST2dで、プラグPGに対する各配線M1a,M1b,M1cのマージンEX1,EX2,EX3をそれぞれマージンEX4,EX5,EX6に修正する。なお、上述のように、マージンEX1,EX2,EX3は、EX1=EX2=EX3の関係にあり、また、マージンEX4,EX5,EX6は、EX4>EX5>EX6の関係にある。このとき、製造時の位置ずれ(フォトマスクの位置合わせのずれなどに起因した位置ずれ)により、プラグPGと配線M1との相対的な位置関係が設計段階からずれてしまった場合でも、プラグPGと各配線M1a,M1b,M1cとの3次元的接触面積S3が最小接触面積Smin以上(すなわちS3≧Smin)を確保できるように、プラグPGに対する各配線M1a,M1b,M1cのマージンEX4,EX5,EX6を設定する。
【0177】
すなわち、プラグPGaに対するリセス量L1aが小さいと予測される配線M1aについては、実際の製造時にプラグPGaと配線M1aとの相対的な位置関係が変動しても(ばらついても)プラグPGaと配線M1aとの3次元的接触面積S3が最小接触面積Smin以上(S3≧Smin)を確保できるように、プラグPGaに対する配線M1aのマージンEX1を大きくしてマージンEX4を設定する。一方、プラグPGcに対するリセス量L1cが大きいと予測される配線M1cについては、実際の製造時にプラグPGcと配線M1cとの相対的な位置関係が変動しても(ばらついても)プラグPGcと配線M1cとの3次元的接触面積S3が最小接触面積Smin以上(S3≧Smin)を確保できる範囲内で、プラグPGcに対する配線M1cのマージンEX3を小さくしてマージンEX6を設定する。プラグPGbに対するリセス量L1bが中位と予想される配線M1bについては、実際の製造時にプラグPGbと配線M1bとの相対的な位置関係が変動しても(ばらついても)プラグPGbと配線M1bとの3次元的接触面積S3が最小接触面積Smin以上(S3≧Smin)を確保できるように、プラグPGbに対する配線M1bのマージンEX2を修正してマージンEX5を設定する。このとき、EX4>EX5>EX6となる。
【0178】
上述のように、3次元的に接続されたプラグPGと配線M1との接触面積(3次元的接触面積)S3は、プラグPGの上面と配線M1との接触面積(上面接触面積)S1と、プラグPGの側面と配線M1との接触面積(リセス接触面積)S2との和(合計)で決まるが、リセス接触面積S2は、プラグPGに対する配線M1のリセス量L1が大きいほど、大きくなる。このため、プラグPGに対するリセス量L1が大きいと予測される配線M1では、リセス接触面積S2が大きくなると予想され、プラグPGに対するリセス量L1が小さいと予測される配線M1では、リセス接触面積S2が小さくなると予想される。一方、上面接触面積S1は、製造時の配線M1の位置ずれ(設計からの位置ズレ)がマージン内であれば一定であるが、マージンよりも大きな位置ずれを起こすと、上面接触面積S1が小さくなってしまうため、プラグPGに対するマージンを大きくとった配線M1ほど、上面接触面積S1を確保しやすいと考えられる。このため、製造時に配線M1の位置ずれが生じた場合でもプラグPGと配線M1の3次元的接触面積S3がステップST3cで決めた最小接触面積Smin以上(S3≧Smin)となるようにするためには、プラグPGに対するリセス量L1が小さいと予測される配線M1ほど、リセス接触面積S2が小さくなる分、プラグPGに対するマージンを大きくして上面接触面積S1を確保できるようにすることが好ましい。
【0179】
このため、ステップST2dでは、プラグPGcに対するリセス量L1cが大きいと予測される配線M1cでは、リセス接触面積S2が大きくなる分、製造時の配線M1の位置ずれにより上面接触面積S1が減少した場合でも3次元的接触面積S3を最小接触面積Smin以上(S3≧Smin)にしやすいので、プラグPGcに対する配線M1cのマージンEX6を小さく設定する。一方、プラグPGaに対するリセス量L1aが小さいと予測される配線M1aでは、リセス接触面積S2が小さくなる分、製造時の配線M1の位置ずれにより上面接触面積S1が大きく減少した場合は、3次元的接触面積S3が最小接触面積Sminより小さく(S3<Smin)なる虞があるため、プラグPGaに対する配線M1aのマージンEX4を大きく設定する。プラグPGに対するリセス量L1bが配線M1cよりも小さく配線M1aよりも大きいと予測される配線M1bでは、リセス接触面積S2が配線M1aよりも大きく配線M1cよりも小さくなる分、プラグPGbに対する配線M1bのマージンEX5を、マージンEX6よりも大きく、マージンEX4よりも小さくする。
【0180】
このように、上記ステップST2a〜ST2cとステップST3a〜ST3cの両者を行なった場合、ステップST1では図22のレイアウトであったものを、上記ステップST2dにおいて、上記ステップST2cで予測されたリセス量L1とステップST3cで決められた最小接触面積Sminとに基づいて、プラグPGに対する配線M1a,M1b,M1cのマージンを修正して、図24のレイアウトに設計変更する。
【0181】
また、ステップST3a,ST3b,ST3cを行なって最小接触面積Sminを決めた場合、プラグPGの上面と配線M1との接触面積(上面接触面積S1)と、プラグPGの側面と配線M1との接触面積(リセス接触面積S2)の和(すなわち3次元的接触面積S3)が、最小接触面積Smin以上となるように、チップレイアウトを設計することもできる。
【0182】
図38は、本実施の形態とは異なり、プラグと配線との3次元的な接続を考慮せずに2次限的な接続を考慮し、プラグPGt2の上面と配線M1t2との間の接触面積(上面接触面積)S1と、プラグPGt2と配線M1t2との間の接触抵抗R1との相関をグラフ化したものである。図38のグラフの縦軸はプラグPGt2と配線M1t2との間の接触抵抗R1(ケルビン抵抗)に対応し、図38のグラフの横軸は、プラグPGt2の上面と配線M1t2との間の接触面積(上面接触面積)S1に対応している。
【0183】
この図38のグラフの場合、プラグPGt2の側面と配線M1t2との接触面積であるリセス接触面積S2を考慮していないため、プラグPGt2の上面と配線M1t2との間の接触面積(上面接触面積)S1と、プラグPGt2と配線M1t2との間の接触抵抗R1との相関係数はあまり高くなく、プロットされたデータにばらつきが大きい。このため、本実施の形態とは異なり、図38のグラフの相関に基づいてプラグPGと配線M1との最小接触面積Smin2(上記最小接触面積Sminに相当するもの)を決めた場合には、プラグPGと配線M1との最小接触面積Smin2の信頼性が低くなり、プラグPGと配線M1との接続部が、上記抵抗規格値Rmaxを越える接触抵抗を有する場合が生じる虞がある。これは、プラグPGと配線M1との接続の信頼性を低下させる虞がある。
【0184】
それに対して、本実施の形態では、プラグと配線とが実際には3次元的な接続をしていることを考慮し、ステップST3bでプラグPGt2と配線M1t2との間の3次元的接触面積S3と、プラグPGt2と配線M1t2との間の接触抵抗R1との相関(図37のグラフに対応)を取得し、この相関(図37のグラフに対応)に基づいてプラグPGと配線M1との最小接触面積Sminを決めている。このため、図38のグラフに基づいてプラグPGと配線M1との最小接触面積Smin2を決めた場合よりも、本実施の形態のように図37のグラフに基づいてプラグPGと配線M1との最小接触面積Sminを決めた場合の方が、最小接触面積Sminの信頼性が高く、最小接触面積Sminを正確に見極めることができる。このため、プラグと配線とが実際には3次元的な接続をしていることを考慮してステップST3cで決めた最小接触面積Sminを用いて半導体装置を設計する(具体的にはステップST2dでプラグPGに対する配線M1のマージンを修正する)ことにより、製造された半導体装置において、プラグPGと配線M1との接触抵抗が上記抵抗規格値Rmax以下となることを、より的確に実現することができる。このため、プラグPGと配線M1との接続の信頼性を、より的確に向上させることができる。従って、半導体装置の性能を、より的確に向上させることができる。また、半導体装置の信頼性を、より的確に向上させることができる。
【0185】
なお、上記ステップST2a,ST2b,ST2cは、ステップST1で設計したチップレイアウトにおけるプラグPGに対する配線M1のリセス量を予測するために行われる。一方、上記ステップST3a,ST3b,ST3cは、プラグPGと配線M1との最小接触面積Sminを決めるために行われる。このため、本実施の形態では、上記ステップST2aで用いるテストウエハWF1とステップST3aで用いるテストウエハWF2とは、別々のウエハ(半導体ウエハ)を使用している。他の形態として、上記ステップST2aで用いるテストウエハWF1とステップST3aで用いるテストウエハWF2とを、同一のウエハ(半導体ウエハ)とすることもできる。
【0186】
ステップST2aで用いるテストウエハWF1とステップST3aで用いるテストウエハWF2とを、同一のウエハ(半導体ウエハ)とした場合には、ステップST2aで形成すべきテストパターン(上記プラグPGtや配線M1tなど)とステップST3aで形成すべきテストパターン(上記プラグPGt2や配線M1t2など)とを、同じテストウエハ(半導体ウエハ)に同工程で形成する。すなわち、ステップST2aとステップST3aとを同じステップで同じウエハに対して行う。この場合、ステップST2bで行う断面観察(プラグPGtに対する配線M1tのリセス量L1tを測定するためのテストウエハの断面観察)と、ステップST3b3で行う断面観察(プラグPGt2に対する配線M1t2のリセス量L1t2を測定するためのテストウエハの断面観察)とは、同じステップで行うこともできる。また、この場合、上記ステップST2aで形成すべきテストパターン(上記プラグPGtや配線M1tなど)とステップST3aで形成すべきテストパターン(上記プラグPGt2や配線M1t2など)とを、共通化することもできる。ステップST2aで用いるテストウエハWF1とステップST3aで用いるテストウエハWF2とを、同一のウエハ(半導体ウエハ)とした場合には、ステップST2aとステップST3aとを共通化することで、テストウエハにテストパターンを形成する手間を減らすことができ、半導体装置の設計に伴うデータの採取の簡略化を図ることができる。
【0187】
一方、ステップST2aで用いるテストウエハWF1とステップST3aで用いるテストウエハWF2とを、別々のウエハ(半導体ウエハ)とした場合には、ステップST3b1,ST3b2はテストウエハWF2に対して行い、テストウエハWF1に対してはステップST3b1,ST3b2を行う必要が無い。また、ステップST2bはテストウエハWF1に対して行い、ステップST3bはテストウエハWF2に対して行う。このため、テストウエハWF1とテストウエハWF2とに対して、それぞれ最適なテストパターンを形成して最適な試験または観察を行うことができ、半導体装置の設計に伴い採取したデータの精度を向上させやすい。このため、ステップST2bで得た相関の精度とステップST3bで得た相関の精度とを向上させやすい。
【0188】
また、上記ステップST3a,ST3b,ST3cは、プラグPGと配線M1との最小接触面積Sminを決めるために行われる。このため、本実施の形態では、ステップST3b1(接触抵抗R1測定)で用いるテストウエハWF2と、ステップST3b2(上面接触面積S1および接触周囲長L4測定)で用いるテストウエハWF2と、ステップST3b3(リセス長L1t2測定)で用いるテストウエハWF2とを、同一のウエハ(半導体ウエハ)としている。他の形態として、ステップST3b1(接触抵抗R1測定)とステップST3b2(上面接触面積S1および接触周囲長L4測定)とは、同一のテストウエハWF2を用いて行うが、ステップST3b1(接触抵抗R1測定)とステップST3b2(上面接触面積S1および接触周囲長L4測定)とに用いたテストウエハWF2とは異なる他のテストウエハWF2を用いて、ステップST3b3(リセス長L1t2測定)を行うこともできる。
【0189】
ステップST3b1で用いるテストウエハWF2と、ステップST3b2で用いるテストウエハWF2と、ステップST3b3で用いるテストウエハWF2とを、同一のウエハ(半導体ウエハ)とした場合には、ステップST3b1の測定結果(接触抵抗R1の測定結果)と、ステップST3b2の測定結果(上面接触面積S1および接触周囲長L4の測定結果)と、ステップST3b3の測定結果(リセス長L1t2の測定結果)との関連性が高くなる。このため、ステップST3b5で得られた相関(プラグPGt2と配線M1t2の間の3次元的接触面積S3と、プラグPGt2と配線M1t2の間の接触抵抗R1との相関)の信頼性を、より高めることができる。
【0190】
一方、ステップST3b1,ステップST3b2で用いたテストウエハWF2とは異なる他のテストウエハWF2を用いてステップST3b3を行う場合は、ステップST3b1,ステップST3b2で用いたテストウエハWF2とは別のテストウエハWF2を断面観察することで、ステップST3b3(リセス長L1t2測定)を行うことができる。この場合、ステップST3b1,ステップST3b2を行うためにテストウエハWF2に施した処理(例えばステップST3b2のための研磨処理)が、ステップST3b3の断面観察に影響を与えないため、ステップST3b3の断面観察を行いやすくなる。なお、この場合、ステップST3b1,ステップST3b2で用いるテストウエハWF2と、ステップST3b3で用いる他のテストウエハWF2の両方に、ステップST3aでテストパターンを形成することになる。
【0191】
また、ステップST3b1,ステップST3b2で用いたテストウエハWF2とは異なる他のテストウエハWF2を用いてステップST3b3を行う場合は、ステップST3b3で用いるテストウエハWF2を、ステップST2a,ST2bで用いるテストウエハWF1と同一のウエハ(半導体ウエハ)とすることもできる。ステップST3b3で用いるテストウエハWF2とステップST2a,ST2bで用いるテストウエハWF1とを、同一のウエハ(半導体ウエハ)とした場合には、半導体装置の設計に伴うデータの採取の簡略化を図ることができる。
【0192】
次に、半導体装置の設計時のチップレイアウトと、製造された半導体装置におけるチップレイアウトとの関係について説明する。
【0193】
図39は、上記ステップST1で設計したチップレイアウトの一部を示す平面図(平面レイアウト図)であり、図40は、上記ステップST2で修正されたチップレイアウトの一部を示す平面図(平面レイアウト図)であり、図41は、上記ステップST2で修正されたチップレイアウトに従って製造された半導体装置におけるチップレイアウトの一部を示す平面図(平面レイアウト図)である。図42は図41のC7−C7線の断面図であり、図43は図41のC8−C8線の断面図である。なお、図42および図43では、簡略化のために、半導体基板1に形成した各種領域(ウエル領域や上記ソース・ドレイン領域SDなどに相当する半導体領域、素子分離領域2など)については、図示を省略している。
【0194】
ステップST1で図39のように設計された配線M1およびプラグPGのレイアウトが、ステップST2で図40のような配線M1およびプラグPGのレイアウトに修正される。図39および図40には、配線M1のうちの配線M1d,M1e,M1fと、配線M1d,M1e,M1fに接続されるプラグPG(配線M1dに接続されるプラグPGdと配線M1eに接続されるプラグPGeと配線M1fに接続されるプラグPGf)が示されている。
【0195】
図39に示されるステップST1の設計段階では、プラグPGのうちのプラグPGdは、Y方向に延在する配線M1dのY方向側の端辺31d近傍に配置され、プラグPGのうちのプラグPGeは、X方向に延在する配線M1dのX方向側の端辺31e近傍に配置され、プラグPGのうちのプラグPGfは、配線M1d,M1eに比べて大面積の配線M1fのX方向の端辺31f近傍に配置されている。ステップST1のチップレイアウトの設計段階では、配線M1dの端辺31dとプラグPGdとの間の距離(間隔)であるマージンEX7と、配線M1eの端辺31eとプラグPGeとの間の距離(間隔)であるマージンEX8と、配線M1fの端辺31fとプラグPGfとの間の距離(間隔)であるマージンEX9とは、同じに設定されている(すなわちEX7=EX8=EX9)。このマージンEX7は、プラグPGdに対する配線M1dのマージン(Y方向のマージン)であり、マージンEX8は、プラグPGeに対する配線M1eのマージン(X方向のマージン)であり、マージンEX9は、プラグPGfに対する配線M1fのマージン(X方向のマージン)である。
【0196】
配線M1dの配線幅W1と配線M1eの配線幅W2とは、いずれも配線の最小加工寸法であり、配線M1fの配線幅W3は、最小加工寸法よりも大きい(すなわちW3>W1=W2)。チップレイアウトにおいて、配線の最小加工寸法よりも細い配線は基本的には設計せず、最小加工寸法の配線幅を有する配線と、最小加工寸法よりも広い配線幅を有する配線と、それらが組み合わされた配線とにより、チップレイアウトの配線を設計する。なお、配線の延在方向と垂直な方向の幅を配線幅とみなすことができる。
【0197】
プラグPGdは、X方向(配線幅方向)に見ると、配線M1dの中央にプラグPGdの中央が略一致するように配置され、プラグPGeは、Y方向(配線幅方向)に見ると、配線M1eの中央にプラグPGeの中央が略一致するように配置されている。
【0198】
ステップST2で図40のように修正されたレイアウトでは、マージンEX7はマージンEX7aに修正され、マージンEX8はマージンEX8aに修正され、マージンEX9はマージンEX9aに修正される。ここで、配線M1dの端辺31dとプラグPGdとの間の距離(間隔)であるマージンEX7aと、配線M1eの端辺31eとプラグPGeとの間の距離(間隔)であるマージンEX8aと、配線M1fの端辺31fとプラグPGfとの間の距離(間隔)であるマージンEX9aとは、マージンEX9aがマージンEX7a,EX8aよりも小さく設定されている(すなわちEX7a<EX8a、EX7a<EX9a)。このマージンEX7aは、プラグPGdに対する配線M1dのマージン(Y方向のマージン)であり、マージンEX8aは、プラグPGeに対する配線M1eのマージン(X方向のマージン)であり、マージンEX9aは、プラグPGfに対する配線M1fのマージン(X方向のマージン)である。EX7=EX8=EX9の関係のマージンEX7,EX8,EX9が、EX7a<EX8a、EX7a<EX9aの関係のマージンEX7a,EX8a,EX9aにステップST2で修正されたのは、プラグPGfに対する配線M1fのリセス量L1が、プラグPGdに対する配線M1dのリセス量L1やプラグPGeに対する配線M1eのリセス量L1よりも大きくなることが、ステップST2cで予測されたためである。
【0199】
ステップST2cでリセス量L1が小さいと予測された配線については、実際に半導体装置を製造しても、リセス量L1は小さくなり、ステップST2cでリセス量L1が大きいと予測された配線については、実際に半導体装置を製造しても、リセス量L1は大きくなる。このため、図42および図43に示されるように、実際に製造された半導体装置において、プラグPGfに対する配線M1fのリセス量L1(これをリセス量L1fと称する)は、プラグPGdに対する配線M1dのリセス量L1(これをリセス量L1dと称する)やプラグPGeに対する配線M1eのリセス量L1(これをリセス量L1eと称する)よりも大きくなる(すなわちL1f>L1d、L1f>L1eとなる)。上記図20のグラフのように、配線幅が大きくなるほどリセス量L1は大きくなる傾向にあり、リセス量L1fが大きな配線M1fの配線幅W3は、リセス量L1fよりも小さなリセス量L1d,L1eとなっている配線M1d,M1eの各配線幅W1,W2よりも大きくなっている(すなわちW3>W1、W3>W2)。なお、本実施の形態では、上述のように、配線M1は絶縁膜11に形成された配線溝15に埋め込まれた埋込配線(ダマシン配線)であり、プラグPGと配線M1とは3次元的に接続しており、プラグPGdと配線M1dとは3次元的に接続され、プラグPGeと配線M1eとは3次元的に接続され、プラグPGfと配線M1fとは3次元的に接続されている。
【0200】
ステップST2では、配線M1dの端辺31dとプラグPGdとの間の距離(間隔)であるマージンEX7を、プラグPGdに対する配線M1dのリセス量L1の予測値に応じて修正(マージンEX7aに修正)する。しかしながら、X方向(配線幅方向)に見たときに、配線M1dの中央にプラグPGdの中央が略一致している点は、リセス量L1の予測値の大小に係らず、ステップST1の設計段階(図39の段階)とステップST2の修正後の段階(図40の段階)とで変えずに据え置くことが好ましい。また、ステップST2では、配線M1eの端辺31eとプラグPGeとの間の距離(間隔)であるマージンEX8を、プラグPGeに対する配線M1eのリセス量L1の予測値に応じて修正(マージンEX8aに修正)する。しかしながら、Y方向(配線幅方向)に見たときに、配線M1eの中央にプラグPGeの中央が略一致している点は、リセス量L1の予測値の大小に係らず、ステップST1の設計段階(図39の段階)とステップST2の修正後の段階(図40の段階)とで変えずに据え置くことが好ましい。
【0201】
ステップST1で設計されたレイアウト(図39)と同様に、ステップST2で修正されたレイアウト(図40)でも、X方向(配線幅方向)に見て配線M1dの中央にプラグPGdの中央を略一致させる理由は、そうした場合が、配線M1dに対するプラグPGdの相対位置が実際の製造時にX方向(配線幅方向)にずれたときの配線M1dからのプラグPGdのはみ出し量を最も抑制できるためである。同様に、ステップST1で設計されたレイアウト(図39)と同様に、ステップST2で修正されたレイアウト(図40)でも、Y方向(配線幅方向)に見て配線M1eの中央にプラグPGeの中央を略一致させる理由は、そうした場合が、配線M1eに対するプラグPGeの相対位置が実際の製造時にX方向(配線幅方向)にずれたときの配線M1eからのプラグPGeのはみ出し量を最も抑制できるためである。なお、図39および図40において、一点鎖線32は、配線M1dのX方向の中心線とプラグPGdのX方向の中心線とを兼ねた線である。
【0202】
図41は、ステップST2で修正されたレイアウト(図40)に従って実際に製造された半導体装置における対応領域の実際のレイアウトであるが、フォトマスクの位置合わせのずれなどに起因して、プラグPGと配線M1との相対的な位置関係が図40のレイアウト(ステップST2で修正したレイアウト)からずれてしまっている。具体的には、プラグPGの位置を基準に考えると、配線M1全体がX方向のプラス方向に、ズレ量(距離)Δだけずれて(移動して)しまっている。
【0203】
ここで、X方向は図41の左右方向であるが、右方向をX方向のプラス方向と称し、左方向をX方向のマイナス方向と称することとする。半導体装置を製造する際に、フォトリソグラフィ工程の露光の際には、同じフォトマスクでチップレイアウト全体(すなわち、そこから1つの半導体チップが得られるチップ領域全体)が露光される。このため、ステップST2で修正されたチップレイアウトと、実際に製造されたチップレイアウトとを比べると、フォトマスクの位置合わせのずれが生じたときには、配線M1全体が同じ方向に同じ距離だけずれることになる。
【0204】
このため、設計されたレイアウト(図40)では、プラグPGeに対する配線M1eのマージン(X方向のマージン)はEX8aであったが、実際に製造された半導体装置では、プラグPGeに対する配線M1eの相対位置がX方向のプラス方向にズレ量Δだけずれた(移動した)ことにより、プラグPGeに対する配線M1eのマージン(X方向のマージン)は、マージンEX8aからズレ量Δの分だけ増加してマージンEX8bとなる。ここで、EX8b=EX8a+Δが成り立つ。また、設計されたレイアウト(図40)では、プラグPGfに対する配線M1fのマージン(X方向のマージン)はEX9aであったが、実際に製造された半導体装置では、プラグPGfに対する配線M1fの相対位置がX方向のプラス方向にズレ量Δだけずれた(移動した)ことにより、プラグPGfに対する配線M1fのマージン(X方向のマージン)は、マージンEX9aからズレ量Δの分だけ減少してマージンEX9bとなる。ここで、EX9b=EX9a−Δが成り立つ。一方、設計されたレイアウト(図40)では、プラグPGdに対する配線M1dのマージン(X方向のマージン)はEX7aであったが、実際に製造された半導体装置では、プラグPGに対する配線M1の相対位置はY方向にはずれなかった(移動しなかった)ことにより、プラグPGdに対する配線M1dのマージン(Y方向のマージン)は、マージンEX7aと同じ大きさのマージンEX7bとなる(ここでEX7a=EX7b)。もちろん、プラグPGに対する配線M1の相対位置がY方向にずれた場合には、プラグPGdに対する配線M1dのマージン(Y方向のマージン)も変化して、マージンEX8bはマージンEX8aとは異なる大きさとなる。なお、実際に製造された半導体装置において、プラグPGに対する配線M1の相対位置が設計段階よりもX方向のプラス方向にズレ量Δだけずれた場合は、EX8b=EX8a+Δ、EX9b=EX9a−Δであるが、X方向のマイナス方向にズレ量Δだけずれた場合は、EX8b=EX8a−Δ、EX9b=EX9a+Δとなる。また、実際に製造された半導体装置(図41)では、プラグPGに対する配線M1の相対位置は、設計段階(図40)からY方向にはずれていない場合は、プラグPGdに対する配線M1dのマージン(Y方向のマージン)EX7bは、マージンEX7aと同じ大きさとなる。
【0205】
しかしながら、このような実際に製造された半導体装置(図41)においても、プラグPGに対する配線M1の相対位置の設計段階(図41)からのずれ(ズレ量Δ)を設計段階に戻してみると、図40のレイアウトになる。実際に製造された半導体装置(図41)の実際のレイアウトにおいて、プラグPGに対する配線M1の相対位置の設計段階(図41)からのずれ(ズレ量Δ)を設計段階に戻すのは、プラグPGの位置を変えずに、配線M1全体を、そのずれ(ズレ量Δ)の分だけずれ(ズレ量Δ)の方向とは反対方向に仮想的に移動させることで、行うことができる。例えば、図41は、図40に比べて、プラグPGに対する配線M1の相対位置がX方向のプラス方向にズレ量Δだけずれているため、図41において、プラグPGの位置を変えずに、配線M1全体をX方向のマイナス方向にズレ量Δだけずらす(移動させる)と、図40とほぼ同じレイアウト(プラグPGと配線M1との相対位置がほぼ同じレイアウト)になる。
【0206】
実際に製造された半導体装置(図41)におけるプラグPGに対する配線M1の相対位置の設計段階(図40)からのずれ(ズレ量Δ)は、例えば、最小加工寸法の配線幅を有する配線M1にプラグPGが接続された箇所を見つけ、その配線M1の配線幅方向にみたときに、その配線M1の中央とそのプラグPGの中央とのずれがどの方向でどの程度であるかを測定することにより得ることができる。なお、プラグPGの中央は、そのプラグPGが埋め込まれているコンタクトホールCNTの中央と同じである。
【0207】
具体的には、実際に製造された半導体装置のレイアウト(図41)において、X方向(配線M1dの配線幅方向)に見たときに、プラグPGdの中央と配線M1dの中央とのずれ(すなわち配線M1dのX方向の中心線32aとプラグPGdのX方向の中心線32bとのずれ)が、実際に製造された半導体装置(図41)におけるプラグPGに対する配線M1の相対位置の設計段階(図40)からのX方向のずれ(ズレ量Δ)になる。これは、配線M1dは、最小加工寸法の配線幅を有しているため、配線M1dについては、配線幅方向(X方向)に見ると、配線M1dの中央とプラグPGdの中央とが一致するように設計するはずであり、実際に製造された半導体装置において、配線M1dの配線幅方向(X方向)に見たときに、配線M1dの中央とプラグPGdの中央とがずれていると、そのずれ(ズレ量)が、設計段階(図40)からのずれと判断できるためである。また、実際に製造された半導体装置(図41)におけるプラグPGに対する配線M1の相対位置の設計段階(図40)からのY方向のずれ(ズレ量Δ)は、Y方向(配線M1eの配線幅方向)に見たときに、プラグPGeの中央と配線M1eの中央とのずれ(すなわち配線M1eのY方向の中心線とプラグPGeのY方向の中心線とのずれ)から得られる。これは、配線M1eは、最小加工寸法の配線幅を有しているため、配線M1eについては、配線幅方向(Y方向)に見ると、配線M1eの中央とプラグPGeの中央とが一致するように設計するはずであり、実際に製造された半導体装置において、配線M1eの配線幅方向(Y方向)に見たときに、配線M1eの中央とプラグPGeの中央とがずれていると、そのずれ(ズレ量)が、設計段階(図40)からのずれと判断できるためである。このため、実際に製造された半導体装置のレイアウト(図41)において、プラグPGの位置は変えずに、X方向に見て配線M1dの中央とプラグPGdの中央とが一致するように配線M1全体をX方向にずらし(移動させ)、かつ、Y方向に見て配線M1eの中央とプラグPGeの中央とが一致するように配線M1全体をX方向にずらせば(移動させれば)、設計段階のレイアウト(図40)に戻すことができる。また、SRAMを有する半導体装置を製造した場合は、SRAMのセルの対称パターンを用いて、実際に製造された半導体装置におけるプラグPGに対する配線M1の相対位置の設計段階からのずれ(ズレ量Δ)を調べることもできる。
【0208】
このように、実際に製造された半導体装置における配線M1とプラグPGのレイアウト(図41)を、設計段階(図40)に仮想的に戻してみると、上述したように、プラグPGに対する配線M1のリセス量L1に応じてプラグPGに対する配線M1のマージン(EX7a,EX8a,EX9a)が設定されていることから、プラグPGに対する配線M1のリセス量L1と、プラグPGに対する配線M1のマージンとには相関関係がある。
【0209】
実際に製造された半導体装置において、プラグPGに対する配線M1のリセス量L1は、その半導体装置を断面することにより、得る(実測する)ことができ、これは、ステップST2cで予測したリセス量L1に対応していると考えられる。つまり、ステップST2cで予測したリセス量L1と、実際に製造された半導体装置における実際のリセス量L1とには、高い相関があり、ステップST2cでリセス量L1が小さいと予測された配線については、実際に半導体装置を製造しても、リセス量L1は小さく、ステップST2cでリセス量L1が大きいと予測された配線については、実際に半導体装置を製造しても、リセス量L1は大きくなると考えられる。このため、ステップST2dで修正されたプラグPGに対する配線のマージンの修正後の値と、ステップST2cで予測されたプラグPGに対するリセス量L1の予測値との関係性について述べた上述の関係性(リセス量L1が大きいほどマージンが小さいという関係性)は、ステップST2cで予測されたプラグPGに対するリセス量L1の予測値を、実際に製造された半導体装置におけるリセス量L1に置き換えても成り立つことになる。
【0210】
上述のように、ステップST2cでは、プラグPGfに対する配線M1fのリセス量L1が、プラグPGeに対する配線M1eのリセス量L1よりも大きくなることが予測され、この関係性が、実際に製造された半導体装置においても、維持されている。すなわち、図42および図43に示されるように、実際に製造された半導体装置において、プラグPGeに対する配線M1eのリセス量L1eよりも、プラグPGfに対する配線M1fのリセス量L1fが大きく(L1f>L1e)なっている。そして、プラグPGに対する配線M1の相対位置の設計段階からのX方向のズレを設計段階に戻してみたときに、プラグPGfに対する配線M1fのX方向のマージンEX9a(EX9a=EX9b+Δ)は、プラグPGeに対する配線M1eのX方向のマージンEX8a(EX8a=EX8b−Δ)よりも小さく(EX9a<EX8a)なっている。このようなステップST2で想定したようなマージンとリセスの関係性が、製造された半導体装置にも反映されており、製造された半導体装置を観察すれば、設計時にステップST2のようなマージンの修正を行ったことを確認できる。
【0211】
なお、プラグPGに対する配線M1の相対位置の設計段階からのX方向のズレを設計段階に戻してみたときの、プラグPGfに対する配線M1fのX方向のマージンEX9aは、製造後の実際のマージンEX9bからズレ量Δを戻したEX9a+Δから得られ、プラグPGeに対する配線M1eのX方向のマージンEX8aは、製造後の実際のマージンEX9bからズレ量Δを戻したEX8b−Δから得られる。このため、EX9a<EX8aと設計したことで、製造後のマージンEX8aとマージンEX9aとを比べると、EX9b+Δ<EX8b−Δの関係となる。もしも設計段階からのX方向のズレが逆方向(マイナス方向)であれば、EX9b−Δ<EX8b+Δとなる。
【0212】
図44および図45は、上記ステップST1,ST2を含む本実施の形態の半導体装置の設計手法(図15および図17)を、別の見方で捉えた場合の半導体装置の設計フローを示す説明図である。本実施の形態では、上述のように、ステップST1で、プラグ(PG)に接続された配線(M1)を含むチップレイアウトを設計し、ステップST1で設計されたチップレイアウトにおけるプラグ(PG)に対する配線(M1)のマージンをステップST2で修正しているが、別の見方をすると、図44および図45のフローのようにみなすこともできる。
【0213】
すなわち、本実施の形態の半導体装置の設計フローは、プラグ(PG)に接続された配線(M1)を含むチップレイアウトを設計するステップST1と、ステップST1で設計されたチップレイアウトを修正するステップST12とを有している。このステップST12は、以下のステップ(サブステップ)ST12a,ST12b,ST12cを有している。
【0214】
ここで、ステップST12aは、テストウエハ(試験用ウエハ)WF1にプラグ(試験用プラグ)PGtとプラグPGtに3次元的に接続された配線(試験用配線)M1tとを含むテストパターンを形成してから、このテストウエハWF1を断面観察することにより、配線W1tの配線幅および配線密度と、プラグPGtに対する配線M1tのリセス量L1tとの相関を実測したデータを準備するステップである。このステップST12aにおいて、テストウエハWF1にプラグPGtとプラグPGtに3次元的に接続された配線M1tとを含むテストパターンを形成することは、上記ステップST2aを行うことと基本的には同じである。ステップST12aにおいて、テストウエハWF1を断面観察するのは、上記ステップST2bでテストウエハWF1を断面観察することと基本的には同じである。ステップST12aにおいて、配線W1tの配線幅および配線密度と、プラグPGtに対する配線M1tのリセス量L1tとの相関を実測したデータを準備することは、上記ステップST2bで、配線(試験用配線)M1tの配線幅および配線密度と、プラグ(試験用プラグ)PGtに対する配線(試験用配線)M1tのリセス量L1tとの相関を調べて(実測して)、そのデータを得ることと基本的には同じである。
【0215】
ステップST12bは、ステップST1で設計したチップレイアウトの各所の配線M1について、配線幅および配線密度を割り当てる(抽出する)ステップである。このステップST12bにおいて、ステップST1で設計したチップレイアウトの各所の配線M1について、配線幅および配線密度を割り当てることは、上記ステップST2cにおいて、ステップST1で設計したチップレイアウトの各所の配線M1について配線幅および配線密度を割り当てることと基本的には同じである。
【0216】
ステップST12cは、ステップST1で設計したチップレイアウトの各所の配線M1について、ステップST12bで割り当てた(抽出した)配線幅および配線密度とステップST12aで得たデータとに基づき、プラグPGに対する配線M1のリセス量L1(の予測値)を割り当てるステップである。このステップST12cは、上記ステップST2cにおいて、チップレイアウトの各所の配線M1について、割り当てられた配線幅および配線密度とステップST2bで得られたデータ(配線W1tの配線幅および配線密度とプラグPGtに対する配線M1tのリセス量L1tとの相関を実測したデータ)とに基づき、プラグPGに対する配線M1のリセス量L1(の予測値)を割り当てることと基本的には同じである。
【0217】
また、ステップST12は、ステップST12cの後に、以下のステップ(サブステップ)ST12dを有していることが好ましい。ここで、ステップST12dは、ステップST1で設計したチップレイアウトの各所の配線M1について、プラグPGの上面と配線M1との接触面積(上面接触面積S1)と、プラグPGの側面と配線M1との接触面積(リセス接触面積S2)の和(3次元的接触面積S3)が、第1面積(所定の面積)以上となるように、ステップST1で設計したチップレイアウトを修正するステップである。このステップST12dは、上記ステップST2dにおいて、チップレイアウトの各所の配線M1について、プラグPGの上面と配線M1との接触面積(上面接触面積S1)と、プラグPGの側面と配線M1との接触面積(リセス接触面積S2)の和(3次元的接触面積S3)が、所定の面積(第1面積)以上となるように、チップレイアウト(より具体的には配線M1のマージン)を修正することと基本的には同じである。この第1面積(所定の面積)は、プラグPGと配線M1との間の許容可能な最小接触面積であり、上記ステップST3a,ST3b,ST3cを行った場合は、上記最小接触面積Sminである。
【0218】
ステップST12は、ステップST12dの後に、以下のステップ(サブステップ)ST12eを有していることが、更に好ましい。ここで、ステップST12eは、チップレイアウトの基本セルのレイアウトを修正するステップである。このステップST12eにおいて、チップレイアウトの基本セルのレイアウトを修正することは、上記ステップST2eでチップレイアウトの基本セルのレイアウトを修正することと基本的には同じである。
【0219】
ステップST1で設計されてステップST12で修正されたチップレイアウトに従って、半導体装置の製造工程が行われて半導体装置が製造される(例えば上記図3〜図13のようにして半導体装置が製造される)。すなわち、実際の半導体装置の製造工程(製品製造用の半導体ウエハ(上記半導体基板1に対応)を用いて実際に半導体装置を製造する工程)は、半導体装置の設計(すなわちステップST1,ST12)の後に行われる。
【0220】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【0221】
本発明は、半導体装置の製造技術に適用して有効である。
【符号の説明】
【0222】
1 半導体基板
2 素子分離領域
3 絶縁膜
4 エクステンション領域
5 金属シリサイド層
11 層間絶縁膜
12 バリア導体膜
13 主導体膜
14 層間絶縁膜
15 配線溝
16 バリア導体膜
17 主導体膜
18 層間絶縁膜、
19 コンタクトホール
20 配線溝
21 バリア導体膜
22 主導体膜
23 プラグ
31d,31e,31f 端辺
32 一点鎖線
32a 中心線
32b 中心線
CNT コンタクトホール
D1,D2,D3,D4,D5 寸法
DF1a,DF1b,DF1c 半導体領域
Dx,Dy 移動量
EX1,EX2,EX3,EX4,EX5,EX6,EX7,EX7a マージン
EX7b,EX8,EX8a,EX8b,EX9,EX9a,EX9b マージン
GE ゲート電極、
L1,L1a,L1b,L1c,L1d,L1e,L1f,L1t,L1t2 リセス量
L2a,L2b,L2c,L2d,L3a,L3b,L3c,L3d 間隔
L4 接触周囲長
M1,M1a,M1b,M1c,M1d,M1e,M1f 配線
M1t,M1t2,M2 配線
PG,PGa,PGb,PGc,PGd,PGe,PGf,PGt,PGt2 プラグ
PW p型ウエル
Qn nチャネル型MISFET
R1 接触抵抗
Rmax 抵抗規格値
S1 接触面積(上面接触面積)
S2 接触面積(リセス接触面積)
S3 接触面積(3次元的接触面積)
SD ソース・ドレイン領域
SW サイドウォールスペーサ
Smin,Smin2 最小接触面積
W1,W2,W3 配線幅
WF1,WF2 テストウエハ
Δ ズレ量

【特許請求の範囲】
【請求項1】
(a)プラグに接続された配線を含むチップレイアウトを設計するステップ、
(b)前記(a)ステップで設計された前記チップレイアウトにおける前記プラグに対する前記配線のマージンを、前記プラグに対する前記配線のリセス量に応じて修正するステップ、
を有することを特徴とする半導体装置の設計方法。
【請求項2】
請求項1記載の半導体装置の設計方法において、
前記(b)ステップは、
(b1)第1試験用ウエハに、第1試験用プラグと前記第1試験用プラグに3次元的に接続された第1試験用配線とを含むテストパターンを形成するステップ、
(b2)前記(b1)ステップの後、前記第1試験用配線の配線幅および配線密度と、前記第1試験用プラグに対する前記第1試験用配線のリセス量との相関を調べるステップ、
(b3)前記(b2)ステップの後、前記(b2)ステップで得られた相関に基づいて、前記プラグに対する前記配線のリセス量を予測するステップ、
(b4)前記(b3)ステップで予測されたリセス量に応じて、前記(a)ステップで設計された前記チップレイアウトにおける前記プラグに対する前記配線のマージンを修正するステップ、
を有することを特徴とする半導体装置の設計方法。
【請求項3】
請求項2記載の半導体装置の設計方法において、
前記(b2)ステップでは、前記第1試験用ウエハを断面観察することにより、前記第1試験用プラグに対する前記第1試験用配線のリセス量を測定することを特徴とする半導体装置の設計方法。
【請求項4】
請求項3記載の半導体装置の設計方法において、
前記配線は、同層の第1配線および第2配線を含み、
前記(b3)ステップでは、前記プラグに対する前記第2配線のリセス量が、前記プラグに対する前記第1配線のリセス量よりも大きいと予測され、
前記(b4)ステップでは、前記プラグに対する前記第2配線のマージンが前記プラグに対する前記第1配線のマージンよりも小さくなるように、前記プラグに対する前記配線のマージンを修正することを特徴とする半導体装置の設計方法。
【請求項5】
請求項4記載の半導体装置の設計方法において、
前記(b4)ステップでは、前記(b3)ステップで前記プラグに対するリセス量が大きいと予測された配線ほど、前記プラグに対する前記配線のマージンを小さくすることを特徴とする半導体装置の設計方法。
【請求項6】
請求項5記載の半導体装置の設計方法において、
前記(b)ステップは、
(b5)前記(b4)ステップの後、前記チップレイアウトを修正するステップ、
を更に有することを特徴とする半導体装置の設計方法。
【請求項7】
請求項6記載の半導体装置の設計方法において、
(c1)第2試験用ウエハに、第2試験用プラグと前記第2試験用プラグに3次元的に接続された第2試験用配線とを含むテストパターンを形成するステップ、
(c2)前記(c1)ステップの後、前記第2試験用プラグの上面と前記第2試験用配線との接触面積と、前記第2試験用プラグの側面と前記第2試験用配線との接触面積の和と、前記第2試験用プラグと前記第2試験用配線との間の接触抵抗との相関を調べるステップ、
(c3)前記(c2)ステップで得られた相関に基づいて、前記プラグと前記配線との間の許容可能な最小接触面積を決めるステップ、
を更に有し、
前記(b4)ステップでは、前記(b3)ステップで予測された前記リセス量と前記(c3)ステップで決められた前記最小接触面積とに応じて、前記プラグに対する前記配線のマージンを修正することを特徴とする半導体装置の設計方法。
【請求項8】
請求項7記載の半導体装置の設計方法において、
前記(b4)ステップでは、前記プラグの上面と前記配線との接触面積と、前記プラグの側面と前記配線との接触面積の和が、前記最小接触面積以上となるように、前記プラグに対する前記配線のマージンを修正することを特徴とする半導体装置の設計方法。
【請求項9】
(a)プラグに接続された配線を含むチップレイアウトを設計するステップ、
(b)前記(a)ステップの後、前記プラグに対する前記配線のリセス量に応じて、前記チップレイアウトにおける前記プラグに対する前記配線のマージンを修正するステップ、
(c)前記(b)ステップの後、修正された前記チップレイアウトに従って半導体装置を製造するステップ、
を有することを特徴とする半導体装置の製造方法。
【請求項10】
請求項9記載の半導体装置の製造方法において、
前記(b)ステップは、
(b1)第1試験用ウエハに、第1試験用プラグと前記第1試験用プラグに3次元的に接続された第1試験用配線とを含むテストパターンを形成するステップ、
(b2)前記(b1)ステップの後、前記第1試験用配線の配線幅および配線密度と、前記第1試験用プラグに対する前記第1試験用配線のリセス量との相関を調べるステップ、
(b3)前記(b2)ステップの後、前記(b2)ステップで得られた相関に基づいて、前記プラグに対する前記配線のリセス量を予測するステップ、
(b4)前記(b3)ステップで予測されたリセス量に応じて、前記(a)ステップで設計された前記チップレイアウトにおける前記プラグに対する前記配線のマージンを修正するステップ、
を有することを特徴とする半導体装置の製造方法。
【請求項11】
請求項10記載の半導体装置の製造方法において、
前記(b4)ステップでは、前記(b3)ステップで前記プラグに対するリセス量が大きいと予測された配線ほど、前記プラグに対する前記配線のマージンを小さくすることを特徴とする半導体装置の製造方法。
【請求項12】
請求項11記載の半導体装置の製造方法において、
(d1)第2試験用ウエハに、第2試験用プラグと前記第2試験用プラグに3次元的に接続された第2試験用配線とを含むテストパターンを形成するステップ、
(d2)前記(d1)ステップの後、前記第2試験用プラグの上面と前記第2試験用配線との接触面積と、前記第2試験用プラグの側面と前記第2試験用配線との接触面積の和と、前記第2試験用プラグと前記第2試験用配線との間の接触抵抗との相関を調べるステップ、
(d3)前記(d2)ステップの後、前記(d2)ステップで得られた相関に基づいて、前記プラグと前記配線との間の許容可能な最小接触面積を決めるステップ、
を更に有し、
前記(b4)ステップでは、前記(b3)ステップで予測された前記リセス量と前記(d3)ステップで決められた前記最小接触面積とに応じて、前記プラグに対する前記配線のマージンを修正することを特徴とする半導体装置の製造方法。
【請求項13】
(a)プラグに接続された配線を含むチップレイアウトを設計するステップ、
(b)前記チップレイアウトを修正するステップ、
を有し、
前記(b)ステップは、以下のサブステップ(b1)、(b2)、(b3)を有することを特徴とする半導体装置の設計方法;
(b1)試験用ウエハに試験用プラグと前記試験用プラグに3次元的に接続された試験用配線とを含むテストパターンを形成してから、前記試験用ウエハを断面観察することにより、前記試験用配線の配線幅および配線密度と、前記試験用プラグに対する前記試験用配線のリセス量との相関を実測したデータを準備するステップ、
(b2)前記(a)ステップで設計したチップレイアウトの各所の前記配線について、配線幅および配線密度を割り当てるステップ、
(b3)前記(a)ステップで設計したチップレイアウトの各所の前記配線について、前記(b2)ステップで割り当てた配線幅および配線密度と前記(b1)ステップで得た前記データとに基づき、前記プラグに対する前記配線のリセス量を割り当てるステップ。
【請求項14】
請求項13記載の半導体装置の設計方法において、
前記(b)ステップは、
(b4)前記(a)ステップで設計したチップレイアウトの各所の前記配線について、前記プラグの上面と前記配線との接触面積と、前記プラグの側面と前記配線との接触面積の和が、第1面積以上となるように、前記チップレイアウトを修正するステップ、
を前記(b3)ステップの後に有することを特徴とする半導体装置の設計方法。
【請求項15】
請求項14記載の半導体装置の設計方法において、
前記(b)ステップは、
(b5)前記チップレイアウトの基本セルのレイアウトを修正するステップ、
を前記(b4)ステップの後に有することを特徴とする半導体装置の設計方法。
【請求項16】
(a)プラグに接続された配線を含むチップレイアウトを設計するステップ、
(b)前記チップレイアウトを修正するステップ、
(c)前記(b)ステップの後、修正された前記チップレイアウトに従って半導体装置を製造するステップ、
を有し、
前記(b)ステップは、以下のサブステップ(b1)、(b2)、(b3)を有することを特徴とする半導体装置の製造方法;
(b1)試験用ウエハに試験用プラグと前記試験用プラグに3次元的に接続された試験用配線とを含むテストパターンを形成してから、前記試験用ウエハを断面観察することにより、前記試験用配線の配線幅および配線密度と、前記試験用プラグに対する前記試験用配線のリセス量との相関を実測したデータを準備するステップ、
(b2)前記(a)ステップで設計したチップレイアウトの各所の前記配線について、配線幅および配線密度を割り当てるステップ、
(b3)前記(a)ステップで設計したチップレイアウトの各所の前記配線について、前記(b2)ステップで割り当てた配線幅および配線密度と前記(b1)ステップで得た前記データに基づき、前記プラグに対する前記配線のリセス量を割り当てるステップ。
【請求項17】
(a)試験用ウエハに、試験用プラグと前記試験用プラグに3次元的に接続された試験用配線とを含むテストパターンを形成するステップ、
(b)前記(a)ステップの後、前記試験用プラグの上面と前記試験用配線との接触面積と、前記試験用プラグの側面と前記試験用配線との接触面積の和と、前記試験用プラグと前記試験用配線との間の接触抵抗との相関を実測したデータを準備するステップ、
(c)前記(b)ステップで得られた前記データに基づいて、設計するチップレイアウトにおけるプラグと配線との間の許容可能な最小接触面積を決めるステップ、
を有することを特徴とする半導体装置の設計方法。
【請求項18】
請求項17記載の半導体装置の設計方法において、
前記プラグの上面と前記配線との接触面積と、前記プラグの側面と前記配線との接触面積の和が、前記最小接触面積以上となるように、前記チップレイアウトを設計することを特徴とする半導体装置の設計方法。
【請求項19】
半導体基板と、
前記半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜に形成されたコンタクトホールにそれぞれ埋め込まれた複数のプラグと、
前記複数のプラグが埋め込まれた前記第1絶縁膜上に形成された第2絶縁膜と、
前記第2絶縁膜に形成された配線溝にそれぞれ埋め込まれた複数の配線と、
を有する半導体装置であって、
前記各プラグは、前記複数の配線のいずれかと3次元的に接続されており、
前記複数の配線は、前記複数のプラグのうちの第1プラグに3次元的に接続された第1配線および前記複数のプラグのうちの第2プラグに3次元的に接続された第2配線を含み、
前記第1プラグに対する前記第1配線のリセス量よりも、前記第2プラグに対する前記第2配線のリセス量が大きく、
前記複数のプラグに対する前記複数の配線の相対位置の設計段階からの第1方向のズレを設計段階に戻してみたときに、前記第2プラグに対する前記第2配線の前記第1方向のマージンは、前記第1プラグに対する前記第1配線の前記第1方向のマージンよりも小さいことを特徴とする半導体装置。
【請求項20】
請求項19記載の半導体装置において、
前記第2配線の配線幅は、前記第1配線の配線幅よりも大きいことを特徴とする半導体装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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【図28】
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【図29】
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【図30】
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【図31】
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【図32】
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【図33】
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【図34】
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【図35】
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【図36】
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【図37】
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【図38】
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【図39】
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【図40】
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【図41】
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【図42】
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【図43】
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【図44】
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【図45】
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【公開番号】特開2013−110360(P2013−110360A)
【公開日】平成25年6月6日(2013.6.6)
【国際特許分類】
【出願番号】特願2011−256339(P2011−256339)
【出願日】平成23年11月24日(2011.11.24)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】