半導体装置及びこれを用いた情報処理システム
【課題】遅延回路の遅延量の最小値よりも短い相間隔を有する多相クロック信号を小さな回路規模で生成する。
【解決手段】縦列接続された遅延回路ＵＤ１〜ＵＤｎからなり、入力クロック信号ＩＧＣＫをｋ周期遅延させるディレイラインと、遅延回路ＵＤ１〜ＵＤｎからそれぞれ出力される出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎに基づいて互いに位相の異なる多相クロック信号ＤＴＣＫ１を生成するルーティング回路１３０とを備える。ｎとｋの最大公約数をＧＣＭ、入力クロック信号ＩＧＣＫの１サイクルをＧＣＫ、多相クロック信号ＤＴＣＫ１の相間隔をＵＩとした場合、相間隔ＵＩの長さは、ＵＩ＝ＧＣＫ×ＧＣＭ／ｎで与えられる。これにより、１個の遅延回路の遅延量の最小値よりも短い相間隔を有する多相クロック信号を小さな回路規模で生成することが可能となる。
【解決手段】縦列接続された遅延回路ＵＤ１〜ＵＤｎからなり、入力クロック信号ＩＧＣＫをｋ周期遅延させるディレイラインと、遅延回路ＵＤ１〜ＵＤｎからそれぞれ出力される出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎに基づいて互いに位相の異なる多相クロック信号ＤＴＣＫ１を生成するルーティング回路１３０とを備える。ｎとｋの最大公約数をＧＣＭ、入力クロック信号ＩＧＣＫの１サイクルをＧＣＫ、多相クロック信号ＤＴＣＫ１の相間隔をＵＩとした場合、相間隔ＵＩの長さは、ＵＩ＝ＧＣＫ×ＧＣＭ／ｎで与えられる。これにより、１個の遅延回路の遅延量の最小値よりも短い相間隔を有する多相クロック信号を小さな回路規模で生成することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを用いた情報処理システムに関し、特に、互いに位相の異なる多相クロック信号を使用する半導体装置及びこれを用いた情報処理システムに関する。
【背景技術】
【０００２】
半導体装置の多くはクロック信号に同期して動作するタイプの半導体装置であるが、中には、互いに位相の異なる多相クロック信号を用いるものが存在する。多相クロック信号の相間隔は、基準となるクロック信号の周期よりも短いため、このような多相クロック信号をどのような方法で生成するかが問題となる。
【０００３】
相間隔の短い多相クロック信号を生成する回路として、特許文献１には、異なる遅延量を有する複数種類の遅延素子を縦列接続した回路が開示されている。特許文献１に記載された多相クロック生成回路によれば、多相クロック信号の相間隔を遅延素子１段分の最小遅延時間よりも短くすることが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１６５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載された多相クロック生成回路では、多相クロック信号の一つを生成するために多数の遅延素子が必要である。このため、全体としてかなり多くの遅延素子を用いる必要があり、回路規模が非常に大きくなるというデメリットがあった。
【０００６】
半導体装置が処理すべきデータ量は年々大きくなり、その処理速度は高速化する傾向にある。本発明はそのような膨大なデータ量を高速に処理し、且つ必要となる回路規模が小さく抑えられた情報処理システム、及びそのシステムに含まれる半導体装置を提供することを課題とするものである。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、互いに縦列接続され、その初段において入力クロック信号を受けるｎ個（ｎは２以上の整数）の遅延回路と、前記ｎ個の遅延回路により其々出力されるｎ個の出力クロック信号が互いに異なる位相となるように前記ｎ個の遅延回路の其々の遅延量を制御する制御回路と、前記ｎ個の出力クロック信号及び複数のデータ信号を受け、前記複数のデータ信号を其々に対応する前記ｎ個の出力クロック信号に同期して取り込むデータ処理回路とを備えることを特徴とする。
【０００８】
本発明による情報処理システムは、第１及び第２の半導体装置と、前記第１の半導体装置と前記第２の半導体装置を接続するデータ配線とを備え、前記第１及び第２の半導体装置はいずれも上述の半導体装置であり、前記第１の半導体装置の内部でパラレルに伝送される前記複数のデータ信号は、前記第１の半導体装置に設けられた前記データ処理回路によってシリアルに変換されて前記データ配線に出力され、前記データ配線を介して前記第２の半導体装置にシリアルに供給される前記複数のデータ信号は、前記第２の半導体装置に設けられた前記データ処理回路によってパラレルに変換されることを特徴とする。
【０００９】
本発明の他の側面による半導体装置は、縦列接続されたｎ個の遅延回路からなり、入力クロック信号をｋ周期遅延させるディレイラインと、前記ｎ個の遅延回路からそれぞれ出力されるｎ個の出力クロック信号の少なくとも一部に基づいて、互いに位相の異なる多相クロック信号を生成するルーティング回路と、を備え、前記ｎ及びｋはいずれも２以上の整数であり、最大公約数が１であることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、短い相間隔を有する多相クロック信号をしていることから、生成された多相クロック信号をタイミング信号として用いれば、高速なデータ転送が可能となる。特に、ｋを２以上の整数値とし、且つ、ｎとは異なる値に設定すれば、遅延回路の遅延量の最小値よりも短い相間隔を有する多相クロック信号を小さな回路規模で生成することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による情報処理システム２の構成を示すブロック図である。
【図２】マルチプレクサＭＵＸ０の一部分を示す回路図である。
【図３】マルチプレクサＭＵＸ０の動作を説明するためのタイミング図である。
【図４】情報処理システム２のリード動作を説明するためのタイミング図である。
【図５】半導体装置１０の全体構成を示すブロック図である。
【図６】ＤＬＬ回路１００の回路図である。
【図７】遅延回路ＵＤ１の回路図である。
【図８】制御電圧ＶＤＬＹと遅延回路ＵＤ１の遅延量δとの関係を示すグラフである。
【図９】分周回路１２１の一部を示す回路図である。
【図１０】位相判定回路１２２の回路図である。
【図１１】ＤＬＬ回路１００の動作を説明するためのタイミング図である。
【図１２】ルーティング回路１３０の機能を説明するための配線図である。
【図１３】割り当てを変更可能なルーティング回路１３０の機能を説明するための模式図である。
【図１４】図１３に示す領域Ｘの回路図である。
【図１５】整形回路１４０の回路図である。
【図１６】整形回路１４０の動作波形図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による情報処理システム２の構成を示すブロック図である。
【００１４】
図１に示す情報処理システム２は、半導体装置４と半導体装置１０がデータ配線ＴＬＤＴ，ＴＬＤＢ及びアドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢを介して接続された構成を有している。特に限定されるものではないが、半導体装置１０はＤＲＡＭ（Dynamic Random Access Memory）などのメモリデバイスであり、半導体装置４はこれを制御するコントローラである。半導体装置４，１０には、クロックジェネレータ６からグローバルクロック信号ＧＣＫが共通に供給される。グローバルクロック信号ＧＣＫは、本実施形態による情報処理システム２の基準クロックとして用いられる信号である。
【００１５】
図１に示すように、ＤＲＡＭを構成する半導体装置１０には、主回路部ＭＣＲ、インターフェース回路部ＩＦＣ１及びクロック生成部ＣＫＧＥＮ１が含まれている。主回路部ＭＣＲは、メモリセルアレイ、デコーダなどＤＲＡＭに含まれるバックエンド回路である。同様に、コントローラを構成する半導体装置４には、主回路部ＬＣＲ、インターフェース回路部ＩＦＣ２及びクロック生成部ＣＫＧＥＮ２が含まれている。主回路部ＬＣＲは、ロジック回路などコントローラに含まれるバックエンド回路である。
【００１６】
半導体装置１０に含まれるインターフェース回路部ＩＦＣ１と、半導体装置４に含まれるインターフェース回路部ＩＦＣ２は、互いに同様の回路構成を有している。具体的に説明すると、半導体装置１０のインターフェース回路部ＩＦＣ１には、データ用のマルチプレクサＭＵＸ０及びデマルチプレクサＤＭＵＸ０と、アドレスコマンド用のデマルチプレクサＤＭＵＸａｃが設けられており、半導体装置４のインターフェース回路部ＩＦＣ２には、データ用のマルチプレクサＭＵＸ０ｃ及びデマルチプレクサＤＭＵＸ０ｃと、アドレスコマンド用のマルチプレクサＭＵＸａｃが設けられている。本発明においては、マルチプレクサ及びデマルチプレクサを「データ処理回路」と呼ぶことがある。
【００１７】
データ用のマルチプレクサＭＵＸ０は、データバスＤＢＵＳ１を介して主回路部ＭＣＲからパラレルに供給されるｎビットのデータ信号をシリアル変換する回路であり、シリアルに変化されたデータ信号は、一対のデータ配線ＴＬＤＴ，ＴＬＤＢを介して半導体装置４に入力される。半導体装置４に入力されたシリアルなデータ信号は、データ用のデマルチプレクサＤＭＵＸ０ｃによってパラレル変換される。パラレルに変換されたデータ信号は、データバスＤＢＵＳ２を介して主回路部ＬＣＲに供給される。
【００１８】
同様に、データ用のマルチプレクサＭＵＸ０ｃは、データバスＤＢＵＳ２を介して主回路部ＬＣＲからパラレルに供給されるｎビットのデータ信号をシリアル変換する回路であり、シリアルに変化されたデータ信号は、一対のデータ配線ＴＬＤＴ，ＴＬＤＢを介して半導体装置１０に入力される。半導体装置１０に入力されたシリアルなデータ信号は、データ用のデマルチプレクサＤＭＵＸ０によってパラレル変換される。パラレルに変換されたデータ信号は、データバスＤＢＵＳ１を介して主回路部ＭＣＲに供給される。
【００１９】
一方、アドレスコマンド用のマルチプレクサＭＵＸａｃは、アドレスコマンドバスＡＣＢＵＳ２を介して主回路部ＬＣＲからパラレルに供給されるｍビットのアドレスコマンド信号をシリアル変換する回路であり、シリアルに変化されたアドレスコマンド信号は、一対のアドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢを介して半導体装置１０に入力される。半導体装置１０に入力されたシリアルなアドレスコマンド信号は、アドレスコマンド用のデマルチプレクサＤＭＵＸａｃによってパラレル変換される。パラレルに変換されたアドレスコマンド信号は、アドレスコマンドバスＡＣＢＵＳ１を介して主回路部ＭＣＲに供給される。
【００２０】
このように、本実施形態による情報処理システム２においては、半導体装置４と半導体装置１０との間で送受信されるｎビットのデータ信号は、送信側においてシリアル変換され、データ配線ＴＬＤＴ，ＴＬＤＢを介してシリアルに転送される。そして、シリアルに転送されたデータ信号は、受信側においてパラレル変換される。同様に、半導体装置４から半導体装置１０に供給されるｍビットのアドレスコマンド信号は、送信側である半導体装置４においてシリアル変換され、アドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢを介してシリアルに転送される。そして、シリアルに転送されたアドレスコマンド信号は、受信側である半導体装置１０においてパラレル変換される。このようなシリアル転送を行っているのは、複数ビットからなる信号（本例では、ｎビットのデータ信号やｍビットのアドレスコマンド信号）をパラレルに高速転送すると、送信側及び受信側においてビット間の同期を取ることが困難となるからである。
【００２１】
尚、図１に示す例では、データ信号及びアドレスコマンド信号をいずれも一対の信号線を用いてディファレンシャル形式で転送しているが、本発明がこれに限定されるものではない。したがって、１ビット当たり１本の信号線を用いてシングルエンド形式で転送を行っても構わない。但し、高速な信号転送においては、ディファレンシャル形式を採用することが好ましい。
【００２２】
また、図１に示す例では、データ信号及びアドレスコマンド信号をいずれも１ビットずつ転送する回路構成であるが、本発明がこれに限定されるものではない。したがって、例えばデータ配線を複数対使用し、複数ビットずつ転送しても構わない。
【００２３】
インターフェース回路部ＩＦＣ１に含まれるマルチプレクサＭＵＸ０、デマルチプレクサＤＭＵＸ０及びデマルチプレクサＤＭＵＸａｃは、クロック生成部ＣＫＧＥＮ１に含まれるＤＬＬ回路１００，１０１，１０２から出力される多相クロック信号ＤＴＣＫ１，ＤＲＣＫ１，ＡＲＣＫ１によってそれぞれ制御される。これらＤＬＬ回路１００，１０１，１０２は、それぞれディレイ回路２００，２０１，２０２によってタイミング調整されたグローバルクロック信号ＧＣＫを受け、これに基づいて多相クロック信号ＤＴＣＫ１，ＤＲＣＫ１，ＡＲＣＫ１をそれぞれ生成する。本例では、ＤＬＬ回路１００，１０１が生成する多相クロック信号ＤＴＣＫ１，ＤＲＣＫ１はｎ相の多相クロック信号であり、ＤＬＬ回路１０２が生成する多相クロック信号ＡＲＣＫ１はｍ相の多相クロック信号である。ｎ相の多相クロック信号は、互いに位相の異なるｎ個のクロック信号φ１〜φｎからなり、各クロック信号φ１〜φｎの周期がグローバルクロック信号ＧＣＫの周期と等しい。ｍ相の多相クロック信号は、互いに位相の異なるｍ個のクロック信号φ１〜φｍからなり、各クロック信号φ１〜φｍの周期がグローバルクロック信号ＧＣＫの周期と等しい。
【００２４】
同様に、インターフェース回路部ＩＦＣ２に含まれるマルチプレクサＭＵＸ０ｃ、デマルチプレクサＤＭＵＸ０ｃ及びマルチプレクサＭＵＸａｃは、クロック生成部ＣＫＧＥＮ２に含まれるＤＬＬ回路３００，３０１，３０２から出力される多相クロック信号ＤＴＣＫ２，ＤＲＣＫ２，ＡＲＣＫ２によってそれぞれ制御される。これらＤＬＬ回路３００，３０１，３０２は、それぞれディレイ回路４００，４０１，４０２によってタイミング調整されたグローバルクロック信号ＧＣＫを受け、これに基づいて多相クロック信号ＤＴＣＫ２，ＤＲＣＫ２，ＡＲＣＫ２をそれぞれ生成する。本例では、ＤＬＬ回路３００，３０１が生成する多相クロック信号ＤＴＣＫ２，ＤＲＣＫ２はｎ相の多相クロック信号であり、ＤＬＬ回路３０２が生成する多相クロック信号ＡＲＣＫ２はｍ相の多相クロック信号である。
【００２５】
図２は、マルチプレクサＭＵＸ０の一部分を示す回路図である。
【００２６】
図２には、データバスＤＢＵＳ１を介して供給されるパラレルなｎビットのデータ信号をシリアルな非反転信号ＤＴ（トゥルー信号）に変換する回路部分が示されている。その他、マルチプレクサＭＵＸ０には、ｎビットのデータ信号をシリアルな反転信号（バー信号）に変換する回路部分も含まれているが、これについては図示を省略する。
【００２７】
図２に示す回路部分は、ｎ個の入力ノードＮ１〜Ｎｎと１個の出力ノードＮ０を有しており、各入力ノードＮ１〜Ｎｎと出力ノードＮ０との間にそれぞれ対応するｎ個のスイッチＳＷ１〜ＳＷｎが挿入された構成を有している。スイッチＳＷ１〜ＳＷｎは、多相クロック信号ＤＴＣＫ１を構成するｎ相のクロック信号φ１〜φｎによってそれぞれ制御される。入力ノードＮ１〜Ｎｎは、データバスＤＢＵＳ１を構成する複数の配線にそれぞれ接続されるノードである。また、出力ノードＮ０は、データ配線ＴＬＤＴに接続されるノードである。
【００２８】
図３は、マルチプレクサＭＵＸ０の動作を説明するためのタイミング図である。
【００２９】
図３に示すように、多相クロック信号ＤＴＣＫ１を構成するｎ相のクロック信号φ１〜φｎは、互いに位相がずれており、且つ、ハイレベルの期間が互いに重複しない波形を有している。各クロック信号φ１〜φｎの周期はいずれもグローバルクロック信号ＧＣＫの周期と同じである。これにより、図２に示した入力ノードＮ１〜Ｎｎにパラレルに入力されるデータ信号は、ｎ相のクロック信号φ１〜φｎに同期して出力ノードＮ０に順次送出される。その結果、グローバルクロック信号ＧＣＫの１サイクルごとに、パラレルなｎビットのデータ信号がシリアルに変換されることになる。
【００３０】
デマルチプレクサＤＭＵＸ０の回路構成は、入力側と出力側が逆になる他は図２に示した回路と同様である。したがって、１個の入力ノードＮ０とｎ個の出力ノードＮ１〜Ｎｎを有し、入力ノードＮ０と各出力ノードＮ１〜Ｎｎとの間にそれぞれ対応するｎ個のスイッチＳＷ１〜ＳＷｎが挿入される。これにより、入力ノードＮ０にシリアルに入力されるデータ信号は、ｎ相のクロック信号φ１〜φｎに同期して出力ノードＮ１〜Ｎｎに順次送出される。その結果、グローバルクロック信号ＧＣＫの１サイクルごとに、シリアルなｎビットのデータ信号がパラレルに変換されることになる。
【００３１】
図４は、本実施形態による情報処理システム２のリード動作を説明するためのタイミング図である。
【００３２】
リード動作は、コントローラである半導体装置４からＤＲＡＭである半導体装置１０に対してリードコマンドを発行し、これに応答してＤＲＡＭである半導体装置１０からコントローラである半導体装置４に対してリードデータを供給する動作である。図４に示す例では、時刻ｔ１１〜ｔ１３の期間において、アドレスコマンドバスＡＣＢＵＳ２上のパラレルなアドレスコマンド信号がマルチプレクサＭＵＸａｃによってシリアルに変換されている。かかるアドレスコマンド信号は少なくともアクティブコマンド及びロウアドレスを含んでおり、図４においては「Ｒｏｗ」と表記されている。シリアルに変換されたアドレスコマンド信号Ｒｏｗは、アドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢを介して半導体装置４から半導体装置１０に転送される。
【００３３】
半導体装置１０側においては、時刻ｔ１２〜ｔ１４の期間において、アドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢから転送されるシリアルなアドレスコマンド信号ＲｏｗがデマルチプレクサＤＭＵＸａｃによってパラレルに変換される。時刻ｔ１２，ｔ１４は、アドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢを介した転送時間を考慮して、それぞれ時刻ｔ１１，ｔ１３に対して僅かな遅れを有している。かかる遅れは、ディレイ回路２０２，４０２によって調整される。このようにして再生されたパラレルなアドレスコマンド信号Ｒｏｗは、アドレスコマンドバスＡＣＢＵＳ１を介して主回路部ＭＣＲに供給される。主回路部ＭＣＲは、これに応答して図示しないメモリセルアレイに対してロウアクセスを行う。
【００３４】
時刻ｔ１３から所定の時間が経過した後、時刻ｔ２１〜ｔ２３の期間において、アドレスコマンドバスＡＣＢＵＳ２上のパラレルなアドレスコマンド信号がマルチプレクサＭＵＸａｃによってシリアルに変換される。かかるアドレスコマンド信号は少なくともリードコマンド及びカラムアドレスを含んでおり、図４においては「Ｃｏｌｕｍｎ」と表記されている。シリアルに変換されたアドレスコマンド信号Ｃｏｌｕｍｎは、アドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢを介して半導体装置４から半導体装置１０に転送される。
【００３５】
半導体装置１０側においては、時刻ｔ２２〜ｔ２４の期間において、アドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢから転送されるシリアルなアドレスコマンド信号ＣｏｌｕｍｎがデマルチプレクサＤＭＵＸａｃによってパラレルに変換される。時刻ｔ２２，ｔ２４は、それぞれ時刻ｔ２１，ｔ２３に対して僅かな遅れを有しており、かかる遅れはディレイ回路２０２，４０２によって調整される。このようにして再生されたパラレルなアドレスコマンド信号Ｃｏｌｕｍｎは、アドレスコマンドバスＡＣＢＵＳ１を介して主回路部ＭＣＲに供給される。主回路部ＭＣＲは、これに応答して図示しないメモリセルアレイに対してカラムアクセスを行う。
【００３６】
メモリセルアレイに対してロウアクセス及びカラムアクセスをこの順で行うと、当該ロウアドレス及びカラムアドレスによって指定されるメモリセルから読み出されたｎビットのリードデータが主回路部ＭＣＲから出力される。主回路部ＭＣＲから出力されるｎビットのリードデータは、データバスＤＢＵＳ１を介してマルチプレクサＭＵＸ０にパラレルに供給される。図４においては、リードデータを「ＲｅａｄＤａｔａ」と表記している。
【００３７】
時刻ｔ２４から所定の時間が経過した後、時刻ｔ３１〜ｔ３３の期間において、データバスＤＢＵＳ１上のパラレルなリードデータＲｅａｄＤａｔａがマルチプレクサＭＵＸ０によってシリアルに変換される。シリアルに変換されたリードデータＲｅａｄＤａｔａは、データ配線ＴＬＤＴ，ＴＬＤＢを介して半導体装置１０から半導体装置４に転送される。
【００３８】
半導体装置４側においては、時刻ｔ３２〜ｔ３４の期間において、データ配線ＴＬＤＴ，ＴＬＤＢから転送されるシリアルなリードデータＲｅａｄＤａｔａがデマルチプレクサＤＭＵＸｃによってパラレルに変換される。時刻ｔ３２，ｔ３４は、それぞれ時刻ｔ３１，ｔ３３に対して僅かな遅れを有しており、かかる遅れはディレイ回路２００，４０１によって調整される。このようにして再生されたパラレルなリードデータＲｅａｄＤａｔａは、データバスＤＢＵＳ２を介して主回路部ＬＣＲに供給される。これにより、一連のリード動作が完了する。
【００３９】
ライト動作は、データ信号の転送方向が半導体装置４から半導体装置１０に変わる他は、上述したリード動作と基本的に同じである。この場合、半導体装置４がライトデータの送信を開始するタイミング及び終了するタイミングに対して、半導体装置１０がライトデータの受信を開始するタイミング及び終了するタイミングが僅かに遅延される。かかる遅れはディレイ回路２０１，４００によって調整される。
【００４０】
図５は、半導体装置１０の全体構成を示すブロック図である。
【００４１】
半導体装置１０は上述の通り例えばＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００４２】
図５に示すように、半導体装置１０には外部端子としてアドレスコマンド端子ＡＣＴ，ＡＣＢ、クロック端子ＣＫ、データ端子ＤＱ（ＤＱ０Ｔ／Ｂ〜ＤＱｐＴ／Ｂ）及び電源端子Ｖが設けられている。
【００４３】
アドレスコマンド端子ＡＣＴ，ＡＣＢは、それぞれアドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢに接続される端子であり、半導体装置４からアドレスコマンド信号が入力される。アドレスコマンド端子ＡＣＴ，ＡＣＢに入力されたシリアルなアドレスコマンド信号は、デマルチプレクサＤＭＵＸａｃによってパラレルなアドレス信号ＡＤＤとパラレルなコマンド信号ＣＭＤに変換される。図５に示す例では、アドレス信号ＡＤＤはｒ＋１ビットのアドレスビットＡ０〜Ａｒからなる。また、コマンド信号ＣＭＤはロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢなどの信号の組み合わせからなる。
【００４４】
アドレス信号ＡＤＤは、アドレスラッチ回路２１にラッチされる。アドレスラッチ回路２１にラッチされたアドレス信号Ａ０〜Ａｒは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
【００４５】
コマンド信号ＣＭＤは、コマンドデコード回路２２に供給される。コマンドデコード回路２２は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳなどがある。
【００４６】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路２１にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
【００４７】
カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路２１にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
【００４８】
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータは、データバスＤＢＵＳ１−０〜ＤＢＵＳ１−ｐを介して、マルチプレクサＭＵＸ０〜ＭＵＸｐに供給される。マルチプレクサＭＵＸ０〜ＭＵＸｐは、多相クロック信号ＤＴＣＫ１に同期してパラレルなリードデータをシリアル変換し、それぞれ対応するデータ端子対ＤＱ０Ｔ／Ｂ〜ＤＱｐＴ／Ｂに出力する。データ端子対ＤＱ０Ｔ／Ｂ〜ＤＱｐＴ／Ｂは、それぞれ対応するデータ配線（ＴＬＤＴ０，ＴＬＤＢ０，ＴＬＤＴ１，ＴＬＤＢ１・・）に接続されている。
【００４９】
一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子対ＤＱ０Ｔ／Ｂ〜ＤＱｐＴ／Ｂにライトデータをシリアルに入力すれば、多相クロック信号ＤＲＣＫ１に同期してシリアルなライトデータがマルチプレクサＤＭＵＸ０〜ＤＭＵＸｐによりパラレルに変換される。パラレルに変換されたライトデータは、データバスＤＢＵＳ１−０〜ＤＢＵＳ１−ｐを介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。
【００５０】
リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＭＤがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ制御回路２３によってロウアクセスが行われ、所定のワード線ＷＬが選択される。これにより、選択されたワード線ＷＬに接続された複数のメモリセルＭＣがリフレッシュされる。ワード線ＷＬの選択は、リフレッシュ制御回路２３に含まれる図示しないリフレッシュカウンタによって行われる。
【００５１】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレスコマンド端子ＡＣＴ，ＡＣＢからモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００５２】
クロック端子ＣＮは、グローバルクロック信号ＧＣＫが入力される端子である。半導体装置１０に取り込まれたグローバルクロック信号ＧＣＫは、半導体装置１０の内部における基本クロック信号として用いられ、本明細書においては内部グローバルクロック信号ＩＧＣＫと表記する。内部グローバルクロック信号ＩＧＣＫは、コマンドデコード回路２２に供給される他、ディレイ回路２００〜２０２に供給される。ディレイ回路２００〜２０２は、内部グローバルクロック信号ＩＧＣＫのタイミングを微調整するための回路であり、その出力はそれぞれＤＬＬ回路１００〜１０２に供給される。
【００５３】
ＤＬＬ回路１００〜１０２は、タイミング調整された内部グローバルクロック信号ＩＧＣＫに基づいて、それぞれ多相クロック信号ＤＴＣＫ１，ＤＲＣＫ１，ＡＲＣＫ１を生成する回路である。多相クロック信号ＤＴＣＫ１はマルチプレクサＭＵＸ０〜ＭＵＸｐに供給され、パラレルなリードデータをシリアル変換するタイミングを規定する同期信号として用いられる。多相クロック信号ＤＲＣＫ１はデマルチプレクサＤＭＵＸ０〜ＤＭＵＸｐに供給され、シリアルなライトデータをパラレル変換するタイミングを規定する同期信号として用いられる。多相クロック信号ＡＲＣＫ１はデマルチプレクサＤＭＵＸａｃに供給され、シリアルなアドレスコマンド信号をパラレル変換するタイミングを規定する同期信号として用いられる。
【００５４】
電源端子Ｖは、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子Ｖに供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路２４に供給される。内部電源発生回路２４は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＰＥＲＤ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＰＥＲＤは主にＤＬＬ回路１００〜１０２において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。
【００５５】
図６は、ＤＬＬ回路１００の回路図である。
【００５６】
図６に示すように、ＤＬＬ回路１００は、ディレイライン１１０と、ディレイライン１１０の遅延量を制御する制御回路１２０と、ディレイライン１１０から出力される出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎを並べ替えるルーティング回路１３０と、ルーティング回路１３０から出力される多相クロック信号ＣＫ１〜ＣＫｎの波形を整形することにより多相クロック信号ＤＴＣＫ１を生成する整形回路１４０とを備える。
【００５７】
ディレイライン１１０は、縦列接続されたｎ個の遅延回路ＵＤ１〜ＵＤｎからなり、その初段である遅延回路ＵＤ１には、タイミング調整された内部グローバルクロック信号ＩＧＣＫが入力される。本発明においては、遅延回路ＵＤ１に入力される内部グローバルクロック信号ＩＧＣＫを「入力クロック信号」と呼ぶことがある。これらｎ個の遅延回路ＵＤ１〜ＵＤｎは縦列接続されているため、これら遅延回路ＵＤ１〜ＵＤｎから出力される出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎは、この順に位相が遅れる。本例では、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎが全てルーティング回路１３０に入力されているが、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎの一部のみをルーティング回路１３０に入力しても構わない。
【００５８】
最終段の遅延回路ＵＤｎから出力される出力クロック信号Ｎｏｄｅｎの位相は、初段の遅延回路ＵＤ１に入力される内部グローバルクロック信号ＩＧＣＫに対して、正確にｋ周期遅れている。かかる制御は、制御回路１２０によって行われる。図６に示すように、制御回路１２０は、分周回路１２１、位相判定回路１２２及び制御電圧生成回路１２３を備えている。
【００５９】
分周回路１２１は、出力クロック信号Ｎｏｄｅｎ及び内部グローバルクロック信号ＩＧＣＫをｋ分周する回路である。分周回路１２１から出力される分周クロック信号ＧＣＫｓは、内部グローバルクロック信号ＩＧＣＫをｋ分周した信号であり、分周回路１２１から出力される分周クロック信号ＣＫｏｓは、出力クロック信号Ｎｏｄｅｎをｋ分周した信号である。これら分周クロック信号ＧＣＫｓ，ＣＫｏｓは位相判定回路１２２に供給され、両者の位相が判定される。判定の結果、分周クロック信号ＣＫｏｓの位相が分周クロック信号ＧＣＫｓに対して遅れている場合（つまりディレイライン１１０の遅延量が大きすぎる場合）、位相判定回路１２２はアップ信号ＵＰＢをローレベルに活性化させる。このとき、ダウン信号ＤＮＴはローレベルに非活性化される。これにより、制御電圧生成回路１２３に含まれるＰチャンネル型ＭＯＳトランジスタ１２３Ｐがオンするため、キャパシタ１２３Ｃにチャージされる制御電圧ＶＤＬＹが上昇する。後述するように、制御電圧ＶＤＬＹが上昇するとディレイライン１１０の遅延量は少なくなる。
【００６０】
逆に、分周クロック信号ＣＫｏｓの位相が分周クロック信号ＧＣＫｓに対して進んでいる場合（つまりディレイライン１１０の遅延量が小さすぎる場合）、位相判定回路１２２はダウン信号ＤＮＴをハイレベルに活性化させる。このとき、アップ信号ＵＰＢはハイレベルに非活性化される。これにより、制御電圧生成回路１２３に含まれるＮチャンネル型ＭＯＳトランジスタ１２３Ｎがオンするため、キャパシタ１２３Ｃにチャージされる制御電圧ＶＤＬＹが低下する。後述するように、制御電圧ＶＤＬＹが低下するとディレイライン１１０の遅延量は大きくなる。
【００６１】
このようなフィードバック制御により、出力クロック信号Ｎｏｄｅｎの位相が内部グローバルクロック信号ＩＧＣＫに対して正確にｋ周期遅れるよう、ディレイライン１１０の遅延量が調整される。
【００６２】
図７は、遅延回路ＵＤ１の回路図である。他の遅延回路ＵＤ２〜ＵＤｎも図７に示す遅延回路ＵＤ１と同じ回路構成を有している。
【００６３】
図７に示すように、遅延回路ＵＤ１は、直列接続された２段のインバータＩＮＶ１，ＩＮＶ２からなる。インバータＩＮＶ１，ＩＮＶ２の低位側電源ノードＶＮと接地電位ＶＳＳとの間には、調整トランジスタＴＤＬＹが挿入されており、そのゲート電極には制御電圧ＶＤＬＹが供給される。このため、インバータＩＮＶ１，ＩＮＶ２のスイッチング速度は制御電圧ＶＤＬＹに依存する。具体的には、制御電圧ＶＤＬＹが高いほどインバータＩＮＶ１，ＩＮＶ２のスイッチング速度が早くなるため、遅延回路ＵＤ１による遅延量は低下する。逆に、制御電圧ＶＤＬＹが低いほどインバータＩＮＶ１，ＩＮＶ２のスイッチング速度が遅くなるため、遅延回路ＵＤ１による遅延量は増大する。
【００６４】
図８は、制御電圧ＶＤＬＹと遅延回路ＵＤ１の遅延量δとの関係を示すグラフである。
【００６５】
図８に示す遅延量δは、入力クロック信号（内部グローバルクロック信号ＩＧＣＫ）と出力クロック信号（Ｎｏｄｅ１）との時間差である。図８に示すように、制御電圧ＶＤＬＹが高くなれば基本的に遅延量δは小さくなるが、遅延量δを無限に小さくできるわけではなく、最小の遅延量δＭＩＮが存在する。つまり、制御電圧ＶＤＬＹをいくら大きくしても、遅延回路ＵＤ１の遅延量をδＭＩＮ未満とすることはできない。このことは、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎをこの順に並べた場合、相間隔の最小値がδＭＩＮとなることを意味する。したがって、ｋ＝１であるとすると、多相クロック信号ＤＴＣＫ１の相間隔の最小値もδＭＩＮに制限される。しかしながら、本実施形態においてはｋが２以上の整数値であり、且つ、ディレイライン１１０を構成する遅延回路の段数ｎとは異なる値に設定されるため、多相クロック信号ＤＴＣＫ１の相間隔をδＭＩＮ未満とすることが可能とされている。その詳細については後述する。
【００６６】
図９は、分周回路１２１の一部を示す回路図である。
【００６７】
図９に示す回路は、内部グローバルクロック信号ＩＧＣＫから分周クロック信号ＧＣＫｓを生成する回路部分を示しており、一例として、ｋ＝３である場合の回路図である。図９に示す例では、ＪＫ型のフリップフロップ回路ＦＦ１，ＦＦ２が循環接続された構成を有している。フリップフロップ回路ＦＦ１，ＦＦ２のクロックノードには内部グローバルクロック信号ＩＧＣＫが供給されており、これにより、内部グローバルクロック信号ＩＧＣＫの立ち上がりエッジが３回入力される度に、分周クロック信号ＧＣＫｓの立ち上がりエッジが１回生成される。
【００６８】
図１０は、位相判定回路１２２の回路図である。
【００６９】
図１０に示す位相判定回路１２２は、データラッチ型のフリップフロップ回路ＦＦ３，ＦＦ４を備えている。フリップフロップ回路ＦＦ３のクロックノードには分周クロック信号ＧＣＫｓが入力され、フリップフロップ回路ＦＦ４のクロックノードには分周クロック信号ＣＫｏｓが入力される。そして、フリップフロップ回路ＦＦ３，ＦＦ４がそれぞれセット状態及びリセット状態であればアップ信号ＵＰＢがローレベルに活性化し、フリップフロップ回路ＦＦ３，ＦＦ４がそれぞれリセット状態及びセット状態であればダウン信号ＤＮＴがハイレベルに活性化する。これにより、分周クロック信号ＧＣＫｓ，ＣＫｏｓのいずれの立ち上がりエッジが先に到来するかによって、アップ信号ＵＰＢ及びダウン信号ＤＮＴのいずれか一方が活性化する。フリップフロップ回路ＦＦ３，ＦＦ４の両方がセットされると、これらフリップフロップ回路ＦＦ３，ＦＦ４はリセットされる。
【００７０】
以上がＤＬＬ回路１００の回路構成である。他のＤＬＬ回路１０１，１０２についてもＤＬＬ回路１００と同じ回路構成を有している。以下、ｎ＝５，ｋ＝３である場合を例に、ＤＬＬ回路１００の動作を説明する。上述の通り、ｎとはディレイライン１１０を構成する遅延回路ＵＤ１〜ＵＤｎの数であり、ｋとは分周回路１２１の分周数である。追って説明するが、ｎの値とｋの値はいずれも２以上の整数であり、且つ、最大公約数が１であることが好ましい。以下説明するｎ＝５，ｋ＝３の例は、この条件を満たしている。
【００７１】
図１１はＤＬＬ回路１００の動作を説明するためのタイミング図であり、ｎ＝５，ｋ＝３である場合を示している。
【００７２】
図１１に示す例ではｎ＝５であることから、最終段の遅延回路ＵＤ５から出力される出力クロック信号Ｎｏｄｅ５は、初段の遅延回路ＵＤ１に入力される内部グローバルクロック信号ＩＧＣＫに対して正確に３周期分遅延する。そして、３周期分の遅延を発生させるために５段の遅延回路ＵＤ１〜ＵＤ５を経由することから、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５をこの順に並べた場合、相間隔は３ＧＣＫ／５となる。ここでいう「ＧＣＫ」とは内部グローバルクロック信号ＩＧＣＫの１サイクルを意味する。
【００７３】
具体的に説明すると、時刻ｔ４０における内部グローバルクロック信号ＩＧＣＫの立ち上がりエッジは、遅延回路ＵＤ１によって３ＧＣＫ／５だけ遅延され、これにより時刻ｔ４０から３ＧＣＫ／５だけ遅延した時刻ｔ４１において出力クロック信号Ｎｏｄｅ１の立ち上がりエッジが現れる。時刻ｔ４１における出力クロック信号Ｎｏｄｅ１の立ち上がりエッジは、遅延回路ＵＤ２によってさらに３ＧＣＫ／５だけ遅延され、これにより時刻ｔ４０から６ＧＣＫ／５だけ遅延した時刻ｔ４２において出力クロック信号Ｎｏｄｅ２の立ち上がりエッジが現れる。時刻ｔ４２における出力クロック信号Ｎｏｄｅ２の立ち上がりエッジは、遅延回路ＵＤ３によってさらに３ＧＣＫ／５だけ遅延され、これにより時刻ｔ４０から９ＧＣＫ／５だけ遅延した時刻ｔ４３において出力クロック信号Ｎｏｄｅ３の立ち上がりエッジが現れる。時刻ｔ４３における出力クロック信号Ｎｏｄｅ３の立ち上がりエッジは、遅延回路ＵＤ４によってさらに３ＧＣＫ／５だけ遅延され、これにより時刻ｔ４０から１２ＧＣＫ／５だけ遅延した時刻ｔ４４において出力クロック信号Ｎｏｄｅ４の立ち上がりエッジが現れる。そして、時刻ｔ４４における出力クロック信号Ｎｏｄｅ４の立ち上がりエッジは、遅延回路ＵＤ５によってさらに３ＧＣＫ／５だけ遅延され、これにより時刻ｔ４０から３ＧＣＫだけ遅延した時刻ｔ４５において出力クロック信号Ｎｏｄｅ５の立ち上がりエッジが現れる。
【００７４】
ここで、内部グローバルクロック信号ＩＧＣＫの図１１に示す最後の１サイクル（時刻ｔ５１〜時刻４５）に注目すると、この期間内に出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５の立ち上がりエッジが全て出現していることが分かる。具体的には、時刻ｔ５１に出力クロック信号Ｎｏｄｅ５の立ち上がりエッジが出現し、時刻ｔ５１からＧＣＫ／５だけ遅れた時刻ｔ５２に出力クロック信号Ｎｏｄｅ２の立ち上がりエッジが出現し、時刻ｔ５２からさらにＧＣＫ／５だけ遅れた時刻ｔ４４に出力クロック信号Ｎｏｄｅ４の立ち上がりエッジが出現し、時刻ｔ４４からさらにＧＣＫ／５だけ遅れた時刻ｔ５４に出力クロック信号Ｎｏｄｅ１の立ち上がりエッジが出現し、時刻ｔ５４からさらにＧＣＫ／５だけ遅れた時刻ｔ５５に出力クロック信号Ｎｏｄｅ３の立ち上がりエッジが出現している。
【００７５】
したがって、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５を上記の順番で並べ替えれば、相間隔がＧＣＫ／５に縮小されることになる。このことは、最小の遅延量δＭＩＮがｋ×ＧＣＫ／ｎ（３ＧＣＫ／５）であっても、より小さい相間隔（ＧＣＫ／５）が得られることを意味する。出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５の並べ替えは、ルーティング回路１３０によって行われる。
【００７６】
図１２は、ルーティング回路１３０の機能を説明するための配線図である。
【００７７】
図１２に示す配線図では、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５がそれぞれ多相クロック信号ＣＫ４，ＣＫ２，ＣＫ５，ＣＫ３，ＣＫ１に割り当てられる。このようなルーティングは、固定的な配線を用いて実現することが可能である。この場合、ルーティング回路１３０は単なる配線によって構成することができる。但し、ｎの値やｋの値を可変とするためには、ルーティング回路１３０を固定的な配線によって構成するのではなく、割り当てを変更可能とする必要がある。
【００７８】
図１３は、割り当てを変更可能なルーティング回路１３０の機能を説明するための模式図である。
【００７９】
図１３においては、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５の配線が横方向に延在し、多相クロック信号ＣＫ１〜ＣＫ５の配線が縦方向に延在している。そして、黒丸で示された交点は横方向の配線と縦方向の配線が接続されていることを意味し、白丸で示された交点は横方向の配線と縦方向の配線が接続されていないことを意味する。図１３に示す例においても、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５がそれぞれ多相クロック信号ＣＫ４，ＣＫ２，ＣＫ５，ＣＫ３，ＣＫ１に割り当てられており、結果としては図１２に示すルーティング回路１３０と同じである。しかしながら、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５をそれぞれどの多相クロック信号ＣＫ１〜ＣＫ５として使用するか、切り替えることが可能である点において、図１２に示したルーティング回路１３０と相違する。
【００８０】
図１４は、図１３に示す領域Ｘの回路図である。
【００８１】
図１４に示す例では、各交点にトランスファゲートＴＧが設けられている。これにより、横方向の配線と縦方向の配線との接続の有無を切り替え可能とされている。トランスファゲートＴＧの切り替えは、モードレジスタ１４から供給されるモード信号ＭＯＤＥによって行うことができる。このような回路構成とすれば、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５を任意の多相クロック信号ＣＫ１〜ＣＫ５に割り当てることが可能となる。
【００８２】
図１５は整形回路１４０の回路図であり、図１６は整形回路１４０の動作波形図である。
【００８３】
図１６に示すように、多相クロック信号ＣＫ１〜ＣＫ５は内部グローバルクロック信号ＩＧＣＫと同じデューティを有しているため、そのままではハイレベルの期間が重複してしまう。図１５に示す整形回路１４０は、多相クロック信号ＣＫ１〜ＣＫ５のうち、位相の隣接する２つの多相クロック信号が同時にハイレベルとなるのを禁止する。これにより、多相クロック信号φ１〜φ５のそれぞれは、対応する多相クロック信号ＣＫ１〜ＣＫ５の立ち上がりエッジに連動して立ち上がり、次の多相クロック信号の立ち上がりエッジに連動して立ち下がる波形となる。その結果、図１６に示すように、多相クロック信号φ１〜φ５は、互いにハイレベルとなる期間が除去された波形となる。
【００８４】
このようにして生成された多相クロック信号ＤＴＣＫ１は、図５に示したマルチプレクサＭＵＸ０〜ＭＵＸｐに供給され、そのタイミング信号として用いられる。以上、ＤＬＬ回路１００に着目して説明を進めたが、他のＤＬＬ回路１０１，１０２回路構成及び動作もＤＬＬ回路１００と同様である。
【００８５】
本実施形態においては、基本となる内部グローバルクロック信号ＩＧＣＫをｎ個の遅延回路ＵＤ１〜ＵＤｎによってｋサイクル遅延させていることから、１つの遅延回路における最小の遅延量δＭＩＮよりも小さい相間隔を有する多相クロック信号を簡単な回路構成で生成することが可能となる。より具体的には、ｎとｋの最大公約数をＧＣＭ、内部グローバルクロック信号ＩＧＣＫの１サイクルをＧＣＫ、多相クロック信号の相間隔をＵＩとした場合、相間隔ＵＩの長さを、
ＵＩ＝ＧＣＫ×ＧＣＭ／ｎ
とすることができる。これにより、マルチプレクサ及びデマルチプレクサは、内部グローバルクロック信号ＩＧＣＫのＧＣＭ／ｎサイクル毎にデータ信号を順次取り込むことができる。このことは、内部グローバルクロック信号ＩＧＣＫの１サイクルでｎビットのデータ信号を取り込めることを意味する。上述した実施形態では、ＧＣＭ＝１、ｎ＝５であることから、
ＵＩ＝ＧＣＫ／５
となる。これにより、マルチプレクサ及びデマルチプレクサは、内部グローバルクロック信号ＩＧＣＫの１／５サイクル毎にデータ信号を順次取り込むことができることから、内部グローバルクロック信号ＩＧＣＫの１サイクルで５ビットのデータ信号を取り込むことが可能となる。
【００８６】
相間隔ＵＩをより小さくするためにはｎの値を大きくすればよいが、ｎとｋの最大公約数ＧＣＭが２以上であると相間隔ＵＩが大きくなることから、最大公約数ＧＣＭについては１とすることが好ましい。最大公約数ＧＣＭが２以上である場合、遅延回路ＵＤ１〜ＵＤｎから出力されるｎ個の出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎの一部の位相が重複するからである。これに対し、最大公約数ＧＣＭが１であれば、遅延回路ＵＤ１〜ＵＤｎから出力されるｎ個の出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎは互いに異なる位相となる。
【００８７】
最大公約数ＧＣＭが１となるｎとｋの組み合わせについては任意であり、上記の例（ｎ＝５，ｋ＝３）のように両方が奇数であっても構わないし、ｎ＝３４，ｋ＝３のように一方が偶数であっても構わない。
【００８８】
また、図１１を用いて説明したように、遅延回路ＵＤ１〜ＵＤｎの１個あたりの遅延量ｋ×ＧＣＫ／ｎは、遅延量の最小値δＭＩＮ以上である必要がある。つまり、
δＭＩＮ≦ｋ×ＧＣＫ／ｎ
を満足する必要がある。したがって、相間隔ＵＩをより小さくするためにｎの値を大きくする場合には、上記の式を満足するようｋの値を設定する必要がある。
【００８９】
ｎとｋの大小関係については特に限定されないが、ｎ＞ｋであることが好ましい。最大公約数ＧＣＭが１である限り、ｋの値は相間隔ＵＩとは無関係であるが、ｋの値が大きくなるとディレイライン１１０の全体の遅延量も大きくなるため、遅延回路ＵＤ１〜ＵＤｎの１個あたりの遅延量を大きくする必要がある。この場合、遅延回路ＵＤ１〜ＵＤｎによる波形の鈍りが大きくなり、クロックの精度が低下するおそれがある。この点を考慮すれば、
δＭＩＮ≦ｋ×ＧＣＫ／ｎ
を満足する範囲内で、ｋの値はできる限り小さく設定することが好ましい。
【００９０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９１】
例えば、生成した多相クロック信号φ１〜φｎの全てをマルチプレクサ又はデマルチプレクサにて使用することは必須でなく、一部のみを使用しても構わない。例えば、上記実施形態のように多相クロック信号φ１〜φ５が５相のクロック信号である場合であっても、このうち４つの多相クロック信号φ１〜φ４のみをマルチプレクサ又はデマルチプレクサに供給しても構わない。
【００９２】
また、上述した実施形態では、３種類の多相クロック信号（例えばＤＴＣＫ１，ＤＲＣＫ１，ＡＲＣＫ１）をそれぞれ別個のＤＬＬ回路によって生成しているが、１つのＤＬＬ回路の出力をこれら多相クロック信号として共用しても構わない。これによれば、チップ上におけるＤＬＬ回路の占有面積が削減されるため、各多相クロック信号の位相を微調整する必要がない場合には好適である。
【符号の説明】
【００９３】
２ 情報処理システム
４，１０ 半導体装置
６ クロックジェネレータ
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
２１ アドレスラッチ回路
２２ コマンドデコード回路
２３ リフレッシュ制御回路
２４ 内部電源発生回路
１００〜１０２，３００〜３０２ ＤＬＬ回路
２００〜２０２，４００〜４０２ ディレイ回路
１１０ ディレイライン
１２０ 制御回路
１２１ 分周回路
１２２ 位相判定回路
１２３ 制御電圧生成回路
１２３Ｃ キャパシタ
１２３Ｎ，１２３Ｐ トランジスタ
１３０ ルーティング回路
１４０ 整形回路
ＡＣＢＵＳ１，ＡＣＢＵＳ２ アドレスコマンドバス
ＡＣＴ，ＡＣＢ アドレスコマンド端子
ＤＴＣＫ１，ＤＲＣＫ１，ＡＲＣＫ１，ＤＴＣＫ２，ＤＲＣＫ２，ＡＲＣＫ２ 多相クロック信号
ＣＫＧＥＮ１，ＣＫＧＥＮ２ クロック生成部
ＣＮ クロック端子
ＤＢＵＳ１，ＤＢＵＳ２ データバス
ＤＭＵＸ０，ＤＭＵＸ０ｃ，ＤＭＵＸａｃ デマルチプレクサ
ＤＱ データ端子
ＧＣＫ グローバルクロック信号
ＧＣＫｓ，ＣＫｏｓ 分周クロック信号
ＩＦＣ１，ＩＦＣ２ インターフェース回路部
ＩＧＣＫ 内部グローバルクロック信号
ＬＣＲ，ＭＣＲ 主回路部
ＭＵＸ０，ＭＵＸ０ｃ，ＭＵＸａｃ マルチプレクサ
Ｎｏｄｅ１〜Ｎｏｄｅｎ 出力クロック信号
ＴＬＡＣＴ，ＴＬＡＣＢ アドレスコマンド配線
ＴＬＤＴ，ＴＬＤＢ データ配線
ＵＤ１〜ＵＤｎ 遅延回路
Ｖ 電源端子
【技術分野】
【０００１】
本発明は半導体装置及びこれを用いた情報処理システムに関し、特に、互いに位相の異なる多相クロック信号を使用する半導体装置及びこれを用いた情報処理システムに関する。
【背景技術】
【０００２】
半導体装置の多くはクロック信号に同期して動作するタイプの半導体装置であるが、中には、互いに位相の異なる多相クロック信号を用いるものが存在する。多相クロック信号の相間隔は、基準となるクロック信号の周期よりも短いため、このような多相クロック信号をどのような方法で生成するかが問題となる。
【０００３】
相間隔の短い多相クロック信号を生成する回路として、特許文献１には、異なる遅延量を有する複数種類の遅延素子を縦列接続した回路が開示されている。特許文献１に記載された多相クロック生成回路によれば、多相クロック信号の相間隔を遅延素子１段分の最小遅延時間よりも短くすることが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１６５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載された多相クロック生成回路では、多相クロック信号の一つを生成するために多数の遅延素子が必要である。このため、全体としてかなり多くの遅延素子を用いる必要があり、回路規模が非常に大きくなるというデメリットがあった。
【０００６】
半導体装置が処理すべきデータ量は年々大きくなり、その処理速度は高速化する傾向にある。本発明はそのような膨大なデータ量を高速に処理し、且つ必要となる回路規模が小さく抑えられた情報処理システム、及びそのシステムに含まれる半導体装置を提供することを課題とするものである。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、互いに縦列接続され、その初段において入力クロック信号を受けるｎ個（ｎは２以上の整数）の遅延回路と、前記ｎ個の遅延回路により其々出力されるｎ個の出力クロック信号が互いに異なる位相となるように前記ｎ個の遅延回路の其々の遅延量を制御する制御回路と、前記ｎ個の出力クロック信号及び複数のデータ信号を受け、前記複数のデータ信号を其々に対応する前記ｎ個の出力クロック信号に同期して取り込むデータ処理回路とを備えることを特徴とする。
【０００８】
本発明による情報処理システムは、第１及び第２の半導体装置と、前記第１の半導体装置と前記第２の半導体装置を接続するデータ配線とを備え、前記第１及び第２の半導体装置はいずれも上述の半導体装置であり、前記第１の半導体装置の内部でパラレルに伝送される前記複数のデータ信号は、前記第１の半導体装置に設けられた前記データ処理回路によってシリアルに変換されて前記データ配線に出力され、前記データ配線を介して前記第２の半導体装置にシリアルに供給される前記複数のデータ信号は、前記第２の半導体装置に設けられた前記データ処理回路によってパラレルに変換されることを特徴とする。
【０００９】
本発明の他の側面による半導体装置は、縦列接続されたｎ個の遅延回路からなり、入力クロック信号をｋ周期遅延させるディレイラインと、前記ｎ個の遅延回路からそれぞれ出力されるｎ個の出力クロック信号の少なくとも一部に基づいて、互いに位相の異なる多相クロック信号を生成するルーティング回路と、を備え、前記ｎ及びｋはいずれも２以上の整数であり、最大公約数が１であることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、短い相間隔を有する多相クロック信号をしていることから、生成された多相クロック信号をタイミング信号として用いれば、高速なデータ転送が可能となる。特に、ｋを２以上の整数値とし、且つ、ｎとは異なる値に設定すれば、遅延回路の遅延量の最小値よりも短い相間隔を有する多相クロック信号を小さな回路規模で生成することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による情報処理システム２の構成を示すブロック図である。
【図２】マルチプレクサＭＵＸ０の一部分を示す回路図である。
【図３】マルチプレクサＭＵＸ０の動作を説明するためのタイミング図である。
【図４】情報処理システム２のリード動作を説明するためのタイミング図である。
【図５】半導体装置１０の全体構成を示すブロック図である。
【図６】ＤＬＬ回路１００の回路図である。
【図７】遅延回路ＵＤ１の回路図である。
【図８】制御電圧ＶＤＬＹと遅延回路ＵＤ１の遅延量δとの関係を示すグラフである。
【図９】分周回路１２１の一部を示す回路図である。
【図１０】位相判定回路１２２の回路図である。
【図１１】ＤＬＬ回路１００の動作を説明するためのタイミング図である。
【図１２】ルーティング回路１３０の機能を説明するための配線図である。
【図１３】割り当てを変更可能なルーティング回路１３０の機能を説明するための模式図である。
【図１４】図１３に示す領域Ｘの回路図である。
【図１５】整形回路１４０の回路図である。
【図１６】整形回路１４０の動作波形図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による情報処理システム２の構成を示すブロック図である。
【００１４】
図１に示す情報処理システム２は、半導体装置４と半導体装置１０がデータ配線ＴＬＤＴ，ＴＬＤＢ及びアドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢを介して接続された構成を有している。特に限定されるものではないが、半導体装置１０はＤＲＡＭ（Dynamic Random Access Memory）などのメモリデバイスであり、半導体装置４はこれを制御するコントローラである。半導体装置４，１０には、クロックジェネレータ６からグローバルクロック信号ＧＣＫが共通に供給される。グローバルクロック信号ＧＣＫは、本実施形態による情報処理システム２の基準クロックとして用いられる信号である。
【００１５】
図１に示すように、ＤＲＡＭを構成する半導体装置１０には、主回路部ＭＣＲ、インターフェース回路部ＩＦＣ１及びクロック生成部ＣＫＧＥＮ１が含まれている。主回路部ＭＣＲは、メモリセルアレイ、デコーダなどＤＲＡＭに含まれるバックエンド回路である。同様に、コントローラを構成する半導体装置４には、主回路部ＬＣＲ、インターフェース回路部ＩＦＣ２及びクロック生成部ＣＫＧＥＮ２が含まれている。主回路部ＬＣＲは、ロジック回路などコントローラに含まれるバックエンド回路である。
【００１６】
半導体装置１０に含まれるインターフェース回路部ＩＦＣ１と、半導体装置４に含まれるインターフェース回路部ＩＦＣ２は、互いに同様の回路構成を有している。具体的に説明すると、半導体装置１０のインターフェース回路部ＩＦＣ１には、データ用のマルチプレクサＭＵＸ０及びデマルチプレクサＤＭＵＸ０と、アドレスコマンド用のデマルチプレクサＤＭＵＸａｃが設けられており、半導体装置４のインターフェース回路部ＩＦＣ２には、データ用のマルチプレクサＭＵＸ０ｃ及びデマルチプレクサＤＭＵＸ０ｃと、アドレスコマンド用のマルチプレクサＭＵＸａｃが設けられている。本発明においては、マルチプレクサ及びデマルチプレクサを「データ処理回路」と呼ぶことがある。
【００１７】
データ用のマルチプレクサＭＵＸ０は、データバスＤＢＵＳ１を介して主回路部ＭＣＲからパラレルに供給されるｎビットのデータ信号をシリアル変換する回路であり、シリアルに変化されたデータ信号は、一対のデータ配線ＴＬＤＴ，ＴＬＤＢを介して半導体装置４に入力される。半導体装置４に入力されたシリアルなデータ信号は、データ用のデマルチプレクサＤＭＵＸ０ｃによってパラレル変換される。パラレルに変換されたデータ信号は、データバスＤＢＵＳ２を介して主回路部ＬＣＲに供給される。
【００１８】
同様に、データ用のマルチプレクサＭＵＸ０ｃは、データバスＤＢＵＳ２を介して主回路部ＬＣＲからパラレルに供給されるｎビットのデータ信号をシリアル変換する回路であり、シリアルに変化されたデータ信号は、一対のデータ配線ＴＬＤＴ，ＴＬＤＢを介して半導体装置１０に入力される。半導体装置１０に入力されたシリアルなデータ信号は、データ用のデマルチプレクサＤＭＵＸ０によってパラレル変換される。パラレルに変換されたデータ信号は、データバスＤＢＵＳ１を介して主回路部ＭＣＲに供給される。
【００１９】
一方、アドレスコマンド用のマルチプレクサＭＵＸａｃは、アドレスコマンドバスＡＣＢＵＳ２を介して主回路部ＬＣＲからパラレルに供給されるｍビットのアドレスコマンド信号をシリアル変換する回路であり、シリアルに変化されたアドレスコマンド信号は、一対のアドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢを介して半導体装置１０に入力される。半導体装置１０に入力されたシリアルなアドレスコマンド信号は、アドレスコマンド用のデマルチプレクサＤＭＵＸａｃによってパラレル変換される。パラレルに変換されたアドレスコマンド信号は、アドレスコマンドバスＡＣＢＵＳ１を介して主回路部ＭＣＲに供給される。
【００２０】
このように、本実施形態による情報処理システム２においては、半導体装置４と半導体装置１０との間で送受信されるｎビットのデータ信号は、送信側においてシリアル変換され、データ配線ＴＬＤＴ，ＴＬＤＢを介してシリアルに転送される。そして、シリアルに転送されたデータ信号は、受信側においてパラレル変換される。同様に、半導体装置４から半導体装置１０に供給されるｍビットのアドレスコマンド信号は、送信側である半導体装置４においてシリアル変換され、アドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢを介してシリアルに転送される。そして、シリアルに転送されたアドレスコマンド信号は、受信側である半導体装置１０においてパラレル変換される。このようなシリアル転送を行っているのは、複数ビットからなる信号（本例では、ｎビットのデータ信号やｍビットのアドレスコマンド信号）をパラレルに高速転送すると、送信側及び受信側においてビット間の同期を取ることが困難となるからである。
【００２１】
尚、図１に示す例では、データ信号及びアドレスコマンド信号をいずれも一対の信号線を用いてディファレンシャル形式で転送しているが、本発明がこれに限定されるものではない。したがって、１ビット当たり１本の信号線を用いてシングルエンド形式で転送を行っても構わない。但し、高速な信号転送においては、ディファレンシャル形式を採用することが好ましい。
【００２２】
また、図１に示す例では、データ信号及びアドレスコマンド信号をいずれも１ビットずつ転送する回路構成であるが、本発明がこれに限定されるものではない。したがって、例えばデータ配線を複数対使用し、複数ビットずつ転送しても構わない。
【００２３】
インターフェース回路部ＩＦＣ１に含まれるマルチプレクサＭＵＸ０、デマルチプレクサＤＭＵＸ０及びデマルチプレクサＤＭＵＸａｃは、クロック生成部ＣＫＧＥＮ１に含まれるＤＬＬ回路１００，１０１，１０２から出力される多相クロック信号ＤＴＣＫ１，ＤＲＣＫ１，ＡＲＣＫ１によってそれぞれ制御される。これらＤＬＬ回路１００，１０１，１０２は、それぞれディレイ回路２００，２０１，２０２によってタイミング調整されたグローバルクロック信号ＧＣＫを受け、これに基づいて多相クロック信号ＤＴＣＫ１，ＤＲＣＫ１，ＡＲＣＫ１をそれぞれ生成する。本例では、ＤＬＬ回路１００，１０１が生成する多相クロック信号ＤＴＣＫ１，ＤＲＣＫ１はｎ相の多相クロック信号であり、ＤＬＬ回路１０２が生成する多相クロック信号ＡＲＣＫ１はｍ相の多相クロック信号である。ｎ相の多相クロック信号は、互いに位相の異なるｎ個のクロック信号φ１〜φｎからなり、各クロック信号φ１〜φｎの周期がグローバルクロック信号ＧＣＫの周期と等しい。ｍ相の多相クロック信号は、互いに位相の異なるｍ個のクロック信号φ１〜φｍからなり、各クロック信号φ１〜φｍの周期がグローバルクロック信号ＧＣＫの周期と等しい。
【００２４】
同様に、インターフェース回路部ＩＦＣ２に含まれるマルチプレクサＭＵＸ０ｃ、デマルチプレクサＤＭＵＸ０ｃ及びマルチプレクサＭＵＸａｃは、クロック生成部ＣＫＧＥＮ２に含まれるＤＬＬ回路３００，３０１，３０２から出力される多相クロック信号ＤＴＣＫ２，ＤＲＣＫ２，ＡＲＣＫ２によってそれぞれ制御される。これらＤＬＬ回路３００，３０１，３０２は、それぞれディレイ回路４００，４０１，４０２によってタイミング調整されたグローバルクロック信号ＧＣＫを受け、これに基づいて多相クロック信号ＤＴＣＫ２，ＤＲＣＫ２，ＡＲＣＫ２をそれぞれ生成する。本例では、ＤＬＬ回路３００，３０１が生成する多相クロック信号ＤＴＣＫ２，ＤＲＣＫ２はｎ相の多相クロック信号であり、ＤＬＬ回路３０２が生成する多相クロック信号ＡＲＣＫ２はｍ相の多相クロック信号である。
【００２５】
図２は、マルチプレクサＭＵＸ０の一部分を示す回路図である。
【００２６】
図２には、データバスＤＢＵＳ１を介して供給されるパラレルなｎビットのデータ信号をシリアルな非反転信号ＤＴ（トゥルー信号）に変換する回路部分が示されている。その他、マルチプレクサＭＵＸ０には、ｎビットのデータ信号をシリアルな反転信号（バー信号）に変換する回路部分も含まれているが、これについては図示を省略する。
【００２７】
図２に示す回路部分は、ｎ個の入力ノードＮ１〜Ｎｎと１個の出力ノードＮ０を有しており、各入力ノードＮ１〜Ｎｎと出力ノードＮ０との間にそれぞれ対応するｎ個のスイッチＳＷ１〜ＳＷｎが挿入された構成を有している。スイッチＳＷ１〜ＳＷｎは、多相クロック信号ＤＴＣＫ１を構成するｎ相のクロック信号φ１〜φｎによってそれぞれ制御される。入力ノードＮ１〜Ｎｎは、データバスＤＢＵＳ１を構成する複数の配線にそれぞれ接続されるノードである。また、出力ノードＮ０は、データ配線ＴＬＤＴに接続されるノードである。
【００２８】
図３は、マルチプレクサＭＵＸ０の動作を説明するためのタイミング図である。
【００２９】
図３に示すように、多相クロック信号ＤＴＣＫ１を構成するｎ相のクロック信号φ１〜φｎは、互いに位相がずれており、且つ、ハイレベルの期間が互いに重複しない波形を有している。各クロック信号φ１〜φｎの周期はいずれもグローバルクロック信号ＧＣＫの周期と同じである。これにより、図２に示した入力ノードＮ１〜Ｎｎにパラレルに入力されるデータ信号は、ｎ相のクロック信号φ１〜φｎに同期して出力ノードＮ０に順次送出される。その結果、グローバルクロック信号ＧＣＫの１サイクルごとに、パラレルなｎビットのデータ信号がシリアルに変換されることになる。
【００３０】
デマルチプレクサＤＭＵＸ０の回路構成は、入力側と出力側が逆になる他は図２に示した回路と同様である。したがって、１個の入力ノードＮ０とｎ個の出力ノードＮ１〜Ｎｎを有し、入力ノードＮ０と各出力ノードＮ１〜Ｎｎとの間にそれぞれ対応するｎ個のスイッチＳＷ１〜ＳＷｎが挿入される。これにより、入力ノードＮ０にシリアルに入力されるデータ信号は、ｎ相のクロック信号φ１〜φｎに同期して出力ノードＮ１〜Ｎｎに順次送出される。その結果、グローバルクロック信号ＧＣＫの１サイクルごとに、シリアルなｎビットのデータ信号がパラレルに変換されることになる。
【００３１】
図４は、本実施形態による情報処理システム２のリード動作を説明するためのタイミング図である。
【００３２】
リード動作は、コントローラである半導体装置４からＤＲＡＭである半導体装置１０に対してリードコマンドを発行し、これに応答してＤＲＡＭである半導体装置１０からコントローラである半導体装置４に対してリードデータを供給する動作である。図４に示す例では、時刻ｔ１１〜ｔ１３の期間において、アドレスコマンドバスＡＣＢＵＳ２上のパラレルなアドレスコマンド信号がマルチプレクサＭＵＸａｃによってシリアルに変換されている。かかるアドレスコマンド信号は少なくともアクティブコマンド及びロウアドレスを含んでおり、図４においては「Ｒｏｗ」と表記されている。シリアルに変換されたアドレスコマンド信号Ｒｏｗは、アドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢを介して半導体装置４から半導体装置１０に転送される。
【００３３】
半導体装置１０側においては、時刻ｔ１２〜ｔ１４の期間において、アドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢから転送されるシリアルなアドレスコマンド信号ＲｏｗがデマルチプレクサＤＭＵＸａｃによってパラレルに変換される。時刻ｔ１２，ｔ１４は、アドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢを介した転送時間を考慮して、それぞれ時刻ｔ１１，ｔ１３に対して僅かな遅れを有している。かかる遅れは、ディレイ回路２０２，４０２によって調整される。このようにして再生されたパラレルなアドレスコマンド信号Ｒｏｗは、アドレスコマンドバスＡＣＢＵＳ１を介して主回路部ＭＣＲに供給される。主回路部ＭＣＲは、これに応答して図示しないメモリセルアレイに対してロウアクセスを行う。
【００３４】
時刻ｔ１３から所定の時間が経過した後、時刻ｔ２１〜ｔ２３の期間において、アドレスコマンドバスＡＣＢＵＳ２上のパラレルなアドレスコマンド信号がマルチプレクサＭＵＸａｃによってシリアルに変換される。かかるアドレスコマンド信号は少なくともリードコマンド及びカラムアドレスを含んでおり、図４においては「Ｃｏｌｕｍｎ」と表記されている。シリアルに変換されたアドレスコマンド信号Ｃｏｌｕｍｎは、アドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢを介して半導体装置４から半導体装置１０に転送される。
【００３５】
半導体装置１０側においては、時刻ｔ２２〜ｔ２４の期間において、アドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢから転送されるシリアルなアドレスコマンド信号ＣｏｌｕｍｎがデマルチプレクサＤＭＵＸａｃによってパラレルに変換される。時刻ｔ２２，ｔ２４は、それぞれ時刻ｔ２１，ｔ２３に対して僅かな遅れを有しており、かかる遅れはディレイ回路２０２，４０２によって調整される。このようにして再生されたパラレルなアドレスコマンド信号Ｃｏｌｕｍｎは、アドレスコマンドバスＡＣＢＵＳ１を介して主回路部ＭＣＲに供給される。主回路部ＭＣＲは、これに応答して図示しないメモリセルアレイに対してカラムアクセスを行う。
【００３６】
メモリセルアレイに対してロウアクセス及びカラムアクセスをこの順で行うと、当該ロウアドレス及びカラムアドレスによって指定されるメモリセルから読み出されたｎビットのリードデータが主回路部ＭＣＲから出力される。主回路部ＭＣＲから出力されるｎビットのリードデータは、データバスＤＢＵＳ１を介してマルチプレクサＭＵＸ０にパラレルに供給される。図４においては、リードデータを「ＲｅａｄＤａｔａ」と表記している。
【００３７】
時刻ｔ２４から所定の時間が経過した後、時刻ｔ３１〜ｔ３３の期間において、データバスＤＢＵＳ１上のパラレルなリードデータＲｅａｄＤａｔａがマルチプレクサＭＵＸ０によってシリアルに変換される。シリアルに変換されたリードデータＲｅａｄＤａｔａは、データ配線ＴＬＤＴ，ＴＬＤＢを介して半導体装置１０から半導体装置４に転送される。
【００３８】
半導体装置４側においては、時刻ｔ３２〜ｔ３４の期間において、データ配線ＴＬＤＴ，ＴＬＤＢから転送されるシリアルなリードデータＲｅａｄＤａｔａがデマルチプレクサＤＭＵＸｃによってパラレルに変換される。時刻ｔ３２，ｔ３４は、それぞれ時刻ｔ３１，ｔ３３に対して僅かな遅れを有しており、かかる遅れはディレイ回路２００，４０１によって調整される。このようにして再生されたパラレルなリードデータＲｅａｄＤａｔａは、データバスＤＢＵＳ２を介して主回路部ＬＣＲに供給される。これにより、一連のリード動作が完了する。
【００３９】
ライト動作は、データ信号の転送方向が半導体装置４から半導体装置１０に変わる他は、上述したリード動作と基本的に同じである。この場合、半導体装置４がライトデータの送信を開始するタイミング及び終了するタイミングに対して、半導体装置１０がライトデータの受信を開始するタイミング及び終了するタイミングが僅かに遅延される。かかる遅れはディレイ回路２０１，４００によって調整される。
【００４０】
図５は、半導体装置１０の全体構成を示すブロック図である。
【００４１】
半導体装置１０は上述の通り例えばＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００４２】
図５に示すように、半導体装置１０には外部端子としてアドレスコマンド端子ＡＣＴ，ＡＣＢ、クロック端子ＣＫ、データ端子ＤＱ（ＤＱ０Ｔ／Ｂ〜ＤＱｐＴ／Ｂ）及び電源端子Ｖが設けられている。
【００４３】
アドレスコマンド端子ＡＣＴ，ＡＣＢは、それぞれアドレスコマンド配線ＴＬＡＣＴ，ＴＬＡＣＢに接続される端子であり、半導体装置４からアドレスコマンド信号が入力される。アドレスコマンド端子ＡＣＴ，ＡＣＢに入力されたシリアルなアドレスコマンド信号は、デマルチプレクサＤＭＵＸａｃによってパラレルなアドレス信号ＡＤＤとパラレルなコマンド信号ＣＭＤに変換される。図５に示す例では、アドレス信号ＡＤＤはｒ＋１ビットのアドレスビットＡ０〜Ａｒからなる。また、コマンド信号ＣＭＤはロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢなどの信号の組み合わせからなる。
【００４４】
アドレス信号ＡＤＤは、アドレスラッチ回路２１にラッチされる。アドレスラッチ回路２１にラッチされたアドレス信号Ａ０〜Ａｒは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
【００４５】
コマンド信号ＣＭＤは、コマンドデコード回路２２に供給される。コマンドデコード回路２２は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳなどがある。
【００４６】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路２１にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
【００４７】
カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路２１にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
【００４８】
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータは、データバスＤＢＵＳ１−０〜ＤＢＵＳ１−ｐを介して、マルチプレクサＭＵＸ０〜ＭＵＸｐに供給される。マルチプレクサＭＵＸ０〜ＭＵＸｐは、多相クロック信号ＤＴＣＫ１に同期してパラレルなリードデータをシリアル変換し、それぞれ対応するデータ端子対ＤＱ０Ｔ／Ｂ〜ＤＱｐＴ／Ｂに出力する。データ端子対ＤＱ０Ｔ／Ｂ〜ＤＱｐＴ／Ｂは、それぞれ対応するデータ配線（ＴＬＤＴ０，ＴＬＤＢ０，ＴＬＤＴ１，ＴＬＤＢ１・・）に接続されている。
【００４９】
一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子対ＤＱ０Ｔ／Ｂ〜ＤＱｐＴ／Ｂにライトデータをシリアルに入力すれば、多相クロック信号ＤＲＣＫ１に同期してシリアルなライトデータがマルチプレクサＤＭＵＸ０〜ＤＭＵＸｐによりパラレルに変換される。パラレルに変換されたライトデータは、データバスＤＢＵＳ１−０〜ＤＢＵＳ１−ｐを介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。
【００５０】
リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＭＤがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ制御回路２３によってロウアクセスが行われ、所定のワード線ＷＬが選択される。これにより、選択されたワード線ＷＬに接続された複数のメモリセルＭＣがリフレッシュされる。ワード線ＷＬの選択は、リフレッシュ制御回路２３に含まれる図示しないリフレッシュカウンタによって行われる。
【００５１】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレスコマンド端子ＡＣＴ，ＡＣＢからモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００５２】
クロック端子ＣＮは、グローバルクロック信号ＧＣＫが入力される端子である。半導体装置１０に取り込まれたグローバルクロック信号ＧＣＫは、半導体装置１０の内部における基本クロック信号として用いられ、本明細書においては内部グローバルクロック信号ＩＧＣＫと表記する。内部グローバルクロック信号ＩＧＣＫは、コマンドデコード回路２２に供給される他、ディレイ回路２００〜２０２に供給される。ディレイ回路２００〜２０２は、内部グローバルクロック信号ＩＧＣＫのタイミングを微調整するための回路であり、その出力はそれぞれＤＬＬ回路１００〜１０２に供給される。
【００５３】
ＤＬＬ回路１００〜１０２は、タイミング調整された内部グローバルクロック信号ＩＧＣＫに基づいて、それぞれ多相クロック信号ＤＴＣＫ１，ＤＲＣＫ１，ＡＲＣＫ１を生成する回路である。多相クロック信号ＤＴＣＫ１はマルチプレクサＭＵＸ０〜ＭＵＸｐに供給され、パラレルなリードデータをシリアル変換するタイミングを規定する同期信号として用いられる。多相クロック信号ＤＲＣＫ１はデマルチプレクサＤＭＵＸ０〜ＤＭＵＸｐに供給され、シリアルなライトデータをパラレル変換するタイミングを規定する同期信号として用いられる。多相クロック信号ＡＲＣＫ１はデマルチプレクサＤＭＵＸａｃに供給され、シリアルなアドレスコマンド信号をパラレル変換するタイミングを規定する同期信号として用いられる。
【００５４】
電源端子Ｖは、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子Ｖに供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路２４に供給される。内部電源発生回路２４は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＰＥＲＤ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＰＥＲＤは主にＤＬＬ回路１００〜１０２において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。
【００５５】
図６は、ＤＬＬ回路１００の回路図である。
【００５６】
図６に示すように、ＤＬＬ回路１００は、ディレイライン１１０と、ディレイライン１１０の遅延量を制御する制御回路１２０と、ディレイライン１１０から出力される出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎを並べ替えるルーティング回路１３０と、ルーティング回路１３０から出力される多相クロック信号ＣＫ１〜ＣＫｎの波形を整形することにより多相クロック信号ＤＴＣＫ１を生成する整形回路１４０とを備える。
【００５７】
ディレイライン１１０は、縦列接続されたｎ個の遅延回路ＵＤ１〜ＵＤｎからなり、その初段である遅延回路ＵＤ１には、タイミング調整された内部グローバルクロック信号ＩＧＣＫが入力される。本発明においては、遅延回路ＵＤ１に入力される内部グローバルクロック信号ＩＧＣＫを「入力クロック信号」と呼ぶことがある。これらｎ個の遅延回路ＵＤ１〜ＵＤｎは縦列接続されているため、これら遅延回路ＵＤ１〜ＵＤｎから出力される出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎは、この順に位相が遅れる。本例では、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎが全てルーティング回路１３０に入力されているが、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎの一部のみをルーティング回路１３０に入力しても構わない。
【００５８】
最終段の遅延回路ＵＤｎから出力される出力クロック信号Ｎｏｄｅｎの位相は、初段の遅延回路ＵＤ１に入力される内部グローバルクロック信号ＩＧＣＫに対して、正確にｋ周期遅れている。かかる制御は、制御回路１２０によって行われる。図６に示すように、制御回路１２０は、分周回路１２１、位相判定回路１２２及び制御電圧生成回路１２３を備えている。
【００５９】
分周回路１２１は、出力クロック信号Ｎｏｄｅｎ及び内部グローバルクロック信号ＩＧＣＫをｋ分周する回路である。分周回路１２１から出力される分周クロック信号ＧＣＫｓは、内部グローバルクロック信号ＩＧＣＫをｋ分周した信号であり、分周回路１２１から出力される分周クロック信号ＣＫｏｓは、出力クロック信号Ｎｏｄｅｎをｋ分周した信号である。これら分周クロック信号ＧＣＫｓ，ＣＫｏｓは位相判定回路１２２に供給され、両者の位相が判定される。判定の結果、分周クロック信号ＣＫｏｓの位相が分周クロック信号ＧＣＫｓに対して遅れている場合（つまりディレイライン１１０の遅延量が大きすぎる場合）、位相判定回路１２２はアップ信号ＵＰＢをローレベルに活性化させる。このとき、ダウン信号ＤＮＴはローレベルに非活性化される。これにより、制御電圧生成回路１２３に含まれるＰチャンネル型ＭＯＳトランジスタ１２３Ｐがオンするため、キャパシタ１２３Ｃにチャージされる制御電圧ＶＤＬＹが上昇する。後述するように、制御電圧ＶＤＬＹが上昇するとディレイライン１１０の遅延量は少なくなる。
【００６０】
逆に、分周クロック信号ＣＫｏｓの位相が分周クロック信号ＧＣＫｓに対して進んでいる場合（つまりディレイライン１１０の遅延量が小さすぎる場合）、位相判定回路１２２はダウン信号ＤＮＴをハイレベルに活性化させる。このとき、アップ信号ＵＰＢはハイレベルに非活性化される。これにより、制御電圧生成回路１２３に含まれるＮチャンネル型ＭＯＳトランジスタ１２３Ｎがオンするため、キャパシタ１２３Ｃにチャージされる制御電圧ＶＤＬＹが低下する。後述するように、制御電圧ＶＤＬＹが低下するとディレイライン１１０の遅延量は大きくなる。
【００６１】
このようなフィードバック制御により、出力クロック信号Ｎｏｄｅｎの位相が内部グローバルクロック信号ＩＧＣＫに対して正確にｋ周期遅れるよう、ディレイライン１１０の遅延量が調整される。
【００６２】
図７は、遅延回路ＵＤ１の回路図である。他の遅延回路ＵＤ２〜ＵＤｎも図７に示す遅延回路ＵＤ１と同じ回路構成を有している。
【００６３】
図７に示すように、遅延回路ＵＤ１は、直列接続された２段のインバータＩＮＶ１，ＩＮＶ２からなる。インバータＩＮＶ１，ＩＮＶ２の低位側電源ノードＶＮと接地電位ＶＳＳとの間には、調整トランジスタＴＤＬＹが挿入されており、そのゲート電極には制御電圧ＶＤＬＹが供給される。このため、インバータＩＮＶ１，ＩＮＶ２のスイッチング速度は制御電圧ＶＤＬＹに依存する。具体的には、制御電圧ＶＤＬＹが高いほどインバータＩＮＶ１，ＩＮＶ２のスイッチング速度が早くなるため、遅延回路ＵＤ１による遅延量は低下する。逆に、制御電圧ＶＤＬＹが低いほどインバータＩＮＶ１，ＩＮＶ２のスイッチング速度が遅くなるため、遅延回路ＵＤ１による遅延量は増大する。
【００６４】
図８は、制御電圧ＶＤＬＹと遅延回路ＵＤ１の遅延量δとの関係を示すグラフである。
【００６５】
図８に示す遅延量δは、入力クロック信号（内部グローバルクロック信号ＩＧＣＫ）と出力クロック信号（Ｎｏｄｅ１）との時間差である。図８に示すように、制御電圧ＶＤＬＹが高くなれば基本的に遅延量δは小さくなるが、遅延量δを無限に小さくできるわけではなく、最小の遅延量δＭＩＮが存在する。つまり、制御電圧ＶＤＬＹをいくら大きくしても、遅延回路ＵＤ１の遅延量をδＭＩＮ未満とすることはできない。このことは、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎをこの順に並べた場合、相間隔の最小値がδＭＩＮとなることを意味する。したがって、ｋ＝１であるとすると、多相クロック信号ＤＴＣＫ１の相間隔の最小値もδＭＩＮに制限される。しかしながら、本実施形態においてはｋが２以上の整数値であり、且つ、ディレイライン１１０を構成する遅延回路の段数ｎとは異なる値に設定されるため、多相クロック信号ＤＴＣＫ１の相間隔をδＭＩＮ未満とすることが可能とされている。その詳細については後述する。
【００６６】
図９は、分周回路１２１の一部を示す回路図である。
【００６７】
図９に示す回路は、内部グローバルクロック信号ＩＧＣＫから分周クロック信号ＧＣＫｓを生成する回路部分を示しており、一例として、ｋ＝３である場合の回路図である。図９に示す例では、ＪＫ型のフリップフロップ回路ＦＦ１，ＦＦ２が循環接続された構成を有している。フリップフロップ回路ＦＦ１，ＦＦ２のクロックノードには内部グローバルクロック信号ＩＧＣＫが供給されており、これにより、内部グローバルクロック信号ＩＧＣＫの立ち上がりエッジが３回入力される度に、分周クロック信号ＧＣＫｓの立ち上がりエッジが１回生成される。
【００６８】
図１０は、位相判定回路１２２の回路図である。
【００６９】
図１０に示す位相判定回路１２２は、データラッチ型のフリップフロップ回路ＦＦ３，ＦＦ４を備えている。フリップフロップ回路ＦＦ３のクロックノードには分周クロック信号ＧＣＫｓが入力され、フリップフロップ回路ＦＦ４のクロックノードには分周クロック信号ＣＫｏｓが入力される。そして、フリップフロップ回路ＦＦ３，ＦＦ４がそれぞれセット状態及びリセット状態であればアップ信号ＵＰＢがローレベルに活性化し、フリップフロップ回路ＦＦ３，ＦＦ４がそれぞれリセット状態及びセット状態であればダウン信号ＤＮＴがハイレベルに活性化する。これにより、分周クロック信号ＧＣＫｓ，ＣＫｏｓのいずれの立ち上がりエッジが先に到来するかによって、アップ信号ＵＰＢ及びダウン信号ＤＮＴのいずれか一方が活性化する。フリップフロップ回路ＦＦ３，ＦＦ４の両方がセットされると、これらフリップフロップ回路ＦＦ３，ＦＦ４はリセットされる。
【００７０】
以上がＤＬＬ回路１００の回路構成である。他のＤＬＬ回路１０１，１０２についてもＤＬＬ回路１００と同じ回路構成を有している。以下、ｎ＝５，ｋ＝３である場合を例に、ＤＬＬ回路１００の動作を説明する。上述の通り、ｎとはディレイライン１１０を構成する遅延回路ＵＤ１〜ＵＤｎの数であり、ｋとは分周回路１２１の分周数である。追って説明するが、ｎの値とｋの値はいずれも２以上の整数であり、且つ、最大公約数が１であることが好ましい。以下説明するｎ＝５，ｋ＝３の例は、この条件を満たしている。
【００７１】
図１１はＤＬＬ回路１００の動作を説明するためのタイミング図であり、ｎ＝５，ｋ＝３である場合を示している。
【００７２】
図１１に示す例ではｎ＝５であることから、最終段の遅延回路ＵＤ５から出力される出力クロック信号Ｎｏｄｅ５は、初段の遅延回路ＵＤ１に入力される内部グローバルクロック信号ＩＧＣＫに対して正確に３周期分遅延する。そして、３周期分の遅延を発生させるために５段の遅延回路ＵＤ１〜ＵＤ５を経由することから、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５をこの順に並べた場合、相間隔は３ＧＣＫ／５となる。ここでいう「ＧＣＫ」とは内部グローバルクロック信号ＩＧＣＫの１サイクルを意味する。
【００７３】
具体的に説明すると、時刻ｔ４０における内部グローバルクロック信号ＩＧＣＫの立ち上がりエッジは、遅延回路ＵＤ１によって３ＧＣＫ／５だけ遅延され、これにより時刻ｔ４０から３ＧＣＫ／５だけ遅延した時刻ｔ４１において出力クロック信号Ｎｏｄｅ１の立ち上がりエッジが現れる。時刻ｔ４１における出力クロック信号Ｎｏｄｅ１の立ち上がりエッジは、遅延回路ＵＤ２によってさらに３ＧＣＫ／５だけ遅延され、これにより時刻ｔ４０から６ＧＣＫ／５だけ遅延した時刻ｔ４２において出力クロック信号Ｎｏｄｅ２の立ち上がりエッジが現れる。時刻ｔ４２における出力クロック信号Ｎｏｄｅ２の立ち上がりエッジは、遅延回路ＵＤ３によってさらに３ＧＣＫ／５だけ遅延され、これにより時刻ｔ４０から９ＧＣＫ／５だけ遅延した時刻ｔ４３において出力クロック信号Ｎｏｄｅ３の立ち上がりエッジが現れる。時刻ｔ４３における出力クロック信号Ｎｏｄｅ３の立ち上がりエッジは、遅延回路ＵＤ４によってさらに３ＧＣＫ／５だけ遅延され、これにより時刻ｔ４０から１２ＧＣＫ／５だけ遅延した時刻ｔ４４において出力クロック信号Ｎｏｄｅ４の立ち上がりエッジが現れる。そして、時刻ｔ４４における出力クロック信号Ｎｏｄｅ４の立ち上がりエッジは、遅延回路ＵＤ５によってさらに３ＧＣＫ／５だけ遅延され、これにより時刻ｔ４０から３ＧＣＫだけ遅延した時刻ｔ４５において出力クロック信号Ｎｏｄｅ５の立ち上がりエッジが現れる。
【００７４】
ここで、内部グローバルクロック信号ＩＧＣＫの図１１に示す最後の１サイクル（時刻ｔ５１〜時刻４５）に注目すると、この期間内に出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５の立ち上がりエッジが全て出現していることが分かる。具体的には、時刻ｔ５１に出力クロック信号Ｎｏｄｅ５の立ち上がりエッジが出現し、時刻ｔ５１からＧＣＫ／５だけ遅れた時刻ｔ５２に出力クロック信号Ｎｏｄｅ２の立ち上がりエッジが出現し、時刻ｔ５２からさらにＧＣＫ／５だけ遅れた時刻ｔ４４に出力クロック信号Ｎｏｄｅ４の立ち上がりエッジが出現し、時刻ｔ４４からさらにＧＣＫ／５だけ遅れた時刻ｔ５４に出力クロック信号Ｎｏｄｅ１の立ち上がりエッジが出現し、時刻ｔ５４からさらにＧＣＫ／５だけ遅れた時刻ｔ５５に出力クロック信号Ｎｏｄｅ３の立ち上がりエッジが出現している。
【００７５】
したがって、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５を上記の順番で並べ替えれば、相間隔がＧＣＫ／５に縮小されることになる。このことは、最小の遅延量δＭＩＮがｋ×ＧＣＫ／ｎ（３ＧＣＫ／５）であっても、より小さい相間隔（ＧＣＫ／５）が得られることを意味する。出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５の並べ替えは、ルーティング回路１３０によって行われる。
【００７６】
図１２は、ルーティング回路１３０の機能を説明するための配線図である。
【００７７】
図１２に示す配線図では、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５がそれぞれ多相クロック信号ＣＫ４，ＣＫ２，ＣＫ５，ＣＫ３，ＣＫ１に割り当てられる。このようなルーティングは、固定的な配線を用いて実現することが可能である。この場合、ルーティング回路１３０は単なる配線によって構成することができる。但し、ｎの値やｋの値を可変とするためには、ルーティング回路１３０を固定的な配線によって構成するのではなく、割り当てを変更可能とする必要がある。
【００７８】
図１３は、割り当てを変更可能なルーティング回路１３０の機能を説明するための模式図である。
【００７９】
図１３においては、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５の配線が横方向に延在し、多相クロック信号ＣＫ１〜ＣＫ５の配線が縦方向に延在している。そして、黒丸で示された交点は横方向の配線と縦方向の配線が接続されていることを意味し、白丸で示された交点は横方向の配線と縦方向の配線が接続されていないことを意味する。図１３に示す例においても、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５がそれぞれ多相クロック信号ＣＫ４，ＣＫ２，ＣＫ５，ＣＫ３，ＣＫ１に割り当てられており、結果としては図１２に示すルーティング回路１３０と同じである。しかしながら、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５をそれぞれどの多相クロック信号ＣＫ１〜ＣＫ５として使用するか、切り替えることが可能である点において、図１２に示したルーティング回路１３０と相違する。
【００８０】
図１４は、図１３に示す領域Ｘの回路図である。
【００８１】
図１４に示す例では、各交点にトランスファゲートＴＧが設けられている。これにより、横方向の配線と縦方向の配線との接続の有無を切り替え可能とされている。トランスファゲートＴＧの切り替えは、モードレジスタ１４から供給されるモード信号ＭＯＤＥによって行うことができる。このような回路構成とすれば、出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅ５を任意の多相クロック信号ＣＫ１〜ＣＫ５に割り当てることが可能となる。
【００８２】
図１５は整形回路１４０の回路図であり、図１６は整形回路１４０の動作波形図である。
【００８３】
図１６に示すように、多相クロック信号ＣＫ１〜ＣＫ５は内部グローバルクロック信号ＩＧＣＫと同じデューティを有しているため、そのままではハイレベルの期間が重複してしまう。図１５に示す整形回路１４０は、多相クロック信号ＣＫ１〜ＣＫ５のうち、位相の隣接する２つの多相クロック信号が同時にハイレベルとなるのを禁止する。これにより、多相クロック信号φ１〜φ５のそれぞれは、対応する多相クロック信号ＣＫ１〜ＣＫ５の立ち上がりエッジに連動して立ち上がり、次の多相クロック信号の立ち上がりエッジに連動して立ち下がる波形となる。その結果、図１６に示すように、多相クロック信号φ１〜φ５は、互いにハイレベルとなる期間が除去された波形となる。
【００８４】
このようにして生成された多相クロック信号ＤＴＣＫ１は、図５に示したマルチプレクサＭＵＸ０〜ＭＵＸｐに供給され、そのタイミング信号として用いられる。以上、ＤＬＬ回路１００に着目して説明を進めたが、他のＤＬＬ回路１０１，１０２回路構成及び動作もＤＬＬ回路１００と同様である。
【００８５】
本実施形態においては、基本となる内部グローバルクロック信号ＩＧＣＫをｎ個の遅延回路ＵＤ１〜ＵＤｎによってｋサイクル遅延させていることから、１つの遅延回路における最小の遅延量δＭＩＮよりも小さい相間隔を有する多相クロック信号を簡単な回路構成で生成することが可能となる。より具体的には、ｎとｋの最大公約数をＧＣＭ、内部グローバルクロック信号ＩＧＣＫの１サイクルをＧＣＫ、多相クロック信号の相間隔をＵＩとした場合、相間隔ＵＩの長さを、
ＵＩ＝ＧＣＫ×ＧＣＭ／ｎ
とすることができる。これにより、マルチプレクサ及びデマルチプレクサは、内部グローバルクロック信号ＩＧＣＫのＧＣＭ／ｎサイクル毎にデータ信号を順次取り込むことができる。このことは、内部グローバルクロック信号ＩＧＣＫの１サイクルでｎビットのデータ信号を取り込めることを意味する。上述した実施形態では、ＧＣＭ＝１、ｎ＝５であることから、
ＵＩ＝ＧＣＫ／５
となる。これにより、マルチプレクサ及びデマルチプレクサは、内部グローバルクロック信号ＩＧＣＫの１／５サイクル毎にデータ信号を順次取り込むことができることから、内部グローバルクロック信号ＩＧＣＫの１サイクルで５ビットのデータ信号を取り込むことが可能となる。
【００８６】
相間隔ＵＩをより小さくするためにはｎの値を大きくすればよいが、ｎとｋの最大公約数ＧＣＭが２以上であると相間隔ＵＩが大きくなることから、最大公約数ＧＣＭについては１とすることが好ましい。最大公約数ＧＣＭが２以上である場合、遅延回路ＵＤ１〜ＵＤｎから出力されるｎ個の出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎの一部の位相が重複するからである。これに対し、最大公約数ＧＣＭが１であれば、遅延回路ＵＤ１〜ＵＤｎから出力されるｎ個の出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎは互いに異なる位相となる。
【００８７】
最大公約数ＧＣＭが１となるｎとｋの組み合わせについては任意であり、上記の例（ｎ＝５，ｋ＝３）のように両方が奇数であっても構わないし、ｎ＝３４，ｋ＝３のように一方が偶数であっても構わない。
【００８８】
また、図１１を用いて説明したように、遅延回路ＵＤ１〜ＵＤｎの１個あたりの遅延量ｋ×ＧＣＫ／ｎは、遅延量の最小値δＭＩＮ以上である必要がある。つまり、
δＭＩＮ≦ｋ×ＧＣＫ／ｎ
を満足する必要がある。したがって、相間隔ＵＩをより小さくするためにｎの値を大きくする場合には、上記の式を満足するようｋの値を設定する必要がある。
【００８９】
ｎとｋの大小関係については特に限定されないが、ｎ＞ｋであることが好ましい。最大公約数ＧＣＭが１である限り、ｋの値は相間隔ＵＩとは無関係であるが、ｋの値が大きくなるとディレイライン１１０の全体の遅延量も大きくなるため、遅延回路ＵＤ１〜ＵＤｎの１個あたりの遅延量を大きくする必要がある。この場合、遅延回路ＵＤ１〜ＵＤｎによる波形の鈍りが大きくなり、クロックの精度が低下するおそれがある。この点を考慮すれば、
δＭＩＮ≦ｋ×ＧＣＫ／ｎ
を満足する範囲内で、ｋの値はできる限り小さく設定することが好ましい。
【００９０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９１】
例えば、生成した多相クロック信号φ１〜φｎの全てをマルチプレクサ又はデマルチプレクサにて使用することは必須でなく、一部のみを使用しても構わない。例えば、上記実施形態のように多相クロック信号φ１〜φ５が５相のクロック信号である場合であっても、このうち４つの多相クロック信号φ１〜φ４のみをマルチプレクサ又はデマルチプレクサに供給しても構わない。
【００９２】
また、上述した実施形態では、３種類の多相クロック信号（例えばＤＴＣＫ１，ＤＲＣＫ１，ＡＲＣＫ１）をそれぞれ別個のＤＬＬ回路によって生成しているが、１つのＤＬＬ回路の出力をこれら多相クロック信号として共用しても構わない。これによれば、チップ上におけるＤＬＬ回路の占有面積が削減されるため、各多相クロック信号の位相を微調整する必要がない場合には好適である。
【符号の説明】
【００９３】
２ 情報処理システム
４，１０ 半導体装置
６ クロックジェネレータ
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
２１ アドレスラッチ回路
２２ コマンドデコード回路
２３ リフレッシュ制御回路
２４ 内部電源発生回路
１００〜１０２，３００〜３０２ ＤＬＬ回路
２００〜２０２，４００〜４０２ ディレイ回路
１１０ ディレイライン
１２０ 制御回路
１２１ 分周回路
１２２ 位相判定回路
１２３ 制御電圧生成回路
１２３Ｃ キャパシタ
１２３Ｎ，１２３Ｐ トランジスタ
１３０ ルーティング回路
１４０ 整形回路
ＡＣＢＵＳ１，ＡＣＢＵＳ２ アドレスコマンドバス
ＡＣＴ，ＡＣＢ アドレスコマンド端子
ＤＴＣＫ１，ＤＲＣＫ１，ＡＲＣＫ１，ＤＴＣＫ２，ＤＲＣＫ２，ＡＲＣＫ２ 多相クロック信号
ＣＫＧＥＮ１，ＣＫＧＥＮ２ クロック生成部
ＣＮ クロック端子
ＤＢＵＳ１，ＤＢＵＳ２ データバス
ＤＭＵＸ０，ＤＭＵＸ０ｃ，ＤＭＵＸａｃ デマルチプレクサ
ＤＱ データ端子
ＧＣＫ グローバルクロック信号
ＧＣＫｓ，ＣＫｏｓ 分周クロック信号
ＩＦＣ１，ＩＦＣ２ インターフェース回路部
ＩＧＣＫ 内部グローバルクロック信号
ＬＣＲ，ＭＣＲ 主回路部
ＭＵＸ０，ＭＵＸ０ｃ，ＭＵＸａｃ マルチプレクサ
Ｎｏｄｅ１〜Ｎｏｄｅｎ 出力クロック信号
ＴＬＡＣＴ，ＴＬＡＣＢ アドレスコマンド配線
ＴＬＤＴ，ＴＬＤＢ データ配線
ＵＤ１〜ＵＤｎ 遅延回路
Ｖ 電源端子
【特許請求の範囲】
【請求項１】
互いに縦列接続され、その初段において入力クロック信号を受けるｎ個（ｎは２以上の整数）の遅延回路と、
前記ｎ個の遅延回路により其々出力されるｎ個の出力クロック信号が互いに異なる位相となるように前記ｎ個の遅延回路の其々の遅延量を制御する制御回路と、
前記ｎ個の出力クロック信号及び複数のデータ信号を受け、前記複数のデータ信号を其々に対応する前記ｎ個の出力クロック信号に同期して取り込むデータ処理回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記複数の遅延回路による前記入力クロック信号の遅延量は、前記入力クロック信号の周期のｋ倍（ｋは２以上の整数であり、ｎとは異なる）であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎと前記ｋの最大公約数が１であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ｎが前記ｋより大きいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数のデータ信号は、それぞれ対応する複数の入力ノードを介して前記データ処理回路にパラレルに供給され、
前記データ処理回路は、前記ｎ個の出力クロック信号に同期して取り込んだ前記複数のデータ信号を出力ノードにシリアルに出力することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記複数のデータ信号は、入力ノードを介して前記データ処理回路にシリアルに供給され、
前記データ処理回路は、前記ｎ個の出力クロック信号に同期して取り込んだ前記複数のデータ信号をそれぞれ対応する複数の出力ノードにパラレルに出力することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項７】
前記複数のデータ信号はｎビットであり、
前記ｎと前記ｋの最大公約数をＧＣＭとした場合、前記データ処理回路は、前記入力クロック信号のＧＣＭ／ｎ周期のタイミング毎に前記ｎビットのデータ信号を順次取り込むことを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置。
【請求項８】
互いに縦列接続され、その初段において入力クロック信号を受けるｎ個（ｎは２以上の整数）の遅延回路と、前記ｎ個の遅延回路により其々出力されるｎ個の出力クロック信号が互いに異なる位相となるように前記ｎ個の遅延回路の其々の遅延量を制御する制御回路と、前記ｎ個の出力クロック信号及び複数のデータ信号を受け、前記複数のデータ信号を其々に対応する前記ｎ個の出力クロック信号に同期して取り込むデータ処理回路とを備える第１及び第２の半導体装置と、
前記第１の半導体装置と前記第２の半導体装置を接続するデータ配線と、を備え、
前記第１の半導体装置の内部でパラレルに伝送される前記複数のデータ信号は、前記第１の半導体装置に設けられた前記データ処理回路によってシリアルに変換されて前記データ配線に出力され、
前記データ配線を介して前記第２の半導体装置にシリアルに供給される前記複数のデータ信号は、前記第２の半導体装置に設けられた前記データ処理回路によってパラレルに変換されることを特徴とする情報処理システム。
【請求項９】
前記第１及び第２の半導体装置の一方がメモリデバイスであり、前記第１及び第２の半導体装置の他方が前記メモリデバイスを制御するコントローラであることを特徴とする請求項８に記載の情報処理システム。
【請求項１０】
縦列接続されたｎ個の遅延回路からなり、入力クロック信号をｋ周期遅延させるディレイラインと、
前記ｎ個の遅延回路からそれぞれ出力されるｎ個の出力クロック信号の少なくとも一部に基づいて、互いに位相の異なる多相クロック信号を生成するルーティング回路と、を備え、
前記ｎ及びｋはいずれも２以上の整数であり、最大公約数が１であることを特徴とする半導体装置。
【請求項１１】
前記ｎが前記ｋより大きいことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記多相クロック信号の相間隔は、前記遅延回路の最小遅延時間よりも小さいことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記入力クロック信号及び前記ディレイラインから出力される出力クロック信号をｋ分周することによって、それぞれ第１及び第２の分周クロック信号を生成する分周回路と、
前記第１及び第２の分周クロック信号の位相に基づいて、前記ｎ個の遅延回路の遅延量を制御する制御回路と、をさらに備えることを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
【請求項１】
互いに縦列接続され、その初段において入力クロック信号を受けるｎ個（ｎは２以上の整数）の遅延回路と、
前記ｎ個の遅延回路により其々出力されるｎ個の出力クロック信号が互いに異なる位相となるように前記ｎ個の遅延回路の其々の遅延量を制御する制御回路と、
前記ｎ個の出力クロック信号及び複数のデータ信号を受け、前記複数のデータ信号を其々に対応する前記ｎ個の出力クロック信号に同期して取り込むデータ処理回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記複数の遅延回路による前記入力クロック信号の遅延量は、前記入力クロック信号の周期のｋ倍（ｋは２以上の整数であり、ｎとは異なる）であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎと前記ｋの最大公約数が１であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ｎが前記ｋより大きいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数のデータ信号は、それぞれ対応する複数の入力ノードを介して前記データ処理回路にパラレルに供給され、
前記データ処理回路は、前記ｎ個の出力クロック信号に同期して取り込んだ前記複数のデータ信号を出力ノードにシリアルに出力することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記複数のデータ信号は、入力ノードを介して前記データ処理回路にシリアルに供給され、
前記データ処理回路は、前記ｎ個の出力クロック信号に同期して取り込んだ前記複数のデータ信号をそれぞれ対応する複数の出力ノードにパラレルに出力することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項７】
前記複数のデータ信号はｎビットであり、
前記ｎと前記ｋの最大公約数をＧＣＭとした場合、前記データ処理回路は、前記入力クロック信号のＧＣＭ／ｎ周期のタイミング毎に前記ｎビットのデータ信号を順次取り込むことを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置。
【請求項８】
互いに縦列接続され、その初段において入力クロック信号を受けるｎ個（ｎは２以上の整数）の遅延回路と、前記ｎ個の遅延回路により其々出力されるｎ個の出力クロック信号が互いに異なる位相となるように前記ｎ個の遅延回路の其々の遅延量を制御する制御回路と、前記ｎ個の出力クロック信号及び複数のデータ信号を受け、前記複数のデータ信号を其々に対応する前記ｎ個の出力クロック信号に同期して取り込むデータ処理回路とを備える第１及び第２の半導体装置と、
前記第１の半導体装置と前記第２の半導体装置を接続するデータ配線と、を備え、
前記第１の半導体装置の内部でパラレルに伝送される前記複数のデータ信号は、前記第１の半導体装置に設けられた前記データ処理回路によってシリアルに変換されて前記データ配線に出力され、
前記データ配線を介して前記第２の半導体装置にシリアルに供給される前記複数のデータ信号は、前記第２の半導体装置に設けられた前記データ処理回路によってパラレルに変換されることを特徴とする情報処理システム。
【請求項９】
前記第１及び第２の半導体装置の一方がメモリデバイスであり、前記第１及び第２の半導体装置の他方が前記メモリデバイスを制御するコントローラであることを特徴とする請求項８に記載の情報処理システム。
【請求項１０】
縦列接続されたｎ個の遅延回路からなり、入力クロック信号をｋ周期遅延させるディレイラインと、
前記ｎ個の遅延回路からそれぞれ出力されるｎ個の出力クロック信号の少なくとも一部に基づいて、互いに位相の異なる多相クロック信号を生成するルーティング回路と、を備え、
前記ｎ及びｋはいずれも２以上の整数であり、最大公約数が１であることを特徴とする半導体装置。
【請求項１１】
前記ｎが前記ｋより大きいことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記多相クロック信号の相間隔は、前記遅延回路の最小遅延時間よりも小さいことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記入力クロック信号及び前記ディレイラインから出力される出力クロック信号をｋ分周することによって、それぞれ第１及び第２の分周クロック信号を生成する分周回路と、
前記第１及び第２の分周クロック信号の位相に基づいて、前記ｎ個の遅延回路の遅延量を制御する制御回路と、をさらに備えることを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１３−５５５７５（Ｐ２０１３−５５５７５Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９３６２５（Ｐ２０１１−１９３６２５）
【出願日】平成２３年９月６日（２０１１．９．６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月６日（２０１１．９．６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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