半導体装置及びその制御方法
【課題】クロック信号にジッタ成分が重畳している場合であってもＤＬＬ回路を正しくロックさせる。
【解決手段】カウンタ部１０２のカウント値に応じてクロック信号ＬＣＬＫを生成するディレイライン１０１と、クロック信号ＬＣＬＫを反転させるか否かを制御する反転制御部１０３とを備える。カウンタ部１０２のカウント値を第１の初期値にリセットした後、反転制御部１０３はクロック信号ＬＣＬＫを反転させ又は反転させることなく出力する。次に、カウンタ部１０２のカウント値を第２の初期値にリセットする。本発明によれば、ジッタなどの影響によってクロック信号ＬＣＬＫを誤って反転させ、或いは誤って反転させなかった場合であっても、ダウンカウント（またはアップカウント）が多数回連続することがなくなる。これにより、第１及び第２の初期値としてオフセットした値を用いることが可能となる。
【解決手段】カウンタ部１０２のカウント値に応じてクロック信号ＬＣＬＫを生成するディレイライン１０１と、クロック信号ＬＣＬＫを反転させるか否かを制御する反転制御部１０３とを備える。カウンタ部１０２のカウント値を第１の初期値にリセットした後、反転制御部１０３はクロック信号ＬＣＬＫを反転させ又は反転させることなく出力する。次に、カウンタ部１０２のカウント値を第２の初期値にリセットする。本発明によれば、ジッタなどの影響によってクロック信号ＬＣＬＫを誤って反転させ、或いは誤って反転させなかった場合であっても、ダウンカウント（またはアップカウント）が多数回連続することがなくなる。これにより、第１及び第２の初期値としてオフセットした値を用いることが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその制御方法に関し、特に、ＤＬＬ回路を備える半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
同期型のＤＲＡＭ（Dynamic Random Access Memory）のようにクロック信号に同期した動作を行う半導体装置においては、位相制御された内部クロック信号が必要となることがある。位相制御された内部クロック信号は、主にＤＬＬ（Delay Locked Loop）回路によって生成される（特許文献１参照）。ＤＬＬ回路には、内部クロック信号を遅延させるディレイラインが含まれており、その遅延量はカウンタ回路から出力されるカウント値よって定められる。
【０００３】
一般的なＤＬＬ回路においては、制御対象となるレプリカクロック信号の立ち上がりエッジが基準となる入力クロック信号の立ち上がりエッジと一致するよう、カウント値のアップカウント又はダウンカウントが行われる。したがって、レプリカクロック信号の立ち上がりエッジが現れるタイミングにおいて入力クロック信号がローレベルである場合、すなわちレプリカクロック信号の方が位相が進んでいる場合には、ディレイラインの遅延量を増大させる。逆に、レプリカクロック信号の立ち上がりエッジが現れるタイミングにおいて入力クロック信号がハイレベルである場合、すなわちレプリカクロック信号の方が位相が遅れている場合には、ディレイラインの遅延量を減少させればよい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１９２１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した一般的なＤＬＬ回路では、カウンタ回路による遅延量の調整可能範囲が最低でも１クロックサイクルに相当する範囲だけ必要となる。このため、ディレイラインの回路規模が大きくなるという問題があった。そこで、本発明者は、カウンタ回路による遅延量の調整可能範囲を縮小可能なＤＬＬ回路について研究を行った。その結果、レプリカクロック信号の立ち上がりエッジが現れるタイミングにおいて入力クロック信号がハイレベルである場合には、レプリカクロック信号を反転させることにより、いずれのケースにおいてもディレイラインの遅延量を増大させる方向に制御可能なＤＬＬ回路を開発した。これによれば、カウンタ回路による遅延量の調整可能範囲が１／２クロックサイクル分で済むことから、ディレイラインの回路規模を縮小することが可能となる。この場合、カウンタ部のカウント値の初期値は中心値ではなく、最小値近傍にオフセットさせておき、アップカウントによってＤＬＬ回路をロックさせることになる。
【０００６】
しかしながら、上記のＤＬＬ回路においては、入力クロック信号にジッタ成分が重畳している場合、レプリカクロック信号を反転させるか否かの判定を誤ることがあった。かかる判定を誤った場合、カウント値の初期値が中心値からオフセットされた値であることから、ダウンカウントを継続するとすぐに最小値に達してしまい、これ以上の位相制御が不可能になるという現象が生じることがあった。このため、本発明者は、このような現象が生じにくい半導体装置について鋭意研究を行った。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、カウント値を生成するカウンタ部と、前記カウント値に応じて第１のクロック信号を遅延させることにより第２のクロック信号を生成するディレイラインと、前記第２のクロック信号を受け、その位相を反転させたクロック信号又は反転させないクロック信号のいずれか一方のクロック信号を選択して第３のクロック信号として出力する反転制御部と、前記第３のクロック信号に基づいて第４のクロック信号を生成するレプリカ出力部と、前記第１のクロック信号と前記第４のクロック信号の位相を比較することによって位相判定信号を生成する位相比較部と、リセット信号、反転制御信号、コード更新信号及びカウンタ更新信号を活性化させる制御部と、を備え、前記リセット信号に応答して、前記カウンタ部のカウント値は第１の初期値にリセットされ、且つ、前記反転制御部は前記反転させないクロック信号を選択するようにセットされ、前記反転制御部は、前記反転制御信号が活性化した際における前記位相判定信号の論理レベルに基づいて前記いずれか一方のクロック信号を選択し、前記カウンタ部のカウント値は、前記反転制御部が選択した後に前記コード更新信号に応答して前記第１の初期値から第２の初期値に更新され、前記カウンタ部のカウント値は、前記カウンタ更新信号が活性化した際の前記位相判定信号の論理レベルに基づいて前記第２の初期値からアップカウント又はダウンカウントされることを特徴とする。
【０００８】
本発明による半導体装置の制御方法は、ＤＬＬ回路に含まれるカウンタ回路のカウント値を第１の初期値にリセットして第１のクロック信号を前記第１の初期値に対応して遅延させた第２のクロック信号を出力し、前記第１のクロック信号の位相及び前記第２のクロック信号の位相を互いに比較し、前記比較の結果に応じて前記第２のクロック信号の位相を反転する制御及び反転しない制御の一方を行い、前記制御の後に、前記カウント値を前記第１の初期値から第２の初期値に更新し、前記更新の後に、前記第１のクロック信号の位相及び前記第２の初期値に対応する前記第２のクロック信号の位相を互いに比較し、比較結果に応じて前記カウント値を前記第２の初期値からアップカウント又はダウンカウントして前記第２のクロック信号の遅延量を調整することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ジッタなどの影響によって第２のクロック信号を誤って反転させ、或いは誤って反転させなかった場合であっても、カウンタ部のカウント値を第１の初期値から第２の初期値にジャンプさせることによって、ダウンカウント（またはアップカウント）が多数回連続することがなくなる。これにより、第１及び第２の初期値としてオフセットした値を用いることによって遅延量の調整可能範囲を縮小した場合であっても、ＤＬＬ回路を正しくロックさせることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】ＤＬＬ回路１００の構成を示すブロック図である。
【図３】位相比較部１０５の回路図である。
【図４】カウンタ部１０２の回路図である。
【図５】コード部１０６の回路図である。
【図６】反転制御部１０３の回路図である。
【図７】ＤＬＬ回路１００の動作を説明するためのタイミング図である。
【図８】反転制御部１０３によって内部クロック信号の反転信号／ＤｅｌａｙＣＬＫが選択されるケースを説明するためのタイミング図である。
【図９】反転制御部１０３によって内部クロック信号ＤｅｌａｙＣＬＫが選択されるケースを説明するためのタイミング図である。
【図１０】ジッタの影響により反転されていない内部クロック信号ＤｅｌａｙＣＬＫが誤って選択されたケースを説明するためのタイミング図である。
【図１１】ジッタの影響により反転された内部クロック信号／ＤｅｌａｙＣＬＫが誤って選択されたケースを説明するためのタイミング図である。
【図１２】ＤＬＬ回路１００がロックする過程を説明するための模式的なタイミング図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１３】
本実施形態による半導体装置１０はＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００１４】
図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５が設けられている。
【００１５】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
【００１６】
コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、リセット信号／ＲＥＳＥＴなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳ、ＤＬＬリセット信号ＤＬＬＲＳＴなどがある。
【００１７】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
【００１８】
カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
【００１９】
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５及び入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、後述するＤＬＬ回路１００によって生成される。特に、入出力回路１６にはリードデータＤＱを出力する出力回路１６ａが含まれており、リードデータＤＱの出力は内部クロック信号ＬＣＬＫに同期して行われる。
【００２０】
リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＭＤがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ制御回路３５によってロウアクセスが行われ、所定のワード線ＷＬが選択される。これにより、選択されたワード線ＷＬに接続された複数のメモリセルＭＣがリフレッシュされる。ワード線ＷＬの選択は、リフレッシュ制御回路３５に含まれる図示しないリフレッシュカウンタによって行われる。
【００２１】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００２２】
クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、半導体装置１０の内部における基本クロック信号であり、本発明においては「第１のクロック信号」と呼ぶことがある。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２３】
内部クロック信号ＩＣＬＫは、ＤＬＬ回路１００にも供給される。ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫに基づいて内部クロック信号ＬＣＬＫを生成する回路である。内部クロック信号ＬＣＬＫは位相制御されたクロック信号であり、本発明においては「第３のクロック信号」と呼ぶことがある。上述の通り、内部クロック信号ＬＣＬＫはＦＩＦＯ回路１５及び入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。
【００２４】
ＤＬＬ回路１００は、コマンドデコード回路３４から出力されるＤＬＬリセット信号ＤＬＬＲＳＴによってリセットされる。ＤＬＬリセット信号ＤＬＬＲＳＴは、リセット信号／ＲＥＳＥＴや、ＤＬＬリセットコマンド（ＤＬＬＲＳＴ）に応答して活性化される。リセット信号／ＲＥＳＥＴは電源投入時などに活性化される信号であり、ＤＬＬリセットコマンドはＤＬＬ回路１００のリセットが必要な際に発行されるコマンドである。したがって、電源投入直後などにおいては、ＤＬＬリセット信号ＤＬＬＲＳＴによってＤＬＬ回路１００がリセットされることになる。
【００２５】
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＰＥＲＤ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＰＥＲＤは主にＤＬＬ回路１００において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。
【００２６】
図２は、ＤＬＬ回路１００の構成を示すブロック図である。
【００２７】
図２に示すように、ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫを遅延させることによって内部クロック信号ＤｅｌａｙＣＬＫを生成するディレイライン１０１を備えている。ディレイライン１０１は、カウンタ部１０２のカウント値Ｂｉｔ０〜Ｂｉｔ５に応じた遅延を内部クロック信号ＩＣＬＫに与えることによって、内部クロック信号ＤｅｌａｙＣＬＫを生成する回路である。
【００２８】
内部クロック信号ＤｅｌａｙＣＬＫは、反転制御部１０３に供給される。反転制御部１０３は、内部クロック信号ＤｅｌａｙＣＬＫを反転させるか否かを制御する回路であり、後述するように、位相判定信号ＰＤ、反転制御信号ＩＮＶ及びカウンタリセット信号ＣＲに基づき、内部クロック信号ＤｅｌａｙＣＬＫを反転させ又は反転させることなく出力する。本発明においては、内部クロック信号ＤｅｌａｙＣＬＫを「第２のクロック信号」と呼ぶことがある。
【００２９】
反転制御部１０３から出力される内部クロック信号ＬＣＬＫは、図１に示したＦＩＦＯ回路１５及び入出力回路１６に供給されるとともに、レプリカ出力部１０４にも供給される。レプリカ出力部１０４は、内部クロック信号ＬＣＬＫに基づいてレプリカである内部クロック信号ＲＣＬＫを生成する回路であり、入出力回路１６に含まれる出力回路１６ａと同一の特性を有している。上述の通り、出力回路１６ａは内部クロック信号ＬＣＬＫに同期してリードデータＤＱを出力するものであることから、レプリカ出力部１０４から出力される内部クロック信号ＲＣＬＫは、リードデータＤＱと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱが外部クロック信号ＣＫ，／ＣＫに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相比較部１０５によって行われ、その結果をカウンタ部１０２にフィードバックすることによって位相のずれが補正される。
【００３０】
位相比較部１０５は、内部クロック信号ＩＣＬＫと内部クロック信号ＲＣＬＫの位相を比較し、その結果に基づいて位相判定信号ＰＤを生成する回路である。ここで、内部クロック信号ＩＣＬＫは外部クロック信号ＣＫ，／ＣＫとタイミングが一致する信号であり、内部クロック信号ＲＣＬＫはリードデータＤＱとタイミングが一致する信号であることから、位相比較部１０５は、外部クロック信号ＣＫ，／ＣＫとリードデータＤＱの位相を間接的に比較していることになる。比較の結果、内部クロック信号ＲＣＬＫが内部クロック信号ＩＣＬＫに対して遅れていれば、位相判定信号ＰＤを用いてカウンタ部１０２をカウントダウンし、これによりディレイライン１０１の遅延量を減少させる。逆に、内部クロック信号ＲＣＬＫが内部クロック信号ＩＣＬＫに対して進んでいれば、位相判定信号ＰＤを用いてカウンタ部１０２をカウントアップし、これによりディレイライン１０１の遅延量を増加させる。このような動作を周期的に繰り返すことにより、内部クロック信号ＩＣＬＫと内部クロック信号ＲＣＬＫの位相を一致させれば、結果的に、リードデータＤＱと外部クロック信号ＣＫ，／ＣＫの位相が一致することになる。本発明においては、レプリカである内部クロック信号ＲＣＬＫを「第４のクロック信号」（又は「第２のクロック信号」）と呼ぶことがある。
【００３１】
カウンタ部１０２のカウント値Ｂｉｔ０〜Ｂｉｔ５は、カウンタリセット信号ＣＲ及びコード部１０６から出力される初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３によってリセットされる。詳細については後述するが、カウンタリセット信号ＣＲによってリセットされた場合のカウント値と、初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３によってリセットされた場合のカウント値は互いに異なる値である。本発明においては、カウンタリセット信号ＣＲによってリセットされた場合のカウント値を「第１の初期値」と呼び、初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３によってリセットされた場合のカウント値を「第２の初期値」と呼ぶことがある。
【００３２】
コード部１０６は、コード更新信号Ｓ０の活性化に応答して初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３を所定の論理レベルに活性化させる。コード更新信号Ｓ０が活性化された場合に、初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３をどのような論理レベルとするかは、設定信号ＳＥＴ１，ＳＥＴ２によって指定される。したがって、上述した第２の初期値は、設定信号ＳＥＴ１，ＳＥＴ２によって可変である。設定信号ＳＥＴ１，ＳＥＴ２は、図１に示したヒューズ回路３９から出力される信号である。ヒューズ回路３９は、設定信号ＳＥＴ１，ＳＥＴ２を不揮発的に記憶する不揮発性記憶回路であり、製造段階でプログラムされる。但し、本発明において上述した第２の初期値が可変であることは必須でなく、これを固定値とすることも可能である。この場合には、ヒューズ回路３９は不要である。また、第２の初期値を可変とする場合であっても、ヒューズ回路３９を用いることは必須でなく、他の不揮発性記憶回路を用いて設定信号ＳＥＴ１，ＳＥＴ２を記憶しても構わない。
【００３３】
ＤＬＬ回路１００は、さらにＤＬＬタイミング制御部１０７を備えている。ＤＬＬタイミング制御部１０７は、反転制御信号ＩＮＶ、カウンタリセット信号ＣＲ、コード更新信号Ｓ０及びカウンタ更新信号Ｓ１を生成する回路である。これら信号の活性化順序は予め定められており、ＤＬＬリセット信号ＤＬＬＲＳＴが活性化すると、カウンタリセット信号ＣＲ、反転制御信号ＩＮＶ、コード更新信号Ｓ０及びカウンタ更新信号Ｓ１をこの順に活性化させる。カウンタ更新信号Ｓ１は、その後周期的に活性化される。
【００３４】
次に、ＤＬＬ回路１００を構成する各回路ブロックの具体的な回路構成について説明する。
【００３５】
図３は、位相比較部１０５の回路図である。
【００３６】
図３に示すように、位相比較部１０５は、Ｐチャンネル型ＭＯＳトランジスタＰ１及びＮチャンネル型ＭＯＳトランジスタＮ１と、Ｐチャンネル型ＭＯＳトランジスタＰ２及びＮチャンネル型ＭＯＳトランジスタＮ２がクロスカップルされた構成を有している。トランジスタＮ１のソースには、内部クロック信号ＩＣＬＫがハイレベルである期間にオンするＮチャンネル型ＭＯＳトランジスタＮ３が接続され、トランジスタＮ２のソースには、内部クロック信号ＩＣＬＫがローレベルである期間にオンするＮチャンネル型ＭＯＳトランジスタＮ４が接続されている。トランジスタＮ３，Ｎ４のソースには、内部クロック信号ＲＣＬＫがハイレベルである期間にオンするＮチャンネル型ＭＯＳトランジスタＮ５が接続されている。
【００３７】
かかる構成により、内部クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫよりも遅れている場合には、トランジスタＮ５がオンする期間においてトランジスタＮ３がトランジスタＮ４よりも先にオンすることから、位相判定信号ＰＤはハイレベルとなる。これに対し、内部クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫよりも進んでいる場合には、トランジスタＮ５がオンする期間においてトランジスタＮ４がトランジスタＮ３よりも先にオンすることから、位相判定信号ＰＤはローレベルとなる。
【００３８】
これにより、位相比較部１０５は、クロックサイクルごとに内部クロック信号ＲＣＬＫと内部クロック信号ＩＣＬＫの位相を比較し、その結果を位相判定信号ＰＤとして出力することができる。図２に示したように、位相判定信号ＰＤはカウンタ部１０２及び反転制御部１０３に供給される。
【００３９】
図４は、カウンタ部１０２の回路図である。
【００４０】
図４に示すように、カウンタ部１０２は、縦続接続された６つのフリップフロップ回路ＦＦ０〜ＦＦ５を備えている。つまり、本実施形態においてはカウンタ部１０２のカウント値は６ビットで表される。カウント値の最小値は「００００００」であり、十進数で０である。また、カウント値の最大値は「１１１１１１」であり、十進数で６３である。したがって、本実施形態によるカウンタ部１０２は６４段階のカウント値を出力することができる。但し、本発明においてカウンタ部１０２のビット数がこれに限定されるものではない。
【００４１】
各フリップフロップ回路ＦＦ０〜ＦＦ５は、入力ノードＤ、出力ノードＱ、クロックノードＣ、セットノードＳ及びリセットノード／Ｒを有している。その機能は一般的なフリップフロップ回路と同様であり、クロックノードＣに供給される信号の立ち上がりエッジに応答して、入力ノードＤに供給される信号をラッチし、ラッチした信号を出力ノードＱから出力する。また、セットノードＳに供給される信号がハイレベルに活性化した場合には、出力ノードＱから出力される信号を強制的にハイレベルとし、リセットノード／Ｒに供給される信号がローレベルに活性化した場合には、出力ノードＱから出力される信号を強制的にローレベルとする。
【００４２】
図４に示すように、フリップフロップ回路ＦＦ０〜ＦＦ５はこの順に縦続接続されており、前段のフリップフロップ回路ＦＦｉ（ｉ＝０〜４）の出力ノードＱは、後段のフリップフロップ回路ＦＦｉ＋１の入力ノードＤに接続されている。また、初段のフリップフロップ回路ＦＦ０の入力ノードＤには、反転された位相判定信号ＰＤが供給される。そして、フリップフロップ回路ＦＦ０〜ＦＦ５のクロックノードＣには、カウンタ更新信号Ｓ１が供給に供給される。フリップフロップ回路ＦＦ０〜ＦＦ５の出力ノードＱから出力される信号Ｂｉｔ０〜Ｂｉｔ５は、カウンタ部１０２のカウント値としてディレイライン１０１に供給される。ここで、信号Ｂｉｔ０はカウント値の最下位ビット（ＬＳＢ）であり、信号Ｂｉｔ５はカウント値の最上位ビット（ＭＳＢ）である。
【００４３】
かかる構成により、カウンタ更新信号Ｓ１が活性化する度に、位相判定信号ＰＤの論理レベルに基づいてカウント値Ｂｉｔ５〜Ｂｉｔ０がカウントアップ又はカウントダウンされることになる。カウント値Ｂｉｔ５〜Ｂｉｔ０が供給されるディレイライン１０１は、その値に応じた遅延を内部クロック信号ＩＣＬＫに与え、これによって内部クロック信号ＤｅｌａｙＣＬＫを生成する。その遅延量は、カウント値Ｂｉｔ５〜Ｂｉｔ０が小さいほど小さく、カウント値Ｂｉｔ５〜Ｂｉｔ０が大きいほど大きくなる。
【００４４】
また、各フリップフロップ回路ＦＦ０〜ＦＦ５には、カウンタリセット信号ＣＲが供給される。具体的には、フリップフロップ回路ＦＦ０，ＦＦ２においては、カウンタリセット信号ＣＲがセットノードＳに供給される一方、残りのフリップフロップ回路ＦＦ１，ＦＦ３〜ＦＦ５においては、カウンタリセット信号ＣＲの反転信号がリセットノード／Ｒに供給される。これにより、カウンタリセット信号ＣＲがハイレベルに活性化すると、フリップフロップ回路ＦＦ０，ＦＦ２がセットされ、残りのフリップフロップ回路ＦＦ１，ＦＦ３〜ＦＦ５がリセットされることから、カウント値Ｂｉｔ５〜Ｂｉｔ０の値は「０００１０１」となる。この値は十進数で５であり、上述した第１の初期値に相当する。このように、第１の初期値はカウント値の中心値から大きくオフセットしており、最小値の近傍に設計されている。このため、第１の初期値からカウントアップ可能な数は十分に確保される一方、カウントダウン可能な数は僅かである。
【００４５】
さらに、フリップフロップ回路ＦＦ０〜ＦＦ３には、それぞれ初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３が供給される。具体的には、初期化信号ＬＲＳＴ０，ＬＲＳＴ２についてはそれぞれフリップフロップ回路ＦＦ０，ＦＦ２のリセットノード／Ｒに供給され、初期化信号ＬＳＥＴ１，ＬＳＥＴ３についてはそれぞれフリップフロップ回路ＦＦ１，ＦＦ３のセットノードＳに供給される。これら初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３は、上述の通り、コード部１０６から供給される信号であり、その論理レベルは設定信号ＳＥＴ１，ＳＥＴ２によって指定される。
【００４６】
図５は、コード部１０６の回路図である。
【００４７】
図５に示すように、コード部１０６は、コード更新信号Ｓ０によって活性化される一種のデコード回路であり、設定信号ＳＥＴ１，ＳＥＴ２のデコード結果に基づいて初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３を生成する。コード更新信号Ｓ０がローレベルである場合は、初期化信号ＬＲＳＴ０，ＬＲＳＴ２はハイレベル、初期化信号ＬＳＥＴ１，ＬＳＥＴ３はローレベルであることから、カウンタ部１０２に対して何らの影響も与えない。
【００４８】
これに対し、コード更新信号Ｓ０がハイレベルになると、初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３の１つ以上が活性化する。具体的には、設定信号ＳＥＴ１がローレベル、設定信号ＳＥＴ２がハイレベルである場合にコード更新信号Ｓ０が活性化すると、初期化信号ＬＲＳＴ０がローレベルに活性化し、初期化信号ＬＳＥＴ１がハイレベルに活性化する。これにより、カウンタ部１０２のフリップフロップ回路ＦＦ０がリセットされ、フリップフロップ回路ＦＦ１がセットされることから、カウント値は「０００１０１」から「０００１１０」にジャンプする。十進数で表記すると、カウント値が「５」から「６」へ１ピッチ分カウントアップされたことになる。
【００４９】
また、設定信号ＳＥＴ１，ＳＥＴ２がいずれもローレベルである場合にコード更新信号Ｓ０が活性化すると、初期化信号ＬＳＥＴ１がハイレベルに活性化する。これにより、カウンタ部１０２のフリップフロップ回路ＦＦ１がセットされることから、カウント値は「０００１０１」から「０００１１１」にジャンプする。十進数で表記すると、カウント値が「５」から「７」へ２ピッチ分カウントアップされたことになる。
【００５０】
さらに、設定信号ＳＥＴ１がハイレベル、設定信号ＳＥＴ２がローレベルである場合にコード更新信号Ｓ０が活性化すると、初期化信号ＬＲＳＴ０，ＬＲＳＴ２がローレベルに活性化し、初期化信号ＬＳＥＴ３がハイレベルに活性化する。これにより、カウンタ部１０２のフリップフロップ回路ＦＦ０，ＦＦ２がリセットされ、フリップフロップ回路ＦＦ３がセットされることから、カウント値は「０００１０１」から「００１０００」にジャンプする。十進数で表記すると、カウント値が「５」から「８」へ３ピッチ分カウントアップされたことになる。
【００５１】
そして、設定信号ＳＥＴ１，ＳＥＴ２がいずれもハイレベルである場合にコード更新信号Ｓ０が活性化すると、初期化信号ＬＳＥＴ２がローレベルに活性化し、初期化信号ＬＳＥＴ３がハイレベルに活性化する。これにより、カウンタ部１０２のフリップフロップ回路ＦＦ２がリセットされ、フリップフロップ回路ＦＦ３がセットされることから、カウント値は「０００１０１」から「００１００１」にジャンプする。十進数で表記すると、カウント値が「５」から「９」へ４ピッチ分カウントアップされたことになる。
【００５２】
このように、コード更新信号Ｓ０が活性化すると、カウンタ部１０２のカウント値が１ピッチ〜４ピッチ分だけ強制的にカウントアップすることになる。後述するように、コード更新信号Ｓ０に応答して何ピッチ分ジャンプさせるかは、内部クロック信号ＩＣＬＫに含まれるジッタ成分に大きさに合わせて選択すればよい。
【００５３】
図６は、反転制御部１０３の回路図である。
【００５４】
図６に示すように、反転制御部１０３は、内部クロック信号ＤｅｌａｙＣＬＫ及びその反転信号／ＤｅｌａｙＣＬＫを受け、いずれか一方を出力するセレクタ回路１１０を備えている。セレクタ回路１１０による選択は、ＳＲラッチ回路１１１の出力ノードＱから出力される選択信号ＳＥＬに基づいて行われる。セレクタ回路１１０は、選択信号ＳＥＬがローレベルであれば反転されていない内部クロック信号ＤｅｌａｙＣＬＫを選択し、選択信号ＳＥＬがハイレベルであれば反転された内部クロック信号／ＤｅｌａｙＣＬＫを選択する。
【００５５】
ＳＲラッチ回路１１１のセットノードＳには、位相判定信号ＰＤ及び反転制御信号ＩＮＶの論理積が入力され、リセットノードＲには、カウンタリセット信号ＣＲが入力される。かかる構成により、カウンタリセット信号ＣＲが活性化した初期状態においては、反転されていない内部クロック信号ＤｅｌａｙＣＬＫが選択され、その後、反転制御信号ＩＮＶがハイレベルに活性化したタイミングで位相判定信号ＰＤの論理レベルがハイレベルであれば、ＳＲラッチ回路１１１がセットされ、反転された内部クロック信号／ＤｅｌａｙＣＬＫが選択されることになる。
【００５６】
以上がＤＬＬ回路１００の具体的な回路構成である。次に、ＤＬＬ回路１００の動作について説明する。
【００５７】
図７は、ＤＬＬ回路１００の動作を説明するためのタイミング図である。
【００５８】
図７に示すように、外部からＤＬＬリセットコマンドが発行され、これによりＤＬＬリセット信号ＤＬＬＲＳＴが活性化すると、ＤＬＬタイミング制御部１０７は、カウンタリセット信号ＣＲ、反転制御信号ＩＮＶ、コード更新信号Ｓ０及びカウンタ更新信号Ｓ１をこの順に活性化させる。これら信号を活性化させる間隔については任意であるが、カウント値の変化が内部クロック信号ＲＣＬＫに正しく反映される時間を確保する必要がある。一例として、図７に示す期間Ｔ１〜Ｔ３は、いずれもカウンタ更新信号Ｓ１の活性化周期である期間Ｔ４以上であることが望ましい。
【００５９】
まず、カウンタリセット信号ＣＲが活性化すると、カウンタ部１０２のカウント値が第１の初期値である「０００１０１」、つまり十進数で「５」にリセットされる。これにより、ディレイライン１０１の遅延量は、当該カウント値に応じた遅延を内部クロック信号ＩＣＬＫに与え、これを内部クロック信号ＤｅｌａｙＣＬＫとして出力する。
【００６０】
カウンタリセット信号ＣＲの活性化から期間Ｔ１が経過すると、反転制御信号ＩＮＶが活性化する。このタイミングで位相判定信号ＰＤの論理レベルがローレベルであれば、ＳＲラッチ回路１１１はセットされないため、反転されない内部クロック信号ＤｅｌａｙＣＬＫが選択され、これが内部クロック信号ＬＣＬＫとして出力される。一方、このタイミングで位相判定信号ＰＤの論理レベルがハイレベルであれば、ＳＲラッチ回路１１１がセットされるため、反転された内部クロック信号／ＤｅｌａｙＣＬＫが選択され、これが内部クロック信号ＬＣＬＫとして出力される。反転された内部クロック信号／ＤｅｌａｙＣＬＫを用いる意義については後述する。
【００６１】
反転制御信号ＩＮＶの活性化から期間Ｔ２が経過すると、コード更新信号Ｓ０が活性化する。これにより、カウンタ部１０２のカウント値は、第１の初期値から第２の初期値にジャンプする。第２の初期値の具体的な値については既に説明した通りである。図７に示す例では、カウント値が「０００１０１」から「０００１１１」へ２ピッチ分カウントアップされた例が示されている。
【００６２】
コード更新信号Ｓ０の活性化から期間Ｔ３が経過すると、カウンタ更新信号Ｓ１が活性化する。カウンタ更新信号Ｓ１が活性化すると、図４を用いて説明したように、位相判定信号ＰＤの論理レベルに基づいて、カウンタ部１０２のカウント値が１ピッチ分だけカウントアップ又はカウントダウンされる。これは、内部クロック信号ＲＣＬＫの位相を内部クロック信号ＩＣＬＫの位相により近づけるための動作である。図７に示す例では、カウント値が「０００１１１」から「００１０００」へカウントアップされた例が示されている。
【００６３】
その後は、期間Ｔ４ごとにカウンタ更新信号Ｓ１が周期的に活性化し、その都度、カウンタ部１０２のカウント値がカウントアップ又はカウントダウンされる。このような動作を繰り返すことにより、内部クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫの位相とほぼ一致した状態となり、一致した後は、その状態が保たれる。つまり、ＤＬＬ回路１００がロックした状態となる。
【００６４】
図８は、反転制御部１０３によって内部クロック信号の反転信号／ＤｅｌａｙＣＬＫが選択されるケースを説明するためのタイミング図であり、カウンタ部１０２のカウント値が第１の初期値に設定されている場合の位相を示している。
【００６５】
図８において、（ａ）は内部クロック信号ＩＣＬＫの波形を示し、（ｂ）は内部クロック信号ＤｅｌａｙＣＬＫに基づき生成された内部クロック信号ＲＣＬＫの波形を示し、（ｃ）は反転された内部クロック信号／ＤｅｌａｙＣＬＫに基づき生成された内部クロック信号ＲＣＬＫの波形を示し、（ｄ）はジャンプ後の内部クロック信号ＲＣＬＫの波形を示している。
【００６６】
図８に示すように、（ｂ）に示す内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が（ａ）に示す内部クロック信号ＩＣＬＫのハイレベルの期間Ａに現れる場合、反転制御信号ＩＮＶの活性化タイミングにおいて位相判定信号ＰＤがハイレベルとなる。これに基づき、反転された内部クロック信号／ＤｅｌａｙＣＬＫが選択されることから内部クロック信号ＲＣＬＫの波形は（ｃ）の波形に反転する。つまり、内部クロック信号ＲＣＬＫの立ち上がりエッジＲ２が１／２周期分移動することから、内部クロック信号ＩＣＬＫの目標とする立ち上がりエッジＲ０までの位相差が減少する。
【００６７】
ここで、反転された内部クロック信号／ＤｅｌａｙＣＬＫを使用せず、反転されていない内部クロック信号ＤｅｌａｙＣＬＫを内部クロック信号ＬＣＬＫとして使用すると、（ｂ）に示すように、一つ前の立ち上がりエッジＲＸを目標エッジとしてＤＬＬ回路１００が動作してしまう。つまり、反転されていない内部クロック信号ＤｅｌａｙＣＬＫを使用すると、位相判定信号ＰＤがハイレベルであるために、カウンタ部１０２はカウントダウンを進める必要がある。これを許容するためには、カウンタ部１０２の第１の初期値を中心値近傍に設定するとともに、カウント可能な数を本実施形態の約２倍に設計する必要があるが、この場合、カウンタ部１０２及びディレイライン１０１の回路規模が大きくなってしまう。これを避けるため、本実施形態ではカウンタ部１０２の第１の初期値をオフセットさせるとともに、カウント可能な数を少なく設計している。このため、第１の初期値からカウントダウンを何度も繰り返すことはできないが、本実施形態では、図８に示すように、（ｂ）に示す内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が（ａ）に示す内部クロック信号ＩＣＬＫのハイレベルの期間Ａに現れる場合には、反転された内部クロック信号／ＤｅｌａｙＣＬＫを内部クロック信号ＬＣＬＫとして用いていることから、上記の問題が回避される。
【００６８】
さらに、コード更新信号Ｓ０が活性化すると、カウンタ部１０２のカウント値が１ピッチ〜４ピッチ分だけ強制的にカウントアップされることから、図８の（ｄ）に示すように、内部クロック信号ＲＣＬＫの立ち上がりエッジＲ３は、内部クロック信号ＩＣＬＫの目標とする立ち上がりエッジＲ０により近くなる。これにより、その後カウンタ更新信号Ｓ１に同期して何回かのカウントアップ（場合によっては少数のカウントダウン）を行うことにより、ＤＬＬ回路１００をロックさせることが可能となる。
【００６９】
図９は、反転制御部１０３によって内部クロック信号ＤｅｌａｙＣＬＫが選択されるケースを説明するためのタイミング図であり、カウンタ部１０２のカウント値が第１の初期値に設定されている場合の位相を示している。
【００７０】
図９において、（ａ）は内部クロック信号ＩＣＬＫの波形を示し、（ｂ）は内部クロック信号ＤｅｌａｙＣＬＫに基づき生成された内部クロック信号ＲＣＬＫの波形を示し、（ｃ）はジャンプ後の内部クロック信号ＲＣＬＫの波形を示している。
【００７１】
図９に示すように、（ｂ）に示す内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が（ａ）に示す内部クロック信号ＩＣＬＫのローレベルの期間Ｂに現れる場合、反転制御信号ＩＮＶの活性化タイミングにおいて位相判定信号ＰＤがローレベルとなる。これに基づき、反転されない内部クロック信号ＤｅｌａｙＣＬＫが選択される。これにより、内部クロック信号ＩＣＬＫの立ち上がりエッジＲ０を目標とした制御が行われる。
【００７２】
さらに、コード更新信号Ｓ０が活性化すると、カウンタ部１０２のカウント値が１ピッチ〜４ピッチ分だけ強制的にカウントアップされることから、図９に示すように、内部クロック信号ＲＣＬＫの立ち上がりエッジＲ３は、内部クロック信号ＩＣＬＫの目標とする立ち上がりエッジＲ０により近くなる。これにより、その後カウンタ更新信号Ｓ１に同期して何回かのカウントアップ（場合によっては少数のカウントダウン）を行うことにより、ＤＬＬ回路１００をロックさせることが可能となる。
【００７３】
このように、本実施形態では、初期状態における位相がいずれの状態であっても、カウンタ部１０２を主にカウントアップすることによってＤＬＬ回路１００がロックする。このため、カウンタ部１０２のカウント値が第１の初期値から繰り返しカウントダウンされる状態を想定する必要が無くなることから、カウンタ部１０２及びディレイライン１０１の回路規模を小さく設計することが可能となる。
【００７４】
図１０は、ジッタの影響により反転されていない内部クロック信号ＤｅｌａｙＣＬＫが誤って選択されたケースを説明するためのタイミング図であり、図８に対応している。図１０において、（ａ）は内部クロック信号ＩＣＬＫの波形を示し、（ｂ）は内部クロック信号ＤｅｌａｙＣＬＫに基づき生成された内部クロック信号ＲＣＬＫの波形を示し、（ｃ）はジャンプ後の内部クロック信号ＲＣＬＫの波形を示している。
【００７５】
図１０に示すように、（ｂ）に示す内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が（ａ）に示す内部クロック信号ＩＣＬＫのハイレベルの期間Ａに現れる場合、本来であれば、図８を用いて説明したように、反転された内部クロック信号／ＤｅｌａｙＣＬＫが選択される。しかしながら、ジッタの影響により、反転制御信号ＩＮＶが活性化するタイミングにおいて、内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が内部クロック信号ＩＣＬＫのローレベルの期間Ｂに偶然現れた場合、反転されない内部クロック信号ＤｅｌａｙＣＬＫが選択されることになる。このようにジッタの影響によって反転制御部１０３の動作が失敗した場合、内部クロック信号ＩＣＬＫの一つ前の立ち上がりエッジＲＸを目標として位相制御動作が進行しようとする。
【００７６】
しかしながら、本実施形態では、反転制御信号ＩＮＶが活性化した後、コード更新信号Ｓ０が活性化し、これによってカウンタ部１０２のカウント値が１ピッチ〜４ピッチ分だけ強制的にカウントアップされる。このため、図１０に示すように、（ｃ）に示すジャンプ後の内部クロック信号ＲＣＬＫは、その立ち上がりエッジＲ３が内部クロック信号ＩＣＬＫのローレベルの期間Ｂまで移動するため、内部クロック信号ＩＣＬＫの立ち上がりエッジＲ０を目標としてカウンタ部１０２のカウントアップが行われることになる。これにより、内部クロック信号ＩＣＬＫの一つ前の立ち上がりエッジＲＸを目標としてカウントダウンを繰り返すことによるカウンタ部１０２のスタックを防止することができる。
【００７７】
したがって、コード更新信号Ｓ０に応答したカウント値のジャンプ量は、想定されるジッタを考慮して選択すればよい。つまり、内部クロック信号ＩＣＬＫに含まれるジッタ成分に対応するカウント値の差よりも大きいジャンプ量となるよう、設定信号ＳＥＴ１，ＳＥＴ２を選択すればよい。実際には、想定されるジッタが十分に小さい場合にはジャンプ量を１ピッチとしても構わないが、ジッタの影響を確実に排除するためには、２ピッチ以上のジャンプ量に設定することが望ましい。
【００７８】
図１１は、ジッタの影響により反転された内部クロック信号／ＤｅｌａｙＣＬＫが誤って選択されたケースを説明するためのタイミング図であり、図９に対応している。図１１において、（ａ）は内部クロック信号ＩＣＬＫの波形を示し、（ｂ）は内部クロック信号ＤｅｌａｙＣＬＫに基づき生成された内部クロック信号ＲＣＬＫの波形を示し、（ｃ）は反転された内部クロック信号／ＤｅｌａｙＣＬＫに基づき生成された内部クロック信号ＲＣＬＫの波形を示し、（ｄ）はジャンプ後の内部クロック信号ＲＣＬＫの波形を示している。
【００７９】
図１１に示すように、（ｂ）に示す内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が（ａ）に示す内部クロック信号ＩＣＬＫのローレベルの期間Ｂに現れる場合、本来であれば、図９を用いて説明したように、反転されない内部クロック信号ＤｅｌａｙＣＬＫが選択される。しかしながら、ジッタの影響により、反転制御信号ＩＮＶが活性化するタイミングにおいて、内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が内部クロック信号ＩＣＬＫのハイレベルの期間Ａに偶然現れた場合、反転された内部クロック信号／ＤｅｌａｙＣＬＫが選択されることになる。これにより、内部クロック信号ＲＣＬＫの波形は、（ｃ）のように反転する。その後、コード更新信号Ｓ０が活性化し、（ｄ）に示すようにカウンタ部１０２のカウント値が１ピッチ〜４ピッチ分だけ強制的にカウントアップされる。
【００８０】
その結果、ジャンプ後の内部クロック信号ＲＣＬＫは、その立ち上がりエッジＲ３が内部クロック信号ＩＣＬＫのハイレベルの期間Ａに位置することになるが、ジッタの影響による誤判定は、内部クロック信号ＩＣＬＫの立ち下がりエッジＦ０と内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が近接している場合に限られる。このため、ジャンプ後における内部クロック信号ＲＣＬＫの立ち上がりエッジＲ３は、内部クロック信号ＩＣＬＫの目標とする立ち上がりエッジＲ０に対して位相が僅かに遅れているに過ぎない。このため、僅かな数のカウントダウンによってＤＬＬ回路１００をロックすることができ、したがってカウンタ部１０２がスタックすることはない。
【００８１】
図１２は、ＤＬＬ回路１００がロックする過程を説明するための模式的なタイミング図である。
【００８２】
図１２に示す例では、カウンタリセット信号ＣＲの活性化によって、カウンタ部１０２のカウント値が第１の初期値である「０００１０１」にリセットされると、内部クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫの位相よりも進んだ状態となっている。次に、コード更新信号Ｓ０の活性化によって、カウンタ部１０２のカウント値が第１の初期値である「０００１０１」から第２の初期値である「００１０００」に２ピッチジャンプしている。その後、周期的に活性化するカウンタ更新信号Ｓ１に応答してカウント値が「００１００１」、「０００１０１０」にカウントアップされ、次に、「００１００１」にカウントダウンされている。カウント値がこのような変化パターンを示した状態がＤＬＬ回路１００のロック状態であり、内部クロック信号ＲＣＬＫの位相は内部クロック信号ＩＣＬＫの位相にほぼ一致したまま追従する。
【００８３】
以上説明したように、本実施形態によれば、反転制御部１０３を用いて内部クロック信号ＤｅｌａｙＣＬＫ又は反転された内部クロック信号／ＤｅｌａｙＣＬＫを選択していることから、カウンタ部１０２及びディレイライン１０１の回路規模を従来に比べて縮小することができる。しかも、反転制御部１０３による選択を行った後、カウンタ部１０２のカウント値を強制的にカウントアップしていることから、ジッタの影響によって反転制御部１０３が誤った選択を行った場合であっても、カウンタ部１０２がスタックすることが無く、ＤＬＬ回路１００を正しくロックさせることが可能となる。
【００８４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８５】
例えば、上記実施形態では、第１の初期値を最小値近傍の値とし、反転制御部１０３による選択を行った後、カウンタ部１０２のカウント値を強制的にカウントアップしているが、これとは逆に、第１の初期値を最大値近傍の値とし、反転制御部１０３による選択を行った後、カウンタ部１０２のカウント値を強制的にカウントダウンしても構わない。
【符号の説明】
【００８６】
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
１５ ＦＩＦＯ回路
１６ 入出力回路
１６ａ 出力回路
２１ アドレス端子
２２ コマンド端子
２３ クロック端子
２４ データ端子
２５ 電源端子
３１ アドレス入力回路
３２ アドレスラッチ回路
３３ コマンド入力回路
３４ コマンドデコード回路
３５ リフレッシュ制御回路
３６ クロック入力回路
３７ タイミングジェネレータ
３８ 内部電源発生回路
３９ ヒューズ回路
１００ ＤＬＬ回路
１０１ ディレイライン
１０２ カウンタ部
１０３ 反転制御部
１０４ レプリカ出力部
１０５ 位相比較部
１０６ コード部
１０７ タイミング制御部
１１０ セレクタ回路
１１１ ＳＲラッチ回路
ＩＣＬＫ 内部クロック信号（第１のクロック信号）
ＤｅｌａｙＣＬＫ 内部クロック信号（第２のクロック信号）
／ＤｅｌａｙＣＬＫ 内部クロック信号（反転された第２のクロック信号）
ＬＣＬＫ 内部クロック信号（第３のクロック信号）
ＲＣＬＫ 内部クロック信号（第４のクロック信号）
Ｂｉｔ０〜Ｂｉｔ５ カウント値
ＣＲ カウンタリセット信号
ＩＮＶ 反転制御信号
Ｓ０ コード更新信号
Ｓ１ カウンタ更新信号
【技術分野】
【０００１】
本発明は半導体装置及びその制御方法に関し、特に、ＤＬＬ回路を備える半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
同期型のＤＲＡＭ（Dynamic Random Access Memory）のようにクロック信号に同期した動作を行う半導体装置においては、位相制御された内部クロック信号が必要となることがある。位相制御された内部クロック信号は、主にＤＬＬ（Delay Locked Loop）回路によって生成される（特許文献１参照）。ＤＬＬ回路には、内部クロック信号を遅延させるディレイラインが含まれており、その遅延量はカウンタ回路から出力されるカウント値よって定められる。
【０００３】
一般的なＤＬＬ回路においては、制御対象となるレプリカクロック信号の立ち上がりエッジが基準となる入力クロック信号の立ち上がりエッジと一致するよう、カウント値のアップカウント又はダウンカウントが行われる。したがって、レプリカクロック信号の立ち上がりエッジが現れるタイミングにおいて入力クロック信号がローレベルである場合、すなわちレプリカクロック信号の方が位相が進んでいる場合には、ディレイラインの遅延量を増大させる。逆に、レプリカクロック信号の立ち上がりエッジが現れるタイミングにおいて入力クロック信号がハイレベルである場合、すなわちレプリカクロック信号の方が位相が遅れている場合には、ディレイラインの遅延量を減少させればよい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１９２１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した一般的なＤＬＬ回路では、カウンタ回路による遅延量の調整可能範囲が最低でも１クロックサイクルに相当する範囲だけ必要となる。このため、ディレイラインの回路規模が大きくなるという問題があった。そこで、本発明者は、カウンタ回路による遅延量の調整可能範囲を縮小可能なＤＬＬ回路について研究を行った。その結果、レプリカクロック信号の立ち上がりエッジが現れるタイミングにおいて入力クロック信号がハイレベルである場合には、レプリカクロック信号を反転させることにより、いずれのケースにおいてもディレイラインの遅延量を増大させる方向に制御可能なＤＬＬ回路を開発した。これによれば、カウンタ回路による遅延量の調整可能範囲が１／２クロックサイクル分で済むことから、ディレイラインの回路規模を縮小することが可能となる。この場合、カウンタ部のカウント値の初期値は中心値ではなく、最小値近傍にオフセットさせておき、アップカウントによってＤＬＬ回路をロックさせることになる。
【０００６】
しかしながら、上記のＤＬＬ回路においては、入力クロック信号にジッタ成分が重畳している場合、レプリカクロック信号を反転させるか否かの判定を誤ることがあった。かかる判定を誤った場合、カウント値の初期値が中心値からオフセットされた値であることから、ダウンカウントを継続するとすぐに最小値に達してしまい、これ以上の位相制御が不可能になるという現象が生じることがあった。このため、本発明者は、このような現象が生じにくい半導体装置について鋭意研究を行った。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、カウント値を生成するカウンタ部と、前記カウント値に応じて第１のクロック信号を遅延させることにより第２のクロック信号を生成するディレイラインと、前記第２のクロック信号を受け、その位相を反転させたクロック信号又は反転させないクロック信号のいずれか一方のクロック信号を選択して第３のクロック信号として出力する反転制御部と、前記第３のクロック信号に基づいて第４のクロック信号を生成するレプリカ出力部と、前記第１のクロック信号と前記第４のクロック信号の位相を比較することによって位相判定信号を生成する位相比較部と、リセット信号、反転制御信号、コード更新信号及びカウンタ更新信号を活性化させる制御部と、を備え、前記リセット信号に応答して、前記カウンタ部のカウント値は第１の初期値にリセットされ、且つ、前記反転制御部は前記反転させないクロック信号を選択するようにセットされ、前記反転制御部は、前記反転制御信号が活性化した際における前記位相判定信号の論理レベルに基づいて前記いずれか一方のクロック信号を選択し、前記カウンタ部のカウント値は、前記反転制御部が選択した後に前記コード更新信号に応答して前記第１の初期値から第２の初期値に更新され、前記カウンタ部のカウント値は、前記カウンタ更新信号が活性化した際の前記位相判定信号の論理レベルに基づいて前記第２の初期値からアップカウント又はダウンカウントされることを特徴とする。
【０００８】
本発明による半導体装置の制御方法は、ＤＬＬ回路に含まれるカウンタ回路のカウント値を第１の初期値にリセットして第１のクロック信号を前記第１の初期値に対応して遅延させた第２のクロック信号を出力し、前記第１のクロック信号の位相及び前記第２のクロック信号の位相を互いに比較し、前記比較の結果に応じて前記第２のクロック信号の位相を反転する制御及び反転しない制御の一方を行い、前記制御の後に、前記カウント値を前記第１の初期値から第２の初期値に更新し、前記更新の後に、前記第１のクロック信号の位相及び前記第２の初期値に対応する前記第２のクロック信号の位相を互いに比較し、比較結果に応じて前記カウント値を前記第２の初期値からアップカウント又はダウンカウントして前記第２のクロック信号の遅延量を調整することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ジッタなどの影響によって第２のクロック信号を誤って反転させ、或いは誤って反転させなかった場合であっても、カウンタ部のカウント値を第１の初期値から第２の初期値にジャンプさせることによって、ダウンカウント（またはアップカウント）が多数回連続することがなくなる。これにより、第１及び第２の初期値としてオフセットした値を用いることによって遅延量の調整可能範囲を縮小した場合であっても、ＤＬＬ回路を正しくロックさせることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】ＤＬＬ回路１００の構成を示すブロック図である。
【図３】位相比較部１０５の回路図である。
【図４】カウンタ部１０２の回路図である。
【図５】コード部１０６の回路図である。
【図６】反転制御部１０３の回路図である。
【図７】ＤＬＬ回路１００の動作を説明するためのタイミング図である。
【図８】反転制御部１０３によって内部クロック信号の反転信号／ＤｅｌａｙＣＬＫが選択されるケースを説明するためのタイミング図である。
【図９】反転制御部１０３によって内部クロック信号ＤｅｌａｙＣＬＫが選択されるケースを説明するためのタイミング図である。
【図１０】ジッタの影響により反転されていない内部クロック信号ＤｅｌａｙＣＬＫが誤って選択されたケースを説明するためのタイミング図である。
【図１１】ジッタの影響により反転された内部クロック信号／ＤｅｌａｙＣＬＫが誤って選択されたケースを説明するためのタイミング図である。
【図１２】ＤＬＬ回路１００がロックする過程を説明するための模式的なタイミング図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１３】
本実施形態による半導体装置１０はＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００１４】
図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５が設けられている。
【００１５】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
【００１６】
コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、リセット信号／ＲＥＳＥＴなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳ、ＤＬＬリセット信号ＤＬＬＲＳＴなどがある。
【００１７】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
【００１８】
カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
【００１９】
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５及び入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、後述するＤＬＬ回路１００によって生成される。特に、入出力回路１６にはリードデータＤＱを出力する出力回路１６ａが含まれており、リードデータＤＱの出力は内部クロック信号ＬＣＬＫに同期して行われる。
【００２０】
リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＭＤがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ制御回路３５によってロウアクセスが行われ、所定のワード線ＷＬが選択される。これにより、選択されたワード線ＷＬに接続された複数のメモリセルＭＣがリフレッシュされる。ワード線ＷＬの選択は、リフレッシュ制御回路３５に含まれる図示しないリフレッシュカウンタによって行われる。
【００２１】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００２２】
クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、半導体装置１０の内部における基本クロック信号であり、本発明においては「第１のクロック信号」と呼ぶことがある。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２３】
内部クロック信号ＩＣＬＫは、ＤＬＬ回路１００にも供給される。ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫに基づいて内部クロック信号ＬＣＬＫを生成する回路である。内部クロック信号ＬＣＬＫは位相制御されたクロック信号であり、本発明においては「第３のクロック信号」と呼ぶことがある。上述の通り、内部クロック信号ＬＣＬＫはＦＩＦＯ回路１５及び入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。
【００２４】
ＤＬＬ回路１００は、コマンドデコード回路３４から出力されるＤＬＬリセット信号ＤＬＬＲＳＴによってリセットされる。ＤＬＬリセット信号ＤＬＬＲＳＴは、リセット信号／ＲＥＳＥＴや、ＤＬＬリセットコマンド（ＤＬＬＲＳＴ）に応答して活性化される。リセット信号／ＲＥＳＥＴは電源投入時などに活性化される信号であり、ＤＬＬリセットコマンドはＤＬＬ回路１００のリセットが必要な際に発行されるコマンドである。したがって、電源投入直後などにおいては、ＤＬＬリセット信号ＤＬＬＲＳＴによってＤＬＬ回路１００がリセットされることになる。
【００２５】
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＰＥＲＤ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＰＥＲＤは主にＤＬＬ回路１００において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。
【００２６】
図２は、ＤＬＬ回路１００の構成を示すブロック図である。
【００２７】
図２に示すように、ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫを遅延させることによって内部クロック信号ＤｅｌａｙＣＬＫを生成するディレイライン１０１を備えている。ディレイライン１０１は、カウンタ部１０２のカウント値Ｂｉｔ０〜Ｂｉｔ５に応じた遅延を内部クロック信号ＩＣＬＫに与えることによって、内部クロック信号ＤｅｌａｙＣＬＫを生成する回路である。
【００２８】
内部クロック信号ＤｅｌａｙＣＬＫは、反転制御部１０３に供給される。反転制御部１０３は、内部クロック信号ＤｅｌａｙＣＬＫを反転させるか否かを制御する回路であり、後述するように、位相判定信号ＰＤ、反転制御信号ＩＮＶ及びカウンタリセット信号ＣＲに基づき、内部クロック信号ＤｅｌａｙＣＬＫを反転させ又は反転させることなく出力する。本発明においては、内部クロック信号ＤｅｌａｙＣＬＫを「第２のクロック信号」と呼ぶことがある。
【００２９】
反転制御部１０３から出力される内部クロック信号ＬＣＬＫは、図１に示したＦＩＦＯ回路１５及び入出力回路１６に供給されるとともに、レプリカ出力部１０４にも供給される。レプリカ出力部１０４は、内部クロック信号ＬＣＬＫに基づいてレプリカである内部クロック信号ＲＣＬＫを生成する回路であり、入出力回路１６に含まれる出力回路１６ａと同一の特性を有している。上述の通り、出力回路１６ａは内部クロック信号ＬＣＬＫに同期してリードデータＤＱを出力するものであることから、レプリカ出力部１０４から出力される内部クロック信号ＲＣＬＫは、リードデータＤＱと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱが外部クロック信号ＣＫ，／ＣＫに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相比較部１０５によって行われ、その結果をカウンタ部１０２にフィードバックすることによって位相のずれが補正される。
【００３０】
位相比較部１０５は、内部クロック信号ＩＣＬＫと内部クロック信号ＲＣＬＫの位相を比較し、その結果に基づいて位相判定信号ＰＤを生成する回路である。ここで、内部クロック信号ＩＣＬＫは外部クロック信号ＣＫ，／ＣＫとタイミングが一致する信号であり、内部クロック信号ＲＣＬＫはリードデータＤＱとタイミングが一致する信号であることから、位相比較部１０５は、外部クロック信号ＣＫ，／ＣＫとリードデータＤＱの位相を間接的に比較していることになる。比較の結果、内部クロック信号ＲＣＬＫが内部クロック信号ＩＣＬＫに対して遅れていれば、位相判定信号ＰＤを用いてカウンタ部１０２をカウントダウンし、これによりディレイライン１０１の遅延量を減少させる。逆に、内部クロック信号ＲＣＬＫが内部クロック信号ＩＣＬＫに対して進んでいれば、位相判定信号ＰＤを用いてカウンタ部１０２をカウントアップし、これによりディレイライン１０１の遅延量を増加させる。このような動作を周期的に繰り返すことにより、内部クロック信号ＩＣＬＫと内部クロック信号ＲＣＬＫの位相を一致させれば、結果的に、リードデータＤＱと外部クロック信号ＣＫ，／ＣＫの位相が一致することになる。本発明においては、レプリカである内部クロック信号ＲＣＬＫを「第４のクロック信号」（又は「第２のクロック信号」）と呼ぶことがある。
【００３１】
カウンタ部１０２のカウント値Ｂｉｔ０〜Ｂｉｔ５は、カウンタリセット信号ＣＲ及びコード部１０６から出力される初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３によってリセットされる。詳細については後述するが、カウンタリセット信号ＣＲによってリセットされた場合のカウント値と、初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３によってリセットされた場合のカウント値は互いに異なる値である。本発明においては、カウンタリセット信号ＣＲによってリセットされた場合のカウント値を「第１の初期値」と呼び、初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３によってリセットされた場合のカウント値を「第２の初期値」と呼ぶことがある。
【００３２】
コード部１０６は、コード更新信号Ｓ０の活性化に応答して初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３を所定の論理レベルに活性化させる。コード更新信号Ｓ０が活性化された場合に、初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３をどのような論理レベルとするかは、設定信号ＳＥＴ１，ＳＥＴ２によって指定される。したがって、上述した第２の初期値は、設定信号ＳＥＴ１，ＳＥＴ２によって可変である。設定信号ＳＥＴ１，ＳＥＴ２は、図１に示したヒューズ回路３９から出力される信号である。ヒューズ回路３９は、設定信号ＳＥＴ１，ＳＥＴ２を不揮発的に記憶する不揮発性記憶回路であり、製造段階でプログラムされる。但し、本発明において上述した第２の初期値が可変であることは必須でなく、これを固定値とすることも可能である。この場合には、ヒューズ回路３９は不要である。また、第２の初期値を可変とする場合であっても、ヒューズ回路３９を用いることは必須でなく、他の不揮発性記憶回路を用いて設定信号ＳＥＴ１，ＳＥＴ２を記憶しても構わない。
【００３３】
ＤＬＬ回路１００は、さらにＤＬＬタイミング制御部１０７を備えている。ＤＬＬタイミング制御部１０７は、反転制御信号ＩＮＶ、カウンタリセット信号ＣＲ、コード更新信号Ｓ０及びカウンタ更新信号Ｓ１を生成する回路である。これら信号の活性化順序は予め定められており、ＤＬＬリセット信号ＤＬＬＲＳＴが活性化すると、カウンタリセット信号ＣＲ、反転制御信号ＩＮＶ、コード更新信号Ｓ０及びカウンタ更新信号Ｓ１をこの順に活性化させる。カウンタ更新信号Ｓ１は、その後周期的に活性化される。
【００３４】
次に、ＤＬＬ回路１００を構成する各回路ブロックの具体的な回路構成について説明する。
【００３５】
図３は、位相比較部１０５の回路図である。
【００３６】
図３に示すように、位相比較部１０５は、Ｐチャンネル型ＭＯＳトランジスタＰ１及びＮチャンネル型ＭＯＳトランジスタＮ１と、Ｐチャンネル型ＭＯＳトランジスタＰ２及びＮチャンネル型ＭＯＳトランジスタＮ２がクロスカップルされた構成を有している。トランジスタＮ１のソースには、内部クロック信号ＩＣＬＫがハイレベルである期間にオンするＮチャンネル型ＭＯＳトランジスタＮ３が接続され、トランジスタＮ２のソースには、内部クロック信号ＩＣＬＫがローレベルである期間にオンするＮチャンネル型ＭＯＳトランジスタＮ４が接続されている。トランジスタＮ３，Ｎ４のソースには、内部クロック信号ＲＣＬＫがハイレベルである期間にオンするＮチャンネル型ＭＯＳトランジスタＮ５が接続されている。
【００３７】
かかる構成により、内部クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫよりも遅れている場合には、トランジスタＮ５がオンする期間においてトランジスタＮ３がトランジスタＮ４よりも先にオンすることから、位相判定信号ＰＤはハイレベルとなる。これに対し、内部クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫよりも進んでいる場合には、トランジスタＮ５がオンする期間においてトランジスタＮ４がトランジスタＮ３よりも先にオンすることから、位相判定信号ＰＤはローレベルとなる。
【００３８】
これにより、位相比較部１０５は、クロックサイクルごとに内部クロック信号ＲＣＬＫと内部クロック信号ＩＣＬＫの位相を比較し、その結果を位相判定信号ＰＤとして出力することができる。図２に示したように、位相判定信号ＰＤはカウンタ部１０２及び反転制御部１０３に供給される。
【００３９】
図４は、カウンタ部１０２の回路図である。
【００４０】
図４に示すように、カウンタ部１０２は、縦続接続された６つのフリップフロップ回路ＦＦ０〜ＦＦ５を備えている。つまり、本実施形態においてはカウンタ部１０２のカウント値は６ビットで表される。カウント値の最小値は「００００００」であり、十進数で０である。また、カウント値の最大値は「１１１１１１」であり、十進数で６３である。したがって、本実施形態によるカウンタ部１０２は６４段階のカウント値を出力することができる。但し、本発明においてカウンタ部１０２のビット数がこれに限定されるものではない。
【００４１】
各フリップフロップ回路ＦＦ０〜ＦＦ５は、入力ノードＤ、出力ノードＱ、クロックノードＣ、セットノードＳ及びリセットノード／Ｒを有している。その機能は一般的なフリップフロップ回路と同様であり、クロックノードＣに供給される信号の立ち上がりエッジに応答して、入力ノードＤに供給される信号をラッチし、ラッチした信号を出力ノードＱから出力する。また、セットノードＳに供給される信号がハイレベルに活性化した場合には、出力ノードＱから出力される信号を強制的にハイレベルとし、リセットノード／Ｒに供給される信号がローレベルに活性化した場合には、出力ノードＱから出力される信号を強制的にローレベルとする。
【００４２】
図４に示すように、フリップフロップ回路ＦＦ０〜ＦＦ５はこの順に縦続接続されており、前段のフリップフロップ回路ＦＦｉ（ｉ＝０〜４）の出力ノードＱは、後段のフリップフロップ回路ＦＦｉ＋１の入力ノードＤに接続されている。また、初段のフリップフロップ回路ＦＦ０の入力ノードＤには、反転された位相判定信号ＰＤが供給される。そして、フリップフロップ回路ＦＦ０〜ＦＦ５のクロックノードＣには、カウンタ更新信号Ｓ１が供給に供給される。フリップフロップ回路ＦＦ０〜ＦＦ５の出力ノードＱから出力される信号Ｂｉｔ０〜Ｂｉｔ５は、カウンタ部１０２のカウント値としてディレイライン１０１に供給される。ここで、信号Ｂｉｔ０はカウント値の最下位ビット（ＬＳＢ）であり、信号Ｂｉｔ５はカウント値の最上位ビット（ＭＳＢ）である。
【００４３】
かかる構成により、カウンタ更新信号Ｓ１が活性化する度に、位相判定信号ＰＤの論理レベルに基づいてカウント値Ｂｉｔ５〜Ｂｉｔ０がカウントアップ又はカウントダウンされることになる。カウント値Ｂｉｔ５〜Ｂｉｔ０が供給されるディレイライン１０１は、その値に応じた遅延を内部クロック信号ＩＣＬＫに与え、これによって内部クロック信号ＤｅｌａｙＣＬＫを生成する。その遅延量は、カウント値Ｂｉｔ５〜Ｂｉｔ０が小さいほど小さく、カウント値Ｂｉｔ５〜Ｂｉｔ０が大きいほど大きくなる。
【００４４】
また、各フリップフロップ回路ＦＦ０〜ＦＦ５には、カウンタリセット信号ＣＲが供給される。具体的には、フリップフロップ回路ＦＦ０，ＦＦ２においては、カウンタリセット信号ＣＲがセットノードＳに供給される一方、残りのフリップフロップ回路ＦＦ１，ＦＦ３〜ＦＦ５においては、カウンタリセット信号ＣＲの反転信号がリセットノード／Ｒに供給される。これにより、カウンタリセット信号ＣＲがハイレベルに活性化すると、フリップフロップ回路ＦＦ０，ＦＦ２がセットされ、残りのフリップフロップ回路ＦＦ１，ＦＦ３〜ＦＦ５がリセットされることから、カウント値Ｂｉｔ５〜Ｂｉｔ０の値は「０００１０１」となる。この値は十進数で５であり、上述した第１の初期値に相当する。このように、第１の初期値はカウント値の中心値から大きくオフセットしており、最小値の近傍に設計されている。このため、第１の初期値からカウントアップ可能な数は十分に確保される一方、カウントダウン可能な数は僅かである。
【００４５】
さらに、フリップフロップ回路ＦＦ０〜ＦＦ３には、それぞれ初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３が供給される。具体的には、初期化信号ＬＲＳＴ０，ＬＲＳＴ２についてはそれぞれフリップフロップ回路ＦＦ０，ＦＦ２のリセットノード／Ｒに供給され、初期化信号ＬＳＥＴ１，ＬＳＥＴ３についてはそれぞれフリップフロップ回路ＦＦ１，ＦＦ３のセットノードＳに供給される。これら初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３は、上述の通り、コード部１０６から供給される信号であり、その論理レベルは設定信号ＳＥＴ１，ＳＥＴ２によって指定される。
【００４６】
図５は、コード部１０６の回路図である。
【００４７】
図５に示すように、コード部１０６は、コード更新信号Ｓ０によって活性化される一種のデコード回路であり、設定信号ＳＥＴ１，ＳＥＴ２のデコード結果に基づいて初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３を生成する。コード更新信号Ｓ０がローレベルである場合は、初期化信号ＬＲＳＴ０，ＬＲＳＴ２はハイレベル、初期化信号ＬＳＥＴ１，ＬＳＥＴ３はローレベルであることから、カウンタ部１０２に対して何らの影響も与えない。
【００４８】
これに対し、コード更新信号Ｓ０がハイレベルになると、初期化信号ＬＲＳＴ０，ＬＳＥＴ１，ＬＲＳＴ２，ＬＳＥＴ３の１つ以上が活性化する。具体的には、設定信号ＳＥＴ１がローレベル、設定信号ＳＥＴ２がハイレベルである場合にコード更新信号Ｓ０が活性化すると、初期化信号ＬＲＳＴ０がローレベルに活性化し、初期化信号ＬＳＥＴ１がハイレベルに活性化する。これにより、カウンタ部１０２のフリップフロップ回路ＦＦ０がリセットされ、フリップフロップ回路ＦＦ１がセットされることから、カウント値は「０００１０１」から「０００１１０」にジャンプする。十進数で表記すると、カウント値が「５」から「６」へ１ピッチ分カウントアップされたことになる。
【００４９】
また、設定信号ＳＥＴ１，ＳＥＴ２がいずれもローレベルである場合にコード更新信号Ｓ０が活性化すると、初期化信号ＬＳＥＴ１がハイレベルに活性化する。これにより、カウンタ部１０２のフリップフロップ回路ＦＦ１がセットされることから、カウント値は「０００１０１」から「０００１１１」にジャンプする。十進数で表記すると、カウント値が「５」から「７」へ２ピッチ分カウントアップされたことになる。
【００５０】
さらに、設定信号ＳＥＴ１がハイレベル、設定信号ＳＥＴ２がローレベルである場合にコード更新信号Ｓ０が活性化すると、初期化信号ＬＲＳＴ０，ＬＲＳＴ２がローレベルに活性化し、初期化信号ＬＳＥＴ３がハイレベルに活性化する。これにより、カウンタ部１０２のフリップフロップ回路ＦＦ０，ＦＦ２がリセットされ、フリップフロップ回路ＦＦ３がセットされることから、カウント値は「０００１０１」から「００１０００」にジャンプする。十進数で表記すると、カウント値が「５」から「８」へ３ピッチ分カウントアップされたことになる。
【００５１】
そして、設定信号ＳＥＴ１，ＳＥＴ２がいずれもハイレベルである場合にコード更新信号Ｓ０が活性化すると、初期化信号ＬＳＥＴ２がローレベルに活性化し、初期化信号ＬＳＥＴ３がハイレベルに活性化する。これにより、カウンタ部１０２のフリップフロップ回路ＦＦ２がリセットされ、フリップフロップ回路ＦＦ３がセットされることから、カウント値は「０００１０１」から「００１００１」にジャンプする。十進数で表記すると、カウント値が「５」から「９」へ４ピッチ分カウントアップされたことになる。
【００５２】
このように、コード更新信号Ｓ０が活性化すると、カウンタ部１０２のカウント値が１ピッチ〜４ピッチ分だけ強制的にカウントアップすることになる。後述するように、コード更新信号Ｓ０に応答して何ピッチ分ジャンプさせるかは、内部クロック信号ＩＣＬＫに含まれるジッタ成分に大きさに合わせて選択すればよい。
【００５３】
図６は、反転制御部１０３の回路図である。
【００５４】
図６に示すように、反転制御部１０３は、内部クロック信号ＤｅｌａｙＣＬＫ及びその反転信号／ＤｅｌａｙＣＬＫを受け、いずれか一方を出力するセレクタ回路１１０を備えている。セレクタ回路１１０による選択は、ＳＲラッチ回路１１１の出力ノードＱから出力される選択信号ＳＥＬに基づいて行われる。セレクタ回路１１０は、選択信号ＳＥＬがローレベルであれば反転されていない内部クロック信号ＤｅｌａｙＣＬＫを選択し、選択信号ＳＥＬがハイレベルであれば反転された内部クロック信号／ＤｅｌａｙＣＬＫを選択する。
【００５５】
ＳＲラッチ回路１１１のセットノードＳには、位相判定信号ＰＤ及び反転制御信号ＩＮＶの論理積が入力され、リセットノードＲには、カウンタリセット信号ＣＲが入力される。かかる構成により、カウンタリセット信号ＣＲが活性化した初期状態においては、反転されていない内部クロック信号ＤｅｌａｙＣＬＫが選択され、その後、反転制御信号ＩＮＶがハイレベルに活性化したタイミングで位相判定信号ＰＤの論理レベルがハイレベルであれば、ＳＲラッチ回路１１１がセットされ、反転された内部クロック信号／ＤｅｌａｙＣＬＫが選択されることになる。
【００５６】
以上がＤＬＬ回路１００の具体的な回路構成である。次に、ＤＬＬ回路１００の動作について説明する。
【００５７】
図７は、ＤＬＬ回路１００の動作を説明するためのタイミング図である。
【００５８】
図７に示すように、外部からＤＬＬリセットコマンドが発行され、これによりＤＬＬリセット信号ＤＬＬＲＳＴが活性化すると、ＤＬＬタイミング制御部１０７は、カウンタリセット信号ＣＲ、反転制御信号ＩＮＶ、コード更新信号Ｓ０及びカウンタ更新信号Ｓ１をこの順に活性化させる。これら信号を活性化させる間隔については任意であるが、カウント値の変化が内部クロック信号ＲＣＬＫに正しく反映される時間を確保する必要がある。一例として、図７に示す期間Ｔ１〜Ｔ３は、いずれもカウンタ更新信号Ｓ１の活性化周期である期間Ｔ４以上であることが望ましい。
【００５９】
まず、カウンタリセット信号ＣＲが活性化すると、カウンタ部１０２のカウント値が第１の初期値である「０００１０１」、つまり十進数で「５」にリセットされる。これにより、ディレイライン１０１の遅延量は、当該カウント値に応じた遅延を内部クロック信号ＩＣＬＫに与え、これを内部クロック信号ＤｅｌａｙＣＬＫとして出力する。
【００６０】
カウンタリセット信号ＣＲの活性化から期間Ｔ１が経過すると、反転制御信号ＩＮＶが活性化する。このタイミングで位相判定信号ＰＤの論理レベルがローレベルであれば、ＳＲラッチ回路１１１はセットされないため、反転されない内部クロック信号ＤｅｌａｙＣＬＫが選択され、これが内部クロック信号ＬＣＬＫとして出力される。一方、このタイミングで位相判定信号ＰＤの論理レベルがハイレベルであれば、ＳＲラッチ回路１１１がセットされるため、反転された内部クロック信号／ＤｅｌａｙＣＬＫが選択され、これが内部クロック信号ＬＣＬＫとして出力される。反転された内部クロック信号／ＤｅｌａｙＣＬＫを用いる意義については後述する。
【００６１】
反転制御信号ＩＮＶの活性化から期間Ｔ２が経過すると、コード更新信号Ｓ０が活性化する。これにより、カウンタ部１０２のカウント値は、第１の初期値から第２の初期値にジャンプする。第２の初期値の具体的な値については既に説明した通りである。図７に示す例では、カウント値が「０００１０１」から「０００１１１」へ２ピッチ分カウントアップされた例が示されている。
【００６２】
コード更新信号Ｓ０の活性化から期間Ｔ３が経過すると、カウンタ更新信号Ｓ１が活性化する。カウンタ更新信号Ｓ１が活性化すると、図４を用いて説明したように、位相判定信号ＰＤの論理レベルに基づいて、カウンタ部１０２のカウント値が１ピッチ分だけカウントアップ又はカウントダウンされる。これは、内部クロック信号ＲＣＬＫの位相を内部クロック信号ＩＣＬＫの位相により近づけるための動作である。図７に示す例では、カウント値が「０００１１１」から「００１０００」へカウントアップされた例が示されている。
【００６３】
その後は、期間Ｔ４ごとにカウンタ更新信号Ｓ１が周期的に活性化し、その都度、カウンタ部１０２のカウント値がカウントアップ又はカウントダウンされる。このような動作を繰り返すことにより、内部クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫの位相とほぼ一致した状態となり、一致した後は、その状態が保たれる。つまり、ＤＬＬ回路１００がロックした状態となる。
【００６４】
図８は、反転制御部１０３によって内部クロック信号の反転信号／ＤｅｌａｙＣＬＫが選択されるケースを説明するためのタイミング図であり、カウンタ部１０２のカウント値が第１の初期値に設定されている場合の位相を示している。
【００６５】
図８において、（ａ）は内部クロック信号ＩＣＬＫの波形を示し、（ｂ）は内部クロック信号ＤｅｌａｙＣＬＫに基づき生成された内部クロック信号ＲＣＬＫの波形を示し、（ｃ）は反転された内部クロック信号／ＤｅｌａｙＣＬＫに基づき生成された内部クロック信号ＲＣＬＫの波形を示し、（ｄ）はジャンプ後の内部クロック信号ＲＣＬＫの波形を示している。
【００６６】
図８に示すように、（ｂ）に示す内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が（ａ）に示す内部クロック信号ＩＣＬＫのハイレベルの期間Ａに現れる場合、反転制御信号ＩＮＶの活性化タイミングにおいて位相判定信号ＰＤがハイレベルとなる。これに基づき、反転された内部クロック信号／ＤｅｌａｙＣＬＫが選択されることから内部クロック信号ＲＣＬＫの波形は（ｃ）の波形に反転する。つまり、内部クロック信号ＲＣＬＫの立ち上がりエッジＲ２が１／２周期分移動することから、内部クロック信号ＩＣＬＫの目標とする立ち上がりエッジＲ０までの位相差が減少する。
【００６７】
ここで、反転された内部クロック信号／ＤｅｌａｙＣＬＫを使用せず、反転されていない内部クロック信号ＤｅｌａｙＣＬＫを内部クロック信号ＬＣＬＫとして使用すると、（ｂ）に示すように、一つ前の立ち上がりエッジＲＸを目標エッジとしてＤＬＬ回路１００が動作してしまう。つまり、反転されていない内部クロック信号ＤｅｌａｙＣＬＫを使用すると、位相判定信号ＰＤがハイレベルであるために、カウンタ部１０２はカウントダウンを進める必要がある。これを許容するためには、カウンタ部１０２の第１の初期値を中心値近傍に設定するとともに、カウント可能な数を本実施形態の約２倍に設計する必要があるが、この場合、カウンタ部１０２及びディレイライン１０１の回路規模が大きくなってしまう。これを避けるため、本実施形態ではカウンタ部１０２の第１の初期値をオフセットさせるとともに、カウント可能な数を少なく設計している。このため、第１の初期値からカウントダウンを何度も繰り返すことはできないが、本実施形態では、図８に示すように、（ｂ）に示す内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が（ａ）に示す内部クロック信号ＩＣＬＫのハイレベルの期間Ａに現れる場合には、反転された内部クロック信号／ＤｅｌａｙＣＬＫを内部クロック信号ＬＣＬＫとして用いていることから、上記の問題が回避される。
【００６８】
さらに、コード更新信号Ｓ０が活性化すると、カウンタ部１０２のカウント値が１ピッチ〜４ピッチ分だけ強制的にカウントアップされることから、図８の（ｄ）に示すように、内部クロック信号ＲＣＬＫの立ち上がりエッジＲ３は、内部クロック信号ＩＣＬＫの目標とする立ち上がりエッジＲ０により近くなる。これにより、その後カウンタ更新信号Ｓ１に同期して何回かのカウントアップ（場合によっては少数のカウントダウン）を行うことにより、ＤＬＬ回路１００をロックさせることが可能となる。
【００６９】
図９は、反転制御部１０３によって内部クロック信号ＤｅｌａｙＣＬＫが選択されるケースを説明するためのタイミング図であり、カウンタ部１０２のカウント値が第１の初期値に設定されている場合の位相を示している。
【００７０】
図９において、（ａ）は内部クロック信号ＩＣＬＫの波形を示し、（ｂ）は内部クロック信号ＤｅｌａｙＣＬＫに基づき生成された内部クロック信号ＲＣＬＫの波形を示し、（ｃ）はジャンプ後の内部クロック信号ＲＣＬＫの波形を示している。
【００７１】
図９に示すように、（ｂ）に示す内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が（ａ）に示す内部クロック信号ＩＣＬＫのローレベルの期間Ｂに現れる場合、反転制御信号ＩＮＶの活性化タイミングにおいて位相判定信号ＰＤがローレベルとなる。これに基づき、反転されない内部クロック信号ＤｅｌａｙＣＬＫが選択される。これにより、内部クロック信号ＩＣＬＫの立ち上がりエッジＲ０を目標とした制御が行われる。
【００７２】
さらに、コード更新信号Ｓ０が活性化すると、カウンタ部１０２のカウント値が１ピッチ〜４ピッチ分だけ強制的にカウントアップされることから、図９に示すように、内部クロック信号ＲＣＬＫの立ち上がりエッジＲ３は、内部クロック信号ＩＣＬＫの目標とする立ち上がりエッジＲ０により近くなる。これにより、その後カウンタ更新信号Ｓ１に同期して何回かのカウントアップ（場合によっては少数のカウントダウン）を行うことにより、ＤＬＬ回路１００をロックさせることが可能となる。
【００７３】
このように、本実施形態では、初期状態における位相がいずれの状態であっても、カウンタ部１０２を主にカウントアップすることによってＤＬＬ回路１００がロックする。このため、カウンタ部１０２のカウント値が第１の初期値から繰り返しカウントダウンされる状態を想定する必要が無くなることから、カウンタ部１０２及びディレイライン１０１の回路規模を小さく設計することが可能となる。
【００７４】
図１０は、ジッタの影響により反転されていない内部クロック信号ＤｅｌａｙＣＬＫが誤って選択されたケースを説明するためのタイミング図であり、図８に対応している。図１０において、（ａ）は内部クロック信号ＩＣＬＫの波形を示し、（ｂ）は内部クロック信号ＤｅｌａｙＣＬＫに基づき生成された内部クロック信号ＲＣＬＫの波形を示し、（ｃ）はジャンプ後の内部クロック信号ＲＣＬＫの波形を示している。
【００７５】
図１０に示すように、（ｂ）に示す内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が（ａ）に示す内部クロック信号ＩＣＬＫのハイレベルの期間Ａに現れる場合、本来であれば、図８を用いて説明したように、反転された内部クロック信号／ＤｅｌａｙＣＬＫが選択される。しかしながら、ジッタの影響により、反転制御信号ＩＮＶが活性化するタイミングにおいて、内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が内部クロック信号ＩＣＬＫのローレベルの期間Ｂに偶然現れた場合、反転されない内部クロック信号ＤｅｌａｙＣＬＫが選択されることになる。このようにジッタの影響によって反転制御部１０３の動作が失敗した場合、内部クロック信号ＩＣＬＫの一つ前の立ち上がりエッジＲＸを目標として位相制御動作が進行しようとする。
【００７６】
しかしながら、本実施形態では、反転制御信号ＩＮＶが活性化した後、コード更新信号Ｓ０が活性化し、これによってカウンタ部１０２のカウント値が１ピッチ〜４ピッチ分だけ強制的にカウントアップされる。このため、図１０に示すように、（ｃ）に示すジャンプ後の内部クロック信号ＲＣＬＫは、その立ち上がりエッジＲ３が内部クロック信号ＩＣＬＫのローレベルの期間Ｂまで移動するため、内部クロック信号ＩＣＬＫの立ち上がりエッジＲ０を目標としてカウンタ部１０２のカウントアップが行われることになる。これにより、内部クロック信号ＩＣＬＫの一つ前の立ち上がりエッジＲＸを目標としてカウントダウンを繰り返すことによるカウンタ部１０２のスタックを防止することができる。
【００７７】
したがって、コード更新信号Ｓ０に応答したカウント値のジャンプ量は、想定されるジッタを考慮して選択すればよい。つまり、内部クロック信号ＩＣＬＫに含まれるジッタ成分に対応するカウント値の差よりも大きいジャンプ量となるよう、設定信号ＳＥＴ１，ＳＥＴ２を選択すればよい。実際には、想定されるジッタが十分に小さい場合にはジャンプ量を１ピッチとしても構わないが、ジッタの影響を確実に排除するためには、２ピッチ以上のジャンプ量に設定することが望ましい。
【００７８】
図１１は、ジッタの影響により反転された内部クロック信号／ＤｅｌａｙＣＬＫが誤って選択されたケースを説明するためのタイミング図であり、図９に対応している。図１１において、（ａ）は内部クロック信号ＩＣＬＫの波形を示し、（ｂ）は内部クロック信号ＤｅｌａｙＣＬＫに基づき生成された内部クロック信号ＲＣＬＫの波形を示し、（ｃ）は反転された内部クロック信号／ＤｅｌａｙＣＬＫに基づき生成された内部クロック信号ＲＣＬＫの波形を示し、（ｄ）はジャンプ後の内部クロック信号ＲＣＬＫの波形を示している。
【００７９】
図１１に示すように、（ｂ）に示す内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が（ａ）に示す内部クロック信号ＩＣＬＫのローレベルの期間Ｂに現れる場合、本来であれば、図９を用いて説明したように、反転されない内部クロック信号ＤｅｌａｙＣＬＫが選択される。しかしながら、ジッタの影響により、反転制御信号ＩＮＶが活性化するタイミングにおいて、内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が内部クロック信号ＩＣＬＫのハイレベルの期間Ａに偶然現れた場合、反転された内部クロック信号／ＤｅｌａｙＣＬＫが選択されることになる。これにより、内部クロック信号ＲＣＬＫの波形は、（ｃ）のように反転する。その後、コード更新信号Ｓ０が活性化し、（ｄ）に示すようにカウンタ部１０２のカウント値が１ピッチ〜４ピッチ分だけ強制的にカウントアップされる。
【００８０】
その結果、ジャンプ後の内部クロック信号ＲＣＬＫは、その立ち上がりエッジＲ３が内部クロック信号ＩＣＬＫのハイレベルの期間Ａに位置することになるが、ジッタの影響による誤判定は、内部クロック信号ＩＣＬＫの立ち下がりエッジＦ０と内部クロック信号ＲＣＬＫの立ち上がりエッジＲ１が近接している場合に限られる。このため、ジャンプ後における内部クロック信号ＲＣＬＫの立ち上がりエッジＲ３は、内部クロック信号ＩＣＬＫの目標とする立ち上がりエッジＲ０に対して位相が僅かに遅れているに過ぎない。このため、僅かな数のカウントダウンによってＤＬＬ回路１００をロックすることができ、したがってカウンタ部１０２がスタックすることはない。
【００８１】
図１２は、ＤＬＬ回路１００がロックする過程を説明するための模式的なタイミング図である。
【００８２】
図１２に示す例では、カウンタリセット信号ＣＲの活性化によって、カウンタ部１０２のカウント値が第１の初期値である「０００１０１」にリセットされると、内部クロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫの位相よりも進んだ状態となっている。次に、コード更新信号Ｓ０の活性化によって、カウンタ部１０２のカウント値が第１の初期値である「０００１０１」から第２の初期値である「００１０００」に２ピッチジャンプしている。その後、周期的に活性化するカウンタ更新信号Ｓ１に応答してカウント値が「００１００１」、「０００１０１０」にカウントアップされ、次に、「００１００１」にカウントダウンされている。カウント値がこのような変化パターンを示した状態がＤＬＬ回路１００のロック状態であり、内部クロック信号ＲＣＬＫの位相は内部クロック信号ＩＣＬＫの位相にほぼ一致したまま追従する。
【００８３】
以上説明したように、本実施形態によれば、反転制御部１０３を用いて内部クロック信号ＤｅｌａｙＣＬＫ又は反転された内部クロック信号／ＤｅｌａｙＣＬＫを選択していることから、カウンタ部１０２及びディレイライン１０１の回路規模を従来に比べて縮小することができる。しかも、反転制御部１０３による選択を行った後、カウンタ部１０２のカウント値を強制的にカウントアップしていることから、ジッタの影響によって反転制御部１０３が誤った選択を行った場合であっても、カウンタ部１０２がスタックすることが無く、ＤＬＬ回路１００を正しくロックさせることが可能となる。
【００８４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８５】
例えば、上記実施形態では、第１の初期値を最小値近傍の値とし、反転制御部１０３による選択を行った後、カウンタ部１０２のカウント値を強制的にカウントアップしているが、これとは逆に、第１の初期値を最大値近傍の値とし、反転制御部１０３による選択を行った後、カウンタ部１０２のカウント値を強制的にカウントダウンしても構わない。
【符号の説明】
【００８６】
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
１５ ＦＩＦＯ回路
１６ 入出力回路
１６ａ 出力回路
２１ アドレス端子
２２ コマンド端子
２３ クロック端子
２４ データ端子
２５ 電源端子
３１ アドレス入力回路
３２ アドレスラッチ回路
３３ コマンド入力回路
３４ コマンドデコード回路
３５ リフレッシュ制御回路
３６ クロック入力回路
３７ タイミングジェネレータ
３８ 内部電源発生回路
３９ ヒューズ回路
１００ ＤＬＬ回路
１０１ ディレイライン
１０２ カウンタ部
１０３ 反転制御部
１０４ レプリカ出力部
１０５ 位相比較部
１０６ コード部
１０７ タイミング制御部
１１０ セレクタ回路
１１１ ＳＲラッチ回路
ＩＣＬＫ 内部クロック信号（第１のクロック信号）
ＤｅｌａｙＣＬＫ 内部クロック信号（第２のクロック信号）
／ＤｅｌａｙＣＬＫ 内部クロック信号（反転された第２のクロック信号）
ＬＣＬＫ 内部クロック信号（第３のクロック信号）
ＲＣＬＫ 内部クロック信号（第４のクロック信号）
Ｂｉｔ０〜Ｂｉｔ５ カウント値
ＣＲ カウンタリセット信号
ＩＮＶ 反転制御信号
Ｓ０ コード更新信号
Ｓ１ カウンタ更新信号
【特許請求の範囲】
【請求項１】
カウント値を生成するカウンタ部と、
前記カウント値に応じて第１のクロック信号を遅延させることにより第２のクロック信号を生成するディレイラインと、
前記第２のクロック信号を受け、その位相を反転させたクロック信号又は反転させないクロック信号のいずれか一方のクロック信号を選択して第３のクロック信号として出力する反転制御部と、
前記第３のクロック信号に基づいて第４のクロック信号を生成するレプリカ出力部と、
前記第１のクロック信号と前記第４のクロック信号の位相を比較することによって位相判定信号を生成する位相比較部と、
リセット信号、反転制御信号、コード更新信号及びカウンタ更新信号を活性化させる制御部と、を備え、
前記リセット信号に応答して、前記カウンタ部のカウント値は第１の初期値にリセットされ、且つ、前記反転制御部は前記反転させないクロック信号を選択するようにセットされ、
前記反転制御部は、前記反転制御信号が活性化した際における前記位相判定信号の論理レベルに基づいて前記いずれか一方のクロック信号を選択し、
前記カウンタ部のカウント値は、前記反転制御部が選択した後に前記コード更新信号に応答して前記第１の初期値から第２の初期値に更新され、
前記カウンタ部のカウント値は、前記カウンタ更新信号が活性化した際の前記位相判定信号の論理レベルに基づいて前記第２の初期値からアップカウント又はダウンカウントされる、ことを特徴とする半導体装置。
【請求項２】
前記第１の初期値に対応する位相と前記第２の初期値に対応する位相との間の位相差は、前記カウンタ更新信号の活性化に応答した前記カウンタ部のカウントピッチに対応する位相よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の初期値に対応する位相と前記第２の初期値に対応する位相との間の位相差は、前記第１のクロック信号に含まれるジッタ量よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の初期値は、前記カウント値の中心値からオフセットしていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２の初期値は前記カウント値の中心値からオフセットしており、前記第２のカウント値のオフセット量は前記第１のカウント値のオフセット量よりも小さいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の初期値は設定信号によって可変であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記設定信号を不揮発的に記憶する不揮発性記憶回路をさらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
ＤＬＬ回路に含まれるカウンタ回路のカウント値を第１の初期値にリセットして第１のクロック信号を前記第１の初期値に対応して遅延させた第２のクロック信号を出力し、
前記第１のクロック信号の位相及び前記第２のクロック信号の位相を互いに比較し、
前記比較の結果に応じて前記第２のクロック信号の位相を反転する制御及び反転しない制御の一方を行い、
前記制御の後に、前記カウント値を前記第１の初期値から第２の初期値に更新し、
前記更新の後に、前記第１のクロック信号の位相及び前記第２の初期値に対応する前記第２のクロック信号の位相を互いに比較し、比較結果に応じて前記カウント値を前記第２の初期値からアップカウント又はダウンカウントして前記第２のクロック信号の遅延量を調整する半導体装置の制御方法。
【請求項１】
カウント値を生成するカウンタ部と、
前記カウント値に応じて第１のクロック信号を遅延させることにより第２のクロック信号を生成するディレイラインと、
前記第２のクロック信号を受け、その位相を反転させたクロック信号又は反転させないクロック信号のいずれか一方のクロック信号を選択して第３のクロック信号として出力する反転制御部と、
前記第３のクロック信号に基づいて第４のクロック信号を生成するレプリカ出力部と、
前記第１のクロック信号と前記第４のクロック信号の位相を比較することによって位相判定信号を生成する位相比較部と、
リセット信号、反転制御信号、コード更新信号及びカウンタ更新信号を活性化させる制御部と、を備え、
前記リセット信号に応答して、前記カウンタ部のカウント値は第１の初期値にリセットされ、且つ、前記反転制御部は前記反転させないクロック信号を選択するようにセットされ、
前記反転制御部は、前記反転制御信号が活性化した際における前記位相判定信号の論理レベルに基づいて前記いずれか一方のクロック信号を選択し、
前記カウンタ部のカウント値は、前記反転制御部が選択した後に前記コード更新信号に応答して前記第１の初期値から第２の初期値に更新され、
前記カウンタ部のカウント値は、前記カウンタ更新信号が活性化した際の前記位相判定信号の論理レベルに基づいて前記第２の初期値からアップカウント又はダウンカウントされる、ことを特徴とする半導体装置。
【請求項２】
前記第１の初期値に対応する位相と前記第２の初期値に対応する位相との間の位相差は、前記カウンタ更新信号の活性化に応答した前記カウンタ部のカウントピッチに対応する位相よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の初期値に対応する位相と前記第２の初期値に対応する位相との間の位相差は、前記第１のクロック信号に含まれるジッタ量よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の初期値は、前記カウント値の中心値からオフセットしていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２の初期値は前記カウント値の中心値からオフセットしており、前記第２のカウント値のオフセット量は前記第１のカウント値のオフセット量よりも小さいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の初期値は設定信号によって可変であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記設定信号を不揮発的に記憶する不揮発性記憶回路をさらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
ＤＬＬ回路に含まれるカウンタ回路のカウント値を第１の初期値にリセットして第１のクロック信号を前記第１の初期値に対応して遅延させた第２のクロック信号を出力し、
前記第１のクロック信号の位相及び前記第２のクロック信号の位相を互いに比較し、
前記比較の結果に応じて前記第２のクロック信号の位相を反転する制御及び反転しない制御の一方を行い、
前記制御の後に、前記カウント値を前記第１の初期値から第２の初期値に更新し、
前記更新の後に、前記第１のクロック信号の位相及び前記第２の初期値に対応する前記第２のクロック信号の位相を互いに比較し、比較結果に応じて前記カウント値を前記第２の初期値からアップカウント又はダウンカウントして前記第２のクロック信号の遅延量を調整する半導体装置の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−２１３９６（Ｐ２０１３−２１３９６Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５０８５９（Ｐ２０１１−１５０８５９）
【出願日】平成２３年７月７日（２０１１．７．７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月７日（２０１１．７．７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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