半導体装置及びその製造方法
【課題】 機械的強度が強く、かつ、放熱性に優れた半導体装置を提供する。
【解決手段】 シリコン基板１０上に形成される配線層のうち、第１層から第３層を、コンタクト部１１及びビア１４ａ，１４ｂにタングステン、配線１３ａ〜１３ｃに銅をそれぞれ用いてシングルダマシン工程によって形成し、第４層から第６層を、ビア１５ａ〜１５ｃ及び配線１３ｄ〜１３ｆに銅を用いてデュアルダマシン工程によって形成し、かつ、第４層から第６層におけるビア１５ａ〜１５ｃの径を第１層から第３層におけるコンタクト部１１及びビア１４ａ，１４ｂの径の１２．９倍以上とする。
【解決手段】 シリコン基板１０上に形成される配線層のうち、第１層から第３層を、コンタクト部１１及びビア１４ａ，１４ｂにタングステン、配線１３ａ〜１３ｃに銅をそれぞれ用いてシングルダマシン工程によって形成し、第４層から第６層を、ビア１５ａ〜１５ｃ及び配線１３ｄ〜１３ｆに銅を用いてデュアルダマシン工程によって形成し、かつ、第４層から第６層におけるビア１５ａ〜１５ｃの径を第１層から第３層におけるコンタクト部１１及びビア１４ａ，１４ｂの径の１２．９倍以上とする。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びその製造方法に関し、特に、ダマシン構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来より、半導体装置の製造方法に用いられるダマシン技術においては、層間絶縁膜の平坦化や配線の形成が容易であり、また、反応性イオンエッチング（ＲＩＥ）法によるエッチングが困難であるとされている銅（Ｃｕ）等の導電材料からなる配線の形成に適用することができることから注目されている。
【０００３】ダマシン構造には、ビアホールや配線の溝に成膜により埋め込みを行い、研磨により余分な堆積部分を除去することにより、ホールの埋め込み配線を行うシングルダマシン構造と、ビアホールと配線になるべき部分に予め溝を形成しておき、成膜により埋め込みを行い、その後、研磨により余分な堆積部分を除去することにより、ホールの埋め込みと配線を同時に形成するデュアルダマシン構造とがある。
【０００４】図９は、シングルダマシン技術を用いた半導体装置の製造方法を説明するための図である。
【０００５】まず、素子（不図示）が形成されたシリコン基板１０１上に酸化膜層１０２を形成する（図９（ａ））。
【０００６】次に、酸化膜層１０２においてコンタクト部が形成される部分にエッチングにより溝１０３を形成する（図９（ｂ））。
【０００７】次に、溝１０３が形成された酸化膜層１０２上全面にバリア層１０４を成膜する（図９（ｃ））。
【０００８】次に、バリア層１０４上にタングステンからなる導電層１０５を成膜し、それにより、溝１０３にタングステンを埋め込む（図９（ｄ））。
【０００９】次に、ＣＭＰ（Chemical Mechanical Polishing）による研磨を行い、溝１０３以外の部分における導電層１０５及びバリア層１０３を削除し、それにより、コンタクト部１０６を形成する（図９（ｅ））。
【００１０】次に、コンタクト部１０６が形成された酸化膜１０２上に酸化膜１０７を形成する（図９（ｆ））。
【００１１】次に、酸化膜層１０７におけるコンタクト部１０６上にエッチングにより溝１０８を形成する（図９（ｇ））。
【００１２】次に、溝１０８が形成された酸化膜層１０７上全面にバリア層１０９を成膜する（図９（ｈ））。
【００１３】次に、バリア層１０９上にＣｕからなる導電層１１０を成膜し、それにより、溝１０８にＣｕを埋め込む（図９（ｉ））。
【００１４】次に、ＣＭＰによる研磨を行い、溝１０８以外の部分における導電層１１０及びバリア層１０９を削除し、それにより、配線１１１を形成する（図９（ｊ））。
【００１５】上述した一連の工程により、シングルダマシン構造を有する半導体装置が製造されるが、複数層からなる半導体装置をシングルダマシン技術により製造する場合は、上述した一連の工程を繰り返し行い、それにより、シングルダマシン構造を有する複数層からなる半導体装置が製造される。
【００１６】図１０は、デュアルダマシン技術を用いた半導体装置の製造方法を説明するための図である。
【００１７】まず、図９に示したシングルダマシン技術によってコンタクト部１０６及び配線１１１を形成する（図１０（ａ））。
【００１８】次に、配線１１１が形成された酸化膜１０７上に酸化膜１１２を形成する（図１０（ｂ））。
【００１９】次に、酸化膜層１１２においてビア及び配線が形成される部分にエッチングにより溝１１３を形成する（図１０（ｃ））。
【００２０】次に、溝１１３が形成された酸化膜層１１２上全面にバリア層１１４を成膜する（図１０（ｄ））。
【００２１】次に、バリア層１１４上にＣｕからなる導電層１１５を成膜し、それにより、溝１１３にＣｕを埋め込む（図１０（ｅ））。
【００２２】次に、ＣＭＰによる研磨を行い、溝１１３以外の部分における導電層１１５及びバリア層１１４を削除し、それにより、ビア１１６及び配線１１７を形成する（図１０（ｆ））。
【００２３】上述した一連の工程により、デュアルダマシン構造を有する半導体装置が製造されるが、複数層からなる半導体装置をデュアルダマシン技術により製造する場合は、上述した一連の工程のうち、図１０（ｂ）から図１０（ｆ）に示す工程を繰り返し行い、それにより、デュアルダマシン構造を有する複数層からなる半導体装置が製造される。
【００２４】
【発明が解決しようとする課題】複数層からなる半導体装置においては、配線や放熱のためにビアが各層にわたって直線状に形成される箇所がある。
【００２５】図１１は、シングルダマシン技術のみにより製造された複数層からなる半導体装置の一例を示す断面図である。
【００２６】本例は図１１に示すように、シリコン基板１０１上に、タングステンからなるコンタクト部１２１ａ及びビア１２１ｂ〜１２１ｅとＣｕからなる配線１２２ａ〜１２２ｅとが直線状になるように積層されて形成されている。
【００２７】ここで、タングステンにおいてはその放熱性が低い。
【００２８】そのため、図１１に示したような配線構造においては、発熱破壊や熱暴走が生じやすくラッチしやすい配線構造であり、ＥＳＤ（Electrostatic Discharge）耐性が低いという問題点がある。
【００２９】図１２は、デュアルダマシン技術のみにより製造された複数層からなる半導体装置の一例を示す断面図である。
【００３０】本例は図１２に示すように、シリコン基板１０１上に、タングステンからなるコンタクト部１２１ａとＣｕからなるビア１３１ａ〜１３１ｄ及び配線１２２ａ〜１２２ｅとが直線状になるように積層されて形成されている。
【００３１】ここで、銅においては、引っ張り強度が弱く、その機械的強度が弱い。
【００３２】そのため、図１２に示したようにビア１３１ａ〜１３１ｄが直線状に形成された半導体装置においては、ボンディングを行う際にビア１３１ａ〜１３１ｄが形成された部分がボンディングの圧力によって破壊されてしまう虞れがある。
【００３３】本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、機械的強度が強く、かつ、放熱性に優れた半導体装置及びその製造方法を提供することを目的とする。
【００３４】
【課題を解決するための手段】上記目的を達成するために本発明は、複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる信号線や前記複数の素子に電源を供給するための銅からなる電源線及び接地線を具備する複数の配線層とを有し、前記複数の配線層間における信号線、電源線及び接地線の接続が、前記信号線、電源線及び接地線下に形成されたビアによってなされる半導体装置において、前記信号線及び該信号線下に形成されたビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記電源線及び接地線、並びに該電源線及び接地線下に形成されたビアは、デュアルダマシン工程によって形成され、かつ、当該ビアの面積が前記信号線下に形成されたビアの面積よりも予め決められた割合だけ大きくなるように形成されていることを特徴とする。
【００３５】また、前記電源線及び接地線下に形成されたビアの面積は、前記信号線下に形成されたビアの面積の１２．９倍以上であることを特徴とする。
【００３６】また、複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる信号線や前記複数の素子に電源を供給するための銅からなる電源線及び接地線を具備する複数の配線層とを有し、前記複数の配線層間における信号線、電源線及び接地線の接続が、前記信号線、電源線及び接地線下に形成された内径が互いに等しいビアによってなされる半導体装置において、前記信号線及び該信号線下に形成されたビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記電源線及び接地線、並びに該電源線及び接地線下に形成されたビアは、デュアルダマシン工程によって形成され、かつ、前記電源線及び接地線下に形成され、該電源線及び接地線を他の配線層に接続するための１つの箇所におけるビアの数が、前記信号線下に形成され、該信号線を他の配線層に接続するための１つの箇所におけるビアの数よりも予め決められた割合だけ多くなるように形成されていることを特徴とする。
【００３７】また、前記電源線及び接地線下に形成され、該電源線及び接地線を他の配線層に接続するための１つの箇所におけるビアの数は、前記信号線下に形成され、該信号線を他の配線層に接続するための１つの箇所におけるビアの数の１３倍以上であることを特徴とする。
【００３８】また、複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる６層以上の複数の配線層とを有し、前記複数の配線層が当該配線層に形成されたビアによって互いに接続されてなる半導体装置において、前記配線層のうち第１層から第３層までの配線層における配線及びビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記配線層のうち前記第３層よりも上層の配線層における配線及びビアは、デュアルダマシン工程によって形成され、かつ、当該配線層におけるビアの面積が前記第１層から第３層までの配線層におけるビアの面積よりも予め決められた割合だけ大きくなるように形成されていることを特徴とする。
【００３９】また、前記第３層よりも上層の配線層におけるビアの面積は、前記第１層から第３層までの配線層におけるビアの面積の１２．９倍以上であることを特徴とする。
【００４０】また、複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる６層以上の複数の配線層とを有し、前記複数の配線層が当該配線層に形成された内径が互いに等しいビアによって互いに接続されてなる半導体装置において、前記配線層のうち第１層から第３層までの配線層における配線及びビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記配線層のうち前記第３層よりも上層の配線層における配線及びビアは、デュアルダマシン工程によって形成され、かつ、当該配線層にて他の配線層と接続される１つの箇所におけるビアの数が前記第１層から第３層までの配線層にて他の配線層と接続される１つの箇所におけるビアの数よりも予め決められた割合だけ多くなるように形成されていることを特徴とする。
【００４１】また、前記第３層よりも上層の配線層にて他の配線層と接続される１つの箇所におけるビアの数は、前記第１層から第３層までの配線層にて他の配線層と接続される１つの箇所におけるビアの数の１３倍以上であることを特徴とする。
【００４２】また、前記半導体装置の製造方法であって、前記半導体基板上に、シングルダマシン工程により、ビアをタングステンで形成し、前記信号線を銅で形成する工程と、前記信号線が形成された配線層上に、デュアルダマシン工程により、ビア、並びに電源線及び接地線を銅で形成する工程とを行うことにより半導体装置の配線層を形成することを特徴とする。
【００４３】また、前記半導体装置の製造方法であって、前記半導体基板上に、シングルダマシン工程により、前記第１層から第３層におけるビアをタングステンにより形成し、前記配線を銅により形成する工程と、前記第３層上に、デュアルダマシン工程により、前記ビア及び配線を銅により形成する工程とを行うことにより半導体装置の配線層を形成することを特徴とする。
【００４４】（作用）上記のように構成された本発明においては、半導体基板上に、信号線、電源線あるいは接地線を具備する複数の配線層が形成された半導体装置において、信号線及び該信号線下に形成されたビアが、シングルダマシン工程によって、ビアがタングステン、信号線が銅でそれぞれ形成され、また、電源線及び接地線、並びに該電源線及び接地線下に形成されたビアがデュアルダマシン工程によって銅で形成されている。ここで、銅はタングステンに比べて放熱性に優れているので、全ての層のビアがタングステンで形成されたものに比べて放熱性が優れたものとなる。
【００４５】また、電源線及び接地線下に形成されたビア、すなわち銅で形成されたビアの内径が、信号線下に形成されたビア、すなわちタングステンで形成されたビアの内径よりも予め決められた割合だけ大きくなっている。この割合は、電源線及び接地線下に形成されたビアの機械的強度が信号線下に形成されたビアの機械的強度以上となる程度のもの（具体的には１２．９倍）であり、それにより、ビアに銅を用いたことによる機械的強度の低下が抑制されている。
【００４６】また、半導体基板上に６層以上の配線層を有する半導体装置において、第１層から第３層におけるビア及び配線が、シングルダマシン工程によって、ビアがタングステン、配線が銅でそれぞれ形成され、第３層よりも上層におけるビア及び配線がデュアルダマシン工程によって銅で形成されている。ここで、銅はタングステンに比べて放熱性に優れているので、全ての層のビアがタングステンで形成されたものに比べて放熱性が優れたものとなる。
【００４７】また、第３層よりも上層におけるビア、すなわち銅で形成されたビアの内径が、第１層から第３層におけるビア、すなわちタングステンで形成されたビアの内径よりも予め決められた割合だけ大きくなっている。この割合は、第３層よりも上層におけるビアの機械的強度が第１層から第３層におけるビアの機械的強度以上となる程度のもの（具体的には１２．９倍）であり、それにより、ビアに銅を用いたことによる機械的強度の低下が抑制されている。
【００４８】また、上述した割合は、銅で形成されたビアの内径を規定するばかりでなく、全てのビアの内径が等しい場合には、配線層間を接続する１つの箇所におけるビアの数を規定するものとすることもできる。
【００４９】
【発明の実施の形態】以下に、本発明の実施の形態について図面を参照して説明する。
【００５０】図１は、本発明の半導体装置の実施の一形態を示す図であり、（ａ）は平面図、（ｂ）は（ａ）に示した入出力バッファ４が設けられた部分の断面図である。
【００５１】図１に示すように本形態においては、メモリセル２及びクロックドライバ３等が設けられた基板１の周辺部に入出力バッファ４が設けられており、入出力バッファ４が設けられた部分においては、ビアが複数の層に渡って直線状に形成されている。
【００５２】また、基板１は、シリコン基板１０上に、タングステンからなるコンタクト部１１とコンタクト部１１を介してシリコン基板１０上に形成されたトランジスタ１２ａ，１２ｂと接続されたＣｕからなる信号線である配線１３ａとを有する第１層と、配線１３ａ上に形成されたタングステンからなるビア１４ａとビア１４ａを介して配線１３ａと接続されたＣｕからなる信号線である配線１３ｂとを有する第２層と、配線１３ｂ上に形成されたタングステンからなるビア１４ｂとビア１４ｂを介して配線１３ｂと接続されたＣｕからなる信号線である配線１３ｃとを有する第３層と、配線１３ｃ上に形成されたＣｕからなるビア１５ａとビア１５ａを介して配線１３ｃと接続されたＣｕからなる電源線あるいは接地線である配線１３ｄとを有する第４層と、配線１３ｄ上に形成されたＣｕからなるビア１５ｂとビア１５ｂを介して配線１３ｄと接続されたＣｕからなる電源線あるいは接地線である配線１３ｅとを有する第５層と、配線１３ｅ上に形成されたＣｕからなるビア１５ｃとビア１５ｃを介して配線１３ｅと接続されたＣｕからなる電源線あるいは接地線である配線１３ｆとを有する第６層とが積層されて形成されており、第１層〜第３層までがシングルダマシン構造、第４層〜第６層までがデュアルダマシン構造となっている。
【００５３】ここで、コンタクト部１１及びビア１４ａ，１４ｂとビア１５ａ〜１５ｃとの径及び数の関係について説明する。
【００５４】熱膨張率においては、タングステンよりも銅の方が大きく、また、ヤング率においては、銅よりもタングステンの方が大きくなっている。この２つの特性から、タングステン及び銅の温度に対する機械的強度が求められる。
【００５５】図２は、温度に対する機械的強度を示すグラフである。
【００５６】図２に示すように熱応力においては、タングステンが１．６０７Ｎ／ｃｍ2であるのに対して、銅が２０．６４Ｎ／ｃｍ2となっている。すなわち、タングステンの有する強度以上の強度を銅を用いて実現するためには、銅のサイズをタングステンのサイズの１２．９倍以上とする必要がある。
【００５７】図３は、熱伝導率の材料依存性を示すグラフである。
【００５８】図３に示すように熱伝導率においては、タングステンが１．６０Ｊ／Ｋ・ｇ・ｃｍ・ｓｅｃであるのに対して、銅は３．８６Ｊ／Ｋ・ｇ・ｃｍ・ｓｅｃとなっている。すなわち、銅のサイズをタングステンのサイズに対して０．４２倍以上とすれば、放熱作用を十分得られることになる。
【００５９】図２に示した機械的強度と図３に示した熱伝導率とから、図１に示したＣｕからなるビア１５ａ〜１５ｃの面積を、タングステンからなるコンタクト部１１及びビア１４ａ，１４ｂの面積の１２．９倍とすれば、ビア１５ａ〜１５ｃの機械的強度をコンタクト部１１及びビア１４ａ，１４ｂの機械的強度と同等にすることができるとともに、放熱作用を十分に得ることができる。
【００６０】図４は、図１に示した半導体装置におけるタングステンからなるビアの数に対するＥＳＤ耐性の特性を示すグラフである。
【００６１】一般に半導体装置においては、ＥＳＤ耐性は電源５Ｖの２倍の１０Ｖ以上あれば十分とされている。
【００６２】図４に示すように、タングステンからなるビアの数を３個以下とすればＥＳＤ耐性は十分である。
【００６３】図５は、図１に示した半導体装置におけるタングステンからなるビアの数に対する力学的強度の特性を示すグラフである。
【００６４】図４に示したＥＳＤ耐性の特性から、タングステンからなるビアの数を３個とした場合、その力学的強度は約７ＰＳＩとなり、十分な力学的強度となる。
【００６５】以下に、上記のように構成された半導体装置の製造方法について説明する。
【００６６】図６〜図８は、図１に示した半導体装置の製造方法を説明するための図であり、図６は、第１層を形成する工程を示す図、図７は、第２層及び第３層を形成する工程を示す図、図８は、第４層〜第６層を形成する工程を示す図である。
【００６７】まず、シリコン基板１０上に酸化膜層２１を形成する（図６（ａ））。
【００６８】次に、酸化膜層２１においてコンタクト部が形成される部分にエッチングにより溝２２を形成する（図６（ｂ））。
【００６９】次に、溝２２が形成された酸化膜層２１上全面にＳｉＯＮからなるバリア層２３を成膜する（図６（ｃ））。
【００７０】次に、バリア層２３上にタングステンからなる導電層２４を成膜し、それにより、溝２２にタングステンを埋め込む（図６（ｄ））。
【００７１】次に、ＣＭＰ（Chemical Mechanical Polishing）による研磨を行い、溝２２以外の部分における導電層２４及びバリア層２３を削除し、それにより、コンタクト部１１を形成する（図６（ｅ））。
【００７２】次に、コンタクト部１１が形成された酸化膜２１上にＳｉＯＮからなる層間膜２５と酸化膜層２６を順次形成する（図６（ｆ））。
【００７３】次に、酸化膜層２６上の配線が形成される領域以外にレジスト２７を塗布する（図６（ｇ））。
【００７４】次に、レジスト２７が形成されていない領域下の層間膜２５及び酸化膜層２６をエッチングにより除去して溝２８を形成し、その後、レジスト２７を剥離させる（図６（ｈ））。
【００７５】次に、溝２８が形成された酸化膜層２６上全面にバリア層２９を成膜する（図６（ｉ））。
【００７６】次に、バリア層２９上にＣｕからなる導電層３０を成膜し、それにより、溝２８にＣｕを埋め込む（図６（ｊ））。
【００７７】次に、ＣＭＰによる研磨を行い、溝２８以外の部分における導電層３０及びバリア層２９を削除し、それにより、配線１３ａを形成する（図６（ｋ））。
【００７８】上述した一連の工程により第１層が形成される。
【００７９】次に、図６に示す工程にて製造された基板上に層間膜３１及び酸化膜層３２を順次形成する（図７（ａ））。
【００８０】次に、酸化膜層３２上のビアが形成される領域以外にレジスト３３を塗布する（図７（ｂ））。
【００８１】次に、レジスト３３が形成されていない領域下の酸化膜層３２をエッチングにより除去して溝３４を形成し、その後、レジスト３３を剥離させる（図７（ｃ））。
【００８２】次に、溝３４が形成された酸化膜層３２上全面にバリア層３５を成膜する（図７（ｄ））。
【００８３】次に、バリア層３５上にタングステンからなる導電層３６を成膜し、それにより、溝３４にタングステンを埋め込む（図７（ｅ））。
【００８４】次に、ＣＭＰによる研磨を行い、溝３４以外の部分における導電層３６及びバリア層３５を削除し、それにより、ビア１４ａを形成する（図７（ｆ））。
【００８５】次に、ビア１４ａが形成された酸化膜３２上に層間膜３７及び酸化膜層３８を順次形成する（図７（ｇ））。
【００８６】次に、酸化膜層３７上の配線が形成される領域以外にレジスト３９を塗布する（図７（ｈ））。
【００８７】次に、レジスト３９が形成されていない領域下の層間膜３７及び酸化膜層３８をエッチングにより除去して溝４０を形成し、その後、レジスト３９を剥離させる（図７（ｉ））。
【００８８】次に、溝４０が形成された酸化膜層３９上全面にバリア層４１を成膜する（図７（ｊ））。
【００８９】次に、バリア層４１上にＣｕからなる導電層４２を成膜し、それにより、溝４０にＣｕを埋め込む（図７（ｋ））。
【００９０】次に、ＣＭＰによる研磨を行い、溝４０以外の部分における導電層４２及びバリア層４１を削除し、それにより、配線１３ｂを形成する（図７（ｌ））。
【００９１】上述した一連の工程により第２層が形成される。
【００９２】その後、図７に示した工程を繰り返し行うことにより第３層までが形成される。
【００９３】次に、図７に示す工程により形成された第３層上に、層間膜４３、酸化膜層４４、層間膜４５及び酸化膜層４６を順次形成する（図８（ａ））。
【００９４】次に、酸化膜層４６上のビアが形成される領域以外にレジスト４７を塗布する（図８（ｂ））。
【００９５】次に、レジスト４７が形成されていない領域下の酸化膜層４４，４６及び層間膜４５をエッチングにより除去して溝４８を形成し、その後、レジスト４７を剥離させる（図８（ｃ））。
【００９６】次に、溝４８が形成された酸化膜層４６上全面に反射防止膜４９を成膜し、それにより、溝４８に反射防止膜４９を埋め込む（図８（ｄ））。
【００９７】次に、反射防止膜４９上の配線が形成される領域以外にレジスト５０を塗布する（図８（ｅ））。
【００９８】次に、レジスト５０が形成されていない領域下の酸化膜層４６と反射防止膜４９とをエッチングにより除去し、その後、レジスト５０を剥離させる（図８（ｆ））。
【００９９】次に、基板上全面にバリア層５１を成膜する（図８（ｇ））。
【０１００】次に、バリア層５１上にＣｕからなる導電層５２を成膜し、それにより、溝４８にＣｕを埋め込む（図８（ｈ））。
【０１０１】次に、ＣＭＰによる研磨を行い、溝４８以外の部分における導電層５２及びバリア層５１を削除し、それにより、ビア１５ａ及び配線１３ｄを形成する（図８（ｉ））。
【０１０２】上述した一連の工程により第４層が形成される。
【０１０３】その後、図８に示した工程を繰り返し行うことにより第６層までが形成される。
【０１０４】（他の実施の形態）上述した実施の形態においては、Ｃｕからなるビア１５ａ〜１５ｃの面積をタングステンからなるコンタクト部１１及びビア１４ａ，１４ｂの面積の１２．９倍としたが、ビア１つ当たりの面積を互いに等しくして、Ｃｕからなるビアの数をタングステンからなるビアの数の１３倍とすれば、上記同様の効果を得ることができる。
【０１０５】
【発明の効果】以上説明したように本発明においては、半導体基板上に、信号線、電源線あるいは接地線を具備する複数の配線層が形成された半導体装置において、信号線及び該信号線下に形成されたビアが、シングルダマシン工程によって、ビアがタングステン、信号線が銅でそれぞれ形成され、また、電源線及び接地線、並びに該電源線及び接地線下に形成されたビアがデュアルダマシン工程によって銅で形成されている。このように、ビアの一部がタングステンよりも放熱性に優れた銅にて形成されているため、全ての層のビアがタングステンで形成されたものに比べて放熱性に優れたものとすることができる。
【０１０６】さらに、電源線及び接地線下に形成されたビア、すなわち銅で形成されたビアの内径が、信号線下に形成されたビア、すなわちタングステンで形成されたビアの内径よりも、ビアの機械的強度がタングステンを用いた場合以上となるような割合だけ大きくなっているため、ビアに銅を用いた場合における機械的強度を強くすることができる。
【０１０７】また、半導体基板上に複数の配線層が形成された半導体装置において、第１層から第３層におけるビア及び配線が、シングルダマシン工程によって、ビアがタングステン、配線が銅でそれぞれ形成され、また、第３層よりも上層におけるビア及び配線がデュアルダマシン工程によって銅で形成されている。このように、ビアの一部がタングステンよりも放熱性に優れた銅にて形成されているため、全ての層のビアがタングステンで形成されたものに比べて放熱性に優れたものとすることができる。
【０１０８】さらに、第３層よりも上層におけるビア、すなわち銅で形成されたビアの内径が、第１層から第３層におけるビア、すなわちタングステンで形成されたビアの内径よりも、ビアの機械的強度がタングステンを用いた場合以上となるような割合だけ大きくなっているため、ビアに銅を用いた場合における機械的強度を強くすることができる。
【０１０９】また、上述した割合によって、配線層間を接続する１つの箇所におけるビアの数を規定した場合においても上記同様の効果を奏する。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の実施の一形態を示す図であり、（ａ）は平面図、（ｂ）は（ａ）に示した入出力バッファが設けられた部分の断面図である。
【図２】温度に対する機械的強度を示すグラフである。
【図３】熱伝導率の材料依存性を示すグラフである。
【図４】図１に示した半導体装置におけるタングステンからなるビアの数に対するＥＳＤ耐性の特性を示すグラフである。
【図５】図１に示した半導体装置におけるタングステンからなるビアの数に対する力学的強度の特性を示すグラフである。
【図６】図１に示した半導体装置の製造方法において第１層を形成する工程を示す図である。
【図７】図１に示した半導体装置の製造方法において第２層及び第３層を形成する工程を示す図である。
【図８】図１に示した半導体装置の製造方法において第４層〜第６層を形成する工程を示す図である。
【図９】シングルダマシン技術を用いた半導体装置の製造方法を説明するための図である。
【図１０】デュアルダマシン技術を用いた半導体装置の製造方法を説明するための図である。
【図１１】シングルダマシン技術のみにより製造された複数層からなる半導体装置の一例を示す断面図である。
【図１２】デュアルダマシン技術のみにより製造された複数層からなる半導体装置の一例を示す断面図である。
【符号の説明】
１ 基板
２ メモリセル
３ クロックドライバ
４ 入出力バッファ
１０ シリコン基板
１１ コンタクト部
１２ａ，１２ｂ トランジスタ
１３ａ〜１３ｆ 配線
１４ａ〜１４ｃ，１５ａ，１５ｂ ビア
２１，２６，３２，３８，４４，４６ 酸化膜層
２２，２８，３４，４０，４８ 溝
２３，２９，３５，４１，５１ バリア層
２４，３０，３６，４２，５２ 導電層
２５，３１，３７，４３，４５ 層間膜
２７，３３，３９，４７，５０ レジスト
４９ 反射防止膜
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びその製造方法に関し、特に、ダマシン構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来より、半導体装置の製造方法に用いられるダマシン技術においては、層間絶縁膜の平坦化や配線の形成が容易であり、また、反応性イオンエッチング（ＲＩＥ）法によるエッチングが困難であるとされている銅（Ｃｕ）等の導電材料からなる配線の形成に適用することができることから注目されている。
【０００３】ダマシン構造には、ビアホールや配線の溝に成膜により埋め込みを行い、研磨により余分な堆積部分を除去することにより、ホールの埋め込み配線を行うシングルダマシン構造と、ビアホールと配線になるべき部分に予め溝を形成しておき、成膜により埋め込みを行い、その後、研磨により余分な堆積部分を除去することにより、ホールの埋め込みと配線を同時に形成するデュアルダマシン構造とがある。
【０００４】図９は、シングルダマシン技術を用いた半導体装置の製造方法を説明するための図である。
【０００５】まず、素子（不図示）が形成されたシリコン基板１０１上に酸化膜層１０２を形成する（図９（ａ））。
【０００６】次に、酸化膜層１０２においてコンタクト部が形成される部分にエッチングにより溝１０３を形成する（図９（ｂ））。
【０００７】次に、溝１０３が形成された酸化膜層１０２上全面にバリア層１０４を成膜する（図９（ｃ））。
【０００８】次に、バリア層１０４上にタングステンからなる導電層１０５を成膜し、それにより、溝１０３にタングステンを埋め込む（図９（ｄ））。
【０００９】次に、ＣＭＰ（Chemical Mechanical Polishing）による研磨を行い、溝１０３以外の部分における導電層１０５及びバリア層１０３を削除し、それにより、コンタクト部１０６を形成する（図９（ｅ））。
【００１０】次に、コンタクト部１０６が形成された酸化膜１０２上に酸化膜１０７を形成する（図９（ｆ））。
【００１１】次に、酸化膜層１０７におけるコンタクト部１０６上にエッチングにより溝１０８を形成する（図９（ｇ））。
【００１２】次に、溝１０８が形成された酸化膜層１０７上全面にバリア層１０９を成膜する（図９（ｈ））。
【００１３】次に、バリア層１０９上にＣｕからなる導電層１１０を成膜し、それにより、溝１０８にＣｕを埋め込む（図９（ｉ））。
【００１４】次に、ＣＭＰによる研磨を行い、溝１０８以外の部分における導電層１１０及びバリア層１０９を削除し、それにより、配線１１１を形成する（図９（ｊ））。
【００１５】上述した一連の工程により、シングルダマシン構造を有する半導体装置が製造されるが、複数層からなる半導体装置をシングルダマシン技術により製造する場合は、上述した一連の工程を繰り返し行い、それにより、シングルダマシン構造を有する複数層からなる半導体装置が製造される。
【００１６】図１０は、デュアルダマシン技術を用いた半導体装置の製造方法を説明するための図である。
【００１７】まず、図９に示したシングルダマシン技術によってコンタクト部１０６及び配線１１１を形成する（図１０（ａ））。
【００１８】次に、配線１１１が形成された酸化膜１０７上に酸化膜１１２を形成する（図１０（ｂ））。
【００１９】次に、酸化膜層１１２においてビア及び配線が形成される部分にエッチングにより溝１１３を形成する（図１０（ｃ））。
【００２０】次に、溝１１３が形成された酸化膜層１１２上全面にバリア層１１４を成膜する（図１０（ｄ））。
【００２１】次に、バリア層１１４上にＣｕからなる導電層１１５を成膜し、それにより、溝１１３にＣｕを埋め込む（図１０（ｅ））。
【００２２】次に、ＣＭＰによる研磨を行い、溝１１３以外の部分における導電層１１５及びバリア層１１４を削除し、それにより、ビア１１６及び配線１１７を形成する（図１０（ｆ））。
【００２３】上述した一連の工程により、デュアルダマシン構造を有する半導体装置が製造されるが、複数層からなる半導体装置をデュアルダマシン技術により製造する場合は、上述した一連の工程のうち、図１０（ｂ）から図１０（ｆ）に示す工程を繰り返し行い、それにより、デュアルダマシン構造を有する複数層からなる半導体装置が製造される。
【００２４】
【発明が解決しようとする課題】複数層からなる半導体装置においては、配線や放熱のためにビアが各層にわたって直線状に形成される箇所がある。
【００２５】図１１は、シングルダマシン技術のみにより製造された複数層からなる半導体装置の一例を示す断面図である。
【００２６】本例は図１１に示すように、シリコン基板１０１上に、タングステンからなるコンタクト部１２１ａ及びビア１２１ｂ〜１２１ｅとＣｕからなる配線１２２ａ〜１２２ｅとが直線状になるように積層されて形成されている。
【００２７】ここで、タングステンにおいてはその放熱性が低い。
【００２８】そのため、図１１に示したような配線構造においては、発熱破壊や熱暴走が生じやすくラッチしやすい配線構造であり、ＥＳＤ（Electrostatic Discharge）耐性が低いという問題点がある。
【００２９】図１２は、デュアルダマシン技術のみにより製造された複数層からなる半導体装置の一例を示す断面図である。
【００３０】本例は図１２に示すように、シリコン基板１０１上に、タングステンからなるコンタクト部１２１ａとＣｕからなるビア１３１ａ〜１３１ｄ及び配線１２２ａ〜１２２ｅとが直線状になるように積層されて形成されている。
【００３１】ここで、銅においては、引っ張り強度が弱く、その機械的強度が弱い。
【００３２】そのため、図１２に示したようにビア１３１ａ〜１３１ｄが直線状に形成された半導体装置においては、ボンディングを行う際にビア１３１ａ〜１３１ｄが形成された部分がボンディングの圧力によって破壊されてしまう虞れがある。
【００３３】本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、機械的強度が強く、かつ、放熱性に優れた半導体装置及びその製造方法を提供することを目的とする。
【００３４】
【課題を解決するための手段】上記目的を達成するために本発明は、複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる信号線や前記複数の素子に電源を供給するための銅からなる電源線及び接地線を具備する複数の配線層とを有し、前記複数の配線層間における信号線、電源線及び接地線の接続が、前記信号線、電源線及び接地線下に形成されたビアによってなされる半導体装置において、前記信号線及び該信号線下に形成されたビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記電源線及び接地線、並びに該電源線及び接地線下に形成されたビアは、デュアルダマシン工程によって形成され、かつ、当該ビアの面積が前記信号線下に形成されたビアの面積よりも予め決められた割合だけ大きくなるように形成されていることを特徴とする。
【００３５】また、前記電源線及び接地線下に形成されたビアの面積は、前記信号線下に形成されたビアの面積の１２．９倍以上であることを特徴とする。
【００３６】また、複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる信号線や前記複数の素子に電源を供給するための銅からなる電源線及び接地線を具備する複数の配線層とを有し、前記複数の配線層間における信号線、電源線及び接地線の接続が、前記信号線、電源線及び接地線下に形成された内径が互いに等しいビアによってなされる半導体装置において、前記信号線及び該信号線下に形成されたビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記電源線及び接地線、並びに該電源線及び接地線下に形成されたビアは、デュアルダマシン工程によって形成され、かつ、前記電源線及び接地線下に形成され、該電源線及び接地線を他の配線層に接続するための１つの箇所におけるビアの数が、前記信号線下に形成され、該信号線を他の配線層に接続するための１つの箇所におけるビアの数よりも予め決められた割合だけ多くなるように形成されていることを特徴とする。
【００３７】また、前記電源線及び接地線下に形成され、該電源線及び接地線を他の配線層に接続するための１つの箇所におけるビアの数は、前記信号線下に形成され、該信号線を他の配線層に接続するための１つの箇所におけるビアの数の１３倍以上であることを特徴とする。
【００３８】また、複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる６層以上の複数の配線層とを有し、前記複数の配線層が当該配線層に形成されたビアによって互いに接続されてなる半導体装置において、前記配線層のうち第１層から第３層までの配線層における配線及びビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記配線層のうち前記第３層よりも上層の配線層における配線及びビアは、デュアルダマシン工程によって形成され、かつ、当該配線層におけるビアの面積が前記第１層から第３層までの配線層におけるビアの面積よりも予め決められた割合だけ大きくなるように形成されていることを特徴とする。
【００３９】また、前記第３層よりも上層の配線層におけるビアの面積は、前記第１層から第３層までの配線層におけるビアの面積の１２．９倍以上であることを特徴とする。
【００４０】また、複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる６層以上の複数の配線層とを有し、前記複数の配線層が当該配線層に形成された内径が互いに等しいビアによって互いに接続されてなる半導体装置において、前記配線層のうち第１層から第３層までの配線層における配線及びビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記配線層のうち前記第３層よりも上層の配線層における配線及びビアは、デュアルダマシン工程によって形成され、かつ、当該配線層にて他の配線層と接続される１つの箇所におけるビアの数が前記第１層から第３層までの配線層にて他の配線層と接続される１つの箇所におけるビアの数よりも予め決められた割合だけ多くなるように形成されていることを特徴とする。
【００４１】また、前記第３層よりも上層の配線層にて他の配線層と接続される１つの箇所におけるビアの数は、前記第１層から第３層までの配線層にて他の配線層と接続される１つの箇所におけるビアの数の１３倍以上であることを特徴とする。
【００４２】また、前記半導体装置の製造方法であって、前記半導体基板上に、シングルダマシン工程により、ビアをタングステンで形成し、前記信号線を銅で形成する工程と、前記信号線が形成された配線層上に、デュアルダマシン工程により、ビア、並びに電源線及び接地線を銅で形成する工程とを行うことにより半導体装置の配線層を形成することを特徴とする。
【００４３】また、前記半導体装置の製造方法であって、前記半導体基板上に、シングルダマシン工程により、前記第１層から第３層におけるビアをタングステンにより形成し、前記配線を銅により形成する工程と、前記第３層上に、デュアルダマシン工程により、前記ビア及び配線を銅により形成する工程とを行うことにより半導体装置の配線層を形成することを特徴とする。
【００４４】（作用）上記のように構成された本発明においては、半導体基板上に、信号線、電源線あるいは接地線を具備する複数の配線層が形成された半導体装置において、信号線及び該信号線下に形成されたビアが、シングルダマシン工程によって、ビアがタングステン、信号線が銅でそれぞれ形成され、また、電源線及び接地線、並びに該電源線及び接地線下に形成されたビアがデュアルダマシン工程によって銅で形成されている。ここで、銅はタングステンに比べて放熱性に優れているので、全ての層のビアがタングステンで形成されたものに比べて放熱性が優れたものとなる。
【００４５】また、電源線及び接地線下に形成されたビア、すなわち銅で形成されたビアの内径が、信号線下に形成されたビア、すなわちタングステンで形成されたビアの内径よりも予め決められた割合だけ大きくなっている。この割合は、電源線及び接地線下に形成されたビアの機械的強度が信号線下に形成されたビアの機械的強度以上となる程度のもの（具体的には１２．９倍）であり、それにより、ビアに銅を用いたことによる機械的強度の低下が抑制されている。
【００４６】また、半導体基板上に６層以上の配線層を有する半導体装置において、第１層から第３層におけるビア及び配線が、シングルダマシン工程によって、ビアがタングステン、配線が銅でそれぞれ形成され、第３層よりも上層におけるビア及び配線がデュアルダマシン工程によって銅で形成されている。ここで、銅はタングステンに比べて放熱性に優れているので、全ての層のビアがタングステンで形成されたものに比べて放熱性が優れたものとなる。
【００４７】また、第３層よりも上層におけるビア、すなわち銅で形成されたビアの内径が、第１層から第３層におけるビア、すなわちタングステンで形成されたビアの内径よりも予め決められた割合だけ大きくなっている。この割合は、第３層よりも上層におけるビアの機械的強度が第１層から第３層におけるビアの機械的強度以上となる程度のもの（具体的には１２．９倍）であり、それにより、ビアに銅を用いたことによる機械的強度の低下が抑制されている。
【００４８】また、上述した割合は、銅で形成されたビアの内径を規定するばかりでなく、全てのビアの内径が等しい場合には、配線層間を接続する１つの箇所におけるビアの数を規定するものとすることもできる。
【００４９】
【発明の実施の形態】以下に、本発明の実施の形態について図面を参照して説明する。
【００５０】図１は、本発明の半導体装置の実施の一形態を示す図であり、（ａ）は平面図、（ｂ）は（ａ）に示した入出力バッファ４が設けられた部分の断面図である。
【００５１】図１に示すように本形態においては、メモリセル２及びクロックドライバ３等が設けられた基板１の周辺部に入出力バッファ４が設けられており、入出力バッファ４が設けられた部分においては、ビアが複数の層に渡って直線状に形成されている。
【００５２】また、基板１は、シリコン基板１０上に、タングステンからなるコンタクト部１１とコンタクト部１１を介してシリコン基板１０上に形成されたトランジスタ１２ａ，１２ｂと接続されたＣｕからなる信号線である配線１３ａとを有する第１層と、配線１３ａ上に形成されたタングステンからなるビア１４ａとビア１４ａを介して配線１３ａと接続されたＣｕからなる信号線である配線１３ｂとを有する第２層と、配線１３ｂ上に形成されたタングステンからなるビア１４ｂとビア１４ｂを介して配線１３ｂと接続されたＣｕからなる信号線である配線１３ｃとを有する第３層と、配線１３ｃ上に形成されたＣｕからなるビア１５ａとビア１５ａを介して配線１３ｃと接続されたＣｕからなる電源線あるいは接地線である配線１３ｄとを有する第４層と、配線１３ｄ上に形成されたＣｕからなるビア１５ｂとビア１５ｂを介して配線１３ｄと接続されたＣｕからなる電源線あるいは接地線である配線１３ｅとを有する第５層と、配線１３ｅ上に形成されたＣｕからなるビア１５ｃとビア１５ｃを介して配線１３ｅと接続されたＣｕからなる電源線あるいは接地線である配線１３ｆとを有する第６層とが積層されて形成されており、第１層〜第３層までがシングルダマシン構造、第４層〜第６層までがデュアルダマシン構造となっている。
【００５３】ここで、コンタクト部１１及びビア１４ａ，１４ｂとビア１５ａ〜１５ｃとの径及び数の関係について説明する。
【００５４】熱膨張率においては、タングステンよりも銅の方が大きく、また、ヤング率においては、銅よりもタングステンの方が大きくなっている。この２つの特性から、タングステン及び銅の温度に対する機械的強度が求められる。
【００５５】図２は、温度に対する機械的強度を示すグラフである。
【００５６】図２に示すように熱応力においては、タングステンが１．６０７Ｎ／ｃｍ2であるのに対して、銅が２０．６４Ｎ／ｃｍ2となっている。すなわち、タングステンの有する強度以上の強度を銅を用いて実現するためには、銅のサイズをタングステンのサイズの１２．９倍以上とする必要がある。
【００５７】図３は、熱伝導率の材料依存性を示すグラフである。
【００５８】図３に示すように熱伝導率においては、タングステンが１．６０Ｊ／Ｋ・ｇ・ｃｍ・ｓｅｃであるのに対して、銅は３．８６Ｊ／Ｋ・ｇ・ｃｍ・ｓｅｃとなっている。すなわち、銅のサイズをタングステンのサイズに対して０．４２倍以上とすれば、放熱作用を十分得られることになる。
【００５９】図２に示した機械的強度と図３に示した熱伝導率とから、図１に示したＣｕからなるビア１５ａ〜１５ｃの面積を、タングステンからなるコンタクト部１１及びビア１４ａ，１４ｂの面積の１２．９倍とすれば、ビア１５ａ〜１５ｃの機械的強度をコンタクト部１１及びビア１４ａ，１４ｂの機械的強度と同等にすることができるとともに、放熱作用を十分に得ることができる。
【００６０】図４は、図１に示した半導体装置におけるタングステンからなるビアの数に対するＥＳＤ耐性の特性を示すグラフである。
【００６１】一般に半導体装置においては、ＥＳＤ耐性は電源５Ｖの２倍の１０Ｖ以上あれば十分とされている。
【００６２】図４に示すように、タングステンからなるビアの数を３個以下とすればＥＳＤ耐性は十分である。
【００６３】図５は、図１に示した半導体装置におけるタングステンからなるビアの数に対する力学的強度の特性を示すグラフである。
【００６４】図４に示したＥＳＤ耐性の特性から、タングステンからなるビアの数を３個とした場合、その力学的強度は約７ＰＳＩとなり、十分な力学的強度となる。
【００６５】以下に、上記のように構成された半導体装置の製造方法について説明する。
【００６６】図６〜図８は、図１に示した半導体装置の製造方法を説明するための図であり、図６は、第１層を形成する工程を示す図、図７は、第２層及び第３層を形成する工程を示す図、図８は、第４層〜第６層を形成する工程を示す図である。
【００６７】まず、シリコン基板１０上に酸化膜層２１を形成する（図６（ａ））。
【００６８】次に、酸化膜層２１においてコンタクト部が形成される部分にエッチングにより溝２２を形成する（図６（ｂ））。
【００６９】次に、溝２２が形成された酸化膜層２１上全面にＳｉＯＮからなるバリア層２３を成膜する（図６（ｃ））。
【００７０】次に、バリア層２３上にタングステンからなる導電層２４を成膜し、それにより、溝２２にタングステンを埋め込む（図６（ｄ））。
【００７１】次に、ＣＭＰ（Chemical Mechanical Polishing）による研磨を行い、溝２２以外の部分における導電層２４及びバリア層２３を削除し、それにより、コンタクト部１１を形成する（図６（ｅ））。
【００７２】次に、コンタクト部１１が形成された酸化膜２１上にＳｉＯＮからなる層間膜２５と酸化膜層２６を順次形成する（図６（ｆ））。
【００７３】次に、酸化膜層２６上の配線が形成される領域以外にレジスト２７を塗布する（図６（ｇ））。
【００７４】次に、レジスト２７が形成されていない領域下の層間膜２５及び酸化膜層２６をエッチングにより除去して溝２８を形成し、その後、レジスト２７を剥離させる（図６（ｈ））。
【００７５】次に、溝２８が形成された酸化膜層２６上全面にバリア層２９を成膜する（図６（ｉ））。
【００７６】次に、バリア層２９上にＣｕからなる導電層３０を成膜し、それにより、溝２８にＣｕを埋め込む（図６（ｊ））。
【００７７】次に、ＣＭＰによる研磨を行い、溝２８以外の部分における導電層３０及びバリア層２９を削除し、それにより、配線１３ａを形成する（図６（ｋ））。
【００７８】上述した一連の工程により第１層が形成される。
【００７９】次に、図６に示す工程にて製造された基板上に層間膜３１及び酸化膜層３２を順次形成する（図７（ａ））。
【００８０】次に、酸化膜層３２上のビアが形成される領域以外にレジスト３３を塗布する（図７（ｂ））。
【００８１】次に、レジスト３３が形成されていない領域下の酸化膜層３２をエッチングにより除去して溝３４を形成し、その後、レジスト３３を剥離させる（図７（ｃ））。
【００８２】次に、溝３４が形成された酸化膜層３２上全面にバリア層３５を成膜する（図７（ｄ））。
【００８３】次に、バリア層３５上にタングステンからなる導電層３６を成膜し、それにより、溝３４にタングステンを埋め込む（図７（ｅ））。
【００８４】次に、ＣＭＰによる研磨を行い、溝３４以外の部分における導電層３６及びバリア層３５を削除し、それにより、ビア１４ａを形成する（図７（ｆ））。
【００８５】次に、ビア１４ａが形成された酸化膜３２上に層間膜３７及び酸化膜層３８を順次形成する（図７（ｇ））。
【００８６】次に、酸化膜層３７上の配線が形成される領域以外にレジスト３９を塗布する（図７（ｈ））。
【００８７】次に、レジスト３９が形成されていない領域下の層間膜３７及び酸化膜層３８をエッチングにより除去して溝４０を形成し、その後、レジスト３９を剥離させる（図７（ｉ））。
【００８８】次に、溝４０が形成された酸化膜層３９上全面にバリア層４１を成膜する（図７（ｊ））。
【００８９】次に、バリア層４１上にＣｕからなる導電層４２を成膜し、それにより、溝４０にＣｕを埋め込む（図７（ｋ））。
【００９０】次に、ＣＭＰによる研磨を行い、溝４０以外の部分における導電層４２及びバリア層４１を削除し、それにより、配線１３ｂを形成する（図７（ｌ））。
【００９１】上述した一連の工程により第２層が形成される。
【００９２】その後、図７に示した工程を繰り返し行うことにより第３層までが形成される。
【００９３】次に、図７に示す工程により形成された第３層上に、層間膜４３、酸化膜層４４、層間膜４５及び酸化膜層４６を順次形成する（図８（ａ））。
【００９４】次に、酸化膜層４６上のビアが形成される領域以外にレジスト４７を塗布する（図８（ｂ））。
【００９５】次に、レジスト４７が形成されていない領域下の酸化膜層４４，４６及び層間膜４５をエッチングにより除去して溝４８を形成し、その後、レジスト４７を剥離させる（図８（ｃ））。
【００９６】次に、溝４８が形成された酸化膜層４６上全面に反射防止膜４９を成膜し、それにより、溝４８に反射防止膜４９を埋め込む（図８（ｄ））。
【００９７】次に、反射防止膜４９上の配線が形成される領域以外にレジスト５０を塗布する（図８（ｅ））。
【００９８】次に、レジスト５０が形成されていない領域下の酸化膜層４６と反射防止膜４９とをエッチングにより除去し、その後、レジスト５０を剥離させる（図８（ｆ））。
【００９９】次に、基板上全面にバリア層５１を成膜する（図８（ｇ））。
【０１００】次に、バリア層５１上にＣｕからなる導電層５２を成膜し、それにより、溝４８にＣｕを埋め込む（図８（ｈ））。
【０１０１】次に、ＣＭＰによる研磨を行い、溝４８以外の部分における導電層５２及びバリア層５１を削除し、それにより、ビア１５ａ及び配線１３ｄを形成する（図８（ｉ））。
【０１０２】上述した一連の工程により第４層が形成される。
【０１０３】その後、図８に示した工程を繰り返し行うことにより第６層までが形成される。
【０１０４】（他の実施の形態）上述した実施の形態においては、Ｃｕからなるビア１５ａ〜１５ｃの面積をタングステンからなるコンタクト部１１及びビア１４ａ，１４ｂの面積の１２．９倍としたが、ビア１つ当たりの面積を互いに等しくして、Ｃｕからなるビアの数をタングステンからなるビアの数の１３倍とすれば、上記同様の効果を得ることができる。
【０１０５】
【発明の効果】以上説明したように本発明においては、半導体基板上に、信号線、電源線あるいは接地線を具備する複数の配線層が形成された半導体装置において、信号線及び該信号線下に形成されたビアが、シングルダマシン工程によって、ビアがタングステン、信号線が銅でそれぞれ形成され、また、電源線及び接地線、並びに該電源線及び接地線下に形成されたビアがデュアルダマシン工程によって銅で形成されている。このように、ビアの一部がタングステンよりも放熱性に優れた銅にて形成されているため、全ての層のビアがタングステンで形成されたものに比べて放熱性に優れたものとすることができる。
【０１０６】さらに、電源線及び接地線下に形成されたビア、すなわち銅で形成されたビアの内径が、信号線下に形成されたビア、すなわちタングステンで形成されたビアの内径よりも、ビアの機械的強度がタングステンを用いた場合以上となるような割合だけ大きくなっているため、ビアに銅を用いた場合における機械的強度を強くすることができる。
【０１０７】また、半導体基板上に複数の配線層が形成された半導体装置において、第１層から第３層におけるビア及び配線が、シングルダマシン工程によって、ビアがタングステン、配線が銅でそれぞれ形成され、また、第３層よりも上層におけるビア及び配線がデュアルダマシン工程によって銅で形成されている。このように、ビアの一部がタングステンよりも放熱性に優れた銅にて形成されているため、全ての層のビアがタングステンで形成されたものに比べて放熱性に優れたものとすることができる。
【０１０８】さらに、第３層よりも上層におけるビア、すなわち銅で形成されたビアの内径が、第１層から第３層におけるビア、すなわちタングステンで形成されたビアの内径よりも、ビアの機械的強度がタングステンを用いた場合以上となるような割合だけ大きくなっているため、ビアに銅を用いた場合における機械的強度を強くすることができる。
【０１０９】また、上述した割合によって、配線層間を接続する１つの箇所におけるビアの数を規定した場合においても上記同様の効果を奏する。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の実施の一形態を示す図であり、（ａ）は平面図、（ｂ）は（ａ）に示した入出力バッファが設けられた部分の断面図である。
【図２】温度に対する機械的強度を示すグラフである。
【図３】熱伝導率の材料依存性を示すグラフである。
【図４】図１に示した半導体装置におけるタングステンからなるビアの数に対するＥＳＤ耐性の特性を示すグラフである。
【図５】図１に示した半導体装置におけるタングステンからなるビアの数に対する力学的強度の特性を示すグラフである。
【図６】図１に示した半導体装置の製造方法において第１層を形成する工程を示す図である。
【図７】図１に示した半導体装置の製造方法において第２層及び第３層を形成する工程を示す図である。
【図８】図１に示した半導体装置の製造方法において第４層〜第６層を形成する工程を示す図である。
【図９】シングルダマシン技術を用いた半導体装置の製造方法を説明するための図である。
【図１０】デュアルダマシン技術を用いた半導体装置の製造方法を説明するための図である。
【図１１】シングルダマシン技術のみにより製造された複数層からなる半導体装置の一例を示す断面図である。
【図１２】デュアルダマシン技術のみにより製造された複数層からなる半導体装置の一例を示す断面図である。
【符号の説明】
１ 基板
２ メモリセル
３ クロックドライバ
４ 入出力バッファ
１０ シリコン基板
１１ コンタクト部
１２ａ，１２ｂ トランジスタ
１３ａ〜１３ｆ 配線
１４ａ〜１４ｃ，１５ａ，１５ｂ ビア
２１，２６，３２，３８，４４，４６ 酸化膜層
２２，２８，３４，４０，４８ 溝
２３，２９，３５，４１，５１ バリア層
２４，３０，３６，４２，５２ 導電層
２５，３１，３７，４３，４５ 層間膜
２７，３３，３９，４７，５０ レジスト
４９ 反射防止膜
【特許請求の範囲】
【請求項１】 複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる信号線や前記複数の素子に電源を供給するための銅からなる電源線及び接地線を具備する複数の配線層とを有し、前記複数の配線層間における信号線、電源線及び接地線の接続が、前記信号線、電源線及び接地線下に形成されたビアによってなされる半導体装置において、前記信号線及び該信号線下に形成されたビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記電源線及び接地線、並びに該電源線及び接地線下に形成されたビアは、デュアルダマシン工程によって形成され、かつ、当該ビアの面積が前記信号線下に形成されたビアの面積よりも予め決められた割合だけ大きくなるように形成されていることを特徴とする半導体装置。
【請求項２】 請求項１に記載の半導体装置において、前記電源線及び接地線下に形成されたビアの面積は、前記信号線下に形成されたビアの面積の１２．９倍以上であることを特徴とする半導体装置。
【請求項３】 複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる信号線や前記複数の素子に電源を供給するための銅からなる電源線及び接地線を具備する複数の配線層とを有し、前記複数の配線層間における信号線、電源線及び接地線の接続が、前記信号線、電源線及び接地線下に形成された内径が互いに等しいビアによってなされる半導体装置において、前記信号線及び該信号線下に形成されたビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記電源線及び接地線、並びに該電源線及び接地線下に形成されたビアは、デュアルダマシン工程によって形成され、かつ、前記電源線及び接地線下に形成され、該電源線及び接地線を他の配線層に接続するための１つの箇所におけるビアの数が、前記信号線下に形成され、該信号線を他の配線層に接続するための１つの箇所におけるビアの数よりも予め決められた割合だけ多くなるように形成されていることを特徴とする半導体装置。
【請求項４】 請求項３に記載の半導体装置において、前記電源線及び接地線下に形成され、該電源線及び接地線を他の配線層に接続するための１つの箇所におけるビアの数は、前記信号線下に形成され、該信号線を他の配線層に接続するための１つの箇所におけるビアの数の１３倍以上であることを特徴とする半導体装置。
【請求項５】 複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる６層以上の複数の配線層とを有し、前記複数の配線層が当該配線層に形成されたビアによって互いに接続されてなる半導体装置において、前記配線層のうち第１層から第３層までの配線層における配線及びビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記配線層のうち前記第３層よりも上層の配線層における配線及びビアは、デュアルダマシン工程によって形成され、かつ、当該配線層におけるビアの面積が前記第１層から第３層までの配線層におけるビアの面積よりも予め決められた割合だけ大きくなるように形成されていることを特徴とする半導体装置。
【請求項６】 請求項５に記載の半導体装置において、前記第３層よりも上層の配線層におけるビアの面積は、前記第１層から第３層までの配線層におけるビアの面積の１２．９倍以上であることを特徴とする半導体装置。
【請求項７】 複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる６層以上の複数の配線層とを有し、前記複数の配線層が当該配線層に形成された内径が互いに等しいビアによって互いに接続されてなる半導体装置において、前記配線層のうち第１層から第３層までの配線層における配線及びビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記配線層のうち前記第３層よりも上層の配線層における配線及びビアは、デュアルダマシン工程によって形成され、かつ、当該配線層にて他の配線層と接続される１つの箇所におけるビアの数が前記第１層から第３層までの配線層にて他の配線層と接続される１つの箇所におけるビアの数よりも予め決められた割合だけ多くなるように形成されていることを特徴とする半導体装置。
【請求項８】 請求項７に記載の半導体装置において、前記第３層よりも上層の配線層にて他の配線層と接続される１つの箇所におけるビアの数は、前記第１層から第３層までの配線層にて他の配線層と接続される１つの箇所におけるビアの数の１３倍以上であることを特徴とする半導体装置。
【請求項９】 請求項１乃至４のいずれか１項に記載の半導体装置の製造方法であって、前記半導体基板上に、シングルダマシン工程により、ビアをタングステンで形成し、前記信号線を銅で形成する工程と、前記信号線が形成された配線層上に、デュアルダマシン工程により、ビア、並びに電源線及び接地線を銅で形成する工程とを行うことにより半導体装置の配線層を形成することを特徴とする半導体装置の製造方法。
【請求項１０】 請求項５乃至８のいずれか１項に記載の半導体装置の製造方法であって、前記半導体基板上に、シングルダマシン工程により、前記第１層から第３層におけるビアをタングステンにより形成し、前記配線を銅により形成する工程と、前記第３層上に、デュアルダマシン工程により、前記ビア及び配線を銅により形成する工程とを行うことにより半導体装置の配線層を形成することを特徴とする半導体装置の製造方法。
【請求項１】 複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる信号線や前記複数の素子に電源を供給するための銅からなる電源線及び接地線を具備する複数の配線層とを有し、前記複数の配線層間における信号線、電源線及び接地線の接続が、前記信号線、電源線及び接地線下に形成されたビアによってなされる半導体装置において、前記信号線及び該信号線下に形成されたビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記電源線及び接地線、並びに該電源線及び接地線下に形成されたビアは、デュアルダマシン工程によって形成され、かつ、当該ビアの面積が前記信号線下に形成されたビアの面積よりも予め決められた割合だけ大きくなるように形成されていることを特徴とする半導体装置。
【請求項２】 請求項１に記載の半導体装置において、前記電源線及び接地線下に形成されたビアの面積は、前記信号線下に形成されたビアの面積の１２．９倍以上であることを特徴とする半導体装置。
【請求項３】 複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる信号線や前記複数の素子に電源を供給するための銅からなる電源線及び接地線を具備する複数の配線層とを有し、前記複数の配線層間における信号線、電源線及び接地線の接続が、前記信号線、電源線及び接地線下に形成された内径が互いに等しいビアによってなされる半導体装置において、前記信号線及び該信号線下に形成されたビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記電源線及び接地線、並びに該電源線及び接地線下に形成されたビアは、デュアルダマシン工程によって形成され、かつ、前記電源線及び接地線下に形成され、該電源線及び接地線を他の配線層に接続するための１つの箇所におけるビアの数が、前記信号線下に形成され、該信号線を他の配線層に接続するための１つの箇所におけるビアの数よりも予め決められた割合だけ多くなるように形成されていることを特徴とする半導体装置。
【請求項４】 請求項３に記載の半導体装置において、前記電源線及び接地線下に形成され、該電源線及び接地線を他の配線層に接続するための１つの箇所におけるビアの数は、前記信号線下に形成され、該信号線を他の配線層に接続するための１つの箇所におけるビアの数の１３倍以上であることを特徴とする半導体装置。
【請求項５】 複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる６層以上の複数の配線層とを有し、前記複数の配線層が当該配線層に形成されたビアによって互いに接続されてなる半導体装置において、前記配線層のうち第１層から第３層までの配線層における配線及びビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記配線層のうち前記第３層よりも上層の配線層における配線及びビアは、デュアルダマシン工程によって形成され、かつ、当該配線層におけるビアの面積が前記第１層から第３層までの配線層におけるビアの面積よりも予め決められた割合だけ大きくなるように形成されていることを特徴とする半導体装置。
【請求項６】 請求項５に記載の半導体装置において、前記第３層よりも上層の配線層におけるビアの面積は、前記第１層から第３層までの配線層におけるビアの面積の１２．９倍以上であることを特徴とする半導体装置。
【請求項７】 複数の素子が形成された半導体基板と、前記半導体基板上に形成され、前記複数の素子どうしを接続するための銅からなる６層以上の複数の配線層とを有し、前記複数の配線層が当該配線層に形成された内径が互いに等しいビアによって互いに接続されてなる半導体装置において、前記配線層のうち第１層から第３層までの配線層における配線及びビアは、該ビアにタングステンを用いてシングルダマシン工程によって形成され、前記配線層のうち前記第３層よりも上層の配線層における配線及びビアは、デュアルダマシン工程によって形成され、かつ、当該配線層にて他の配線層と接続される１つの箇所におけるビアの数が前記第１層から第３層までの配線層にて他の配線層と接続される１つの箇所におけるビアの数よりも予め決められた割合だけ多くなるように形成されていることを特徴とする半導体装置。
【請求項８】 請求項７に記載の半導体装置において、前記第３層よりも上層の配線層にて他の配線層と接続される１つの箇所におけるビアの数は、前記第１層から第３層までの配線層にて他の配線層と接続される１つの箇所におけるビアの数の１３倍以上であることを特徴とする半導体装置。
【請求項９】 請求項１乃至４のいずれか１項に記載の半導体装置の製造方法であって、前記半導体基板上に、シングルダマシン工程により、ビアをタングステンで形成し、前記信号線を銅で形成する工程と、前記信号線が形成された配線層上に、デュアルダマシン工程により、ビア、並びに電源線及び接地線を銅で形成する工程とを行うことにより半導体装置の配線層を形成することを特徴とする半導体装置の製造方法。
【請求項１０】 請求項５乃至８のいずれか１項に記載の半導体装置の製造方法であって、前記半導体基板上に、シングルダマシン工程により、前記第１層から第３層におけるビアをタングステンにより形成し、前記配線を銅により形成する工程と、前記第３層上に、デュアルダマシン工程により、前記ビア及び配線を銅により形成する工程とを行うことにより半導体装置の配線層を形成することを特徴とする半導体装置の製造方法。
【図２】
【図３】
【図１１】
【図１】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１２】
【図９】
【図１０】
【図３】
【図１１】
【図１】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１２】
【図９】
【図１０】
【公開番号】特開２００１−１５６１６８（Ｐ２００１−１５６１６８Ａ）
【公開日】平成１３年６月８日（２００１．６．８）
【国際特許分類】
【出願番号】特願平１１−３３４６５８
【出願日】平成１１年１１月２５日（１９９９．１１．２５）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成１３年６月８日（２００１．６．８）
【国際特許分類】
【出願日】平成１１年１１月２５日（１９９９．１１．２５）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
[ Back to top ]