説明

半導体装置及びその製造方法

【課題】 遷移金属化合物膜を含むゲート絶縁膜を有する半導体装置のリーク電流及び閾値電圧のシフトを抑制する。
【解決手段】 半導体装置は、高誘電率材料である遷移金属化合物膜からなるゲート絶縁膜104と、n型又はp型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなるゲート電極105とを備え、ゲート絶縁膜104に含まれる炭素及びハロゲン元素の総量が0.1atomic%以下となっている。このような純度の膜は、遷移金属をターゲットとするスパッタ法によって成膜することによって実現でき、特に、純度が99.999atomic%以上の遷移金属をターゲットとして用いると確実に実現できる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、遷移金属酸化物である高誘電率絶縁膜を有するMIS(Metal Insulator Semiconductor)トランジスタ等の半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
近年のトランジスタの微細化によってゲート絶縁膜が薄膜化され、高駆動力が得られるようになっている。しかし、ゲート絶縁膜の薄膜化に伴ってゲート・チャネル間を流れるトンネル電流が大きくなるため、消費電力が大きくなるという問題が発生している。
【0003】
一般に、ゲート長が0.10μm以下である微細MOS(Metal Oxide Semiconductor)集積回路では、シリコン酸化膜換算膜厚EOT(Equivalent Oxide Thickness、ある絶縁膜をシリコン酸化膜によって置き換えた場合に、元の絶縁膜と同等の容量を得るために必要となるシリコン酸化膜の膜厚)が2nm以下の極薄ゲート絶縁膜が必要となる。しかし、2nm以下のシリコン酸化膜においてはトンネル電流が支配的となり、特に1.2nm以下のシリコン酸化膜は増大するトンネル電流のために実用素子としては使用不可能と考えられている。
【0004】
これらのことから、高駆動能力と低消費電力を同時に実現するため、ゲート絶縁膜の材料として高誘電率絶縁膜を用いるようになって来ている。
【0005】
また、DRAM(Dynamic Random Access Memory)混載LSI(Large Scale Integration )等に使用されるキャパシタには、従来絶縁膜としてSiO2 が使用されていたが、ここでも薄膜化の進展によりトンネル電流が大きくなり、キャパシタの電荷保持時間に影響するようになった。このため、高誘電率材料の容量絶縁膜への適用が検討されている。
【0006】
ここで、遷移金属であるHfやZr等の酸化物から成る高誘電体材料膜は、一般に誘電率が大きく、結晶化温度も高い。そのため、ゲート絶縁膜や容量絶縁膜として開発されてきた。これらの膜は、一般的にはMOCVD法(Metal Organic Chemical Vapor Deposition 、有機金属化学的気相成長法)、ALCVD法(Atomic Layer Chemical Vapor Deposition、原子層化学的気相成長法)などの化学的気相成長法によって形成されている。
【0007】
例えば、HfO2 のALCVD法では、400℃前後に試料基板を加熱し、反応室にH2 OガスとHfCl4 ガスとを交互に導入する。このようにすると、H2 Oを導入した際に資料基板表面にOH基が形成され、続いてHfCl4 を導入した際にはHfとOH基が置換されることによりHfO2 が形成される。これを繰り返すと、一層づつHfO2 相を形成することができる。このような方法によれば、表面反応律速で膜堆積反応が起こるため、極めて均一性の高い膜が形成できる。
【0008】
MOS型トランジスタであれば、このようにして形成したゲート絶縁膜上に例えば多結晶シリコン膜を堆積し、フォトリソグラフィによりゲート電極パターンを形成する。多結晶シリコンのドライエッチングには、塩素ガスやHBrガスを用いるプラズマエッチングが使用される。この後、pMOS(p-channel Metal Oxide Semiconductor )領域にはBF2 やB、nMOS(n-channel Metal Oxide Semiconductor )領域にはPやAs等のイオンを導入し、900℃前後の熱処理を経てソース・ドレイン不純物接合を形成するいわゆる自己整合プロセスによりトランジスタ構造が形成される。
【0009】
このようにして形成されたMOS型トランジスタは、ゲート絶縁膜を介して流れるゲー
トリーク電流が従来のSiO2 ゲート絶縁膜の場合に比べ、一般に4−6桁以上小さいことが報告されている。
【非特許文献1】モリサキ他、Ultra-thin(Teff inv =1.7nm) Poly-Si-gated SiN/HfO2 /SiON High-k Stack Dielectrics with High Thermal Stability(1050℃)、International electron devices meeting 2002 、米国、米国電気電子学会(IEEE)、2002年、予稿集、P.861
【発明の開示】
【発明が解決しようとする課題】
【0010】
しかしながら、2つの大きな課題が明らかとなっている。
【0011】
課題の1つは、前記のようなHfO2 等の遷移金属酸化物よりなるゲート絶縁膜を有する半導体装置について、閾値電圧Vtを所望の値に制御できないという問題である。つまり、遷移金属酸化物よりなるゲート絶縁膜の閾値電圧Vtは、SiO2 ゲート絶縁膜の場合の閾値電圧Vtに比べると、nチャネルMOSではVtが正方向に0.1V程度シフトし、また、pチャネルMOSでは負方向に0.5V程度シフトするのである。
【0012】
回路の速度を最大にするため、一般にオフ時のドレイン電流が許容できる範囲において、できるだけ低いVtが設定される。しかし、前記したような閾値電圧Vtシフトがあると、シフト量とシフト量のばらつきとを予め見込んで閾値電圧Vtを設定する必要が生じる。そのため、シフトが無い場合に比べて閾値電圧Vtを大きく設定することになるから、回路の速度低下が起こるのである。
【0013】
また、もう一つの重要な課題は、遷移金属酸化物よりなるゲート絶縁膜を用いる場合、キャリア移動度が従来のSiO2 ゲート絶縁膜の場合に比べてnチャネルMOSでは50%前後と小さいことである。このようにキャリアの移動度が低いためにトランジスタの駆動力は小さくなり、信号の遅延時間が増加する等、性能が悪化する。
【0014】
以上の課題を鑑み、本発明は、遷移金属化合物からなり且つ閾値電圧のシフト及びキャリア移動度の低下を抑制したゲート絶縁膜を有する半導体装置及びそのような半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0015】
前記の目的を達成するため、本願発明者は、遷移金属酸化物よりなるゲート絶縁膜を用いた場合の閾値電圧Vtのシフト及びキャリア移動度の低下が発生する原因について検討した。その結果、前記二つの課題について、いずれもゲート絶縁膜中の固定電荷が原因であるとの知見を得た。これについて、以下に説明する。
【0016】
ZrO2 膜やHfO2 膜等の遷移金属酸化膜の形成のために、従来用いられてきたCVD法を利用すると、形成過程において副産物が生成し、形成される膜には数atomic%〜10atomic%又はそれ以上の不純物が含まれる(以後、本明細書中において、前記のような遷移金属酸化膜の形成の際に遷移金属化合物膜に含有される不純物を、成膜不純物と呼ぶ)。
【0017】
例えば、MOCVD法によって成膜したHfO2 膜には、有機金属である原料ガスに由来する炭素が数atomic%含まれている。このようなHfO2 膜に対して高温熱処理を行なうと、表面から1nm又は2nm程度までの深さの炭素は外向拡散して減少するが、該高温熱処理の後もHfO2 膜中には1atomic%程度の炭素等が残留している。ここで、外向拡散とは、所定の物質が初めに存在した領域の中から該領域の外に拡散することを言うものと
する。(ナバタメ他、2003 シンポジウム オン VLSIテクノロジー、3A−5、p.25)
また、拡散を意図した熱処理を行なわない場合であっても、ゲート電極として多結晶シリコン膜を形成する場合には、例えば600℃前後の熱処理が行なわれる。該熱処理の際,、ゲート絶縁膜中、特に、ゲート絶縁膜におけるゲート電極との界面付近に存在する残留炭素等の成膜不純物は外向拡散する。
【0018】
このような外向拡散によってゲート絶縁膜中から残留炭素等の成膜不純物が抜けると、ゲート絶縁膜中には、結合手の切れた箇所である欠陥が多数残されることになる。
【0019】
本願発明者は、このような欠陥に起因してゲート絶縁膜中に固定電荷が発生し、課題である閾値電圧Vtのシフト及びキャリア移動度の低下が発生すると考えている。つまり、ゲート絶縁膜中から成膜不純物が外向拡散されて欠陥が形成された後、多結晶シリコン膜に対してn型又はp型の導入不純物がドーピングされる際に、これらの欠陥が導入不純物の拡散を加速する。このため、ゲート絶縁膜のうちゲート電極との界面近傍において、不純物拡散領域が形成される。このような不純物拡散領域において、導入不純物がイオン化して固定電荷を形成するため、閾値電圧Vtのシフトが生じる。また、前記したようなゲート絶縁膜におけるゲート電極との界面近傍に生じた固定電荷のため、散乱効果によってキャリア移動度が低下する。
【0020】
以上のような知見に基づき、本願発明者は、ZrO2 やHfO2 等の高誘電率絶縁膜を不純物の少ない高純度の材料によって形成することにより、閾値電圧Vtのシフト及びキャリア移動度の低下を抑制するという着想を得た。
【0021】
つまり、遷移金属化合物膜であるゲート絶縁膜を予め高純度にしておくことにより、熱処理の際に、ゲート絶縁膜から成膜不純物が外向拡散して欠陥を生じるのを防ぐことができる。このため、ゲート電極に対する導入不純物ドーピングの際に、ゲート絶縁膜中において導入不純物が拡散するのを防ぐことができる。この結果、ゲート絶縁膜中の固定電荷を減少することができるため、この効果を利用して閾値電圧Vtのシフト及びキャリア移動度の低下を抑制するという着想である。
【0022】
具体的には、本発明の半導体装置は、高誘電率材料である遷移金属化合物からなるゲート絶縁膜と、ゲート絶縁膜上に形成され、n型又はp型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなるゲート電極とを備え、ゲート絶縁膜に含まれる炭素及びハロゲン元素の総量が0.1atomic%以下となっている。
【0023】
本発明の半導体装置によると、高誘電率材料である遷移金属化合物を用いてゲート電極が形成されていることから、リーク電流が軽減されている。これと共に、ゲート絶縁膜中の炭素及びハロゲン元素の総量が0.1atomic%以下であり、高純度のゲート絶縁膜となっていることから、熱処理等によってゲート絶縁膜から成膜不純物が外向拡散してゲート絶縁膜中に欠陥を生じることが抑制されている。このため、導入不純物の導入される際、欠陥によってゲート絶縁膜中に導入不純物が拡散することが抑制されており、導入不純物に起因してゲート絶縁膜中に発生する固定電荷も軽減されている。以上の結果、閾値電圧Vtのシフト及びキャリア移動度の低下を抑制できる。
【0024】
ここで、遷移金属は、ハフニウム、ジルコニウム、ランタン、セリウム、プラセオジウム、ネオジウム及びイットリウムのいずれか一つであることが好ましい。
【0025】
これらの物質を用いると、遷移金属化合物膜を用いた際の閾値電圧Vtのシフト及びチャンネル移動度の低下を抑制するという本発明の効果が確実に実現できる。また、遷移金
属に代えて、アルミニウムを用いることによっても同様の効果を得ることができる。
【0026】
また、遷移金属化合物は、遷移金属酸化物、遷移金属窒化物及び遷移金属酸窒化物のいずれか一つであることが好ましい。
【0027】
これらの物質を用いると、遷移金属化合物膜を用いた際の閾値電圧Vtのシフト及びチャンネル移動度の低下を抑制するという本発明の効果が確実に実現できる。
【0028】
また、ゲート絶縁膜は、遷移金属酸化物膜と、遷移金属窒化物膜又は遷移金属酸窒化物膜とを少なくとも含む積層構造となっていることが好ましい。
【0029】
このようにすると、窒素も含まない高純度の遷移金属酸化物膜において、固定電荷が発生することなく本発明の効果が顕著に得られる。これと共に、遷移金属窒化物膜又は遷移金属酸窒化物膜は、導入不純物のドーピングを行なう工程においてゲート絶縁膜及びチャネル領域等に対して導入不純物が注入されるのを防ぐ効果を有する。
【0030】
この結果、ゲート絶縁膜中に導入される導入不純物量が減少し、ゲート絶縁膜中、ゲート絶縁膜とゲート電極との界面近傍及びゲート絶縁膜とチャネル領域との界面近傍に固定電荷が形成されるのを抑制することができる。このため、該固定電荷によるチャンネルキャリア散乱効果の影響が軽減され、キャリア移動度が向上する。
【0031】
更に、ゲート絶縁膜を通り抜けてチャネル領域に導入される導入不純物が減少することにより、閾値電圧のシフトやキャリア移動度の減少を抑制することができるという効果がある。
【0032】
また、遷移金属化合物からなるゲート絶縁膜上に、シリコン窒化物膜を更に備えることが好ましい。
【0033】
このようにすると、導入不純物のドーピングを行なう工程において、遷移金属化合物からなるゲート絶縁膜に導入不純物が拡散するのをシリコン窒化膜によって抑制することができる。このため、本発明の効果を顕著に得ることができる。ここで、不純物拡散抑制の効果を実現し且つ容量に大きな影響を与えることを回避するため、シリコン窒化膜の膜厚は1nm以下であることが好ましい。
【0034】
前記の目的を達成するため、本発明の第1の半導体装置の製造方法は、半導体基板上に、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属化合物膜を形成する工程と、遷移金属化合物膜上に、n型又はp型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなる膜を形成する工程とを含む。
【0035】
第1の半導体装置の製造方法によると、高誘電率材料である遷移金属化合物膜をゲート絶縁膜として用いた場合には、ゲート絶縁膜中の炭素及びハロゲン元素の総量が0.1atomic%以下であり、高純度のゲート絶縁膜となっていることから、ゲート絶縁膜中に発生する固定電荷を低減した半導体装置を製造できる。このため、遷移金属化合物からなるゲート絶縁膜を有し且つ閾値電圧Vtのシフト及びキャリア移動度の低下を抑制した半導体装置を製造することができる。
【0036】
第1の半導体装置の製造方法において、遷移金属化合物膜を形成する工程は、酸素雰囲気下において所定の純度の遷移金属をスパッタリングすることにより、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属酸化物膜を形成する工程を含むことが好ましい。
【0037】
このようにすると、高純度化が困難であり入手し難く、また高価である場合の多い遷移金属化合物ではなく、比較的高純度化が容易であり入手しやすい遷移金属を材料に利用して、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属酸化物膜を形成できる。
【0038】
また、遷移金属化合物膜を形成する工程は、窒素雰囲気下において所定の純度の遷移金属をスパッタリングすることにより、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属窒化物膜を形成する工程を含むことが好ましい。
【0039】
このようにすると、比較的高純度化が容易であり入手しやすい遷移金属を材料に利用して、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属窒化物膜を形成できる。
【0040】
また、遷移金属化合物膜を形成する工程は、酸素及び窒素の混合雰囲気下において所定の純度の遷移金属をスパッタリングすることにより、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属酸窒化物膜を形成する工程を含むことが好ましい。
【0041】
このようにすると、比較的高純度化が容易であり入手しやすい遷移金属を材料に利用して、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属窒化物膜を形成できる。
【0042】
また、所定の純度は、99.999atomic%以上の純度であることが好ましい。
【0043】
このようにすると、形成される遷移金属化合物膜が含有する炭素及びハロゲン元素の総量を確実に0.1atomic%以下とする事ができる。
【0044】
前記の目的を達成するため、本発明の第2の半導体装置の製造方法は、半導体基板上に、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属膜を形成する工程と、遷移金属膜に対して熱処理を行なうことによって遷移金属化合物膜を形成する工程と、遷移金属化合物膜上に、n型又はp型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなる膜を形成する工程とを含む。
【0045】
第2の半導体装置の製造方法によると、高誘電率材料である遷移金属化合物膜をゲート絶縁膜として用いた場合には、ゲート絶縁膜中の炭素及びハロゲン元素の総量が0.1atomic%以下であり、高純度のゲート絶縁膜となっていることから、ゲート絶縁膜中に発生する固定電荷を低減した半導体装置を製造できる。このため、遷移金属化合物からなるゲート絶縁膜を有し且つ閾値電圧Vtのシフト及びキャリア移動度の低下を抑制した半導体装置を製造することができる。
【0046】
第2の半導体装置の製造方法において、遷移金属膜を形成する工程は、所定の純度の遷移金属をスパッタリングすることによって、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である前記遷移金属膜を形成する工程を含むことが好ましい。
【0047】
このようにすると、比較的高純度化が容易であり入手しやすい遷移金属を材料に利用して、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属膜を形成することができる。
【0048】
また、スパッタリングする遷移金属の所定の純度は、99.999atomic%以上の純度
であることが好ましい。
【0049】
このようにすると、形成される遷移金属膜に含有される炭素及びハロゲン元素の総量を0.1atomic%以下とすることが確実にできる。
【0050】
また、第2の半導体装置の製造方法において、遷移金属化合物膜を形成する工程は、熱処理を酸素雰囲気中で行なうことによって遷移金属酸化物膜を形成する工程を含むことが好ましい。
【0051】
このようにすると、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属膜を熱処理して遷移金属酸化物膜を得ていることから、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属酸化物膜を形成することが確実にできる。
【0052】
また、第2の半導体装置の製造方法において、遷移金属化合物膜を形成する工程は、熱処理を窒素雰囲気中で行なうことによって遷移金属窒化物膜を形成する工程を含むことが好ましい。
【0053】
このようにすると、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属膜を熱処理して遷移金属窒化物膜を得ていることから、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属窒化物膜を形成することが確実にできる。
【0054】
また、第2の半導体装置の製造方法において、遷移金属化合物膜を形成する工程は、熱処理を酸素及び窒素の混合雰囲気中で行なうことによって遷移金属酸窒化物膜を形成する工程を含むことが好ましい。
【0055】
このようにすると、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属膜を熱処理して遷移金属酸窒化物膜を得ていることから、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属酸窒化物膜を形成することが確実にできる。
【0056】
また、本発明の第1及び第2の半導体装置の製造方法において、遷移金属化合物膜を形成する工程は、遷移金属酸化物膜を形成する工程と、遷移金属窒化物膜又は遷移金属酸窒化物膜を形成する工程とを少なくとも含むことが好ましい。
【0057】
このようにすると、窒素も含まない高純度の遷移金属酸化物膜を形成することにより、固定電荷が発生することなく本発明の効果が顕著に得られる。これと共に、遷移金属窒化物膜又は遷移金属酸窒化物膜を形成することにより、導入不純物のドーピングを行なう工程においてチャネル領域に対して導入不純物が注入されるのを防ぐことができる。このため、閾値電圧Vtのシフト及びキャリア移動度の低下を抑制する効果の顕著に得られる半導体装置を製造することができる。
【0058】
また、本発明の第1及び第2の半導体装置の製造方法において、遷移金属化合物膜に対し、酸化性雰囲気中、処理温度が800℃以上であり且つ800℃以上の処理温度の持続する時間が0.1秒以下である条件において熱処理を行なう工程を更に備えることが好ましい。
【0059】
このようにすると、遷移金属化合物膜であるゲート絶縁膜中のダングリングボンドを熱処理によって減少させることができるため、リーク電流を更に減少させることができる。
また、800℃以上の処理温度の維持される処理時間が0.1秒以下と短時間であることから、半導体基板としてシリコン基板を用いている場合に、シリコン基板と遷移金属化合物膜との間においてシリコン酸化膜が成長するのを抑制することができる。
【0060】
また、第1及び第2の半導体装置の製造方法において、遷移金属化合物膜上に、シリコン窒化膜を形成する工程を更に備えることが好ましい。
【0061】
このようにすると、形成したシリコン窒化膜によって、導入不純物のドーピングを行なう工程において遷移金属化合物からなるゲート絶縁膜に導入不純物が拡散するのを抑制することができる。このため、閾値電圧Vtのシフト及びキャリア移動度の低下を抑制する本発明の効果を顕著に実現した半導体装置を製造することができる。
【発明の効果】
【0062】
本発明の半導体装置は、遷移金属化合物よりなるゲート絶縁膜を有することからゲートリーク電流が軽減されていると共に、遷移金属化合物の含有する炭素及びハロゲン元素の総量が0.1atomic%以下となっていることから、ゲート絶縁膜中の固定電荷を大幅に削減でき、閾値電圧のシフト及びキャリア移動度の低下を抑制していている。
【発明を実施するための最良の形態】
【0063】
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置について、図面を参照して説明する。
【0064】
図1は、第1の実施形態の半導体装置の構造を模式的に表した図である。
【0065】
半導体基板の一例としてのp型のシリコン基板101上に、絶縁膜からなるトレンチ分離領域102が形成されている。また、シリコン基板101上のトレンチ分離領域102によって区画された領域に、例えば膜厚0.5nmのシリコン酸化膜103が形成されている。
【0066】
更に、シリコン酸化膜103上に、例えば膜厚4nm且つ含有する炭素及びハロゲン元素の総量が0.1atomic%以下であるHfO2 膜104が形成されている。ここでは、99.999atomic%以上の純度を有するHfO2 膜104が形成されている。
【0067】
但し、HfO2 膜104膜の純度は、Hfに対して0.3atomic%程度混在しているZrについては計算から除外した数値である。ZrはHfと性質の類似した金属であるから、本実施形態において、Hfに対する0.3atomic%程度のZrの混在の影響は無視できる。また、以後本明細書中において、Hf又はHfの化合物について純度を言う場合、いずれもZrの混在については除外した値を用いることにする。
【0068】
ここで、シリコン酸化膜103及びHfO2 膜104は、いずれもゲート絶縁膜として機能する。
【0069】
HfO2 膜104上には、例えばn型の多結晶シリコン膜からなるゲート電極105が形成されている。また、シリコン基板101におけるゲート電極105の両側の表面領域に、n型のエクステンション領域106が形成されている。
【0070】
また、シリコン酸化膜103、HfO2 膜104及びゲート電極105の側面を覆うように、側壁絶縁膜107が形成されている。
【0071】
更に、シリコン基板101におけるエクステンション領域106の両側の表面領域に、
n型のソース領域及びドレイン領域(以後、ソース・ドレイン領域108と呼ぶ)が形成されている。
【0072】
第1の実施形態の半導体装置によると、ゲート絶縁膜として純度99.999atomic%以上のHfO2 膜104が形成されており、HfO2 膜104のEOTは例えば1.2nmとなっている。この構成により、ゲート電極105とシリコン基板101との間及びゲート電極105とソース・ドレイン領域108との間のリーク電流は極めて小さくなっている。具体的には、EOTの等しいシリコン酸化膜を用いる場合に比べてゲートリーク電流を2桁から3桁低減している。
【0073】
また、本実施形態の半導体装置に係る閾値電圧Vtのシフト量は、本実施形態の半導体装置のゲート絶縁膜と同等のEOTを有し且つSiO2 をゲート絶縁膜とする従来の半導体装置をリファレンスとした場合、nチャネルトランジスタでは正方向に0.1V以内、pチャネルトランジスタでは負方向に0.1Vの範囲内であった。
【0074】
また、本実施形態の半導体装置において、キャリア移動度は、SiO2 膜を用いた従来の半導体装置と比較すると70%から80%の範囲の値であった。炭素等による汚染の大きい従来のHfO2 膜を用いた半導体装置の場合は、SiO2 膜を用いた従来の半導体装置に比べて50%から60%の範囲の値であるから、HfO2 膜を高純度にしたことによってキャリア移動度の低下を軽減している。
【0075】
以上のように、第1の実施形態の半導体装置は、含有する炭素及びハロゲン元素の総量が0.1atomic%以下であるHfO2 膜104をゲート絶縁膜として利用することにより、リーク電流を軽減すると共に、閾値電圧Vtのシフト及びキャリア移動度の低下を抑制している。これは、次のような理由による。つまり、高純度のゲート絶縁膜(HfO2 膜104)を用いることによって、熱処理等の際に導入不純物がHfO2 膜104から外向拡散してHfO2 膜104中に欠陥を生じることを防ぐことができる。このため、ソース・ドレイン領域108等形成のために導入不純物を導入する際に、HfO2 膜104中における導入不純物の拡散が欠陥によって加速されるのを防ぐことができる。これにより、HfO2 膜104中に固定電荷が生じるのを防ぐことができる。以上の結果から、固定電荷が原因となって発生する閾値電圧Vtのシフト及びキャリア移動度の低下を抑制することができる。
【0076】
次に、第1の実施形態の半導体装置の製造方法について、図面を参照して説明する。
【0077】
図2(a)〜(c)及び図3(a)、(b)は、第1の実施形態の半導体装置の各製造工程を模式的に表す断面図である。
【0078】
まず、図2(a)に示すように、半導体基板の一例としてのp型のシリコン基板101上に、公知の製造方法を用いて、溝に絶縁膜を埋め込んだ構造を有するトレンチ分離領域102を形成する。
【0079】
次に、図2(b)に示すように、シリコン基板101上に、例えば過酸化水素水を含む液を用いた洗浄及び水洗等の工程によって、例えば膜厚0.5nmのシリコン酸化膜103を形成する。
【0080】
更に、シリコン酸化膜103上に、遷移金属の一例としてHfをターゲットに用い、スパッタ法によって例えば0.5nm以上で且つ3nm以下の範囲の膜厚を有するHf金属膜109を形成した。
【0081】
ここで、スパッタに用いるターゲットとしては、99.999atomic%以上の純度を有する金属Hfを用いた。但し、該純度は、前記したように、約0.3atomic%程度混在するZrについては計算から除外されている。このようなターゲットを用いたスパッタを行なうことによって、炭素及びハロゲン元素の総量が0.1atomic%以下であるHf金属膜を確実に形成することができる。
【0082】
ここで、シリコン酸化膜103は、アンモニアガス中におけるプラズマ窒化処理等によって、窒素を含むシリコン酸化膜としてもよい。このようにすると、後に形成するゲート電極105に対して導入不純物をドープする際にシリコン基板101の表面に導入不純物が拡散するのを防止する効果と、Hf金属膜109形成の際にシリコン基板101の表面が酸化されるのを防止する効果(言い換えると、シリコン酸化膜103が成長するのを防ぐ効果)とが得られる。
【0083】
次に、図2(c)に示したように、ラジカル酸素を照射することによってHf金属膜109を変質させ、HfO2 膜104とする。具体的には、例えば、約100PaのArと窒素との混合雰囲気中において、シリコン基板101の温度を約400℃に保ちながら、シリコン基板101に対してラジカル酸素を10分間照射する等の処理を行なう。このような処理によって、Hf金属膜109は完全に酸化され、高純度のHfO2 膜104を得ることができる。
【0084】
続いて、HfO2 膜104上に、CVD等の技術を用い、ゲート電極となる多結晶シリコン膜105aを例えば約250nmの膜厚に形成する。
【0085】
次に、公知のリソグラフィ技術等を用いて多結晶シリコン膜105aにおけるゲート電極形成領域上に、レジストパターン(図示省略)を形成する。続いて、該レジストパターンをマスクとし、HBr又はCl2 等のハロゲンガスプラズマを用いたドライエッチング等の方法により、多結晶シリコン膜105aをエッチングする。これによって、図3(a)に示したようにゲート電極105を形成する。この際、HfO2 膜104及びシリコン酸化膜103におけるゲート電極105の外側の部分も除去される。
【0086】
次に、シリコン基板101上におけるゲート電極105の両側の領域に、導入不純物を導入し更に熱処理を行なうことにより、エクステンション領域106を形成する。このためには、ゲート電極105をマスクとするイオン注入等の方法を用い、nチャネルMOSFET(Metal Oxide Semiconductor Feild Effect Transistor )であればAs等のn型不純物を導入し、またpチャネルMOSFETであればB等のp型不純物を導入する。
【0087】
次に、例えばフッ化水素酸を含む水溶液等を用いて1分間程度のウェットエッチングを行なうことにより、ゲート電極105の下側以外に残存するシリコン酸化膜103及びHfO2 膜104は完全に除去される。
【0088】
次に、シリコン基板101上に例えば100nmから200nm程度の膜厚のCVD絶縁膜を形成した後、例えばCF4 /CHF3 ガスプラズマを用いた異方性エッチング等(anisotropic etching )によりこの膜をエッチングする。これによって、図3(b)に示すように、シリコン酸化膜103、HfO2 膜104及びゲート電極105の側面を覆うように側壁絶縁膜107を形成する。尚、CVD絶縁膜としては、例えばシリコン酸化膜又はシリコン窒化膜等を使用する。
【0089】
次に、ゲート電極105及び側壁絶縁膜107をマスクとして、シリコン基板101に導入不純物を導入することにより、該領域にソース・ドレイン領域108を形成する。この際、nチャネルMOSFETであればAsなどのn型不純物を導入し、またpチャネル
MOSFETであればB等のp型不純物を導入する。
【0090】
この後、スパイクRTA(Rapid Thermal Annealing)技術を用いて、窒素ガス雰囲気中における反応温度約900℃の熱処理を行なった。これにより、ソース・ドレイン領域108が活性化される。これと共に、HfO2 膜104中のダングリングボンドを熱処理によって減少させることができるため、リーク電流を更に減少させることができる。
【0091】
この後、層間絶縁膜及び配線等を通常の手段によって形成することにより、第1の実施形態の半導体装置を製造できる。
【0092】
以上のようにして製造される第1の実施形態の半導体装置と、従来の製造方法によってHfO2 膜を形成した半導体装置とのそれぞれについて、HfO2 膜中の残留不純物量と閾値電圧Vtシフトとの関係を図4に示す。
【0093】
図4のグラフは、高誘電率絶縁膜(HfO2 膜)に残留する成膜不純物量(炭素量)と、ゲート絶縁膜がシリコン酸化膜である半導体装置をリファレンスとする閾値電圧Vtシフト量との関係を片対数グラフによって示している。
【0094】
従来の製造方法であるMOCVD法によってHfO2 膜を製造した場合、図4に示したように、成膜不純物量はatomic%において1%から数%程度であり、閾値電圧Vtシフトは0.5〜0.6V程度となっている。これに対し、スパッタによってHfO2 膜を製造した第1の実施形態の半導体装置の場合は、同じく図4に示したように、成膜不純物がatomic%において0.01%以下であり、閾値電圧Vtシフトは0.1V以下となっている。
【0095】
また、図4に破線によって示したように、成膜不純物量が1atomic%程度以下となる領域において閾値電圧Vtシフトは急激に減少すると考えられている。このため、成膜不純物量が1atomic%以下、より望ましくは0.1atomic%以下であるHfO2 膜を用いると、閾値電圧Vtシフトを抑制した高誘電率絶縁膜を実現できる。特に、99.999atomic%以上の純度を有するターゲットを用いるスパッタ法によって成膜を行なうと、前記のような不純物量のHfO2 膜は確実に実現できる。前記のスパッタ法をによると不純成膜物量が0.01atomic%以下であるようなHfO2 膜も実現可能であり、このような不純物量のHfO2 膜を用いれば、更に確実に閾値電圧Vtシフトを抑制できる。
【0096】
(第2の実施形態)
次に、本発明の第2の実施形態に係る半導体装置とその製造方法について、図面を参照して説明する。
【0097】
図5(a)〜(c)及び図6(a)、(b)は、第2の実施形態の半導体装置の各製造工程を模式的に表す断面図である。
【0098】
まず、図5(a)に示すように、半導体基板の一例としてのp型のシリコン基板101上に、公知の製造方法を用いて、溝に絶縁膜を埋め込んだ構造を有するトレンチ分離領域102を形成する。
【0099】
次に、図5(b)に示すように、シリコン基板101上に例えば約0.5nmの膜厚を有するシリコン酸化膜103を形成する。これは、例えば過酸化水素水を含む液を用いた洗浄及び水洗等の工程によって行なう。
【0100】
更に、Arと酸素の混合雰囲気中におけるHfをターゲットとして用いる反応性スパッ
タ法により、シリコン酸化膜103上に、例えば膜厚1.0nm以上で且つ2.0nm以下のHfO2 膜104を形成する。
【0101】
ここで、スパッタに用いるターゲットとしては、99.999atomic%以上の純度を有する金属Hfを用いた。このようなターゲットを用いた反応性スパッタ法を用いると、炭素及びハロゲン元素の総量が0.1atomic%以下であるHfO2 膜104を確実に形成することができる。
【0102】
次に、酸素雰囲気中でXeランプ光を照射することにより、シリコン基板101、シリコン酸化膜103及びHfO2 膜104に対し、1ミリ秒以上で且つ20ミリ秒以下程度の時間、800℃以上の処理温度に加熱してアニールを行なった。
【0103】
このような、酸素雰囲気中における処理温度800℃以上という高温の熱処理により、HfO2 膜104に存在する酸素欠陥に対して酸素が補われ、HfO2 膜104の絶縁性が向上する。
【0104】
尚、本実施例ではXeランプ光の照射にるアニールを行なったが、このような短時間の熱処理であるから、レーザーアニールなどの表面近傍を局所的に加熱することのできる加熱法を用いることがより望ましい。
【0105】
ここで、HfO2 中における酸素原子の拡散係数は不明であるが、シリコン中の不純物と同程度であると仮定する。具体的には、シリコン中のホウ素の拡散係数Dは、1000℃においては10-14 cm2 /sec 程度であるから、HfO2 中における酸素原子の拡散係数も1000℃において、このような値を取るものと仮定する。このような拡散係数をもってHfO2 中における酸素原子がランダムな移動をすると考えると、例えば処理温度800℃且つ処理時間0.01秒の熱処理による拡散長は0.1nm程度となる。この拡散長は、シリコン結晶における最近接原子間距離0.24nmよりも小さい値であるから、酸素原子は大きく移動することなく出発位置の近傍に留まっている。この結果、HfO2 膜104とシリコン基板101との間に形成されているシリコン酸化膜103は、ほとんど成長しないと考えられる。
【0106】
実際に前記の条件で熱処理を行なうと、シリコン酸化膜103の膜厚の増加は0.2nmと僅かであった。
【0107】
次に、図5(c)に示すように、HfO2 膜104上に例えばLPCVD(Low Pressure Chemical Vapor Deposition)法等より、0.5nm以上で且つ0.8nm以下程度の膜厚を有するシリコン窒化膜110を形成した。ここで、シリコン窒化膜110が厚い膜となっているほどEOT(シリコン酸化膜換算膜厚)が大きくなるため、これを避ける目的で、シリコン窒化膜110の膜厚は1nm以下に設定する。
【0108】
続いて、シリコン窒化膜110上に、ゲート電極となる多結晶シリコン膜105aを約250nmの膜厚となるように形成する。
【0109】
次に、公知のリソグラフィ技術を用いてゲート電極を形成するためのレジストパターン(図示省略)を形成し、該レジストパターンをマスクとする塩素ガスを用いたプラズマエッチング処理等を行なう。これによって、シリコン酸化膜103、HfO2 膜104及び多結晶シリコン膜105をエッチングし、図6(a)に示したようにゲート電極105を形成した。
【0110】
更に、ゲート電極105をマスクとするイオン注入等の方法により、シリコン基板10
1のゲート電極105の両側の表面領域にエクステンション領域106を形成する。ここで、nチャネルMOSFETであればAs等のn型不純物を導入し、またpチャネルMOSFETであればB等のp型不純物を導入する。
【0111】
次に、シリコン基板101上に例えば100nmから200nm程度の膜厚のCVD絶縁膜を形成した後、例えばCF4 /CHF3 ガス等のフロンガスプラズマを用いた異方性エッチング等によって該CVD絶縁膜をエッチングする。これによって、図6(b)に示したように、シリコン酸化膜103、HfO2 膜104、シリコン窒化膜110及びゲート電極105の側面を覆うように側壁絶縁膜107を形成する。尚、CVD絶縁膜としては、シリコン酸化膜又はシリコン窒化膜等を使用する。
【0112】
続いて、ゲート電極105及び側壁絶縁膜107をマスクとして、シリコン基板101上のゲート電極105及び側壁絶縁膜107の両側の領域に導入不純物を導入し、該領域にソース・ドレイン領域108を形成する。この際、nチャネルMOSFETであればAsなどのn型不純物を導入し、またpチャネルMOSFETであればB等のp型不純物を導入する。
【0113】
次に、例えば窒素ガス雰囲気中における処理時間1分間且つ処理温度950℃の条件等において、RTA(Rapid Thermal Annealing)装置等を用いた熱処理を行なった。これによって、ソース・ドレイン領域108が活性化される。
【0114】
この後、層間絶縁膜及び配線等を通常の手段によって形成することにより、例えばnチャネルMOSトランジスタを含む第2の実施形態の半導体装置を製造できる。
【0115】
以上のようにして形成された、図6(b)に構造を示す第2の実施形態の半導体装置は、第1の実施形態の半導体装置と同様に、含有する炭素及びハロゲン元素の総量が0.1atomic%以下であるHfO2 膜104を含むゲート絶縁膜を有している。これに加えて、HfO2 膜104の上且つゲート電極105の下に、シリコン窒化膜110が形成されている。
【0116】
このような構造を有する結果、第2の実施形態の半導体装置が有するゲート絶縁膜の電気的な酸化膜換算膜厚(EOT)は、最小で例えば1.3nmであった。
【0117】
このような構造となっていることから、第2の実施形態の半導体装置のゲート電極105とシリコン基板101と間に1Vの電圧を印加した際のリーク電流は、膜厚1.3nmのシリコン酸化膜を用いる半導体装置の場合に比べて2桁以上小さい値となっていた。つまり、同じEOTのシリコン酸化膜を有する半導体装置と比較して、リーク電流を2桁以上抑制している。
【0118】
また、第2の実施形態の半導体装置において形成されているシリコン窒化膜110は、高密度であるためホウ素等の導入不純物の拡散を抑止する効果が高く、HfO2 膜104に到達する導入不純物量を減少することができる。このようにして、シリコン窒化膜110が形成されていることにより、導入不純物に起因して発生する固定電荷を減少し、キャリア移動度の低下を軽減することができる。
【0119】
更に、比較のため、第2の実施形態の半導体装置のゲート絶縁膜と同等のEOTを有するシリコン酸化膜をゲート絶縁膜とする半導体装置を製造した。これには、HfO2 膜104を形成する工程を除いて第2の実施形態の半導体装置の製造方法と同様の製造方法を用いた。
【0120】
このような、ゲート絶縁膜としてシリコン酸化膜を用いた従来の半導体装置と比較すると、閾値電圧Vtの差はpチャネル及びnチャネルのどちらの場合にも0.1V以内であり、誤差範囲と考え得る値であった。
【0121】
また、第2の実施形態の半導体装置が有するMOSFETの飽和電流は、高純度のHfO2 膜をゲート絶縁膜として使用していることにより、炭素等による汚染の大きい従来のHfO2 膜を用いた半導体装置に比べて10%から20%程度増加している。つまり、HfO2 膜を高純度にしたことによってキャリア移動度の低下を軽減していると考えられる。具体的なキャリア移動度は、SiO2 膜を用いた従来の半導体装置と比較すると、80%から90%の範囲の値であった。
【0122】
炭素等による汚染の大きい従来のHfO2 膜を用いた半導体装置の場合は、SiO2 膜を用いた従来の半導体装置に比べて50%から60%の範囲の値であるから、HfO2 膜を高純度にしたことによってキャリア移動度の低下を軽減している。また、第1の実施形態に係る半導体装置の場合には、SiO2 膜を用いた従来の半導体装置と比較すると70%から80%の範囲の値であるから、シリコン窒化膜110が形成されていることによってもキャリア移動度の低下を軽減していると考えられる。
【0123】
以上のように、第2の実施形態の半導体装置は、含有する炭素及びハロゲン元素の総量が0.1atomic%以下であるHfO2 膜104をゲート絶縁膜として利用することにより、閾値電圧Vtのシフト及びキャリア移動度の低下を抑制している。
【0124】
これに加え、シリコン窒化膜110が形成されていることから、イオン注入の際に導入不純物がチャネル領域にまで突き抜けるのを防ぐことができ、ゲート絶縁膜中、ゲート絶縁膜とチャネル領域との界面及びゲート絶縁膜とゲート電極との界面における固定電荷を減少させることができる。これによって、キャリア移動度の低下を軽減している。
【0125】
また、第2の実施形態の半導体装置の製造方法においては、99.999atomic%以上の純度を有するHf金属をターゲットとして用いる反応性スパッタ法により、含有する炭素及びハロゲン元素の総量が0.01atomic%以下であるHfO2 膜を実現している。
【0126】
(第3の実施形態)
次に、本発明の第3の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。
【0127】
図7(a)〜(c)及び図8(a)、(b)は、第3の実施形態の半導体装置の各製造工程を模式的に表す断面図である。
【0128】
まず、図7(a)に示すように、半導体基板の一例としてのp型のシリコン基板101上に、公知の製造方法を用いて、溝に絶縁膜を埋め込んだ構造を有するトレンチ分離領域102を形成する。
【0129】
次に、図7(b)に示すように、シリコン基板101上に例えば約0.5nmの膜厚を有するシリコン酸化膜103を形成する。これは、例えば過酸化水素水を含む液を用いた洗浄及び水洗等の工程によって行なう。
【0130】
更に、Ar、窒素及び酸素の混合雰囲気中におけるHfの反応性スパッタ法により、シリコン酸化膜103上に、例えば膜厚1nmのHfON膜111を形成した。続いて、気体雰囲気をAr及び酸素の混合雰囲気に変更し、HfON膜111上に、例えば膜厚1.5nm以上で且つ2.0nm以下のHfO2 膜104を形成する。
【0131】
ここで、スパッタに用いるターゲットとしては、99.999atomic%以上の純度を有する金属Hfを用いた。このようなターゲットを用いた反応性スパッタ法を用いると、含有する炭素及びハロゲン元素の総量が0.1atomic%以下であるHfO2 膜104及びHfON膜111を確実に形成することができる。
【0132】
次に、図7(c)に示したように、HfO2 膜104上に、ゲート電極となる多結晶シリコン膜105aを例えば約250nmの膜厚に形成する。
【0133】
続いて、公知のリソグラフィ技術等を用いて多結晶シリコン膜105a上にゲート電極を形成するためのレジストパターン(図示省略)を形成する。この後、該レジストパターンをマスクとしてHBr又はCl2 等のハロゲンガスプラズマを用いたドライエッチング等の方法により、多結晶シリコン膜105a、HfO2 膜104、HfON膜111及びシリコン酸化膜103をエッチングして、図8(a)に示したようにゲート電極105を形成する。
【0134】
次に、シリコン基板101上におけるゲート電極105の両側の領域に、不純物を導入した後、熱処理を行なうことにより、エクステンション領域106を形成する。このためには、ゲート電極105をマスクとして用いたシリコン基板101に対するイオン注入等の方法により、nチャネルMOSFETであればAs等のn型不純物を導入し、またpチャネルMOSFETであればB等のp型不純物を導入する。また、熱処理は、例えば処理温度900℃のスパイクRTA処理等として行なう。
【0135】
次に、シリコン基板101上に例えば100nmから200nm程度の膜厚のCVD絶縁膜を形成した後、例えばCF4 /CHF3 等のフロンガスプラズマを用いた異方性エッチング等によりこの膜をエッチングする。これによって、図8(b)に示すように、シリコン酸化膜103、HfON膜111、HfO2 膜104及び多結晶シリコン膜105の側面を覆うように側壁絶縁膜107を形成する。尚、CVD絶縁膜としては、例えばシリコン酸化膜又はシリコン窒化膜等を使用する。
【0136】
次に、ゲート電極105及び側壁絶縁膜107をマスクとして、シリコン基板101上のゲート電極105及び側壁絶縁膜107の両側の領域に不純物を導入し、該領域にソース・ドレイン領域108を形成する。この際、nチャネルMOSFETであればAsなどのn型不純物を導入し、またpチャネルMOSFETであればB等のp型不純物を導入する。
【0137】
次に、RTA技術を用いて、窒素雰囲気中における処理温度950℃且つ処理時間一分間の熱処理を行なった。これにより、ソース・ドレイン領域108が活性化される。
【0138】
この後、層間絶縁膜及び配線等を通常の手段によって形成することにより、例えばnチャネルMOSトランジスタを含む第3の実施形態の半導体装置を製造できる。
【0139】
以上のようにして形成された、図8(b)に構造を示す第3の実施形態の半導体装置は、第1の実施形態の半導体装置と同様に、含有する炭素及びハロゲン元素の総量が0.1atomic%以下であるHfO2 膜104を含むゲート絶縁膜を有している。
【0140】
ここで、HfO2 膜104は窒素を含まない高純度のHfO2 膜であるから、固定電荷の発生が極めて少ない。この結果、第2の実施形態の半導体装置と同等のEOTを有し且つシリコン酸化膜をゲート絶縁膜として用いている半導体装置と比較すると、閾値電圧Vtの違いはpチャネル及びnチャネルのいずれにおいても0.1V以内であり、誤差範範
囲内であった。
【0141】
また、第3の実施形態の半導体装置では、シリコン酸化膜103の上で且つHfO2 膜104の下に、HfON膜111が形成されている。HfON膜111は、エクステンション領域106及びソース・ドレイン領域108に不純物を導入する際等に、導入される不純物がシリコン酸化膜103及びチャネル領域等に導入されるのを防ぐ機能を有する。このようにして、HfON膜111を形成することにより、ゲート絶縁膜中、ゲート絶縁膜とチャネル領域との界面及びゲート絶縁膜とゲート電極との界面において固定電荷が生じるのを抑制し、キャリア移動度の低下を抑制することができる。
【0142】
第3の実施形態の半導体装置は、EOTが最小で例えば1.3nmであるゲート絶縁膜を有している。また、ゲート電極105とシリコン基板101と間に1Vの電圧を印加した際のリーク電流は、膜厚1.3nmのシリコン酸化膜を用いる半導体装置の場合に比べて2桁以上小さい値となっていた。つまり、同じEOTのシリコン酸化膜を有する半導体装置と比較して、リーク電流を2桁以上抑制している。
【0143】
以上のように、第3の実施形態の半導体装置は、含有する炭素及びハロゲン元素の総量が0.1atomic%以下であるHfO2 膜104をゲート絶縁膜として利用している。これにより、HfO2 膜104において、熱処理等における成膜不純物の外向拡散による欠陥の生成が抑制されている。このため、HfO2 膜104中において導入不純物の拡散が抑制され、HfO2 膜104中の固有電荷の発生が抑制されている。この結果、閾値電圧Vtのシフト及びキャリア移動度の低下が抑制されている。
【0144】
また、HfON膜111が形成されていることから、シリコン酸化膜103及びチャネル領域等に不純物が導入されるのを抑制することができ、ゲート絶縁膜中、ゲート絶縁膜とチャネル領域との界面及びゲート絶縁膜とゲート電極との界面において固定電荷を低減することができるため、キャリア移動度の低下を抑制している。
【0145】
また、第3の実施形態の半導体装置の製造方法においては、99.999atomic%以上の純度を有するHf金属をターゲットとして用いる反応性スパッタ法により、含有する炭素及びハロゲン元素の総量が0.1atomic%以下であるHfO2 膜を実現している。
【0146】
尚、第1、第2及び第3の実施形態において、半導体基板として、p型のシリコン基板を用いている。しかし、これに限るものではなく、n型のシリコン基板であっても良いし、他の基板を用いることもできる。
【0147】
また、第1、第2及び第3の実施形態において、ゲート電極105は、多結晶シリコン膜を用いて形成してる。しかし、多結晶シリコンの代わりにSiGeを用いても良く、このようにするとゲート電極の低抵抗化が可能となる。また、更に他の材料を用いることを除外するものではない。
【0148】
また、第1、第2及び第3の実施形態において、高誘電率絶縁膜である遷移金属化合物膜の材料としてHf酸化物を使用した。しかし、Hfの他に、ZrやLa、Ce、Pr、Nd及びY等の遷移金属を使用しても良い。また、遷移金属ではないが、Alを用いて同様の効果を実現することも可能であり、いわゆる高誘電率絶縁材料と呼ばれる絶縁物を利用すれば、同様の効果が得られる。
【産業上の利用可能性】
【0149】
本発明の半導体装置は、高純度の遷移金属化合物膜を含むゲート絶縁膜を有し、リーク電流を低減すると共に閾値電圧のシフト及びキャリア移動度の低下を抑制する半導体装置
として有用である。
【図面の簡単な説明】
【0150】
【図1】本発明の第1の実施形態の半導体装置の構造を模式的に示す図である。
【図2】図2(a)〜図2(c)は、本発明の第1の実施形態の半導体装置の製造工程のうち、ゲート絶縁膜105aの形成までを模式的に示す断面図である。
【図3】図3(a)及び図3(b)は、本発明の第1の実施形態の半導体装置の製造工程のうち、ソース・ドレイン領域108の形成までを模式的に示す断面図である。
【図4】HfO2 膜を含むゲート絶縁膜を有する半導体装置において、HfO2 膜中に残留する不純物量と閾値電圧のシフト量の関係を表す図である。
【図5】図5(a)〜図5(c)は、本発明の第2の実施形態の半導体装置の製造工程のうち、ゲート絶縁膜105aの形成までを模式的に示す断面図である。
【図6】図6(a)及び図6(b)は、本発明の第2の実施形態の半導体装置の製造工程のうち、ソース・ドレイン領域108の形成までを模式的に示す断面図である。
【図7】図7(a)〜図7(c)は、本発明の第3の実施形態の半導体装置の製造工程のうち、ゲート絶縁膜105aの形成までを模式的に示す断面図である。
【図8】図8(a)及び図8(b)は、本発明の第3の実施形態の半導体装置の製造工程のうち、ソース・ドレイン領域108の形成までを模式的に示す断面図である。
【符号の説明】
【0151】
101 シリコン基板
102 トレンチ分離領域
103 シリコン酸化膜
104 HfO2
105 ゲート電極
105a 多結晶シリコン膜
106 n型エクステンション領域
107 側壁絶縁膜
108 n型ソース・ドレイン領域
109 Hf金属膜
110 シリコン窒化膜
111 HfON膜

【特許請求の範囲】
【請求項1】
高誘電率材料である遷移金属化合物からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、n型又はp型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなるゲート電極とを備え、
前記ゲート絶縁膜に含まれる炭素及びハロゲン元素の総量が0.1atomic%以下であることを特徴とする半導体装置。
【請求項2】
前記遷移金属は、ハフニウム、ジルコニウム、ランタン、セリウム、プラセオジウム、ネオジウム及びイットリウムのいずれか一つであることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記遷移金属化合物は、遷移金属酸化物、遷移金属窒化物及び遷移金属酸窒化物のいずれか一つであることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記ゲート絶縁膜は、遷移金属酸化物膜と、遷移金属窒化物膜又は遷移金属酸窒化物膜とを少なくとも含む積層構造となっていることを特徴とする請求項1又は2に記載の半導体装置。
【請求項5】
前記ゲート絶縁膜と前記ゲート電極との間にシリコン窒化物膜を更に備えることを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
【請求項6】
半導体基板上に、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属化合物膜を形成する工程と、
前記遷移金属化合物膜上に、n型又はp型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなる導電膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項7】
前記遷移金属化合物膜を形成する工程は、酸素雰囲気下において所定の純度の遷移金属をスパッタリングすることにより、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属酸化物膜を形成する工程を含むことを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項8】
前記遷移金属化合物膜を形成する工程は、窒素雰囲気下において所定の純度の遷移金属をスパッタリングすることにより、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属窒化物膜を形成する工程を含むことを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項9】
前記遷移金属化合物膜を形成する工程は、酸素及び窒素の混合雰囲気下において所定の純度の遷移金属をスパッタリングすることにより、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属酸窒化物膜を形成する工程を含むことを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項10】
前記所定の純度は、99.999atomic%以上の純度であることを特徴とする請求項7〜9のいずれか一つに記載の半導体装置の製造方法。
【請求項11】
半導体基板上に、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である遷移金属膜を形成する工程と、
前記遷移金属膜に対して熱処理を行なうことによって遷移金属化合物膜を形成する工程と、
前記遷移金属化合物膜上に、n型又はp型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなる導電膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項12】
前記遷移金属膜を形成する工程は、所定の純度の遷移金属をスパッタリングすることによって、含有する炭素及びハロゲン元素の総量が0.1atomic%以下である前記遷移金属膜を形成する工程を含むことを特徴とする請求項11に記載の半導体装置の製造方法。
【請求項13】
前記所定の純度は、99.999atomic%以上の純度であることを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項14】
前記遷移金属化合物膜を形成する工程は、熱処理を酸素雰囲気中で行なうことによって遷移金属酸化物膜を形成する工程を含むことを特徴とする請求項11〜13のいずれか一つに記載の半導体装置の製造方法。
【請求項15】
前記第遷移金属化合物膜を形成する工程は、熱処理を窒素雰囲気中で行なうことによって遷移金属窒化物膜を形成する工程を含むことを特徴とする請求項11〜13のいずれか一つに記載の半導体装置の製造方法。
【請求項16】
前記第遷移金属化合物膜を形成する工程は、熱処理を酸素及び窒素の混合雰囲気中で行なうことによって遷移金属酸窒化物膜を形成する工程を含むことを特徴とする請求項11〜13のいずれか一つに記載の半導体装置の製造方法。
【請求項17】
前記遷移金属化合物膜を形成する工程は、
遷移金属酸化物膜を形成する工程と、
遷移金属窒化物膜又は遷移金属酸窒化物膜を形成する工程とを少なくとも含むことを特徴とする請求項6又は11に記載の半導体装置の製造方法。
【請求項18】
前記遷移金属化合物膜に対し、酸化性雰囲気中、処理温度が800℃以上に達し且つ800℃以上の処理温度の持続する時間が0.1秒以下である条件において熱処理を行なう工程を更に備えることを特徴とする請求項6〜17のいずれか一つに記載の半導体装置の製造方法。
【請求項19】
前記遷移金属化合物膜を形成する工程の後、
前記遷移金属化合物膜上にシリコン窒化膜を形成する工程を更に備えることを特徴とする請求項6〜18のいずれか一つに記載の半導体装置の製造方法。

【図1】
image rotate

【図2】
image rotate

【図3】
image rotate

【図4】
image rotate

【図5】
image rotate

【図6】
image rotate

【図7】
image rotate

【図8】
image rotate


【公開番号】特開2006−19615(P2006−19615A)
【公開日】平成18年1月19日(2006.1.19)
【国際特許分類】
【出願番号】特願2004−197845(P2004−197845)
【出願日】平成16年7月5日(2004.7.5)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】