説明

半導体装置及びその製造方法

【課題】 低コストで歩留り良く製造でき、ゲート絶縁膜の信頼性が高く、しきい値電圧のばらつきが小さい半導体装置及びその製造方法を提供する。
【解決手段】 金属シリサイド膜4は、ゲート絶縁膜3上にアモルファスSi膜、金属膜及びSi膜5を順次形成し、熱処理によって金属膜をシリサイド化することにより得られる。金属膜の上にSi膜5を形成し、ゲート電極のゲート絶縁膜3側からのシリサイド化反応により金属シリサイド膜4を形成するため、不純物イオンがゲート電極とゲート絶縁膜3との界面に濃縮することが無い。これにより、不純物イオンのゲート絶縁膜3中又はチャネル領域への拡散を抑制し、MISFETのしきい値のばらつきを低減できる。また、ゲート絶縁膜3とゲート電極との界面における不純物の偏析を抑制し、ゲート電極の剥離を防止することができるため、ゲート絶縁膜3の信頼性が高い。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、特にNチャネル型及びPチャネル型のMISFET(Metal Insulator Semiconductor Field Effect Transistor:金属絶縁物半導体電界効果トランジスタ)のゲート電極を金属材料により形成した半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、半導体装置の集積密度を高めて性能を向上させるために、半導体装置の構成要素であるMISFETの微細化が進んでいる。そのため、トランジスタのチャネル長も短くなってきている。しかしながら、チャネル長が短くなると、トランジスタのしきい値が低下してリーク電流が増大するという短チャネル効果が顕著になってくる。この短チャネル効果を抑制するためには、比例縮小の考え方に基づくスケーリング則に従った幾つかの方法が提案されているが、その1つにゲート絶縁膜の薄膜化がある。この方法は、ゲート絶縁膜へ電圧を印加することによりSi基板中に形成される空乏層の制御を容易にし、短チャネル効果を抑制するものである。
【0003】
また、MISFETの微細化とともにゲート電極の抵抗を下げる必要がある。例えば特許文献1(特開平2−288336号公報)には、ゲート電極のポリシリコン膜上にチタン膜又はタンタル膜を形成し、熱処理によってポリシリコン膜表面にシリサイド膜を形成し、ゲート電極の抵抗値を低減する技術が開示されている。
【0004】
しかしながら、不純物をドーピングしたポリシリコンによりMISFETのゲート電極を形成する場合、ゲート絶縁膜の薄膜化によってゲート電極にかかる電場が相対的に強くなり、ゲート電極中にも空乏層が形成される現象が発生する。これにより、ゲート絶縁膜が実質的に厚くなってしまい、短チャネル効果によりMISFETの性能向上が阻害される。また、上述の特許文献1に記載の半導体装置においても、ゲート絶縁膜上にポリシリコン電極が設けられているため、同様の問題がある。
【0005】
そこで、このようなゲート電極の空乏化の問題を解決するために、ゲート電極を金属材料等により形成する方法が提案されている。メタルゲート電極を使用することにより、ゲート電極の空乏化が抑制されると共に、ゲート電極抵抗の低減、及び、ゲート電極からシリコン基板への熱拡散によるボロンの突き抜けの抑制を図ることができるという利点がある。このため、MISFETの開発初期には、Al、W又はWTi等からなるメタルゲート電極が使用されていた。
【0006】
しかしながら、このようなメタルゲート電極には次のような問題点がある。例えば、Alを用いたメタルゲート電極の場合、ソース及びドレインの活性化等を目的として400℃以上の熱処理を行うと、Alの融点が約660℃と低いため、ゲート電極の断線及び周辺領域へのAl原子の拡散等の問題が発生する。また、Wを用いたメタルゲート電極の場合においては、Wはプロセス中に酸化し易く電極抵抗が上昇する等、その特性が変化してしまう。更に、ゲート電極にW及びWTiを使用した場合、これらの材料は耐薬品性が乏しく、基板上の汚れを取り除くための酸洗浄プロセスにおいて溶解してしまう。更にまた、Al、W、WTi又はこれらの窒化物等からなる材料は、一般に、ポリシリコンと比べてドライエッチングによるパターニングが困難である。P型MISFET及びN型MISFETを備えた相補型MISFETにおいて、P型MISFET及びN型MISFETのゲート電極は、夫々に適した仕事関数を持つ材料で形成することが望ましい。しかしながら、Al、W又はWTi等からなる材料はドライエッチングによるパターニングが困難であるため、このようなゲート電極材料として使用することが難しい。また、ゲート絶縁膜上に金属膜を直接設けているため、ドライエッチング又はウエットエッチングによりゲート絶縁膜がダメージを受けてしまい、その信頼性が低下してしまう。
【0007】
これらのメタルゲート電極における問題点を改善するために、種々の方法が提案されている。例えば、非特許文献1(A. Yagishita, et al.,“High Performance Damascene Metal Gate MOSFET's for 0.1μm Regime”,IEEE Transactions on Electron Devices,May 2000,vol.47,No.5,p.1028-1034)には、ポリシリコン膜を用いてMOS構造部を作製した後に、前記ポリシリコン膜のゲート(ダミーゲート)部を除去し、そこに金属電極を埋め込む方法、所謂リプレースメント法又はダマシン法が開示されている。また、この技術においては、ゲート電極とゲート絶縁膜との間にバリア層としてTiN膜を設け、ゲート電極材料とゲート絶縁膜材料との反応を防止している。
【0008】
しかしながら、非特許文献1に記載の半導体装置においては、表面平坦化のためのCMP(Chemical Mechanical Polishing:化学的機械的研磨)プロセスを多用するため、製造コストが上昇してしまう。また、ダミーゲートを取り除いた後にゲート絶縁膜を形成するため、ゲート電極の側壁にも絶縁膜が堆積し、ゲート電極の抵抗が上昇してしまう。また、バリア層として形成されているTiN膜においては、Tiが窒素よりも酸素との親和力が高いので、後の熱処理等によって容易に酸化してしまう虞がある。このため、ゲート絶縁膜の電気的な膜厚が変化してしまうと共に、ゲート電極の仕事関数が変化してしまう。更にまた、P型MISFET及びN型MISFETのゲート電極を夫々異なる金属等の材料で形成する場合には、双方のゲート電極部分を第1の金属等で充填した後に、一方の第1の金属等を除去して第2の金属等を充填するか、又は、一方のゲート電極部分のダミーゲートを残したまま第1の金属等を他方のゲート電極部分に充填し、その後にダミーゲートを除去し第2の金属等を充填する必要がある。この場合に、金属等又はダミーゲートをドライエッチング又はウエットエッチングにより除去するが、その際にゲート絶縁膜がダメージを受けてしまい、信頼性が低下するという懸念がある。
【0009】
また、特許文献2(特開平2000−243853号公報)又は特許文献3(特開平2000−223588号公報)には、金属膜、Si膜又は金属シリサイド膜からなる多層膜をゲート電極に用いる方法が開示されている。特許文献2又は特許文献3には、TiN、W,RuO、Pt、Si又はWシリサイド等の導電膜を積層した構造において、ゲート電極直上、即ちゲート電極下層部の導電層を十分に薄くすることにより、ゲート電極上層部によって仕事関数の制御が可能であり、ゲート電極の空乏化を抑制できると記載されている。
【0010】
しかしながら、特許文献2又は特許文献3に記載の技術においては、金属膜、Si膜又は金属シリサイド膜をスパッタ法等により直接ゲート絶縁膜上に形成しているため、非特許文献1に記載のダマシン法と同様に、P型MISFET及びN型MISFETのゲート電極を夫々異なる金属等の材料で形成する場合には、ゲート絶縁膜がダメージを受けてしまい、信頼性が低下する虞がある。
【0011】
これに対して、非特許文献2(J. Kedzierski, et al.,“Metal-gate FinFET and fully-depleted SOI devices using total gate silicidation”,International Electron Devices Meeting Technical Digest,2000,p.247-250)には、従来のCMOS(Complementary Metal Oxide Semiconductor:相補型金属酸化膜半導体)製造に使用され、ゲート、ソース及びドレインのポリシリコン膜上に金属のシリサイド膜を同時に形成するサリサイド工程において、前記ポリシリコン膜を完全にシリサイド化してゲート電極を形成する技術が開示されている。
【0012】
【特許文献1】特開平2−288336号公報
【特許文献2】特開平2000−243853号公報
【特許文献3】特開平2000−223588号公報
【非特許文献1】A. Yagishita, et al.,“High Performance Damascene Metal Gate MOSFET's for 0.1μm Regime”,IEEE Transactions on Electron Devices,May 2000,vol.47,No.5,p.1028-34
【非特許文献2】J. Kedzierski, et al.,“Metal-gate FinFET and fully-depleted SOI devices using total gate silicidation”,International Electron Devices Meeting Technical Digest,2000,p.247-250
【発明の開示】
【発明が解決しようとする課題】
【0013】
しかしながら、上述の非特許文献2に記載の従来技術においても、以下に示すような問題点がある。非特許文献2に記載の半導体装置においては、ゲート電極とゲート酸化膜との密着性が低く、界面剥離が発生してしまう。また、MISFETのしきい値のばらつきが大きい。更に、不純物が注入されたポリシリコン膜は、不純物が注入されていないポリシリコン膜と比較して金属とのシリサイド化反応温度が高く、サリサイド工程においてより高温の熱処理が必要となる。このため、ソース及びドレイン領域の金属シリサイド膜が相変化してしまう。例えば、NiSi膜がNiSi膜に変化することにより、ソース及びドレインからのリーク電流が増大する虞がある。更にまた、ゲート電極とソース及びドレイン電極は膜厚が大きく異なるため、ゲート電極を完全に金属シリサイドで形成するためには、ゲート電極とソース及びドレイン電極におけるシリサイド化工程を別々に行う必要がある。即ち、通常のサリサイドプロセスを使用することができない。このため、製造コストが上昇してしまう。更にまた、サリサイド工程においては、ゲート電極表面及び側壁を覆うようにNi等の金属を堆積し、ゲート電極のポリシリコン膜をゲート電極表面の金属のみと反応させることが理想である。しかしながら、サリサイド工程における高温加熱により側壁部分に堆積された金属がゲート電極表面に移動し、ゲート電極のポリシリコン膜と反応してしまう。このため、ゲート電極パターンの微細なもの程金属膜とポリシリコン膜の量比が大きくずれてしまい、MISFETのしきい値がばらついてしまう虞がある。更にまた、Co等の金属を使用して金属シリサイド膜を形成する場合、Co原子のSi中への拡散速度がSi原子のCo中への拡散速度より大きいため、Si膜中に空孔が形成され、ゲート電極の抵抗値がばらついてしまう問題がある。
【0014】
本発明はかかる問題点に鑑みてなされたものであって、低コストで歩留り良く製造でき、ゲート絶縁膜の信頼性が高く、しきい値電圧のばらつきが小さい半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0015】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に第1の金属シリサイド膜及び第2の金属シリサイド膜を順次積層して形成されたゲート電極と、を有し、前記ゲート絶縁膜と前記第1の金属シリサイド膜との界面に不純物が濃縮されていないことを特徴とする。
【0016】
本発明に係る他の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に第1の金属シリサイド膜及び第2の金属シリサイド膜を順次積層して形成されたゲート電極と、を有し、前記第1の金属シリサイド膜の不純物濃度は、前記第2の金属シリサイド膜の不純物濃度よりも低いことを特徴とする。
【0017】
これらの半導体装置において、例えば、前記第1の金属シリサイド膜及び第2の金属シリサイド膜は金属膜のシリサイド化により形成されたものである。
【0018】
また、前記第1の金属シリサイド膜の膜厚は、0.1乃至5nmであることが好ましい。第1の金属シリサイド層の膜厚を小さくし、この膜のエッチング工程を短縮でき、ゲート絶縁膜等へのダメージを低減できる。
【0019】
更に、前記ゲート電極は、前記第1の金属シリサイド膜上にSi膜を設け、その上に前記第2の金属シリサイド膜を設けることとしてもよい。
【0020】
更にまた、前記半導体基板の表面にnチャネル領域及びpチャネル領域が設けられており、前記ゲート電極は前記nチャネル領域及び前記pチャネル領域に設けられており、前記nチャネル領域に設けられたゲート電極の第1の金属シリサイド膜は、前記pチャネル領域に設けられたゲート電極の第1のシリサイド膜と異なる材料で形成されているように構成することができる。
【0021】
更にまた、前記nチャネル領域に設けられたゲート電極の第1の金属シリサイド膜及び前記pチャネル領域に設けられたゲート電極の第1の金属シリサイド膜の一方を、1種類の金属シリサイド材料で形成し、他方を一方の金属シリサイド材料を含む2種類の金属シリサイド材料で形成することができる。
【0022】
更にまた、前記第1の金属シリサイド膜は金属とSiを加熱反応させて形成するものであり、前記2種類の金属シリサイド膜の構成材料は、前記加熱反応の温度が異なることが好ましい。
【0023】
更にまた、前記第1の金属シリサイド膜及び前記第2の金属シリサイド膜は、夫々、Ni,Co,Ti、Pd、Ta、V、W、Mo、Hf、Zr、Cr、Y、Pt、Ru、Sc、Mn、Re、Os、La、Ce、Nd、Gd、Dy、Fe、Eu及びNbからなる群から選択された少なくとも1種の金属を含むことが好ましい。
【0024】
本発明に係る第1の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第1の金属膜を形成する工程と、前記第1の金属膜上に第1のSi膜を形成する工程と、前記第1の金属膜をシリサイド化する工程と、前記第1のSi膜上に第2の金属膜を形成する工程と、前記第2の金属膜をシリサイド化する工程と、を有することを特徴とする。
【0025】
また、前記ゲート絶縁膜を形成する工程と、前記第1の金属膜を形成する工程との間に、前記ゲート絶縁膜上に第2のSi膜を形成する工程を設けてもよい。
【0026】
更に、前記第2のSi膜は、アモルファス構造であることが好ましい。
【0027】
更にまた、前記第1の金属膜をシリサイド化する工程と、前記第1のSi膜上に第2の金属膜を形成する工程との間に、前記第1のSi膜の上面以外の前記半導体基板上に絶縁膜を形成する工程を設けることができる。
【0028】
本発明に係る第2の半導体装置の製造方法は、nチャネル領域及びpチャネル領域が設けられた半導体装置の製造方法において、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第1のSi膜を形成する工程と、前記第1のSi膜上に第1の金属膜を形成する工程と、前記nチャネル領域及びpチャネル領域のいずれか一方に形成された前記第1の金属膜を選択的に除去する工程と、前記第1の金属膜上及び前記第1のSi膜上に第3の金属膜を形成する工程と、前記第3の金属膜上に第2のSi膜を形成する工程と、前記第1の金属膜をシリサイド化する工程と、前記第3の金属膜をシリサイド化する工程と、前記第2のSi膜上に第2の金属膜を形成する工程と、前記第2の金属膜をシリサイド化する工程と、を有することを特徴とする。
【0029】
また、前記第2のSi膜は、アモルファス構造であることが好ましい。
【0030】
更に、前記第1の金属膜をシリサイド化する工程における加熱反応の温度は、前記第3の金属膜をシリサイド化する工程における加熱反応温度よりも低いことが好ましい。
【0031】
更にまた、前記第3の金属膜をシリサイド化する工程と、前記第2のSi膜上に第2の金属膜を形成する工程との間に、前記第2のSi膜の上面以外の前記半導体基板上に絶縁膜を形成する工程を有してもよい。
【0032】
本発明に係る第3の半導体装置の製造方法は、nチャネル領域及びpチャネル領域が設けられた半導体装置の製造方法において、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第1の金属膜を形成する工程と、前記nチャネル領域及びpチャネル領域の一方に形成された前記第1の金属膜を選択的に除去する工程と、前記第1の金属膜上及び前記ゲート絶縁膜上に第3の金属膜を形成する工程と、前記nチャネル領域及びpチャネル領域の他方に形成された前記第3の金属膜を選択的に除去する工程と、前記第1及び第3の金属膜上に第1のSi膜を形成する工程と、前記第1の金属膜をシリサイド化する工程と、前記第3の金属膜をシリサイド化する工程と、前記第1のSi膜上に第2の金属膜を形成する工程と、前記第2の金属膜をシリサイド化する工程と、を有することを特徴とする。
【0033】
また、前記ゲート絶縁膜を形成する工程と、前記第1の金属膜を形成する工程との間に、前記ゲート絶縁膜上に第2のSi膜を形成する工程を有してもよい。
【0034】
更に、前記第2のSi膜は、アモルファス構造であることが好ましい。
【0035】
更にまた、前記第3の金属膜をシリサイド化する工程と、前記第1のSi膜上に第2の金属膜を形成する工程との間に、前記第1のSi膜の上面以外の前記半導体基板上に絶縁膜を形成する工程を有してもよい。
【0036】
更にまた、前記第3の金属膜は、夫々、Ni,Co,Ti、Pd、Ta、V、W、Mo、Hf、Zr、Cr、Y、Pt、Ru、Sc、Mn、Re、Os、La、Ce、Nd、Gd、Dy、Fe、Eu及びNbからなる群から選択された少なくとも1種の金属を含むことが好ましい。
【0037】
更にまた、前記第1のSi膜を形成する工程と、前記第1の金属膜をシリサイド化する工程との間に、前記第1のSi膜上に不純物注入阻止膜を形成する工程と、前記不純物注入阻止膜をマスクとして前記半導体基板の表面に不純物を注入する工程と、前記不純物注入阻止膜を選択的に除去する工程と、を有してもよい。
【0038】
更にまた、前記不純物注入阻止膜を選択的に除去する工程と、前記第1の金属膜をシリサイド化する工程との間に、前記半導体基板の表面において不純物が注入された領域にSi膜を選択的に形成する工程を有してもよい。
【0039】
更にまた、前記第1のSi膜を形成する工程と、前記第1の金属膜をシリサイド化する工程との間に、前記半導体基板の表面に不純物を注入する工程と、前記半導体基板の表面において不純物が注入された領域にSi膜を選択的に形成する工程を有してもよい。
【0040】
更にまた、前記第1のSi膜は、アモルファス構造であることが好ましい。
【0041】
更にまた、前記第1及び第2の金属膜は、夫々、Ni,Co,Ti、Pd、Ta、V、W、Mo、Hf、Zr、Cr、Y、Pt、Ru、Sc、Mn、Re、Os、La、Ce、Nd、Gd、Dy、Fe、Eu及びNbからなる群から選択された少なくとも1種の金属を含むことが好ましい。
【0042】
本発明者は、前述の従来技術の課題を解決するため、ゲート電極の剥離及びMISFETのしきい値のばらつきの原因について検討した。その結果、ゲート絶縁膜とゲート電極との界面に、ゲート電極中の不純物が濃縮しており、この不純物の濃縮によってゲート電極が剥離すると共に、濃縮した不純物がゲート絶縁膜中又はチャネル領域へ拡散し、MISFETのしきい値がばらつくという知見を得た。そして、この知見に基づいて、不純物の濃縮を低減する方法について鋭意研究した結果、ゲート絶縁膜上にアモルファスSi膜、金属膜及びSi膜を順次形成し、熱処理によってゲート電極のゲート絶縁膜側からのシリサイド化反応により第1の金属シリサイド膜を形成し、その上に金属膜を形成し、熱処理によって金属膜をシリサイド化させて第2の金属シリサイド膜を形成することにより、不純物がゲート電極とゲート絶縁膜との界面に濃縮することが無いことを見出し、本発明を完成させた。
【0043】
本発明においては、第1の金属シリサイド膜は、ゲート絶縁膜上にアモルファスSi膜、金属膜及びSi膜を順次形成し、熱処理によって前記金属膜をシリサイド化することにより得られる。このように、金属膜の上にSi膜を形成し、ゲート電極のゲート絶縁膜側からのシリサイド化反応により第1の金属シリサイド膜を形成するため、第1の金属シリサイド膜の不純物濃度は、ゲート電極の上部からのシリサイド化反応により形成される第2のシリサイド膜の不純物濃度より低くなる。即ち、ゲート絶縁膜上に第1の金属シリサイド層を設けることにより、不純物がゲート電極とゲート絶縁膜との界面に濃縮することが無い。これにより、不純物のゲート絶縁膜中又はチャネル領域への拡散を抑制し、MISFETのしきい値のばらつきを低減できる。また、ゲート絶縁膜とゲート電極との界面における不純物の偏析を抑制し、ゲート電極の剥離を防止することができるため、ゲート絶縁膜の信頼性が高い。
【発明の効果】
【0044】
本発明によれば、第1の金属シリサイド膜は、ゲート絶縁膜上にアモルファスSi膜、金属膜及びSi膜を順次形成し、熱処理によって金属膜をシリサイド化することにより得られる。金属膜の上にSi膜を形成し、ゲート電極のゲート絶縁膜側からのシリサイド化反応により第1の金属シリサイド膜を形成するため、第1の金属シリサイド膜の不純物濃度は、ゲート電極の上部からのシリサイド化反応により形成される第2の金属シリサイド膜の不純物濃度より低くなる。即ち、ゲート絶縁膜上に第1の金属シリサイド膜を設けることにより、不純物がゲート電極とゲート絶縁膜との界面に濃縮することが無い。これにより、不純物のゲート絶縁膜中又はチャネル領域への拡散を抑制し、MISFETのしきい値のばらつきを低減できる。また、ゲート絶縁膜とゲート電極との界面における不純物の偏析を抑制し、ゲート電極の剥離を防止することができるため、ゲート絶縁膜の信頼性が高い。更に、第1の金属シリサイド膜の厚さが小さいため、この膜のエッチング工程を短縮でき、ゲート絶縁膜へのダメージを低減できると共に、製造コストを低く抑えることができる。従って、低コストで歩留り良く半導体装置を製造できる。
【発明を実施するための最良の形態】
【0045】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第1の実施形態について説明する。図1は本第1実施形態に係る半導体装置を示す断面図である。図1に示すように、本第1実施形態に係る半導体装置においては、Si基板1が設けられており、このSi基板1の表面に個々のMISFETを電気的に分離する素子分離領域2が選択的に形成されている。素子分離領域2は、例えばSi酸化膜等の絶縁膜である。また、素子分離領域2の深さは、例えば100乃至500nmである。また、Si基板1の表面において、素子分離領域2の間が、N型MISFET形成領域10及びP型MISFET領域11となっている。隣り合う素子分離領域2の間の距離は、例えば0.05乃至10μmである。
【0046】
Si基板1の表面のN型MISFET形成領域10及びP型MISFET領域11においては、夫々不純物が注入された2つの拡散領域9が、夫々両端の素子分離領域2に接するように、相互に離隔して形成されている。拡散領域9の幅は、例えば0.1乃至10μmであり、例えば0.2μmである。また、拡散領域9の深さは、例えば50乃至500nmであり、例えば100nmである。更に、拡散領域9の不純物濃度は、例えば1019乃至1021/cmである。また、Si基板1の表面のN型MISFET形成領域10及びP型MISFET領域11においては、夫々、2つの拡散領域9の夫々素子分離領域2と接する側と反対側に、2つのエクステンション領域8が互いに離隔して形成されている。エクステンション領域8は、拡散領域8と同様に不純物が注入された領域であり、トランジスタのしきい値が低下してリーク電流が増大するという短チャネル効果を抑制する効果がある。エクステンション領域8の不純物濃度は、拡散領域9の濃度と同等又は低くなっている。エクステンション領域8の幅は例えば60nmであり、深さは例えば5乃至200nmであり、不純物濃度は例えば1019乃至1021/cmである。
【0047】
また、Si基板1上には、N型MISFET形成領域10及びP型MISFET領域11において、夫々、2つのエクステンション領域8とその間のSi基板表面を覆うようにSi酸窒化膜で形成されたゲート絶縁膜3が設けられている。ゲート絶縁膜3の上には、金属シリサイド膜4、Si膜5及び金属シリサイド膜6がこの順に積層されてなるメタルゲート電極が設けられている。金属シリサイド膜4は、ゲート絶縁膜4上にアモルファスSi膜、金属膜及びSi膜5を順次形成し、熱処理によって金属膜をシリサイド化することにより得られる。金属膜とSi膜とのシリサイド化反応においては、Si膜中に不純物が存在する場合、その不純物はシリサイド膜中には殆ど取り込まれず、未反応のSi膜中に濃縮される。金属膜の上にSi膜5を形成し、ゲート電極のゲート絶縁膜3側からのシリサイド化反応により金属シリサイド膜4を形成するため、金属シリサイド膜4の不純物濃度はSi膜5の不純物濃度以下となる。金属シリサイド膜6は、Si膜5上に金属膜を形成し、熱処理によってSi膜5の表面のSiと金属膜が反応することにより得られる。金属シリサイド膜4は、例えばCoSiで形成されており、その膜厚は例えば0.1乃至10nmであり、例えば5nm以下である。金属シリサイド膜4の膜厚が0.1nm未満である場合は、ゲート電極の空乏化を抑制する効果が得られないという欠点がある。金属シリサイド膜4の膜厚が5nmを超えると、シリサイド化反応前の金属膜のドライエッチングレートがSi膜の10分の1以下と遅く、他の材料とのエッチングの選択性が乏しいため、他の膜にダメージを与えてしまうという欠点がある。Si膜5の膜厚は、例えば1乃至150nmである。金属シリサイド膜6は、例えばNiSiで形成されており、その膜厚は5乃至150nmである。
【0048】
更に、ゲート絶縁膜3の上にはゲート電極の両側の側面を覆うように側壁7が設けられている。側壁7は例えばSi窒化膜により形成されている。
【0049】
次に、上述の如く構成された本第1実施形態に係る半導体装置の動作について説明する。図1に示すように、ゲート絶縁膜3上に薄い金属シリサイド膜4が設けられていることにより、ゲート絶縁膜3の薄膜化によってゲート電極にかかる電場が相対的に強くなっても、ゲート電極中に空乏層が形成される現象が抑制される。
【0050】
また、金属シリサイド膜4は、ゲート絶縁膜3上にアモルファスSi膜、金属膜及びSi膜5を順次形成し、熱処理によって金属膜をシリサイド化することにより得られる。金属膜の上にSi膜5を形成し、ゲート電極のゲート絶縁膜3側からのシリサイド化反応により金属シリサイド膜4を形成するため、金属シリサイド膜4の不純物濃度は、ゲート電極の上部からのシリサイド化反応により形成される金属シリサイド膜6の不純物濃度より低くなる。即ち、ゲート絶縁膜3上に金属シリサイド膜4を設けることにより、不純物がゲート電極とゲート絶縁膜3との界面に濃縮することが無い。これにより、不純物のゲート絶縁膜3中又はチャネル領域への拡散を抑制し、MISFETのしきい値のばらつきを低減できる。更に、ゲート絶縁膜3とゲート電極との界面における不純物の偏析を抑制し、ゲート電極の剥離を防止することができるため、ゲート絶縁膜3の信頼性が高い。更にまた、第1の金属シリサイド膜の厚さが小さいため、この膜のエッチング工程を短縮でき、ゲート絶縁膜へのダメージを低減できると共に、製造コストを低く抑えることができる。
【0051】
なお、本第1実施形態においては、金属シリサイド膜4及び6として夫々CoSi膜及びNiSi膜を使用した例を示したが、例えば融点が1000℃以上の金属シリサイド膜であればよい。下記表1は、融点が1000℃以上の金属シリサイド膜の代表例を示した表である。
【0052】
【表1】

【0053】
金属シリサイド膜4及び6は、例えば表1に示した金属シリサイドにより形成されていても良く、融点が1000℃以上の他の金属シリサイド又は合金シリサイドで形成されていてもよい。また、本第1実施形態においては、N型MISFET形成領域10及びP型MISFET領域11において、ゲート酸化膜3上の金属シリサイド膜4として同じCoSi膜を使用した例を示したが、金属シリサイド膜を形成する材料が異なっていてもよい。これにより、N型MISFET形成領域10及びP型MISFET領域11において、異なった仕事関数を持つゲート電極が得られる。更に、ゲート酸化膜3上の金属シリサイド膜4はP型MISFET及びN型MISFET夫々に適した仕事関数を持ち、シリサイド化温度が異なる金属のシリサイド膜の組み合わせであることが好ましい。
【0054】
更にまた、本第1実施形態においては、ゲート酸化膜としてSi酸窒化膜を使用した例を示したが、例えばHfSiON等の高誘電率膜を使用してもよい。
【0055】
次に、本発明の第2の実施形態に係る半導体装置の製造方法について説明する。図2(a)乃至(d)並びに図3(a)乃至(d)は、本第2実施形態をその工程順に示す断面図である。図2(a)に示すように、先ず、Si基板の表面に絶縁膜を選択的に形成して、素子分離領域2とする。素子分離領域2は、例えばLOCOS法(Local Oxidation of Silicon法:選択酸化法)又はSTI法(Shallow Trench Isolation法:浅溝絶縁法)によって形成する。次に、図2(b)に示すように、Si基板1の表面に、ラジカル酸窒化法により、ゲート絶縁膜3を0.5乃至3nmの厚さに形成する。ゲート酸化膜3上に、スパッタリング法、CVD法(Chemical Vapor Deposition法:化学気相成長法)又は蒸着法等により、アモルファスSi膜12を形成する。アモルファスSi膜12の膜厚は、例えば0.1乃至10nmである。次に、アモルファスSi膜12上にCo膜13を形成する。Co膜13は、例えばスパッタリング法又はCVD法等により形成し、その膜厚は例えば0.2乃至20nmである。また、アモルファスSi膜12の膜厚は、例えばCo膜の膜厚の0.9倍以下である。アモルファスSi膜12の膜厚がCo膜13の膜厚の0.9倍を超えると、後述の熱処理によるCo膜13のシリサイド化工程において、CoSi膜の形成が完了した後に未反応のアモルファスSi膜12が残留してしまうという欠点がある。次に、Co膜13上にアモルファスSi膜14を形成する。アモルファスSi膜14は、アモルファスSi膜12と同様に、スパッタリング法、CVD法又は蒸着法等により形成し、その膜厚は例えば10乃至150nmである。
【0056】
次に、フォトリソグラフィー法によりレジストをゲート電極形状に加工し、ドライエッチングによって図2(c)に示すようなゲート電極構造を形成する。次に、図2(d)に示すように、熱処理によりCo膜13をアモルファスSi膜12及びアモルファスSi膜14の一部と反応させて、Co膜13をシリサイド化し、CoSi膜15を形成する。
【0057】
次に、図3(a)に示すように、N型MISFET形成領域10において、CoSi膜15及びアモルファスSi膜14をマスクとして使用した自己整合技術によりAsイオンの注入を行い、拡散領域23を形成する。Asイオンの注入量は、例えば1×1014乃至1×1015/cmであり、例えば5×1014/cmである。また、イオン注入時の加速電圧は、例えば2kVである。このとき、P型MISFET形成領域11は、フォトリソグラフィー法により加工したレジストにより被覆し、Asイオンを注入しない。次に、P型MISFET形成領域11を覆っているレジストを剥離し、N型MISFET形成領域10をフォトリソグラフィー法により加工したレジストにより被覆する。P型MISFET形成領域11において、CoSi膜15及びアモルファスSi膜14をマスクとして使用した自己整合技術によりBイオンの注入を行い、拡散領域23を形成する。Bイオンの注入量は、例えば1×1014乃至1×1015/cmであり、例えば5×1014/cmである。また、イオン注入時の加速電圧は、例えば2.5kVである。Bイオンの注入が完了した後、N型MISFET形成領域11を覆っているレジストを剥離する。
【0058】
次に、図3(b)に示すように、CoSi膜15及びSi膜14の周囲にSi窒化膜を堆積し、エッチバック法によってCoSi膜15及びSi膜14の側面を覆うように側壁7を形成する。また、このときのエッチバック工程において、CoSi膜15及び側壁7で覆われていないゲート絶縁膜3も除去される。次に、N型MISFET形成領域10において、アモルファスSi膜14及び側壁7をマスクとして使用した自己整合技術によりAsイオン又はPイオンの注入を行い、拡散領域9を形成する。例えば、Asイオンを注入する場合、Asイオンの注入量は例えば4×1015/cmであり、イオン注入時の加速電圧は例えば8kVである。例えば、Pイオンを注入する場合、Pイオンの注入量は例えば1×1015/cmであり、イオン注入時の加速電圧は例えば10kVである。このとき、P型MISFET形成領域11は、フォトリソグラフィー法により加工したレジストにより被覆し、Asイオン又はPイオンを注入しない。また、拡散領域23において、拡散領域9以外の部分がエクステンション領域8である。このとき、ゲート電極のアモルファスSi膜14へも、不純物が注入される。
【0059】
次に、P型MISFET形成領域11を覆っているレジストを剥離し、N型MISFET形成領域10をフォトリソグラフィー法により加工したレジストにより被覆する。P型MISFET形成領域11において、アモルファスSi膜14及び側壁7をマスクとして使用した自己整合技術によりBイオンの注入を行い、拡散領域9を形成する。Bイオンの注入量は、例えば5×1014乃至2×1016/cmであり、例えば3×1015/cmである。また、イオン注入時の加速電圧は、例えば2kVである。Bイオンの注入が完了した後、N型MISFET形成領域11を覆っているレジストを剥離する。また、拡散領域23において、拡散領域9以外の部分がエクステンション領域8である。このとき、ゲート電極のアモルファスSi膜14へも、不純物が注入される。
【0060】
次に、注入した不純物を活性化するための急速加熱処理(RTA:Rapid Thermal Annealing)を施す。急速加熱処理の温度は例えば900乃至1100℃であり、加熱時間は例えば20秒以下である。
【0061】
次に、図3(c)に示すように、Ni膜16を、素子分離領域2、拡散領域9、ゲート絶縁膜3の側面、側壁7及びアモルファスSi膜14を覆うように形成する。Ni膜16は例えばスパッタリング法又はCVD法等により形成し、その膜厚は例えば10nmである。次に、図3(d)に示すように、熱処理を行い、Ni膜16と、拡散領域9のSi及びアモルファスSi膜14を夫々反応させて、金属シリサイド膜を形成する。熱処理温度は例えば450℃であり、熱処理時間は例えば1分である。これによりアモルファスSi膜14上にNiSi膜17を形成し、拡散領域9に拡散領域のNiSi膜18を形成する。次に、拡散領域9上及びアモルファスSi膜14上以外に形成した未反応のNi膜16をウエットエッチングにより除去する。ウエットエッチングには、例えば硫酸、過酸化水素及び水を1対1対1の割合で混合したエッチング液(以下、SPM液という)を使用する。このようにして、本第2実施形態に係る製造方法により半導体装置が製造される。
【0062】
次に、上述の如く構成された本第2実施形態に係る半導体装置の製造方法の効果について説明する。図2(a)乃至(d)並びに図3(a)乃至(d)に示すように、ゲート絶縁膜3上に薄いアモルファスSi膜12、Co膜13及びアモルファスSi膜14を順次形成してシリサイド化させることにより、ゲート絶縁膜3上に薄いCoSi膜15を形成することができ、薄いアモルファスSi膜12がゲート絶縁膜3とCoSi膜15の間に残留することを防止できる。これにより、ゲート絶縁膜3の薄膜化によってゲート電極にかかる電場が相対的に強くなっても、ゲート電極中にも空乏層が形成される現象が抑制される。
【0063】
また、Co膜13の上にアモルファスSi膜14を形成し、ゲート電極のゲート絶縁膜3側からのシリサイド化反応によりCoSi膜15を形成できるため、CoSi膜15には不純物が濃縮されていない。これにより、不純物のゲート絶縁膜中又はチャネル領域への拡散を抑制し、MISFETのしきい値のばらつきを低減できる。また、ゲート絶縁膜とゲート電極との界面における不純物の偏析を抑制し、ゲート電極の剥離を防止することができる。
更に、Co膜13を薄くすることにより、Co膜13とアモルファスSi膜14とのシリサイド化反応において、Si原子がCo膜13中に移動してアモルファスSi膜14中に空孔が発生することを抑制できる。
【0064】
なお、本第2実施形態においては、ゲート絶縁膜上及びゲート電極上部の金属シリサイド膜としてCoSi膜15及びNiSi膜17を使用した例を示したが、例えば表1に示した金属シリサイドにより形成されていても良く、例えば融点が1000℃以上の他の金属シリサイド又は合金シリサイドで形成されていてもよい。
【0065】
また、本第2実施形態においては、ゲート絶縁膜3の形成方法としてラジカル酸窒化法を使用した例を示したが、他の方法で形成したSi酸窒化膜を使用してもよい。また、例えばHfSiON等の高誘電率膜を使用してもよい。
【0066】
更に、本第2実施形態においては、ゲート電極材料としてアモルファスSi膜12及び14を使用した例を示したが、ポリシリコンを使用してもよい。但し、ポリシリコンの結晶粒径が膜厚に比べて大きい場合には、表面に凹凸が生じ、それによって金属膜とのシリサイド化反応が不均一となってしまう。従って、ポリシリコンをゲート電極材料として使用する場合には、表面が十分に滑らかになる形成条件を選択する必要がある。
【0067】
更にまた、本第2実施形態においては、ゲート絶縁膜3上にアモルファスSi膜12及びCo膜13を順次形成する例を示したが、ゲート絶縁膜3上にCo等の金属膜を直接形成してもよい。金属膜は、例えばCVD法により形成するのが好ましい。金属膜をスパッタリング法により形成する場合には、スパッタ放電によるMISFETへのダメージを軽減するため、スパッタリングのパワーを低くして成膜する必要がある。
【0068】
更にまた、ゲート電極への不純物注入時にゲート電極上部にSi酸化膜又はSi窒化膜を予め形成して、不純物の注入量を減少させても良い。これらのSi酸化膜又はSi窒化膜を除去した後で不純物活性化を行うことで、ゲート電極中の不純物ノードを減少させ仕事関数を調整することができる。
【0069】
次に、本発明の第3の実施形態に係る半導体装置の製造方法について説明する。図4(a)乃至(c)並びに図5(a)及び(b)は、本第3実施形態をその工程順に示す断面図である。前述の第2実施形態においては、図3(a)で説明したように、不純物の注入による拡散領域23の形成と同時に、ゲート電極のアモルファスSi膜14への不純物の注入も行われる。これに対して、本第3実施形態においては、ゲート電極のアモルファスSi膜14への不純物工程を、拡散領域23を形成するための不純物注入工程と別に設ける。先ず、第2実施形態と同様に、素子分離領域2を形成したSi基板上に、ゲート絶縁膜3、アモルファスSi膜12、Co膜13及びアモルファスSi膜14を順次形成する。
【0070】
次に、図4(a)に示すように、本第3実施形態においては、アモルファスSi膜14上に、例えばプラズマCVD法によりSi酸化膜19を、例えば10nmの厚さで形成する。次に、フォトリソグラフィー法によりレジストをゲート電極形状に加工し、ドライエッチングによって図4(b)に示すようなゲート電極構造を形成する。次に、図4(c)に示すように、ゲート電極をマスクとしてSi基板表面への不純物の注入を行い、拡散領域23を形成する。このとき、ゲート電極においては、Si酸化膜19が不純物注入阻止膜となって、不純物はアモルファスSi膜14に注入されない。次に、図5(a)に示すように、側壁7、拡散領域9及びエクステンション領域8を、第2実施形態と同様の工程により形成する。この拡散領域9及びエクステンション領域8を形成する際の不純物の注入工程においても、ゲート電極においては、Si酸化膜19が不純物注入阻止膜となって、不純物はアモルファスSi膜14に注入されない。次に、図5(b)に示すように、例えばバッファードフッ酸(HF+NHF)を使用したウエットエッチングにより、ゲート電極上部のSi酸化膜19を除去する。このとき、ゲート電極のSi酸化膜19に注入された不純物も除去される。
【0071】
次に、第2実施形態と同様に、熱処理によりCo膜13をアモルファスSi膜12及びアモルファスSi膜14の一部と反応させて、Co膜13をシリサイド化し、CoSi膜(図示せず)を形成する。
【0072】
次に、フォトリソグラフィー法により、N型MISFET形成領域10のゲート電極上面を開口したレジストを形成し、ゲート電極のアモルファスSi膜14に不純物の注入を行う。この不純物は例えばInであり、Inイオンの注入量は例えば4×1015/cmである。次に、レジストを剥離した後、フォトリソグラフィー法により、P型MISFET形成領域11のゲート電極上面を開口したレジストを形成し、ゲート電極のアモルファスSi膜14に不純物の注入を行う。この不純物は例えばSbであり、Sbイオンの注入量は例えば5×1015/cmである。
【0073】
次に、第2実施形態と同様に、アモルファスSi膜14上に例えばNiSi膜を形成しする。このようにして、本第3実施形態に係る半導体装置の製造方法が提供される。
【0074】
次に、上述の如く構成された本第3実施形態に係る半導体装置の製造方法の効果について説明する。図4(a)乃至(c)並びに図5(a)及び(b)に示すように、ゲート電極のアモルファスSi膜14への不純物注入工程を、拡散領域23を形成するための不純物注入工程と別に設けることにより、N型MISFET形成領域10及びP型MISFET形成領域11夫々のゲート電極の仕事関数を調整することができる。従って、N型MISFET及びP型MISFET夫々のしきい値を適切に設定できる効果を奏する。本第3実施形態における上記以外の効果は、前述の第2実施形態と同様である。
【0075】
次に、本発明の第4の実施形態に係る半導体装置の製造方法について説明する。図6(a)乃至(c)は本第4実施形態をその工程順に示す断面図である。前述の第2実施形態においては、図2(d)に示すように、N型MISFET形成領域10及びP型MISFET形成領域11において、ゲート電極3上に同じ金属シリサイド膜を形成する。これに対して、本第4実施形態においては、N型MISFET形成領域10及びP型MISFET形成領域11において、ゲート電極3上に夫々異なる金属シリサイド膜を形成する。
【0076】
先ず、第2実施形態と同様に、素子分離領域2を形成したSi基板上に、ゲート絶縁膜3を形成し、その上にアモルファスSi膜12を形成する。
【0077】
次に、図6(a)に示すように、本第4実施形態においては、アモルファスSi膜12上にNi膜16を形成する。Ni膜16は、例えばスパッタリング法又はCVD法等により形成し、その膜厚は例えば0.3nmである。次に、Ni膜16上に、例えばプラズマCVD法によりSi酸化膜19を例えば10nmの厚さで形成する。次に、フォトリソグラフィー法及びドライエッチングにより、P型MISFET領域11のSi酸化膜19を除去する。次に、Si酸化膜19をマスクとして、例えばSPM液によるウエットエッチングによりP型MISFET領域11のNi膜16を除去する。
【0078】
次に、図6(b)に示すように、Si酸化膜19をバッファードフッ酸で除去した後に、Ni膜16表面及びP型MISFET領域11のアモルファスSi膜12表面を覆うようにTi膜20を形成する。Ti膜20は、例えばスパッタリング法又はCVD法等により形成し、その膜厚は例えば0.3nmである。次に、Ti膜20の表面にアモルファスSi膜14を形成する。スパッタリング法、CVD法又は蒸着法等により形成し、その膜厚は例えば100nmである。
【0079】
次に、図6(c)に示すように、窒素雰囲気中で350℃の熱処理を1分間行い、アモルファスSi膜12とNi膜16を反応させてNiSi17膜を形成する。このとき、Niのシリサイド化温度が300℃であるため、NiとSiは反応するが、Tiのシリサイド化温度は600℃であるため、Tiは未反応のまま残る。次に、窒素雰囲気中で600℃の熱処理を行い、Ti膜20とアモルファスSi膜12及び14を反応させてTiSi膜21を形成する。次に、前述の第2実施形態と同様に、図2(c)及び(d)並びに図3(a)乃至(d)に示すように、ゲート電極の加工工程以降の工程を経て、本第4実施形態に係る半導体装置の製造方法が提供される。
【0080】
次に、上述の如く構成された本第4実施形態に係る半導体装置の製造方法の効果について説明する。図6(a)乃至(c)に示すように、本第4実施形態においては、P型MISFET及びN型MISFET夫々に適した仕事関数をもつ金属シリサイド膜をゲート酸化膜上に形成する場合に、シリサイド化温度が低い金属を形成してパターニングし、その後にシリサイド化温度がより高い金属を形成している。これにより、シリサイド化温度が異なるこれらの金属を熱処理温度を変えて別々にシリサイド化することができる。従って、ゲート酸化膜3上に異なる仕事関数をもつ金属シリサイド膜を形成することができる。また、ゲート絶縁膜上の金属シリサイド膜上に別の金属シリサイド膜が形成されていてもよいため、図6(b)に示すように、後から形成するシリサイド化温度がより高い金属をシリサイド化工程の前にパターニングする必要がなく、製造コストを削減できる。また、シリサイド化温度が低い金属をパターニングする際に、膜厚が薄いためウエットエッチング時のサイドエッチによるパターン剥離の問題が発生しない。
【0081】
なお、本第4実施形態においては、ゲート酸化膜3上の金属シリサイド膜として、Ni及びTiのシリサイド膜を使用した例を示したが、P型MISFET及びN型MISFET夫々に適した仕事関数を持ち、シリサイド化温度が異なる金属のシリサイド膜の組み合わせであればよい。
【0082】
また、本第4実施形態においては、Ni膜16のウエットエッチングに用いるマスクとして、プラズマCVD法によるSi酸化膜19を使用したが、例えばそれ以外の成膜法によるSi酸化膜を使用してもよく、例えばSi窒化膜等のSPM液に耐性のある膜を使用してもよい。
【0083】
本第4実施形態における上記以外の効果は、前述の第2実施形態と同様である。
【0084】
次に、本発明の第5の実施形態に係る半導体装置の製造方法について説明する。図7(a)及び(b)は本第5実施形態をその工程順に示す断面図である。前述の第4実施形態においては、図6(a)乃至(c)に示すように、シリサイド化温度が低いNi膜16を形成してパターニングし、その後にシリサイド化温度がより高いTi膜20を形成しており、Ni膜16上にTi膜20が積層されている。これに対して、本第5実施形態においては、図7(a)及び(b)に示すように、Ni膜16を形成してパターニングした後、Ti膜20を形成し、フォトリソグラフィー法及びドライエッチングによりTi膜20をパターニングする。次に、Ni膜16及びTi膜20上にアモルファスSi膜14を形成し、シリサイド化を行う。これにより、シリサイド化温度の差が小さい金属を用いて、P型MISFET及びN型MISFET夫々に適した仕事関数をもつ金属シリサイド膜を形成することができる。本第5実施形態における上記以外の構成及び効果は、前述の第4実施形態と同様である。
【0085】
次に、本発明の第6の実施形態について説明する。図8は本第6実施形態に係る半導体装置を示す断面図である。前述の第1実施形態においては、図1に示すように、金属シリサイド膜4と6との間にSi膜5が設けられており、拡散領域9とエクステンション領域8の表面は同一の高さである。これに対して、本第6実施形態においては、図6に示すように、金属シリサイド膜4の上に金属シリサイド膜6が、第1実施形態よりも厚く設けられており、Si膜5は設けられていない。また、拡散領域9の表面がエクステンション領域8の表面の比べて上方にせり上がっている。
【0086】
本第6実施形態においては、ゲート電極が金属シリサイド4及び6で形成されており、Si膜を含んでいないことにより、ゲート電極の電気抵抗を低減でき、MISFETの性能が向上するという効果を奏する。本第6実施形態における上記以外の構成、動作及び効果は第1実施形態と同様である。
【0087】
次に、本発明の第7の実施形態に係る半導体装置の製造方法について説明する。図9(a)乃至(c)は本第7実施形態をその工程順に示す断面図である。前述の第2実施形態においては、図3(c)及び(d)に示すように、Ni膜16とアモルファスSi膜14の表面及び拡散領域9のSiを同時に反応させて、NiSi膜17及び拡散領域のNiSi膜18を形成しており、ゲート電極中に未反応のアモルファスSi膜14が残留している。これに対して、本第7実施形態においては、Ni膜16を厚くすることにより、アモルファスSi膜14がNi膜16のシリサイド化に全て消費されるようにしている。
【0088】
先ず、図2(a)乃至(d)並びに図3(a)及び(b)に示す第2実施形態と同様に、拡散領域9及びエクステンション領域8を形成し、注入した不純物を活性化するためのRTAまでの工程を行う。次に、図9(a)に示すように、拡散領域9上にせり上げSi膜22を形成する。せり上げSi膜22は、Siの選択エピタキシャル成長法によって形成し、例えば50nmの厚さで形成する。次に、図9(b)に示すように、Ni膜16を、素子分離領域2、せり上げSi膜22、側壁7及びアモルファスSi膜14を覆うように形成する。Ni膜16の膜厚は例えば30nmである。次に、窒素雰囲気中で熱処理を行い、Ni膜16と、アモルファスSi膜14、せり上げSi膜22及び拡散領域9のSiとを夫々反応させて、金属シリサイド膜を形成する。熱処理温度は例えば450℃であり、熱処理時間は例えば1分である。これにより、NiSi膜17及び拡散領域のNiSi膜18を形成する。アモルファスSi膜14はNi膜16のシリサイド化に全て消費されて、残留しない。次に、図9(c)に示すように、せり上げSi膜22上及びアモルファスSi膜14上以外に形成した未反応のNi膜16をウエットエッチングにより除去する。ウエットエッチングには、例えばSPM液を用いる。このようにして、本第7実施形態に係る半導体装置の製造方法が提供される。
【0089】
次に、上述の如く構成された本第7実施形態に係る半導体装置の製造方法の効果について説明する。図9(a)乃至(c)に示すように、ゲート電極のアモルファスSi膜14を全てNi膜16のシリサイト化に消費することにより、ゲート電極がSi膜を含んでいない。従って、ゲート電極の電気抵抗を低減でき、MISFETの性能が向上するという効果を奏する。また、せり上げSi膜22を設けることにより、シリサイド化反応によりNiが拡散領域9を越えてエクステンション領域9又はチャネル領域(図示せず)に進入することを防止できる。従って、リーク電流が増大しない。更に、ゲート電極とソース及びドレイン電極におけるシリサイド化工程を同時に行うことができ製造コストを低減することができる。本第7実施形態における上記以外の構成及び効果は、前述の第2実施形態と同様である。
【0090】
次に、本発明の第8の実施形態に係る半導体装置の製造方法について説明する。図10(a)乃至(c)は本第8実施形態をその工程順に示す断面図である。先ず、図2(a)乃至(d)並びに図3(a)及び(b)に示す第2実施形態と同様に、拡散領域9及びエクステンション領域8を形成し、注入した不純物を活性化するためのRTAまでの工程を行う。次に、図10(a)に示すように、更に層間絶縁膜24を形成する。層間絶縁膜24は例えばCVD法により形成されており、例えばSi酸化膜等である。次に、図10(b)に示すように、ゲート電極表面のアモルファスSi膜14をCMPにより露出し、その上にNi膜16を形成する。Ni膜16は、例えばスパッタリング法又はCVD法等により形成し、その膜厚は例えば20nmである。次に、熱処理を行い、Ni膜16とアモルファスSi膜14を反応させて、NiSi膜17を厚く形成する。熱処理温度は例えば450℃であり、熱処理時間は例えば1分である。アモルファスSi膜14は全てNiSi膜17の形成のために消費され、残留しない。このようにして、本第8実施形態に係る半導体装置の製造方法が提供される。
【0091】
次に、上述の如く構成された本第8実施形態に係る半導体装置の製造方法の効果について説明する。図10(a)乃至(c)に示すように、ゲート電極のアモルファスSi膜14を全てNi膜16のシリサイト化に消費することにより、ゲート電極がSi膜を含んでいない。従って、ゲート電極の電気抵抗を低減でき、MISFETの性能が向上するという効果を奏する。本第8実施形態における上記以外の構成及び効果は、前述の第2実施形態と同様である。
【図面の簡単な説明】
【0092】
【図1】本発明の第1実施形態に係る半導体装置を示す断面図である。
【図2】本発明の第2実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【図3】本発明の第2実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【図4】本発明の第3実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【図5】本発明の第3実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【図6】本発明の第4実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【図7】本発明の第5実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【図8】本発明の第6実施形態に係る半導体装置を示す断面図である。
【図9】本発明の第7実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【図10】本発明の第8実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【符号の説明】
【0093】
1;Si基板
2;素子分離領域
3;ゲート絶縁膜
4、6;金属シリサイド膜
5;Si膜
7;側壁
8;エクステンション領域
9、23;拡散領域
10;N型MISFET領域
11;P型MISFET領域
12、14;アモルファスSi膜
13;Co膜
15;CoSi膜
16;Ni膜
17;NiSi膜
18;拡散領域のNiSi膜
19;Si酸化膜
20;Ti膜
21;TiSi膜
22;せり上げSi膜
24;層間絶縁膜

【特許請求の範囲】
【請求項1】
半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に第1の金属シリサイド膜及び第2の金属シリサイド膜を順次積層して形成されたゲート電極と、を有し、前記ゲート絶縁膜と前記第1の金属シリサイド膜との界面に不純物が濃縮されていないことを特徴とする半導体装置。
【請求項2】
半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に第1の金属シリサイド膜及び第2の金属シリサイド膜を順次積層して形成されたゲート電極と、を有し、前記第1の金属シリサイド膜及び第2の金属シリサイド膜は金属膜のシリサイド化により形成されたものであり、前記ゲート絶縁膜と前記第1の金属シリサイド膜との界面に不純物が濃縮されていないことを特徴とする半導体装置。
【請求項3】
半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に第1の金属シリサイド膜及び第2の金属シリサイド膜を順次積層して形成されたゲート電極と、を有し、前記第1の金属シリサイド膜の不純物濃度は、前記第2の金属シリサイド膜の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項4】
半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に第1の金属シリサイド膜及び第2の金属シリサイド膜を順次積層して形成されたゲート電極と、を有し、前記第1の金属シリサイド膜及び第2の金属シリサイド膜は金属膜のシリサイド化により形成されたものであり、前記第1の金属シリサイド膜の不純物濃度は、前記第2の金属シリサイド膜の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項5】
前記第1の金属シリサイド膜の膜厚は、0.1乃至5nmであることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
【請求項6】
前記ゲート電極は、前記第1の金属シリサイド膜上にSi膜が設けられており、その上に前記第2の金属シリサイド膜が設けられていることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
【請求項7】
前記半導体基板の表面にnチャネル領域及びpチャネル領域が設けられており、前記ゲート電極は前記nチャネル領域及び前記pチャネル領域に設けられており、前記nチャネル領域に設けられたゲート電極の第1の金属シリサイド膜は、前記pチャネル領域に設けられたゲート電極の第1の金属シリサイド膜と異なる材料で形成されていることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
【請求項8】
前記nチャネル領域に設けられたゲート電極の第1の金属シリサイド膜及び前記pチャネル領域に設けられたゲート電極の第1の金属シリサイド膜の一方は、1種類の金属シリサイド材料で形成されており、他方は一方の金属シリサイド材料を含む2種類の金属シリサイド材料で形成されていることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
【請求項9】
前記第1の金属シリサイド膜は金属とSiを加熱反応させて形成するものであり、前記2種類の金属シリサイド材料は、前記加熱反応の温度が異なることを特徴とする請求項8に記載の半導体装置。
【請求項10】
前記第1の金属シリサイド膜及び前記第2の金属シリサイド膜は、夫々、Ni,Co,Ti、Pd、Ta、V、W、Mo、Hf、Zr、Cr、Y、Pt、Ru、Sc、Mn、Re、Os、La、Ce、Nd、Gd、Dy、Fe、Eu及びNbからなる群から選択された少なくとも1種の金属を含むことを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。
【請求項11】
半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第1の金属膜を形成する工程と、前記第1の金属膜上に第1のSi膜を形成する工程と、前記第1の金属膜をシリサイド化する工程と、前記第1のSi膜上に第2の金属膜を形成する工程と、前記第2の金属膜をシリサイド化する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項12】
前記ゲート絶縁膜を形成する工程と、前記第1の金属膜を形成する工程との間に、前記ゲート絶縁膜上に第2のSi膜を形成する工程を有することを特徴とする請求項11に記載の半導体装置の製造方法。
【請求項13】
前記第2のSi膜は、アモルファス構造であることを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項14】
前記第1の金属膜をシリサイド化する工程と、前記第1のSi膜上に第2の金属膜を形成する工程との間に、前記第1のSi膜の上面以外の前記半導体基板上に絶縁膜を形成する工程を有することを特徴とする請求項11乃至13のいずれか1項に記載の半導体装置の製造方法。
【請求項15】
nチャネル領域及びpチャネル領域が設けられた半導体装置の製造方法において、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第1のSi膜を形成する工程と、前記第1のSi膜上に第1の金属膜を形成する工程と、前記nチャネル領域及びpチャネル領域のいずれか一方に形成された前記第1の金属膜を選択的に除去する工程と、前記第1の金属膜上及び前記第1のSi膜上に第3の金属膜を形成する工程と、前記第3の金属膜上に第2のSi膜を形成する工程と、前記第1の金属膜をシリサイド化する工程と、前記第3の金属膜をシリサイド化する工程と、前記第2のSi膜上に第2の金属膜を形成する工程と、前記第2の金属膜をシリサイド化する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項16】
前記第2のSi膜は、アモルファス構造であることを特徴とする請求項15に記載の半導体装置の製造方法。
【請求項17】
前記第1の金属膜をシリサイド化する工程における加熱反応の温度は、前記第3の金属膜をシリサイド化する工程における加熱反応温度よりも低いことを特徴とする請求項15又は16に記載の半導体装置の製造方法。
【請求項18】
前記第3の金属膜をシリサイド化する工程と、前記第2のSi膜上に第2の金属膜を形成する工程との間に、前記第2のSi膜の上面以外の前記半導体基板上に絶縁膜を形成する工程を有することを特徴とする請求項15乃至17のいずれか1項に記載の半導体装置の製造方法。
【請求項19】
nチャネル領域及びpチャネル領域が設けられた半導体装置の製造方法において、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第1の金属膜を形成する工程と、前記nチャネル領域及びpチャネル領域の一方に形成された前記第1の金属膜を選択的に除去する工程と、前記第1の金属膜上及び前記ゲート絶縁膜上に第3の金属膜を形成する工程と、前記nチャネル領域及びpチャネル領域の他方に形成された前記第3の金属膜を選択的に除去する工程と、前記第1及び第3の金属膜上に第1のSi膜を形成する工程と、前記第1の金属膜をシリサイド化する工程と、前記第3の金属膜をシリサイド化する工程と、前記第1のSi膜上に第2の金属膜を形成する工程と、前記第2の金属膜をシリサイド化する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項20】
前記ゲート絶縁膜を形成する工程と、前記第1の金属膜を形成する工程との間に、前記ゲート絶縁膜上に第2のSi膜を形成する工程を有することを特徴とする請求項19に記載の半導体装置の製造方法。
【請求項21】
前記第2のSi膜は、アモルファス構造であることを特徴とする請求項20に記載の半導体装置の製造方法。
【請求項22】
前記第3の金属膜をシリサイド化する工程と、前記第1のSi膜上に第2の金属膜を形成する工程との間に、前記第1のSi膜の上面以外の前記半導体基板上に絶縁膜を形成する工程を有することを特徴とする請求項19乃至21のいずれか1項に記載の半導体装置の製造方法。
【請求項23】
前記第3の金属膜は、夫々、Ni,Co,Ti、Pd、Ta、V、W、Mo、Hf、Zr、Cr、Y、Pt、Ru、Sc、Mn、Re、Os、La、Ce、Nd、Gd、Dy、Fe、Eu及びNbからなる群から選択された少なくとも1種の金属を含むことを特徴とする請求項15乃至22のいずれか1項に記載の半導体装置の製造方法。
【請求項24】
前記第1のSi膜を形成する工程と、前記第1の金属膜をシリサイド化する工程との間に、前記第1のSi膜上に不純物注入阻止膜を形成する工程と、前記不純物イオン注入阻止膜をマスクとして前記半導体基板の表面に不純物を注入する工程と、前記不純物注入阻止膜を選択的に除去する工程と、を有することを特徴とする請求項11乃至23のいずれか1項に記載の半導体装置の製造方法。
【請求項25】
前記不純物注入阻止膜を選択的に除去する工程と、前記第1の金属膜をシリサイド化する工程との間に、前記半導体基板の表面において不純物イオンが注入された領域にSi膜を選択的に形成する工程を有することを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項26】
前記第1のSi膜を形成する工程と、前記第1の金属膜をシリサイド化する工程との間に、前記半導体基板の表面に不純物を注入する工程と、前記半導体基板の表面において不純物が注入された領域にSi膜を選択的に形成する工程を有することを特徴とする請求項11乃至23のいずれか1項に記載の半導体装置の製造方法。
【請求項27】
前記第1のSi膜は、アモルファス構造であることを特徴とする請求項11乃至26のいずれか1項に記載の半導体装置の製造方法。
【請求項28】
前記第1及び第2の金属膜は、夫々、Ni,Co,Ti、Pd、Ta、V、W、Mo、Hf、Zr、Cr、Y、Pt、Ru、Sc、Mn、Re、Os、La、Ce、Nd、Gd、Dy、Fe、Eu及びNbからなる群から選択された少なくとも1種の金属を含むことを特徴とする請求項11乃至27のいずれか1項に記載の半導体装置の製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【公開番号】特開2006−32712(P2006−32712A)
【公開日】平成18年2月2日(2006.2.2)
【国際特許分類】
【出願番号】特願2004−210370(P2004−210370)
【出願日】平成16年7月16日(2004.7.16)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】