説明

半導体装置及びその製造方法

【課題】 簡易な方法でヒューズを溶断することにより製造コストを低減できる半導体装置及びその製造方法を提供する。
【解決手段】 本発明に係る半導体装置は、層間絶縁膜20上に形成されたヒューズ素子22と、前記ヒューズ素子22の一端に繋げられた第1のパッド23aと、前記ヒューズ素子22の他端に繋げられた第2のパッド23bと、ヒューズ素子22、第1、第2のパッド23a,23b及び層間絶縁膜20の上に形成されたパッド保護膜24と、パッド保護膜24に形成され、第1のパッド23a上に位置する第1のパッド開口部24aと、パッド保護膜に形成され、第2のパッド23b上に位置する第2のパッド開口部24bとを具備し、ヒューズ素子22は、第1のパッドと第2のパッドとの間に電流を流して溶断されるものである。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に係わり、特に、簡易な方法でヒューズを溶断することにより製造コストを低減できる半導体装置及びその製造方法に関する。
【背景技術】
【0002】
従来、半導体装置においては、製造工程で発生する欠陥によって不良となった回路を代替するために、代用回路が予め組み込まれている。例えば、半導体記憶装置においては、製造工程で発生する不良の多くがメモリセル部で発生するため、一般に、ワード線又はビット線を単位とした冗長メモリセルが複数個設置される。この冗長メモリセルを制御する回路を冗長回路という。この冗長回路は、半導体装置を構成する1チップ内に不良素子が発生した場合、この不良素子に対応するアドレスを有するヒューズにレーザ光を照射して、このヒューズを溶断することで、不良素子を正常な素子に切り替える機能を有する。尚、レーザ光の照射の他にエッチングによってヒューズを切断する場合もある。
【0003】
また、ヒューズ上の絶縁膜の膜厚が厚い場合は、フォトリソグラフィ技術により絶縁膜上にレジストパターンを形成し、このレジストパターンをマスクとしてヒューズ上の絶縁膜をエッチングすることにより、ヒューズ上の絶縁膜にヒューズ開口部を形成する。この結果、ヒューズ上の絶縁膜の膜厚が薄くなる。これにより、ヒューズをレーザ光によって確実に溶断することができる(特許文献1参照)。
【0004】
【特許文献1】特開平10−256373号公報(第3段落〜第4段落、図2)
【発明の開示】
【発明が解決しようとする課題】
【0005】
上記従来の半導体装置では、エッチングやレーザ光によりヒューズを切断加工するため、真空装置やレーザ加工装置が必要となり、その結果、製造コストが高くなる。また、ヒューズ開口部を形成する際、専用の露光マスクが必要となるため、製造コストが高くなる。
本発明は上記のような事情を考慮してなされたものであり、その目的は、簡易な方法でヒューズを溶断することにより製造コストを低減できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
上記課題を解決するため、本発明に係る半導体装置は、絶縁膜上に形成されたヒューズ素子と、
前記絶縁膜上に形成され、前記ヒューズ素子の一端に繋げられた第1のパッドと、
前記絶縁膜上に形成され、前記ヒューズ素子の他端に繋げられた第2のパッドと、
前記ヒューズ素子、前記第1のパッド、前記第2のパッド及び前記絶縁膜の上に形成された保護膜と、
前記保護膜に形成され、前記第1のパッド上に位置する第1のパッド開口部と、
前記保護膜に形成され、前記第2のパッド上に位置する第2のパッド開口部と
を具備し、
前記ヒューズ素子は、前記第1のパッドと前記第2のパッドとの間に電流を流して溶断されるものである。
【0007】
上記本発明に係る半導体装置によれば、半導体装置の最上層の配線層にヒューズ素子、第1及び第2のパッドを形成し、保護膜に第1及び第2のパッド開口部を形成することにより、第1及び第2のパッドそれぞれの一部を露出させている。ヒューズ素子を溶断する際は、ヒューズ素子に接続されている第1のパッドと第2のパッドに電流印加用の針を当て、ヒューズ素子に電流を印加することにより行う。つまり、回路修正や回路選択のためにヒューズ素子を使用し、ヒューズ素子の切り離しを電気的に溶断することにより行う。これにより、従来技術のようにヒューズ素子を溶断する際に真空装置や高価なレーザ加工装置が不要となり、比較的に安価な装置でヒューズ素子を溶断できるため、製造コストを低減することが可能となる。
【0008】
本発明に係る半導体装置は、絶縁膜上に形成されたヒューズ素子と、
前記ヒューズ素子の一端に電気的に接続され、前記ヒューズ素子より上層に形成された第1のパッドと、
前記ヒューズ素子の他端に電気的に接続され、前記ヒューズ素子より上層に形成された第2のパッドと、
前記第1のパッド及び前記第2のパッドの上に形成された保護膜と、
前記保護膜に形成され、前記第1のパッド上に位置する第1のパッド開口部と、
前記保護膜に形成され、前記第2のパッド上に位置する第2のパッド開口部と
を具備し、
前記ヒューズ素子は、前記第1のパッドと前記第2のパッドとの間に電流を流して溶断されるものである。
【0009】
上記本発明に係る半導体装置によれば、半導体装置の最上層より下の配線層にヒューズ素子を形成し、最上層の配線層に該ヒューズ素子に接続された第1及び第2のパッドを形成し、保護膜に第1及び第2のパッド開口部を形成することにより、第1及び第2のパッドそれぞれの一部を露出させている。ヒューズ素子を溶断する際は、ヒューズ素子に接続されている第1のパッドと第2のパッドに電流印加用の針を当て、ヒューズ素子に電流を印加することにより行う。これにより、従来技術のようにヒューズ素子を溶断する際に真空装置や高価なレーザ加工装置が不要となり、比較的に安価な装置でヒューズ素子を溶断できるため、製造コストを低減することが可能となる。
【0010】
また、本発明に係る半導体装置において、前記ヒューズ素子は、ヒューズ溶断部と、該ヒューズ溶断部の両端に繋がるヒューズ支持部を有し、前記ヒューズ溶断部の幅は前記ヒューズ支持部の幅より狭いことが好ましい。これにより、ヒューズ素子に小さい電流を印加することによりヒューズ溶断部を溶断することができる。
【0011】
また、本発明に係る半導体装置において、前記ヒューズ素子は、複数のヒューズ溶断部と、該複数のヒューズ溶断部それぞれの両端に繋がるヒューズ支持部を有し、前記複数のヒューズ溶断部それぞれの幅は前記ヒューズ支持部の幅より狭いことが好ましい。
また、本発明に係る半導体装置において、前記ヒューズ素子上に位置する前記保護膜の厚さは、前記第1のパッド及び前記第2のパッドそれぞれの上に位置する前記保護膜の厚さより薄いことも可能である。
【0012】
本発明に係る半導体装置の製造方法は、絶縁膜上にヒューズ素子、該ヒューズ素子の一端に繋げられた第1のパッド及び該ヒューズ素子の他端に繋げられた第2のパッドを形成する工程と、
前記ヒューズ素子、前記第1のパッド、前記第2のパッド及び前記絶縁膜の上に保護膜を形成する工程と、
前記保護膜に、前記第1のパッド上に位置する第1のパッド開口部を形成すると共に前記第2のパッド上に位置する第2のパッド開口部を形成する工程と、
前記第1のパッド開口部によって露出した前記第1のパッド及び前記第2のパッド開口部によって露出した前記第2のパッドそれぞれに電圧印加用の針を当て、前記第1のパッドと前記第2のパッドとの間に電流を流すことにより、前記ヒューズ素子を溶断する工程とを具備する。
【0013】
本発明に係る半導体装置の製造方法は、絶縁膜上にヒューズ素子を形成する工程と、
前記ヒューズ素子より上層に、該ヒューズ素子の一端に電気的に接続された第1のパッドを形成すると共に、該ヒューズ素子の他端に電気的に接続された第2のパッドを形成する工程と、
前記第1のパッド及び前記第2のパッドの上に保護膜を形成する工程と、
前記保護膜に、前記第1のパッド上に位置する第1のパッド開口部を形成すると共に前記第2のパッド上に位置する第2のパッド開口部を形成する工程と、
前記第1のパッド開口部によって露出した前記第1のパッド及び前記第2のパッド開口部によって露出した前記第2のパッドそれぞれに電圧印加用の針を当て、前記第1のパッドと前記第2のパッドとの間に電流を流すことにより、前記ヒューズ素子を溶断する工程とを具備する。
【発明を実施するための形態】
【0014】
以下、図面を参照して本発明の実施の形態について説明する。
(実施の形態1)
図1(A)は、本発明の実施の形態1による半導体装置を示す断面図であり、図1(B)は、図1(A)に示すヒューズ素子の平面図であり、図1(C)は、図1(B)に示すヒューズ素子の変形例を示す平面図である。
【0015】
図1(A)に示すように、シリコン基板1の表面には素子分離膜2が形成されており、この素子分離膜2の相互間に位置するシリコン基板1にはMOSトランジスタが形成されている。このMOSトランジスタは、ゲート電極4、ゲート酸化膜3、サイドウォール7,8、ソース及びドレイン領域9,10、LDD(lightly doped drain)領域5,6により構成されている。MOSトランジスタ及び素子分離膜2の上には第1の層間絶縁膜11が形成されている。
【0016】
第1の層間絶縁膜11には接続孔11aが形成されており、この接続孔11a内にはWプラグ12が埋め込まれている。Wプラグ12及び第1の層間絶縁膜11の上には第1のAl合金配線13a,13bが形成されており、第1のAl合金配線13aはWプラグ12を介してゲート電極4に電気的に接続されている。第1のAl合金配線13bは、例えばCell回路(図示せず)に接続されている。第1のAl合金配線13a,13b及び第1の層間絶縁膜11の上には第2の層間絶縁膜14が形成されている。
【0017】
第2の層間絶縁膜14には接続孔が形成されており、これら接続孔それぞれの内にはWプラグ15a〜15dが埋め込まれている。Wプラグ15a〜15d及び第2の層間絶縁膜14の上には第2のAl合金配線16a,16bが形成されており、第2のAl合金配線16aはWプラグ15a,15bを介して第1のAl合金配線13aに電気的に接続され、第2のAl合金配線16bはWプラグ15c,15dを介して第1のAl合金配線13bに電気的に接続されている。第2のAl合金配線及び第2の層間絶縁膜14の上には第3の層間絶縁膜17が形成されている。
【0018】
第3の層間絶縁膜17には接続孔が形成されており、これら接続孔それぞれの内にはWプラグ18a〜18dが埋め込まれている。Wプラグ18a〜18d及び第3の層間絶縁膜17の上には第3のAl合金配線19a,19bが形成されており、第3のAl合金配線19aはWプラグ18a,18bを介して第2のAl合金配線16aに電気的に接続され、第3のAl合金配線19bはWプラグ18c,18dを介して第2のAl合金配線16bに電気的に接続されている。第3のAl合金配線及び第3の層間絶縁膜17の上には第4の層間絶縁膜20が形成されている。
【0019】
第4の層間絶縁膜20には接続孔が形成されており、これら接続孔それぞれの内にはWプラグ21a〜21dが埋め込まれている。Wプラグ21a〜21d及び第4の層間絶縁膜20の上にはヒューズ素子22、第1及び第2のパッド23a,23b、パッド電極23cが形成されている。
【0020】
ヒューズ素子22は、図1(B)に示すように、ヒューズ溶断部22aと、該ヒューズ溶断部22aの両端に繋げられたヒューズ支持部22b,22cとを有している。ヒューズ溶断部22aの幅はヒューズ支持部22b,22cそれぞれの幅より狭く形成されている。これは、小さい電流でヒューズ溶断部22aを溶断できるようにするためである。ヒューズ支持部22bは第1のパッド23aに繋げられており、ヒューズ支持部22cは第2のパッド23bに繋げられている。第2のパッド23bはパッド電極23cに繋げられている。ヒューズ素子22、第1及び第2のパッド23a,23b、パッド電極23cはAl合金膜により形成されている。
【0021】
尚、ヒューズ溶断部22aの平面形状を図1(C)に示すように変形して実施することも可能である。すなわち、幅の細い2本のヒューズ溶断部22aを形成するように変更しても良いし、幅の細い3本以上のヒューズ溶断部を形成しても良い。
【0022】
図1(A)に示すように、ヒューズ素子22、第1及び第2のパッド23a,23b、パッド電極23c、第4の層間絶縁膜20の上にはパッド保護膜(パッシベーション膜)24が形成されている。このパッド保護膜24には、第1のパッド23a上に位置する第1のパッド開口部24a、第2のパッド23b上に位置する第2のパッド開口部24b、及びパッド電極23c上に位置する第3のパッド開口部24cが形成されている。ヒューズ素子22を溶断する際は、第1のパッド開口部24aによって露出した第1のパッド23aと第2のパッド開口部24bによって露出した第2のパッド23bとの間に電圧印加用の針を当て、ヒューズ素子22に電流を流すことにより行う。
【0023】
上記実施の形態1によれば、半導体装置の最上層の配線層にヒューズ素子22、第1及び第2のパッド23a,23bを形成し、パッド保護膜24により第1及び第2のパッド、パッド電極以外の部分を覆っている。ヒューズ素子を溶断する際はヒューズ素子に接続されている第1のパッドと第2のパッドとの間に電流を印加することにより行う。このように半導体装置の作製終了後の回路修正や回路選択のためにヒューズ素子を使用し、ヒューズ素子の切り離しを電気的に溶断することにより行う。これにより、従来技術のようにヒューズ素子を溶断する際に真空装置や高価なレーザ加工装置が不要となり、比較的に安価な装置でヒューズ素子を溶断できるため、製造コストを低減することが可能となる。また、従来のようにヒューズ上の絶縁膜を薄くするためにヒューズ開口部を形成することがないため、ヒューズ開口部専用の露光マスクが不要となり、結果的に製造コストを低減することができる。
【0024】
次に、図1に示す半導体装置の製造方法について図2及び図3を参照しつつ説明する。
まず、図2(A)に示すように、シリコン基板1の表面にLOCOS法により素子分離膜2を形成し、この素子分離膜2の相互間に位置するシリコン基板1の表面上にゲート酸化膜3を熱酸化法により形成する。次いで、ゲート酸化膜3及び素子分離膜2の上にポリシリコン膜をCVD(chemical vapor deposition)法により堆積し、このポリシリコン膜上にフォトレジスト膜(図示せず)を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングすることにより、ゲート酸化膜上にはゲート電極4が形成される。
【0025】
この後、ゲート電極4をマスクとしてシリコン基板1に不純物をイオン注入することにより、シリコン基板1には低濃度不純物層からなるLDD領域5,6が形成される。次いで、ゲート電極4を含む全面上にシリコン窒化膜をCVD法により堆積する。次いで、このシリコン窒化膜をエッチバックすることにより、ゲート電極4の側壁にはシリコン窒化膜からなるサイドウォール7,8が形成される。次いで、サイドウォール及びゲート電極をマスクとしてシリコン基板1に不純物をイオン注入することにより、シリコン基板1には高濃度不純物層からなるソース及びドレイン領域9,10が形成される。このようにしてシリコン基板には、ゲート電極4、ゲート酸化膜3、サイドウォール7,8、ソース及びドレイン領域9,10、LDD領域5,6により構成されたMOSトランジスタが形成される。次に、MOSトランジスタ及び素子分離膜2の上にシリコン酸化膜などからなる第1の層間絶縁膜11をCVD法により形成する。
【0026】
この後、図2(B)に示すように、第1の層間絶縁膜11上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像することにより、第1の層間絶縁膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第1の層間絶縁膜をエッチングすることにより、第1の層間絶縁膜11にはゲート電極4上に位置する接続孔11aが形成される。
【0027】
次いで、この接続孔11a内及び第1の層間絶縁膜11の上にTiN膜等からなるバリアメタル膜(図示せず)を形成し、このバリアメタル膜上及び接続孔11a内にW膜をCVD法又はスパッタリング法により堆積する。次いで、第1の層間絶縁膜上のW膜及びバリアメタル膜をCMP(chemical mechanical polishing)で研磨除去することにより、接続孔11a内にはWプラグ12が埋め込まれる。
【0028】
次いで、Wプラグ12及び第1の層間絶縁膜11の上にAl合金膜をスパッタリング法により堆積し、このAl合金膜をパターニングすることにより、Wプラグ12及び第1の層間絶縁膜11の上には第1のAl合金配線13a,13bが形成される。第1のAl合金配線13aはWプラグ12を介してゲート電極4に電気的に接続される。次いで、第1のAl合金配線13a,13b及び第1の層間絶縁膜11の上にシリコン酸化膜などからなる第2の層間絶縁膜14をCVD法により形成する。
【0029】
この後、図2(C)に示すように、フォトリソグラフィ技術及びエッチング技術を用いて第2の層間絶縁膜14に複数の接続孔を形成し、これら接続孔それぞれの内に上述した方法と同様の方法によりWプラグ15a〜15dを埋め込む。次いで、Wプラグ15a〜15d及び第2の層間絶縁膜14の上にAl合金膜をスパッタリング法により堆積し、このAl合金膜をパターニングすることにより、Wプラグ15a〜15d及び第2の層間絶縁膜14の上には第2のAl合金配線16a,16bが形成される。第2のAl合金配線16aはWプラグ15a,15bを介して第1のAl合金配線13aに電気的に接続され、第2のAl合金配線16bはWプラグ15c,15dを介して第1のAl合金配線13bに電気的に接続される。次いで、第2のAl合金配線及び第2の層間絶縁膜14の上にシリコン酸化膜などからなる第3の層間絶縁膜17をCVD法により形成する。
【0030】
次に、図3(D)に示すように、第3の層間絶縁膜17に上述した方法と同様の方法で接続孔を複数の形成し、これら接続孔それぞれの内に上述した方法と同様の方法でWプラグ18a〜18dを埋め込む。次いで、Wプラグ18a〜18d及び第3の層間絶縁膜17の上にAl合金膜をスパッタリング法により堆積し、このAl合金膜をパターニングすることにより、Wプラグ18a〜18d及び第3の層間絶縁膜17の上には第3のAl合金配線19a,19bが形成される。第3のAl合金配線19aはWプラグ18a,18bを介して第2のAl合金配線16aに電気的に接続され、第3のAl合金配線19bはWプラグ18c,18dを介して第2のAl合金配線16bに電気的に接続される。次いで、第3のAl合金配線及び第3の層間絶縁膜17の上にシリコン酸化膜などからなる第4の層間絶縁膜20をCVD法により形成する。
【0031】
この後、図3(E)に示すように、第4の層間絶縁膜20に複数の接続孔を形成し、これら接続孔それぞれの内にWプラグ21a〜21dを埋め込む。次いで、Wプラグ21a〜21d及び第4の層間絶縁膜20の上にはAl合金膜をスパッタリング法により堆積し、このAl合金膜をパターニングする。これにより、第4の層間絶縁膜20上には、Al合金膜からなるヒューズ素子22、第1及び第2のパッド23a,23b、パッド電極23cが形成される。ヒューズ素子22は、ヒューズ溶断部22aと、該ヒューズ溶断部22aの両端に繋げられたヒューズ支持部22b,22cとを有している。第1のパッド23aはWプラグ21c,21dを介して第3のAl合金配線19bに電気的に接続され、パッド電極23cはWプラグ21a,21bを介して第3のAl合金配線19aに電気的に接続される。
【0032】
次に、図1(A)に示すように、ヒューズ素子22、第1及び第2のパッド23a,23b、パッド電極23c、第4の層間絶縁膜20の上にパッド保護膜(パッシベーション膜)24を形成する。このパッド保護膜24は、CVD法により形成されたシリコン窒化膜であっても良いし、シリコン酸化膜とシリコン窒化膜の積層膜であっても良い。次いで、パッド保護膜24の上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、パッド保護膜24上には、第1のパッド23a上に位置する第1のパッド開口部24a、第2のパッド23b上に位置する第2のパッド開口部24b、及びパッド電極23c上に位置する第3のパッド開口部24cが形成される。
【0033】
この後、回路修正や回路選択のためにヒューズ素子22を溶断する際は、第1のパッド開口部24aによって露出した第1のパッド23aと第2のパッド開口部24bによって露出した第2のパッド23bとの間に電圧印加用の針を当て、ヒューズ素子22に電流を流すことにより行う。
【0034】
(実施の形態2)
図4(A)は、本発明の実施の形態2による半導体装置を示す断面図であり、図4(B)は、図4(A)に示すヒューズ素子の平面図であり、図4(C)は、図4(B)に示すヒューズ素子の変形例を示す平面図である。図4において図1と同一部分には同一符号を付し、同一部分の説明は省略する。
【0035】
実施の形態1による半導体装置では、ヒューズ素子を最上層の配線層に形成しているのに対し、本実施の形態による半導体装置では、ヒューズ素子を最上層より下の配線層に形成する。詳細には、第3の層間絶縁膜17及びWプラグ18a〜18dの上にAl合金膜をスパッタリング法により堆積し、このAl合金膜をパターニングすることにより、第3の層間絶縁膜17及びWプラグ18a〜18dの上にはヒューズ素子22が形成される。
【0036】
ヒューズ素子22の平面形状は、図4(B)に示すものであって実施の形態1と同様である。尚、ヒューズ溶断部22aの平面形状を図4(C)に示すように変形しても良いことも実施の形態1と同様である
【0037】
ヒューズ素子22及び第3の層間絶縁膜17の上に第4の層間絶縁膜20を形成し、第4の層間絶縁膜20に複数の接続孔を形成し、これら接続孔それぞれの内にWプラグ21a〜21dを埋め込む。Wプラグ21a〜21d及び第4の層間絶縁膜20の上にAl合金膜をスパッタリング法により堆積し、このAl合金膜をパターニングする。これにより、第4の層間絶縁膜20上には、Al合金膜からなる第1及び第2のパッド23a,23b、パッド電極23cが形成される。第1のパッド23aはWプラグ21c,〜21dを介してヒューズ素子22の一端に電気的に接続され、第2のパッド23bはWプラグ21a,21bを介してヒューズ素子22の他端に電気的に接続される。
【0038】
第1及び第2のパッド23a,23b、パッド電極23c、第4の層間絶縁膜20の上にパッド保護膜(パッシベーション膜)24を形成し、パッド保護膜24上に、第1のパッド23a上に位置する第1のパッド開口部24a、第2のパッド23b上に位置する第2のパッド開口部24b、及びパッド電極23c上に位置する第3のパッド開口部24cを形成する。回路修正や回路選択のためにヒューズ素子22を溶断する際は、第1のパッド開口部24aによって露出した第1のパッド23aと第2のパッド開口部24bによって露出した第2のパッド23bとの間に電圧印加用の針を当て、ヒューズ素子22に電流を流すことにより行う。
【0039】
上記実施の形態2においても実施の形態1と同様の効果を得ることができる。
尚、本実施の形態では、最上層の一つ下の配線層にヒューズ素子22を形成しているが、これに限定されるものではなく、さらに下の配線層にヒューズ素子を形成することも可能である。
【0040】
(実施の形態3)
図5は、本発明の実施の形態3による半導体装置を示す断面図であり、図1(A)と同一部分には同一符号を付し、異なる部分についてのみ説明する。
図5に示すように、パッド保護膜24に、ヒューズ素子22の上方に位置する開口部24dを形成する。この開口部24dによりヒューズ素子22上のパッド保護膜24の厚さを実施の形態1より薄く形成している。これにより、ヒューズ素子に電流を印加した際、ヒューズ溶断部を容易に溶断することができる。
上記実施の形態3においても実施の形態1と同様の効果を得ることができる。
【0041】
尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【0042】
【図1】(A)は実施の形態1による半導体装置を示す断面図、(B)は(A)に示すヒューズ素子の平面図、(C)は(B)に示すヒューズ素子の変形例を示す平面図。
【図2】(A)〜(C)は、実施の形態1による半導体装置の製造方法を示す断面図。
【図3】(D),(E)は、実施の形態1による半導体装置の製造方法を示す断面図。
【図4】(A)は実施の形態2による半導体装置を示す断面図、(B)は(A)に示すヒューズ素子の平面図、(C)は(B)に示すヒューズ素子の変形例を示す平面図。
【図5】本発明の実施の形態3による半導体装置を示す断面図。
【符号の説明】
【0043】
1…シリコン基板、2…素子分離膜、3…ゲート酸化膜、4…ゲート電極、5,6…LDD領域、7,8…サイドウォール、9,10…ソース及びドレイン領域、11…第1の層間絶縁膜、11a…接続孔、12,15a〜15d,18a〜18d,21a〜21d…Wプラグ、13a,13b…第1のAl合金配線、14…第2の層間絶縁膜、16a,16b…第2のAl合金配線、17…第3の層間絶縁膜,19a,19b…第3のAl合金配線、20…第4の層間絶縁膜、22…ヒューズ素子、22a…ヒューズ溶断部、22b,22c…ヒューズ支持部、23a…第1のパッド、23b…第2のパッド、23c…パッド電極、24…パッド保護膜(パッシベーション膜)、24a…第1のパッド開口部、24b…第2のパッド開口部、24c…第3のパッド開口部、24d…開口部

【特許請求の範囲】
【請求項1】
絶縁膜上に形成されたヒューズ素子と、
前記絶縁膜上に形成され、前記ヒューズ素子の一端に繋げられた第1のパッドと、
前記絶縁膜上に形成され、前記ヒューズ素子の他端に繋げられた第2のパッドと、
前記ヒューズ素子、前記第1のパッド、前記第2のパッド及び前記絶縁膜の上に形成された保護膜と、
前記保護膜に形成され、前記第1のパッド上に位置する第1のパッド開口部と、
前記保護膜に形成され、前記第2のパッド上に位置する第2のパッド開口部と
を具備し、
前記ヒューズ素子は、前記第1のパッドと前記第2のパッドとの間に電流を流して溶断されるものである半導体装置。
【請求項2】
絶縁膜上に形成されたヒューズ素子と、
前記ヒューズ素子の一端に電気的に接続され、前記ヒューズ素子より上層に形成された第1のパッドと、
前記ヒューズ素子の他端に電気的に接続され、前記ヒューズ素子より上層に形成された第2のパッドと、
前記第1のパッド及び前記第2のパッドの上に形成された保護膜と、
前記保護膜に形成され、前記第1のパッド上に位置する第1のパッド開口部と、
前記保護膜に形成され、前記第2のパッド上に位置する第2のパッド開口部と
を具備し、
前記ヒューズ素子は、前記第1のパッドと前記第2のパッドとの間に電流を流して溶断されるものである半導体装置。
【請求項3】
前記ヒューズ素子は、ヒューズ溶断部と、該ヒューズ溶断部の両端に繋がるヒューズ支持部を有し、前記ヒューズ溶断部の幅は前記ヒューズ支持部の幅より狭い請求項1又は2に記載の半導体装置。
【請求項4】
前記ヒューズ素子は、複数のヒューズ溶断部と、該複数のヒューズ溶断部それぞれの両端に繋がるヒューズ支持部を有し、前記複数のヒューズ溶断部それぞれの幅は前記ヒューズ支持部の幅より狭い請求項1又は2に記載の半導体装置。
【請求項5】
前記ヒューズ素子上に位置する前記保護膜の厚さは、前記第1のパッド及び前記第2のパッドそれぞれの上に位置する前記保護膜の厚さより薄い請求項1に記載の半導体装置。
【請求項6】
絶縁膜上にヒューズ素子、該ヒューズ素子の一端に繋げられた第1のパッド及び該ヒューズ素子の他端に繋げられた第2のパッドを形成する工程と、
前記ヒューズ素子、前記第1のパッド、前記第2のパッド及び前記絶縁膜の上に保護膜を形成する工程と、
前記保護膜に、前記第1のパッド上に位置する第1のパッド開口部を形成すると共に前記第2のパッド上に位置する第2のパッド開口部を形成する工程と、
前記第1のパッド開口部によって露出した前記第1のパッド及び前記第2のパッド開口部によって露出した前記第2のパッドそれぞれに電圧印加用の針を当て、前記第1のパッドと前記第2のパッドとの間に電流を流すことにより、前記ヒューズ素子を溶断する工程とを具備する半導体装置の製造方法。
【請求項7】
絶縁膜上にヒューズ素子を形成する工程と、
前記ヒューズ素子より上層に、該ヒューズ素子の一端に電気的に接続された第1のパッドを形成すると共に、該ヒューズ素子の他端に電気的に接続された第2のパッドを形成する工程と、
前記第1のパッド及び前記第2のパッドの上に保護膜を形成する工程と、
前記保護膜に、前記第1のパッド上に位置する第1のパッド開口部を形成すると共に前記第2のパッド上に位置する第2のパッド開口部を形成する工程と、
前記第1のパッド開口部によって露出した前記第1のパッド及び前記第2のパッド開口部によって露出した前記第2のパッドそれぞれに電圧印加用の針を当て、前記第1のパッドと前記第2のパッドとの間に電流を流すことにより、前記ヒューズ素子を溶断する工程とを具備する半導体装置の製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【公開番号】特開2006−40916(P2006−40916A)
【公開日】平成18年2月9日(2006.2.9)
【国際特許分類】
【出願番号】特願2004−213933(P2004−213933)
【出願日】平成16年7月22日(2004.7.22)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】