半導体装置及びその製造方法

【課題】フリップチップ工法等による実装に於いてもＳＯＩ構造の支持基板の電位を安定的に固定可能にすると共に、低抵抗な基板コンタクトを形成する。
【解決手段】ＳＯＩ構造の支持基板１と最上層配線１３とを接続する複数の導電層と複数の配線層は、最上層配線１３と共にチップ周縁部に沿って形成され、以ってトランジスタＴｒが形成されるトランジスタ形成領域ＴＲの周囲に形成される。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ構造を有する半導体装置に於ける支持基板コンタクト技術に関する。
【背景技術】
【０００２】
ＳＯＩ構造では、ＢＯＸ酸化膜上のＳＯＩ層内にデバイスを形成する。従って、基板電位を固定するために、支持基板にまで到達するコンタクトを形成する必要性がある（例えば、特許文献１又は２を参照）。
【０００３】
【特許文献１】特開２００１−２８４３８号公報
【特許文献２】特開２００１−４４４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
他面で、半導体部品の実装技術は、ベアの半導体チップを直接に基板上に実装するフリップチップ工法（ＦＣ工法）へと進展している。この様なＦＣ実装を、ＳＯＩ構造を有する半導体チップに適用する場合には、半導体チップの裏面、即ち、ＳＯＩ構造の支持基板の底面が、実装後は、表面側に存在して露出してしまい（半導体チップの表面が裏側に位置してしまう）、当該支持基板の電位を接地電位に固定する必要性が新たに生ずる。ところが、従来技術で提案されている各種の構造は、この様なケースを想定しておらず、斯かる実装に対応可能ではない。
【０００５】
しかも、ＳＯＩ構造に於いては、デバイスの微細化及び低熱処理化に伴いコンタクト抵抗が上昇する傾向にあるため、より低抵抗な支持基板コンタクトを作成することも求められている。
【０００６】
本発明は、斯かる懸案事項に鑑みて成されたものであり、ＦＣ実装にも適用可能な低抵抗の支持基板コンタクトを有する半導体装置とその製造技術とを提供することを、その目的としている。そのためには、半導体チップ自体の表面側から裏面の電位を固定可能な構造を予め形成しておいて、斯かる構造で以ってＦＣ実装に対応可能とする必要性がある。
【課題を解決するための手段】
【０００７】
本発明の主題は、半導体支持基板と、前記半導体支持基板上に形成される絶縁膜層と、前記絶縁膜層上に形成される半導体層に形成されるトランジスタを含む半導体装置であって、前記半導体層に形成される分離酸化膜と、前記半導体層と前記分離酸化膜上に形成される層間絶縁膜と、前記層間絶縁膜上に形成される配線層と、前記半導体支持基板と前記配線層とを接続し、前記半導体支持基板の電位を固定する導電層を備え、前記トランジスタを形成する領域の周囲に形成される前記導電層と前記配線層を有することを特徴とする。
【０００８】
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
【発明の効果】
【０００９】
本発明の主題によれば、ＦＣ工法による実装の様に、ベアの半導体チップの実装後にＳＯＩ構造の支持基板が表面側に配置される場合に於いても、当該支持基板の電位を確実に安定して接地電位に固定することが出来る。
【発明を実施するための最良の形態】
【００１０】
（実施の形態１）
図１は、本実施の形態に係る半導体装置が有する半導体チップＣＨの上面を模式的に示す平面図であり、後述する実施の形態２及び３に於いても援用される図である。半導体チップＣＨは、トランジスタや各種部品等の全てが形成された後のＳＯＩウエハから切り出されたものである。
【００１１】
図１に示す通り、半導体チップＣＨの中央部には、ＳＯＩ構造のＳＯＩ層上に形成されたＭＯＳＦＥＴ等のトランジスタを有するトランジスタ形成領域ＴＲが存在する。そして、トランジスタ形成領域ＴＲの周辺部よりも外側の部分には、半導体チップＣＨの表面１Ｓ上に半導体チップＣＨの周縁部ＣＨＰに沿って形成された複数のパッド部２０を有するパッド形成領域ＰＲが、トランジスタ形成領域ＴＲの周囲を全体的に取り囲む様に、存在している。尚、複数のパッド部２０の内でパッド部２０Ｇは、接地電位がそこに印加されるべきグランドパッドを成す。更に、トランジスタ形成領域ＴＲ及びパッド形成領域ＰＲの周囲を全体的に取り囲む様に、パッド形成領域ＰＲの外側に位置する半導体チップＣＨの表面１Ｓの部分上に、例えばアルミニウムの金属配線から成る最上層配線１３が形成されている。即ち、最上層配線１３は、半導体チップＣＨの表面１Ｓの内で周縁部ＣＨＰの近辺部分上に於いて、当該周縁部ＣＨＰに沿って全周に渡って形成されており、且つ、複数のトランジスタが形成されている半導体チップＣＨ内のトランジスタ形成領域ＴＲを全体的に取り囲んでいる。尚、この最上層配線１３は、グランドパッド２０Ｇに接続されている。そして、図１には図示されてはいないが、最上層配線１３の直下には、最上層配線１３に接続された複数のガードリングが、最上層配線１３と共にトランジスタ形成領域ＴＲを全体的に取り囲む様に、半導体チップＣＨの裏面に該当するＳＯＩ構造の支持基板（Ｐ型のシリコン基板又はＮ型のシリコン基板）の上面に向けて形成されている。即ち、複数のガードリングの各々は、ＳＯＩ構造の支持基板の上面と最上層配線１３間を貫通する孔が配線材料（導電層）で充填されていることにより、上記支持基板の上面と最上層配線１３とを電気的に互いに接続して、上記支持基板の上面及び最上層配線１３を同電位に固定する部分である。この中核たるガードリング部の構造の一例を図２の平面図に示す。図２は、最上層配線１３の直下に位置し且つ最上層配線１３に繋がった３個のガードリング１００Ａ，１００Ｂ，１００Ｃ（後述する図４参照）を透視して描いた半導体チップＣＨの平面図である。図２に示す様に、３つのガードリング１００Ａ，１００Ｂ，１００Ｃは、半導体チップＣＨの周縁部ＣＨＰに沿って全周に渡って形成されてトランジスタ形成領域ＴＲを全体的に取り囲んでいる。尚、ガードリング部は、一つのガードリングから構成されていても良い。
【００１２】
又、図１の変形例を図３の平面図に示す（図３も実施の形態２及び３で援用される）。図３では、周縁部ＣＨＰに沿って形成されている最上層配線１３及びその直下のガードリング部（図示せず）が、それらの一部分に於いて途切れており、その結果、最上層配線１３及びその直下のガードリング部はトランジスタ形成領域ＴＲを部分的に取り囲んでいる。図１の場合及び図３の場合の両ケースを考慮するならば、最上層配線１３及びその直下のガードリング部（導電層）はトランジスタ形成領域ＴＲの周囲に配設されていると、言える。
【００１３】
以下に於いては、図１に示す断線Ｉ−Ｉに関する縦断面図である図４を参照して、本実施の形態の中核部であるガードリング部の構造を詳細に記載する。
【００１４】
図４は、複数のガードリング１００Ａ，１００Ｂ，１００Ｃを有するガードリング部１００と、トランジスタ形成領域ＴＲに於けるＮＭＯＳ部（Ｎ型のＭＯＳＦＥＴが形成される領域）２００と、トランジスタ形成領域ＴＲに於けるＰＭＯＳ部（Ｐ型のＭＯＳＦＥＴが形成される領域）３００とを対比して示す縦断面図である。ここでは、一例として、ＳＯＩ構造の支持基板１は、Ｐ型のシリコン基板より成る。勿論、Ｐ型のシリコン基板に代えて、Ｎ型のシリコン基板を支持基板１に用いることも出来る。
【００１５】
図４では、最上層配線１３に接続された３つのガードリング１００Ａ，１００Ｂ，１００Ｃが、併設されている。その内、最も内側に位置する第１ガードリング１００Ａと２番目の第２ガードリング１００Ｂとは同一の構造を有するので、第１ガードリング１００Ａの構造について記載する。第１ガードリング１００Ａの構造の特徴点を要すれば、支持基板１上のＢＯＸ酸化膜（絶縁層）２及びその上の分離酸化膜４を開口して形成した第１開口部７の底面、即ち、露出した支持基板１の上面内にシリサイド層（シリサイド部）５を形成し、当該シリサイド層５と繋がったコンタクトを形成した点にある。構造を詳述すれば、次の通りである。
【００１６】
第１ガードリング１００Ａは、支持基板１の上面より支持基板１の内部に向けて形成されたシリサイド層５を有し、更に、支持基板１の上面上に形成されたＢＯＸ酸化膜２と当該ＢＯＸ酸化膜２上に形成された分離酸化膜４とを貫通し、当該貫通によって形成された開口部の底部に形成されるシリサイド層５の上面をその底面とする第１開口部７を有する。又、第１ガードリング１００Ａは、第１開口部７を充填し且つ当該開口部７の上方及びその周辺にも形成されている第１層間絶縁膜１１と、第１開口部７内及び当該開口部７の上方部分に於ける第１層間絶縁膜１１を貫通し、以ってシリサイド層５の上面の一部分をその底面とすると共に、第１層間絶縁膜１１の上面がその開口部分に該当する第２開口部ないしはコンタクトホール８と、コンタクトホール８を完全に充填する第１配線材料（９，１４）とを有する。ここでは、コンタクトホール８の底面上及び側壁上に形成されるバリアメタル１４とその内側に形成されるプラグ９とを総称して、「第１配線材料」乃至は「導電層」と定義している。更に、コンタクトホール８の開口部分及びその開口部分の周辺の第１層間絶縁膜１１の部分と、最上層配線１３との間には、複数の層間絶縁膜１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇ，１１Ｈが積層形成されており、第１ガードリング１００Ａは、これらの複数の層間絶縁膜１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇ，１１Ｈの内で該当する層間絶縁膜１１Ａ，１１Ｃ，１１Ｅ，１１Ｇ内に設けられた複数の配線１０，１０Ｃ，１０Ｅ，１０Ｇを備えており、しかも、複数の層間絶縁膜１１Ｂ，１１Ｄ，１１Ｆ内に設けられており且つ複数の配線１０，１０Ｃ，１０Ｅ，１０Ｇの内で隣接して重なり合う配線間を結ぶ第２配線材料（導電層）１２Ｂ，１２Ｄ，１２Ｆを有する。加えて、第１ガードリング１００Ａは、最上の層間絶縁膜１１Ｈ内に設けられており、且つ、複数の配線１０，１０Ｃ，１０Ｅ，１０Ｇの内で最上層の配線１０Ｇと最上層配線１３間を結ぶ第３配線材料（導電層）１２Ｈを備えている。そして、重要な点は、第１ガードリング１００Ａの各構成要素が、即ち、シリサイド層５、第１開口部７、分離酸化膜４、コンタクトホール８、第１配線材料（９＋１４）、複数の配線１０，１０Ｃ，１０Ｅ，１０Ｇ、第２配線材料１２Ｂ，１２Ｄ，１２Ｆ及び第３配線材料１２Ｈの何れもが、最上層配線１３と共に、半導体チップＣＨの周縁部ＣＨＰに沿って（第１方向Ｄ１、同方向Ｄ１に直交する第２方向Ｄ２、同方向Ｄ２に直交する第３方向Ｄ３、両方向Ｄ１、Ｄ３に直交する第４方向Ｄ４の各々の方向に沿って）全周に渡って延在され、以ってトランジスタ形成領域ＴＲを全体的に取り囲んでいることである（ここでは一例として配線が５層から成る場合について記載しているが、本実施の形態では配線数は５層に限られる訳ではない）。
【００１７】
尚、第１開口部７の幅寸法は、第１開口部７を充填する第１層間絶縁膜１１の膜厚の２倍より小さいことが好ましい。蓋し、斯かる寸法に第１開口部７が設定されていなければ、第１層間絶縁膜１１が第１開口部７を完全に充填することが出来ず、第１開口部７内に空間が生じるからである。
【００１８】
最も外側に位置する第３ガードリング１００Ｃが第１ガードリング１００Ａと相違する点は、第３ガードリング１００Ｃが有するコンタクトホール８の底面が、ＳＯＩ層３上に形成されたシリサイド部５Ａの上面である点であり、その結果、第３ガードリング１００Ｃは、支持基板１の電位を固定するための機能を有していないことにある。
【００１９】
他方、ＮＭＯＳ部２００では、トランジスタＴｒは、トランジスタＴｒのゲート及び活性領域に於けるソース／ドレイン部に形成されたシリサイド領域６、ゲート絶縁膜、サイドウオールスペーサ、プラグ９等の導電層で充填されたコンタクトホール８及び配線１０を有し、その上方には、半導体チップＣＨの表面１Ｓに至るまで、複数の層間絶縁膜１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇ，１１Ｈが積層形成されている。そして、ＮＭＯＳ部２００でも同様に、各層間絶縁膜内に導電層及び配線が交互に形成されている（表面１Ｓ上にもＮＭＯＳ部２００用の配線が形成されている）。又、ＰＭＯＳ部３００の構成も、図４に図示する通り、ＮＭＯＳ部２００の構成と基本的には同様である。但し、ＰＭＯＳ部３００では、ＳＯＩ層３Ｐの導電型はＮ型となる。
【００２０】
以上に記載した本実施の形態に係るガードリング部１００を有する半導体チップＣＨを用いるならば、（１）半導体チップＣＨをＦＣ工法によって実装しても、その結果、表面側に来るＳＯＩ構造の支持基板１の電位を接地電位に常に安定して固定することが可能になると共に、（２）支持基板１の上面に形成したシリサイド層５と最上層配線１３間を電気的に導通させているので、低抵抗な支持基板コンタクトを実現することが出来る。更に、複数のガードリング１００Ａ，１００Ｂを設けているので、支持基板コンタクト抵抗を安定化させることも出来る。加えて、本構造では複数のガードリング１００Ａ，１００Ｂ，１００Ｃを設けているので、低誘電率の複数の層間絶縁膜１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇ，１１Ｈを用いていることにより、層間絶縁膜をダイシングする際に、銅等より成る配線１０，１０Ｃ，１０Ｅ，１０Ｇが脆くなると言う問題点を克服出来ると言う利点も得られることが、本願発明者らによって確認されている。この点でも、複数のガードリングを設ける意義がある。
【００２１】
尚、第３ガードリング１００Ｃを、第１及び第２ガードリング１００Ａ，１００Ｂと同様の構造に変更しても良い。
【００２２】
＜変形例１＞
図５の縦断面図に示す様に、第１ガードリング１００Ａに於けるコンタクトホール８の一部分を、トランジスタ形成領域ＴＲに於けるウエルを成すＳＯＩ層３と接触させても良い。
【００２３】
この変形例により、支持基板コンタクトで以ってトランジスタ形成領域ＴＲに於けるウエルの電位をも支持基板と同時に固定することが出来る。
【００２４】
（実施の形態２）
図６は、本実施の形態に係る半導体装置の、図１の断線Ｉ−Ｉに関する縦断面図であり、既述した図４に対応する図面である。
【００２５】
図６に示す第１ガードリング１００Ａが構造上、図４に示す第１ガードリング１００Ａと相違する点は、次の点にある。
【００２６】
即ち、本実施の形態に於ける第１ガードリング１００Ａは、図４のシリサイド層５に代えて、支持基板１の上面より支持基板１の内部に向けて形成され、且つ、支持基板１と同一導電型の不純物を含み、支持基板１の不純物濃度よりも大きい不純物濃度を有する高不純物濃度半導体層１５（ここでは、一例として、Ｐ型のシリコン基板を支持基板１に用いているので、高不純物濃度半導体層１５はＰ＋層となる）を備え、且つ、高不純物濃度半導体層１５上のＢＯＸ酸化膜２と当該ＢＯＸ酸化膜２上に形成された分離酸化膜４と分離酸化膜４上の第１層間絶縁膜１１とを貫通し、高不純物濃度半導体層１５の上面の一部をその底面とすると共に、第１層間絶縁膜１１の上面がその開口部分に該当するコンタクトホール８を有する。その他の各構成要素は、実施の形態１に於ける対応構成要素と同様である。
【００２７】
ここでも重要な点は、高不純物濃度半導体層１５、分離酸化膜４、コンタクトホール８、第１配線材料（９＋１４）、複数の配線１０，１０Ｃ，１０Ｅ，１０Ｇ、第２配線材料１２Ｂ，１２Ｄ，１２Ｆ及び第３配線材料１２Ｈの何れもが、最上層配線１３と共に、半導体チップＣＨの周縁部ＣＨＰに沿って全周に渡って延在されて、トランジスタ形成領域ＴＲを全体的に取り囲んでいることにある。
【００２８】
本実施の形態に係る構造の半導体装置によっても、実施の形態１と同様の利点が得られることは勿論である。
【００２９】
＜変形例２＞
図７の縦断面図に示す様に、第１及び第２ガードリング１００Ａ、１００Ｂに於けるコンタクトホール８の一部分を、トランジスタ形成領域ＴＲに於けるウエルを成すＳＯＩ層３と接触させても良い。
【００３０】
この変形例により、支持基板コンタクトで以ってトランジスタ形成領域ＴＲに於けるウエルの電位をも支持基板と同時に固定することが出来る。
【００３１】
（実施の形態３）
図８は、本実施の形態に係る半導体装置の、図１の断線Ｉ−Ｉに関する縦断面図であり、既述した図４に対応する図面である。
【００３２】
図８に示す第１ガードリング１００Ａが構造上、図４に示す第１ガードリング１００Ａと相違する点は、次の点にある。
【００３３】
即ち、本実施の形態に於ける第１ガードリング１００Ａは、支持基板１の上面上に形成されたシリサイド層１６を備えると共に、シリサイド層１６上のＢＯＸ酸化膜２と当該ＢＯＸ酸化膜２上に形成された分離酸化膜４と分離酸化膜４上の第１層間絶縁膜１１とを貫通し、シリサイド層１６の上面をその底面とすると共に、第１層間絶縁膜１１の上面がその開口部分に該当するコンタクトホール８を備える。換言すれば、シリサイド層１６は、支持基板１用のコンタクトホール８の底部を成す。その他の各構成要素は、実施の形態１に於ける対応構成要素と同様である。
【００３４】
ここでも重要な点は、シリサイド層１６、分離酸化膜４、コンタクトホール８、第１配線材料（９＋１４）、複数の配線１０，１０Ｃ，１０Ｅ，１０Ｇ、第２配線材料１２Ｂ，１２Ｄ，１２Ｆ及び第３配線材料１２Ｈの何れもが、最上層配線１３と共に、半導体チップＣＨの周縁部ＣＨＰに沿って全周に渡って延在されて、トランジスタ形成領域ＴＲを全体的に取り囲んでいることにある。
【００３５】
本実施の形態に係る構造の半導体装置によっても、既述した実施の形態１と同様の利点が得られる。
【００３６】
＜変形例３＞
図９の縦断面図に示す様に、第１及び第２ガードリング１００Ａ、１００Ｂに於けるコンタクトホール８の一部分を、トランジスタ形成領域ＴＲに於けるウエルを成すＳＯＩ層３と接触させても良い。
【００３７】
この変形例により、支持基板コンタクトで以ってトランジスタ形成領域ＴＲに於けるウエルの電位をも支持基板と同時に固定することが出来る。
【００３８】
（実施の形態４）
本実施の形態は、実施の形態１に係る半導体装置の製造方法、特に実施の形態１に於いて既述したガードリング部の製造方法に関する。以下、図１０（Ａ）〜図１９（Ａ）、図１０（Ｂ）〜図１９（Ｂ）及び図１０（Ｃ）〜図１９（Ｃ）の縦断面図並びに既述した図４を用いて、各工程を記載する。これらの工程図の内で、図１０（Ａ）〜図１９（Ａ）は、実施の形態１の図４で既述した第１ないし第３ガードリング１００Ａ，１００Ｂ，１００Ｃの製造工程を示す縦断面図であり、図１０（Ｂ）〜図１９（Ｂ）は、ＳＯＩウエハの中央部に位置するトランジスタ形成領域ＴＲ（図１）に於けるＮＭＯＳ部の製造工程を示す縦断面図であり、図１０（Ｃ）〜図１９（Ｃ）は、上記トランジスタ形成領域ＴＲ（図１）に於けるＰＭＯＳ部の製造工程を示す縦断面図である。尚、トランジスタ形成領域ＴＲは本発明にとっては中核的な部分ではないので、以下の記載では、ＰＭＯＳ部の工程の説明を割愛している。但し、ＰＭＯＳ部の各工程図に於ける参照符号３Ｐは、ＳＯＩ層３に形成されたＮ型半導体層を示す。
【００３９】
図１０（Ａ）及び図１０（Ｂ）に於いて、ＳＯＩウエハを準備する。当該ＳＯＩウエハを自ら作成しても良いし、市場から購入しても良い。この時点では、ＳＯＩウエハは、支持基板１（例えば、Ｐ型のシリコン基板）と、その上に形成されたＢＯＸ酸化膜２と、その上に形成されたＳＯＩ層３（本例ではＰ型半導体層）とから成る。
【００４０】
次の図１１（Ａ）及び図１１（Ｂ）の工程に於いては、ＳＯＩ層３を複数の部分に分離する複数の分離絶縁膜４を、ＢＯＸ酸化膜２上に形成する。
【００４１】
次の図１２（Ａ）及び図１２（Ｂ）の工程では、ＮＭＯＳ部に於いてトランジスタＴＲのＭＯＳ構造をＳＯＩ層３上に形成する。トランジスタＴＲは、ゲート絶縁膜、ゲート電極及びサイドウオールスペーサを有する。
【００４２】
次の図１３（Ａ）及び図１３（Ｂ）の工程では、ガードリング部に於いて、分離絶縁膜４及びＢＯＸ酸化膜２を開口して支持基板１に通じる複数の第１開口部７を形成する。各第１開口部７は、対応する分離絶縁膜４及びその直下のＢＯＸ酸化膜２を貫通して支持基板１の表面にまで到達している。尚、実施の形態１で既述した通り、第１開口部７の幅寸法は、後述する第１層間絶縁膜の膜厚の２倍よりも小さいことが、好適である。
【００４３】
次の図１４（Ａ）及び図１４（Ｂ）の工程では、ＮＭＯＳ部及びガードリング部に対して、所定の導電型のイオンの注入を行って、ソース／ドレイン領域を形成する。尚、図１２（Ａ）に示すソース／ドレイン（Ｓ／Ｄ）形成のためのイオン注入工程（本例ではＰ型イオン注入）は任意であり、図１４（Ａ）の工程を行わなくても良い。又、図１４（Ｃ）の工程に於けるＰＭＯＳ部への所定の導電型のイオン注入によってＰＭＯＳ部に同じくソース／ドレイン領域を形成するため、その結果として、図１４（Ａ）に示す様に、支持基板１の表面よりその内部に向けてＰ⁺層が形成される。
【００４４】
次の図１５（Ａ）及び図１５（Ｂ）の工程では、ＮＭＯＳ部及びガードリング部に対して、シリサイド層を形成するために、所定の金属を積層し、熱処理を行う。
【００４５】
その結果、図１５（Ａ）及び図１５（Ｂ）に示す様に、ＮＭＯＳ部においては、トランジスタＴｒのゲート電極上及びソース／ドレイン領域（活性領域）内にシリサイド領域６が形成される（図１５（Ｃ）のＰＭＯＳ部に於いても同様である）。このとき、シリサイド領域６と同時に、ガードリング部側においても、シリサイド層５が、第１開口部７の底面上、即ち、露出した支持基板１の表面上に形成される。同時に、ガードリング部内の露出したＳＯＩ層３の表面上にも、シリサイド層５Ａが形成される。
【００４６】
次の図１６（Ａ）及び図１６（Ｂ）の工程では、ＮＭＯＳ部及びガードリング部に対して、第１開口部７を完全に埋め込むと共に、トランジスタＴｒをも被覆する第１層間絶縁膜１１を形成する。
【００４７】
次の図１７（Ａ）及び図１７（Ｂ）の工程では、第１層間絶縁膜１１を所定のマスクを用いてエッチングし、ガードリング部に於いては、第１層間絶縁膜１１を貫通してシリサイド層５に通じる第２開口部たるコンタクトホール８を形成する。又、コンタクトホール８の開口に際しては、ＳＯＩ層３上に開口する通常のコンタクト開口用マスクと兼用しても良いし、あるいは、コンタクトホール８専用の別のマスクを使用しても良い。本例は、後者の例である。
【００４８】
次の図１８（Ａ）及び図１８（Ｂ）の工程では、先ず、ＮＭＯＳ部のシリサイド領域６に通じるコンタクトホール８及びガードリング部に於けるシリサイド層５Ａに通じるコンタクトホール８を形成する。その後、各コンタクトホール８の底部にバリアメタル１４を形成し、その後、プラグ９等の配線材料（導電層）で各コンタクトホール８を完全に埋め込む。
【００４９】
次の図１９（Ａ）及び図１９（Ｂ）の工程では、最下層の層間絶縁膜１１Ａを形成した上で、ガードリング部及びＮＭＯＳ部に於けるコンタクトホール８の開口部に存在するプラグ９の表面と接続される最下層の配線１０（例えば銅より成る）を、最下層の層間絶縁膜１１Ａ中に形成する。以下の工程に関しては、図４を参照する。
【００５０】
図４に示す通り、最下層の層間絶縁膜１１Ａ上に２番目の層間絶縁膜１１Ｂを形成し、層間絶縁膜１１Ｂ内に配線１０の上面を底面とする開口（ビアホール）を形成して当該開口を完全に埋め込む配線材料（導電層）１２Ｂを形成する。更に、層間絶縁膜１１Ｂ上に３番目の層間絶縁膜１１Ｃを形成し、層間絶縁膜１１Ｃ内に、配線材料１２Ｂと繋がった配線１０Ｃ（例えば銅より成る）を形成する。更に、層間絶縁膜１１Ｃ上に４番目の層間絶縁膜１１Ｄを形成し、配線材料（導電層）１２Ｄを形成する。更に、層間絶縁膜１１Ｄ上に５番目の層間絶縁膜１１Ｅを形成し、配線１０Ｅ（例えば銅より成る）を形成する。更に、層間絶縁膜１１Ｅ上に６番目の層間絶縁膜１１Ｆを形成し、配線材料（導電層）１２Ｆを形成する。更に、層間絶縁膜１１Ｆ上に７番目の層間絶縁膜１１Ｇを形成し、最上層の配線１０Ｇ（例えば銅より成る）を形成する。更に、層間絶縁膜１１Ｇ上に８番目の層間絶縁膜１１Ｈを形成し、最上層の配線１０Ｇと繋がった最上の配線材料（導電層）１２Ｈを形成する。その上で、最上の配線材料１２Ｈと繋がった最上層配線１３（例えばアルミニウムより成る）を、８番目の層間絶縁膜１１Ｈ上に形成する。層間絶縁膜１１Ａ〜１１Ｈ内に於ける、これらの配線及び導電層の構造により、支持基板１の電位は固定される。
【００５１】
そして、重要な点は、複数のシリサイド層５、複数の分離絶縁膜４、複数の開口部７、複数のコンタクトホール８、複数の第１配線材料９、複数の配線１０，１０Ｃ，１０Ｅ，１０Ｇ、複数の第２配線材料１２Ｂ，１２Ｄ，１２Ｆ，１２Ｈ及び最上層配線１３は、第１方向Ｄ１、第１方向Ｄ１に直交する第２方向Ｄ２、第２方向Ｄ２に直交する第３方向Ｄ３、並びに第１及び第３方向Ｄ１，Ｄ３に直交する第４方向Ｄ４の各々に沿って形成されており（図１参照）、以ってトランジスタ形成領域ＴＲを全体的に取り囲んでいることである。
【００５２】
斯かる構造を備えたＳＯＩウエハよりチップを切り出せば、図１に例示される上面を有する半導体チップＣＨが得られる。
【００５３】
（実施の形態５）
本実施の形態は、実施の形態２に係る半導体装置の製造方法、特に実施の形態２に於いて既述したガードリング部の製造方法に関する。以下では、ガードリング部の製造方法について且つ実施の形態４とは異なる工程に関して記載すると共に、トランジスタ形成領域に於けるＮＭＯＳ部及びＰＭＯＳ部の製造工程の記載を割愛する。従って、図１０（Ａ）、図１１（Ａ）及び図１２（Ａ）を援用する。
【００５４】
図２０に於いて、ガードリング部に於ける各分離酸化膜４毎に開口４０Ｈが設けられたレジストパターン４０を、ＳＯＩ層３上に形成する。そして、レジストパターン４０をマストとして、イオン注入することにより、各開口４０Ｈ直下の支持基板１の上面部分内に、同一導電型の不純物を有し且つ支持基板１よりも高不純物濃度の高濃度半導体層（本例ではＰ＋型の高濃度半導体層）１５を形成する。
【００５５】
図２１に於いて、先ず、ガードリング部に於いても、トランジスタ形成領域に於けるシリサイド領域６の形成工程に伴い、シリサイド層５Ａが形成される。その後、ガードリング部及びＮＭＯＳ部等を被覆する第１層間絶縁膜１１を形成する。
【００５６】
図２２に於いて、第１層間絶縁膜１１、分離酸化膜４及びＢＯＸ酸化膜２をエッチングして、高濃度半導体層１５に通じるコンタクトホール８を形成する。又、シリサイド層５Ａに通じるコンタクトホール８も形成する。その上で、各コンタクトホール８を、バリアメタル１４及びプラグ９で以って完全に充填する。
【００５７】
以降の工程に関しては、図６を援用し、且つ、実施の形態４に於ける対応記載部分をも援用する。
【００５８】
尚、コンタクトホール８の形成に際しては、ＳＯＩ層３上の通常のコンタクト用のマスクを兼用しても良いし、又は、別の専用のマスクを用いても良い。
【００５９】
又、高濃度半導体層１５に通じるコンタクトホール８の形成後に、支持基板１に対してイオン注入を行っても良い。
【００６０】
配線１２，１３等の形成により、支持基板１の電位は固定可能となる。
【００６１】
ここでも重要な点は、ガードリング部に於ける各構成要素、即ち、複数の高濃度半導体層１５、複数の分離絶縁膜４、複数のコンタクトホール８、複数の第１配線材料（９＋１４）、複数の配線１０，１０Ｃ，１０Ｅ，１０Ｇ、複数の第２配線材料１２Ｂ，１２Ｄ，１２Ｆ，１２Ｈ及び最上層配線１３は、第１方向Ｄ１、第２方向Ｄ２、第３方向Ｄ３、及び第４方向Ｄ４の各々の方向に沿って形成されており、以ってトランジスタ形成領域ＴＲを全体的に取り囲んでいることである。
【００６２】
（実施の形態６）
本実施の形態は、実施の形態３に係る半導体装置の製造方法、特に実施の形態３に於いて既述したガードリング部の製造方法に関する。以下では、ガードリング部の製造方法について且つ実施の形態４とは異なる工程に関して記載すると共に、トランジスタ形成領域に於けるＮＭＯＳ部及びＰＭＯＳ部の製造工程の記載を割愛する。従って、図１０（Ａ）、図１１（Ａ）及び図１２（Ａ）を援用する。
【００６３】
図２３に於いて、トランジスタ形成領域に於けるＮＭＯＳ部及びＰＭＯＳ部のシリサイド領域の形成工程に伴い、ガードリング部に於いても、ＳＯＩ層３上にシリサイド層５Ａを形成する。
【００６４】
図２４に於いて、ガードリング部のみならずＮＭＯＳ部及びＰＭＯＳ部に於いても形成される第１層間絶縁膜１１で以って、分離酸化膜４及びシリサイド層５Ａの全体を被覆する。
【００６５】
図２５では、エッチングによって、第１層間絶縁膜１１、分離酸化膜４及びＢＯＸ酸化膜２を貫通し且つその底面が支持基板１の上面に該当するコンタクトホール８を形成する。
【００６６】
図２６では、各コンタクトホール８の底部にシリサイド層１６を形成する。
【００６７】
図２７では、ＮＭＯＳ部及びＰＭＯＳ部に於けるコンタクトホール形成工程に伴って、ガードリング部に於けるシリサイド層５Ａの上面に通じるコンタクトホール８を第１層間絶縁膜１１内に形成する。
【００６８】
図２８では、各コンタクトホール８内にバリアメタル１４を形成した上で、プラグ９で以って各コンタクトホール８内を完全に充填する。
【００６９】
以下の工程は、図８に示す通りであり、実施の形態４で既述した通りである。
【００７０】
尚、コンタクトホール８の形成に際しては、ＳＯＩ層３上の通常のコンタクト用のマスクを兼用しても良いし、又は、別の専用のマスクを用いても良い。
【００７１】
又、支持基板１に通じるコンタクトホール８の形成後に、支持基板１に対してイオン注入を行っても良い。
【００７２】
配線１２，１３等の形成により、支持基板１の電位は固定可能となる。
【００７３】
ここでも重要な点は、ガードリング部に於ける各構成要素、即ち、複数の分離絶縁膜４、複数のコンタクトホール８、複数のシリサイド層１６、複数の第１配線材料（９＋１４）、複数の配線１０，１０Ｃ，１０Ｅ，１０Ｇ、複数の第２配線材料１２Ｂ，１２Ｄ，１２Ｆ，１２Ｈ及び最上層配線１３は、ＳＯＩウエハに於ける第１方向Ｄ１、第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４の各々の方向に沿って形成されており、以ってＳＯＩウエハに於けるトランジスタ形成領域ＴＲを全体的に取り囲んでいることである。
【００７４】
（付記）
既述した実施の形態１乃至３の何れかに係る、ＳＯＩ構造を有する半導体チップＣＨ（図１参照）を、ＦＣ工法を用いて基板上に実装した際の、アセンブリの一形態を、図２９の縦断面図に例示する。図２９の半導体装置に於いて、参照符号５００は半田バンプ、５００Ｃは最外周半田バンプ、５００Ｄは最内周半田バンプ、５１０はＢＧＡ基板、５１１Ｂはビルドアップ絶縁層、５１１Ａはコア材、５１４はリング、５１２はビアホール、５１６は半田ボール、５１９は配線、５１３は絶縁層、５１８は封止部材である。図示の様に、半導体チップＣＨの、上側に位置する裏面側の支持基板は、特にワイヤを用いてその電位を固定することなく、既述した構造により、一定の電位（例えば接地電位）に固定されている。
【００７５】
又、実施の形態１乃至３の何れかに係る、ＳＯＩ構造を有する半導体チップＣＨ（図１参照）を、ＦＣ工法を用いて基板上に実装した別の一形態を、図３０の縦断面図に例示する。図３０の半導体装置では、ＦＣ工法を用いて基板上に実装された半導体チップＣＨの上に、接着剤６０７を介して、半導体チップＣＨとは異なる構造を有する別の半導体チップＣＨ１が搭載されている。図３０において、参照符号６００はパッケージ基板、６０３はモールド樹脂、６０４はＡｕバンプ、６０５は配線、６０６は樹脂、６０８はワイヤ、６０９，６１３，６１９は共にボンディングパッド、６１０は電極パッド、６１１は半田バンプ、６１２は絶縁膜である。図３０の半導体装置に於いても、半導体チップＣＨの裏面側の支持基板は、特にワイヤを用いてその電位を固定することなく、既述した構造により、一定の電位（例えば接地電位）に固定されている。
【００７６】
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【産業上の利用可能性】
【００７７】
本発明は、ＳＯＩウエハを用いた半導体装置に適用して好適なるものである。
【図面の簡単な説明】
【００７８】
【図１】実施の形態１，２，３に共通する半導体チップの平面図である。
【図２】実施の形態１，２，３に共通する半導体チップに於けるガードリング部を透視して模式的に描いた当該半導体チップの平面図である。
【図３】実施の形態１，２，３に共通する半導体チップの変形例を示す平面図である。
【図４】実施の形態１に係る半導体装置の一例の縦断面図である。
【図５】実施の形態１の変形例に係る半導体装置の縦断面図である。
【図６】実施の形態２に係る半導体装置の一例の縦断面図である。
【図７】実施の形態２の変形例に係る半導体装置の縦断面図である。
【図８】実施の形態３に係る半導体装置の一例の縦断面図である。
【図９】実施の形態３の変形例に係る半導体装置の縦断面図である。
【図１０】実施の形態４に係る半導体装置の製造工程を示す縦断面図である。
【図１１】実施の形態４に係る半導体装置の製造工程を示す縦断面図である。
【図１２】実施の形態４に係る半導体装置の製造工程を示す縦断面図である。
【図１３】実施の形態４に係る半導体装置の製造工程を示す縦断面図である。
【図１４】実施の形態４に係る半導体装置の製造工程を示す縦断面図である。
【図１５】実施の形態４に係る半導体装置の製造工程を示す縦断面図である。
【図１６】実施の形態４に係る半導体装置の製造工程を示す縦断面図である。
【図１７】実施の形態４に係る半導体装置の製造工程を示す縦断面図である。
【図１８】実施の形態４に係る半導体装置の製造工程を示す縦断面図である。
【図１９】実施の形態４に係る半導体装置の製造工程を示す縦断面図である。
【図２０】実施の形態５に係る半導体装置の製造工程を示す縦断面図である。
【図２１】実施の形態５に係る半導体装置の製造工程を示す縦断面図である。
【図２２】実施の形態５に係る半導体装置の製造工程を示す縦断面図である。
【図２３】実施の形態６に係る半導体装置の製造工程を示す縦断面図である。
【図２４】実施の形態６に係る半導体装置の製造工程を示す縦断面図である。
【図２５】実施の形態６に係る半導体装置の製造工程を示す縦断面図である。
【図２６】実施の形態６に係る半導体装置の製造工程を示す縦断面図である。
【図２７】実施の形態６に係る半導体装置の製造工程を示す縦断面図である。
【図２８】実施の形態６に係る半導体装置の製造工程を示す縦断面図である。
【図２９】実施の形態１乃至３の何れかに係る半導体チップをＦＣ工法によって基板上に実装した形態例を模式的に示す縦断面図である。
【図３０】実施の形態１乃至３の何れかに係る半導体チップをＦＣ工法によって基板上に実装した他の形態例を模式的に示す縦断面図である。
【符号の説明】
【００７９】
１ＳＯＩウエハの支持基板、２ＳＯＩウエハのＢＯＸ酸化膜、３ＳＯＩ層、４分離酸化膜、５シリサイド層、７第１開口部、８第２開口部（コンタクトホール）、９プラグ、１４バリアメタル、１１第１層間絶縁膜、１５高濃度半導体層、１６シリサイド層、１０，１０Ｃ，１０Ｅ，１０Ｇ配線、１２Ｂ，１２Ｄ，１２Ｆ第２配線、１２Ｈ第３配線、１３最上層配線、１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇ，１１Ｈ層間絶縁膜、ＣＨ半導体チップ、ＣＨＰ周縁部、ＴＲトランジスタ形成領域。

【特許請求の範囲】
【請求項１】
半導体支持基板と、前記半導体支持基板上に形成される絶縁膜層と、前記絶縁膜層上に形成される半導体層に形成されるトランジスタを含む半導体装置であって、
前記半導体層に形成される分離酸化膜と、
前記半導体層と前記分離酸化膜上に形成される層間絶縁膜と、
前記層間絶縁膜上に形成される配線層と、
前記半導体支持基板と前記配線層とを接続し、前記半導体支持基板の電位を固定する導電層を備え、
前記トランジスタを形成する領域の周囲に形成される前記導電層と前記配線層を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記層間絶縁膜と前記配線層を複数有し、前記半導体支持基板と最上層配線層を接続する導電層を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記導電層と前記配線層を、前記トランジスタを形成する領域の周囲に複数有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３の何れかに記載の半導体装置であって、
前記トランジスタを形成する領域の周囲を取り囲む前記半導体支持基板と最上層配線層を接続する導電層と前記配線層を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４の何れかに記載の半導体装置であって、
複数層の前記導電層と、前記導電層と接続する複数層の前記配線層が重なって形成されることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５の何れかに記載の半導体装置であって、
前記分離酸化膜と前記半導体層と前記絶縁膜層とを貫通して前記半導体支持基板に至る第１開口部の底部に形成されるシリサイド層と、
前記半導体層と前記分離酸化膜上に形成された第１層間絶縁膜を貫通し前記シリサイド層に至る第２開口部を充填する導電層と、
前記導電層と接続する配線層を有することを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記第２開口部を充填する導電層と前記半導体層が接続していることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記第１開口部の幅は前記第１開口部を充填する前記第１層間絶縁膜の膜厚の２倍よりも小さいことを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項５の何れかに記載の半導体装置であって、
前記分離酸化膜と前記分離酸化膜上に形成された第１層間絶縁膜を貫通し前記半導体支持基板に至る第２開口部の下の前記半導体支持基板に形成される高濃度半導体層と、
前記第２開口部を充填する導電層と、
前記導電層と接続する前記配線層を有することを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記第２開口部を充填する導電層と前記半導体層が接続していることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項５の何れかに記載の半導体装置であって、
前記分離酸化膜と前記分離酸化膜上に形成された第１層間絶縁膜を貫通し前記半導体支持基板に至る第２開口部の底部に形成されるシリサイド層と、
第２開口部を充填する導電層と、
前記導電層と接続する前記配線層を有することを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記第２開口部を充填する導電層と前記半導体層とが接続していることを特徴とする半導体装置。
【請求項１３】
その間に絶縁膜層を介して支持基板上に形成された半導体層を分離する分離絶縁膜を、前記半導体層にトランジスタを形成するトランジスタ形成領域の周囲に形成する工程と、
前記分離絶縁膜の直下の前記絶縁膜層を貫通して前記支持基板に達する第１開口部を形成する工程と、
前記第１開口部の底面に該当する前記支持基板上に、シリサイド層を形成する工程と、
前記第１開口部の内部とその上方に第１層間絶縁膜層を形成する工程と、
前記第１開口部内に設けられ、前記第１層間絶縁膜層を貫通して前記シリサイド層の表面をその底面とする第２開口部を形成する工程と、
前記第２開口部を充填する第１導電層を前記第１層間絶縁膜層の上面まで形成する工程と、
前記第１導電層上に接続する第１配線層とその周囲に第２層間絶縁膜層を形成する工程と、
前記第１配線層上に接続する導電層と当該導電層上に接続する配線層とその周囲の層間絶縁膜層を一層又は複数層形成する工程とを備えており、
各々接続された前記第１導電層と前記第１配線層と前記導電層と前記配線層が前記トランジスタ形成領域の周囲に形成されていることを特徴とする、
半導体装置の製造方法。
【請求項１４】
その間に絶縁膜層を介して支持基板上に形成された半導体層を分離する分離絶縁膜を、前記半導体層にトランジスタを形成するトランジスタ形成領域の周囲に形成する工程と、
前記分離絶縁膜の直下の前記絶縁膜層の直下の支持基板に高濃度層を形成する工程と、
前記半導体層と前記分離絶縁膜の上方に第１層間絶縁膜層を形成する工程と、
前記第１層間絶縁膜層と前記分離絶縁膜とを貫通して前記支持基板の高濃度層に至る第２開口部を形成する工程と、
前記第２開口部を充填する第１導電層を前記第１層間絶縁膜層の上面まで形成する工程と、
前記第１導電層上に接続する第１配線層とその周囲に第２層間絶縁膜層を形成する工程と、
前記第１配線層上に接続する導電層と当該導電層上に接続する配線層とその周囲の層間絶縁膜層を一層又は複数層形成する工程とを備えており、
各々接続された前記第１導電層と前記第１配線層と前記導電層と前記配線層とが前記トランジスタ形成領域の周囲に形成されていることを特徴とする、
半導体装置の製造方法。
【請求項１５】
その間に絶縁膜層を介して支持基板上に形成された半導体層を分離する分離絶縁膜を、前記半導体層にトランジスタを形成するトランジスタ形成領域の周囲に形成する工程と、
前記半導体層と前記分離絶縁膜の上方に第１層間絶縁膜層を形成する工程と、
前記第１層間絶縁膜層と前記分離絶縁膜を貫通して前記支持基板に至る第２開口部を形成する工程と、
前記第２開口部の底面に該当する前記支持基板上に、シリサイド層を形成する工程と、
前記第２開口部を充填する第１導電層を前記第１層間絶縁膜層の上面まで形成する工程と、
前記第１導電層上に接続する第１配線層とその周囲に第２層間絶縁膜層を形成する工程と、
前記第１配線層上に接続する導電層と当該導電層上に接続する配線層とその周囲の層間絶縁膜層を一層又は複数層形成する工程とを備えており、
各々接続された前記第１導電層と前記第１配線層と前記導電層と前記配線層とが前記トランジスタ形成領域の周囲に形成されていることを特徴とする、
半導体装置の製造方法。

【図１】