半導体装置及びその製造方法
【課題】半導体装置の低抵抗化を図る。
【解決手段】本発明の半導体装置は、第１金属膜１８に当接するように半導体層に形成された貫通孔１０と、前記貫通孔１０の側壁部に形成された絶縁膜１２と、前記絶縁膜１２が形成されていない前記貫通孔１０の底部の第１金属膜１８上と前記半導体層上に形成された第２金属膜１３と、前記貫通孔１０内の前記絶縁膜１２及び第１金属膜１８上に形成されたバリアメタル膜１４と、前記バリアメタル膜１４を介して前記貫通孔内に形成された配線層１５とを具備することを特徴とする。
【解決手段】本発明の半導体装置は、第１金属膜１８に当接するように半導体層に形成された貫通孔１０と、前記貫通孔１０の側壁部に形成された絶縁膜１２と、前記絶縁膜１２が形成されていない前記貫通孔１０の底部の第１金属膜１８上と前記半導体層上に形成された第２金属膜１３と、前記貫通孔１０内の前記絶縁膜１２及び第１金属膜１８上に形成されたバリアメタル膜１４と、前記バリアメタル膜１４を介して前記貫通孔内に形成された配線層１５とを具備することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に貫通電極を有する半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置について、トレンチ構造のアップドレイン型ＭＯＳトランジスタを一例として説明する。
【０００３】
即ち、図１４に示すように、例えばＮ型シリコンから成る半導体基板５１上にエピタキシャル層５２が形成され、このエピタキシャル層５２の表層にＰ型拡散層５３（チャネル領域ＣＨ）が形成されている。また、Ｐ型拡散層５３の表層からエピタキシャル層５２の所定深さ位置にまで達するトレンチ溝５４が形成されている。このトレンチ溝５４内に絶縁膜５５で取り囲まれたポリシリコン膜から成る導電層が埋設され、ゲート電極（Ｇ）５６が構成されている。
【０００４】
更に、エピタキシャル層５２の表層で、かつトレンチ溝５４の両側壁部に絶縁膜５５に隣接したＮ型のソース層５７が形成されている。そして、隣り合うソース層５７間にまたがるようにＰ型ボディー層５８（ＢＤ）が形成されている。
【０００５】
また、エピタキシャル層５２の表層から半導体基板５１の所定深さ位置にまで達するように、Ｎ型不純物から成るドレイン層５９が構成されている。
【０００６】
更に、エピタキシャル層５２上に、ソース層５７を覆うように例えばアルミニウム（Ａｌ）合金等から成るソース電極（Ｓ）６０が形成されている。同様に、ドレイン層５９を覆うように例えばアルミニウム（Ａｌ）合金等から成るドレイン電極（Ｄ）６１が形成されている。
【０００７】
そして、半導体基板５１の裏面に金属膜６２が形成されて成る半導体装置６３である。
【特許文献１】特開２００４−３６３３０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前記トレンチ構造のアップドレイン型ＭＯＳトランジスタは、図１４に示した矢印方向に沿って、前記ソース電極６０、エピタキシャル層５２、半導体基板５１内を通って前記金属膜６２を介して、再び半導体基板５１、エピタキシャル層５２、そしてドレイン電極６１に電流Ｉ２が流れる。
【０００９】
このとき、エピタキシャル層５２が形成されていない高抵抗の半導体基板５１部分を２度通過するため、半導体装置の抵抗値が下げられないという問題があった。
【課題を解決するための手段】
【００１０】
本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、その表面から裏面にかけて貫通する貫通孔と、前記表面にソース層が形成された第１導電型の半導体基板と、前記貫通孔を被覆し、前記半導体基板の裏面上に形成された第１金属膜と、前記貫通孔内に形成され、前記第１金属膜と電気的に接続されたドレイン層とを具備し、前記ドレイン層は、前記半導体基板の表面上に形成され、かつ前記半導体基板の表面と接する第２金属膜を含むことを特徴とする。
【００１１】
また、本発明の半導体装置は、その表面から裏面にかけて貫通する貫通孔と、前記表面にソース層が形成された第１導電型の半導体基板と、前記貫通孔を被覆し、前記半導体基板の表面上に形成されたドレイン電極と、前記貫通孔内に形成され、前記ドレイン電極と電気的に接続されたドレイン層とを具備し、前記ドレイン層は、前記半導体基板の裏面上に形成され、かつ前記半導体基板の裏面と接する第２金属膜を含むことを特徴とする。
【００１２】
また、本発明の半導体装置の製造方法は、その表面にソース層及びドレイン電極が形成された第１導電型の半導体基板を準備し、前記半導体基板の裏面から前記ドレイン電極に到達する貫通孔を形成する工程と、前記貫通孔内に前記ドレイン電極と電気的に接続されたドレイン層を形成する工程を備え、前記ドレイン層を形成する工程は、前記半導体基板の裏面と接する第２金属膜を形成する工程を含むことを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置によれば、ドレイン層を不純物層ではなく貫通電極構造で形成しているため、半導体装置の低抵抗化が図れる。そして、貫通孔内の側壁部には絶縁膜を形成し、半導体層上には前記絶縁膜を形成しないことで、縦方向（半導体層の膜厚方向）に電流を流す構造の半導体装置において、電流経路上に容量が形成されない。そのため、半導体装置のデバイス特性が向上する。また、バリアメタル膜を半導体基板上に直に形成するのではなく、スパッタ法や蒸着法により形成した金属膜を介してバリアメタル膜を形成した場合には、所望の膜厚，膜質を有するバリアメタル膜を形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の半導体装置及びその製造方法に係る第１の実施形態について図面を参照しながら説明する。
【００１５】
ここで、本発明の半導体装置について、トレンチ構造のアップドレイン型ＭＯＳトランジスタを一例として説明する。
【００１６】
先ず、図１に示すように一導電型、例えばＮ型シリコンから成る半導体基板１上にＮ型エピタキシャル層２が形成され、このエピタキシャル層２の表層にＰ型拡散層３（チャネル領域ＣＨ）が形成されている。尚、本実施形態では、例えば前記エピタキシャル層２の厚さは１０μｍであり、半導体基板１の厚さはエピタキシャル層２の厚さを含めて２００μｍであり、Ｐ型拡散層３の厚さは１〜１．５μｍである。
【００１７】
また、Ｐ型拡散層３の表層から前記エピタキシャル層２の所定深さ位置にまで達するトレンチ溝４が形成されている。このトレンチ溝４内には、絶縁膜５で取り囲まれたポリシリコン膜から成る導電層が埋設され、ゲート電極（Ｇ）６が構成されている。なお、本実施形態では、例えばトレンチ溝４の深さは２μｍであり、トレンチ溝４の中央部の開口径は０．４μｍである。
【００１８】
エピタキシャル層２の表層には、トレンチ溝４の両側壁部に前記絶縁膜５に隣接したＮ型のソース層７が形成されている。そして、隣り合うソース層７の間にまたがるようにＰ型ボディー層（ＢＤ）８が形成されている。また、各ソース層７上には、例えばアルミニウム（Ａｌ）合金膜から成るソース電極７Ａ（Ｓ）が形成されている。
【００１９】
また、エピタキシャル層２の表層から半導体基板１の裏面まで貫通するように、例えば６０μｍ〜７０μｍの開口径を有する貫通孔１０が穿設されている。この貫通孔１０内には、貫通電極構造を成すドレイン層１１が構成されている。ここで、通常の貫通電極の製造方法では、貫通孔内を含む半導体基板上に絶縁膜を形成し、貫通孔の底部の絶縁膜だけを除去して貫通孔底部の金属膜を露出させ、この金属膜に電気的に接続するように貫通電極を形成するものであった。
【００２０】
しかし、前記アップドレイン構造のＭＯＳトランジスタでは、半導体基板の表面に形成されたソース電極から半導体基板内部を通って再び半導体基板の表面に形成されたドレイン電極に電流が流れる。従って、従来のような貫通孔内及び半導体基板上に形成される絶縁膜の存在により、この領域に容量が形成されてしまうため、デバイス特性が劣ることになる。
【００２１】
そのため、本発明者は前記絶縁膜を有さない貫通電極プロセスを開発することにした。しかし、半導体基板上に絶縁膜を形成し、その絶縁膜上に形成したバリアメタル膜と、半導体基板上に絶縁膜を有さない状態で直に形成したバリアメタル膜とが異なることがわかった。即ち、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、例えばＴｉＮ膜から成るバリアメタル膜を半導体基板上に直に成膜した場合、半導体基板上にシリコン酸化膜等の絶縁膜を介してＴｉＮ膜を成膜した場合よりも成膜量が半分以下であることがわかった。
【００２２】
発明者の検証では、半導体基板上に直にＴｉＮ膜をＣＶＤ法で成膜した場合では、半導体基板とＴｉＮ膜との間にＣＶＤ処理時の化学反応による変質膜が形成されていた。この変質膜の材質は未確認である。この変質膜が存在することで、所望の膜厚、膜質のＴｉＮ膜を成膜することができず、期待する設計値通りの半導体装置を形成することができない。従って、期待する特性の半導体装置が得られない。
【００２３】
そこで、以下に説明する発明を開発した。即ち、図３に示すように、貫通孔１０内にシリコン酸化膜またはシリコン窒化膜等から成る絶縁膜１２を形成し、絶縁膜１２を異方性エッチングすることで貫通孔１０の底部の絶縁膜１２と半導体基板１の表面上の絶縁膜１２を除去する。そうすると、貫通孔１０の側壁部にだけ絶縁膜１２が残膜する。本実施形態では、貫通孔１０の底部の絶縁膜１２をエッチングする際に、オーバーエッチングすることで貫通孔１０の底部の絶縁膜１２と共に、エピタキシャル層２上の絶縁膜１２も除去する。
【００２４】
次に、図３に示すように、貫通孔１０の底部の第１金属膜１８上と半導体基板１の表面上にスパッタ法を用いて、例えばＴｉ膜等から成る第２金属膜１３を形成する。尚、本実施形態では、およそ１００Å程度の薄いＴｉ膜を第２金属膜１３として成膜している。これは、第２金属膜１３が貫通孔１０の側壁部に形成された絶縁膜１２上に形成されず、貫通孔１０の底部にある第１金属膜１８上及びエピタキシャル層２上にだけ成膜させるためである。更に言えば、第２金属膜１３はエピタキシャル層２上にだけ成膜させると良い。
【００２５】
また、例えば１００〜５００Å程度のＴｉ膜を第２金属膜１３として成膜することもできる。この場合、Ｔｉ膜が絶縁膜１２またはエピタキシャル層２上にも成膜されることもあるため、レジスト膜を用いて不必要箇所のＴｉ膜を除去してもよい。。
【００２６】
ここで、本実施形態では第２金属膜１３としてＴｉ膜を用いているが、クロム（Ｃｒ），バナジウム（Ｖ）等の高融点金属膜でもよい。更には、バリアメタル膜として通常用いられる材料（例えば、タンタル（Ｔａ）やタングステン（Ｗ）、ジルコニウム（Ｚｒ）等）を用いても良い。また、第２金属膜１３の形成方法としては、ＣＶＤ法以外であれば、上記スパッタ法に限定されるものではなく、各種の薄膜形成法（例えば蒸着法等）を用いることができる。
【００２７】
続いて、図４に示すように、ＣＶＤ法を用いて貫通孔１０内を含む全面に、例えばＴｉＮ膜またはＷＮ膜またはＴａＮ等から成るバリアメタル膜１４（第３金属膜）を形成する。バリアメタル膜１４は、後に貫通孔１０内に形成される配線層１５の金属材料の拡散防止や、当該金属材料と導電体（本実施形態では、第１金属膜１８）との相互反応防止の役割を有する。
【００２８】
そして、図５に示すように、バリアメタル膜１４上にＣＶＤ法やスパッタ法等の薄膜形成法を用いてＣｕ層から成るシード層（不図示）を形成する。シード層は、配線層１５をメッキ形成するための下地電極となる導電層である。次に、シード層上に電解メッキ法を用いてＣｕ層から成る配線層１５（第４金属膜）を形成する。
【００２９】
そして、半導体基板１の裏面に第１金属膜１８が形成されて成る半導体装置１９が完成する。尚、本実施形態では、第１金属膜１８として、例えばＴｉ−Ｎｉ−Ａｕ合金層を用いているが、低抵抗な導電材料であれば他の材料を用いることも出来る。
【００３０】
このように構成された貫通電極技術を適用したアップドレイン型ＭＯＳトランジスタ（半導体装置１９）は、図１に示した矢印方向に沿って、ソース層７（ソース電極Ｓ）、エピタキシャル層２、半導体基板１内を通って第１金属膜１８を介して、貫通電極構造を成すドレイン層１１（ドレイン電極Ｄ）に電流Ｉ１が流れる。
【００３１】
従って、従来の半導体装置６３（図１４参照）に比して、電流が流れる高抵抗な半導体基板の領域を半減させることができたので、半導体装置の抵抗値を低減させることができる。特に、２００μｍの厚さを有するエピタキシャル層５２及び半導体基板５１の間を通過することになるため、電流経路の一方を貫通電極から成る金属膜とすることで、電流伝搬の高速化が図れる（従来の半導体装置６３の抵抗値Ｒ２＞本発明の半導体装置１９の抵抗値Ｒ１）。
【００３２】
また、本発明では、不純物層から成るドレイン層５９ではなく、貫通電極構造から成るドレイン層１１が形成されている。そのため、従来の半導体装置に比べて低抵抗化が図れる。ここで、貫通電極の体積を広げることでより低抵抗化を図ることができる。また、複数の貫通電極を形成するものであっても良い。
【００３３】
そして、貫通孔１０内の側壁部に絶縁膜１２を形成し、エピタキシャル層２上（図１の領域Ｘ）には絶縁膜１２を形成しないことで、縦方向（半導体基板１の膜厚方向）に電流を流す構造の半導体装置１９において、容量が形成されない。そのため、エピタキシャル層２上に絶縁膜１２を形成した構成に比べて半導体装置のデバイス特性が向上する。
【００３４】
更に、半導体装置１９では、貫通孔１０の近傍の半導体層（エピタキシャル層２）上にＣＶＤ法以外の製法（本実施形態では、スパッタ法または蒸着法）により第２金属膜１３を形成し、その後第２金属膜１３を介してバリアメタル膜１４を形成している。そのため、ＣＶＤ法を用いてバリアメタル膜を半導体基板上に直に形成するプロセスのような半導体基板とバリアメタル膜との間での化学反応は起きず、所望の膜質，膜厚のバリアメタル膜を得ることができる。
【００３５】
本発明を適用することで、低抵抗なフリップチップを実現することができる。図２は、本発明を採用したフリップチップの平面図を示すもので、図２の４０がゲート電極６用のバンプ電極（Ｇ）であり、４１がソース電極７Ａ用のバンプ電極（Ｓ）であり、４２がドレイン電極用のバンプ電極（Ｄ）である。尚、フリップチップの平坦性を妨げない範囲内で、更に複数のバンプ電極を構成するものであっても良い。
【００３６】
次に、本発明の第２の実施形態について図面を参照しながら説明する。上述した第１の実施形態では、半導体基板の表面側（デバイス素子形成面側）から貫通孔１０を形成していた。これに対して第２の実施形態では、半導体基板の裏面側から貫通孔を形成するプロセスを採用している。以下、詳細に説明する。なお、第１の実施形態と同様の構成については同一符号を用いており、その説明を簡略するか省略する。
【００３７】
まず、図６に示すように、Ｎ型の半導体基板１の表面にエピタキシャル層２を形成する。次に、エピタキシャル層２の表面にＰ型拡散層３，トレンチ溝４，絶縁膜５，ゲート電極６，ソース層７，Ｐ型ボディー層８をそれぞれ公知の半導体製造プロセスを利用して形成する。次に、ソース層７上にソース電極７Ａを形成し、Ｐ型拡散層３とは離間したエピタキシャル層２の表面上にドレイン電極２０を形成する。
【００３８】
次に、半導体基板１の裏面上にレジスト層（不図示）を形成し、当該レジスト層をマスクとして半導体基板１をエッチングする。このエッチングにより、図７に示すように、ドレイン電極２０に対応する位置の半導体基板１を当該裏面から表面に至って貫通する貫通孔２１が形成される。
【００３９】
次に、図８に示すように、貫通孔２１内及び半導体基板１の裏面上に絶縁膜２２を形成する。絶縁膜２２は、例えばＣＶＤ法により形成されたシリコン酸化膜やシリコン窒化膜である。
【００４０】
次に、貫通孔２１の底部と半導体基板１の裏面上の絶縁膜２２を選択的にエッチングし、図９に示すように、貫通孔２１の側壁部にのみ絶縁膜２２を残膜させる。このエッチングにより、貫通孔２１の底部でドレイン電極２０は露出し、半導体基板１の裏面は露出する。
【００４１】
次に、ＣＶＤ法以外の薄膜形成法（例えばスパッタ法や蒸着法）を用いて、図１０に示すように、貫通孔２１の底部のドレイン電極２０上と、半導体基板１の裏面上とに金属膜２３（例えば、チタン（Ｔｉ）膜）を形成する。この金属膜２３が、本発明でいう第２金属膜に相当する膜である。なお、スパッタ法で金属膜２３を形成した場合、貫通孔２１の側壁部に対する金属膜２３の付着量は少ない。そのため、図１０では貫通孔２１の側壁部に金属膜２３が形成されない構成を示している。なお、金属膜２３の形成に際してＣＶＤ法を採用しないのは、第１の実施形態の説明でも述べたように、ＣＶＤ法によって半導体基板に直に金属膜を形成しようとすると、所望の膜厚，膜質の金属膜を精度良く形成することが困難だからである。
【００４２】
次に、図１１に示すように、貫通孔２１内及び半導体基板１の裏面上にバリアメタル膜２４（例えば、ＴｉＮ膜やＷＮ膜）をＣＶＤ法で形成する。バリアメタル膜２４は、本発明でいう第３金属膜に相当する膜である。バリアメタル膜２４は、半導体基板１の裏面に直に形成されるのではなく金属膜２３を介して形成されている。つまり、半導体基板１の裏面にバリアメタル膜２４を形成する際に、金属膜２３または絶縁膜２２が障壁となって半導体基板１の裏面とＣＶＤガス等との化学反応は起きない。そのため、所望の膜厚，膜質のバリアメタル膜２４を形成することができる。次に、例えば銅から成るシード層（不図示）をバリアメタル膜２４の全体を被覆するように形成する。
【００４３】
次に、図１２に示すように、貫通孔２１内及び半導体基板１の裏面上に、シード層をメッキ電極とした電解メッキ法で、例えば銅から成る配線層２５を形成する。配線層２５は、シード層やバリアメタル膜２４や金属膜２３を介して半導体基板１の裏面及びドレイン電極２０と電気的に接続される。本実施形態では、貫通孔２１内に形成された導電材料全体（金属膜２３，バリアメタル膜２４，配線層２５）がドレイン層２６を構成する。その後、必要に応じて、ソース電極７Ａ及びドレイン電極２０上に図２で示したようなバンプ電極の形成や、レジスト材料から成る保護膜の形成等を行う。
【００４４】
次に、所定のダイシングラインに沿って切断し、個々の半導体装置３０に分割する。なお、個々の半導体装置３０に分割する方法としては、ダイシング法、エッチング法、レーザーカット法等がある。半導体装置３０は、図１２の矢印で示したように、ソース層７から貫通電極構造のドレイン層２６に電流Ｉ３が流れる。
【００４５】
第２の実施形態においても、貫通孔２１内に形成されたドレイン層２６を備えるため、従来構造（図１４参照）に比して、電流経路の低抵抗化を図ることができる。
【００４６】
なお、本発明は上記第１及び第２の実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。
【００４７】
例えば、配線層（１５，２５）は貫通孔（１０，２１）内に完全に充填されていなくてもよく、図１３に示すように不完全に充填されていてもよい。また、上記第２の実施形態において、貫通孔２１を形成する前に半導体基板１の表面上にガラス基板等の支持体を貼り付け、その後貫通孔２１や金属膜２３，バリアメタル膜２４，配線層２５の形成を行ってもよい。半導体基板１の表面側（デバイス素子面側）を保護するとともに、半導体基板１を強固に支えるためである。そして、ドレイン層２６の形成後に必要に応じて支持体を取り外してもよい。
【００４８】
また、ボール状の端子が形成されるＢＧＡ(Ball Grid Array)型の半導体装置や、ＬＧＡ(Land Grid Array)型の半導体装置やその他のＣＳＰ(Chip Size Package)型の半導体装置にも適用できるものである。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を示す平面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】本発明の他の実施形態に係る半導体装置を示す断面図である。
【図１４】従来の半導体装置を示す断面図である。
【符号の説明】
【００５０】
１ 半導体基板 ２ エピタキシャル層 ３ Ｐ型拡散層（チャネル領域）
４ トレンチ溝 ５ 絶縁膜 ６ ゲート電極（Ｇ） ７ ソース層
７Ａ ソース電極（Ｓ） ８ Ｐ型ボディー層 １０ 貫通孔
１１ ドレイン層（ドレイン電極Ｄ） １２ 絶縁膜 １３ 第２金属膜
１４ バリアメタル膜（第３金属膜） １５ 配線層（第４金属膜）
１８ 第１金属膜 １９ 半導体装置 ２０ ドレイン電極 ２１ 貫通孔
２２ 絶縁膜 ２３ 金属膜 ２４ バリアメタル膜 ２５ 配線層
２６ ドレイン層 ３０ 半導体装置 ５１ 半導体基板
５２ エピタキシャル層 ５３ Ｐ型拡散層 ５４ トレンチ溝
５５ 絶縁膜 ５６ ゲート電極（Ｇ） ５７ ソース層
５８ Ｐ型ボディー層 ５９ ドレイン層 ６０ ソース電極（Ｓ）
６１ ドレイン電極（Ｄ） ６２ 金属膜 ６３ 半導体装置
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に貫通電極を有する半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置について、トレンチ構造のアップドレイン型ＭＯＳトランジスタを一例として説明する。
【０００３】
即ち、図１４に示すように、例えばＮ型シリコンから成る半導体基板５１上にエピタキシャル層５２が形成され、このエピタキシャル層５２の表層にＰ型拡散層５３（チャネル領域ＣＨ）が形成されている。また、Ｐ型拡散層５３の表層からエピタキシャル層５２の所定深さ位置にまで達するトレンチ溝５４が形成されている。このトレンチ溝５４内に絶縁膜５５で取り囲まれたポリシリコン膜から成る導電層が埋設され、ゲート電極（Ｇ）５６が構成されている。
【０００４】
更に、エピタキシャル層５２の表層で、かつトレンチ溝５４の両側壁部に絶縁膜５５に隣接したＮ型のソース層５７が形成されている。そして、隣り合うソース層５７間にまたがるようにＰ型ボディー層５８（ＢＤ）が形成されている。
【０００５】
また、エピタキシャル層５２の表層から半導体基板５１の所定深さ位置にまで達するように、Ｎ型不純物から成るドレイン層５９が構成されている。
【０００６】
更に、エピタキシャル層５２上に、ソース層５７を覆うように例えばアルミニウム（Ａｌ）合金等から成るソース電極（Ｓ）６０が形成されている。同様に、ドレイン層５９を覆うように例えばアルミニウム（Ａｌ）合金等から成るドレイン電極（Ｄ）６１が形成されている。
【０００７】
そして、半導体基板５１の裏面に金属膜６２が形成されて成る半導体装置６３である。
【特許文献１】特開２００４−３６３３０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前記トレンチ構造のアップドレイン型ＭＯＳトランジスタは、図１４に示した矢印方向に沿って、前記ソース電極６０、エピタキシャル層５２、半導体基板５１内を通って前記金属膜６２を介して、再び半導体基板５１、エピタキシャル層５２、そしてドレイン電極６１に電流Ｉ２が流れる。
【０００９】
このとき、エピタキシャル層５２が形成されていない高抵抗の半導体基板５１部分を２度通過するため、半導体装置の抵抗値が下げられないという問題があった。
【課題を解決するための手段】
【００１０】
本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、その表面から裏面にかけて貫通する貫通孔と、前記表面にソース層が形成された第１導電型の半導体基板と、前記貫通孔を被覆し、前記半導体基板の裏面上に形成された第１金属膜と、前記貫通孔内に形成され、前記第１金属膜と電気的に接続されたドレイン層とを具備し、前記ドレイン層は、前記半導体基板の表面上に形成され、かつ前記半導体基板の表面と接する第２金属膜を含むことを特徴とする。
【００１１】
また、本発明の半導体装置は、その表面から裏面にかけて貫通する貫通孔と、前記表面にソース層が形成された第１導電型の半導体基板と、前記貫通孔を被覆し、前記半導体基板の表面上に形成されたドレイン電極と、前記貫通孔内に形成され、前記ドレイン電極と電気的に接続されたドレイン層とを具備し、前記ドレイン層は、前記半導体基板の裏面上に形成され、かつ前記半導体基板の裏面と接する第２金属膜を含むことを特徴とする。
【００１２】
また、本発明の半導体装置の製造方法は、その表面にソース層及びドレイン電極が形成された第１導電型の半導体基板を準備し、前記半導体基板の裏面から前記ドレイン電極に到達する貫通孔を形成する工程と、前記貫通孔内に前記ドレイン電極と電気的に接続されたドレイン層を形成する工程を備え、前記ドレイン層を形成する工程は、前記半導体基板の裏面と接する第２金属膜を形成する工程を含むことを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置によれば、ドレイン層を不純物層ではなく貫通電極構造で形成しているため、半導体装置の低抵抗化が図れる。そして、貫通孔内の側壁部には絶縁膜を形成し、半導体層上には前記絶縁膜を形成しないことで、縦方向（半導体層の膜厚方向）に電流を流す構造の半導体装置において、電流経路上に容量が形成されない。そのため、半導体装置のデバイス特性が向上する。また、バリアメタル膜を半導体基板上に直に形成するのではなく、スパッタ法や蒸着法により形成した金属膜を介してバリアメタル膜を形成した場合には、所望の膜厚，膜質を有するバリアメタル膜を形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の半導体装置及びその製造方法に係る第１の実施形態について図面を参照しながら説明する。
【００１５】
ここで、本発明の半導体装置について、トレンチ構造のアップドレイン型ＭＯＳトランジスタを一例として説明する。
【００１６】
先ず、図１に示すように一導電型、例えばＮ型シリコンから成る半導体基板１上にＮ型エピタキシャル層２が形成され、このエピタキシャル層２の表層にＰ型拡散層３（チャネル領域ＣＨ）が形成されている。尚、本実施形態では、例えば前記エピタキシャル層２の厚さは１０μｍであり、半導体基板１の厚さはエピタキシャル層２の厚さを含めて２００μｍであり、Ｐ型拡散層３の厚さは１〜１．５μｍである。
【００１７】
また、Ｐ型拡散層３の表層から前記エピタキシャル層２の所定深さ位置にまで達するトレンチ溝４が形成されている。このトレンチ溝４内には、絶縁膜５で取り囲まれたポリシリコン膜から成る導電層が埋設され、ゲート電極（Ｇ）６が構成されている。なお、本実施形態では、例えばトレンチ溝４の深さは２μｍであり、トレンチ溝４の中央部の開口径は０．４μｍである。
【００１８】
エピタキシャル層２の表層には、トレンチ溝４の両側壁部に前記絶縁膜５に隣接したＮ型のソース層７が形成されている。そして、隣り合うソース層７の間にまたがるようにＰ型ボディー層（ＢＤ）８が形成されている。また、各ソース層７上には、例えばアルミニウム（Ａｌ）合金膜から成るソース電極７Ａ（Ｓ）が形成されている。
【００１９】
また、エピタキシャル層２の表層から半導体基板１の裏面まで貫通するように、例えば６０μｍ〜７０μｍの開口径を有する貫通孔１０が穿設されている。この貫通孔１０内には、貫通電極構造を成すドレイン層１１が構成されている。ここで、通常の貫通電極の製造方法では、貫通孔内を含む半導体基板上に絶縁膜を形成し、貫通孔の底部の絶縁膜だけを除去して貫通孔底部の金属膜を露出させ、この金属膜に電気的に接続するように貫通電極を形成するものであった。
【００２０】
しかし、前記アップドレイン構造のＭＯＳトランジスタでは、半導体基板の表面に形成されたソース電極から半導体基板内部を通って再び半導体基板の表面に形成されたドレイン電極に電流が流れる。従って、従来のような貫通孔内及び半導体基板上に形成される絶縁膜の存在により、この領域に容量が形成されてしまうため、デバイス特性が劣ることになる。
【００２１】
そのため、本発明者は前記絶縁膜を有さない貫通電極プロセスを開発することにした。しかし、半導体基板上に絶縁膜を形成し、その絶縁膜上に形成したバリアメタル膜と、半導体基板上に絶縁膜を有さない状態で直に形成したバリアメタル膜とが異なることがわかった。即ち、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、例えばＴｉＮ膜から成るバリアメタル膜を半導体基板上に直に成膜した場合、半導体基板上にシリコン酸化膜等の絶縁膜を介してＴｉＮ膜を成膜した場合よりも成膜量が半分以下であることがわかった。
【００２２】
発明者の検証では、半導体基板上に直にＴｉＮ膜をＣＶＤ法で成膜した場合では、半導体基板とＴｉＮ膜との間にＣＶＤ処理時の化学反応による変質膜が形成されていた。この変質膜の材質は未確認である。この変質膜が存在することで、所望の膜厚、膜質のＴｉＮ膜を成膜することができず、期待する設計値通りの半導体装置を形成することができない。従って、期待する特性の半導体装置が得られない。
【００２３】
そこで、以下に説明する発明を開発した。即ち、図３に示すように、貫通孔１０内にシリコン酸化膜またはシリコン窒化膜等から成る絶縁膜１２を形成し、絶縁膜１２を異方性エッチングすることで貫通孔１０の底部の絶縁膜１２と半導体基板１の表面上の絶縁膜１２を除去する。そうすると、貫通孔１０の側壁部にだけ絶縁膜１２が残膜する。本実施形態では、貫通孔１０の底部の絶縁膜１２をエッチングする際に、オーバーエッチングすることで貫通孔１０の底部の絶縁膜１２と共に、エピタキシャル層２上の絶縁膜１２も除去する。
【００２４】
次に、図３に示すように、貫通孔１０の底部の第１金属膜１８上と半導体基板１の表面上にスパッタ法を用いて、例えばＴｉ膜等から成る第２金属膜１３を形成する。尚、本実施形態では、およそ１００Å程度の薄いＴｉ膜を第２金属膜１３として成膜している。これは、第２金属膜１３が貫通孔１０の側壁部に形成された絶縁膜１２上に形成されず、貫通孔１０の底部にある第１金属膜１８上及びエピタキシャル層２上にだけ成膜させるためである。更に言えば、第２金属膜１３はエピタキシャル層２上にだけ成膜させると良い。
【００２５】
また、例えば１００〜５００Å程度のＴｉ膜を第２金属膜１３として成膜することもできる。この場合、Ｔｉ膜が絶縁膜１２またはエピタキシャル層２上にも成膜されることもあるため、レジスト膜を用いて不必要箇所のＴｉ膜を除去してもよい。。
【００２６】
ここで、本実施形態では第２金属膜１３としてＴｉ膜を用いているが、クロム（Ｃｒ），バナジウム（Ｖ）等の高融点金属膜でもよい。更には、バリアメタル膜として通常用いられる材料（例えば、タンタル（Ｔａ）やタングステン（Ｗ）、ジルコニウム（Ｚｒ）等）を用いても良い。また、第２金属膜１３の形成方法としては、ＣＶＤ法以外であれば、上記スパッタ法に限定されるものではなく、各種の薄膜形成法（例えば蒸着法等）を用いることができる。
【００２７】
続いて、図４に示すように、ＣＶＤ法を用いて貫通孔１０内を含む全面に、例えばＴｉＮ膜またはＷＮ膜またはＴａＮ等から成るバリアメタル膜１４（第３金属膜）を形成する。バリアメタル膜１４は、後に貫通孔１０内に形成される配線層１５の金属材料の拡散防止や、当該金属材料と導電体（本実施形態では、第１金属膜１８）との相互反応防止の役割を有する。
【００２８】
そして、図５に示すように、バリアメタル膜１４上にＣＶＤ法やスパッタ法等の薄膜形成法を用いてＣｕ層から成るシード層（不図示）を形成する。シード層は、配線層１５をメッキ形成するための下地電極となる導電層である。次に、シード層上に電解メッキ法を用いてＣｕ層から成る配線層１５（第４金属膜）を形成する。
【００２９】
そして、半導体基板１の裏面に第１金属膜１８が形成されて成る半導体装置１９が完成する。尚、本実施形態では、第１金属膜１８として、例えばＴｉ−Ｎｉ−Ａｕ合金層を用いているが、低抵抗な導電材料であれば他の材料を用いることも出来る。
【００３０】
このように構成された貫通電極技術を適用したアップドレイン型ＭＯＳトランジスタ（半導体装置１９）は、図１に示した矢印方向に沿って、ソース層７（ソース電極Ｓ）、エピタキシャル層２、半導体基板１内を通って第１金属膜１８を介して、貫通電極構造を成すドレイン層１１（ドレイン電極Ｄ）に電流Ｉ１が流れる。
【００３１】
従って、従来の半導体装置６３（図１４参照）に比して、電流が流れる高抵抗な半導体基板の領域を半減させることができたので、半導体装置の抵抗値を低減させることができる。特に、２００μｍの厚さを有するエピタキシャル層５２及び半導体基板５１の間を通過することになるため、電流経路の一方を貫通電極から成る金属膜とすることで、電流伝搬の高速化が図れる（従来の半導体装置６３の抵抗値Ｒ２＞本発明の半導体装置１９の抵抗値Ｒ１）。
【００３２】
また、本発明では、不純物層から成るドレイン層５９ではなく、貫通電極構造から成るドレイン層１１が形成されている。そのため、従来の半導体装置に比べて低抵抗化が図れる。ここで、貫通電極の体積を広げることでより低抵抗化を図ることができる。また、複数の貫通電極を形成するものであっても良い。
【００３３】
そして、貫通孔１０内の側壁部に絶縁膜１２を形成し、エピタキシャル層２上（図１の領域Ｘ）には絶縁膜１２を形成しないことで、縦方向（半導体基板１の膜厚方向）に電流を流す構造の半導体装置１９において、容量が形成されない。そのため、エピタキシャル層２上に絶縁膜１２を形成した構成に比べて半導体装置のデバイス特性が向上する。
【００３４】
更に、半導体装置１９では、貫通孔１０の近傍の半導体層（エピタキシャル層２）上にＣＶＤ法以外の製法（本実施形態では、スパッタ法または蒸着法）により第２金属膜１３を形成し、その後第２金属膜１３を介してバリアメタル膜１４を形成している。そのため、ＣＶＤ法を用いてバリアメタル膜を半導体基板上に直に形成するプロセスのような半導体基板とバリアメタル膜との間での化学反応は起きず、所望の膜質，膜厚のバリアメタル膜を得ることができる。
【００３５】
本発明を適用することで、低抵抗なフリップチップを実現することができる。図２は、本発明を採用したフリップチップの平面図を示すもので、図２の４０がゲート電極６用のバンプ電極（Ｇ）であり、４１がソース電極７Ａ用のバンプ電極（Ｓ）であり、４２がドレイン電極用のバンプ電極（Ｄ）である。尚、フリップチップの平坦性を妨げない範囲内で、更に複数のバンプ電極を構成するものであっても良い。
【００３６】
次に、本発明の第２の実施形態について図面を参照しながら説明する。上述した第１の実施形態では、半導体基板の表面側（デバイス素子形成面側）から貫通孔１０を形成していた。これに対して第２の実施形態では、半導体基板の裏面側から貫通孔を形成するプロセスを採用している。以下、詳細に説明する。なお、第１の実施形態と同様の構成については同一符号を用いており、その説明を簡略するか省略する。
【００３７】
まず、図６に示すように、Ｎ型の半導体基板１の表面にエピタキシャル層２を形成する。次に、エピタキシャル層２の表面にＰ型拡散層３，トレンチ溝４，絶縁膜５，ゲート電極６，ソース層７，Ｐ型ボディー層８をそれぞれ公知の半導体製造プロセスを利用して形成する。次に、ソース層７上にソース電極７Ａを形成し、Ｐ型拡散層３とは離間したエピタキシャル層２の表面上にドレイン電極２０を形成する。
【００３８】
次に、半導体基板１の裏面上にレジスト層（不図示）を形成し、当該レジスト層をマスクとして半導体基板１をエッチングする。このエッチングにより、図７に示すように、ドレイン電極２０に対応する位置の半導体基板１を当該裏面から表面に至って貫通する貫通孔２１が形成される。
【００３９】
次に、図８に示すように、貫通孔２１内及び半導体基板１の裏面上に絶縁膜２２を形成する。絶縁膜２２は、例えばＣＶＤ法により形成されたシリコン酸化膜やシリコン窒化膜である。
【００４０】
次に、貫通孔２１の底部と半導体基板１の裏面上の絶縁膜２２を選択的にエッチングし、図９に示すように、貫通孔２１の側壁部にのみ絶縁膜２２を残膜させる。このエッチングにより、貫通孔２１の底部でドレイン電極２０は露出し、半導体基板１の裏面は露出する。
【００４１】
次に、ＣＶＤ法以外の薄膜形成法（例えばスパッタ法や蒸着法）を用いて、図１０に示すように、貫通孔２１の底部のドレイン電極２０上と、半導体基板１の裏面上とに金属膜２３（例えば、チタン（Ｔｉ）膜）を形成する。この金属膜２３が、本発明でいう第２金属膜に相当する膜である。なお、スパッタ法で金属膜２３を形成した場合、貫通孔２１の側壁部に対する金属膜２３の付着量は少ない。そのため、図１０では貫通孔２１の側壁部に金属膜２３が形成されない構成を示している。なお、金属膜２３の形成に際してＣＶＤ法を採用しないのは、第１の実施形態の説明でも述べたように、ＣＶＤ法によって半導体基板に直に金属膜を形成しようとすると、所望の膜厚，膜質の金属膜を精度良く形成することが困難だからである。
【００４２】
次に、図１１に示すように、貫通孔２１内及び半導体基板１の裏面上にバリアメタル膜２４（例えば、ＴｉＮ膜やＷＮ膜）をＣＶＤ法で形成する。バリアメタル膜２４は、本発明でいう第３金属膜に相当する膜である。バリアメタル膜２４は、半導体基板１の裏面に直に形成されるのではなく金属膜２３を介して形成されている。つまり、半導体基板１の裏面にバリアメタル膜２４を形成する際に、金属膜２３または絶縁膜２２が障壁となって半導体基板１の裏面とＣＶＤガス等との化学反応は起きない。そのため、所望の膜厚，膜質のバリアメタル膜２４を形成することができる。次に、例えば銅から成るシード層（不図示）をバリアメタル膜２４の全体を被覆するように形成する。
【００４３】
次に、図１２に示すように、貫通孔２１内及び半導体基板１の裏面上に、シード層をメッキ電極とした電解メッキ法で、例えば銅から成る配線層２５を形成する。配線層２５は、シード層やバリアメタル膜２４や金属膜２３を介して半導体基板１の裏面及びドレイン電極２０と電気的に接続される。本実施形態では、貫通孔２１内に形成された導電材料全体（金属膜２３，バリアメタル膜２４，配線層２５）がドレイン層２６を構成する。その後、必要に応じて、ソース電極７Ａ及びドレイン電極２０上に図２で示したようなバンプ電極の形成や、レジスト材料から成る保護膜の形成等を行う。
【００４４】
次に、所定のダイシングラインに沿って切断し、個々の半導体装置３０に分割する。なお、個々の半導体装置３０に分割する方法としては、ダイシング法、エッチング法、レーザーカット法等がある。半導体装置３０は、図１２の矢印で示したように、ソース層７から貫通電極構造のドレイン層２６に電流Ｉ３が流れる。
【００４５】
第２の実施形態においても、貫通孔２１内に形成されたドレイン層２６を備えるため、従来構造（図１４参照）に比して、電流経路の低抵抗化を図ることができる。
【００４６】
なお、本発明は上記第１及び第２の実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。
【００４７】
例えば、配線層（１５，２５）は貫通孔（１０，２１）内に完全に充填されていなくてもよく、図１３に示すように不完全に充填されていてもよい。また、上記第２の実施形態において、貫通孔２１を形成する前に半導体基板１の表面上にガラス基板等の支持体を貼り付け、その後貫通孔２１や金属膜２３，バリアメタル膜２４，配線層２５の形成を行ってもよい。半導体基板１の表面側（デバイス素子面側）を保護するとともに、半導体基板１を強固に支えるためである。そして、ドレイン層２６の形成後に必要に応じて支持体を取り外してもよい。
【００４８】
また、ボール状の端子が形成されるＢＧＡ(Ball Grid Array)型の半導体装置や、ＬＧＡ(Land Grid Array)型の半導体装置やその他のＣＳＰ(Chip Size Package)型の半導体装置にも適用できるものである。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を示す平面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】本発明の他の実施形態に係る半導体装置を示す断面図である。
【図１４】従来の半導体装置を示す断面図である。
【符号の説明】
【００５０】
１ 半導体基板 ２ エピタキシャル層 ３ Ｐ型拡散層（チャネル領域）
４ トレンチ溝 ５ 絶縁膜 ６ ゲート電極（Ｇ） ７ ソース層
７Ａ ソース電極（Ｓ） ８ Ｐ型ボディー層 １０ 貫通孔
１１ ドレイン層（ドレイン電極Ｄ） １２ 絶縁膜 １３ 第２金属膜
１４ バリアメタル膜（第３金属膜） １５ 配線層（第４金属膜）
１８ 第１金属膜 １９ 半導体装置 ２０ ドレイン電極 ２１ 貫通孔
２２ 絶縁膜 ２３ 金属膜 ２４ バリアメタル膜 ２５ 配線層
２６ ドレイン層 ３０ 半導体装置 ５１ 半導体基板
５２ エピタキシャル層 ５３ Ｐ型拡散層 ５４ トレンチ溝
５５ 絶縁膜 ５６ ゲート電極（Ｇ） ５７ ソース層
５８ Ｐ型ボディー層 ５９ ドレイン層 ６０ ソース電極（Ｓ）
６１ ドレイン電極（Ｄ） ６２ 金属膜 ６３ 半導体装置
【特許請求の範囲】
【請求項１】
その表面から裏面にかけて貫通する貫通孔と、前記表面にソース層が形成された第１導電型の半導体基板と、
前記貫通孔を被覆し、前記半導体基板の裏面上に形成された第１金属膜と、
前記貫通孔内に形成され、前記第１金属膜と電気的に接続されたドレイン層とを具備し、
前記ドレイン層は、
前記半導体基板の表面上に形成され、かつ前記半導体基板の表面と接する第２金属膜を含むことを特徴とする半導体装置。
【請求項２】
前記貫通孔の側壁部に第１絶縁膜を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の表面に形成されたエピタキシャル層と、
前記エピタキシャル層に形成された第２導電型の不純物拡散層と、
前記不純物拡散層の表層から前記エピタキシャル層の所定深さ位置まで形成されたトレンチ溝と、
前記トレンチ溝内に第２絶縁膜を介して導電層が埋設されて成るゲート電極とを備え、
前記ソース層は、前記不純物拡散層の表層に、前記トレンチ溝に隣接して形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ドレイン層は、前記第１絶縁膜及び前記第２金属膜を被覆する第３金属膜を含むことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記ドレイン層は、前記第３金属膜を被覆し、前記貫通孔内に完全にあるいは不完全に充填された配線層を含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２金属膜はスパッタ法または蒸着法により形成される金属膜から成ることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第３金属膜はバリアメタル膜から成ることを特徴とする請求項４に記載の半導体装置。
【請求項８】
その表面から裏面にかけて貫通する貫通孔と、前記表面にソース層が形成された第１導電型の半導体基板と、
前記貫通孔を被覆し、前記半導体基板の表面上に形成されたドレイン電極と、
前記貫通孔内に形成され、前記ドレイン電極と電気的に接続されたドレイン層とを具備し、
前記ドレイン層は、
前記半導体基板の裏面上に形成され、かつ前記半導体基板の裏面と接する第２金属膜を含むことを特徴とする半導体装置。
【請求項９】
前記貫通孔の側壁部に第１絶縁膜を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記半導体基板の表面に形成されたエピタキシャル層と、
前記エピタキシャル層に形成された第２導電型の不純物拡散層と、
前記不純物拡散層の表層から前記エピタキシャル層の所定深さ位置まで形成されたトレンチ溝と、
前記トレンチ溝内に第２絶縁膜を介して導電層が埋設されて成るゲート電極とを備え、
前記ソース層は、前記不純物拡散層の表層に、前記トレンチ溝に隣接して形成されていることを特徴とする請求項８または請求項９に記載の半導体装置。
【請求項１１】
前記ドレイン層は、前記第１絶縁膜及び前記第２金属膜を被覆する第３金属膜を含むことを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記ドレイン層は、前記第３金属膜を被覆し、前記貫通孔内に完全にあるいは不完全に充填された配線層を含むことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第２金属膜はスパッタ法または蒸着法により形成される金属膜から成ることを特徴とする請求項８に記載の半導体装置。
【請求項１４】
前記第３金属膜はバリアメタル膜から成ることを特徴とする請求項１１に記載の半導体装置。
【請求項１５】
その表面にソース層及びドレイン電極が形成された第１導電型の半導体基板を準備し、
前記半導体基板の裏面から前記ドレイン電極に到達する貫通孔を形成する工程と、
前記貫通孔内に前記ドレイン電極と電気的に接続されたドレイン層を形成する工程を備え、
前記ドレイン層を形成する工程は、前記半導体基板の裏面と接する第２金属膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
前記貫通孔の側壁部を被覆する第１絶縁膜を形成する工程を備えることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１絶縁膜を形成する工程は、前記貫通孔内及び前記半導体基板の裏面上に絶縁膜を形成する工程と、
前記貫通孔の底部と前記半導体基板の裏面上の前記絶縁膜を除去する工程を含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記半導体基板の表面に第１導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層の表面に第２導電型の不純物拡散層を形成する工程と、
前記不純物拡散層の表層から前記エピタキシャル層の所定深さ位置までトレンチ溝を形成する工程と、
前記トレンチ溝内に第２絶縁膜を形成する工程と、
前記第２絶縁膜上にゲート電極を形成する工程とを備え、
前記ソース層は、前記不純物拡散層の表層であって前記トレンチ溝に隣接して形成することを特徴とする請求項１５乃至請求項１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記第２金属膜と前記貫通孔の側壁部の第１絶縁膜上に第３金属膜を形成する工程を具備することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項２０】
前記第３金属膜を介して前記貫通孔内に配線層を形成する工程を具備することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記第２金属膜を形成する工程は、第２金属膜をスパッタ法または蒸着法により形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項２２】
前記第３金属膜を形成する工程は、第３金属膜をバリアメタル膜から構成することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項１】
その表面から裏面にかけて貫通する貫通孔と、前記表面にソース層が形成された第１導電型の半導体基板と、
前記貫通孔を被覆し、前記半導体基板の裏面上に形成された第１金属膜と、
前記貫通孔内に形成され、前記第１金属膜と電気的に接続されたドレイン層とを具備し、
前記ドレイン層は、
前記半導体基板の表面上に形成され、かつ前記半導体基板の表面と接する第２金属膜を含むことを特徴とする半導体装置。
【請求項２】
前記貫通孔の側壁部に第１絶縁膜を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の表面に形成されたエピタキシャル層と、
前記エピタキシャル層に形成された第２導電型の不純物拡散層と、
前記不純物拡散層の表層から前記エピタキシャル層の所定深さ位置まで形成されたトレンチ溝と、
前記トレンチ溝内に第２絶縁膜を介して導電層が埋設されて成るゲート電極とを備え、
前記ソース層は、前記不純物拡散層の表層に、前記トレンチ溝に隣接して形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ドレイン層は、前記第１絶縁膜及び前記第２金属膜を被覆する第３金属膜を含むことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記ドレイン層は、前記第３金属膜を被覆し、前記貫通孔内に完全にあるいは不完全に充填された配線層を含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２金属膜はスパッタ法または蒸着法により形成される金属膜から成ることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第３金属膜はバリアメタル膜から成ることを特徴とする請求項４に記載の半導体装置。
【請求項８】
その表面から裏面にかけて貫通する貫通孔と、前記表面にソース層が形成された第１導電型の半導体基板と、
前記貫通孔を被覆し、前記半導体基板の表面上に形成されたドレイン電極と、
前記貫通孔内に形成され、前記ドレイン電極と電気的に接続されたドレイン層とを具備し、
前記ドレイン層は、
前記半導体基板の裏面上に形成され、かつ前記半導体基板の裏面と接する第２金属膜を含むことを特徴とする半導体装置。
【請求項９】
前記貫通孔の側壁部に第１絶縁膜を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記半導体基板の表面に形成されたエピタキシャル層と、
前記エピタキシャル層に形成された第２導電型の不純物拡散層と、
前記不純物拡散層の表層から前記エピタキシャル層の所定深さ位置まで形成されたトレンチ溝と、
前記トレンチ溝内に第２絶縁膜を介して導電層が埋設されて成るゲート電極とを備え、
前記ソース層は、前記不純物拡散層の表層に、前記トレンチ溝に隣接して形成されていることを特徴とする請求項８または請求項９に記載の半導体装置。
【請求項１１】
前記ドレイン層は、前記第１絶縁膜及び前記第２金属膜を被覆する第３金属膜を含むことを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記ドレイン層は、前記第３金属膜を被覆し、前記貫通孔内に完全にあるいは不完全に充填された配線層を含むことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第２金属膜はスパッタ法または蒸着法により形成される金属膜から成ることを特徴とする請求項８に記載の半導体装置。
【請求項１４】
前記第３金属膜はバリアメタル膜から成ることを特徴とする請求項１１に記載の半導体装置。
【請求項１５】
その表面にソース層及びドレイン電極が形成された第１導電型の半導体基板を準備し、
前記半導体基板の裏面から前記ドレイン電極に到達する貫通孔を形成する工程と、
前記貫通孔内に前記ドレイン電極と電気的に接続されたドレイン層を形成する工程を備え、
前記ドレイン層を形成する工程は、前記半導体基板の裏面と接する第２金属膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
前記貫通孔の側壁部を被覆する第１絶縁膜を形成する工程を備えることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１絶縁膜を形成する工程は、前記貫通孔内及び前記半導体基板の裏面上に絶縁膜を形成する工程と、
前記貫通孔の底部と前記半導体基板の裏面上の前記絶縁膜を除去する工程を含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記半導体基板の表面に第１導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層の表面に第２導電型の不純物拡散層を形成する工程と、
前記不純物拡散層の表層から前記エピタキシャル層の所定深さ位置までトレンチ溝を形成する工程と、
前記トレンチ溝内に第２絶縁膜を形成する工程と、
前記第２絶縁膜上にゲート電極を形成する工程とを備え、
前記ソース層は、前記不純物拡散層の表層であって前記トレンチ溝に隣接して形成することを特徴とする請求項１５乃至請求項１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記第２金属膜と前記貫通孔の側壁部の第１絶縁膜上に第３金属膜を形成する工程を具備することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項２０】
前記第３金属膜を介して前記貫通孔内に配線層を形成する工程を具備することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記第２金属膜を形成する工程は、第２金属膜をスパッタ法または蒸着法により形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項２２】
前記第３金属膜を形成する工程は、第３金属膜をバリアメタル膜から構成することを特徴とする請求項１９に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００７−１８４５５３（Ｐ２００７−１８４５５３Ａ）
【公開日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願番号】特願２００６−３１０６２２（Ｐ２００６−３１０６２２）
【出願日】平成１８年１１月１６日（２００６．１１．１６）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願日】平成１８年１１月１６日（２００６．１１．１６）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
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