半導体装置及びその製造方法
【課題】 電界強度が高くなっても高誘電率絶縁膜を介して流れるリーク電流を十分に抑制可能なNANDフラッシュメモリ等の半導体装置及びその製造方法を提供する。
【解決手段】 メモリセルアレイを備える半導体装置であって、メモリセルアレイが、複数本のメモリセルカラム間に配置された素子分離絶縁膜と、この素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊電極(13,19)と、浮遊電極(13,19)の上にそれぞれ配置されたHfxAl1-xOy膜(0.8≦x≦0.95)からなる電極間絶縁膜20と、この電極間絶縁膜20上に配置され且つ隣接するメモリセルカラムのメモリセルトランジスタと共有された制御電極22とを備える。
【解決手段】 メモリセルアレイを備える半導体装置であって、メモリセルアレイが、複数本のメモリセルカラム間に配置された素子分離絶縁膜と、この素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊電極(13,19)と、浮遊電極(13,19)の上にそれぞれ配置されたHfxAl1-xOy膜(0.8≦x≦0.95)からなる電極間絶縁膜20と、この電極間絶縁膜20上に配置され且つ隣接するメモリセルカラムのメモリセルトランジスタと共有された制御電極22とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、高誘電率絶縁膜をキャパシタ絶縁膜若しくはゲート絶縁膜とする種々の半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年LSIの高密度化に伴い、キャパシタ絶縁膜、ゲート絶縁膜は薄膜化の一途をたどっている。薄膜化に伴いリーク電流が上昇を避けるため、三次元化になどの構造を変更することにより、対策を図る一方、高誘電率絶縁膜などを用いることで物理膜厚を増やしリーク電流の上昇を抑えることが試みられている。
【0003】
特に、フラッシュメモリなどの不揮発性半導体記憶装置においては、電荷蓄積層と制御電極との間に形成するインターポリ絶縁膜(電極間絶縁膜)に関して、例えば、ONO膜(シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の三層積層膜)を用い、誘電率の向上を図るとともに、三次元的な構造を適用することも試みている。しかしセル間の距離が縮小するにつれ、隣接するセル間の干渉が著しく増大してデバイス特性を劣化させるため、3次元構造を用いた面積増大が困難となるという問題があった。
【0004】
そのため、次世代不揮発性半導体記憶装置の実現するために、インターポリ絶縁膜(電極間絶縁膜)として、従来用いられていたシリコン酸化膜(SiO2膜)の比誘電率εr=3.8−4よりも大きい比誘電率εrを有する高誘電率絶縁膜の採用が提案されている(特許文献1参照。)。高誘電率絶縁膜を適用した結果、面積を増大させずに容量を大きくできるので、3次元的な構造にする必要がなくなり、製造工程を簡略化できる。結果として、素子を高性能化し、且つ製造方法を容易にして高歩留まりな製造工程を実現することが可能となる。
【0005】
高誘電率絶縁膜としてはハフニウム・アルミネート(HfxAl1-xOy)などの複合酸化物が、均一性や量産性、低ダメージなどの理由からALD法等のCVD法により形成されている。
【0006】
しかし、半導体記憶装置、特に、不揮発性半導体記憶装置のインターポリ絶縁膜(電極間絶縁膜)に用いる場合は印加される電界が高いためにリーク電流が十分に抑制できないという問題があった。
【0007】
上記において、不揮発性半導体記憶装置のインターポリ絶縁膜(電極間絶縁膜)を例に従来技術の問題点を記載したが、高誘電率絶縁膜のリーク電流の問題は、不揮発性半導体記憶装置に限られず、蓄積キャパシタのキャパシタ絶縁膜に高誘電率絶縁膜を用いた高誘電体メモリの場合にも同様である。更には、キャパシタ絶縁膜に高誘電率絶縁膜を用いたMOSキャパシタを基礎とする種々の絶縁ゲート型トランジスタにおいても同様な問題は存在し、更には、論理集積回路用の超高速スイッチング素子としての絶縁ゲート型トランジスタやテラヘルツ帯等の高周波領域で動作する絶縁ゲート型トランジスタ等においても、同様な、高電界によるリーク電流問題が存在する。特に、ゲート長60nm以下の絶縁ゲート型トランジスタでは、ゲート絶縁膜として用いる高誘電率絶縁膜の電界強度が大きくなり、高電界によるリーク電流が問題となる。
【特許文献1】特開2003−7861号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、印加される電界強度が高くなっても高誘電率絶縁膜を介して流れるリーク電流を十分に抑制可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【0009】
本発明の一態様は、浮遊電極と、この記浮遊電極の上にそれぞれ配置されたHfxAl1-xOy膜(0.8≦x≦0.95)からなる電極間絶縁膜と、この電極間絶縁膜上に配置された制御電極とを備えるメモリセルトランジスタが複数個配列されてメモリセルアレイをなし、メモリセルトランジスタのそれぞれの浮遊電極が、素子分離絶縁膜により互いに分離されている半導体装置であることを特徴とする。
【0010】
本発明の他の態様は、複数のメモリセルを配列したメモリセルアレイを備える半導体装置に関する。即ち、この他の態様に係る半導体装置のメモリセルのそれぞれは、スイッチングトランジスタと、このスイッチングトランジスタのドレイン領域に接続された下部電極、この下部電極の上に配置されたHfxAl1-xOy膜(0.8≦x≦0.95)からなるキャパシタ絶縁膜、このキャパシタ絶縁膜上に配置され、プレート電極に接続された上部電極からなる蓄積キャパシタとを備えることを特徴とする。
【0011】
本発明の更に他の態様は、メモリセルアレイを備える半導体装置の製造方法に関する。即ち、この更に他の態様に係る半導体装置の製造方法は、(イ) 半導体基板の表面にゲート絶縁膜を形成する工程と、(ロ)このゲート絶縁膜上に浮遊電極を形成する工程と、(ハ)浮遊電極、ゲート絶縁膜 及び半導体基板の表面の一部をそれぞれ選択的にエッチングし、複数のメモリセルに分離する素子分離溝を形成する工程と、(ニ)この素子分離溝に、複数のメモリセルを電気的に分離する素子分離絶縁膜を埋め込む工程と、(ホ)浮遊電極の頂部上に、ハフニウム(Hf)の原料ガスと酸化剤との交互導入、及びアルミニウム(Al)の原料ガスと酸化剤との交互導入により、HfxAl1-xOy膜からなる電極間絶縁膜を形成する工程と、(ヘ)この電極間絶縁膜上に制御電極を形成する工程とを含むことを特徴とする。そして、この更に他の態様に係る半導体装置の製造方法においては、Hfの原料ガスと酸化剤との交互導入の回数の、Hfの原料ガスと酸化剤との交互導入の回数とAlの原料ガスと酸化剤との交互導入の回数の合計に対する比が、0.8以上、0.95以下であることを特徴とする。
【0012】
本発明の更に他の態様は、メモリセルアレイを備える半導体装置の製造方法に関する。即ち、この更に他の態様に係る半導体装置の製造方法は、(イ) 半導体基板の表面にゲート絶縁膜 を形成する工程と、(ロ)このゲート絶縁膜上に浮遊電極を形成する工程と、(ハ)浮遊電極、ゲート絶縁膜 及び半導体基板の表面の一部をそれぞれ選択的にエッチングし、複数のメモリセルに分離する素子分離溝を形成する工程と(ニ)この素子分離溝に、複数のメモリセル間を電気的に分離する素子分離絶縁膜を埋め込む工程と、(ホ)浮遊電極の頂部上に、高誘電率絶縁膜からなる電極間絶縁膜を形成する工程と、(ヘ)この電極間絶縁膜上に制御電極を形成する工程とを含むことを特徴とする。そして、この更に他の態様に係る半導体装置の製造方法においては、少なくとも、電極間絶縁膜に接する制御電極の一部となる導電層は、スパッタリング法により形成することを特徴とする。
【発明の効果】
【0013】
本発明によれば、印加される電界強度が高くなっても、高誘電率絶縁膜を介して流れるリーク電流を十分に抑制可能な半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【0014】
次に、図面を参照して、本発明の第1〜第3の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第1〜第3の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【0015】
なお、以下の第1〜第3の実施の形態では、不揮発性半導体記憶装置のインターポリ絶縁膜(電極間絶縁膜)に高誘電率絶縁膜を用いる場合を例示的に説明するが、本発明は、不揮発性半導体記憶装置に限られず、DRAMやSRAM等他の半導体記憶装置にも適用可能である。例えば、1セル1トランジスタのDRAMに相当する高誘電体メモリであれば、第1〜第3の実施の形態で説明する不揮発性半導体記憶装置のインターポリ絶縁膜(電極間絶縁膜)を高誘電体メモリの蓄積キャパシタのキャパシタ絶縁膜に対応させ、浮遊電極を高誘電体メモリのスイッチングトランジスタに接続される蓄積電極(下部電極)に対応させ、不揮発性半導体記憶装置の制御電極を高誘電体メモリのプレート電極に接続された上部電極に対応させれば良い。更に、本発明は、ゲート絶縁膜に高誘電率絶縁膜を用いた種々の絶縁ゲート型トランジスタにも適用可能であるので、本発明は、論理集積回路用の超高速スイッチング素子やテラヘルツ帯等の高周波領域で動作する個別素子(ディスクリートデバイス)等種々の半導体装置に適用可能である。
【0016】
(第1の実施の形態)
図1は本発明の第1の実施の形態に係る半導体装置の一例としてのNAND型不揮発性半導体記憶装置(フラッシュメモリ)の模式的回路構成を示すブロック図である。メモリセルアレイ520の周辺にはトップ・ページバッファ521、ボトム・ページバッファ522、レフト・ロウデコーダ/チャージポンプ523、ライト・ロウデコーダ/チャージポンプ524等の周辺回路(21,22,23,24)が配置されている。
【0017】
メモリセルアレイ520は、図2に示すように、行方向に配列される複数のワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・と、このワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・と直交する列方向に配列される複数のビット線BL2j-1,BL2j,BL2j+1,・・・・・を備えている。そして、図2の列方向には、複数のワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。そして、素子分離絶縁膜18が、図2の平面図に示すように、列方向(カラム方向)に平行に走行し、素子分離絶縁膜18を介して隣接するメモリセルトランジスタを分離している。
【0018】
図1及び図2の場合は、列方向に32個のメモリセルトランジスタが配列されてメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線SGDk,SGSkが接続されている。
【0019】
図2において、ワード線WL1k,WL2k,・・・・・,WL32kに直交するそれぞれのメモリセルカラムの上端には、それぞれビット線コンタクトBCが配置され、それぞれのメモリセルカラムの下端にはソース線コンタクトSCが配置されている。図2では、図示を省略しているが、図1に示すように、それぞれのソース線コンタクトSCには、行方向に、ワード線WL1k,WL2k,・・・・・,WL32kに平行に延伸するソース線CSkが接続されている。図1から分かるように、それぞれのメモリセルカラムのビット線コンタクトBCには、ビット線BL2j-1,BL2j,BL2j+1,・・・・・が接続されている。
【0020】
図1に示すトップ・ページバッファ521及びボトム・ページバッファ522は、ビット線BL2j-1,BL2j,BL2j+1,・・・・・に接続され、それぞれのメモリセルカラム情報を読み出す場合のバッファである。レフト・ロウデコーダ/チャージポンプ523、ライト・ロウデコーダ/チャージポンプ524はワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・に接続され、メモリセルカラムを構成している各メモリセルトランジスタの電荷蓄積状態を制御する。
【0021】
図3は図2のA−A方向(行方向)から見たメモリセルアレイ520の一部を示す模式的な断面図である。即ち、図3は図1のビット線BL2j-1,BL2j,BL2j+1,・・・・・方向に沿った切断面に相当する。図3の断面図に示すように、p型の半導体基板11の表面にメモリセルトランジスタのソース・ドレイン領域25が形成され、それぞれのソース・ドレイン領域25の間に定義されるチャネル領域上にゲート絶縁膜(第1の絶縁膜)12が配置されている。ソース・ドレイン領域25は、p型の半導体基板11中に高濃度にn型不純物をドープしたn+型の半導体領域である。図3では図示を省略しているが、図1及び図2から明らかなように、メモリセルカラムの端部にはメモリセルトランジスタとほぼ同様な構造の選択トランジスタが位置し、選択トランジスタのソース・ドレイン領域が、ビット線コンタクト領域として機能している。p型の半導体基板11の代わりに、n型の半導体基板中に設けられたp型のウェル領域(pウェル)でも良い。
【0022】
そして、このゲート絶縁膜(第1の絶縁膜)12上には、電荷を蓄積するための浮遊電極(13,19)と、浮遊電極(13,19)上の電極間絶縁膜(第2の絶縁膜)20と、電極間絶縁膜(第2の絶縁膜)20上の制御電極(CVD制御電極)22が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。図示を省略しているが、選択トランジスタも、ゲート絶縁膜(第1の絶縁膜)12、浮遊電極(13,19)、電極間絶縁膜(第2の絶縁膜)20、電極間絶縁膜(第2の絶縁膜)20中の開口部で浮遊電極(13,19)と電気的に導通した制御電極(CVD制御電極)22からなるゲート電極構造を備えているが、電極間絶縁膜(第2の絶縁膜)20の電極間絶縁膜短絡窓を介して、制御電極(CVD制御電極)22と浮遊電極(13,19)とが電気的に導通している。図2から理解できるであろうが、隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊電極(13,19)は、STIを構成する素子分離絶縁膜18を介して行方向(ワード線方向)に対向している。
【0023】
電荷蓄積層となる浮遊電極(13,19)は、燐(P)、砒素(As)等のn型不純物をドープした第1の多結晶シリコン(以下において「ドープドポリシリコン」という。)膜(1層目導電層)13と、同様にn型不純物をドープした第2の多結晶シリコン膜(2層目導電層)19との2層構造で形成されている。第2の多結晶シリコン膜(2層目導電層)19の不純物密度を第1の多結晶シリコン膜(1層目導電層)13の不純物密度より高くしても良い。
【0024】
制御電極(CVD制御電極)22は、n型不純物をドープした多結晶シリコン膜、タングステンシリサイド(WSi2)膜及びキャップ絶縁膜の3層構造から構成されていても良い。シリサイド膜としては、タングステンシリサイド(WSi2)膜の他、コバルトシリサイド(CoSi2)膜、チタンシリサイド(TiSi2)膜、モリブデンシリサイド(MoSi2)膜等の金属シリサイド膜が使用可能である。シリサイド膜の代わりに、タングステン(W)、コバルト(Co)、チタン(Ti)、モリブデン(Mo)等の高融点金属でも良く、更には、これらのシリサイド膜を用いたポリサイド膜で構成しても良い。シリサイド膜の代わりに、アルミニウム(Al)或いは銅(Cu)等の高導電率の金属膜を多結晶シリコン膜の上に配置して、この高導電率の金属膜がワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・を兼用するようにしても良い。又、タングステン窒化物(WN)膜、チタン窒化物(TiN,Ti2N)膜のいずれか1つ或いは複数の積層膜を、シリサイド膜の代わりに多結晶シリコン膜の上に配置しても良い。
【0025】
なお、図示を省略しているが、周辺トランジスタは、選択トランジスタとほぼ同じ積層構造、若しくは、選択トランジスタの積層構造から、浮遊電極(13,19)及び電極間絶縁膜(第2の絶縁膜)20分を除去した、制御電極(CVD制御電極)22のみの構造に対応するようなゲート電極を有するトランジスタで構成される。
【0026】
図3に示すビット線方向に沿った断面図に明らかなように、第1の実施の形態に係る半導体装置では、各メモリセルトランジスタの浮遊電極(13,19)が、層間絶縁膜26を介して対向している。この際、列方向に配設された複数のメモリセルトランジスタのそれぞれの浮遊電極(13,19)間に、3.9よりも比誘電率εrの低い層間絶縁膜26の埋め込みを行えば、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することができる。
【0027】
なお、図3では、詳細な構造の図示を省略しているが、例えば、第1の多結晶シリコン膜(1層目導電層)13、第2の多結晶シリコン膜(2層目導電層)19、電極間絶縁膜(第2の絶縁膜)20、制御電極(CVD制御電極)22からなる積層構造(13,19,20,22)の側壁に、厚さ6nm程度のシリコン酸化膜からなるセル分離下地膜を形成しても良い。又、行方向に隣接するセルカラムの選択トランジスタの間には、層間絶縁膜26とコア充填絶縁膜との2層構造を用いても良い。コア充填絶縁膜としては、例えば、BPSG膜等が使用可能である。即ち、層間絶縁膜26の構成する凹部の中央を充填するように、コア充填絶縁膜が配置され、このコア充填絶縁膜の中央部を貫通して、コンタクトプラグを埋め込むようにしても良い。コンタクトプラグは、低いコンタクト抵抗で、ビット線コンタクト領域(図示省略)にオーミック接触をしている。コンタクトプラグは、層間絶縁膜26の上に配置されたビット線(BL2j)27に接続されている。図3では、ビット線27が層間絶縁膜26の上に配置されているが、層間絶縁膜26にダマシン溝を形成し、このダマシン溝の内部に、銅(Cu)を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
【0028】
ここで、電極間絶縁膜(第2の絶縁膜)20として用いる大きな比誘電率を有する「高誘電率絶縁膜」として、シリコン酸化膜(SiO2膜)の比誘電率3.8−4よりも大きいことが望ましい。特に従来のONO膜で得られていた比誘電率5−5.5程度よりも大きい膜が望ましい。そのような、「高誘電率絶縁膜」の例としては、比誘電率εr=22〜30であるハフニウム酸化物(HfO2)膜とεr=6〜13であるアルミニウム酸化物(Al2O3)膜との混晶であるハフニウム・アルミネート(HfxAl1-xOy)膜が期待されている。3元系の化合物であるHfxAl1-xOy膜は、ハフニウム(Hf)の組成xを制御すれば、理論的には、比誘電率εrを6〜30の範囲で制御できる可能性を有しているが、Hfの組成xが大きくなると、従来はリーク電流が増大する傾向が報告されており、電極間絶縁膜(第2の絶縁膜)20として使用可能な最適なHfの組成xは、知られていない。
【0029】
そこで、本発明の第1の実施の形態では、半導体装置に適用可能なHfxAl1-xOy膜の最適なHfの組成xについて実験的検討を加え、その最適なHfの組成xを得るための成長方法について説明する。即ち、HfxAl1-xOy膜は、以下に示すような原子層堆積(ALD)又は分子層堆積(MLD)の手法を用いて成長するのであるが、その組成xを、ガス導入シーケンスにおける積層回数比で制御し、これにより、リーク電流が低く、且つ比誘電率の大きな、最適なHfの組成xを有する電極間絶縁膜(第2の絶縁膜)20を実現している。
組成xを最適値に制御した高品質なHfxAl1-xOy膜は、以下のような手法で形成する:
先ず、真空チャンバ中で、シリコン基板11を導入後、ドライポンプ、ターボ分子ポンプ、クライオポンプ等で、所望の到達圧力、例えば、1Pa〜10-8Pa程度まで真空チャンバ中をに真空排気する(酸化膜の成長であるので、到達圧力は、1Paでも構わない。)。所望の到達圧力に到達したら、基板温度200℃〜400℃、好ましくは250℃〜350℃、例えば290℃にシリコン基板11を加熱し、真空チャンバ中にアルミニウム(Al)の原料ガスとハフニウム(Hf)の原料ガスと酸化剤を、図4に示すようなタイミングチャートで、交互に導入する。この交互導入時は、ドライポンプで、真空チャンバを、成膜圧力が20Pa〜60Pa、好ましくは30Pa〜50Pa、例えば40Paになるように調整し、この成膜圧力に保持する。図4に示すようなタイミングチャートでは、Alの原料ガスとして、トリメチルアルミニウム((CH3)3Al:TMA)、酸化剤としてオゾン(O3)、Hfの原料として、テトラキス(エチルメチルアミノ)ハフニウム(Hf[N(C2H5)CH3]:TEMAH)を用いている。
【0030】
図4に例示するタイミングチャートでは、ガスの供給時間はそれぞれ、TMAが1秒、TEMAHが2秒、O3が3秒である。更に、図4に例示するように、TMAとO3及びTEMAHとO3の供給の間にパージのための窒素(N2)を8.5Pa・m3/s(5slm)で2〜3秒流す。図4の場合は、TMA、TEMAHのキャリアガスの流量はそれぞれ、3.4×10-1Pa・m3/s(200sccm)、8.5×10-1Pa・m3/s(500sccm)、O3の流量は8.5Pa・m3/s(5slm)でO3の濃度は250g/m3である。
【0031】
図4に例示するように、TEMAHとO3を、N2の導入(パージ)を間に挟んで、交互に流すことにより、ハフニウム酸化膜(HfO膜)が層状に積層し、TMAとO3を、N2の導入(パージ)を間に挟んで、交互に流すことにより、アルミニウム酸化膜(AlO膜)が層状に積層する。TEMAHとO3の交互供給の回数と、TMAとO3の交互供給の回数との比率を制御することにより、ハフニウム・アルミネート(HfxAl1-xOy)膜の組成xの制御が可能であり、更にそのシーケンスを繰り返すことで所望の厚さのHfxAl1-xOy膜が得られる。図4では、TEMAHとO3の交互供給を13回繰り返す毎に、TMAとO3の交互供給を1回入れている。そして、更にそのシーケンスを18回繰り返すことで25nmのHfxAl1-xOy膜が形成される。
【0032】
本発明の第1の実施の形態に係るHfxAl1-xOy膜の形成方法では、TEMAHとO3の交互供給の回数とTMAとO3の交互供給の回数の比は、13:1に限定される必要はなく、4:1以上100:1以下、特に9:1以上19:1以下の範囲であれば、良好な特性が得られることが確認されている。
【0033】
図5に、ガス導入シーケンスにおける積層回数比(即ち、HfO積層回数(層数)とAlO積層回数(層数)を合わせたトータルの積層回数(層数)に対する、HfO積層回数(層数)の比)q=HfO層数/(HfO層数+AlO層数)と、誘導結合プラズマ(ICP)発光分析装置で測定したHfxAl1-xOy膜中のHf濃度p(=Hfモル数/(Hfモル数+Alモル数))の関係を示す。図5においては、Hf濃度p(モル%)を:
p=20.73q2+76.917q ・・・・・(1)
のように、層数比qの2次曲線で近似している。しかし、図5は、ICP発光分析装置で測定したHf濃度p(モル%)と、成長時のガス導入シーケンス条件で規定される層数比(積層回数比)qとが、殆ど線形に近い比例関係にあることを示している。このため、近似的には、HfxAl1-xOy膜のHfの組成xは、ガス導入シーケンスにおける積層回数比qと等しいとして議論可能である。
【0034】
図6は、図5から決定されるHf濃度(モル%)に対するHfxAl1-xOy膜のリーク電流密度の関係を示す。リーク電流は、面積0.1mm2のHfxAl1-xOy膜をキャパシタ絶縁膜とするMOSダイオードを作成し、このMOSダイオードのI−V特性を測定することにより求めた。図6で示されるようにHfxAl1-xOy膜中のHf濃度p(=100x:xはHfxAl1-xOy膜の組成)を75モル%以上、特に86モル%以上92モル%以下にすることにより十分にリーク電流を低減できることが分かる。即ち、HfxAl1-xOy膜中のHf濃度pを75モル%以上、特に86モル%以上92モル%以下にすることにより、安定な動作を持つ種々の半導体装置、特に、HfxAl1-xOy膜をキャパシタ絶縁膜とする種々の半導体記憶装置を製造することが可能となると期待できる。
【0035】
図6に示すリーク電流密度とHf濃度との関係は、HfxAl1-xOy膜中のHf濃度が上昇するのにつれてHfxAl1-xOy膜の誘電率が増加するため、同一の電界強度でのHfxAl1-xOy膜のリーク電流密度が減少すると解釈できる。既に述べたように、HfxAl1-xOy膜は、比誘電率εr=22〜30であるHfO2とεr=6〜13であるAl2O3との混晶であるので、Hfの組成xを大きくすれば、比誘電率εrが増大する。
【0036】
図7は、HfxAl1-xOy膜中のHf濃度とHfxAl1-xOy膜の平均粒径との関係を示す。図7は、HfxAl1-xOy膜中のHf濃度が上昇するにつれて、HfxAl1-xOy膜の平均粒径が10nmから300nmまで増大することを示している。「平均粒径」は、透過型電子顕微鏡(TEM)写真の観察から求めた「円相当径」の平均である。即ち、図7は、HfxAl1-xOy膜中のHf濃度とHfxAl1-xOy膜の平均粒径は、以下の手順で計算した:
(イ)得られたTEM写真から、無作為にグレイン(結晶粒)を100個抽出する(図12参照。);
(ロ)抽出した個々のグレインの外周(結晶粒界)をなぞり、結晶粒界から求められる外周の長さを、結晶粒を球とみなした場合の赤道断面である「相当円」の円周とみなす;
(ハ)この結晶粒の相当円の円周から、結晶粒の等価直径(円相当径)を求める;
(ニ)求めた結晶粒の等価直径を算術平均して、結晶粒の「平均粒径」とする。
【0037】
図7においては、HfxAl1-xOy膜中のHf濃度が50モル%では、HfxAl1-xOy膜の平均粒径が10nmであるが、Hf濃度が80モル%では、HfxAl1-xOy膜の平均粒径は25〜35nmとなり、Hf濃度が93モル%では、HfxAl1-xOy膜の平均粒径が350nmと最大値となることを示している。そして、Hf濃度が更に95モル%まで増大すると、HfxAl1-xOy膜の平均粒径が200nmに減少することを示している。
【0038】
図8は、HfxAl1-xOy膜中のHf濃度とHfxAl1-xOy膜のシリコン酸化膜(SiO2)換算膜厚(EOT:Equivalent Oxide Thickness)との関係を示す。EOTは、面積0.1mm2のHfxAl1-xOy膜をキャパシタ絶縁膜とするMOSダイオードを作成し、このMOSダイオードのC−V特性を測定し計算した。HfxAl1-xOy膜の物理的な膜厚は、20nmである。図8は、HfxAl1-xOy膜中のHf濃度が上昇するにつれて、HfxAl1-xOy膜のEOTが5nmから4.5nmまで減少することを示している。図8においては、HfxAl1-xOy膜中のHf濃度が50モル%では、HfxAl1-xOy膜のEOTが約5.1nmであるが、Hf濃度が80モル%では、HfxAl1-xOy膜のEOTは約5.0nmとなり、Hf濃度が86モル%では、HfxAl1-xOy膜のEOTが4.5nmと最小値となることを示している。そして、Hf濃度が更に93モル%まで増大すると、Hを越えるところでのEOTの増大は、HfxAl1-xOy膜の誘電率の増大を意味している。
【0039】
通常、粒界周辺は結晶欠陥やストレスの集まりであり、必要とされる結晶構造を構成することが不可能となる。このため粒界周辺では誘電率が小さくなる、絶縁特性が悪くなるという問題を抱えている。HfxAl1-xOy膜の平均粒径を、図7に示すように、Hf濃度を増大させ、大きくすることにより、HfxAl1-xOy膜中の粒界が減少する。HfxAl1-xOy膜中の粒界が減少することにより、HfxAl1-xOy膜の全体の誘電率が向上し、EOTが減少する。このように、HfxAl1-xOy膜中のHf濃度が上昇するのにつれ、HfxAl1-xOy膜の誘電率が増加し、これにより、図6に示すように、HfxAl1-xOy膜のリーク電流が抑制されると解釈できる。即ち、HfxAl1-xOy膜のリーク電流を、HfとAlのモル比xを、0.75以上、特に0.86以上0.92以下の、所定の値に設定することにより低減できることが分かる。
【0040】
図9は、85℃におけるHfxAl1-xOy膜中のHf濃度とHfxAl1-xOy膜のフラットバンド電圧Vfbとの関係で、HfxAl1-xOy膜中のHf濃度が上昇するにつれて、HfxAl1-xOy膜のフラットバンド電圧Vfbが5nmから4.5nmまで減少することを示している。フラットバンド電圧Vfbは、面積0.1mm2のHfxAl1-xOy膜をキャパシタ絶縁膜とするMOSダイオードを作成し、このMOSダイオードのC−V特性より求めた。図9においては、HfxAl1-xOy膜中のHf濃度が50モル%では、HfxAl1-xOy膜のフラットバンド電圧Vfbが約1.2Vであるが、Hf濃度が80モル%では、HfxAl1-xOy膜のフラットバンド電圧Vfbは約1.05Vとなり、Hf濃度が86モル%では、HfxAl1-xOy膜のフラットバンド電圧Vfbが0.6V、Hf濃度が91モル%では、HfxAl1-xOy膜のフラットバンド電圧Vfbが0.4V、そして、Hf濃度が93モル%では、HfxAl1-xOy膜のフラットバンド電圧Vfbが0.2Vと最小値となることを示している。そして、Hf濃度が更に95モル%まで増大すると、HfxAl1-xOy膜のフラットバンド電圧Vfbが0.6Vに増大することを示している。
【0041】
図10は、層数比qが0.95(HfO層数:AlO層数=19:1)の場合のHfxAl1-xOy膜の断面TEM写真をスケッチしたもので、図11は、層数比qが0.93(HfO層数:AlO層数=13:1)の場合のHfxAl1-xOy膜の断面TEM写真をスケッチしたものである。
【0042】
又、図12(a)は、層数比qが0.80(HfO層数:AlO層数=4:1)の場合のHfxAl1-xOy膜の平面(表面)の走査型透過電子顕微鏡(STEM)写真に見られる結晶粒界をスケッチしたものである。一方、図12(b)は、層数比qが0.93(HfO層数:AlO層数=13:1)の場合のHfxAl1-xOy膜の平面(表面)のSTEM写真に見られる結晶粒界をスケッチしたものである。HfxAl1-xOy膜の表面モフォロジーは、層数比qが0.8以上の領域におい改善され、層数比qが0.93程度で最も優れ、層数比qが0.95以上となると、再び、HfxAl1-xOy膜の表面モフォロジーが悪くなることが分かる。層数比qが0.95以上の領域ではHfxAl1-xOy膜の物質としての誘電率は上昇するもの図10に示すように、HfxAl1-xOy膜のモフォロジーが悪くなるため電界集中により、HfxAl1-xOy膜のリーク電流の上昇が起きてしまうと解釈できる。
【0043】
図6〜図12に示したデータを鑑みれば、HfxAl1-xOy膜のリーク電流の減少が層数比qが0.8以上の領域において次第に顕著となり、層数比qが0.90以上0.95以下の範囲で最低のHfxAl1-xOy膜のリーク電流となる領域を示し、層数比qが0.95以上の領域で再び、HfxAl1-xOy膜のリーク電流が増大することが理解できる。
【0044】
上記のように、第1の実施の形態に係る半導体装置(不揮発性半導体記憶装置)によれば、特に、HfxAl1-xOy膜中のHf組成xを0.8以上、特に0.90以上0.95以下とすることにより、HfxAl1-xOy膜に印加される電界強度が高くなっても、HfxAl1-xOy膜を介して流れるリーク電流が十分に抑制された半導体記憶装置を提供できる(厳密には、図5に示すガス導入シーケンスにおけるHfO積層回数(層数)の全積層回数(層数)に対する比qと、誘導結合プラズマ(ICP)発光分析装置で測定したHfxAl1-xOy膜中のHf濃度p(モル%)との関係により、組成xを校正する必要がある。)。
【0045】
図13〜図24を用いて、本発明の第1の実施の形態に係る半導体装置の製造方法を説明する。ここで図13〜図21は、図2に示したワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・に平行で、且つ特定のワード線を切る断面図であり、図22〜図24は、図2のA−A方向に対応するビット線BL2j-1,BL2j,BL2j+1,・・・・・に平行な断面図である。なお、以下に述べる不揮発性半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【0046】
(イ)p型シリコン基板11(若しくはn型シリコン基板中にp型ウェルを形成したもの)上に第1の絶縁膜12pを1−15nm程度の厚さに形成し、その上に減圧CVD法により、図3に示した浮遊電極(13,19)の一部となる1層目導電層13pとして、ポリシリコンを10−200nm程度の厚さに形成する。しかる後、減圧CVD法によって、1層目導電層13pの上に、シリコン窒化膜14pを50−200nm程度の厚さに被着し、シリコン窒化膜14pの上に、シリコン酸化膜15pを50−400nm程度の厚さに形成する。シリコン酸化膜15p上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてパターニングして、図13に示すように、レジストマスク16を形成する。
【0047】
(ロ)レジストマスク16を用いて、シリコン酸化膜15pを選択的にエッチングし、シリコン酸化膜15のパターンを形成する。このエッチング後にレジストマスク16を除去する。次いで、シリコン酸化膜15のパターンをマスクとしてシリコン窒化膜14p、1層目導電層13p、第1の絶縁膜12pを連続的にエッチングし、第1の絶縁膜12、1層目導電層13、シリコン窒化膜14及びシリコン酸化膜15のパターンが順に積層したパターンを形成する。更に、連続的なエッチングを継続し、シリコン基板11をエッチングして、エッチング後にレジストを除去すれば、図14に示すように、シリコン基板11中に素子分離溝31を形成する。図14において、素子分離溝31は紙面に垂直方向に、互いに平行に延伸するストライプとして形成される。両側を素子分離溝31で挟まれた半導体基板11からなる凸部が活性領域(AA)となる。エッチング後に、エッチングにより形成された断面のダメージを除去するための高温後酸化工程を行う。なお、素子分離溝31を形成するに際して、シリコン窒化膜14及びシリコン酸化膜15の積層膜をマスクとして用いているが、膜厚及び反応性イオンエッチング条件を適切にすれば、単層のシリコン窒化膜、単層のシリコン酸化膜、或いは他の単層・多層膜のいずれでもシリコンとの選択比が取れる材料であれば実施可能である。
【0048】
(ハ)しかる後、図15に示すように、素子分離溝31にシリコン酸化膜等の絶縁膜18pを200−1500nmの厚さに埋め込み、窒素雰囲気又は酸素雰囲気で高温の熱処理を行い高密度化する。更に、化学的機械研磨(CMP)法等により、図16に示すように、シリコン窒化膜14をストッパーとして平坦化を行い、素子分離絶縁膜18を埋め込む。その後、素子分離絶縁膜18と大きな選択比を持ってエッチングすることが可能なエッチャントを用いてシリコン窒化膜14を選択的に除去して、図17に示すような断面構造を得る。例えば、素子分離絶縁膜18としてシリコン酸化膜を用いた場合には、シリコン酸化膜と大きな選択比を持ってシリコン窒化膜14をエッチングすることが可能なホット燐酸を用いれば良い。
【0049】
(ニ)段差被覆性に優れた薄膜形成方法(堆積方法)を用いて、シリコン窒化膜14の除去後に得られた溝上に、図3に示した浮遊電極(13,19)の他の一部となるポリシリコンの2層目導電層19pを、図18に示すように堆積する。次いで、CMP法により埋め込み絶縁膜18をストッパーにして2層目導電層19pの平坦化を行い、シリコン窒化膜14の除去後に得られた溝の内部に、図19に示すように、2層目導電層19のパターンを埋め込む。
【0050】
(ホ)次に、第2の絶縁膜20として、HfxAl1-xOy膜を、図19に示すように、ALD(MLD)の手法を用いて、平坦化した2層目導電層19のパターンの上に形成する。続いて図20に示すように、第2の絶縁膜20上に、図3に示した制御電極(CVD制御電極)22となるCVD導電層22p、例えば、ポリシリコンを10−200nmの厚さに減圧CVD法を用いて堆積する。CVD導電層22pを形成した後、500−1200℃の温度で、例えば、抵抗加熱炉中で10分以上2時間以内、ランプアニール炉中で1秒−30分以内、ポストデポジションアニール(PDA)を行う。このPDAにより、第2の絶縁膜20のデンシフィケーション(高密度化)処理を行い、膜質を緻密化し、改善する。デンシフィケーション(高密度化)により、膜厚が約10%程度減少する。
【0051】
(ヘ)しかる後、CVD導電層22p上にフォトレジスト膜24を塗布し、フォトリソグラフィ技術を用いてパターニングして図21に示すように、フォトレジスト膜24のパターンを形成する。この後、フォトレジスト膜24のパターンをカラム内セル分離用エッチングマスクとして、RIE法で、CVD導電層22p、電極間絶縁膜(第2の絶縁膜)20、2層目導電層19、1層目導電層13及びゲート絶縁膜(第1の絶縁膜)12を、シリコン基板11が露出するまで選択的にエッチングし、行方向(ワード線方向)に延びる複数のスリット状のセル分離溝を形成し、図22に示すように、セルカラム内のメモリセルトランジスタを分離する(図22に示す断面構造は図21の紙面に垂直なA−A方向から見た断面である。即ち、図13〜図21までの説明では、図2に示したワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・に平行で、且つ特定のワード線を切る断面図に着目していたが、以後の図22−図24は、図2のA−A方向に対応するビット線BL2j-1,BL2j,BL2j+1,・・・・・に平行な断面図に着目して説明する。)。セル分離溝により、それぞれのセルカラム内の各メモリセルトランジスタの制御電極(CVD制御電極)22、1層目導電層13と2層目導電層19とからなる浮遊電極(13,19)が分離される。図示を省略しているが、選択トランジスタもカラム方向(列方向)において、メモリセルトランジスタからセル分離溝分離される。
【0052】
(ト)そして、セル分離溝で互いに分離されたゲート絶縁膜(第1の絶縁膜)12、1層目導電層13、2層目導電層19、電極間絶縁膜(第2の絶縁膜)20、制御電極(CVD制御電極)22からなる積層構造(12,13,19,20,22)をマスクとして、図23に示すように、自己整合的に、セル分離溝に露出した半導体基板11に砒素イオン(75As+)、或いは燐イオン(31P+)等のn型不純物のイオンを注入する。イオン注入の前に、800℃程度、120秒程度の窒素雰囲気で加熱し、更に1000℃程度の酸化性雰囲気で加熱することで厚さ6nm程度のシリコン酸化膜からなる下地膜を、半導体基板11の表面、制御電極(CVD制御電極)22のセル分離溝に露出した側壁部、及び浮遊電極(13,19)のセル分離溝に露出した側壁部に形成し、下地膜を介してイオンを注入しても良い。
【0053】
(チ)イオン注入後の活性化アニールにより、半導体基板11の表面に、ソース・ドレイン領域25され、各メモリセルトランジスタを構成する。次に、例えば、ジフロロシラン(SiH2F2)ガスを使用したHDP法により、SiOF膜を層間絶縁膜26として堆積し、図24に示すように、セル分離溝で互いに分離したメモリセルトランジスタのそれぞれの間、及びメモリセルトランジスタと選択トランジスタ(図示省略)の間を埋め込む。次に、新たなフォトレジスト膜を全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジスト膜をパターニングし、この新たなフォトレジスト膜をエッチングマスクとして、RIE法により、2つの選択トランジスタの間にビアホール(コンタクトホール)を開口する。このコンタクトホールに、スパッタリング法、真空蒸着法、CVD法等によりタングステン等の導電体をコンタクトプラグを埋め込み、更に、スパッタリング法、真空蒸着法、CVD法等により金属膜(導電体膜)を堆積し、金属膜(導電体膜)のパターニングをフォトリソグラフィ技術とRIEを用いて行えば(或いはダマシン技術を用いて行えば)、層間絶縁膜26の上に、図3に示すようなビット線27の配線がなされ、第1の実施の形態に係る半導体装置が完成する。なお、図3では図示を省略しているが、ビット線27の配線の上には、シリコン窒化膜やポリイミド膜等の絶縁膜がパッシベーション膜として形成されても良いことは、通常のNAND型フラッシュメモリの製造工程と同様である。
【0054】
上記のように、第1の実施の形態に係る半導体装置の製造方法によれば、印加される電界強度が高くなってもリーク電流が十分に抑制された高誘電率絶縁膜(HfxAl1-xOy膜)を備えた半導体記憶装置の製造方法を提供できる。特に、HfxAl1-xOy膜中のHf濃度(組成)を0.8≦x≦0.95、好ましくは0.9≦x≦0.95となるように、ガス導入シーケンスにおけるHfO積層回数(層数)の全積層回数(層数)に対する比率を最適化することにより、均一性及び量産性に優れ、製造工程中のダメージの影響を受けにくい半導体記憶装置の製造方法を提供できる。
【0055】
なお、上記の第1の実施の形態に係る半導体装置の製造方法では、制御電極(CVD制御電極)22としてドープドポリシリコン膜を用いる場合について述べたが、上述したように、制御電極(CVD制御電極)22には、Ti又はTiNのような金属又は金属窒化膜等の種々の導電材料を用いることも可能である。
【0056】
(第2の実施の形態)
第1の実施の形態において説明したHfxAl1-xOy膜のような高誘電率絶縁膜は、シリコン酸化膜(SiO2)に比べ原子間の結合がゆるやかになり、還元雰囲気下では容易に還元され易い傾向を持つ。そのため、高誘電率絶縁膜上部の制御電極としてドープドポリシリコンを用いる場合、通常のモノシラン(SiH4)を原料としたCVD法を用いると、SiH4の持つ還元性により酸素欠損等のダメージを受ける。又、高誘電率絶縁膜のエッチングの際には三塩化硼素(BCl3)等の還元性を持つエッチングガスを使用するため、エッチング中にBOなどを発生し、エッチングされた高誘電率絶縁膜の端面は酸素欠陥を生じるということになる。高誘電率キャパシタのリーク電流はこの2つのダメージの効果が合わさった部分を主に発生する。キャパシタに蓄えられる電荷はキャパシタの面積、即ち、キャパシタ一辺の長さの2乗に比例するが、ダメージ層の面積はキャパシタの周辺長、即ち、キャパシタの一辺の長さに比例する。このため、キャパシタ面積が大きい場合は、キャパシタ面積の内のリークパスの部分の割合は大きくないため問題が顕著ではないが、微細化に伴うキャパシタ面積の減少により、相対的にキャパシタの周辺長に依存するリークパスの部分の割合が増大し、酸素欠損等のダメージ層の問題が顕在化してくる。第2の実施の形態においては、この問題を解決する半導体記憶装置とその製造方法について説明する。
【0057】
図25は、第1の実施の形態において、NAND型不揮発性半導体記憶装置(フラッシュメモリ)の平面図として例示した図2のA−A方向(行方向)から見た構造に相当する、本発明の第2の実施の形態に係る半導体装置を説明するための模式的な断面図である。即ち、図25は、第1の実施の形態において説明した図1のビット線BL2j-1,BL2j,BL2j+1,・・・・・方向に沿った切断面の構造を説明していることに相当する。
【0058】
図25の断面図に示すように、第2の実施の形態に係る半導体装置は、第1の実施の形態に係る半導体装置(不揮発性半導体記憶装置)と同様に、p型の半導体基板11の表面にメモリセルトランジスタのソース・ドレイン領域25が形成され、それぞれのソース・ドレイン領域25の間に定義されるチャネル領域上にゲート絶縁膜(第1の絶縁膜)12が配置されている。ソース・ドレイン領域25は、p型の半導体基板11中に高濃度にn型不純物をドープしたn+型の半導体領域である。
【0059】
そして、このゲート絶縁膜(第1の絶縁膜)12上には、電荷を蓄積するための浮遊電極(13,19)と、浮遊電極(13,19)上の電極間絶縁膜(第2の絶縁膜)20と、電極間絶縁膜(第2の絶縁膜)20上の制御電極(スパッタ制御電極)32が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。制御電極(スパッタ制御電極)32は、第1の実施の形態に係る半導体装置のCVD制御電極22とは異なり、スパッタリング法で電極間絶縁膜(第2の絶縁膜)20上に形成した導電層である。スパッタリング法で形成する制御電極(スパッタ制御電極)32の材料は、ドープドポリシリコンの他、W、Co、Ti、Mo等の高融点金属、WSi2、CoSi2、TiSi2、MoSi2等の金属シリサイド膜、これらのシリサイド膜を用いたポリサイド膜、若しくは、WN、TiN,Ti2N等の金属窒化膜、又は、これらの複数の組み合わせからなる積層膜が採用可能である。
【0060】
一方、電荷蓄積層となる浮遊電極(13,19)は、第1の実施の形態に係る半導体装置と同様な、ドープドポリシリコン膜からなる1層目導電層13と、ドープドポリシリコン膜からなる2層目導電層19との2層構造で形成されている。
【0061】
又、電極間絶縁膜(第2の絶縁膜)20としては、第1の実施の形態に係る半導体装置と同様に、シリコン酸化膜(SiO2膜)の比誘電率3.8−4よりも大きく、特に従来のONO膜で得られていた比誘電率5−5.5程度よりも大きい高誘電率絶縁膜が望ましい。そのような高誘電率絶縁膜の例として、第1の実施の形態に係る半導体装置ではHfxAl1-xOy膜を用いた。HfxAl1-xOy膜は、Al2O3及びHfO2を含むが、これらの酸化物以外に、例えば、εr=10であるマグネシウム酸化物(MgO)膜、εr=16〜17であるイットリウム酸化物(Y2O3)膜、εr=22〜23であるジルコニウム酸化物(ZrO2)膜、εr=25〜27であるタンタル酸化物(Ta2O5)膜、εr=40であるビスマス酸化物(Bi2O3)膜、更にはストロンチウム酸化物(SrO2)、ランタン酸化物(La2O3)等でも良い。そして、これらの酸化物のいずれか1つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ta2O5やBi2O3は多結晶シリコンとの界面における熱的安定性に欠ける。更には、シリコン酸化膜とこれらの複合膜でも良く、HfxAl1-xOy膜と同様な混晶による3元系の化合物からなる絶縁膜でも良い。即ち、電極間絶縁膜(第2の絶縁膜)20として用いる高誘電率絶縁膜としては、アルミニウム(Al)、マグネシウム(Mg)、イットリウム(Y)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル(Ta)、ビスマス(Bi)、ストロンチウム(Sr)、ランタン(La)のいずれか1つの元素を少なくとも含む酸化物等が採用可能である。なお、強誘電体のチタン酸ストロンチウム(SrTiO3)、バリウム・チタン酸ストロンチウム(BaSrTiO3)等も高誘電率絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。
【0062】
図25に示すビット線方向に沿った断面図に明らかなように、第2の実施の形態に係る半導体装置では、各メモリセルトランジスタの浮遊電極(13,19)が、層間絶縁膜26を介して対向している。この際、列方向に配設された複数のメモリセルトランジスタのそれぞれの浮遊電極(13,19)間に、3.9よりも比誘電率εrの低い層間絶縁膜26の埋め込みを行えば、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することができる。又、図25では、詳細な構造の図示を省略しているが、例えば、第1の多結晶シリコン膜(1層目導電層)13、第2の多結晶シリコン膜(2層目導電層)19、電極間絶縁膜(第2の絶縁膜)20、制御電極(スパッタ制御電極)32からなる積層構造(13,19,20,32)の側壁に、厚さ6nm程度のシリコン酸化膜からなるセル分離下地膜を形成しても良い。又、行方向に隣接するセルカラムの選択トランジスタの間には、層間絶縁膜26とコア充填絶縁膜との2層構造を用いても良い。コア充填絶縁膜としては、例えば、BPSG膜等が使用可能である。即ち、層間絶縁膜26の構成する凹部の中央を充填するように、コア充填絶縁膜が配置され、このコア充填絶縁膜の中央部を貫通して、コンタクトプラグを埋め込むようにしても良い。コンタクトプラグは、低いコンタクト抵抗で、ビット線コンタクト領域(図示省略)にオーミック接触をしている。コンタクトプラグは、層間絶縁膜26の上に配置されたビット線(BL2j)27に接続されている。図25では、ビット線27が層間絶縁膜26の上に配置されているが、層間絶縁膜26にダマシン溝を形成し、このダマシン溝の内部に、銅(Cu)を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
【0063】
このように、本発明の第2の実施の形態に係る半導体装置(不揮発性半導体記憶装置)においては、制御電極(スパッタ制御電極)32が、スパッタリング法で電極間絶縁膜(第2の絶縁膜)20上に形成されているので、電極間絶縁膜(第2の絶縁膜)20に対し、還元性ガスにより酸素欠損等のダメージが発生することを抑制することができる。
【0064】
上述したように、キャパシタに蓄えられる電荷はキャパシタの面積、即ち、キャパシタ一辺の長さの2乗に比例するが、ダメージ層の面積はキャパシタの周辺長、即ち、キャパシタの一辺の長さに比例する。しかしながら、第2の実施の形態に係る半導体装置(不揮発性半導体記憶装置)によれば、不揮発性半導体記憶装置が微細化したことに伴う、キャパシタ面積に対する相対的なキャパシタの周辺長の増大があっても、酸素欠損等のダメージ層の問題が顕在化することはない。
【0065】
図26〜図30を用いて、本発明の第2の実施の形態に係る半導体装置の製造方法を説明する。ここで図26〜図27は、図2に示したワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・に平行で、且つ特定のワード線を切る断面図であり、図28〜図30は、図2のA−A方向に対応するビット線BL2j-1,BL2j,BL2j+1,・・・・・に平行な断面図である。なお、第2の実施の形態に係る半導体装置の製造方法では、電極間絶縁膜(第2の絶縁膜)20をHfxAl1-xOy膜を限定するものではないが、便宜上、第2の実施の形態に係る半導体装置の電極間絶縁膜(第2の絶縁膜)20がHfxAl1-xOy膜について説明する。即ち、以下に述べる第2の実施の形態に係る半導体装置の製造方法において、図26に示す、第2の絶縁膜20としてのHfxAl1-xOy膜を平坦化した2層目導電層19のパターンの上に形成するまでの工程は、第1の実施の形態に係る半導体装置の製造方法において、図13〜図18を用いて説明した一連の手順と全く同一として、重複した説明を省略するが、上述したような、HfxAl1-xOy膜以外の他の種々の高誘電率絶縁膜でも構わない。又、第1の実施の形態に係る半導体装置の製造方法と同様、以下に述べる第2の実施の形態に係る半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【0066】
(イ)上述したように、第1の実施の形態の図13〜図17に示す一連の手順を経て、図17のシリコン窒化膜14の除去後に得られた溝上に、図18に示すようにポリシリコンからなる2層目導電層19pを堆積する。2層目導電層19pは、第2の実施の形態に係る半導体装置の製造方法においては、図25に示した浮遊電極(13,19)の一部となる導電層である。次いで、CMP法により埋め込み絶縁膜18をストッパーにして2層目導電層19pの平坦化を行い、シリコン窒化膜14の除去後に得られた溝の内部に、2層目導電層19のパターンを埋め込む。続いて図26に示すように、第2の絶縁膜20上に、スパッタリング法で、制御電極(スパッタ制御電極)32を形成する。第2の実施の形態に係る半導体装置の製造方法においては、制御電極(スパッタ制御電極)32としてドープドポリシリコン膜を使用した例を述べる。制御電極(スパッタ制御電極)32となるドープドポリシリコン膜の形成は、ターゲットに燐(P)を1×1020cm-3ドーピングした単結晶Siを用いたDCスパッタリング法を用いる。投入パワーは1Kw、スパッタリング圧力は10-4Paである。100secで20nmのドープドポリシリコン膜を形成する。
【0067】
(ロ)引き続いて、500−1200℃の温度で、例えば、抵抗加熱炉中で10分以上2時間以内、ランプアニール炉中で1秒−30分以内程度の条件で、PDAを行う。このPDAにより、第2の絶縁膜20のデンシフィケーション(高密度化)処理を行い、膜質を緻密化し、改善する。デンシフィケーション(高密度化)により、膜厚が約10%程度減少する。しかる後、スパッタ制御電極32上にフォトレジスト膜24を塗布し、フォトリソグラフィ技術を用いてパターニングして図27に示すように、フォトレジスト膜24のパターンを形成する。この後、フォトレジスト膜24のパターンをカラム内セル分離用エッチングマスクとして、RIE法で、スパッタ制御電極32、電極間絶縁膜(第2の絶縁膜)20、2層目導電層19、1層目導電層13及びゲート絶縁膜(第1の絶縁膜)12を、シリコン基板11が露出するまで選択的にエッチングし、行方向(ワード線方向)に延びる複数のスリット状のセル分離溝を形成し、図28に示すように、セルカラム内のメモリセルトランジスタを分離する(図28に示す断面構造は図27の紙面に垂直なA−A方向から見た断面である。)セル分離溝により、それぞれのセルカラム内の各メモリセルトランジスタの制御電極(スパッタ制御電極)32及び浮遊電極(13,19)が分離される。図示を省略しているが、選択トランジスタもカラム方向(列方向)において、メモリセルトランジスタからセル分離溝分離される。
【0068】
(ハ)そして、セル分離溝で互いに分離されたゲート絶縁膜(第1の絶縁膜)12、1層目導電層13、2層目導電層19、電極間絶縁膜(第2の絶縁膜)20、及びスパッタ制御電極32からなる積層構造(12,13,19,20,32)をマスクとして、図29に示すように、自己整合的に、セル分離溝に露出した半導体基板11に砒素イオン(75As+)、或いは燐イオン(31P+)等のn型不純物のイオンを注入する。イオン注入の前に、800℃程度、120秒程度の窒素雰囲気で加熱し、更に1000℃程度の酸化性雰囲気で加熱することで厚さ6nm程度のシリコン酸化膜からなる下地膜を、半導体基板11の表面、積層構造(12,13,19,20,32)のセル分離溝に露出した側壁部に形成し、下地膜を介してイオンを注入しても良い。
【0069】
(ニ)イオン注入後の活性化アニールにより、半導体基板11の表面に、ソース・ドレイン領域25され、各メモリセルトランジスタを構成する。次に、例えば、ジフロロシラン(SiH2F2)ガスを使用したHDP法により、SiOF膜を層間絶縁膜26として堆積し、図30に示すように、セル分離溝で互いに分離したメモリセルトランジスタのそれぞれの間、及びメモリセルトランジスタと選択トランジスタ(図示省略)の間を埋め込む。次に、新たなフォトレジスト膜を全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジスト膜をパターニングし、この新たなフォトレジスト膜をエッチングマスクとして、RIE法により、2つの選択トランジスタの間にビアホール(コンタクトホール)を開口する。このコンタクトホールに、スパッタリング法、真空蒸着法、減圧CVD法等によりタングステン等の導電体をコンタクトプラグを埋め込み、更に、スパッタリング法、真空蒸着法、減圧CVD法等により金属膜(導電体膜)を堆積し、金属膜(導電体膜)のパターニングをフォトリソグラフィ技術とRIEを用いて行えば(或いはダマシン技術を用いて行えば)、層間絶縁膜26の上に、図25に示すようなビット線27の配線がなされ、第2の実施の形態に係る半導体装置が完成する。なお、図25では図示を省略しているが、ビット線27の配線の上には、シリコン窒化膜やポリイミド膜等の絶縁膜がパッシベーション膜として形成されても良いことは、通常のNAND型フラッシュメモリの製造工程と同様である。
【0070】
以上説明したように、本発明の第2の実施の形態に係る半導体装置の製造方法によれば、スパッタリング法で電極間絶縁膜(第2の絶縁膜)20上にスパッタ制御電極32を堆積しているので、電極間絶縁膜(第2の絶縁膜)20に対し、還元性ガスにより酸素欠損等のダメージが発生することを抑制することができる。このように、電極間絶縁膜(第2の絶縁膜)20を構成する高誘電率絶縁膜が還元性のガスにさらされることを回避し、キャパシタ加工前のダメージを抑制しておくことにより、その後、高誘電率絶縁膜のエッチングの際に、三塩化硼素(BCl3)等の還元性を持つエッチングガスを使用しても、エッチング中に発生するBOなどによる、高誘電率絶縁膜のエッチング端面の酸素欠陥の発生も抑制することが可能になる。
【0071】
このように、本発明の第2の実施の形態に係る半導体装置の製造方法によれば、電極間絶縁膜(第2の絶縁膜)20上に導電層を堆積する際のダメージの発生を抑制し、更に、ドライエッチングによるキャパシタ加工時のダメージの発生も抑制させることができる。したがって、第2の実施の形態に係る半導体装置の製造方法によれば、不揮発性半導体記憶装置が微細化したことに伴う、キャパシタ面積に対する相対的なキャパシタの周辺長の増大があっても、酸素欠損等のダメージ層の問題が顕在化することはない。
【0072】
上記の第2の実施の形態に係る半導体装置の製造方法では、制御電極(スパッタ制御電極)32としてドープドポリシリコン膜を用いる場合に付いて例示したが、既に述べたように、制御電極(スパッタ制御電極)32は、Ti又はTiNのような金属又は金属窒化膜等の種々の導電材料を用いることも可能である。この場合でも電極の初期層をスパッタリング法で堆積した膜とすることで第2の絶縁膜20の劣化を抑制することが可能となる。
【0073】
第2の実施の形態に係る半導体装置(不揮発性半導体記憶装置)では、制御電極(スパッタ制御電極)32の形成工程としてスパッタリング法による堆積工程を使用することを述べたが、制御電極(スパッタ制御電極)32を構成する導電層の形成に、蒸着法、塗布法、メッキ法などを適宜選択して使用することによっても、第2の絶縁膜20の劣化を抑制することが可能となる。
【0074】
(第3の実施の形態)
第2の実施の形態において説明したように、電極間絶縁膜(第2の絶縁膜)20の上部の制御電極としてドープドポリシリコンを用いる場合、通常のSiH4を原料としたCVD法を用いると、SiH4の持つ還元性により電極間絶縁膜(第2の絶縁膜)20を構成する高誘電率絶縁膜が酸素欠損等のダメージを受ける。又、高誘電率絶縁膜のエッチングの際にはBCl3等の還元性を持つエッチングガスを使用するため、エッチング中にBOなどを発生し、エッチングされた高誘電率絶縁膜の端面は酸素欠陥を生じるということになる。このような電極間絶縁膜(第2の絶縁膜)20に対する酸素欠損等のダメージ層の問題を解決するために、第2の実施の形態に係る半導体装置の製造方法においては、スパッタリング法で電極間絶縁膜(第2の絶縁膜)20上にスパッタ制御電極32を堆積し、電極間絶縁膜(第2の絶縁膜)20が還元性ガスにより酸素欠損等のダメージを受けることを抑制する方法を説明した。しかし、電極間絶縁膜(第2の絶縁膜)20上に形成される制御電極は、そのすべてがスパッタリング法で堆積される必要はなく、電極間絶縁膜(第2の絶縁膜)20に接する最下層の導電層が、スパッタリング法で形成されれば、同様な効果を得ることが可能である。
【0075】
図31は、図25と同様に、NAND型不揮発性半導体記憶装置(フラッシュメモリ)の平面図として例示した図2のA−A方向(行方向)から見た構造に相当する、本発明の第3の実施の形態に係る半導体装置を説明するための模式的な断面図である。図31の断面図に示すように、第3の実施の形態に係る半導体装置は、第1の実施の形態に係る半導体装置(不揮発性半導体記憶装置)と同様に、p型の半導体基板11の表面にメモリセルトランジスタのソース・ドレイン領域25が形成され、それぞれのソース・ドレイン領域25の間に定義されるチャネル領域上にゲート絶縁膜(第1の絶縁膜)12が配置されている。ソース・ドレイン領域25は、p型の半導体基板11中に高濃度にn型不純物をドープしたn+型の半導体領域である。
【0076】
そして、このゲート絶縁膜(第1の絶縁膜)12上には、電荷を蓄積するための浮遊電極(13,19)と、浮遊電極(13,19)上の電極間絶縁膜(第2の絶縁膜)20と、電極間絶縁膜(第2の絶縁膜)20上の制御電極(33,34)が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。制御電極(33,34)は、第1の実施の形態に係る半導体装置のCVD制御電極22とは異なり、スパッタリング法で電極間絶縁膜(第2の絶縁膜)20上に形成した下層の下地スパッタ層33と、この下層の下地スパッタ層33の上にCVD法で形成した上層の上層制御電極34との2層構造で形成されている。スパッタリング法で形成する下地スパッタ層33の材料は、ドープドポリシリコンの他、W、Co、Ti、Mo等の高融点金属、WSi2、CoSi2、TiSi2、MoSi2等の金属シリサイド膜、これらのシリサイド膜を用いたポリサイド膜、若しくは、WN、TiN,Ti2N等の金属窒化膜、又は、これらの複数の組み合わせからなる積層膜が採用可能である。CVD法で形成する上層制御電極34の材料としては、下層の下地スパッタ層33と同様なドープドポリシリコン、高融点金属、金属シリサイド膜、ポリサイド膜、金属窒化膜のいずれか、或いはこれらの複数の組み合わせからなる積層膜が採用可能である。
【0077】
一方、電荷蓄積層となる浮遊電極(13,19)は、第1の実施の形態に係る半導体装置と同様な、ドープドポリシリコン膜からなる1層目導電層13と、ドープドポリシリコン膜からなる2層目導電層19との2層構造で形成されている。
【0078】
又、電極間絶縁膜(第2の絶縁膜)20としては、第1の実施の形態に係る半導体装置と同様に、シリコン酸化膜(SiO2膜)の比誘電率3.8−4よりも大きく、特に従来のONO膜で得られていた比誘電率5−5.5程度よりも大きい高誘電率絶縁膜が望ましい。そのような高誘電率絶縁膜の例は、既に第2の実施の形態で述べたような、種々の絶縁膜が採用可能である。
【0079】
図31に示すビット線方向に沿った断面図に明らかなように、第3の実施の形態に係る半導体装置では、各メモリセルトランジスタの浮遊電極(13,19)が、層間絶縁膜26を介して対向している。この際、第1及び第2の実施の形態で述べたように、列方向に配設された複数のメモリセルトランジスタのそれぞれの浮遊電極(13,19)間に、3.9よりも比誘電率εrの低い層間絶縁膜26の埋め込みを行えば、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することができる。又、第1及び第2の実施の形態で述べたように、例えば、第1の多結晶シリコン膜(1層目導電層)13、第2の多結晶シリコン膜(2層目導電層)19、電極間絶縁膜(第2の絶縁膜)20、制御電極(33,34)からなる積層構造(13,19,20,33,34)の側壁に、厚さ6nm程度のシリコン酸化膜からなるセル分離下地膜を形成しても良い。又、行方向に隣接するセルカラムの選択トランジスタの間には、層間絶縁膜26とコア充填絶縁膜との2層構造を用いても良い。コンタクトプラグは、低いコンタクト抵抗で、ビット線コンタクト領域(図示省略)にオーミック接触をしている。コンタクトプラグは、層間絶縁膜26の上に配置されたビット線(BL2j)27に接続されている。図31では、ビット線27が層間絶縁膜26の上に配置されているが、層間絶縁膜26にダマシン溝を形成し、このダマシン溝の内部に、銅(Cu)を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
【0080】
このように、本発明の第3の実施の形態に係る半導体装置(不揮発性半導体記憶装置)においては、制御電極(33,34)が、スパッタリング法で電極間絶縁膜(第2の絶縁膜)20上に形成した下層の下地スパッタ層33と、下地スパッタ層33の上にCVD法で形成した上層制御電極34との2層構造で形成されているので、電極間絶縁膜(第2の絶縁膜)20に対し、還元性ガスにより酸素欠損等のダメージが発生することを抑制することができる。
【0081】
上述したように、キャパシタに蓄えられる電荷はキャパシタの面積、即ち、キャパシタ一辺の長さの2乗に比例するが、ダメージ層の面積はキャパシタの周辺長、即ち、キャパシタの一辺の長さに比例する。しかしながら、第3の実施の形態に係る半導体装置(不揮発性半導体記憶装置)によれば、不揮発性半導体記憶装置が微細化したことに伴う、キャパシタ面積に対する相対的なキャパシタの周辺長の増大があっても、酸素欠損等のダメージ層の問題が顕在化することはない。
【0082】
図32〜図37を用いて、本発明の第3の実施の形態に係る半導体装置の製造方法を説明する。ここで図32〜図34は、図2に示したワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・に平行で、且つ特定のワード線を切る断面図であり、図35〜図37は、図2のA−A方向に対応するビット線BL2j-1,BL2j,BL2j+1,・・・・・に平行な断面図である。なお、電極間絶縁膜(第2の絶縁膜)20は、HfxAl1-xOy膜に限定される必要はないが、便宜上、第3の実施の形態に係る半導体装置の製造方法では、電極間絶縁膜(第2の絶縁膜)20がHfxAl1-xOy膜について説明する。
【0083】
図32に示す、第2の絶縁膜20としてのHfxAl1-xOy膜を平坦化した2層目導電層19のパターンの上に形成するまでの工程は、第1の実施の形態に係る半導体装置の製造方法において、図13〜図18を用いて説明した一連の手順と全く同一として、重複した説明を省略する。又、第1及び第2の実施の形態に係る半導体装置の製造方法と同様、以下に述べる第3の実施の形態に係る半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【0084】
(イ)上述したように、第1の実施の形態の図13〜図17に示す一連の手順を経て、図17のシリコン窒化膜14の除去後に得られた溝上に、図18に示すようにポリシリコンからなる2層目導電層19pを堆積する。2層目導電層19pは、第3の実施の形態に係る半導体装置の製造方法においては、図31に示した浮遊電極(13,19)の一部となる導電層である。次いで、CMP法により埋め込み絶縁膜18をストッパーにして2層目導電層19pの平坦化を行い、シリコン窒化膜14の除去後に得られた溝の内部に、2層目導電層19のパターンを埋め込む。
【0085】
(ロ)続いて図32に示すように、第2の絶縁膜20上に制御電極(33,34)の一部となる下地スパッタ層33を形成する。第3の実施の形態に係る半導体装置の製造方法においては、下地スパッタ層33としてドープドポリシリコン膜を使用した例を述べる。下地スパッタ層33となるドープドポリシリコン膜の形成は、ターゲットに燐(P)を1×1020cm-3ドーピングした単結晶Siを用いたDCスパッタリング法を用いる。投入パワーは1Kw、スパッタリング圧力は10-4Paである。100secで20nmのドープドポリシリコン膜を形成する。
【0086】
(ハ)引き続いて、モノシラン(SiH4)、フォスフィン(PH3)を用いた減圧CVD法により、ドープドポリシリコン膜を図33に示すように、下地スパッタ層33上に堆積し、制御電極(33,34)の他の一部となる上層制御電極34を形成する。下地スパッタ層33と上層制御電極34との積層構造の全体の厚さは、30−200nm程度にする。下地スパッタ層33と上層制御電極34との積層構造を形成した後、500−1200℃の温度で、例えば、抵抗加熱炉中で10分以上2時間以内、ランプアニール炉中で1秒−30分以内程度の条件で、PDAを行う。このPDAにより、第2の絶縁膜20のデンシフィケーション(高密度化)処理を行い、膜質を緻密化し、改善する。デンシフィケーション(高密度化)により、膜厚が約10%程度減少する。
【0087】
(ニ)しかる後、上層制御電極34上にフォトレジスト膜24を塗布し、フォトリソグラフィ技術を用いてパターニングして図34に示すように、フォトレジスト膜24のパターンを形成する。この後、フォトレジスト膜24のパターンをカラム内セル分離用エッチングマスクとして、RIE法で、上層制御電極34、下地スパッタ層33、電極間絶縁膜(第2の絶縁膜)20、2層目導電層19、1層目導電層13及びゲート絶縁膜(第1の絶縁膜)12を、シリコン基板11が露出するまで選択的にエッチングし、行方向(ワード線方向)に延びる複数のスリット状のセル分離溝を形成し、図35に示すように、セルカラム内のメモリセルトランジスタを分離する(図35に示す断面構造は図34の紙面に垂直なA−A方向から見た断面である。)セル分離溝により、それぞれのセルカラム内の各メモリセルトランジスタの制御電極(33,34)及び浮遊電極(13,19)が分離される。図示を省略しているが、選択トランジスタもカラム方向(列方向)において、メモリセルトランジスタからセル分離溝分離される。
【0088】
(ホ)そして、セル分離溝で互いに分離されたゲート絶縁膜(第1の絶縁膜)12、1層目導電層13、2層目導電層19、電極間絶縁膜(第2の絶縁膜)20、下地スパッタ層33及び上層制御電極34からなる積層構造(12,13,19,20,33,34)をマスクとして、図36に示すように、自己整合的に、セル分離溝に露出した半導体基板11に砒素イオン(75As+)、或いは燐イオン(31P+)等のn型不純物のイオンを注入する。イオン注入の前に、800℃程度、120秒程度の窒素雰囲気で加熱し、更に1000℃程度の酸化性雰囲気で加熱することで厚さ6nm程度のシリコン酸化膜からなる下地膜を、半導体基板11の表面、積層構造(12,13,19,20,33,34)のセル分離溝に露出した側壁部に形成し、下地膜を介してイオンを注入しても良い。
【0089】
(ヘ)イオン注入後の活性化アニールにより、半導体基板11の表面に、ソース・ドレイン領域25され、各メモリセルトランジスタを構成する。次に、例えば、ジフロロシラン(SiH2F2)ガスを使用したHDP法により、SiOF膜を層間絶縁膜26として堆積し、図37に示すように、セル分離溝で互いに分離したメモリセルトランジスタのそれぞれの間、及びメモリセルトランジスタと選択トランジスタ(図示省略)の間を埋め込む。次に、新たなフォトレジスト膜を全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジスト膜をパターニングし、この新たなフォトレジスト膜をエッチングマスクとして、RIE法により、2つの選択トランジスタの間にビアホール(コンタクトホール)を開口する。このコンタクトホールに、スパッタリング法、真空蒸着法、減圧CVD法等によりタングステン等の導電体をコンタクトプラグを埋め込み、更に、スパッタリング法、真空蒸着法、減圧CVD法等により金属膜(導電体膜)を堆積し、金属膜(導電体膜)のパターニングをフォトリソグラフィ技術とRIEを用いて行えば(或いはダマシン技術を用いて行えば)、層間絶縁膜26の上に、図31に示すようなビット線27の配線がなされ、第3の実施の形態に係る半導体装置が完成する。なお、図31では図示を省略しているが、ビット線27の配線の上には、シリコン窒化膜やポリイミド膜等の絶縁膜がパッシベーション膜として形成されても良いことは、通常のNAND型フラッシュメモリの製造工程と同様である。
【0090】
以上説明したように、本発明の第3の実施の形態に係る半導体装置の製造方法によれば、スパッタリング法で電極間絶縁膜(第2の絶縁膜)20上に下地スパッタ層33を堆積した後、この下地スパッタ層33の上にCVD法で上層制御電極34を堆積しているので、電極間絶縁膜(第2の絶縁膜)20に対し、還元性ガスにより酸素欠損等のダメージが発生することを抑制することができる。このように、電極間絶縁膜(第2の絶縁膜)20を構成する高誘電率絶縁膜が還元性のガスにさらされることを回避し、キャパシタ加工前のダメージを抑制しておくことにより、その後、高誘電率絶縁膜のエッチングの際に、三塩化硼素(BCl3)等の還元性を持つエッチングガスを使用しても、エッチング中に発生するBOなどによる、高誘電率絶縁膜のエッチング端面の酸素欠陥の発生も抑制することが可能になる。
【0091】
このように、本発明の第3の実施の形態に係る半導体装置の製造方法によれば、電極間絶縁膜(第2の絶縁膜)20上に導電層を堆積する際のダメージの発生を抑制し、更に、ドライエッチングによるキャパシタ加工時のダメージの発生も抑制させることができる。したがって、第3の実施の形態に係る半導体装置の製造方法によれば、不揮発性半導体記憶装置が微細化したことに伴う、キャパシタ面積に対する相対的なキャパシタの周辺長の増大があっても、酸素欠損等のダメージ層の問題が顕在化することはない。
【0092】
上記の第3の実施の形態に係る半導体装置の製造方法では、制御電極(33,34)としてドープドポリシリコン膜を用いる場合に付いて例示したが、既に述べたように、制御電極(33,34)は、Ti又はTiNのような金属又は金属窒化膜等の種々の導電材料を用いることも可能である。この場合でも電極の初期層をスパッタリング法で堆積した膜とすることで第2の絶縁膜20の劣化を抑制することが可能となる。
【0093】
第3の実施の形態に係る半導体装置(不揮発性半導体記憶装置)では、制御電極(33,34)の形成工程の少なくとも一部にスパッタリング法による堆積工程を使用することを述べたが、制御電極(33,34)を構成する下地の導電層の形成に、蒸着法、塗布法、メッキ法などを適宜選択して使用することによっても、第2の絶縁膜20の劣化を抑制することが可能となる。
【0094】
(その他の実施の形態)
上記のように、半導体装置の一例としてのNAND型フラッシュメモリを例示し、このNAND型フラッシュメモリ及びその製造方法を、本発明の第1〜第3の実施の形態で説明したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではなく、NAND型のフラッシュメモリ以外のAND型のフラッシュメモリやDINOR型フラッシュメモリ等にも同様に適用可能であり、更にはDRAMやSRAM等の他の種々の半導体記憶装置等にも、適用可能であり、上記の開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【0095】
例えば、1セル1トランジスタ形式のDRAMと同等な構造で、その蓄積キャパシタのキャパシタ絶縁膜に高誘電率絶縁膜を用いた強誘電体メモリの場合であれば、第1〜第3の実施の形態で説明した不揮発性半導体記憶装置の浮遊電極をスイッチングトランジスタのドレイン領域に接続される蓄積電極(下部電極)に対応させ、不揮発性半導体記憶装置の制御電極をプレート電極に接続された上部電極に対応させれば、第1〜第3の実施の形態で説明したと同様に、キャパシタ絶縁膜を介して流れるリーク電流の低減効果が得られることは容易に理解できるであろう。この場合、第2及び第3の実施の形態に対応させて説明すれば、強誘電体メモリのプレート電極に接続される上部電極は、少なくとも、高誘電率絶縁膜に接する初期層をスパッタリング法で堆積すれば、強誘電体メモリのキャパシタ絶縁膜の劣化を抑制することが可能となる。
【0096】
図6,図8,図9に示したデータから理解できるように、本発明の基本は、キャパシタ絶縁膜に高誘電率絶縁膜を用いたMOSキャパシタである。したがって、本発明は、MOSキャパシタを基礎とする種々の絶縁ゲート型トランジスタに適用可能であり、不揮発性半導体記憶装置のメモリセルトランジスタのゲート絶縁膜(第1の絶縁膜)、DRAMのスイッチングトランジスタのゲート絶縁膜を初め、論理集積回路用の超高速スイッチング素子としての絶縁ゲート型トランジスタやテラヘルツ帯等の高周波領域で動作する絶縁ゲート型トランジスタ等種々の半導体装置において、それらの半導体装置のチャネルを流れるキャリアを静電的に制御する絶縁ゲート構造として採用可能である。特に、ゲート長60nm以下の絶縁ゲート型トランジスタでは、ゲート絶縁膜として用いる高誘電率絶縁膜の電界強度が大きくなるので、本発明の構造やその製造方法は、ゲート絶縁膜を介して流れるリーク電流の低減に効果がある。この場合、第2及び第3の実施の形態に対応させて説明すれば、高誘電率絶縁膜からなるゲート絶縁膜の直上のゲート電極は、少なくとも、高誘電率絶縁膜に接する初期層をスパッタリング法で堆積すれば、ゲート絶縁膜の劣化を抑制することが可能となる。
【0097】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【0098】
【図1】本発明の第1の実施の形態に係る半導体装置(不揮発性半導体記憶装置:NAND型フラッシュメモリ)の論理的な回路構成を示すブロック図である。
【図2】図1に示した半導体記憶装置のメモリセルアレイの一部の物理的なレイアウトパターン構成を示す模式的な平面図である。
【図3】図2のビット線に沿った方向(A−A方向)で切断したメモリセルアレイの一部(NANDセルカラム)を示す断面図である。
【図4】本発明の第1の実施の形態に係る半導体装置の製造方法において、原料ガスの交互導入により、HfxAl1-xOy膜を成長する場合の、それぞれのガスの導入シーケンスを示すタイミングチャートである。
【図5】ガス導入シーケンスにおけるHfO積層回数(層数)の全積層回数(層数)に対する比と、誘導結合プラズマ(ICP)発光分析装置で測定したHfxAl1-xOy膜中のHf濃度p(モル%)との関係を示す図である。
【図6】HfxAl1-xOy膜における、リーク電流密度のHf濃度(モル%)に対する依存性を示す図である。
【図7】HfxAl1-xOy膜における、平均粒径のHf濃度(モル%)に対する依存性を示す図である。
【図8】HfxAl1-xOy膜における、シリコン酸化膜換算膜厚(EOT)のHf濃度(モル%)に対する依存性を示す図である。
【図9】HfxAl1-xOy膜をキャパシタ絶縁膜とするMOSダイオードのC−V特性から求められるフラットバンド電圧のHf濃度(モル%)に対する依存性を示す図である。
【図10】HfO層数:AlO層数=19:1のガス導入シーケンスで成長した場合のHfxAl1-xOy膜の断面TEM写真をスケッチしたものである。
【図11】HfO層数:AlO層数=13:1のガス導入シーケンスで成長した場合のHfxAl1-xOy膜の断面TEM写真をスケッチしたものである。
【図12】図12(a)は、HfO層数:AlO層数=4:1のガス導入シーケンスで成長した場合のHfxAl1-xOy膜の平面(表面)の走査型透過電子顕微鏡(STEM)写真に見られる結晶粒界をスケッチしたもので、図12(b)は、HfO層数:AlO層数=13:1のガス導入シーケンスで成長した場合のHfxAl1-xOy膜の平面(表面)のSTEM写真に見られる結晶粒界をスケッチしたものである。
【図13】本発明の第1の実施の形態に係る半導体装置(不揮発性半導体記憶装置)の製造方法を説明するための工程断面図である(その1)。
【図14】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図1である(その2)。
【図15】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その3)。
【図16】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その4)。
【図17】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その5)。
【図18】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その6)。
【図19】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その7)。
【図20】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その8)。
【図21】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その9)。
【図22】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その10)。
【図23】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その11)。
【図24】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その12)。
【図25】図2のビット線に沿った方向(A−A方向)で切断した断面図に相当する、本発明の第3の実施の形態に係る半導体装置(不揮発性半導体記憶装置)のメモリセルアレイの一部(NANDセルカラム)を示す断面図である。
【図26】本発明の第2の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その1)。
【図27】本発明の第2の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その2)。
【図28】本発明の第2の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その3)。
【図29】本発明の第2の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その4)。
【図30】本発明の第2の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その5)。
【図31】図2のビット線に沿った方向(A−A方向)で切断した断面図に相当する、本発明の第3の実施の形態に係る半導体装置(不揮発性半導体記憶装置)のメモリセルアレイの一部(NANDセルカラム)を示す断面図である。
【図32】本発明の第3の実施の形態に係る半導体装置(不揮発性半導体記憶装置)の製造方法を説明するための工程断面図である(その1)。
【図33】本発明の第3の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その2)。
【図34】本発明の第3の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その3)。
【図35】本発明の第3の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その4)。
【図36】本発明の第3の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その5)。
【図37】本発明の第3の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その6)。
【符号の説明】
【0099】
11…シリコン基板(半導体基板)
12,12p…第1の絶縁膜(ゲート絶縁膜)
13,13p…1層目導電層(浮遊電極)
14,14p…シリコン窒化膜
15,15p…シリコン酸化膜
16,24…フォトレジスト膜(レジストマスク)
18,18p…素子分離絶縁膜
19,19p…2層目導電層(浮遊電極)
20…第2の絶縁膜(電極間絶縁膜)
22,22p…制御電極(CVD制御電極)
25…ソース・ドレイン領域
26…層間絶縁膜
27…ビット線
31…素子分離溝
33…制御電極(下地スパッタ層)
34…制御電極(上層制御電極)
520…メモリセルアレイ
521…トップ・ページバッファ
522…ボトム・ページバッファ
523…レフト・ロウデコーダ/チャージポンプ
524…ライト・ロウデコーダ/チャージポンプ
BL2j-1,BL2j,BL2j+1,・・・・・…ビット線
SGDk,SGSk…選択ゲート配線
WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・…ワード線
【技術分野】
【0001】
本発明は、高誘電率絶縁膜をキャパシタ絶縁膜若しくはゲート絶縁膜とする種々の半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年LSIの高密度化に伴い、キャパシタ絶縁膜、ゲート絶縁膜は薄膜化の一途をたどっている。薄膜化に伴いリーク電流が上昇を避けるため、三次元化になどの構造を変更することにより、対策を図る一方、高誘電率絶縁膜などを用いることで物理膜厚を増やしリーク電流の上昇を抑えることが試みられている。
【0003】
特に、フラッシュメモリなどの不揮発性半導体記憶装置においては、電荷蓄積層と制御電極との間に形成するインターポリ絶縁膜(電極間絶縁膜)に関して、例えば、ONO膜(シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の三層積層膜)を用い、誘電率の向上を図るとともに、三次元的な構造を適用することも試みている。しかしセル間の距離が縮小するにつれ、隣接するセル間の干渉が著しく増大してデバイス特性を劣化させるため、3次元構造を用いた面積増大が困難となるという問題があった。
【0004】
そのため、次世代不揮発性半導体記憶装置の実現するために、インターポリ絶縁膜(電極間絶縁膜)として、従来用いられていたシリコン酸化膜(SiO2膜)の比誘電率εr=3.8−4よりも大きい比誘電率εrを有する高誘電率絶縁膜の採用が提案されている(特許文献1参照。)。高誘電率絶縁膜を適用した結果、面積を増大させずに容量を大きくできるので、3次元的な構造にする必要がなくなり、製造工程を簡略化できる。結果として、素子を高性能化し、且つ製造方法を容易にして高歩留まりな製造工程を実現することが可能となる。
【0005】
高誘電率絶縁膜としてはハフニウム・アルミネート(HfxAl1-xOy)などの複合酸化物が、均一性や量産性、低ダメージなどの理由からALD法等のCVD法により形成されている。
【0006】
しかし、半導体記憶装置、特に、不揮発性半導体記憶装置のインターポリ絶縁膜(電極間絶縁膜)に用いる場合は印加される電界が高いためにリーク電流が十分に抑制できないという問題があった。
【0007】
上記において、不揮発性半導体記憶装置のインターポリ絶縁膜(電極間絶縁膜)を例に従来技術の問題点を記載したが、高誘電率絶縁膜のリーク電流の問題は、不揮発性半導体記憶装置に限られず、蓄積キャパシタのキャパシタ絶縁膜に高誘電率絶縁膜を用いた高誘電体メモリの場合にも同様である。更には、キャパシタ絶縁膜に高誘電率絶縁膜を用いたMOSキャパシタを基礎とする種々の絶縁ゲート型トランジスタにおいても同様な問題は存在し、更には、論理集積回路用の超高速スイッチング素子としての絶縁ゲート型トランジスタやテラヘルツ帯等の高周波領域で動作する絶縁ゲート型トランジスタ等においても、同様な、高電界によるリーク電流問題が存在する。特に、ゲート長60nm以下の絶縁ゲート型トランジスタでは、ゲート絶縁膜として用いる高誘電率絶縁膜の電界強度が大きくなり、高電界によるリーク電流が問題となる。
【特許文献1】特開2003−7861号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、印加される電界強度が高くなっても高誘電率絶縁膜を介して流れるリーク電流を十分に抑制可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【0009】
本発明の一態様は、浮遊電極と、この記浮遊電極の上にそれぞれ配置されたHfxAl1-xOy膜(0.8≦x≦0.95)からなる電極間絶縁膜と、この電極間絶縁膜上に配置された制御電極とを備えるメモリセルトランジスタが複数個配列されてメモリセルアレイをなし、メモリセルトランジスタのそれぞれの浮遊電極が、素子分離絶縁膜により互いに分離されている半導体装置であることを特徴とする。
【0010】
本発明の他の態様は、複数のメモリセルを配列したメモリセルアレイを備える半導体装置に関する。即ち、この他の態様に係る半導体装置のメモリセルのそれぞれは、スイッチングトランジスタと、このスイッチングトランジスタのドレイン領域に接続された下部電極、この下部電極の上に配置されたHfxAl1-xOy膜(0.8≦x≦0.95)からなるキャパシタ絶縁膜、このキャパシタ絶縁膜上に配置され、プレート電極に接続された上部電極からなる蓄積キャパシタとを備えることを特徴とする。
【0011】
本発明の更に他の態様は、メモリセルアレイを備える半導体装置の製造方法に関する。即ち、この更に他の態様に係る半導体装置の製造方法は、(イ) 半導体基板の表面にゲート絶縁膜を形成する工程と、(ロ)このゲート絶縁膜上に浮遊電極を形成する工程と、(ハ)浮遊電極、ゲート絶縁膜 及び半導体基板の表面の一部をそれぞれ選択的にエッチングし、複数のメモリセルに分離する素子分離溝を形成する工程と、(ニ)この素子分離溝に、複数のメモリセルを電気的に分離する素子分離絶縁膜を埋め込む工程と、(ホ)浮遊電極の頂部上に、ハフニウム(Hf)の原料ガスと酸化剤との交互導入、及びアルミニウム(Al)の原料ガスと酸化剤との交互導入により、HfxAl1-xOy膜からなる電極間絶縁膜を形成する工程と、(ヘ)この電極間絶縁膜上に制御電極を形成する工程とを含むことを特徴とする。そして、この更に他の態様に係る半導体装置の製造方法においては、Hfの原料ガスと酸化剤との交互導入の回数の、Hfの原料ガスと酸化剤との交互導入の回数とAlの原料ガスと酸化剤との交互導入の回数の合計に対する比が、0.8以上、0.95以下であることを特徴とする。
【0012】
本発明の更に他の態様は、メモリセルアレイを備える半導体装置の製造方法に関する。即ち、この更に他の態様に係る半導体装置の製造方法は、(イ) 半導体基板の表面にゲート絶縁膜 を形成する工程と、(ロ)このゲート絶縁膜上に浮遊電極を形成する工程と、(ハ)浮遊電極、ゲート絶縁膜 及び半導体基板の表面の一部をそれぞれ選択的にエッチングし、複数のメモリセルに分離する素子分離溝を形成する工程と(ニ)この素子分離溝に、複数のメモリセル間を電気的に分離する素子分離絶縁膜を埋め込む工程と、(ホ)浮遊電極の頂部上に、高誘電率絶縁膜からなる電極間絶縁膜を形成する工程と、(ヘ)この電極間絶縁膜上に制御電極を形成する工程とを含むことを特徴とする。そして、この更に他の態様に係る半導体装置の製造方法においては、少なくとも、電極間絶縁膜に接する制御電極の一部となる導電層は、スパッタリング法により形成することを特徴とする。
【発明の効果】
【0013】
本発明によれば、印加される電界強度が高くなっても、高誘電率絶縁膜を介して流れるリーク電流を十分に抑制可能な半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【0014】
次に、図面を参照して、本発明の第1〜第3の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第1〜第3の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【0015】
なお、以下の第1〜第3の実施の形態では、不揮発性半導体記憶装置のインターポリ絶縁膜(電極間絶縁膜)に高誘電率絶縁膜を用いる場合を例示的に説明するが、本発明は、不揮発性半導体記憶装置に限られず、DRAMやSRAM等他の半導体記憶装置にも適用可能である。例えば、1セル1トランジスタのDRAMに相当する高誘電体メモリであれば、第1〜第3の実施の形態で説明する不揮発性半導体記憶装置のインターポリ絶縁膜(電極間絶縁膜)を高誘電体メモリの蓄積キャパシタのキャパシタ絶縁膜に対応させ、浮遊電極を高誘電体メモリのスイッチングトランジスタに接続される蓄積電極(下部電極)に対応させ、不揮発性半導体記憶装置の制御電極を高誘電体メモリのプレート電極に接続された上部電極に対応させれば良い。更に、本発明は、ゲート絶縁膜に高誘電率絶縁膜を用いた種々の絶縁ゲート型トランジスタにも適用可能であるので、本発明は、論理集積回路用の超高速スイッチング素子やテラヘルツ帯等の高周波領域で動作する個別素子(ディスクリートデバイス)等種々の半導体装置に適用可能である。
【0016】
(第1の実施の形態)
図1は本発明の第1の実施の形態に係る半導体装置の一例としてのNAND型不揮発性半導体記憶装置(フラッシュメモリ)の模式的回路構成を示すブロック図である。メモリセルアレイ520の周辺にはトップ・ページバッファ521、ボトム・ページバッファ522、レフト・ロウデコーダ/チャージポンプ523、ライト・ロウデコーダ/チャージポンプ524等の周辺回路(21,22,23,24)が配置されている。
【0017】
メモリセルアレイ520は、図2に示すように、行方向に配列される複数のワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・と、このワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・と直交する列方向に配列される複数のビット線BL2j-1,BL2j,BL2j+1,・・・・・を備えている。そして、図2の列方向には、複数のワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。そして、素子分離絶縁膜18が、図2の平面図に示すように、列方向(カラム方向)に平行に走行し、素子分離絶縁膜18を介して隣接するメモリセルトランジスタを分離している。
【0018】
図1及び図2の場合は、列方向に32個のメモリセルトランジスタが配列されてメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線SGDk,SGSkが接続されている。
【0019】
図2において、ワード線WL1k,WL2k,・・・・・,WL32kに直交するそれぞれのメモリセルカラムの上端には、それぞれビット線コンタクトBCが配置され、それぞれのメモリセルカラムの下端にはソース線コンタクトSCが配置されている。図2では、図示を省略しているが、図1に示すように、それぞれのソース線コンタクトSCには、行方向に、ワード線WL1k,WL2k,・・・・・,WL32kに平行に延伸するソース線CSkが接続されている。図1から分かるように、それぞれのメモリセルカラムのビット線コンタクトBCには、ビット線BL2j-1,BL2j,BL2j+1,・・・・・が接続されている。
【0020】
図1に示すトップ・ページバッファ521及びボトム・ページバッファ522は、ビット線BL2j-1,BL2j,BL2j+1,・・・・・に接続され、それぞれのメモリセルカラム情報を読み出す場合のバッファである。レフト・ロウデコーダ/チャージポンプ523、ライト・ロウデコーダ/チャージポンプ524はワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・に接続され、メモリセルカラムを構成している各メモリセルトランジスタの電荷蓄積状態を制御する。
【0021】
図3は図2のA−A方向(行方向)から見たメモリセルアレイ520の一部を示す模式的な断面図である。即ち、図3は図1のビット線BL2j-1,BL2j,BL2j+1,・・・・・方向に沿った切断面に相当する。図3の断面図に示すように、p型の半導体基板11の表面にメモリセルトランジスタのソース・ドレイン領域25が形成され、それぞれのソース・ドレイン領域25の間に定義されるチャネル領域上にゲート絶縁膜(第1の絶縁膜)12が配置されている。ソース・ドレイン領域25は、p型の半導体基板11中に高濃度にn型不純物をドープしたn+型の半導体領域である。図3では図示を省略しているが、図1及び図2から明らかなように、メモリセルカラムの端部にはメモリセルトランジスタとほぼ同様な構造の選択トランジスタが位置し、選択トランジスタのソース・ドレイン領域が、ビット線コンタクト領域として機能している。p型の半導体基板11の代わりに、n型の半導体基板中に設けられたp型のウェル領域(pウェル)でも良い。
【0022】
そして、このゲート絶縁膜(第1の絶縁膜)12上には、電荷を蓄積するための浮遊電極(13,19)と、浮遊電極(13,19)上の電極間絶縁膜(第2の絶縁膜)20と、電極間絶縁膜(第2の絶縁膜)20上の制御電極(CVD制御電極)22が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。図示を省略しているが、選択トランジスタも、ゲート絶縁膜(第1の絶縁膜)12、浮遊電極(13,19)、電極間絶縁膜(第2の絶縁膜)20、電極間絶縁膜(第2の絶縁膜)20中の開口部で浮遊電極(13,19)と電気的に導通した制御電極(CVD制御電極)22からなるゲート電極構造を備えているが、電極間絶縁膜(第2の絶縁膜)20の電極間絶縁膜短絡窓を介して、制御電極(CVD制御電極)22と浮遊電極(13,19)とが電気的に導通している。図2から理解できるであろうが、隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊電極(13,19)は、STIを構成する素子分離絶縁膜18を介して行方向(ワード線方向)に対向している。
【0023】
電荷蓄積層となる浮遊電極(13,19)は、燐(P)、砒素(As)等のn型不純物をドープした第1の多結晶シリコン(以下において「ドープドポリシリコン」という。)膜(1層目導電層)13と、同様にn型不純物をドープした第2の多結晶シリコン膜(2層目導電層)19との2層構造で形成されている。第2の多結晶シリコン膜(2層目導電層)19の不純物密度を第1の多結晶シリコン膜(1層目導電層)13の不純物密度より高くしても良い。
【0024】
制御電極(CVD制御電極)22は、n型不純物をドープした多結晶シリコン膜、タングステンシリサイド(WSi2)膜及びキャップ絶縁膜の3層構造から構成されていても良い。シリサイド膜としては、タングステンシリサイド(WSi2)膜の他、コバルトシリサイド(CoSi2)膜、チタンシリサイド(TiSi2)膜、モリブデンシリサイド(MoSi2)膜等の金属シリサイド膜が使用可能である。シリサイド膜の代わりに、タングステン(W)、コバルト(Co)、チタン(Ti)、モリブデン(Mo)等の高融点金属でも良く、更には、これらのシリサイド膜を用いたポリサイド膜で構成しても良い。シリサイド膜の代わりに、アルミニウム(Al)或いは銅(Cu)等の高導電率の金属膜を多結晶シリコン膜の上に配置して、この高導電率の金属膜がワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・を兼用するようにしても良い。又、タングステン窒化物(WN)膜、チタン窒化物(TiN,Ti2N)膜のいずれか1つ或いは複数の積層膜を、シリサイド膜の代わりに多結晶シリコン膜の上に配置しても良い。
【0025】
なお、図示を省略しているが、周辺トランジスタは、選択トランジスタとほぼ同じ積層構造、若しくは、選択トランジスタの積層構造から、浮遊電極(13,19)及び電極間絶縁膜(第2の絶縁膜)20分を除去した、制御電極(CVD制御電極)22のみの構造に対応するようなゲート電極を有するトランジスタで構成される。
【0026】
図3に示すビット線方向に沿った断面図に明らかなように、第1の実施の形態に係る半導体装置では、各メモリセルトランジスタの浮遊電極(13,19)が、層間絶縁膜26を介して対向している。この際、列方向に配設された複数のメモリセルトランジスタのそれぞれの浮遊電極(13,19)間に、3.9よりも比誘電率εrの低い層間絶縁膜26の埋め込みを行えば、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することができる。
【0027】
なお、図3では、詳細な構造の図示を省略しているが、例えば、第1の多結晶シリコン膜(1層目導電層)13、第2の多結晶シリコン膜(2層目導電層)19、電極間絶縁膜(第2の絶縁膜)20、制御電極(CVD制御電極)22からなる積層構造(13,19,20,22)の側壁に、厚さ6nm程度のシリコン酸化膜からなるセル分離下地膜を形成しても良い。又、行方向に隣接するセルカラムの選択トランジスタの間には、層間絶縁膜26とコア充填絶縁膜との2層構造を用いても良い。コア充填絶縁膜としては、例えば、BPSG膜等が使用可能である。即ち、層間絶縁膜26の構成する凹部の中央を充填するように、コア充填絶縁膜が配置され、このコア充填絶縁膜の中央部を貫通して、コンタクトプラグを埋め込むようにしても良い。コンタクトプラグは、低いコンタクト抵抗で、ビット線コンタクト領域(図示省略)にオーミック接触をしている。コンタクトプラグは、層間絶縁膜26の上に配置されたビット線(BL2j)27に接続されている。図3では、ビット線27が層間絶縁膜26の上に配置されているが、層間絶縁膜26にダマシン溝を形成し、このダマシン溝の内部に、銅(Cu)を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
【0028】
ここで、電極間絶縁膜(第2の絶縁膜)20として用いる大きな比誘電率を有する「高誘電率絶縁膜」として、シリコン酸化膜(SiO2膜)の比誘電率3.8−4よりも大きいことが望ましい。特に従来のONO膜で得られていた比誘電率5−5.5程度よりも大きい膜が望ましい。そのような、「高誘電率絶縁膜」の例としては、比誘電率εr=22〜30であるハフニウム酸化物(HfO2)膜とεr=6〜13であるアルミニウム酸化物(Al2O3)膜との混晶であるハフニウム・アルミネート(HfxAl1-xOy)膜が期待されている。3元系の化合物であるHfxAl1-xOy膜は、ハフニウム(Hf)の組成xを制御すれば、理論的には、比誘電率εrを6〜30の範囲で制御できる可能性を有しているが、Hfの組成xが大きくなると、従来はリーク電流が増大する傾向が報告されており、電極間絶縁膜(第2の絶縁膜)20として使用可能な最適なHfの組成xは、知られていない。
【0029】
そこで、本発明の第1の実施の形態では、半導体装置に適用可能なHfxAl1-xOy膜の最適なHfの組成xについて実験的検討を加え、その最適なHfの組成xを得るための成長方法について説明する。即ち、HfxAl1-xOy膜は、以下に示すような原子層堆積(ALD)又は分子層堆積(MLD)の手法を用いて成長するのであるが、その組成xを、ガス導入シーケンスにおける積層回数比で制御し、これにより、リーク電流が低く、且つ比誘電率の大きな、最適なHfの組成xを有する電極間絶縁膜(第2の絶縁膜)20を実現している。
組成xを最適値に制御した高品質なHfxAl1-xOy膜は、以下のような手法で形成する:
先ず、真空チャンバ中で、シリコン基板11を導入後、ドライポンプ、ターボ分子ポンプ、クライオポンプ等で、所望の到達圧力、例えば、1Pa〜10-8Pa程度まで真空チャンバ中をに真空排気する(酸化膜の成長であるので、到達圧力は、1Paでも構わない。)。所望の到達圧力に到達したら、基板温度200℃〜400℃、好ましくは250℃〜350℃、例えば290℃にシリコン基板11を加熱し、真空チャンバ中にアルミニウム(Al)の原料ガスとハフニウム(Hf)の原料ガスと酸化剤を、図4に示すようなタイミングチャートで、交互に導入する。この交互導入時は、ドライポンプで、真空チャンバを、成膜圧力が20Pa〜60Pa、好ましくは30Pa〜50Pa、例えば40Paになるように調整し、この成膜圧力に保持する。図4に示すようなタイミングチャートでは、Alの原料ガスとして、トリメチルアルミニウム((CH3)3Al:TMA)、酸化剤としてオゾン(O3)、Hfの原料として、テトラキス(エチルメチルアミノ)ハフニウム(Hf[N(C2H5)CH3]:TEMAH)を用いている。
【0030】
図4に例示するタイミングチャートでは、ガスの供給時間はそれぞれ、TMAが1秒、TEMAHが2秒、O3が3秒である。更に、図4に例示するように、TMAとO3及びTEMAHとO3の供給の間にパージのための窒素(N2)を8.5Pa・m3/s(5slm)で2〜3秒流す。図4の場合は、TMA、TEMAHのキャリアガスの流量はそれぞれ、3.4×10-1Pa・m3/s(200sccm)、8.5×10-1Pa・m3/s(500sccm)、O3の流量は8.5Pa・m3/s(5slm)でO3の濃度は250g/m3である。
【0031】
図4に例示するように、TEMAHとO3を、N2の導入(パージ)を間に挟んで、交互に流すことにより、ハフニウム酸化膜(HfO膜)が層状に積層し、TMAとO3を、N2の導入(パージ)を間に挟んで、交互に流すことにより、アルミニウム酸化膜(AlO膜)が層状に積層する。TEMAHとO3の交互供給の回数と、TMAとO3の交互供給の回数との比率を制御することにより、ハフニウム・アルミネート(HfxAl1-xOy)膜の組成xの制御が可能であり、更にそのシーケンスを繰り返すことで所望の厚さのHfxAl1-xOy膜が得られる。図4では、TEMAHとO3の交互供給を13回繰り返す毎に、TMAとO3の交互供給を1回入れている。そして、更にそのシーケンスを18回繰り返すことで25nmのHfxAl1-xOy膜が形成される。
【0032】
本発明の第1の実施の形態に係るHfxAl1-xOy膜の形成方法では、TEMAHとO3の交互供給の回数とTMAとO3の交互供給の回数の比は、13:1に限定される必要はなく、4:1以上100:1以下、特に9:1以上19:1以下の範囲であれば、良好な特性が得られることが確認されている。
【0033】
図5に、ガス導入シーケンスにおける積層回数比(即ち、HfO積層回数(層数)とAlO積層回数(層数)を合わせたトータルの積層回数(層数)に対する、HfO積層回数(層数)の比)q=HfO層数/(HfO層数+AlO層数)と、誘導結合プラズマ(ICP)発光分析装置で測定したHfxAl1-xOy膜中のHf濃度p(=Hfモル数/(Hfモル数+Alモル数))の関係を示す。図5においては、Hf濃度p(モル%)を:
p=20.73q2+76.917q ・・・・・(1)
のように、層数比qの2次曲線で近似している。しかし、図5は、ICP発光分析装置で測定したHf濃度p(モル%)と、成長時のガス導入シーケンス条件で規定される層数比(積層回数比)qとが、殆ど線形に近い比例関係にあることを示している。このため、近似的には、HfxAl1-xOy膜のHfの組成xは、ガス導入シーケンスにおける積層回数比qと等しいとして議論可能である。
【0034】
図6は、図5から決定されるHf濃度(モル%)に対するHfxAl1-xOy膜のリーク電流密度の関係を示す。リーク電流は、面積0.1mm2のHfxAl1-xOy膜をキャパシタ絶縁膜とするMOSダイオードを作成し、このMOSダイオードのI−V特性を測定することにより求めた。図6で示されるようにHfxAl1-xOy膜中のHf濃度p(=100x:xはHfxAl1-xOy膜の組成)を75モル%以上、特に86モル%以上92モル%以下にすることにより十分にリーク電流を低減できることが分かる。即ち、HfxAl1-xOy膜中のHf濃度pを75モル%以上、特に86モル%以上92モル%以下にすることにより、安定な動作を持つ種々の半導体装置、特に、HfxAl1-xOy膜をキャパシタ絶縁膜とする種々の半導体記憶装置を製造することが可能となると期待できる。
【0035】
図6に示すリーク電流密度とHf濃度との関係は、HfxAl1-xOy膜中のHf濃度が上昇するのにつれてHfxAl1-xOy膜の誘電率が増加するため、同一の電界強度でのHfxAl1-xOy膜のリーク電流密度が減少すると解釈できる。既に述べたように、HfxAl1-xOy膜は、比誘電率εr=22〜30であるHfO2とεr=6〜13であるAl2O3との混晶であるので、Hfの組成xを大きくすれば、比誘電率εrが増大する。
【0036】
図7は、HfxAl1-xOy膜中のHf濃度とHfxAl1-xOy膜の平均粒径との関係を示す。図7は、HfxAl1-xOy膜中のHf濃度が上昇するにつれて、HfxAl1-xOy膜の平均粒径が10nmから300nmまで増大することを示している。「平均粒径」は、透過型電子顕微鏡(TEM)写真の観察から求めた「円相当径」の平均である。即ち、図7は、HfxAl1-xOy膜中のHf濃度とHfxAl1-xOy膜の平均粒径は、以下の手順で計算した:
(イ)得られたTEM写真から、無作為にグレイン(結晶粒)を100個抽出する(図12参照。);
(ロ)抽出した個々のグレインの外周(結晶粒界)をなぞり、結晶粒界から求められる外周の長さを、結晶粒を球とみなした場合の赤道断面である「相当円」の円周とみなす;
(ハ)この結晶粒の相当円の円周から、結晶粒の等価直径(円相当径)を求める;
(ニ)求めた結晶粒の等価直径を算術平均して、結晶粒の「平均粒径」とする。
【0037】
図7においては、HfxAl1-xOy膜中のHf濃度が50モル%では、HfxAl1-xOy膜の平均粒径が10nmであるが、Hf濃度が80モル%では、HfxAl1-xOy膜の平均粒径は25〜35nmとなり、Hf濃度が93モル%では、HfxAl1-xOy膜の平均粒径が350nmと最大値となることを示している。そして、Hf濃度が更に95モル%まで増大すると、HfxAl1-xOy膜の平均粒径が200nmに減少することを示している。
【0038】
図8は、HfxAl1-xOy膜中のHf濃度とHfxAl1-xOy膜のシリコン酸化膜(SiO2)換算膜厚(EOT:Equivalent Oxide Thickness)との関係を示す。EOTは、面積0.1mm2のHfxAl1-xOy膜をキャパシタ絶縁膜とするMOSダイオードを作成し、このMOSダイオードのC−V特性を測定し計算した。HfxAl1-xOy膜の物理的な膜厚は、20nmである。図8は、HfxAl1-xOy膜中のHf濃度が上昇するにつれて、HfxAl1-xOy膜のEOTが5nmから4.5nmまで減少することを示している。図8においては、HfxAl1-xOy膜中のHf濃度が50モル%では、HfxAl1-xOy膜のEOTが約5.1nmであるが、Hf濃度が80モル%では、HfxAl1-xOy膜のEOTは約5.0nmとなり、Hf濃度が86モル%では、HfxAl1-xOy膜のEOTが4.5nmと最小値となることを示している。そして、Hf濃度が更に93モル%まで増大すると、Hを越えるところでのEOTの増大は、HfxAl1-xOy膜の誘電率の増大を意味している。
【0039】
通常、粒界周辺は結晶欠陥やストレスの集まりであり、必要とされる結晶構造を構成することが不可能となる。このため粒界周辺では誘電率が小さくなる、絶縁特性が悪くなるという問題を抱えている。HfxAl1-xOy膜の平均粒径を、図7に示すように、Hf濃度を増大させ、大きくすることにより、HfxAl1-xOy膜中の粒界が減少する。HfxAl1-xOy膜中の粒界が減少することにより、HfxAl1-xOy膜の全体の誘電率が向上し、EOTが減少する。このように、HfxAl1-xOy膜中のHf濃度が上昇するのにつれ、HfxAl1-xOy膜の誘電率が増加し、これにより、図6に示すように、HfxAl1-xOy膜のリーク電流が抑制されると解釈できる。即ち、HfxAl1-xOy膜のリーク電流を、HfとAlのモル比xを、0.75以上、特に0.86以上0.92以下の、所定の値に設定することにより低減できることが分かる。
【0040】
図9は、85℃におけるHfxAl1-xOy膜中のHf濃度とHfxAl1-xOy膜のフラットバンド電圧Vfbとの関係で、HfxAl1-xOy膜中のHf濃度が上昇するにつれて、HfxAl1-xOy膜のフラットバンド電圧Vfbが5nmから4.5nmまで減少することを示している。フラットバンド電圧Vfbは、面積0.1mm2のHfxAl1-xOy膜をキャパシタ絶縁膜とするMOSダイオードを作成し、このMOSダイオードのC−V特性より求めた。図9においては、HfxAl1-xOy膜中のHf濃度が50モル%では、HfxAl1-xOy膜のフラットバンド電圧Vfbが約1.2Vであるが、Hf濃度が80モル%では、HfxAl1-xOy膜のフラットバンド電圧Vfbは約1.05Vとなり、Hf濃度が86モル%では、HfxAl1-xOy膜のフラットバンド電圧Vfbが0.6V、Hf濃度が91モル%では、HfxAl1-xOy膜のフラットバンド電圧Vfbが0.4V、そして、Hf濃度が93モル%では、HfxAl1-xOy膜のフラットバンド電圧Vfbが0.2Vと最小値となることを示している。そして、Hf濃度が更に95モル%まで増大すると、HfxAl1-xOy膜のフラットバンド電圧Vfbが0.6Vに増大することを示している。
【0041】
図10は、層数比qが0.95(HfO層数:AlO層数=19:1)の場合のHfxAl1-xOy膜の断面TEM写真をスケッチしたもので、図11は、層数比qが0.93(HfO層数:AlO層数=13:1)の場合のHfxAl1-xOy膜の断面TEM写真をスケッチしたものである。
【0042】
又、図12(a)は、層数比qが0.80(HfO層数:AlO層数=4:1)の場合のHfxAl1-xOy膜の平面(表面)の走査型透過電子顕微鏡(STEM)写真に見られる結晶粒界をスケッチしたものである。一方、図12(b)は、層数比qが0.93(HfO層数:AlO層数=13:1)の場合のHfxAl1-xOy膜の平面(表面)のSTEM写真に見られる結晶粒界をスケッチしたものである。HfxAl1-xOy膜の表面モフォロジーは、層数比qが0.8以上の領域におい改善され、層数比qが0.93程度で最も優れ、層数比qが0.95以上となると、再び、HfxAl1-xOy膜の表面モフォロジーが悪くなることが分かる。層数比qが0.95以上の領域ではHfxAl1-xOy膜の物質としての誘電率は上昇するもの図10に示すように、HfxAl1-xOy膜のモフォロジーが悪くなるため電界集中により、HfxAl1-xOy膜のリーク電流の上昇が起きてしまうと解釈できる。
【0043】
図6〜図12に示したデータを鑑みれば、HfxAl1-xOy膜のリーク電流の減少が層数比qが0.8以上の領域において次第に顕著となり、層数比qが0.90以上0.95以下の範囲で最低のHfxAl1-xOy膜のリーク電流となる領域を示し、層数比qが0.95以上の領域で再び、HfxAl1-xOy膜のリーク電流が増大することが理解できる。
【0044】
上記のように、第1の実施の形態に係る半導体装置(不揮発性半導体記憶装置)によれば、特に、HfxAl1-xOy膜中のHf組成xを0.8以上、特に0.90以上0.95以下とすることにより、HfxAl1-xOy膜に印加される電界強度が高くなっても、HfxAl1-xOy膜を介して流れるリーク電流が十分に抑制された半導体記憶装置を提供できる(厳密には、図5に示すガス導入シーケンスにおけるHfO積層回数(層数)の全積層回数(層数)に対する比qと、誘導結合プラズマ(ICP)発光分析装置で測定したHfxAl1-xOy膜中のHf濃度p(モル%)との関係により、組成xを校正する必要がある。)。
【0045】
図13〜図24を用いて、本発明の第1の実施の形態に係る半導体装置の製造方法を説明する。ここで図13〜図21は、図2に示したワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・に平行で、且つ特定のワード線を切る断面図であり、図22〜図24は、図2のA−A方向に対応するビット線BL2j-1,BL2j,BL2j+1,・・・・・に平行な断面図である。なお、以下に述べる不揮発性半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【0046】
(イ)p型シリコン基板11(若しくはn型シリコン基板中にp型ウェルを形成したもの)上に第1の絶縁膜12pを1−15nm程度の厚さに形成し、その上に減圧CVD法により、図3に示した浮遊電極(13,19)の一部となる1層目導電層13pとして、ポリシリコンを10−200nm程度の厚さに形成する。しかる後、減圧CVD法によって、1層目導電層13pの上に、シリコン窒化膜14pを50−200nm程度の厚さに被着し、シリコン窒化膜14pの上に、シリコン酸化膜15pを50−400nm程度の厚さに形成する。シリコン酸化膜15p上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてパターニングして、図13に示すように、レジストマスク16を形成する。
【0047】
(ロ)レジストマスク16を用いて、シリコン酸化膜15pを選択的にエッチングし、シリコン酸化膜15のパターンを形成する。このエッチング後にレジストマスク16を除去する。次いで、シリコン酸化膜15のパターンをマスクとしてシリコン窒化膜14p、1層目導電層13p、第1の絶縁膜12pを連続的にエッチングし、第1の絶縁膜12、1層目導電層13、シリコン窒化膜14及びシリコン酸化膜15のパターンが順に積層したパターンを形成する。更に、連続的なエッチングを継続し、シリコン基板11をエッチングして、エッチング後にレジストを除去すれば、図14に示すように、シリコン基板11中に素子分離溝31を形成する。図14において、素子分離溝31は紙面に垂直方向に、互いに平行に延伸するストライプとして形成される。両側を素子分離溝31で挟まれた半導体基板11からなる凸部が活性領域(AA)となる。エッチング後に、エッチングにより形成された断面のダメージを除去するための高温後酸化工程を行う。なお、素子分離溝31を形成するに際して、シリコン窒化膜14及びシリコン酸化膜15の積層膜をマスクとして用いているが、膜厚及び反応性イオンエッチング条件を適切にすれば、単層のシリコン窒化膜、単層のシリコン酸化膜、或いは他の単層・多層膜のいずれでもシリコンとの選択比が取れる材料であれば実施可能である。
【0048】
(ハ)しかる後、図15に示すように、素子分離溝31にシリコン酸化膜等の絶縁膜18pを200−1500nmの厚さに埋め込み、窒素雰囲気又は酸素雰囲気で高温の熱処理を行い高密度化する。更に、化学的機械研磨(CMP)法等により、図16に示すように、シリコン窒化膜14をストッパーとして平坦化を行い、素子分離絶縁膜18を埋め込む。その後、素子分離絶縁膜18と大きな選択比を持ってエッチングすることが可能なエッチャントを用いてシリコン窒化膜14を選択的に除去して、図17に示すような断面構造を得る。例えば、素子分離絶縁膜18としてシリコン酸化膜を用いた場合には、シリコン酸化膜と大きな選択比を持ってシリコン窒化膜14をエッチングすることが可能なホット燐酸を用いれば良い。
【0049】
(ニ)段差被覆性に優れた薄膜形成方法(堆積方法)を用いて、シリコン窒化膜14の除去後に得られた溝上に、図3に示した浮遊電極(13,19)の他の一部となるポリシリコンの2層目導電層19pを、図18に示すように堆積する。次いで、CMP法により埋め込み絶縁膜18をストッパーにして2層目導電層19pの平坦化を行い、シリコン窒化膜14の除去後に得られた溝の内部に、図19に示すように、2層目導電層19のパターンを埋め込む。
【0050】
(ホ)次に、第2の絶縁膜20として、HfxAl1-xOy膜を、図19に示すように、ALD(MLD)の手法を用いて、平坦化した2層目導電層19のパターンの上に形成する。続いて図20に示すように、第2の絶縁膜20上に、図3に示した制御電極(CVD制御電極)22となるCVD導電層22p、例えば、ポリシリコンを10−200nmの厚さに減圧CVD法を用いて堆積する。CVD導電層22pを形成した後、500−1200℃の温度で、例えば、抵抗加熱炉中で10分以上2時間以内、ランプアニール炉中で1秒−30分以内、ポストデポジションアニール(PDA)を行う。このPDAにより、第2の絶縁膜20のデンシフィケーション(高密度化)処理を行い、膜質を緻密化し、改善する。デンシフィケーション(高密度化)により、膜厚が約10%程度減少する。
【0051】
(ヘ)しかる後、CVD導電層22p上にフォトレジスト膜24を塗布し、フォトリソグラフィ技術を用いてパターニングして図21に示すように、フォトレジスト膜24のパターンを形成する。この後、フォトレジスト膜24のパターンをカラム内セル分離用エッチングマスクとして、RIE法で、CVD導電層22p、電極間絶縁膜(第2の絶縁膜)20、2層目導電層19、1層目導電層13及びゲート絶縁膜(第1の絶縁膜)12を、シリコン基板11が露出するまで選択的にエッチングし、行方向(ワード線方向)に延びる複数のスリット状のセル分離溝を形成し、図22に示すように、セルカラム内のメモリセルトランジスタを分離する(図22に示す断面構造は図21の紙面に垂直なA−A方向から見た断面である。即ち、図13〜図21までの説明では、図2に示したワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・に平行で、且つ特定のワード線を切る断面図に着目していたが、以後の図22−図24は、図2のA−A方向に対応するビット線BL2j-1,BL2j,BL2j+1,・・・・・に平行な断面図に着目して説明する。)。セル分離溝により、それぞれのセルカラム内の各メモリセルトランジスタの制御電極(CVD制御電極)22、1層目導電層13と2層目導電層19とからなる浮遊電極(13,19)が分離される。図示を省略しているが、選択トランジスタもカラム方向(列方向)において、メモリセルトランジスタからセル分離溝分離される。
【0052】
(ト)そして、セル分離溝で互いに分離されたゲート絶縁膜(第1の絶縁膜)12、1層目導電層13、2層目導電層19、電極間絶縁膜(第2の絶縁膜)20、制御電極(CVD制御電極)22からなる積層構造(12,13,19,20,22)をマスクとして、図23に示すように、自己整合的に、セル分離溝に露出した半導体基板11に砒素イオン(75As+)、或いは燐イオン(31P+)等のn型不純物のイオンを注入する。イオン注入の前に、800℃程度、120秒程度の窒素雰囲気で加熱し、更に1000℃程度の酸化性雰囲気で加熱することで厚さ6nm程度のシリコン酸化膜からなる下地膜を、半導体基板11の表面、制御電極(CVD制御電極)22のセル分離溝に露出した側壁部、及び浮遊電極(13,19)のセル分離溝に露出した側壁部に形成し、下地膜を介してイオンを注入しても良い。
【0053】
(チ)イオン注入後の活性化アニールにより、半導体基板11の表面に、ソース・ドレイン領域25され、各メモリセルトランジスタを構成する。次に、例えば、ジフロロシラン(SiH2F2)ガスを使用したHDP法により、SiOF膜を層間絶縁膜26として堆積し、図24に示すように、セル分離溝で互いに分離したメモリセルトランジスタのそれぞれの間、及びメモリセルトランジスタと選択トランジスタ(図示省略)の間を埋め込む。次に、新たなフォトレジスト膜を全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジスト膜をパターニングし、この新たなフォトレジスト膜をエッチングマスクとして、RIE法により、2つの選択トランジスタの間にビアホール(コンタクトホール)を開口する。このコンタクトホールに、スパッタリング法、真空蒸着法、CVD法等によりタングステン等の導電体をコンタクトプラグを埋め込み、更に、スパッタリング法、真空蒸着法、CVD法等により金属膜(導電体膜)を堆積し、金属膜(導電体膜)のパターニングをフォトリソグラフィ技術とRIEを用いて行えば(或いはダマシン技術を用いて行えば)、層間絶縁膜26の上に、図3に示すようなビット線27の配線がなされ、第1の実施の形態に係る半導体装置が完成する。なお、図3では図示を省略しているが、ビット線27の配線の上には、シリコン窒化膜やポリイミド膜等の絶縁膜がパッシベーション膜として形成されても良いことは、通常のNAND型フラッシュメモリの製造工程と同様である。
【0054】
上記のように、第1の実施の形態に係る半導体装置の製造方法によれば、印加される電界強度が高くなってもリーク電流が十分に抑制された高誘電率絶縁膜(HfxAl1-xOy膜)を備えた半導体記憶装置の製造方法を提供できる。特に、HfxAl1-xOy膜中のHf濃度(組成)を0.8≦x≦0.95、好ましくは0.9≦x≦0.95となるように、ガス導入シーケンスにおけるHfO積層回数(層数)の全積層回数(層数)に対する比率を最適化することにより、均一性及び量産性に優れ、製造工程中のダメージの影響を受けにくい半導体記憶装置の製造方法を提供できる。
【0055】
なお、上記の第1の実施の形態に係る半導体装置の製造方法では、制御電極(CVD制御電極)22としてドープドポリシリコン膜を用いる場合について述べたが、上述したように、制御電極(CVD制御電極)22には、Ti又はTiNのような金属又は金属窒化膜等の種々の導電材料を用いることも可能である。
【0056】
(第2の実施の形態)
第1の実施の形態において説明したHfxAl1-xOy膜のような高誘電率絶縁膜は、シリコン酸化膜(SiO2)に比べ原子間の結合がゆるやかになり、還元雰囲気下では容易に還元され易い傾向を持つ。そのため、高誘電率絶縁膜上部の制御電極としてドープドポリシリコンを用いる場合、通常のモノシラン(SiH4)を原料としたCVD法を用いると、SiH4の持つ還元性により酸素欠損等のダメージを受ける。又、高誘電率絶縁膜のエッチングの際には三塩化硼素(BCl3)等の還元性を持つエッチングガスを使用するため、エッチング中にBOなどを発生し、エッチングされた高誘電率絶縁膜の端面は酸素欠陥を生じるということになる。高誘電率キャパシタのリーク電流はこの2つのダメージの効果が合わさった部分を主に発生する。キャパシタに蓄えられる電荷はキャパシタの面積、即ち、キャパシタ一辺の長さの2乗に比例するが、ダメージ層の面積はキャパシタの周辺長、即ち、キャパシタの一辺の長さに比例する。このため、キャパシタ面積が大きい場合は、キャパシタ面積の内のリークパスの部分の割合は大きくないため問題が顕著ではないが、微細化に伴うキャパシタ面積の減少により、相対的にキャパシタの周辺長に依存するリークパスの部分の割合が増大し、酸素欠損等のダメージ層の問題が顕在化してくる。第2の実施の形態においては、この問題を解決する半導体記憶装置とその製造方法について説明する。
【0057】
図25は、第1の実施の形態において、NAND型不揮発性半導体記憶装置(フラッシュメモリ)の平面図として例示した図2のA−A方向(行方向)から見た構造に相当する、本発明の第2の実施の形態に係る半導体装置を説明するための模式的な断面図である。即ち、図25は、第1の実施の形態において説明した図1のビット線BL2j-1,BL2j,BL2j+1,・・・・・方向に沿った切断面の構造を説明していることに相当する。
【0058】
図25の断面図に示すように、第2の実施の形態に係る半導体装置は、第1の実施の形態に係る半導体装置(不揮発性半導体記憶装置)と同様に、p型の半導体基板11の表面にメモリセルトランジスタのソース・ドレイン領域25が形成され、それぞれのソース・ドレイン領域25の間に定義されるチャネル領域上にゲート絶縁膜(第1の絶縁膜)12が配置されている。ソース・ドレイン領域25は、p型の半導体基板11中に高濃度にn型不純物をドープしたn+型の半導体領域である。
【0059】
そして、このゲート絶縁膜(第1の絶縁膜)12上には、電荷を蓄積するための浮遊電極(13,19)と、浮遊電極(13,19)上の電極間絶縁膜(第2の絶縁膜)20と、電極間絶縁膜(第2の絶縁膜)20上の制御電極(スパッタ制御電極)32が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。制御電極(スパッタ制御電極)32は、第1の実施の形態に係る半導体装置のCVD制御電極22とは異なり、スパッタリング法で電極間絶縁膜(第2の絶縁膜)20上に形成した導電層である。スパッタリング法で形成する制御電極(スパッタ制御電極)32の材料は、ドープドポリシリコンの他、W、Co、Ti、Mo等の高融点金属、WSi2、CoSi2、TiSi2、MoSi2等の金属シリサイド膜、これらのシリサイド膜を用いたポリサイド膜、若しくは、WN、TiN,Ti2N等の金属窒化膜、又は、これらの複数の組み合わせからなる積層膜が採用可能である。
【0060】
一方、電荷蓄積層となる浮遊電極(13,19)は、第1の実施の形態に係る半導体装置と同様な、ドープドポリシリコン膜からなる1層目導電層13と、ドープドポリシリコン膜からなる2層目導電層19との2層構造で形成されている。
【0061】
又、電極間絶縁膜(第2の絶縁膜)20としては、第1の実施の形態に係る半導体装置と同様に、シリコン酸化膜(SiO2膜)の比誘電率3.8−4よりも大きく、特に従来のONO膜で得られていた比誘電率5−5.5程度よりも大きい高誘電率絶縁膜が望ましい。そのような高誘電率絶縁膜の例として、第1の実施の形態に係る半導体装置ではHfxAl1-xOy膜を用いた。HfxAl1-xOy膜は、Al2O3及びHfO2を含むが、これらの酸化物以外に、例えば、εr=10であるマグネシウム酸化物(MgO)膜、εr=16〜17であるイットリウム酸化物(Y2O3)膜、εr=22〜23であるジルコニウム酸化物(ZrO2)膜、εr=25〜27であるタンタル酸化物(Ta2O5)膜、εr=40であるビスマス酸化物(Bi2O3)膜、更にはストロンチウム酸化物(SrO2)、ランタン酸化物(La2O3)等でも良い。そして、これらの酸化物のいずれか1つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ta2O5やBi2O3は多結晶シリコンとの界面における熱的安定性に欠ける。更には、シリコン酸化膜とこれらの複合膜でも良く、HfxAl1-xOy膜と同様な混晶による3元系の化合物からなる絶縁膜でも良い。即ち、電極間絶縁膜(第2の絶縁膜)20として用いる高誘電率絶縁膜としては、アルミニウム(Al)、マグネシウム(Mg)、イットリウム(Y)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル(Ta)、ビスマス(Bi)、ストロンチウム(Sr)、ランタン(La)のいずれか1つの元素を少なくとも含む酸化物等が採用可能である。なお、強誘電体のチタン酸ストロンチウム(SrTiO3)、バリウム・チタン酸ストロンチウム(BaSrTiO3)等も高誘電率絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。
【0062】
図25に示すビット線方向に沿った断面図に明らかなように、第2の実施の形態に係る半導体装置では、各メモリセルトランジスタの浮遊電極(13,19)が、層間絶縁膜26を介して対向している。この際、列方向に配設された複数のメモリセルトランジスタのそれぞれの浮遊電極(13,19)間に、3.9よりも比誘電率εrの低い層間絶縁膜26の埋め込みを行えば、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することができる。又、図25では、詳細な構造の図示を省略しているが、例えば、第1の多結晶シリコン膜(1層目導電層)13、第2の多結晶シリコン膜(2層目導電層)19、電極間絶縁膜(第2の絶縁膜)20、制御電極(スパッタ制御電極)32からなる積層構造(13,19,20,32)の側壁に、厚さ6nm程度のシリコン酸化膜からなるセル分離下地膜を形成しても良い。又、行方向に隣接するセルカラムの選択トランジスタの間には、層間絶縁膜26とコア充填絶縁膜との2層構造を用いても良い。コア充填絶縁膜としては、例えば、BPSG膜等が使用可能である。即ち、層間絶縁膜26の構成する凹部の中央を充填するように、コア充填絶縁膜が配置され、このコア充填絶縁膜の中央部を貫通して、コンタクトプラグを埋め込むようにしても良い。コンタクトプラグは、低いコンタクト抵抗で、ビット線コンタクト領域(図示省略)にオーミック接触をしている。コンタクトプラグは、層間絶縁膜26の上に配置されたビット線(BL2j)27に接続されている。図25では、ビット線27が層間絶縁膜26の上に配置されているが、層間絶縁膜26にダマシン溝を形成し、このダマシン溝の内部に、銅(Cu)を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
【0063】
このように、本発明の第2の実施の形態に係る半導体装置(不揮発性半導体記憶装置)においては、制御電極(スパッタ制御電極)32が、スパッタリング法で電極間絶縁膜(第2の絶縁膜)20上に形成されているので、電極間絶縁膜(第2の絶縁膜)20に対し、還元性ガスにより酸素欠損等のダメージが発生することを抑制することができる。
【0064】
上述したように、キャパシタに蓄えられる電荷はキャパシタの面積、即ち、キャパシタ一辺の長さの2乗に比例するが、ダメージ層の面積はキャパシタの周辺長、即ち、キャパシタの一辺の長さに比例する。しかしながら、第2の実施の形態に係る半導体装置(不揮発性半導体記憶装置)によれば、不揮発性半導体記憶装置が微細化したことに伴う、キャパシタ面積に対する相対的なキャパシタの周辺長の増大があっても、酸素欠損等のダメージ層の問題が顕在化することはない。
【0065】
図26〜図30を用いて、本発明の第2の実施の形態に係る半導体装置の製造方法を説明する。ここで図26〜図27は、図2に示したワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・に平行で、且つ特定のワード線を切る断面図であり、図28〜図30は、図2のA−A方向に対応するビット線BL2j-1,BL2j,BL2j+1,・・・・・に平行な断面図である。なお、第2の実施の形態に係る半導体装置の製造方法では、電極間絶縁膜(第2の絶縁膜)20をHfxAl1-xOy膜を限定するものではないが、便宜上、第2の実施の形態に係る半導体装置の電極間絶縁膜(第2の絶縁膜)20がHfxAl1-xOy膜について説明する。即ち、以下に述べる第2の実施の形態に係る半導体装置の製造方法において、図26に示す、第2の絶縁膜20としてのHfxAl1-xOy膜を平坦化した2層目導電層19のパターンの上に形成するまでの工程は、第1の実施の形態に係る半導体装置の製造方法において、図13〜図18を用いて説明した一連の手順と全く同一として、重複した説明を省略するが、上述したような、HfxAl1-xOy膜以外の他の種々の高誘電率絶縁膜でも構わない。又、第1の実施の形態に係る半導体装置の製造方法と同様、以下に述べる第2の実施の形態に係る半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【0066】
(イ)上述したように、第1の実施の形態の図13〜図17に示す一連の手順を経て、図17のシリコン窒化膜14の除去後に得られた溝上に、図18に示すようにポリシリコンからなる2層目導電層19pを堆積する。2層目導電層19pは、第2の実施の形態に係る半導体装置の製造方法においては、図25に示した浮遊電極(13,19)の一部となる導電層である。次いで、CMP法により埋め込み絶縁膜18をストッパーにして2層目導電層19pの平坦化を行い、シリコン窒化膜14の除去後に得られた溝の内部に、2層目導電層19のパターンを埋め込む。続いて図26に示すように、第2の絶縁膜20上に、スパッタリング法で、制御電極(スパッタ制御電極)32を形成する。第2の実施の形態に係る半導体装置の製造方法においては、制御電極(スパッタ制御電極)32としてドープドポリシリコン膜を使用した例を述べる。制御電極(スパッタ制御電極)32となるドープドポリシリコン膜の形成は、ターゲットに燐(P)を1×1020cm-3ドーピングした単結晶Siを用いたDCスパッタリング法を用いる。投入パワーは1Kw、スパッタリング圧力は10-4Paである。100secで20nmのドープドポリシリコン膜を形成する。
【0067】
(ロ)引き続いて、500−1200℃の温度で、例えば、抵抗加熱炉中で10分以上2時間以内、ランプアニール炉中で1秒−30分以内程度の条件で、PDAを行う。このPDAにより、第2の絶縁膜20のデンシフィケーション(高密度化)処理を行い、膜質を緻密化し、改善する。デンシフィケーション(高密度化)により、膜厚が約10%程度減少する。しかる後、スパッタ制御電極32上にフォトレジスト膜24を塗布し、フォトリソグラフィ技術を用いてパターニングして図27に示すように、フォトレジスト膜24のパターンを形成する。この後、フォトレジスト膜24のパターンをカラム内セル分離用エッチングマスクとして、RIE法で、スパッタ制御電極32、電極間絶縁膜(第2の絶縁膜)20、2層目導電層19、1層目導電層13及びゲート絶縁膜(第1の絶縁膜)12を、シリコン基板11が露出するまで選択的にエッチングし、行方向(ワード線方向)に延びる複数のスリット状のセル分離溝を形成し、図28に示すように、セルカラム内のメモリセルトランジスタを分離する(図28に示す断面構造は図27の紙面に垂直なA−A方向から見た断面である。)セル分離溝により、それぞれのセルカラム内の各メモリセルトランジスタの制御電極(スパッタ制御電極)32及び浮遊電極(13,19)が分離される。図示を省略しているが、選択トランジスタもカラム方向(列方向)において、メモリセルトランジスタからセル分離溝分離される。
【0068】
(ハ)そして、セル分離溝で互いに分離されたゲート絶縁膜(第1の絶縁膜)12、1層目導電層13、2層目導電層19、電極間絶縁膜(第2の絶縁膜)20、及びスパッタ制御電極32からなる積層構造(12,13,19,20,32)をマスクとして、図29に示すように、自己整合的に、セル分離溝に露出した半導体基板11に砒素イオン(75As+)、或いは燐イオン(31P+)等のn型不純物のイオンを注入する。イオン注入の前に、800℃程度、120秒程度の窒素雰囲気で加熱し、更に1000℃程度の酸化性雰囲気で加熱することで厚さ6nm程度のシリコン酸化膜からなる下地膜を、半導体基板11の表面、積層構造(12,13,19,20,32)のセル分離溝に露出した側壁部に形成し、下地膜を介してイオンを注入しても良い。
【0069】
(ニ)イオン注入後の活性化アニールにより、半導体基板11の表面に、ソース・ドレイン領域25され、各メモリセルトランジスタを構成する。次に、例えば、ジフロロシラン(SiH2F2)ガスを使用したHDP法により、SiOF膜を層間絶縁膜26として堆積し、図30に示すように、セル分離溝で互いに分離したメモリセルトランジスタのそれぞれの間、及びメモリセルトランジスタと選択トランジスタ(図示省略)の間を埋め込む。次に、新たなフォトレジスト膜を全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジスト膜をパターニングし、この新たなフォトレジスト膜をエッチングマスクとして、RIE法により、2つの選択トランジスタの間にビアホール(コンタクトホール)を開口する。このコンタクトホールに、スパッタリング法、真空蒸着法、減圧CVD法等によりタングステン等の導電体をコンタクトプラグを埋め込み、更に、スパッタリング法、真空蒸着法、減圧CVD法等により金属膜(導電体膜)を堆積し、金属膜(導電体膜)のパターニングをフォトリソグラフィ技術とRIEを用いて行えば(或いはダマシン技術を用いて行えば)、層間絶縁膜26の上に、図25に示すようなビット線27の配線がなされ、第2の実施の形態に係る半導体装置が完成する。なお、図25では図示を省略しているが、ビット線27の配線の上には、シリコン窒化膜やポリイミド膜等の絶縁膜がパッシベーション膜として形成されても良いことは、通常のNAND型フラッシュメモリの製造工程と同様である。
【0070】
以上説明したように、本発明の第2の実施の形態に係る半導体装置の製造方法によれば、スパッタリング法で電極間絶縁膜(第2の絶縁膜)20上にスパッタ制御電極32を堆積しているので、電極間絶縁膜(第2の絶縁膜)20に対し、還元性ガスにより酸素欠損等のダメージが発生することを抑制することができる。このように、電極間絶縁膜(第2の絶縁膜)20を構成する高誘電率絶縁膜が還元性のガスにさらされることを回避し、キャパシタ加工前のダメージを抑制しておくことにより、その後、高誘電率絶縁膜のエッチングの際に、三塩化硼素(BCl3)等の還元性を持つエッチングガスを使用しても、エッチング中に発生するBOなどによる、高誘電率絶縁膜のエッチング端面の酸素欠陥の発生も抑制することが可能になる。
【0071】
このように、本発明の第2の実施の形態に係る半導体装置の製造方法によれば、電極間絶縁膜(第2の絶縁膜)20上に導電層を堆積する際のダメージの発生を抑制し、更に、ドライエッチングによるキャパシタ加工時のダメージの発生も抑制させることができる。したがって、第2の実施の形態に係る半導体装置の製造方法によれば、不揮発性半導体記憶装置が微細化したことに伴う、キャパシタ面積に対する相対的なキャパシタの周辺長の増大があっても、酸素欠損等のダメージ層の問題が顕在化することはない。
【0072】
上記の第2の実施の形態に係る半導体装置の製造方法では、制御電極(スパッタ制御電極)32としてドープドポリシリコン膜を用いる場合に付いて例示したが、既に述べたように、制御電極(スパッタ制御電極)32は、Ti又はTiNのような金属又は金属窒化膜等の種々の導電材料を用いることも可能である。この場合でも電極の初期層をスパッタリング法で堆積した膜とすることで第2の絶縁膜20の劣化を抑制することが可能となる。
【0073】
第2の実施の形態に係る半導体装置(不揮発性半導体記憶装置)では、制御電極(スパッタ制御電極)32の形成工程としてスパッタリング法による堆積工程を使用することを述べたが、制御電極(スパッタ制御電極)32を構成する導電層の形成に、蒸着法、塗布法、メッキ法などを適宜選択して使用することによっても、第2の絶縁膜20の劣化を抑制することが可能となる。
【0074】
(第3の実施の形態)
第2の実施の形態において説明したように、電極間絶縁膜(第2の絶縁膜)20の上部の制御電極としてドープドポリシリコンを用いる場合、通常のSiH4を原料としたCVD法を用いると、SiH4の持つ還元性により電極間絶縁膜(第2の絶縁膜)20を構成する高誘電率絶縁膜が酸素欠損等のダメージを受ける。又、高誘電率絶縁膜のエッチングの際にはBCl3等の還元性を持つエッチングガスを使用するため、エッチング中にBOなどを発生し、エッチングされた高誘電率絶縁膜の端面は酸素欠陥を生じるということになる。このような電極間絶縁膜(第2の絶縁膜)20に対する酸素欠損等のダメージ層の問題を解決するために、第2の実施の形態に係る半導体装置の製造方法においては、スパッタリング法で電極間絶縁膜(第2の絶縁膜)20上にスパッタ制御電極32を堆積し、電極間絶縁膜(第2の絶縁膜)20が還元性ガスにより酸素欠損等のダメージを受けることを抑制する方法を説明した。しかし、電極間絶縁膜(第2の絶縁膜)20上に形成される制御電極は、そのすべてがスパッタリング法で堆積される必要はなく、電極間絶縁膜(第2の絶縁膜)20に接する最下層の導電層が、スパッタリング法で形成されれば、同様な効果を得ることが可能である。
【0075】
図31は、図25と同様に、NAND型不揮発性半導体記憶装置(フラッシュメモリ)の平面図として例示した図2のA−A方向(行方向)から見た構造に相当する、本発明の第3の実施の形態に係る半導体装置を説明するための模式的な断面図である。図31の断面図に示すように、第3の実施の形態に係る半導体装置は、第1の実施の形態に係る半導体装置(不揮発性半導体記憶装置)と同様に、p型の半導体基板11の表面にメモリセルトランジスタのソース・ドレイン領域25が形成され、それぞれのソース・ドレイン領域25の間に定義されるチャネル領域上にゲート絶縁膜(第1の絶縁膜)12が配置されている。ソース・ドレイン領域25は、p型の半導体基板11中に高濃度にn型不純物をドープしたn+型の半導体領域である。
【0076】
そして、このゲート絶縁膜(第1の絶縁膜)12上には、電荷を蓄積するための浮遊電極(13,19)と、浮遊電極(13,19)上の電極間絶縁膜(第2の絶縁膜)20と、電極間絶縁膜(第2の絶縁膜)20上の制御電極(33,34)が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。制御電極(33,34)は、第1の実施の形態に係る半導体装置のCVD制御電極22とは異なり、スパッタリング法で電極間絶縁膜(第2の絶縁膜)20上に形成した下層の下地スパッタ層33と、この下層の下地スパッタ層33の上にCVD法で形成した上層の上層制御電極34との2層構造で形成されている。スパッタリング法で形成する下地スパッタ層33の材料は、ドープドポリシリコンの他、W、Co、Ti、Mo等の高融点金属、WSi2、CoSi2、TiSi2、MoSi2等の金属シリサイド膜、これらのシリサイド膜を用いたポリサイド膜、若しくは、WN、TiN,Ti2N等の金属窒化膜、又は、これらの複数の組み合わせからなる積層膜が採用可能である。CVD法で形成する上層制御電極34の材料としては、下層の下地スパッタ層33と同様なドープドポリシリコン、高融点金属、金属シリサイド膜、ポリサイド膜、金属窒化膜のいずれか、或いはこれらの複数の組み合わせからなる積層膜が採用可能である。
【0077】
一方、電荷蓄積層となる浮遊電極(13,19)は、第1の実施の形態に係る半導体装置と同様な、ドープドポリシリコン膜からなる1層目導電層13と、ドープドポリシリコン膜からなる2層目導電層19との2層構造で形成されている。
【0078】
又、電極間絶縁膜(第2の絶縁膜)20としては、第1の実施の形態に係る半導体装置と同様に、シリコン酸化膜(SiO2膜)の比誘電率3.8−4よりも大きく、特に従来のONO膜で得られていた比誘電率5−5.5程度よりも大きい高誘電率絶縁膜が望ましい。そのような高誘電率絶縁膜の例は、既に第2の実施の形態で述べたような、種々の絶縁膜が採用可能である。
【0079】
図31に示すビット線方向に沿った断面図に明らかなように、第3の実施の形態に係る半導体装置では、各メモリセルトランジスタの浮遊電極(13,19)が、層間絶縁膜26を介して対向している。この際、第1及び第2の実施の形態で述べたように、列方向に配設された複数のメモリセルトランジスタのそれぞれの浮遊電極(13,19)間に、3.9よりも比誘電率εrの低い層間絶縁膜26の埋め込みを行えば、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することができる。又、第1及び第2の実施の形態で述べたように、例えば、第1の多結晶シリコン膜(1層目導電層)13、第2の多結晶シリコン膜(2層目導電層)19、電極間絶縁膜(第2の絶縁膜)20、制御電極(33,34)からなる積層構造(13,19,20,33,34)の側壁に、厚さ6nm程度のシリコン酸化膜からなるセル分離下地膜を形成しても良い。又、行方向に隣接するセルカラムの選択トランジスタの間には、層間絶縁膜26とコア充填絶縁膜との2層構造を用いても良い。コンタクトプラグは、低いコンタクト抵抗で、ビット線コンタクト領域(図示省略)にオーミック接触をしている。コンタクトプラグは、層間絶縁膜26の上に配置されたビット線(BL2j)27に接続されている。図31では、ビット線27が層間絶縁膜26の上に配置されているが、層間絶縁膜26にダマシン溝を形成し、このダマシン溝の内部に、銅(Cu)を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
【0080】
このように、本発明の第3の実施の形態に係る半導体装置(不揮発性半導体記憶装置)においては、制御電極(33,34)が、スパッタリング法で電極間絶縁膜(第2の絶縁膜)20上に形成した下層の下地スパッタ層33と、下地スパッタ層33の上にCVD法で形成した上層制御電極34との2層構造で形成されているので、電極間絶縁膜(第2の絶縁膜)20に対し、還元性ガスにより酸素欠損等のダメージが発生することを抑制することができる。
【0081】
上述したように、キャパシタに蓄えられる電荷はキャパシタの面積、即ち、キャパシタ一辺の長さの2乗に比例するが、ダメージ層の面積はキャパシタの周辺長、即ち、キャパシタの一辺の長さに比例する。しかしながら、第3の実施の形態に係る半導体装置(不揮発性半導体記憶装置)によれば、不揮発性半導体記憶装置が微細化したことに伴う、キャパシタ面積に対する相対的なキャパシタの周辺長の増大があっても、酸素欠損等のダメージ層の問題が顕在化することはない。
【0082】
図32〜図37を用いて、本発明の第3の実施の形態に係る半導体装置の製造方法を説明する。ここで図32〜図34は、図2に示したワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・に平行で、且つ特定のワード線を切る断面図であり、図35〜図37は、図2のA−A方向に対応するビット線BL2j-1,BL2j,BL2j+1,・・・・・に平行な断面図である。なお、電極間絶縁膜(第2の絶縁膜)20は、HfxAl1-xOy膜に限定される必要はないが、便宜上、第3の実施の形態に係る半導体装置の製造方法では、電極間絶縁膜(第2の絶縁膜)20がHfxAl1-xOy膜について説明する。
【0083】
図32に示す、第2の絶縁膜20としてのHfxAl1-xOy膜を平坦化した2層目導電層19のパターンの上に形成するまでの工程は、第1の実施の形態に係る半導体装置の製造方法において、図13〜図18を用いて説明した一連の手順と全く同一として、重複した説明を省略する。又、第1及び第2の実施の形態に係る半導体装置の製造方法と同様、以下に述べる第3の実施の形態に係る半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【0084】
(イ)上述したように、第1の実施の形態の図13〜図17に示す一連の手順を経て、図17のシリコン窒化膜14の除去後に得られた溝上に、図18に示すようにポリシリコンからなる2層目導電層19pを堆積する。2層目導電層19pは、第3の実施の形態に係る半導体装置の製造方法においては、図31に示した浮遊電極(13,19)の一部となる導電層である。次いで、CMP法により埋め込み絶縁膜18をストッパーにして2層目導電層19pの平坦化を行い、シリコン窒化膜14の除去後に得られた溝の内部に、2層目導電層19のパターンを埋め込む。
【0085】
(ロ)続いて図32に示すように、第2の絶縁膜20上に制御電極(33,34)の一部となる下地スパッタ層33を形成する。第3の実施の形態に係る半導体装置の製造方法においては、下地スパッタ層33としてドープドポリシリコン膜を使用した例を述べる。下地スパッタ層33となるドープドポリシリコン膜の形成は、ターゲットに燐(P)を1×1020cm-3ドーピングした単結晶Siを用いたDCスパッタリング法を用いる。投入パワーは1Kw、スパッタリング圧力は10-4Paである。100secで20nmのドープドポリシリコン膜を形成する。
【0086】
(ハ)引き続いて、モノシラン(SiH4)、フォスフィン(PH3)を用いた減圧CVD法により、ドープドポリシリコン膜を図33に示すように、下地スパッタ層33上に堆積し、制御電極(33,34)の他の一部となる上層制御電極34を形成する。下地スパッタ層33と上層制御電極34との積層構造の全体の厚さは、30−200nm程度にする。下地スパッタ層33と上層制御電極34との積層構造を形成した後、500−1200℃の温度で、例えば、抵抗加熱炉中で10分以上2時間以内、ランプアニール炉中で1秒−30分以内程度の条件で、PDAを行う。このPDAにより、第2の絶縁膜20のデンシフィケーション(高密度化)処理を行い、膜質を緻密化し、改善する。デンシフィケーション(高密度化)により、膜厚が約10%程度減少する。
【0087】
(ニ)しかる後、上層制御電極34上にフォトレジスト膜24を塗布し、フォトリソグラフィ技術を用いてパターニングして図34に示すように、フォトレジスト膜24のパターンを形成する。この後、フォトレジスト膜24のパターンをカラム内セル分離用エッチングマスクとして、RIE法で、上層制御電極34、下地スパッタ層33、電極間絶縁膜(第2の絶縁膜)20、2層目導電層19、1層目導電層13及びゲート絶縁膜(第1の絶縁膜)12を、シリコン基板11が露出するまで選択的にエッチングし、行方向(ワード線方向)に延びる複数のスリット状のセル分離溝を形成し、図35に示すように、セルカラム内のメモリセルトランジスタを分離する(図35に示す断面構造は図34の紙面に垂直なA−A方向から見た断面である。)セル分離溝により、それぞれのセルカラム内の各メモリセルトランジスタの制御電極(33,34)及び浮遊電極(13,19)が分離される。図示を省略しているが、選択トランジスタもカラム方向(列方向)において、メモリセルトランジスタからセル分離溝分離される。
【0088】
(ホ)そして、セル分離溝で互いに分離されたゲート絶縁膜(第1の絶縁膜)12、1層目導電層13、2層目導電層19、電極間絶縁膜(第2の絶縁膜)20、下地スパッタ層33及び上層制御電極34からなる積層構造(12,13,19,20,33,34)をマスクとして、図36に示すように、自己整合的に、セル分離溝に露出した半導体基板11に砒素イオン(75As+)、或いは燐イオン(31P+)等のn型不純物のイオンを注入する。イオン注入の前に、800℃程度、120秒程度の窒素雰囲気で加熱し、更に1000℃程度の酸化性雰囲気で加熱することで厚さ6nm程度のシリコン酸化膜からなる下地膜を、半導体基板11の表面、積層構造(12,13,19,20,33,34)のセル分離溝に露出した側壁部に形成し、下地膜を介してイオンを注入しても良い。
【0089】
(ヘ)イオン注入後の活性化アニールにより、半導体基板11の表面に、ソース・ドレイン領域25され、各メモリセルトランジスタを構成する。次に、例えば、ジフロロシラン(SiH2F2)ガスを使用したHDP法により、SiOF膜を層間絶縁膜26として堆積し、図37に示すように、セル分離溝で互いに分離したメモリセルトランジスタのそれぞれの間、及びメモリセルトランジスタと選択トランジスタ(図示省略)の間を埋め込む。次に、新たなフォトレジスト膜を全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジスト膜をパターニングし、この新たなフォトレジスト膜をエッチングマスクとして、RIE法により、2つの選択トランジスタの間にビアホール(コンタクトホール)を開口する。このコンタクトホールに、スパッタリング法、真空蒸着法、減圧CVD法等によりタングステン等の導電体をコンタクトプラグを埋め込み、更に、スパッタリング法、真空蒸着法、減圧CVD法等により金属膜(導電体膜)を堆積し、金属膜(導電体膜)のパターニングをフォトリソグラフィ技術とRIEを用いて行えば(或いはダマシン技術を用いて行えば)、層間絶縁膜26の上に、図31に示すようなビット線27の配線がなされ、第3の実施の形態に係る半導体装置が完成する。なお、図31では図示を省略しているが、ビット線27の配線の上には、シリコン窒化膜やポリイミド膜等の絶縁膜がパッシベーション膜として形成されても良いことは、通常のNAND型フラッシュメモリの製造工程と同様である。
【0090】
以上説明したように、本発明の第3の実施の形態に係る半導体装置の製造方法によれば、スパッタリング法で電極間絶縁膜(第2の絶縁膜)20上に下地スパッタ層33を堆積した後、この下地スパッタ層33の上にCVD法で上層制御電極34を堆積しているので、電極間絶縁膜(第2の絶縁膜)20に対し、還元性ガスにより酸素欠損等のダメージが発生することを抑制することができる。このように、電極間絶縁膜(第2の絶縁膜)20を構成する高誘電率絶縁膜が還元性のガスにさらされることを回避し、キャパシタ加工前のダメージを抑制しておくことにより、その後、高誘電率絶縁膜のエッチングの際に、三塩化硼素(BCl3)等の還元性を持つエッチングガスを使用しても、エッチング中に発生するBOなどによる、高誘電率絶縁膜のエッチング端面の酸素欠陥の発生も抑制することが可能になる。
【0091】
このように、本発明の第3の実施の形態に係る半導体装置の製造方法によれば、電極間絶縁膜(第2の絶縁膜)20上に導電層を堆積する際のダメージの発生を抑制し、更に、ドライエッチングによるキャパシタ加工時のダメージの発生も抑制させることができる。したがって、第3の実施の形態に係る半導体装置の製造方法によれば、不揮発性半導体記憶装置が微細化したことに伴う、キャパシタ面積に対する相対的なキャパシタの周辺長の増大があっても、酸素欠損等のダメージ層の問題が顕在化することはない。
【0092】
上記の第3の実施の形態に係る半導体装置の製造方法では、制御電極(33,34)としてドープドポリシリコン膜を用いる場合に付いて例示したが、既に述べたように、制御電極(33,34)は、Ti又はTiNのような金属又は金属窒化膜等の種々の導電材料を用いることも可能である。この場合でも電極の初期層をスパッタリング法で堆積した膜とすることで第2の絶縁膜20の劣化を抑制することが可能となる。
【0093】
第3の実施の形態に係る半導体装置(不揮発性半導体記憶装置)では、制御電極(33,34)の形成工程の少なくとも一部にスパッタリング法による堆積工程を使用することを述べたが、制御電極(33,34)を構成する下地の導電層の形成に、蒸着法、塗布法、メッキ法などを適宜選択して使用することによっても、第2の絶縁膜20の劣化を抑制することが可能となる。
【0094】
(その他の実施の形態)
上記のように、半導体装置の一例としてのNAND型フラッシュメモリを例示し、このNAND型フラッシュメモリ及びその製造方法を、本発明の第1〜第3の実施の形態で説明したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではなく、NAND型のフラッシュメモリ以外のAND型のフラッシュメモリやDINOR型フラッシュメモリ等にも同様に適用可能であり、更にはDRAMやSRAM等の他の種々の半導体記憶装置等にも、適用可能であり、上記の開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【0095】
例えば、1セル1トランジスタ形式のDRAMと同等な構造で、その蓄積キャパシタのキャパシタ絶縁膜に高誘電率絶縁膜を用いた強誘電体メモリの場合であれば、第1〜第3の実施の形態で説明した不揮発性半導体記憶装置の浮遊電極をスイッチングトランジスタのドレイン領域に接続される蓄積電極(下部電極)に対応させ、不揮発性半導体記憶装置の制御電極をプレート電極に接続された上部電極に対応させれば、第1〜第3の実施の形態で説明したと同様に、キャパシタ絶縁膜を介して流れるリーク電流の低減効果が得られることは容易に理解できるであろう。この場合、第2及び第3の実施の形態に対応させて説明すれば、強誘電体メモリのプレート電極に接続される上部電極は、少なくとも、高誘電率絶縁膜に接する初期層をスパッタリング法で堆積すれば、強誘電体メモリのキャパシタ絶縁膜の劣化を抑制することが可能となる。
【0096】
図6,図8,図9に示したデータから理解できるように、本発明の基本は、キャパシタ絶縁膜に高誘電率絶縁膜を用いたMOSキャパシタである。したがって、本発明は、MOSキャパシタを基礎とする種々の絶縁ゲート型トランジスタに適用可能であり、不揮発性半導体記憶装置のメモリセルトランジスタのゲート絶縁膜(第1の絶縁膜)、DRAMのスイッチングトランジスタのゲート絶縁膜を初め、論理集積回路用の超高速スイッチング素子としての絶縁ゲート型トランジスタやテラヘルツ帯等の高周波領域で動作する絶縁ゲート型トランジスタ等種々の半導体装置において、それらの半導体装置のチャネルを流れるキャリアを静電的に制御する絶縁ゲート構造として採用可能である。特に、ゲート長60nm以下の絶縁ゲート型トランジスタでは、ゲート絶縁膜として用いる高誘電率絶縁膜の電界強度が大きくなるので、本発明の構造やその製造方法は、ゲート絶縁膜を介して流れるリーク電流の低減に効果がある。この場合、第2及び第3の実施の形態に対応させて説明すれば、高誘電率絶縁膜からなるゲート絶縁膜の直上のゲート電極は、少なくとも、高誘電率絶縁膜に接する初期層をスパッタリング法で堆積すれば、ゲート絶縁膜の劣化を抑制することが可能となる。
【0097】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【0098】
【図1】本発明の第1の実施の形態に係る半導体装置(不揮発性半導体記憶装置:NAND型フラッシュメモリ)の論理的な回路構成を示すブロック図である。
【図2】図1に示した半導体記憶装置のメモリセルアレイの一部の物理的なレイアウトパターン構成を示す模式的な平面図である。
【図3】図2のビット線に沿った方向(A−A方向)で切断したメモリセルアレイの一部(NANDセルカラム)を示す断面図である。
【図4】本発明の第1の実施の形態に係る半導体装置の製造方法において、原料ガスの交互導入により、HfxAl1-xOy膜を成長する場合の、それぞれのガスの導入シーケンスを示すタイミングチャートである。
【図5】ガス導入シーケンスにおけるHfO積層回数(層数)の全積層回数(層数)に対する比と、誘導結合プラズマ(ICP)発光分析装置で測定したHfxAl1-xOy膜中のHf濃度p(モル%)との関係を示す図である。
【図6】HfxAl1-xOy膜における、リーク電流密度のHf濃度(モル%)に対する依存性を示す図である。
【図7】HfxAl1-xOy膜における、平均粒径のHf濃度(モル%)に対する依存性を示す図である。
【図8】HfxAl1-xOy膜における、シリコン酸化膜換算膜厚(EOT)のHf濃度(モル%)に対する依存性を示す図である。
【図9】HfxAl1-xOy膜をキャパシタ絶縁膜とするMOSダイオードのC−V特性から求められるフラットバンド電圧のHf濃度(モル%)に対する依存性を示す図である。
【図10】HfO層数:AlO層数=19:1のガス導入シーケンスで成長した場合のHfxAl1-xOy膜の断面TEM写真をスケッチしたものである。
【図11】HfO層数:AlO層数=13:1のガス導入シーケンスで成長した場合のHfxAl1-xOy膜の断面TEM写真をスケッチしたものである。
【図12】図12(a)は、HfO層数:AlO層数=4:1のガス導入シーケンスで成長した場合のHfxAl1-xOy膜の平面(表面)の走査型透過電子顕微鏡(STEM)写真に見られる結晶粒界をスケッチしたもので、図12(b)は、HfO層数:AlO層数=13:1のガス導入シーケンスで成長した場合のHfxAl1-xOy膜の平面(表面)のSTEM写真に見られる結晶粒界をスケッチしたものである。
【図13】本発明の第1の実施の形態に係る半導体装置(不揮発性半導体記憶装置)の製造方法を説明するための工程断面図である(その1)。
【図14】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図1である(その2)。
【図15】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その3)。
【図16】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その4)。
【図17】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その5)。
【図18】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その6)。
【図19】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その7)。
【図20】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その8)。
【図21】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その9)。
【図22】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その10)。
【図23】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その11)。
【図24】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その12)。
【図25】図2のビット線に沿った方向(A−A方向)で切断した断面図に相当する、本発明の第3の実施の形態に係る半導体装置(不揮発性半導体記憶装置)のメモリセルアレイの一部(NANDセルカラム)を示す断面図である。
【図26】本発明の第2の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その1)。
【図27】本発明の第2の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その2)。
【図28】本発明の第2の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その3)。
【図29】本発明の第2の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その4)。
【図30】本発明の第2の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その5)。
【図31】図2のビット線に沿った方向(A−A方向)で切断した断面図に相当する、本発明の第3の実施の形態に係る半導体装置(不揮発性半導体記憶装置)のメモリセルアレイの一部(NANDセルカラム)を示す断面図である。
【図32】本発明の第3の実施の形態に係る半導体装置(不揮発性半導体記憶装置)の製造方法を説明するための工程断面図である(その1)。
【図33】本発明の第3の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その2)。
【図34】本発明の第3の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その3)。
【図35】本発明の第3の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その4)。
【図36】本発明の第3の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その5)。
【図37】本発明の第3の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である(その6)。
【符号の説明】
【0099】
11…シリコン基板(半導体基板)
12,12p…第1の絶縁膜(ゲート絶縁膜)
13,13p…1層目導電層(浮遊電極)
14,14p…シリコン窒化膜
15,15p…シリコン酸化膜
16,24…フォトレジスト膜(レジストマスク)
18,18p…素子分離絶縁膜
19,19p…2層目導電層(浮遊電極)
20…第2の絶縁膜(電極間絶縁膜)
22,22p…制御電極(CVD制御電極)
25…ソース・ドレイン領域
26…層間絶縁膜
27…ビット線
31…素子分離溝
33…制御電極(下地スパッタ層)
34…制御電極(上層制御電極)
520…メモリセルアレイ
521…トップ・ページバッファ
522…ボトム・ページバッファ
523…レフト・ロウデコーダ/チャージポンプ
524…ライト・ロウデコーダ/チャージポンプ
BL2j-1,BL2j,BL2j+1,・・・・・…ビット線
SGDk,SGSk…選択ゲート配線
WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・…ワード線
【特許請求の範囲】
【請求項1】
浮遊電極と、
該記浮遊電極の上にそれぞれ配置されたHfxAl1-xOy膜(0.8≦x≦0.95)からなる電極間絶縁膜と、
該電極間絶縁膜上に配置された制御電極
とを備えるメモリセルトランジスタが複数個配列されてメモリセルアレイをなし、前記メモリセルトランジスタのそれぞれの浮遊電極が、素子分離絶縁膜により互いに分離されていることを特徴とする半導体装置。
【請求項2】
複数のメモリセルを配列したメモリセルアレイを備える半導体装置であって、前記メモリセルのそれぞれは、
スイッチングトランジスタと、
該スイッチングトランジスタのドレイン領域に接続された下部電極、該下部電極の上に配置されたHfxAl1-xOy膜(0.8≦x≦0.95)からなるキャパシタ絶縁膜、該キャパシタ絶縁膜上に配置され、プレート電極に接続された上部電極からなる蓄積キャパシタ
とを備えることを特徴とする半導体装置。
【請求項3】
メモリセルアレイを備える半導体装置の製造方法であって、
半導体基板の表面にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜上に浮遊電極を形成する工程と、
前記浮遊電極、前記ゲート絶縁膜 及び前記半導体基板の表面の一部をそれぞれ選択的にエッチングし、複数のメモリセルに分離する素子分離溝を形成する工程と、
該素子分離溝に、前記複数のメモリセルを電気的に分離する素子分離絶縁膜を埋め込む工程と、
前記浮遊電極の頂部上に、ハフニウム(Hf)の原料ガスと酸化剤との交互導入、及びアルミニウム(Al)の原料ガスと酸化剤との交互導入により、HfxAl1-xOy膜からなる電極間絶縁膜を形成する工程と、
該電極間絶縁膜上に制御電極を形成する工程
とを含み、前記Hfの原料ガスと酸化剤との交互導入の回数の、前記Hfの原料ガスと酸化剤との交互導入の回数と前記Alの原料ガスと酸化剤との交互導入の回数の合計に対する比が、0.8以上、0.95以下であることを特徴とする半導体装置の製造方法。
【請求項4】
前記電極間絶縁膜に接する前記制御電極の一部となる導電層は、スパッタリング法により形成することを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
メモリセルアレイを備える半導体装置の製造方法であって、
半導体基板の表面にゲート絶縁膜 を形成する工程と、
該ゲート絶縁膜上に浮遊電極を形成する工程と、
前記浮遊電極、前記ゲート絶縁膜 及び前記半導体基板の表面の一部をそれぞれ選択的にエッチングし、複数のメモリセルに分離する素子分離溝を形成する工程と、
該素子分離溝に、前記複数のメモリセル間を電気的に分離する素子分離絶縁膜を埋め込む工程と、
前記浮遊電極の頂部上に、高誘電率絶縁膜からなる電極間絶縁膜を形成する工程と、
該電極間絶縁膜上に制御電極を形成する工程
とを含み、少なくとも、前記電極間絶縁膜に接する前記制御電極の一部となる導電層は、スパッタリング法により形成することを特徴とする半導体装置の製造方法。
【請求項1】
浮遊電極と、
該記浮遊電極の上にそれぞれ配置されたHfxAl1-xOy膜(0.8≦x≦0.95)からなる電極間絶縁膜と、
該電極間絶縁膜上に配置された制御電極
とを備えるメモリセルトランジスタが複数個配列されてメモリセルアレイをなし、前記メモリセルトランジスタのそれぞれの浮遊電極が、素子分離絶縁膜により互いに分離されていることを特徴とする半導体装置。
【請求項2】
複数のメモリセルを配列したメモリセルアレイを備える半導体装置であって、前記メモリセルのそれぞれは、
スイッチングトランジスタと、
該スイッチングトランジスタのドレイン領域に接続された下部電極、該下部電極の上に配置されたHfxAl1-xOy膜(0.8≦x≦0.95)からなるキャパシタ絶縁膜、該キャパシタ絶縁膜上に配置され、プレート電極に接続された上部電極からなる蓄積キャパシタ
とを備えることを特徴とする半導体装置。
【請求項3】
メモリセルアレイを備える半導体装置の製造方法であって、
半導体基板の表面にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜上に浮遊電極を形成する工程と、
前記浮遊電極、前記ゲート絶縁膜 及び前記半導体基板の表面の一部をそれぞれ選択的にエッチングし、複数のメモリセルに分離する素子分離溝を形成する工程と、
該素子分離溝に、前記複数のメモリセルを電気的に分離する素子分離絶縁膜を埋め込む工程と、
前記浮遊電極の頂部上に、ハフニウム(Hf)の原料ガスと酸化剤との交互導入、及びアルミニウム(Al)の原料ガスと酸化剤との交互導入により、HfxAl1-xOy膜からなる電極間絶縁膜を形成する工程と、
該電極間絶縁膜上に制御電極を形成する工程
とを含み、前記Hfの原料ガスと酸化剤との交互導入の回数の、前記Hfの原料ガスと酸化剤との交互導入の回数と前記Alの原料ガスと酸化剤との交互導入の回数の合計に対する比が、0.8以上、0.95以下であることを特徴とする半導体装置の製造方法。
【請求項4】
前記電極間絶縁膜に接する前記制御電極の一部となる導電層は、スパッタリング法により形成することを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
メモリセルアレイを備える半導体装置の製造方法であって、
半導体基板の表面にゲート絶縁膜 を形成する工程と、
該ゲート絶縁膜上に浮遊電極を形成する工程と、
前記浮遊電極、前記ゲート絶縁膜 及び前記半導体基板の表面の一部をそれぞれ選択的にエッチングし、複数のメモリセルに分離する素子分離溝を形成する工程と、
該素子分離溝に、前記複数のメモリセル間を電気的に分離する素子分離絶縁膜を埋め込む工程と、
前記浮遊電極の頂部上に、高誘電率絶縁膜からなる電極間絶縁膜を形成する工程と、
該電極間絶縁膜上に制御電極を形成する工程
とを含み、少なくとも、前記電極間絶縁膜に接する前記制御電極の一部となる導電層は、スパッタリング法により形成することを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【公開番号】特開2008−16626(P2008−16626A)
【公開日】平成20年1月24日(2008.1.24)
【国際特許分類】
【出願番号】特願2006−186040(P2006−186040)
【出願日】平成18年7月5日(2006.7.5)
【出願人】(000003078)株式会社東芝 (54,554)
【出願人】(302052301)東芝ナノアナリシス株式会社 (7)
【Fターム(参考)】
【公開日】平成20年1月24日(2008.1.24)
【国際特許分類】
【出願日】平成18年7月5日(2006.7.5)
【出願人】(000003078)株式会社東芝 (54,554)
【出願人】(302052301)東芝ナノアナリシス株式会社 (7)
【Fターム(参考)】
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